JP3439412B2 - 集積回路装置、電子回路機器、回路製造方法 - Google Patents

集積回路装置、電子回路機器、回路製造方法

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JP3439412B2 JP2000032047A JP2000032047A JP3439412B2 JP 3439412 B2 JP3439412 B2 JP 3439412B2 JP 2000032047 A JP2000032047 A JP 2000032047A JP 2000032047 A JP2000032047 A JP 2000032047A JP 3439412 B2 JP3439412 B2 JP 3439412B2
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の処理回路を
具備している集積回路装置、この集積回路装置を具備し
ている電子回路機器、その集積回路装置を製造する回路
製造方法、に関する。
【０００２】
【従来の技術】現在、複数の処理回路を具備している集
積回路装置がワンチップマイコンなどとして製品化され
ており、このような集積回路装置が携帯電話機などの電
子回路機器に利用されている。
【０００３】携帯電話機などのようにユーザが携帯する
電子回路機器の場合、必然的にバッテリを電源とするこ
とになるが、小型軽量化も要求されるためにバッテリも
小型軽量化されている。それでいて、長時間の使用も要
求されるため、その集積回路装置には消費電力の削減が
極度に要求されている。さらに、デジタル方式の携帯電
話機の場合、音声信号をリアルタイムにデジタル処理す
るため、その集積回路装置には高速動作も要求されてい
る。
【０００４】携帯電話機の場合、着信に待機するために
常時動作している必要があるが、その全部の部分が常時
動作している必要はない。そこで、現在の携帯電話機な
どの集積回路装置では、待機時には必要最小限の処理回
路のみ動作させることにより省電力化を実現している。
【０００５】さらに、集積回路装置の動作を高速化する
ためには、その処理回路のトランジスタの駆動電圧を上
昇させれば良い。しかし、単純に駆動電圧を上昇させる
と必然的に消費電力が増大し、駆動電圧を低下させると
トランジスタの動作速度が低下するので、駆動電圧を低
下させるとともにトランジスタのゲート絶縁膜を薄型化
することで、オン電流を増加させて消費電力を低減しな
がら高速動作も実現している。
【０００６】
【発明が解決しようとする課題】従来の携帯電話機など
の電子回路機器では、上述のようにトランジスタのゲー
ト絶縁膜を薄型化するとともに駆動電圧を低減すること
で、集積回路装置の消費電力を削減しながら高速動作を
実現しており、さらに、待機時には必要最小限の処理回
路のみ動作させることにより省電力化を実現している。
【０００７】しかし、トランジスタのゲート絶縁膜の膜
厚を減少させると、動作速度が変化しないように駆動電
圧を低下させてもゲートリーク電流が増大する。例え
ば、図１７に示すように、トランジスタのゲート絶縁膜
厚が20(Å)、ゲート長が0.1(μm)、ゲート幅が10(μm)
の場合、駆動電圧が1.2(Ｖ)でもゲート電極と半導体基
板との間のゲートリーク電流は10(pＡ)となる。
【０００８】特に、ＣＭＯＳ(Complementary Metal Oxi
de Semiconductor)回路ではｎ型とｐ型とのＭＯＳトラ
ンジスタの一方のゲート電極と半導体基板との間に駆動
電圧が常時印加されるので、ゲートリーク電流は常時発
生することになる。現在の集積回路装置では、数百万個
のトランジスタを集積することもあるため、そのゲート
リーク電流は無視できない。例えば、500万個のＣＭＯ
Ｓトランジスタがある場合、その合計のゲートリーク電
流は最大で25(μＡ)にもなる。
【０００９】従って、前述のように動作時の消費電力を
低減しながら高速動作を実現するため、電源電圧を低下
させるとともに集積回路装置のトランジスタのゲート絶
縁膜を薄型化しても、トランジスタのゲートリーク電流
が増加することになり、結果的に待機時でも消費電力を
良好に削減することが困難となる。トランジスタのゲー
トリーク電流を削減するためには、集積回路装置のトラ
ンジスタのゲート絶縁膜の膜厚を増大させれば良いが、
これでは高速に動作することが困難となる。
【００１０】本発明は上述のような課題に鑑みてなされ
たものであり、待機時の消費電力を削減しながら動作時
には小電流で高速に動作できる集積回路装置、この集積
回路装置を具備した電子回路機器、その集積回路装置を
製造する回路製造方法、の少なくとも一つを提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明の第一の集積回路
装置は、共通の電源電圧が供給される第一処理回路と第
二処理回路とを具備していて動作モードとして稼働モー
ドと待機モードとが切換自在な集積回路装置であって、
前記第二処理回路は稼働モードと待機モードとの両方で
電源電圧が供給され、前記第一処理回路は電源電圧の供
給が稼働モードでは供給されて待機モードでは停止さ
れ、この動作モードに対応した前記第一処理回路への電
圧供給を前記第二処理回路が制御し、前記第一処理回路
が具備している第一トランジスタのゲート絶縁膜の膜厚
より前記第二処理回路が具備している第二トランジスタ
のゲート絶縁膜の膜厚が厚い。
【００１２】従って、本発明の集積回路装置では、ゲー
ト絶縁膜の膜厚が相違する第一トランジスタと第二トラ
ンジスタとが同一の電源電圧で駆動される。第二トラン
ジスタは、ゲート絶縁膜が最薄でないので動作は低速で
あるが、ゲートリーク電流が微少な状態で待機モードで
も駆動される。第一トランジスタは、ゲート絶縁膜が最
薄なので、ゲートリーク電流は微少でないが高速に動作
する状態で稼働モードのみ駆動される。なお、ここでは
説明を簡略化するため、各発明で言及する各種の薄膜に
おいて、膜厚が最も厚いことを最厚、最も薄いことを最
薄、と呼称する。
【００１３】本発明の第二の集積回路装置は、共通の電
源電圧が供給される第一処理回路と第二処理回路とを具
備していて動作モードとして稼働モードと待機モードと
が切換自在な集積回路装置であって、ゲート絶縁膜が所
定の膜厚ａで形成されていて所定の電圧Ａにより稼働モ
ードのみ駆動される第一トランジスタを具備している第
一処理回路と、ゲート絶縁膜が所定の膜厚ｂで形成され
ていて所定の電圧Ｂにより稼働モードと待機モードとの
両方で駆動される第二トランジスタを具備している第二
処理回路と、を具備しており、前記膜厚ａ，ｂと前記電
圧Ａ，Ｂとが ａ＜ｂ Ａ＝Ｂ なる関係を満足している。
【００１４】従って、本発明の集積回路装置では、ゲー
ト絶縁膜の膜厚が相違する第一トランジスタと第二トラ
ンジスタとが同一の電圧Ａ(＝Ｂ)で駆動される。第二ト
ランジスタは、ゲート絶縁膜が最薄でないので動作は低
速であるが、ゲートリーク電流が微少な状態で待機モー
ドでも駆動される。第一トランジスタは、ゲート絶縁膜
が最薄なので、ゲートリーク電流は微少でないが高速に
動作する状態で稼働モードのみ駆動される。
【００１５】本発明の第三の集積回路装置は、共通の電
源電圧が供給される第一処理回路と第二処理回路とを具
備していて動作モードとして稼働モードと待機モードと
が切換自在な集積回路装置であって、ゲート絶縁膜が所
定の膜厚ａで形成されていて所定の電圧Ａにより稼働モ
ードのみ駆動される第一トランジスタを具備している第
一処理回路と、ゲート絶縁膜が所定の膜厚ｂで形成され
ていて所定の電圧Ｂにより稼働モードと待機モードとの
両方で駆動される第二トランジスタを具備している第二
処理回路と、ゲート絶縁膜が所定の膜厚ｃで形成されて
いて所定の電圧Ｃで駆動される第三トランジスタを具備
している第三処理回路と、を具備しており、前記膜厚ａ
〜ｃと前記電圧Ａ〜Ｃとが ａ＜ｂ＜ｃ Ａ＝Ｂ＜Ｃ なる関係を満足している。
【００１６】従って、本発明の集積回路装置では、第三
トランジスタは高圧の電圧Ｃで駆動され、第一トランジ
スタと第二トランジスタとは低圧の電圧Ａ(＝Ｂ)で駆動
される。第三トランジスタは、駆動電圧が高圧であるが
ゲート絶縁膜が最厚なので、ゲートリーク電流が微少な
状態で高速に動作する。第一トランジスタは、駆動電圧
が低圧であるがゲート絶縁膜が最薄なので、ゲートリー
ク電流は微少でないが稼働モードのみ高速に動作する。
第二トランジスタは、ゲート絶縁膜が最薄でなく駆動電
圧が低圧なので、ゲートリーク電流が微少な状態で第一
トランジスタより低速に待機モードでも動作する。
【００１７】
【００１８】
【００１９】上述のような集積回路装置において、前記
第一処理回路の動作の有無を前記第二処理回路が制御す
ることも可能である。この場合、待機モードでも駆動さ
れている第二処理回路が第一処理回路の駆動を制御す
る。
【００２０】上述のような集積回路装置において、前記
第二処理回路は待機モードに所定信号の外部入力を検知
すると前記第一処理回路への電圧供給を開始することも
可能である。この場合、待機モードの第二処理回路が所
定信号の外部入力を検知すると第一処理回路への電圧供
給が開始されるので、所定信号の外部入力により待機モ
ードの第一処理回路が起動される。
【００２１】上述のような集積回路装置において、前記
第一トランジスタのゲート絶縁膜が半導体基板の表面に
成長された熱酸化膜からなり、前記第二トランジスタの
ゲート絶縁膜が、アルゴンと弗素と弗素化合物との少な
くとも一つが注入された前記半導体基板の表面に前記第
一トランジスタのゲート絶縁膜と同時に成長された熱酸
化膜からなることも可能である。
【００２２】この場合、アルゴンと弗素と弗素化合物と
の少なくとも一つが注入された半導体基板の表面に成長
された熱酸化膜は、注入されていない表面に同時に成長
された熱酸化膜より厚膜となるので、第二トランジスタ
のゲート絶縁膜が第一トランジスタのゲート絶縁膜より
厚膜に形成される。
【００２３】上述のような集積回路装置において、前記
第二トランジスタのゲート絶縁膜が半導体基板の表面に
成長された熱酸化膜からなり、前記第一トランジスタの
ゲート絶縁膜が、インジウムと窒素との少なくとも一方
が注入された前記半導体基板の表面に前記第二トランジ
スタのゲート絶縁膜と同時に成長された熱酸化膜からな
ることも可能である。
【００２４】この場合、インジウムと窒素との少なくと
も一方が注入された半導体基板の表面に成長された熱酸
化膜は、注入されていない表面に同時に成長された熱酸
化膜より薄膜となるので、第一トランジスタのゲート絶
縁膜が第二トランジスタのゲート絶縁膜より薄膜に形成
される。
【００２５】上述のような集積回路装置において、前記
電源電圧が別体のバッテリから供給されていることも可
能である。この場合、バッテリの発生する電源電圧が第
一処理回路と第二処理回路とに共通に供給される。
【００２６】本発明の第一の電子回路機器は、共通の電
源電圧が供給される第一処理回路と第二処理回路とを具
備していて動作モードとして稼働モードと待機モードと
が切換自在な電子回路機器であって、前記第一第二処理
回路に電源電圧を供給する電源と、該電源に本体電力を
供給するバッテリと、該バッテリの電力供給をオン／オ
フ切換する電源スイッチと、を具備しており、前記第二
処理回路は前記電源スイッチのオン状態には電源電圧が
常時供給され、前記第一処理回路は前記電源スイッチの
オン状態でも待機モードでは電源電圧の供給が停止さ
れ、前記第一処理回路が具備している第一トランジスタ
のゲート絶縁膜の膜厚より前記第二処理回路が具備して
いる第二トランジスタのゲート絶縁膜の膜厚が厚い。
【００２７】従って、本発明の電子回路機器では、電源
スイッチがオンされるとバッテリから電源に本体電力が
供給され、その電源電圧は第二処理回路には常時供給さ
れるが第一処理回路には稼働モードのみ供給される。第
二トランジスタは、ゲート絶縁膜が最薄でないので動作
は低速であるが、ゲートリーク電流が微少な状態で待機
モードでも駆動される。第一トランジスタは、ゲート絶
縁膜が最薄なので、ゲートリーク電流は微少でないが高
速に動作する状態で稼働モードのみ駆動される。
【００２８】本発明の第二の電子回路機器は、動作モー
ドとして稼働モードと待機モードとが切換自在な電子回
路機器であって、本発明の第三の集積回路装置と、該集
積回路装置の第一第二処理回路に電圧Ａ(＝Ｂ)を供給す
る低電圧電源と、前記第三処理回路に電圧Ｃを供給する
高電圧電源と、前記第一処理回路の動作の要否を判定で
きる所定データを前記第二処理回路にデータ通知するデ
ータ通知手段と、を具備している。
【００２９】従って、本発明の電子回路機器では、集積
回路装置の第一第二処理回路に低電圧電源が電圧Ａ(＝
Ｂ)を供給し、第三処理回路に高電圧電源が電圧Ｃを供
給する。ただし、第一処理回路の動作の要否を判定でき
る所定データをデータ通知手段が第二処理回路にデータ
通知するので、この第二処理回路はデータ通知手段のデ
ータ通知に対応して第一処理回路の動作の有無を制御す
る。
【００３０】本発明の第一の回路製造方法は、本発明の
第三の集積回路装置を製造する回路製造方法であって、
半導体基板の表面の全域に熱酸化膜を成長させ、この熱
酸化膜の表面の前記第一第三処理回路の位置にレジスト
マスクを形成し、このレジストマスクから露出している
前記第二処理回路の位置の前記熱酸化膜にアルゴンと弗
素と弗素化合物との少なくとも一つを注入し、この注入
後に前記第一第二処理回路の位置の前記熱酸化膜を除去
し、前記第三処理回路の位置に熱酸化膜が成長されて前
記第二処理回路の位置に前記注入が実行された前記半導
体基板の表面の全域に熱酸化膜を成長させ、この熱酸化
膜により前記第一トランジスタと前記第二第三トランジ
スタのゲート電極を形成する。
【００３１】従って、本発明の回路製造方法では、第一
第二処理回路の位置に同時に熱酸化膜を形成するが、第
二処理回路の位置のみアルゴンや弗素や弗素酸化膜を注
入しておくので、この第二処理回路の位置の熱酸化膜は
第一処理回路の位置より成長が促進される。第三処理回
路の位置は熱酸化膜が二層からなるので、第二処理回路
の位置より厚膜に形成される。
【００３２】本発明の第二の回路製造方法は、本発明の
第三の集積回路装置を製造する回路製造方法であって、
半導体基板の表面の全域に熱酸化膜を成長させ、この熱
酸化膜の表面の前記第三処理回路の位置にレジストマス
クを形成し、このレジストマスクから露出している前記
第一第二処理回路の位置の前記熱酸化膜を除去し、この
熱酸化膜が除去された前記第二処理回路の位置にレジス
トマスクを形成し、このレジストマスクから露出してい
る前記第一処理回路の位置の前記半導体基板にインジウ
ムと窒素との少なくとも一方を注入し、この注入後に前
記レジストマスクを除去して前記半導体基板の表面の全
域に熱酸化膜を成長させ、この熱酸化膜により前記第一
トランジスタと前記第二第三トランジスタのゲート電極
を形成するようにした。
【００３３】従って、本発明の回路製造方法では、第一
第二処理回路の位置に同時に熱酸化膜を形成するが、第
一処理回路の位置のみインジウムや窒素を注入しておく
ので、この第一処理回路の位置の熱酸化膜は第二処理回
路の位置より成長が低減される。第三処理回路の位置は
熱酸化膜が二層からなるので、第二処理回路の位置より
厚膜に形成される。
【００３４】本発明の第三の回路製造方法は、本発明の
第三の集積回路装置を製造する回路製造方法であって、
半導体基板の表面の全域に熱酸化膜を成長させ、この熱
酸化膜の表面の前記第一処理回路の位置に熱酸化を防止
する熱酸化マスクを形成し、この熱酸化マスクから露出
している前記第二第三処理回路の位置の前記半導体基板
の表面に熱酸化膜を成長させ、この熱酸化膜の表面の前
記第三処理回路の位置にレジストマスクを形成し、この
レジストマスクと前記熱酸化マスクとから露出している
前記第二処理回路の位置の前記熱酸化膜を除去し、この
熱酸化膜の除去後に前記レジストマスクを除去し、前記
熱酸化マスクから露出している前記第二第三処理回路の
位置に熱酸化膜を成長させ、前記熱酸化膜により前記第
一トランジスタと前記第二第三トランジスタのゲート電
極を形成するようにした。
【００３５】従って、本発明の回路製造方法では、第一
処理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを熱酸化マスクで遮蔽して第二第三処理回路の
位置に熱酸化膜を成長させるので、第一第二処理回路の
位置の熱酸化膜が各々独自の膜厚により形成される。第
三処理回路の位置は熱酸化膜が二層からなるので、第二
処理回路の位置より厚膜に形成される。
【００３６】本発明の第四の回路製造方法は、本発明の
第三の集積回路装置を製造する回路製造方法であって、
半導体基板の表面の全域に熱酸化膜を成長させ、この熱
酸化膜の表面の前記第二処理回路の位置に熱酸化を防止
する熱酸化マスクを形成し、この熱酸化マスクから露出
している前記第一第三処理回路の位置の前記半導体基板
の表面に熱酸化膜を成長させ、この熱酸化膜の表面の前
記第三処理回路の位置にレジストマスクを形成し、この
レジストマスクと前記熱酸化マスクとから露出している
前記第一処理回路の位置の前記熱酸化膜を除去し、この
熱酸化膜の除去後に前記レジストマスクを除去し、前記
熱酸化マスクから露出している前記第一第三処理回路の
位置に熱酸化膜を成長させ、前記熱酸化膜により前記第
一トランジスタと前記第二第三トランジスタのゲート電
極を形成するようにした。
【００３７】従って、本発明の回路製造方法では、第二
処理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを熱酸化マスクで遮蔽して第一第三処理回路の
位置に熱酸化膜を成長させるので、第一第二処理回路の
位置の熱酸化膜が各々独自の膜厚により形成される。第
三処理回路の位置は熱酸化膜が二層からなるので、第二
処理回路の位置より厚膜に形成される。
【００３８】上述のような回路製造方法において、前記
熱酸化マスクを導電層で形成し、この導電層により少な
くとも前記第一トランジスタのゲート電極を形成するこ
とも可能である。この場合、第一トランジスタのゲート
絶縁膜の膜厚を制御するために形成した熱酸化マスクの
導電層から、第一トランジスタのゲート電極が形成され
る。
【００３９】上述のような回路製造方法において、前記
熱酸化マスクの導電層をポリシリコン膜で形成すること
も可能である。この場合、ポリシリコン膜は物性的に下
層の熱酸化を良好に防止することができ、ゲート電極な
どの導電層として利用することができる。
【００４０】本発明の第五の回路製造方法は、本発明の
第三の集積回路装置を製造する回路製造方法であって、
半導体基板の表面の全域に熱酸化膜を成長させ、この熱
酸化膜の表面の前記第一処理回路の位置に熱酸化を防止
する第一ポリシリコン膜を形成し、露出している前記第
二第三処理回路の位置と前記第一ポリシリコン膜との表
面に熱酸化膜を成長させ、この熱酸化膜の表面の前記第
三処理回路の位置にレジストマスクを形成し、このレジ
ストマスクから露出している前記第二処理回路の位置と
前記第一ポリシリコン膜との表面から前記熱酸化膜を除
去し、この熱酸化膜の除去後に前記レジストマスクを除
去し、前記第二第三処理回路の位置と前記第一ポリシリ
コン膜との表面に熱酸化膜を成長させ、この熱酸化膜と
前記第一ポリシリコン膜との表面に第二ポリシリコン膜
を形成し、この第二ポリシリコン膜の表面の前記第二第
三処理回路の位置にレジストマスクを形成し、このレジ
ストマスクから露出している前記第一処理回路の位置の
前記第二ポリシリコン膜を除去し、この除去により露出
した前記第一処理回路の位置の前記熱酸化膜を除去して
前記第一ポリシリコン膜を露出させ、前記第二第三処理
回路の位置から前記レジストマスクを除去して前記第二
ポリシリコン膜を露出させ、前記第一処理回路の位置の
前記第一ポリシリコン膜をパターニングして前記第一ト
ランジスタのゲート電極を形成するとともに、前記第二
第三処理回路の位置の前記第二ポリシリコン膜をパター
ニングして前記第二第三トランジスタのゲート電極を形
成するようにした。
【００４１】従って、本発明の回路製造方法では、第一
処理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを第一ポリシリコン膜で遮蔽して第二第三処理
回路の位置に熱酸化膜を成長させるので、第一第二処理
回路の位置の熱酸化膜が各々独自の膜厚により形成され
る。第三処理回路の位置は熱酸化膜が二層からなるの
で、第二処理回路の位置より厚膜に形成される。しか
も、第一トランジスタのゲート絶縁膜の膜厚を制御する
ために形成した第一ポリシリコン膜から、第一トランジ
スタのゲート電極が形成される。
【００４２】本発明の第六の回路製造方法は、本発明の
第三の集積回路装置を製造する回路製造方法であって、
半導体基板の表面の全域に熱酸化膜を成長させ、この熱
酸化膜の表面の前記第二処理回路の位置に熱酸化を防止
する第一ポリシリコン膜を形成し、露出している前記第
一第三処理回路の位置と前記第一ポリシリコン膜との表
面に熱酸化膜を成長させ、この熱酸化膜の表面の前記第
三処理回路の位置にレジストマスクを形成し、このレジ
ストマスクから露出している前記第一処理回路の位置と
前記第一ポリシリコン膜との表面から前記熱酸化膜を除
去し、この熱酸化膜の除去後に前記レジストマスクを除
去し、前記第一第三処理回路の位置と前記第一ポリシリ
コン膜との表面に熱酸化膜を成長させ、この熱酸化膜と
前記第一ポリシリコン膜との表面に第二ポリシリコン膜
を形成し、この第二ポリシリコン膜の表面の前記第一第
三処理回路の位置にレジストマスクを形成し、このレジ
ストマスクから露出している前記第二処理回路の位置の
前記第二ポリシリコン膜を除去し、この除去により露出
した前記第二処理回路の位置の前記熱酸化膜を除去して
前記第一ポリシリコン膜を露出させ、前記第一第三処理
回路の位置から前記レジストマスクを除去して前記第二
ポリシリコン膜を露出させ、前記第二処理回路の位置の
前記第一ポリシリコン膜をパターニングして前記第二ト
ランジスタのゲート電極を形成するとともに、前記第一
第三処理回路の位置の前記第二ポリシリコン膜をパター
ニングして前記第一第三トランジスタのゲート電極を形
成するようにした。
【００４３】従って、本発明の回路製造方法では、第二
処理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを第一ポリシリコン膜で遮蔽して第一第三処理
回路の位置に熱酸化膜を成長させるので、第一第二処理
回路の位置の熱酸化膜が各々独自の膜厚により形成され
る。第三処理回路の位置は熱酸化膜が二層からなるの
で、第二処理回路の位置より厚膜に形成される。しか
も、第二トランジスタのゲート絶縁膜の膜厚を制御する
ために形成した第一ポリシリコン膜から、第二トランジ
スタのゲート電極が形成される。
【００４４】本発明の第七の回路製造方法は、本発明の
第三の集積回路装置を製造する回路製造方法であって、
半導体基板の表面の全域に熱酸化膜を成長させ、この熱
酸化膜の表面の前記第一処理回路の位置に熱酸化を防止
する第一ポリシリコン膜を形成し、露出している前記第
二第三処理回路の位置と前記第一ポリシリコン膜との表
面に熱酸化膜を成長させ、この熱酸化膜の表面の前記第
三処理回路の位置にレジストマスクを形成し、このレジ
ストマスクから露出している前記第二処理回路の位置と
前記第一ポリシリコン膜との表面から前記熱酸化膜を除
去し、この熱酸化膜の除去後に前記レジストマスクを除
去し、前記第二第三処理回路の位置と前記第一ポリシリ
コン膜との表面に熱酸化膜を成長させ、この熱酸化膜と
前記第一ポリシリコン膜との表面に第二ポリシリコン膜
を形成し、この第二ポリシリコン膜を前記第一処理回路
の位置から除去するとともに前記第二第三処理回路の位
置でパターニングして前記第二第三トランジスタのゲー
ト電極を形成し、前記第二第三処理回路の位置にレジス
トマスクを形成し、このレジストマスクから露出してい
る前記第一処理回路の位置の前記第一ポリシリコン膜を
パターニングして前記第一トランジスタのゲート電極を
形成するようにした。
【００４５】従って、本発明の回路製造方法では、第一
処理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを第一ポリシリコン膜で遮蔽して第二第三処理
回路の位置に熱酸化膜を成長させるので、第一第二処理
回路の位置の熱酸化膜が各々独自の膜厚により形成され
る。第三処理回路の位置は熱酸化膜が二層からなるの
で、第二処理回路の位置より厚膜に形成される。しか
も、第一トランジスタのゲート絶縁膜の膜厚を制御する
ために形成した第一ポリシリコン膜から、第一トランジ
スタのゲート電極が形成される。さらに、第一トランジ
スタの最薄のゲート絶縁膜の表面に位置するゲート電極
のエッチングが、第二第三トランジスタのゲート電極の
エッチングとは別個に実行される。
【００４６】本発明の第八の回路製造方法は、本発明の
第三の集積回路装置を製造する回路製造方法であって、
半導体基板の表面の全域に熱酸化膜を成長させ、この熱
酸化膜の表面の前記第二処理回路の位置に熱酸化を防止
する第一ポリシリコン膜を形成し、露出している前記第
一第三処理回路の位置と前記第一ポリシリコン膜との表
面に熱酸化膜を成長させ、この熱酸化膜の表面の前記第
三処理回路の位置にレジストマスクを形成し、このレジ
ストマスクから露出している前記第一処理回路の位置と
前記第一ポリシリコン膜との表面から前記熱酸化膜を除
去し、この熱酸化膜の除去後に前記レジストマスクを除
去し、前記第一第三処理回路の位置と前記第一ポリシリ
コン膜との表面に熱酸化膜を成長させ、この熱酸化膜と
前記第一ポリシリコン膜との表面に第二ポリシリコン膜
を形成し、この第二ポリシリコン膜を前記第二処理回路
の位置から除去するとともに前記第一第三処理回路の位
置でパターニングして前記第一第三トランジスタのゲー
ト電極を形成し、前記第一第三処理回路の位置にレジス
トマスクを形成し、このレジストマスクから露出してい
る前記第二処理回路の位置の前記第一ポリシリコン膜を
パターニングして前記第二トランジスタのゲート電極を
形成するようにした。
【００４７】従って、本発明の回路製造方法では、第二
処理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを第一ポリシリコン膜で遮蔽して第一第三処理
回路の位置に熱酸化膜を成長させるので、第一第二処理
回路の位置の熱酸化膜が各々独自の膜厚により形成され
る。第三処理回路の位置は熱酸化膜が二層からなるの
で、第二処理回路の位置より厚膜に形成される。しか
も、第二トランジスタのゲート絶縁膜の膜厚を制御する
ために形成した第一ポリシリコン膜から、第二トランジ
スタのゲート電極が形成される。さらに、第二トランジ
スタの最薄のゲート絶縁膜の表面に位置するゲート電極
のエッチングが、第一第三トランジスタのゲート電極の
エッチングとは別個に実行される。
【００４８】なお、本発明で云う各種手段は、その機能
を実現するように形成されていれば良く、例えば、専用
のハードウェア、適正な機能がプログラムにより付与さ
れたコンピュータ、適正なプログラムによりコンピュー
タの内部に実現された機能、これらの組み合わせ、等を
許容する。
【００４９】
【発明の実施の形態】本発明の実施の第一の形態の集積
回路装置および回路製造方法を図１ないし図４を参照し
て以下に説明する。なお、図１は本実施の形態の集積回
路装置の要部の内部構造を示す断面図、図２は集積回路
装置の全体構造を示す模式的なブロック図、図３および
図４は本実施の形態の回路製造方法を示す工程図、であ
る。
【００５０】本実施の形態の集積回路装置１００は、電
子回路機器である携帯電話機(図示せず)の一部として形
成されており、この携帯電話機は、集積回路装置１００
とともに、低電圧電源１０１、高電圧電源１０２、バッ
テリ、電源スイッチ、各種の外部素子(図示せず)、等を
具備している。
【００５１】バッテリは装置本体に着脱自在に装着され
ており、各電源１０１，１０２に本体電力を供給する。
電源スイッチは装置本体の外面に手動操作できる状態に
設けられており、バッテリから各電源１０１，１０２へ
の電力供給をオン／オフ切換する。低電圧電源１０１
は、バッテリから供給される本体電力により1.2(Ｖ)の
低電圧Ａ(＝Ｂ)を発生し、高電圧電源１０２は、3.3
(Ｖ)の高電圧Ｃを発生する。
【００５２】本実施の形態の集積回路装置１００は、三
個の第一処理回路１１１、一個の第二処理回路１１２、
第三処理回路である一個のＩ／Ｏ(Input／Output)回路
１１３、を具備しており、これらが相互に接続されてい
る。第一処理回路１１１と第二処理回路１１２には低電
圧電源１０１が接続されており、Ｉ／Ｏ回路１１３には
高電圧電源１０２と各種の外部素子とが接続されてい
る。
【００５３】本実施の形態の集積回路装置１００は、前
述のように携帯電話機の一部として形成されているた
め、切換自在な動作モードとして稼働モードと待機モー
ドとが設定されている。集積回路装置１００は、稼働モ
ードの設定下では全部の部分に電源電圧が供給される
が、待機モードの設定下では一部の部分しか電源電圧は
供給されない。
【００５４】そこで、Ｉ／Ｏ回路１１３は、高電圧電源
１０２から供給される3.3(Ｖ)の高電圧Ｃにより、稼働
モードと待機モードとの両方で常時駆動され、各種の外
部素子と各種データを入出力する。第二処理回路１１２
は、低電圧電源１０１から供給される1.2(Ｖ)の低電圧
Ｂにより、稼働モードと待機モードとの両方で常時駆動
され、第一処理回路１１１への電圧供給を制御すること
により、第一処理回路１１１を待機モード時に休止させ
るとともに稼働モード時には稼働させる。
【００５５】このように第二処理回路１１２の制御によ
り稼働モード時のみ動作する第一処理回路１１１は、そ
の動作時には低電圧電源１０１から供給される1.2(Ｖ)
の低電圧Ａ(＝Ｂ)で駆動され、Ｉ／Ｏ回路１１３が外部
と授受するデータなどに対応して各種処理を実行する。
【００５６】第一処理回路１１１と第二処理回路１１２
とＩ／Ｏ回路１１３とはシリコン製の一個の半導体基板
１２０に形成されており、図１に示すように、第一処理
回路１１１は各種の回路素子の少なくとも一部が多数の
第一トランジスタ１２１からなる。同様に、第二処理回
路１１２は各種の回路素子の少なくとも一部が多数の第
二トランジスタ１２２からなり、Ｉ／Ｏ回路１１３は多
数の第三トランジスタ１２３からなる。
【００５７】これら第一から第三のトランジスタ１２１
〜１２３は、本実施の形態では一個の半導体基板１２０
に各々形成されたＬＤＤ(Lightly Doped Drain-source)
構造のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field
Effect Transistor)で形成されており、必要によりト
レンチ部１２５で相互に分離されている。
【００５８】なお、図中の１２６は高濃度のソース／ド
レイン領域部を示し、１２７は低濃度領域を示す。ま
た、１３０は熱酸化膜からなるゲート絶縁膜、１３１は
ポリシリコン膜からなるゲート電極、１３２は酸化膜か
らなるサイドウォール、である。
【００５９】上述のように第一から第三のトランジスタ
１２１〜１２３は、同様な構造に形成されているが、そ
の各々のゲート絶縁膜１３０の膜厚ａ〜ｃは、ａ＜ｂ＜
ｃなる関係を満足している。
【００６０】より詳細には、第一トランジスタ１２１の
ゲート絶縁膜１３０の膜厚ａは20(Å)であり、第二トラ
ンジスタ１２２のゲート絶縁膜１３０の膜厚ｂは24(Å)
であり、第三トランジスタ１２３のゲート絶縁膜１３０
の膜厚ｃは70(Å)である。
【００６１】なお、第一トランジスタ１２１のゲート絶
縁膜１３０の膜厚ａは21(Å)以下であれば良く、動作の
高速化のためには薄いほど良いが、あまり薄いと長期で
の信頼性や膜厚の均一性などに問題がでるため、上述の
ように20(Å)としている。
【００６２】また、第二トランジスタ１２２のゲート絶
縁膜１３０の膜厚ｂは22〜28(Å)の範囲で膜厚ａより2.
0(Å)以上厚ければ良いが、上述の膜厚ならばオフリー
ク(ゲート電極と基板間の電位差が“０”のときのドレ
イン電流)よりゲートリーク電流が充分に小さくなり、
待機時の消費電流に対するゲートリーク電流の寄与を無
視できるので24(Å)としている。
【００６３】さらに、第三トランジスタ１２３のゲート
絶縁膜１３０の膜厚ｃも、動作の高速化のためには薄い
ほど良いが、3.3(Ｖ)もの高電圧が印加されるので、長
期での信頼性を確保するためには40(Å)以上である必要
があり、ここでは充分な信頼性を確保するために70(Å)
としている。
【００６４】なお、前述のように第一処理回路１１１は
1.2(Ｖ)の低電圧Ａで稼働モードのみ駆動され、第二処
理回路１１２は1.2(Ｖ)の低電圧Ｂ(＝Ａ)で待機モード
でも駆動され、Ｉ／Ｏ回路１１３は3.3(Ｖ)の高電圧Ｃ
で待機モードでも駆動されるので、第一から第三のトラ
ンジスタ１２１〜１２３を駆動する電圧Ａ〜ＣはＡ＝Ｂ
＜Ｃなる関係を満足している。
【００６５】上述のような構成において、本実施の形態
の集積回路装置１００は、電子回路機器である携帯電話
機の一部として形成されているので、Ｉ／Ｏ回路１１３
が各種の外部素子と各種データを入出力し、このＩ／Ｏ
回路１１３が外部と入出力するデータなどに対応して第
一処理回路１１１が各種処理を実行する。
【００６６】本実施の形態の携帯電話機は、前述のよう
に動作モードとして稼働モードと待機モードとが切換自
在であり、従来と同様に発信時や着信時には稼働モード
が設定されて動作する。しかし、それ以外のときには待
機モードが設定されて待機するので、待機中には大部分
の回路の駆動を休止させて無用な電力消費を防止する。
ただし、この待機中にも着信すると即座に動作する必要
があるので、待機中にも着信を検知して休止中の回路を
起動させる回路は動作している。
【００６７】そこで、本実施の形態の携帯電話機は、デ
ータ通知手段であるデータ通知回路(図示せず)を具備し
ており、このデータ通知回路が、第一処理回路１１１の
動作の要否を判定できる所定データを第二処理回路１１
２にデータ通知するので、この第二処理回路１１２によ
り第一処理回路１１１への電圧供給が制御されて動作の
有無が制御される。
【００６８】このため、Ｉ／Ｏ回路１１３と第二処理回
路１１２とは携帯電話機の動作モードに関係なく常時駆
動されるが、第一処理回路１１１は携帯電話機の待機モ
ードでは電力供給が遮断されるので、待機中に第一処理
回路１１１により無用な電力が消費されることがない。
【００６９】本実施の形態の集積回路装置１００は、一
個の半導体基板１２０に第一処理回路１１１と第二処理
回路１１２とＩ／Ｏ回路１１３とが集積されているが、
その第一から第三のトランジスタ１２１〜１２３が用途
や性能に対応して最適化されているので、高性能化と省
電力化とが両立されている。
【００７０】つまり、Ｉ／Ｏ回路１１３は、例えば、3.
3(Ｖ)の電源電圧で動作するメモリ素子等の外部素子と
授受するため、3.3(Ｖ)の高圧な電源電圧Ｃが常時印加
される必要があるが、その第三トランジスタ１２３のゲ
ート絶縁膜１３０は膜厚ｃが70(Å)と最厚なので、ゲー
トリーク電流が微少な状態で動作することができる。
【００７１】第一処理回路１１１は、その第一トランジ
スタ１２１のゲート絶縁膜１３０の膜厚ａが20(Å)と最
薄なので、1.2(Ｖ)の低電圧Ａで高速かつ省電力に動作
することができる。このようにゲート絶縁膜１３０が最
薄の第一トランジスタ１２１は待機中のゲートリーク電
流が無視できないが、第一処理回路１１１は待機中には
電源電圧が印加されないのでゲートリーク電流が発生し
ない。
【００７２】そして、第二処理回路１１２は、その第二
トランジスタ１２２のゲート絶縁膜１３０の膜厚ｂが膜
厚ａより数(Å)厚い24(Å)なので、1.2(Ｖ)の低電圧Ｂ
で駆動されるときのゲートリーク電流が微少である。こ
のようにゲートリーク電流が微少な第二処理回路１１２
が携帯電話機の待機中にも常時動作しており、ゲートリ
ーク電流が無視できない第一処理回路１１１への電圧供
給を制御するので、本実施の形態の集積回路装置１００
は、トータルの消費電力が低減されている。
【００７３】なお、上述のようにゲート絶縁膜１３０が
厚く低電圧で駆動される第二トランジスタ１２２は、ゲ
ート絶縁膜１３０が最薄の第一トランジスタ１２１ほど
は高速に動作できないが、第二処理回路１１２は高速動
作が要求されない待機中に動作するので、その第二トラ
ンジスタ１２２の動作速度が問題となることはない。
【００７４】ここで、本実施の形態の集積回路装置１０
０を製造する回路製造方法を以下に説明する。まず、半
導体基板１２０を用意し、図３(ａ)に示すように、その
第一から第三のトランジスタ１２１〜１２３を分離する
位置にトレンチ部１２５を形成してから、半導体基板１
２０の表面の全域に850(℃)の熱酸化法で膜厚65(Å)の
熱酸化膜１４１を成長させる。
【００７５】つぎに、この熱酸化膜１４１の表面の全域
にフォトレジストを塗布してから第二処理回路１１２の
位置のみフォトリソグラフィ法で除去することにより、
同図(ｂ)に示すように、熱酸化膜１４１の表面の第一処
理回路１１１とＩ／Ｏ回路１１３との位置にレジストマ
スク１４２を形成する。
【００７６】このレジストマスク１４２は第二処理回路
１１２の位置のみ熱酸化膜１４１を露出させているの
で、この露出している第二処理回路１１２の位置の熱酸
化膜１４１に、アルゴンイオンを強度20(KeＶ)でドーズ
量５×1014(/cm2)まで注入する。
【００７７】このアルゴンイオンの注入後にレジストマ
スク１４２を除去してから、同図(ｃ)に示すように、Ｉ
／Ｏ回路１１３の位置のみレジストマスク１４３を再度
形成し、このレジストマスク１４３から露出している第
一第二処理回路１１１，１１２の位置の熱酸化膜１４１
をエッチング液で除去する。これは熱酸化膜１４１がア
ルゴンイオンによりダメージを受けているため、一度除
去して再度成膜するためである。
【００７８】つぎに、レジストマスク１４３を除去して
から半導体基板１２０の表面の全域を1000(℃)で10(se
c)まで熱処理し、図４(ａ)に示すように、半導体基板１
２０の表面の全域に一つの熱酸化膜１４４を成長させ
る。このように成長させた熱酸化膜１４４は、第一処理
回路１１１の位置では20(Å)の膜厚となる。
【００７９】しかし、第二処理回路１１２の位置では、
アルゴンが注入されているので初期の酸化速度が向上さ
れ、熱酸化膜１４４の膜厚は第一処理回路１１１の位置
より数(Å)は厚膜の24(Å)となる。また、Ｉ／Ｏ回路１
１３の位置では、熱酸化膜１４１が事前に形成されてい
るので、熱酸化膜１４４の膜厚は70(Å)となる。
【００８０】以下は従来の回路製造方法と同一であり、
同図(ｂ)に示すように、熱酸化膜１４４の表面の全域に
ポリシリコン膜を形成してパターニングすることでゲー
ト電極１３１を形成し、マスクにより制限したイオン注
入により低濃度のｎ型拡散層１２６を部分的に形成す
る。
【００８１】さらに、全面に800(Å)の酸化膜を成長さ
せてからエッチバックしてサイドウォール１３２を形成
し、再度のイオン注入で高濃度のｎ型拡散層１２７を形
成し、必要により層間膜やコンタクトホールや配線等を
形成することにより、同図(ｃ)に示すように、集積回路
装置１００の第一から第三のトランジスタ１２１〜１２
３が完成する。
【００８２】上述のような回路製造方法により製造され
た集積回路装置１００は、第一から第三のトランジスタ
１２１〜１２３のゲート絶縁膜１３０の膜厚ａ〜ｃが、
ａ＜ｂ＜ｃなる関係を満足している。
【００８３】このため、本実施の形態の集積回路装置１
００では、第三トランジスタ１２３のゲート絶縁膜１３
０は膜厚ｃが70(Å)と最厚のＩ／Ｏ回路１１３は、3.3
(Ｖ)の高電圧Ｃによりゲートリーク電流が微少な状態で
高速に動作することができ、第一トランジスタ１２１の
ゲート絶縁膜１３０の膜厚ａが20(Å)と最薄の第一処理
回路１１１は、1.2(Ｖ)の低電圧Ａで高速かつ省電力に
動作することができる。
【００８４】第二トランジスタ１２２のゲート絶縁膜１
３０の膜厚ｂが膜厚ａより数(Å)厚い24(Å)の第二処理
回路１１２は、1.2(Ｖ)の低電圧Ｂによりゲートリーク
電流が微少な状態で動作することができる。第二処理回
路１１２は第一処理回路１１１ほど高速に動作できない
が、第二処理回路１１２は待機中に動作するので速度は
問題とならない。第一処理回路１１１はゲートリーク電
流が微少でないが、待機中には第二処理回路１１２の制
御により休止されて電圧が供給されないので、そのゲー
トリーク電流が無用に消費されることはない。
【００８５】つまり、本実施の形態の集積回路装置１０
０は、一個の半導体基板１２０に集積されている第一処
理回路１１１と第二処理回路１１２とＩ／Ｏ回路１１３
とのトランジスタ１２１〜１２３が用途や性能に対応し
て最適化されているので、高性能化と省電力化とが両立
されている。
【００８６】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では各トランジスタ１２１〜
１２３をＬＤＤ形式のｎ型とすることを例示したが、他
形式でも可能なことは当然である。
【００８７】また、上記形態では第三処理回路であるＩ
／Ｏ回路１１３を稼働モードと待機モードとの両方で常
時動作させることを例示したが、第一処理回路１１１に
より待機モードにＩ／Ｏ回路１１３の電力供給を停止さ
せ、さらに消費電力を削減することも可能である。
【００８８】さらに、上記形態では稼働モードと待機モ
ードとが切換自在な電子回路機器として携帯電話機を例
示したが、ノートパソコンなどのバッテリ駆動する各種
の電子回路機器に本発明は適用可能である。また、上記
形態では各種の数値を具体的に例示したが、これは実際
の製品では各種に変更できることは当然である。
【００８９】また、上記形態では熱酸化法により同時に
成長させる第二トランジスタ１２２のゲート絶縁膜１３
０を第一トランジスタ１２１のゲート絶縁膜１３０より
厚膜とするため、第二処理回路１１２の位置のみアルゴ
ンをイオン注入することを例示したが、このイオン注入
する物質を弗素や弗素化合物とすることも可能である。
【００９０】反対に、熱酸化法により同時に成長させる
第一トランジスタ１２１のゲート絶縁膜１３０を第二ト
ランジスタ１２２のゲート絶縁膜１３０より薄膜とする
ため、第一処理回路１１１の位置に熱酸化膜の成長を低
下させる物質を注入することも可能である。
【００９１】ここで、このような回路製造方法を本発明
の実施の第二の形態として図５および図６を参照して以
下に説明する。なお、これより以下の実施の形態におい
て上述した第一の形態と同一の部分は、同一の名称およ
び符号を使用して詳細な説明は省略する。同図は本実施
の形態の回路製造方法を示す工程図である。
【００９２】まず、本実施の形態の回路製造方法でも、
図５(ａ)に示すように、半導体基板１２０の第一から第
三のトランジスタ１２１〜１２３を分離する位置にトレ
ンチ部１２５を形成してから、半導体基板１２０の表面
の全域に熱酸化法で膜厚5.0(nm)の熱酸化膜１４１を成
長させる。
【００９３】つぎに、この熱酸化膜１４１の表面の全域
にフォトレジストを塗布してから第一第二処理回路１１
１，１１２の位置のみフォトリソグラフィ法で除去する
ことにより、同図(ｂ)に示すように、熱酸化膜１４１の
表面のＩ／Ｏ回路１１３の位置のみレジストマスク１５
１を形成する。
【００９４】このレジストマスク１５１は第一第二処理
回路１１１，１１２の位置のみ熱酸化膜１４１を露出さ
せるので、この露出している第一第二処理回路１１１，
１１２の位置の熱酸化膜１４１をウェットエッチングに
より除去してから、第二処理回路１１２とＩ／Ｏ回路１
１３との位置にレジストマスク１５２を再度形成する。
【００９５】このレジストマスク１５２は第一処理回路
１１１の位置のみ熱酸化膜１４１を露出させるので、こ
の露出している第一処理回路１１１の位置の熱酸化膜１
４１に、インジウムイオン(Ｉn+)を強度100〜300(KeＶ)
でドーズ量“１×1012〜３×1013(/cm2)”まで注入す
る。
【００９６】このインジウムイオンの注入後に、同図
(ｃ)に示すように、第一処理回路１１１とＩ／Ｏ回路１
１３との位置のみレジストマスク１５３を再度形成し、
このレジストマスク１５３から露出している第二処理回
路１１２の位置の熱酸化膜１４１に、ボロンイオン
(Ｂ+)を強度10〜50(KeＶ)でドーズ量“１×1012〜３×1
013(/cm2)”まで注入する。
【００９７】つぎに、レジストマスク１５３を除去して
から半導体基板１２０の表面の全域に一つの熱酸化膜１
４４を成長させ、この熱酸化膜１４４を第二処理回路１
１２の位置で25(Å)とする。このとき、第一処理回路１
１１の位置では、インジウムが注入されているので初期
の酸化速度が低減され、熱酸化膜１４４の膜厚は第二処
理回路１１２の位置より数(Å)は薄膜の20(Å)となる。
また、Ｉ／Ｏ回路１１３の位置では、熱酸化膜１４１が
事前に形成されているので、熱酸化膜１４４の膜厚は70
(Å)となる。
【００９８】以下は従来の回路製造方法と同一であり、
上述のような回路製造方法により製造された集積回路装
置１００は、第一から第三のトランジスタ１２１〜１２
３のゲート絶縁膜１３０の膜厚ａ〜ｃが、ａ＜ｂ＜ｃな
る関係を満足することになる。
【００９９】なお、第一トランジスタ１２１はゲート絶
縁膜１３０にインジウムがイオン注入されているので、
その膜厚とともに閾値電圧も適正に制御される。また、
第二トランジスタ１２２のゲート絶縁膜１３０にはボロ
ンがイオン注入されているが、これは閾値電圧を制御す
るためであり膜厚の制御には関与しない。
【０１００】また、上記形態では熱酸化法により同時に
成長させる第一トランジスタ１２１のゲート絶縁膜１３
０を第二トランジスタ１２２のゲート絶縁膜１３０より
薄膜に成長させるため、第一処理回路１１１の位置のみ
インジウムをイオン注入することを例示したが、このイ
オン注入する物質を窒素とすることも可能である。
【０１０１】さらに、本発明の実施の第三の形態の回路
製造方法を図７ないし図９を参照して以下に説明する。
なお、同図は本実施の形態の回路製造方法を示す工程図
である。まず、本実施の形態の回路製造方法でも、図７
(ａ)に示すように、半導体基板１２０の第一から第三の
トランジスタ１２１〜１２３を分離する位置にトレンチ
部１２５を形成してから表面の全域に熱酸化膜１４１を
成長させ、この熱酸化膜１４１の表面の全域に導電層と
して第一ポリシリコン膜１６１を形成する。
【０１０２】つぎに、同図(ｂ)に示すように、この第一
ポリシリコン膜１６１の表面の第一処理回路１１１の位
置にレジストマスク１６２を形成し、このレジストマス
ク１６２から露出している第二処理回路１１２とＩ／Ｏ
回路１１３との位置のみ第一ポリシリコン膜１６１を除
去する。
【０１０３】これで第一処理回路１１１の位置のみ第一
ポリシリコン膜１６１が熱酸化マスクとして形成される
ので、同図(ｃ)に示すように、レジストマスク１６２を
除去してから第二処理回路１１２とＩ／Ｏ回路１１３と
の位置の表面に熱酸化膜１６３を成長させる。このと
き、この熱酸化膜１６３は第一ポリシリコン膜１６１の
表面にも形成され、この第一ポリシリコン膜１６１の下
層の熱酸化膜１４１と一体となる。
【０１０４】つぎに、この熱酸化膜１６３の表面のＩ／
Ｏ回路１１３の位置にレジストマスク１６４を形成し、
図８(ａ)に示すように、このレジストマスク１６４から
露出している第二処理回路１１２の位置と第一ポリシリ
コン膜１６１との表面から熱酸化膜１６３をエッチング
除去する。
【０１０５】この熱酸化膜１６３の除去後にレジストマ
スク１６４を除去し、同図(ｂ)に示すように、第二処理
回路１１２とＩ／Ｏ回路１１３との位置および第一ポリ
シリコン膜１６１の表面の全域に熱酸化膜１４４を成長
させる。これで第一処理回路１１１と第二処理回路１１
２とＩ／Ｏ回路１１３との位置の熱酸化膜１４４の膜厚
ａ〜ｃが“ａ＜ｂ＜ｃ”となる。
【０１０６】さらに、本実施の形態の回路製造方法で
は、同図(ｃ)に示すように、上述のように形成された熱
酸化膜１４４の表面の全域に導電層として第二ポリシリ
コン膜１６６を形成し、この第二ポリシリコン膜１６６
の表面の第二処理回路１１２とＩ／Ｏ回路１１３との位
置にレジストマスク１６７を形成する。
【０１０７】図９(ａ)に示すように、このレジストマス
ク１６７から露出している第一処理回路１１１の位置の
第二ポリシリコン膜１６６を異方性エッチングで除去
し、この除去により露出した第一処理回路１１１の位置
の熱酸化膜１４４をウェットエッチングにより除去す
る。
【０１０８】これで第一ポリシリコン膜１６１が露出す
るので、同図(ｂ)に示すように、第二処理回路１１２と
Ｉ／Ｏ回路１１３との位置からレジストマスク１６７を
除去して第二ポリシリコン膜１６６も露出させ、これら
第一第二ポリシリコン膜１６１，１６６の表面にゲート
電極１３１の形状のレジストマスク１６８を形成する。
【０１０９】そして、このレジストマスク１６８により
第一処理回路１１１の位置の第一ポリシリコン膜１６１
をパターニングするとともに、第二処理回路１１２とＩ
／Ｏ回路１１３との位置の第二ポリシリコン膜１６６を
パターニングすることにより、第一から第三トランジス
タ１２１〜１２３のゲート電極１３１を同時に形成す
る。
【０１１０】本実施の形態の回路製造方法では、熱酸化
マスクとして第一ポリシリコン膜１６１を形成すること
により、イオン注入を必要とすることなく第一から第三
トランジスタ１２１〜１２３のゲート絶縁膜１３０の膜
厚ａ〜ｃを“ａ＜ｂ＜ｃ”とすることができる。
【０１１１】しかも、このように第一から第三トランジ
スタ１２１〜１２３のゲート絶縁膜１３０の膜厚を制御
するために利用される第一ポリシリコン膜１６１から第
一トランジスタ１２１のゲート電極１３１を形成するこ
とができるので、集積回路装置１００の生産性を向上さ
せることができる。
【０１１２】さらに、本発明の実施の第四の形態の回路
製造方法を図１０ないし図１２を参照して以下に説明す
る。まず、本実施の形態の回路製造方法でも、図１０
(ａ)に示すように、半導体基板１２０にトレンチ部１２
５を形成してから表面の全域に熱酸化膜１４１と第一ポ
リシリコン膜１６１とを順番に形成するが、同図(ｂ)に
示すように、この第一ポリシリコン膜１６１の表面の第
二処理回路１１２の位置にレジストマスク１６２を形成
し、第一処理回路１１１とＩ／Ｏ回路１１３との位置の
み第一ポリシリコン膜１６１を除去する。
【０１１３】これで第二処理回路１１２の位置のみ第一
ポリシリコン膜１６１が熱酸化マスクとして形成される
ので、同図(ｃ)に示すように、レジストマスク１６２を
除去してから第一処理回路１１１とＩ／Ｏ回路１１３と
の位置および第一ポリシリコン膜１６１の表面に熱酸化
膜１６３を成長させる。
【０１１４】つぎに、この熱酸化膜１６３の表面のＩ／
Ｏ回路１１３の位置にレジストマスク１６４を形成し、
図１１(ａ)に示すように、このレジストマスク１６４か
ら露出している第一処理回路１１１の位置と第一ポリシ
リコン膜１６１との表面から熱酸化膜１６３をエッチン
グ除去する。
【０１１５】この熱酸化膜１６３の除去後にレジストマ
スク１６４を除去し、同図(ｂ)に示すように、第一処理
回路１１１とＩ／Ｏ回路１１３との位置および第一ポリ
シリコン膜１６１の表面の全域に熱酸化膜１４４を成長
させる。これで第一処理回路１１１と第二処理回路１１
２とＩ／Ｏ回路１１３との位置の熱酸化膜１４４の膜厚
ａ〜ｃが“ａ＜ｂ＜ｃ”となる。
【０１１６】さらに、本実施の形態の回路製造方法で
は、同図(ｃ)に示すように、上述のように形成された熱
酸化膜１４４の表面の全域に第二ポリシリコン膜１６６
を形成し、この第二ポリシリコン膜１６６の表面の第一
処理回路１１１とＩ／Ｏ回路１１３との位置にレジスト
マスク１６７を形成する。
【０１１７】図１２(ａ)に示すように、このレジストマ
スク１６７から露出している第二処理回路１１２の位置
の第二ポリシリコン膜１６６を異方性エッチングで除去
し、この除去により露出した第二処理回路１１２の位置
の熱酸化膜１４４をウェットエッチングにより除去す
る。
【０１１８】これで第一ポリシリコン膜１６１が露出す
るので、同図(ｂ)に示すように、第一処理回路１１１と
Ｉ／Ｏ回路１１３との位置からレジストマスク１６７を
除去して第二ポリシリコン膜１６６も露出させ、これら
第一第二ポリシリコン膜１６１，１６６をパターニング
することにより、第一から第三トランジスタ１２１〜１
２３のゲート電極１３１を同時に形成する。
【０１１９】本実施の形態の回路製造方法でも、熱酸化
マスクとして第一ポリシリコン膜１６１を形成すること
により、イオン注入を必要とすることなく第一から第三
トランジスタ１２１〜１２３のゲート絶縁膜１３０の膜
厚ａ〜ｃを“ａ＜ｂ＜ｃ”とすることができ、第一ポリ
シリコン膜１６１から第二トランジスタ１２２のゲート
電極１３１を形成することができる。
【０１２０】さらに、本発明の実施の第五の形態の回路
製造方法を図１３および図１４を参照して以下に説明す
る。まず、本実施の形態の回路製造方法でも、前述した
第三の形態と同様にして、図１３(ａ)に示すように、第
一処理回路１１１と第二処理回路１１２とＩ／Ｏ回路１
１３との位置の膜厚ａ〜ｃが“ａ＜ｂ＜ｃ”の熱酸化膜
１４４が半導体基板１２０の表面に形成され、その第一
処理回路１１１の位置に第一ポリシリコン膜１６１が形
成されているとともに表面全域に第二ポリシリコン膜１
６６が形成されている状態とされる。
【０１２１】このような状態から、同図(ｂ)に示すよう
に、第二ポリシリコン膜１６６の表面に第二第三トラン
ジスタ１２２，１２３のゲート電極１３１の形状のレジ
ストマスク１７１を形成し、同図(ｃ)に示すように、こ
のレジストマスク１７１を利用した異方性エッチングに
より、第二ポリシリコン膜１６６を第二処理回路１１２
とＩ／Ｏ回路１１３との位置でパターニングして第二第
三トランジスタ１２２，１２３のゲート電極１３１を形
成する。
【０１２２】このとき、第二ポリシリコン膜１６６は第
一処理回路１１１の位置から除去されるが、この第一処
理回路１１１の位置では第二ポリシリコン膜１６６の下
層として第一ポリシリコン膜１６１の熱酸化膜が位置し
ているので、この熱酸化膜により異方性エッチングは停
止される。
【０１２３】つぎに、図１４(ａ)に示すように、第二処
理回路１１２とＩ／Ｏ回路１１３との位置を遮蔽すると
ともに、第一トランジスタ１２１のゲート電極１３１の
形状に対応したレジストマスク１７２を形成し、このレ
ジストマスク１７２から露出している第一処理回路１１
１の位置の第一ポリシリコン膜１６１をパターニングし
て第一トランジスタ１２１のゲート電極１３１を形成す
る。
【０１２４】そして、この形成後にレジストマスク１７
２を除去すると、同図(ｂ)に示すように、第一処理回路
１１１と第二処理回路１１２とＩ／Ｏ回路１１３との位
置の膜厚ａ〜ｃが“ａ＜ｂ＜ｃ”の熱酸化膜１４４の表
面に、第一から第三トランジスタ１２１〜１２３のゲー
ト電極１３１が形成された状態となる。
【０１２５】本実施の形態の回路製造方法では、第一ト
ランジスタ１２１の最薄のゲート絶縁膜１３０の表面に
位置するゲート電極１３１のエッチングを、第二第三ト
ランジスタ１２２，１２３のゲート電極１３１のエッチ
ングとは別個に実行している。
【０１２６】このため、第一トランジスタ１２１のゲー
ト絶縁膜１３０の膜厚が第二第三トランジスタ１２２，
１２３より極度に薄いような場合でも、第一から第三ト
ランジスタ１２１〜１２３のゲート電極１３１を各々に
最適な条件でエッチングすることが可能である。
【０１２７】なお、このような回路製造方法を、前述し
た第四の形態と同様にして“ａ＜ｂ＜ｃ”の膜厚ａ〜ｃ
の熱酸化膜１４４が半導体基板１２０の表面に形成され
ており、その第二処理回路１１２の位置に第一ポリシリ
コン膜１６１が形成されているとともに表面全域に第二
ポリシリコン膜１６６が形成されている状態に適用する
ことも可能である。
【０１２８】その場合、図１５および図１６に示すよう
に、第二トランジスタ１２２のゲート絶縁膜１３０の表
面に位置するゲート電極１３１のエッチングが、第一第
三トランジスタ１２１，１２３のゲート電極１３１のエ
ッチングとは別個に実行されるので、やはり第一から第
三トランジスタ１２１〜１２３のゲート電極１３１を各
々に最適な条件でエッチングすることが可能となる。
【０１２９】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
【０１３０】本発明の第一第二の集積回路装置では、ゲ
ート絶縁膜が薄膜の第一トランジスタと厚膜の第二トラ
ンジスタとが同一の電圧で駆動され、第二トランジスタ
は待機モードでも駆動されるが第一トランジスタは稼働
モードのみ駆動されることにより、第二トランジスタ
は、ゲート絶縁膜が最薄でないので動作は低速である
が、ゲートリーク電流が微少な状態で常時動作すること
ができ、第一トランジスタは、ゲート絶縁膜が最薄なの
で、ゲートリーク電流は微少でないが高速に動作する状
態で稼働モードのみ駆動され、第一第二トランジスタが
用途や性能に対応して最適化されているので、高性能化
と省電力化とが両立されている。
【０１３１】本発明の第三の集積回路装置では、ゲート
絶縁膜が最厚の第三トランジスタは高電圧で駆動され、
ゲート絶縁膜が最薄の第一トランジスタと最薄ではない
第二トランジスタとは低電圧で駆動され、第二トランジ
スタは待機モードでも駆動されるが第一トランジスタは
稼働モードのみ駆動されることにより、第三トランジス
タは、駆動電圧が高圧であるがゲート絶縁膜が最厚なの
で、ゲートリーク電流が微少な状態で高速に動作するこ
とができ、第二トランジスタは、ゲート絶縁膜が最薄で
なく駆動電圧が低圧なので、ゲートリーク電流が微少な
状態で常時低速に動作することができ、第一トランジス
タは、駆動電圧が低圧であるがゲート絶縁膜が最薄なの
で、ゲートリーク電流は微少でないが稼働モードのみ高
速に動作することができ、第一から第三のトランジスタ
が用途や性能に対応して最適化されているので、高性能
化と省電力化とが両立されている。
【０１３２】
【０１３３】また、上述のような集積回路装置におい
て、常時駆動されている第二処理回路が第一処理回路の
駆動を制御することにより、高速に動作できるが待機時
のゲートリーク電流が微少でない第一処理回路の動作の
有無を、動作は低速であるがゲートリーク電流が微少な
第二処理回路が制御するので、高性能化と省電力化とを
両立することができる。
【０１３４】また、待機モードの第二処理回路が所定信
号の外部入力を検知すると第一処理回路への電圧供給が
開始されることにより、所定信号の外部入力により待機
モードの第一処理回路を起動することができる。
【０１３５】また、第一トランジスタのゲート絶縁膜が
半導体基板の表面に成長された熱酸化膜からなり、第二
トランジスタのゲート絶縁膜が半導体基板のアルゴンと
弗素と弗素化合物との少なくとも一つが注入された表面
に第一トランジスタのゲート絶縁膜と同時に成長された
熱酸化膜からなることにより、アルゴンと弗素と弗素化
合物との少なくとも一つが注入された半導体基板の表面
に成長された熱酸化膜は、注入されていない表面に同時
に成長された熱酸化膜より厚膜となるので、第二トラン
ジスタのゲート絶縁膜を第一トランジスタのゲート絶縁
膜より厚膜に形成することができ、ゲート絶縁膜の膜厚
が相違する第一第二トランジスタを簡単な方法で製造す
ることができる。
【０１３６】また、第二トランジスタのゲート絶縁膜が
半導体基板の表面に成長された熱酸化膜からなり、第一
トランジスタのゲート絶縁膜が、インジウムと窒素との
少なくとも一方が注入された半導体基板の表面に第二ト
ランジスタのゲート絶縁膜と同時に成長された熱酸化膜
からなることにより、インジウムと窒素との少なくとも
一方が注入された半導体基板の表面に成長された熱酸化
膜は、注入されていない表面に同時に成長された熱酸化
膜より薄膜となるので、第一トランジスタのゲート絶縁
膜を第二トランジスタのゲート絶縁膜より薄膜に形成す
ることができ、ゲート絶縁膜の膜厚が相違する第一第二
トランジスタを簡単な方法で製造することができる。
【０１３７】本発明の第一の電子回路機器では、電源ス
イッチがオンされるとバッテリから電源に本体電力が供
給され、その電源電圧は第二処理回路には常時供給され
るが第一処理回路には稼働モードのみ供給されることに
より、第二トランジスタは、ゲート絶縁膜が最薄でない
ので動作は低速であるが、ゲートリーク電流が微少な状
態で待機モードでも駆動され、第一トランジスタは、ゲ
ート絶縁膜が最薄なので、ゲートリーク電流は微少でな
いが高速に動作する状態で稼働モードのみ駆動され、第
一第二トランジスタが用途や性能に対応して最適化され
ているので、高性能化と省電力化とが両立されている。
【０１３８】本発明の第二の電子回路機器では、集積回
路装置の第一第二処理回路に低電圧電源が電圧Ａ(＝Ｂ)
を供給し、第三処理回路に高電圧電源が電圧Ｃを供給す
るが、第一処理回路の動作の要否を判定できる所定デー
タをデータ通知手段が第二処理回路にデータ通知するこ
とにより、この第二処理回路がデータ通知手段のデータ
通知に対応して第一処理回路の動作の有無を制御するの
で、高性能化と省電力化とを両立することができる。
【０１３９】本発明の第一の回路製造方法では、第一第
二処理回路の位置に同時に熱酸化膜を形成するが、第二
処理回路の位置のみアルゴンや弗素や弗素酸化膜を注入
しておくことにより、第二処理回路の位置の熱酸化膜は
第一処理回路の位置より成長を促進させることができ、
二層からなる第三処理回路の位置の熱酸化膜は第二処理
回路の位置より厚膜にできるので、第一トランジスタと
第二トランジスタと第三トランジスタとの“ａ＜ｂ＜
ｃ”なる関係を満足している膜厚ａ〜ｃのゲート絶縁膜
を一個の半導体基板の表面に簡単に形成することができ
る。
【０１４０】本発明の第二の回路製造方法では、第一第
二処理回路の位置に同時に熱酸化膜を形成するが、第一
処理回路の位置のみインジウムや窒素を注入しておくこ
とにより、第一処理回路の位置の熱酸化膜は第二処理回
路の位置より成長を低減させることができ、二層からな
る第三処理回路の位置の熱酸化膜は第二処理回路の位置
より厚膜にできるので、第一トランジスタと第二トラン
ジスタと第三トランジスタとの“ａ＜ｂ＜ｃ”なる関係
を満足している膜厚ａ〜ｃのゲート絶縁膜を一個の半導
体基板の表面に簡単に形成することができる。
【０１４１】本発明の第三の回路製造方法では、第一処
理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを熱酸化マスクで遮蔽して第二第三処理回路の
位置に熱酸化膜を成長させることにより、第一第二処理
回路の位置の熱酸化膜を各々独自の膜厚に形成すること
ができ、二層からなる第三処理回路の位置の熱酸化膜は
第二処理回路の位置より厚膜にできるので、第一トラン
ジスタと第二トランジスタと第三トランジスタとの“ａ
＜ｂ＜ｃ”なる関係を満足している膜厚ａ〜ｃのゲート
絶縁膜を一個の半導体基板の表面に簡単に形成すること
ができる。
【０１４２】本発明の第四の回路製造方法では、第二処
理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを熱酸化マスクで遮蔽して第一第三処理回路の
位置に熱酸化膜を成長させることにより、第一第二処理
回路の位置の熱酸化膜が各々独自の膜厚に形成すること
ができ、二層からなる第三処理回路の位置の熱酸化膜は
第二処理回路の位置より厚膜にできるので、第一トラン
ジスタと第二トランジスタと第三トランジスタとの“ａ
＜ｂ＜ｃ”なる関係を満足している膜厚ａ〜ｃのゲート
絶縁膜を一個の半導体基板の表面に簡単に形成すること
ができる。
【０１４３】また、上述のような回路製造方法におい
て、第一トランジスタのゲート絶縁膜の膜厚を制御する
ために形成した熱酸化マスクの導電層から、第一トラン
ジスタのゲート電極を形成することにより、集積回路装
置の生産性を向上させることができる。
【０１４４】また、熱酸化マスクの導電層をポリシリコ
ン膜で形成することにより、ポリシリコン膜は物性的に
下層の熱酸化を良好に防止することができ、ゲート電極
などの導電層として利用することができるので、良好な
性能の集積回路装置を良好に製造することができる。
【０１４５】本発明の第五の回路製造方法では、第一処
理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを第一ポリシリコン膜で遮蔽して第二第三処理
回路の位置に熱酸化膜を成長させ、第一トランジスタの
ゲート絶縁膜の膜厚を制御するために形成した第一ポリ
シリコン膜の導電層から、第一トランジスタのゲート電
極を形成することにより、第一第二処理回路の位置の熱
酸化膜を各々独自の膜厚に形成することができ、二層か
らなる第三処理回路の位置の熱酸化膜は第二処理回路の
位置より厚膜にできるので、第一トランジスタと第二ト
ランジスタと第三トランジスタとの“ａ＜ｂ＜ｃ”なる
関係を満足している膜厚ａ〜ｃのゲート絶縁膜を一個の
半導体基板の表面に簡単に形成することができ、しか
も、集積回路装置の生産性を向上させることもできる。
【０１４６】本発明の第六の回路製造方法では、第二処
理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを第一ポリシリコン膜で遮蔽して第一第三処理
回路の位置に熱酸化膜を成長させ、第二トランジスタの
ゲート絶縁膜の膜厚を制御するために形成した第一ポリ
シリコン膜の導電層から、第二トランジスタのゲート電
極を形成することにより、第一第二処理回路の位置の熱
酸化膜を各々独自の膜厚に形成することができ、二層か
らなる第三処理回路の位置の熱酸化膜は第二処理回路の
位置より厚膜にできるので、第一トランジスタと第二ト
ランジスタと第三トランジスタとの“ａ＜ｂ＜ｃ”なる
関係を満足している膜厚ａ〜ｃのゲート絶縁膜を一個の
半導体基板の表面に簡単に形成することができ、しか
も、集積回路装置の生産性を向上させることもできる。
【０１４７】本発明の第七の回路製造方法では、第一処
理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを第一ポリシリコン膜で遮蔽して第二第三処理
回路の位置に熱酸化膜を成長させ、第一トランジスタの
ゲート絶縁膜の膜厚を制御するために形成した第一ポリ
シリコン膜の導電層から、第一トランジスタのゲート電
極を形成し、第一トランジスタの最薄のゲート絶縁膜の
表面に位置するゲート電極のエッチングを、第二第三ト
ランジスタのゲート電極のエッチングとは別個に実行す
ることにより、第一第二処理回路の位置の熱酸化膜を各
々独自の膜厚に形成することができ、二層からなる第三
処理回路の位置の熱酸化膜は第二処理回路の位置より厚
膜にできるので、第一トランジスタと第二トランジスタ
と第三トランジスタとの“ａ＜ｂ＜ｃ”なる関係を満足
している膜厚ａ〜ｃのゲート絶縁膜を一個の半導体基板
の表面に簡単に形成することができ、しかも、集積回路
装置の生産性を向上させることもでき、さらに、第一か
ら第三トランジスタのゲート電極を各々に最適な条件で
エッチングすることができる。
【０１４８】本発明の第八の回路製造方法では、第二処
理回路の位置に熱酸化膜を適正な膜厚に成長させてか
ら、これを第一ポリシリコン膜で遮蔽して第一第三処理
回路の位置に熱酸化膜を成長させ、第二トランジスタの
ゲート絶縁膜の膜厚を制御するために形成した第一ポリ
シリコン膜の導電層から、第二トランジスタのゲート電
極を形成し、第二トランジスタの最薄のゲート絶縁膜の
表面に位置するゲート電極のエッチングを、第一第三ト
ランジスタのゲート電極のエッチングとは別個に実行す
ることにより、第一第二処理回路の位置の熱酸化膜を各
々独自の膜厚に形成することができ、二層からなる第三
処理回路の位置の熱酸化膜は第二処理回路の位置より厚
膜にできるので、第一トランジスタと第二トランジスタ
と第三トランジスタとの“ａ＜ｂ＜ｃ”なる関係を満足
している膜厚ａ〜ｃのゲート絶縁膜を一個の半導体基板
の表面に簡単に形成することができ、しかも、集積回路
装置の生産性を向上させることもでき、さらに、第一か
ら第三トランジスタのゲート電極を各々に最適な条件で
エッチングすることができる。
【図面の簡単な説明】
【図１】本発明の実施の第一の形態の集積回路装置の要
部の内部構造を示す断面図である。
【図２】集積回路装置の全体構造を示す模式的なブロッ
ク図である。
【図３】本発明の実施の第一の形態の回路製造方法の前
半部分を示す工程図である。
【図４】後半部分を示す工程図である。
【図５】本発明の実施の第二の形態の回路製造方法の前
半部分を示す工程図である。
【図６】後半部分を示す工程図である。
【図７】本発明の実施の第三の形態の回路製造方法の前
半部分を示す工程図である。
【図８】中盤部分を示す工程図である。
【図９】後半部分を示す工程図である。
【図１０】本発明の実施の第四の形態の回路製造方法の
前半部分を示す工程図である。
【図１１】中盤部分を示す工程図である。
【図１２】後半部分を示す工程図である。
【図１３】本発明の実施の第五の形態の回路製造方法の
前半部分を示す工程図である。
【図１４】後半部分を示す工程図である。
【図１５】本発明の実施の第六の形態の回路製造方法の
前半部分を示す工程図である。
【図１６】後半部分を示す工程図である。
【図１７】駆動電圧とゲートリーク電流との関係を示す
特性図である。
【符号の説明】
１００ 集積回路装置 １０１ 低電圧電源 １０２ 高電圧電源 １１１ 第一処理回路 １１２ 第二処理回路 １１３ 第三処理回路であるＩ／Ｏ回路 １２１ 第一トランジスタ １２２ 第二トランジスタ １２３ 第三トランジスタ １３０ ゲート絶縁膜 １３１ ゲート電極 １４１，１４４，１６３ 熱酸化膜 １４２，１４３，１５１〜１５３，１６２，１６４，１
６７，１６８，１７２レジストマスク １６１ 熱酸化マスクであり導電層である第一ポリシ
リコン膜 １６６ 第二ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−105522（ＪＰ，Ａ) 特開 昭63−236354（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8234 H01L 27/04 H01L 27/088

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】 共通の電源電圧が供給される第一処理回
    路と第二処理回路とを具備していて動作モードとして稼
    働モードと待機モードとが切換自在な集積回路装置であ
    って、 前記第二処理回路は稼働モードと待機モードとの両方で
    電源電圧が供給され、 前記第一処理回路は電源電圧の供給が稼働モードでは供
    給されて待機モードでは停止され、 この動作モードに対応した前記第一処理回路への電圧供
    給を前記第二処理回路が制御し、 前記第一処理回路が具備している第一トランジスタのゲ
    ート絶縁膜の膜厚より前記第二処理回路が具備している
    第二トランジスタのゲート絶縁膜の膜厚が厚いことを特
    徴とする集積回路装置。
  2. 【請求項２】 共通の電源電圧が供給される第一処理回
    路と第二処理回路とを具備していて動作モードとして稼
    働モードと待機モードとが切換自在な集積回路装置であ
    って、 ゲート絶縁膜が所定の膜厚ａで形成されていて所定の電
    圧Ａにより稼働モードのみ駆動される第一トランジスタ
    を具備している第一処理回路と、 ゲート絶縁膜が所定の膜厚ｂで形成されていて所定の電
    圧Ｂにより稼働モードと待機モードとの両方で駆動され
    る第二トランジスタを具備している第二処理回路と、 を具備しており、前記膜厚ａ，ｂと前記電圧Ａ，Ｂとが ａ＜ｂ Ａ＝Ｂ なる関係を満足している集積回路装置。
  3. 【請求項３】 共通の電源電圧が供給される第一処理回
    路と第二処理回路とを具備していて動作モードとして稼
    働モードと待機モードとが切換自在な集積回路装置であ
    って、 ゲート絶縁膜が所定の膜厚ａで形成されていて所定の電
    圧Ａにより稼働モードのみ駆動される第一トランジスタ
    を具備している第一処理回路と、 ゲート絶縁膜が所定の膜厚ｂで形成されていて所定の電
    圧Ｂにより稼働モードと待機モードとの両方で駆動され
    る第二トランジスタを具備している第二処理回路と、 ゲート絶縁膜が所定の膜厚ｃで形成されていて所定の電
    圧Ｃで駆動される第三トランジスタを具備している第三
    処理回路と、 を具備しており、前記膜厚ａ〜ｃと前記電圧Ａ〜Ｃとが ａ＜ｂ＜ｃ Ａ＝Ｂ＜Ｃ なる関係を満足している集積回路装置。
  4. 【請求項４】 前記第一処理回路の動作の有無を前記第
    二処理回路が制御する請求項２または３に記載の集積回
    路装置。
  5. 【請求項５】 前記第二処理回路は待機モードに所定信
    号の外部入力を検知すると前記第一処理回路への電圧供
    給を開始する請求項１ないし３の何れか一項に記載の集
    積回路装置。
  6. 【請求項６】 前記第一トランジスタのゲート絶縁膜が
    半導体基板の表面に成長された熱酸化膜からなり、 前記第二トランジスタのゲート絶縁膜が、アルゴンと弗
    素と弗素化合物との少なくとも一つが注入された前記半
    導体基板の表面に前記第一トランジスタのゲート絶縁膜
    と同時に成長された熱酸化膜からなる請求項１ないし５
    の何れか一項に記載の集積回路装置。
  7. 【請求項７】 前記第二トランジスタのゲート絶縁膜が
    半導体基板の表面に成長された熱酸化膜からなり、 前記第一トランジスタのゲート絶縁膜が、インジウムと
    窒素との少なくとも一方が注入された前記半導体基板の
    表面に前記第二トランジスタのゲート絶縁膜と同時に成
    長された熱酸化膜からなる請求項１ないし６の何れか一
    項に記載の集積回路装置。
  8. 【請求項８】 前記電源電圧が別体のバッテリから供給
    されている請求項１ないし７の何れか一項に記載の集積
    回路装置。
  9. 【請求項９】 共通の電源電圧が供給される第一処理回
    路と第二処理回路とを具備していて動作モードとして稼
    働モードと待機モードとが切換自在な電子回路機器であ
    って、 前記第一第二処理回路に電源電圧を供給する電源と、 該電源に本体電力を供給するバッテリと、 該バッテリの電力供給をオン／オフ切換する電源スイッ
    チと、 を具備しており、 前記第二処理回路は前記電源スイッチのオン状態には電
    源電圧が常時供給され、 前記第一処理回路は前記電源スイッチのオン状態でも待
    機モードでは電源電圧の供給が停止され、 前記第一処理回路が具備している第一トランジスタのゲ
    ート絶縁膜の膜厚より前記第二処理回路が具備している
    第二トランジスタのゲート絶縁膜の膜厚が厚いことを特
    徴とする電子回路機器。
  10. 【請求項１０】 動作モードとして稼働モードと待機モ
    ードとが切換自在な電子回路機器であって、 請求項３に記載の集積回路装置と、 該集積回路装置の第一第二処理回路に電圧Ａ(＝Ｂ)を供
    給する低電圧電源と、 前記第三処理回路に電圧Ｃを供給する高電圧電源と、 前記第一処理回路の動作の要否を判定できる所定データ
    を前記第二処理回路にデータ通知するデータ通知手段
    と、 を具備している電子回路機器。
  11. 【請求項１１】 請求項３に記載の集積回路装置を製造
    する回路製造方法であって、 半導体基板の表面の全域に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第一第三処理回路の位置にレ
    ジストマスクを形成し、 このレジストマスクから露出している前記第二処理回路
    の位置の前記熱酸化膜にアルゴンと弗素と弗素化合物と
    の少なくとも一つを注入し、 この注入後に前記第一第二処理回路の位置の前記熱酸化
    膜を除去し、 前記第三処理回路の位置に熱酸化膜が成長されて前記第
    二処理回路の位置に前記注入が実行された前記半導体基
    板の表面の全域に熱酸化膜を成長させ、 この熱酸化膜により前記第一トランジスタと前記第二第
    三トランジスタのゲート電極を形成するようにした回路
    製造方法。
  12. 【請求項１２】 請求項３に記載の集積回路装置を製造
    する回路製造方法であって、 半導体基板の表面の全域に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第三処理回路の位置にレジス
    トマスクを形成し、 このレジストマスクから露出している前記第一第二処理
    回路の位置の前記熱酸化膜を除去し、 この熱酸化膜が除去された前記第二処理回路の位置にレ
    ジストマスクを形成し、 このレジストマスクから露出している前記第一処理回路
    の位置の前記半導体基板にインジウムと窒素との少なく
    とも一方を注入し、 この注入後に前記レジストマスクを除去して前記半導体
    基板の表面の全域に熱酸化膜を成長させ、 この熱酸化膜により前記第一トランジスタと前記第二第
    三トランジスタのゲート電極を形成するようにした回路
    製造方法。
  13. 【請求項１３】 請求項３に記載の集積回路装置を製造
    する回路製造方法であって、 半導体基板の表面の全域に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第一処理回路の位置に熱酸化
    を防止する熱酸化マスクを形成し、 この熱酸化マスクから露出している前記第二第三処理回
    路の位置の前記半導体基板の表面に熱酸化膜を成長さ
    せ、 この熱酸化膜の表面の前記第三処理回路の位置にレジス
    トマスクを形成し、 このレジストマスクと前記熱酸化マスクとから露出して
    いる前記第二処理回路の位置の前記熱酸化膜を除去し、 この熱酸化膜の除去後に前記レジストマスクを除去し、 前記熱酸化マスクから露出している前記第二第三処理回
    路の位置に熱酸化膜を成長させ、 前記熱酸化膜により前記第一トランジスタと前記第二第
    三トランジスタのゲート電極を形成するようにした回路
    製造方法。
  14. 【請求項１４】 請求項３に記載の集積回路装置を製造
    する回路製造方法であって、 半導体基板の表面の全域に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第二処理回路の位置に熱酸化
    を防止する熱酸化マスクを形成し、 この熱酸化マスクから露出している前記第一第三処理回
    路の位置の前記半導体基板の表面に熱酸化膜を成長さ
    せ、 この熱酸化膜の表面の前記第三処理回路の位置にレジス
    トマスクを形成し、 このレジストマスクと前記熱酸化マスクとから露出して
    いる前記第一処理回路の位置の前記熱酸化膜を除去し、 この熱酸化膜の除去後に前記レジストマスクを除去し、 前記熱酸化マスクから露出している前記第一第三処理回
    路の位置に熱酸化膜を成長させ、 前記熱酸化膜により前記第一トランジスタと前記第二第
    三トランジスタのゲート電極を形成するようにした回路
    製造方法。
  15. 【請求項１５】 前記熱酸化マスクを導電層で形成し、 この導電層により少なくとも前記第一トランジスタのゲ
    ート電極を形成するようにした請求項１３または１４に
    記載の回路製造方法。
  16. 【請求項１６】 前記熱酸化マスクの導電層をポリシリ
    コン膜で形成するようにした請求項１５に記載の回路製
    造方法。
  17. 【請求項１７】 請求項３に記載の集積回路装置を製造
    する回路製造方法であって、 半導体基板の表面の全域に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第一処理回路の位置に熱酸化
    を防止する第一ポリシリコン膜を形成し、 露出している前記第二第三処理回路の位置と前記第一ポ
    リシリコン膜との表面に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第三処理回路の位置にレジス
    トマスクを形成し、 このレジストマスクから露出している前記第二処理回路
    の位置と前記第一ポリシリコン膜との表面から前記熱酸
    化膜を除去し、 この熱酸化膜の除去後に前記レジストマスクを除去し、 前記第二第三処理回路の位置と前記第一ポリシリコン膜
    との表面に熱酸化膜を成長させ、 この熱酸化膜と前記第一ポリシリコン膜との表面に第二
    ポリシリコン膜を形成し、 この第二ポリシリコン膜の表面の前記第二第三処理回路
    の位置にレジストマスクを形成し、 このレジストマスクから露出している前記第一処理回路
    の位置の前記第二ポリシリコン膜を除去し、 この除去により露出した前記第一処理回路の位置の前記
    熱酸化膜を除去して前記第一ポリシリコン膜を露出さ
    せ、 前記第二第三処理回路の位置から前記レジストマスクを
    除去して前記第二ポリシリコン膜を露出させ、 前記第一処理回路の位置の前記第一ポリシリコン膜をパ
    ターニングして前記第一トランジスタのゲート電極を形
    成するとともに、前記第二第三処理回路の位置の前記第
    二ポリシリコン膜をパターニングして前記第二第三トラ
    ンジスタのゲート電極を形成するようにした回路製造方
    法。
  18. 【請求項１８】 請求項３に記載の集積回路装置を製造
    する回路製造方法であって、 半導体基板の表面の全域に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第二処理回路の位置に熱酸化
    を防止する第一ポリシリコン膜を形成し、 露出している前記第一第三処理回路の位置と前記第一ポ
    リシリコン膜との表面に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第三処理回路の位置にレジス
    トマスクを形成し、 このレジストマスクから露出している前記第一処理回路
    の位置と前記第一ポリシリコン膜との表面から前記熱酸
    化膜を除去し、 この熱酸化膜の除去後に前記レジストマスクを除去し、 前記第一第三処理回路の位置と前記第一ポリシリコン膜
    との表面に熱酸化膜を成長させ、 この熱酸化膜と前記第一ポリシリコン膜との表面に第二
    ポリシリコン膜を形成し、 この第二ポリシリコン膜の表面の前記第一第三処理回路
    の位置にレジストマスクを形成し、 このレジストマスクから露出している前記第二処理回路
    の位置の前記第二ポリシリコン膜を除去し、 この除去により露出した前記第二処理回路の位置の前記
    熱酸化膜を除去して前記第一ポリシリコン膜を露出さ
    せ、 前記第一第三処理回路の位置から前記レジストマスクを
    除去して前記第二ポリシリコン膜を露出させ、 前記第二処理回路の位置の前記第一ポリシリコン膜をパ
    ターニングして前記第二トランジスタのゲート電極を形
    成するとともに、前記第一第三処理回路の位置の前記第
    二ポリシリコン膜をパターニングして前記第一第三トラ
    ンジスタのゲート電極を形成するようにした回路製造方
    法。
  19. 【請求項１９】 請求項３に記載の集積回路装置を製造
    する回路製造方法であって、 半導体基板の表面の全域に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第一処理回路の位置に熱酸化
    を防止する第一ポリシリコン膜を形成し、 露出している前記第二第三処理回路の位置と前記第一ポ
    リシリコン膜との表面に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第三処理回路の位置にレジス
    トマスクを形成し、 このレジストマスクから露出している前記第二処理回路
    の位置と前記第一ポリシリコン膜との表面から前記熱酸
    化膜を除去し、 この熱酸化膜の除去後に前記レジストマスクを除去し、 前記第二第三処理回路の位置と前記第一ポリシリコン膜
    との表面に熱酸化膜を成長させ、 この熱酸化膜と前記第一ポリシリコン膜との表面に第二
    ポリシリコン膜を形成し、 この第二ポリシリコン膜を前記第一処理回路の位置から
    除去するとともに前記第二第三処理回路の位置でパター
    ニングして前記第二第三トランジスタのゲート電極を形
    成し、 前記第二第三処理回路の位置にレジストマスクを形成
    し、 このレジストマスクから露出している前記第一処理回路
    の位置の前記第一ポリシリコン膜をパターニングして前
    記第一トランジスタのゲート電極を形成するようにした
    回路製造方法。
  20. 【請求項２０】 請求項３に記載の集積回路装置を製造
    する回路製造方法であって、 半導体基板の表面の全域に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第二処理回路の位置に熱酸化
    を防止する第一ポリシリコン膜を形成し、 露出している前記第一第三処理回路の位置と前記第一ポ
    リシリコン膜との表面に熱酸化膜を成長させ、 この熱酸化膜の表面の前記第三処理回路の位置にレジス
    トマスクを形成し、 このレジストマスクから露出している前記第一処理回路
    の位置と前記第一ポリシリコン膜との表面から前記熱酸
    化膜を除去し、 この熱酸化膜の除去後に前記レジストマスクを除去し、 前記第一第三処理回路の位置と前記第一ポリシリコン膜
    との表面に熱酸化膜を成長させ、 この熱酸化膜と前記第一ポリシリコン膜との表面に第二
    ポリシリコン膜を形成し、 この第二ポリシリコン膜を前記第二処理回路の位置から
    除去するとともに前記第一第三処理回路の位置でパター
    ニングして前記第一第三トランジスタのゲート電極を形
    成し、 前記第一第三処理回路の位置にレジストマスクを形成
    し、 このレジストマスクから露出している前記第二処理回路
    の位置の前記第一ポリシリコン膜をパターニングして前
    記第二トランジスタのゲート電極を形成するようにした
    回路製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849508B2 (en) * 2001-06-07 2005-02-01 Amberwave Systems Corporation Method of forming multiple gate insulators on a strained semiconductor heterostructure
JP4286041B2 (ja) 2002-07-15 2009-06-24 株式会社ルネサステクノロジ 半導体装置
US6849485B1 (en) * 2002-07-26 2005-02-01 Taiwan Semiconductor Manufacturing Company, Limited Process sequence and mask layout to reduce junction leakage for a dual gate MOSFET device
JP4938211B2 (ja) * 2002-09-11 2012-05-23 三星電子株式会社 Ｍｏｓトランジスタの製造方法
JP3724472B2 (ja) * 2002-10-16 2005-12-07 ソニー株式会社 電子機器と電力供給方法
KR100917058B1 (ko) 2002-12-28 2009-09-10 매그나칩 반도체 유한회사 반도체 소자의 트리플 게이트 산화막 형성 방법
US7508048B2 (en) * 2003-01-16 2009-03-24 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby
JP2004228358A (ja) * 2003-01-23 2004-08-12 Fujitsu Ltd 半導体装置の製造方法
KR100531952B1 (ko) * 2003-01-30 2005-11-30 동부아남반도체 주식회사 얕은 트랜치 절연 프로파일의 모니터링 패턴 형성방법
KR100496888B1 (ko) * 2003-03-06 2005-06-23 삼성전자주식회사 삼중 게이트 절연막을 갖는 반도체 소자 및 그 제조방법
JPWO2004090983A1 (ja) * 2003-04-04 2006-07-06 富士通株式会社 半導体装置とその製造方法
JP4325261B2 (ja) * 2003-04-17 2009-09-02 ソニー株式会社 電子機器および半導体集積回路の制御方法
TW200501317A (en) * 2003-06-17 2005-01-01 Promos Technologies Inc Method of forming a contact hole and method of forming a semiconductor device
KR100553706B1 (ko) * 2004-02-17 2006-02-24 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법
US7141480B2 (en) * 2004-03-26 2006-11-28 Texas Instruments Incorporated Tri-gate low power device and method for manufacturing the same
JP4549711B2 (ja) 2004-03-29 2010-09-22 ルネサスエレクトロニクス株式会社 半導体回路装置
JP4241650B2 (ja) 2004-06-09 2009-03-18 ヤマハ株式会社 ゲート酸化膜形成法
US7361961B2 (en) * 2005-04-25 2008-04-22 Altera Corporation Method and apparatus with varying gate oxide thickness
JP2007273769A (ja) * 2006-03-31 2007-10-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7916571B2 (en) * 2008-05-21 2011-03-29 Qualcomm Incorporated Apparatus for implementing multiple integrated circuits using different gate oxide thicknesses on a single integrated circuit die
KR101717548B1 (ko) 2010-04-09 2017-03-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP6513450B2 (ja) * 2015-03-26 2019-05-15 三重富士通セミコンダクター株式会社 半導体装置
CN107305868A (zh) * 2016-04-22 2017-10-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN108400151B (zh) * 2018-03-19 2019-12-31 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63105522A (ja) 1986-10-22 1988-05-10 Nec Corp 高電圧デイジタル信号出力回路
JP2635577B2 (ja) 1987-03-25 1997-07-30 株式会社東芝 半導体装置
JPH0371665A (ja) 1989-08-10 1991-03-27 Fujitsu Ltd 半導体装置の製造方法
JPH10163337A (ja) 1996-11-28 1998-06-19 Nec Corp 半導体装置の製造方法
JP3732914B2 (ja) * 1997-02-28 2006-01-11 株式会社ルネサステクノロジ 半導体装置
JPH10335656A (ja) * 1997-06-03 1998-12-18 Toshiba Corp 半導体装置の製造方法
US6100751A (en) * 1997-06-20 2000-08-08 Intel Corporation Forward body biased field effect transistor providing decoupling capacitance
KR100269643B1 (ko) * 1997-11-27 2000-10-16 김영환 전력소비 억제회로
JPH11162973A (ja) 1997-11-28 1999-06-18 Nec Corp 半導体装置の製造方法
JP4223092B2 (ja) * 1998-05-19 2009-02-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6225852B1 (en) * 1999-10-01 2001-05-01 Advanced Micro Devices, Inc. Use of biased high threshold voltage transistor to eliminate standby current in low voltage integrated circuits

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