JP2004228358A - 半導体装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 74
- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 claims abstract description 139
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 238000002955 isolation Methods 0.000 claims abstract description 63
- 230000006870 function Effects 0.000 claims abstract description 13
- 150000004767 nitrides Chemical class 0.000 claims description 55
- 238000000059 patterning Methods 0.000 claims description 19
- 230000001590 oxidative effect Effects 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 239000010408 film Substances 0.000 abstract description 400
- 238000007254 oxidation reaction Methods 0.000 abstract description 49
- 230000003647 oxidation Effects 0.000 abstract description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 27
- 229910052710 silicon Inorganic materials 0.000 abstract description 27
- 239000010703 silicon Substances 0.000 abstract description 27
- 239000010409 thin film Substances 0.000 abstract description 12
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000002708 enhancing effect Effects 0.000 abstract 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 26
- 238000005229 chemical vapour deposition Methods 0.000 description 24
- 239000010410 layer Substances 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 22
- 239000011229 interlayer Substances 0.000 description 18
- 230000001681 protective effect Effects 0.000 description 12
- 238000000151 deposition Methods 0.000 description 10
- 230000008021 deposition Effects 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 9
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 238000000137 annealing Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 239000012299 nitrogen atmosphere Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000004381 surface treatment Methods 0.000 description 6
- 239000012298 atmosphere Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000010485 coping Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Abstract
【解決手段】本発明は、不揮発性メモリ素子とロジック素子とが混載される半導体装置の製造方法に関する。本製造方法では、素子分離膜207を形成するときに使用される基板保護膜202,203がシリコン基板201に形成される。つぎに、ロジック領域の該基板保護膜を残して、フラッシュセル領域にトンネル絶縁膜209が形成される。つぎに、ロジック領域のうち、薄膜ゲート部の基板保護膜が残された状態で、厚膜ゲート部に中間的な酸化膜214が形成される。さらに、薄膜ゲート部の基板保護膜が除去されて、ゲート絶縁膜216が形成される。特に、厚膜ゲート部に形成されるゲート絶縁膜217は、2度の酸化工程を経て形成され、2度目の酸化工程は、薄膜ゲート領域に形成されるゲート絶縁膜216の酸化工程と同時に行われる。
【選択図】 図15
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、素子分離絶縁膜の素子分離機能を向上しつつ、異なる膜厚のゲート絶縁膜を効率的に形成することができる半導体装置の製造方法に関する。
【0002】
【従来の技術】
集積化技術の発展により、半導体メモリ素子と半導体ロジック素子とを混載する技術が注目されている。半導体メモリ素子のうち、特に、フラッシュメモリ、EPROM(Erasable Programmable Read Only Memory)又はEEPROM(Electrically Erasable Programmable Read−Only Memory)のような不揮発性メモリ素子は、たとえば、読み出しモードで動作する低電圧MOSトランジスタと、書込み消去モードで動作する高電圧MOSトランジスタとを必要とする。
【0003】
これら低電圧及び高電圧MOSトランジスタに対応して、異なる膜厚を有するゲート絶縁膜を形成することが要求される。これまで、不揮発性メモリと、異なる膜厚のゲート絶縁膜を有する高電圧及び低電圧MOSトランジスタとの製造方法が提案されている(たとえば、特許文献1)。
【0004】
一方、特にSTI(Shallow Trench Isolation)方式は、高集積化に対応するための素子分離技術として注目されている。
図1〜図4は、素子分離技術としてSTI方式が採用される、従来の異なるゲート絶縁膜の形成プロセスを説明する図である。ここでは、厚い膜厚のゲート絶縁膜が形成される素子領域(厚膜ゲート領域)と、該ゲート絶縁膜に比べて薄い膜厚を有するゲート絶縁膜が形成される素子領域(薄膜ゲート領域)とが示されている。
【0005】
図1(A)では、まず、シリコン基板501には、酸化膜502、窒化膜503が形成される。次いで、STI型のトレンチ溝505を形成するためにパターニングが行われ、レジストマスク504が形成される。図1(B)では、該レジストマスク504を用いて、窒化膜503及び酸化膜502がエッチングされ、更にシリコン基板501がエッチングされることで、STI型のトレンチ溝505が形成される。図1(C)では、まず、該トレンチ溝505に熱酸化膜が形成され、次いで、埋め込み酸化膜506が形成される。
【0006】
つぎに、図2(A)では、該埋め込み酸化膜506に対して、CMP(Chemical and Mechanical Polishing)を用いたエッチバックによる平坦化処理が行われる。図2(B)では、窒化膜502と酸化膜503が除去され、素子分離膜507が形成される。図2(C)では、酸化処理により、厚膜ゲート領域と薄膜ゲート領域に酸化膜508が形成される。
【0007】
つぎに、図3(A)では、厚膜ゲート領域を覆うようにレジストマスク509が形成され、薄膜ゲート領域に形成されている酸化膜508が除去される。このとき、ディボット510が形成される。図3(B)では、該レジストマスク509が除去され、酸化処理が行われる。これにより、薄膜ゲート領域には薄いゲート酸化膜511が形成され、厚膜ゲート領域に既に形成されていた酸化膜508は追加的に酸化されて、厚いゲート酸化膜512が形成される。図3(C)では、厚膜ゲート領域及び薄膜ゲート領域に対して、ゲート電極513が形成される。
【0008】
なお、ここでは、トランジスタのオフセットを形成するため、選択的にPチャネルトランジスタ(図示せず)についてBF2+又はB+がイオン注入され、Nチャネルトランジスタ(図示せず)についてP+がイオン注入される場合がある。また、CVD(Chemical Vapor Deposition)法により、膜厚100nmを有する酸化膜が成長され、サイドウォールスペーサが形成される場合がある。
【0009】
さらに、ソース−ドレイン領域を形成するため、Pチャネル領域(図示せず)についてBF2+又はB+、Nチャネル領域(図示せず)についてP+又はAS+がイオン注入される場合がある。この注入された不純物を活性化するため、1000℃の窒素雰囲気で10秒のアニールが行われる場合がある。ゲート電極、並びにソース拡散領域及びドレイン拡散領域をシリサイド化するため、シリコン基板501の表面はフッ化溶液により表面処理がなされ、コバルト、サリサイドが形成される場合がある。
【0010】
図4では、ゲート電極513を覆うようにバルク層間膜514が形成される。このバルク層間膜514には、第1配線層515が形成され、該第1配線層515を覆うように配線層間膜516が形成される。該配線層間膜516には第2配線層517が形成され、該第2配線層517を覆うようにカバー層518が形成される。
【0011】
【特許文献1】
特開2001−203285号公報
【0012】
【特許文献2】
特開2002−349164号公報
【0013】
【発明が解決しようとする課題】
異なる膜厚のゲート絶縁膜を形成しようとする場合、素子分離膜507にはディボット510が形成される(図3(A)参照)。このディボット510は、STI方式に従う素子分離膜507が形成される場合のみでなく、LOCOS方式に従う素子分離膜が形成される場合にも同様に重要な問題とされる。
【0014】
このディボット510が生じる原因は、図3(A)に示されるように、薄いゲート絶縁膜511が形成される前に、薄膜ゲート領域に既に形成されている酸化膜508を除去する工程を追加しなければならないことによる。
【0015】
この除去工程は、フッ酸溶液を使用したウェットエッチングである。このウェットエッチングにより、薄膜ゲート領域の酸化膜508と共に素子分離膜507も部分的にエッチングされてしまい、各素子領域の境界部分を形成している素子分離膜507が後退される。また、複数の異なるゲート絶縁膜が形成されるとき、フッ酸溶液を使用したエッチングが複数回にわたり行われることにより、素子分離膜がさらに後退される。
【0016】
この素子分離膜507の後退量、すなわちディボット521の大きさは、ゲート酸化膜の信頼性、及びトランジスタのハンプ特性等に直接影響を与えるものであり、さらには、メモリ素子とロジック素子との混載デバイス全体の信頼性にも影響を与える。
【0017】
したがって、素子分離絶縁膜による素子分離機能が低下されることなく、異なる膜厚のゲート酸化膜がそれぞれ形成されることが望まれる。
本発明の目的は、素子分離絶縁膜による素子分離機能を向上しつつ、異なる膜厚のゲート絶縁膜を効率的に形成することができる半導体装置の製造方法を提供することにある。
【0018】
本発明の別の目的は、素子分離絶縁膜による素子分離機能を向上しつつ、異なる膜厚のゲート絶縁膜を効率的に形成することができる半導体装置の一般化された製造方法を提供することにある。
【0019】
【課題を解決するための手段】
本発明は、特に、不揮発性メモリ素子とロジック素子との混載技術に注目してなされたものである。本発明に係る混載技術では、異なる膜厚のゲート絶縁膜を形成するとき、特に、上記ディボットの発生原因であった酸化膜を除去する工程が回避される。本発明に係る製造方法は、レジストマスクの形成、酸化処理及び該レジストマスクの除去といった既存のプロセス技術の組合せにより実現され、ゲート絶縁膜間の膜厚差は、上記組合せが繰り返される回数により容易に実現される。
【0020】
なお、本製造方法は、不揮発性メモリ素子とロジック素子との混載技術への適用のみに限定されることなく、素子分離絶縁膜により画定される一般的な素子領域に異なる膜厚のゲート絶縁膜が形成される製造方法へと拡張される。
さらに、本製造方法は、素子領域の数、すなわちゲート膜厚の種類に関して、上記拡張される製造方法がさらに一般化された形式として開示される。
【0021】
本製造方法では、複数の異なるゲート酸化膜が形成されるとき、各ゲート酸化膜は、1度のみの酸化前処理を経て形成される。具体的には、各ゲート酸化膜が形成される素子領域の基板保護膜をエッチングするのみでよい。したがって、各素子領域において発生されるディボットの深さは、1回分の酸化前処理に対応する深さに抑えることができる。
【0022】
本製造方法は、素子分離絶縁膜の本来の素子分離機能をできるだけ維持することに注目して実現されたものであり、半導体回路全体の信頼性を確保することができる。さらに、異なる膜厚のゲート絶縁膜が効率的に形成されることにより、異なる電圧の電源又は入力/出力系、更には該電源と入力/出力系の組合せ等の使用環境にも柔軟に対応することができる。
【0023】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面と対応して詳細に説明する。
図5〜図10は、本発明の第1の実施の形態による半導体装置の製造方法を説明するプロセスフローである。ここでは、不揮発性メモリとしてのフラッシュメモリセルが形成される領域(フラッシュセル領域)と、ロジック素子が形成される領域(ロジック領域)とが示されている。また、素子分離技術としてSTI方式が採用される。
【0024】
図5(A)では、まず、シリコン基板101上に酸化膜102が形成され、次いで、酸化膜102上に窒化膜103が形成される。この酸化膜102と窒化膜103とは、素子分離膜を形成するときに使用される基板保護膜をなしている。
【0025】
本実施の形態では、酸化膜102は、成膜温度900℃により膜厚10nmに成長される。窒化膜103は、CVD法により膜厚150nmに成長される。つぎに、STI型のトレンチ溝105を形成するためにパターニングが行われ、レジストマスク104が形成される。
【0026】
図5(B)では、該レジストマスク104を用いて、窒化膜103、酸化膜102がエッチングされ、さらにシリコン基板101が、約350nmの深さにエッチングされる。これにより、STI型のトレンチ溝105が形成される。このとき、該窒化膜103及び酸化膜102がエッチングされた後、該レジストマスク104が除去され、窒化膜103をマスクにしてシリコン基板101がエッチングされてもよい。
【0027】
図5(C)では、まず、トレンチ溝105の表面処理を行うため、該トレンチ溝105に熱酸化膜(図示せず)が形成される。本実施の形態では、該熱酸化膜は、成膜温度850℃の酸化処理により、膜厚10nmに成長される。次いで、トレンチの埋め込み酸化膜106が形成される。本実施の形態では、埋め込み酸化膜106は、CVD法により膜厚700nmに成長される。
【0028】
図6(A)では、該埋め込み酸化膜106に対して、CMP法を用いたエッチバックによる平坦化処理が行われる。図6(B)では、まず、フラッシュセル領域以外の領域を覆うように、レジストマスク108が形成される。
【0029】
次いで、CHF3/O2/Arの混合ガスによるドライエッチングを行うことにより、フラッシュセル領域の窒化膜103が除去される。その後、該レジストマスク108は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、酸化膜102が除去される。
【0030】
図6(C)では、フラッシュセル領域に対して酸化処理を行うことにより、トンネル酸化膜109が形成される。このとき、ロジック領域は、窒化膜103が残されているために酸化されない。
【0031】
図7(A)では、素子分離膜107、トンネル酸化膜109及び窒化膜103を覆うように、リンPがドープされたアモルファスシリコン膜110が形成される。本実施の形態では、アモルファスシリコン膜110は、膜厚100nmに成長される。
【0032】
図7(B)では、まず、パターニングにより、フラッシュメモリのフローティングゲート111の平面形状のレジストマスク(図示せず)が形成され、次いで、アモルファスシリコン膜110に対してエッチングを行うことにより、フローティングゲート111が形成される。
【0033】
つぎに、該フローティングゲート111を覆うように、ONO膜112が形成される。本実施の形態では、ONO膜112は、CVD法により成膜温度750℃で膜厚7nmに成長される酸化膜、CVD法により成膜温度725℃で膜厚9nmに成長される窒化膜、及び熱酸化法により温度950℃のO2/H2雰囲気で膜厚6nmに酸化される酸化膜(いずれも図示せず)の順に積層されて形成される。
【0034】
図7(C)では、まず、フラッシュセル領域を覆うようにレジストマスク113が形成される。次いで、エッチングにより、ロジック領域に含まれるフローティングゲート111、ONO膜112が選択的に除去される。
【0035】
図8(A)では、まず、レジストマスク113を用いて、ロジック領域に含まれている窒化膜103と酸化膜102が選択的に除去される。具体的には、CHF3/O2/Arの混合ガスによるドライエッチングを行うことにより、該窒化膜103が除去される。その後、レジストマスク113は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、ロジック領域に含まれる酸化膜102が除去される。
【0036】
図8(B)では、ロジック領域に露出されているシリコン基板101に対して酸化処理が行われ、酸化膜114が形成される。
図8(C)では、レジストマスク115を用いて、ロジック領域のうち、薄いゲート酸化膜を形成すべき領域(薄膜ゲート領域)に含まれる酸化膜114が選択的に除去される。
【0037】
図9(A)では、レジストマスク115が除去され、ロジック領域全体に対して酸化処理が行われる。この酸化処理により、薄膜ゲート領域には、薄いゲート酸化膜116が形成される。また、該薄いゲート酸化膜116に比べて厚いゲート酸化膜を形成すべき領域(厚膜ゲート領域)には、既に形成されている酸化膜114に対する追加的な酸化により、厚いゲート酸化膜117が形成される。このとき、フラッシュセル領域は、ONO膜112により覆われているために酸化されない。
【0038】
図9(B)では、ゲート電極119を形成するために、ポリシリコン膜118が形成される。本実施の形態では、ポリシリコン膜118は、CVD法により、膜厚180nmに成長される。
また、ゲート電極119を低抵抗化するために、たとえば、Pチャネル領域(図示せず)以外の領域に、注入エネルギー20keV、濃度4.0E 15cm−2でリンP+がイオン注入され、活性化のため、温度1000℃の窒素雰囲気で10秒間のアニールが行われる場合がある。さらに、反射防止膜としての窒化膜がCVD法により膜厚29nmに成長される場合がある。
【0039】
図9(C)では、パターニングが行われ、ゲート電極119が形成される。
ここで、トランジスタのオフセットを形成するため、選択的に、PチャネルトランジスタについてBF2+又はB+が注入され、NチャネルトランジスタについてP+が注入される場合がある。つぎに、CVD法により酸化膜が膜厚100nmに形成され、サイドウォールスペーサ(図示せず)が形成される場合がある。この場合、CVD法により窒化膜が形成されてもよい。
【0040】
また、ソース拡散領域及びドレイン拡散領域(図示せず)を形成するために、Pチャネル領域についてB+又はBF2 +が注入され、Nチャネル領域についてP+又はAS+が注入される場合がある。つぎに、これら注入された不純物を活性化するため、温度1000℃の窒素雰囲気で10秒のアニールが行われる場合がある。
【0041】
ゲート電極、並びにソース拡散領域及びドレイン拡散領域をシリサイド化するため、シリコン基板101の表面は、フッ酸溶液により表面処理され、コバルトサリサイドが形成される場合がある。また、他の方法として、このとき、ゲート電極、並びにソース拡散領域及びドレイン拡散領域を低抵抗化するため、タングステンシリコンWSi、ソース拡散領域及びドレイン拡散領域にシリサイドが使用される場合がある。
【0042】
図10では、ゲート電極119を覆うようにバルク層間膜120が形成される。このバルク層間膜120上には、第1配線層121が形成され、該第1配線層121を覆うように配線層間膜122が形成される。該配線層間膜122上には第2配線層123が形成され、該第2配線層123を覆うようにカバー層124が形成される。
【0043】
本実施の形態による半導体装置の製造方法では、素子分離膜207を形成するために作製された基板保護膜202,203は、異なる膜厚を有するゲート酸化膜216,217を形成するために流用される。他の形態として、たとえば、この流用すべき基板保護膜(たとえば、図6(B)参照)の全部又は一部を除いた後に、マスキング等により酸化する工程(たとえば、図6(C)に対応)が含まれていてもよい。
【0044】
以上から、本実施の形態による製造方法は、シリコン基板101の表面に画定される第1の領域と第2の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法である。はじめに、ロジック素子が形成される第1の領域と不揮発性メモリ素子が形成される第2の領域とに跨がりパターニング形成された基板保護膜102,103を用いて素子分離膜107がシリコン基板107に形成される。
【0045】
つぎに、第1の領域をレジストマスク108で覆いつつ、第2の領域にトンネル酸化膜109が形成される。つぎに、第1の領域からレジストマスク108を除いて、トンネル酸化膜109よりも厚いゲート酸化膜117が第1の領域に形成される。
【0046】
図11〜図16は、本発明の第2の実施の形態による半導体装置の製造方法を説明するプロセスフローである。ここでは、第1の実施の形態と同様にフラッシュセル領域とロジック領域とが示されており、さらに、ロジック領域には、厚いゲート酸化膜が形成される領域(厚膜ゲート部)と、該厚いゲート酸化膜に比べて薄いゲート酸化膜が形成される領域(薄膜ゲート部)が示されている。また、素子分離技術としてSTI方式が採用される。
【0047】
図11(A)では、まず、シリコン基板201上に酸化膜202が形成され、次いで、酸化膜202上に窒化膜203が形成される。この酸化膜202と窒化膜203とは、素子分離膜を形成するときに使用される基板保護膜をなしている。
【0048】
本実施の形態では、酸化膜202は、成膜温度900℃により膜厚10nmに成長される。窒化膜203は、CVD法により膜厚150nmに成長される。つぎに、STI型のトレンチ溝205を形成するためにパターニングが行われ、レジストマスク204が形成される。
【0049】
図11(B)では、該レジストマスク204を用いて、窒化膜203、酸化膜202がエッチングされ、更にシリコン基板201が約350nmの深さにエッチングされる。これにより、STI型のトレンチ溝205が形成される。このとき、該窒化膜203及び酸化膜202がエッチングされた後、該レジストマスク204が除去され、窒化膜203をマスクにしてシリコン基板201がエッチングされてもよい。
【0050】
図11(C)では、まず、トレンチ溝205の表面処理を行うため、該トレンチ溝205に熱酸化膜(図示せず)が形成される。本実施の形態では、この熱酸化膜は、成膜温度850℃の酸化処理により、膜厚10nmに成長される。次いで、トレンチの埋め込み酸化膜206が形成される。本実施の形態では、埋め込み酸化膜206は、CVD法により膜厚700nmに成長される。
【0051】
図12(A)では、該埋め込み酸化膜206に対して、CMP法を用いたエッチバックによる平坦化処理が行われる。
図12(B)では、まず、フラッシュセル領域以外の領域を覆うように、レジストマスク208が形成される。
【0052】
次いで、CHF3/O2/Arの混合ガスによるドライエッチングを行うことにより、フラッシュセル領域の窒化膜203が除去される。その後、該レジストマスク208は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、フラッシュセル領域の酸化膜202が除去される。
【0053】
図12(C)では、フラッシュセル領域に対して酸化処理を行うことにより、トンネル酸化膜209が形成される。このとき、ロジック領域には窒化膜203が残されているために酸化されない。
【0054】
図13(A)では、素子分離膜207、トンネル酸化膜209及び窒化膜203を覆うように、リンPがドープされたアモルファスシリコン膜210が形成される。本実施の形態では、アモルファスシリコン膜210は、膜厚100nmに成長される。
【0055】
図13(B)では、まず、パターニングにより、フラッシュメモリのフローティングゲート211の平面形状のレジストマスク(図示せず)が形成され、次いで、アモルファスシリコン膜210に対してエッチングを行うことにより、フローティングゲート211が形成される。
【0056】
つぎに、フローティングゲート211を覆うように、ONO膜212が形成される。本実施の形態では、ONO膜212は、CVD法により成膜温度750℃で膜厚7nmに成長される酸化膜、CVD法により成膜温度725℃で膜厚9nmに成長される窒化膜、及び熱酸化法により温度950℃のO2/H2雰囲気で膜厚6nmに酸化される酸化膜(いずれも図示せず)の順に積層されて形成される。
【0057】
図13(C)では、まず、フラッシュセル領域を覆うようにレジストマスク213が形成される。次いで、エッチングにより、ロジック領域に含まれるフローティングゲート211、ONO膜212が選択的に除去される。
【0058】
図14(A)では、まず、レジストマスク213’を用いて、ロジック領域の厚膜ゲート部に含まれる窒化膜203と酸化膜202が選択的に除去される。具体的には、CHF3/O2/Arの混合ガスによるドライエッチングを行うことにより、厚膜ゲート部に含まれる窒化膜203が除去される。その後、レジストマスク213’は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、厚膜ゲート部に含まれる酸化膜202が除去される。
【0059】
図14(B)では、ロジック領域の厚膜ゲート部に露出されているシリコン基板201に対して酸化処理が行われ、酸化膜214が形成される。このとき、フラッシュセル領域にはONO膜212が残されており、ロジック領域の薄膜ゲート部には窒化膜203が残されているため、これらの領域は酸化されない。
【0060】
図14(C)では、レジストマスク215を用いて、ロジック領域のうち、薄膜ゲート領域に含まれる窒化膜203及び酸化膜202が選択的に除去される。具体的には、CHF3/O2/Arの混合ガスによるドライエッチングを行うことにより、薄膜ゲート部に含まれる窒化膜203が除去される。その後、レジストマスク215は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、薄膜ゲート部に含まれる酸化膜202が除去される。
【0061】
図15(A)では、酸化処理により、ロジック領域の薄膜ゲート部には薄いゲート酸化膜216が形成され、同時に、厚膜ゲート部には、既に形成されている酸化膜214に対する追加的な酸化により、厚いゲート酸化膜217が形成される。このとき、フラッシュセル領域は、ONO膜212で覆われているために酸化されない。
【0062】
図15(B)では、ゲート電極219を形成するために、ポリシリコン膜218が形成される。本実施の形態では、ポリシリコン膜218は、CVD法により、膜厚180nmに成長される。
【0063】
また、ゲート電極219を低抵抗化するために、たとえば、Pチャネル領域(図示せず)以外の領域に、注入エネルギー20keV、濃度4.0E 15cm−2でリンP+が注入され、活性化のため、温度1000℃の窒素雰囲気で10秒間のアニールが行われる場合がある。次いで、反射防止膜としての窒化膜がCVD法により膜厚29nmに成長される場合がある。
【0064】
図15(C)では、パターニングが行われ、ゲート電極219が形成される。ここで、トランジスタのオフセットを形成するため、選択的に、PチャネルトランジスタについてBF2+又はB+が注入され、NチャネルトランジスタについてP+が注入される場合がある。つぎに、CVD法により酸化膜が膜厚100nmに成長されて、サイドウォールスペーサ(図示せず)が形成される場合がある。この場合、CVD法により窒化膜が形成されてもよい。
【0065】
つぎに、ソース拡散領域及びドレイン拡散領域(図示せず)を形成するために、Pチャネル領域についてB+又はBF2 +が注入され、Nチャネル領域についてP+又はAS+が注入される場合がある。次いで、これら注入された不純物を活性化するため、温度1000℃の窒素雰囲気で10秒のアニールが行われる場合がある。
【0066】
ゲート電極、並びにソース拡散領域及びドレイン拡散領域をシリサイド化するため、シリコン基板201の表面は、フッ酸溶液により表面処理され、コバルトサリサイドが形成される場合がある。また、他の方法として、このとき、ゲート電極、並びにソース拡散領域及びドレイン拡散領域を低抵抗化するため、タングステンシリコンWSi、ソース拡散領域及びドレイン拡散領域にシリサイドを使用してもよい。
【0067】
図16では、ゲート電極219を覆うようにバルク層間膜220が形成される。このバルク層間膜220上には、第1配線層221が形成され、該第1配線層221を覆うように配線層間膜222が形成される。該配線層間膜222上には第2配線層223が形成され、該第2配線層223を覆うようにカバー層224が形成される。
【0068】
本実施の形態による半導体装置の製造方法では、素子分離膜207を形成するために作製された基板保護膜202,203は、異なる膜厚を有するゲート酸化膜216,217を形成するために流用される。他の形態として、たとえば、この流用すべき基板保護膜(たとえば、図14(A)参照)の全部又は一部を除いた後に、マスキング等により酸化する工程(たとえば、図14(B)に対応)が含まれていてもよい。
【0069】
以上から、本実施の形態による製造方法は、シリコン基板201の表面に画定される第1の領域と第2の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法である。はじめに、ロジック素子が形成される第1の領域と不揮発性メモリ素子が形成される第2の領域とに跨がりパターニング形成された基板保護膜202,203を用いて素子分離膜207が形成される。
【0070】
つぎに、第1の領域をレジストマスク208で覆いつつ、第2の領域にトンネル酸化膜209が形成される。さらに、レジストマスク208を除き、第1の領域の一部をレジストマスク213’で覆いつつ、第1の領域の一部以外の領域に酸化膜214が形成される。次いで、レジストマスク213’を除き、第1の領域の一部の領域に薄いゲート酸化膜216が形成される。製造工程の合理化を考慮して、このゲート酸化膜216を形成する工程は、酸化膜214をさらに酸化して厚いゲート酸化膜217を形成する工程と同時に行われることが好ましい。
【0071】
図17〜図20は、本発明の第3の実施の形態による半導体装置の製造方法を説明するプロセスフローである。本実施の形態は、第1及び第2の実施の形態とは異なり、薄いゲート酸化膜が形成される一般的な素子領域(薄膜ゲート部)と、厚いゲート酸化膜が形成される素子領域(厚膜ゲート部)が示されている。また、素子分離技術としてSTI方式が採用される。
【0072】
図17(A)では、まず、シリコン基板301上に酸化膜302が形成され、次いで、酸化膜302上に窒化膜303が形成される。本実施の形態では、酸化膜302は、成膜温度900℃により膜厚10nmに成長される。窒化膜303は、CVD法により膜厚150nmに成長される。
【0073】
この酸化膜302と窒化膜303とは、素子分離膜を形成するときに使用される基板保護膜をなしている。つぎに、STI型のトレンチ溝305を形成するために、パターニングが行われ、レジストマスク304が形成される。
【0074】
図17(B)では、該レジストマスク304を用いて、窒化膜303、酸化膜302がエッチングされ、更にシリコン基板301が約350nmの深さにエッチングされる。これにより、STI型のトレンチ溝305が形成される。このとき、該窒化膜303及び酸化膜302がエッチングされた後、該レジストマスク404が除去され、窒化膜303をマスクにしてシリコン基板301がエッチングされてもよい。
【0075】
図17(C)では、まず、トレンチ溝305の表面処理を行うため、該トレンチ溝305に熱酸化膜(図示せず)が形成される。本実施の形態では、この熱酸化膜は、成膜温度850℃の酸化処理により、膜厚10nmに成長される。次いで、トレンチ溝305の埋め込み酸化膜306が形成される。本実施の形態では、埋め込み酸化膜306は、CVD法により膜厚700nmに成長される。
【0076】
図18(A)では、該埋め込み酸化膜306に対して、CMP法を用いたエッチバックによる平坦化処理が行われる。
図18(B)では、まず、厚膜ゲート領域以外の領域を覆うように、レジストマスク308が形成される。
【0077】
次いで、CHF3/O2/Arの混合ガスによるドライエッチングを行うことにより、厚膜ゲート領域の窒化膜303が除去される。その後、該レジストマスク308は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、酸化膜302が除去される。この時、薄膜ゲート領域の酸化膜302は、窒化膜303で覆われているため除去されない。
【0078】
図18(C)では、厚膜ゲート領域に酸化処理を行うことにより、酸化膜309が形成される。本実施の形態では、酸化膜309は、温度800℃の酸素雰囲気で膜厚6.5nmに成長される。このとき、薄膜ゲート領域は、窒化膜303で覆われているために酸化されない。
【0079】
図19(A)では、厚膜ゲート領域を覆うようにレジストマスク310が形成される。
図19(B)では、薄膜ゲート領域に含まれる窒化膜303と酸化膜302が選択的に除去される。具体的には、CHF3/O2/Arの混合ガスでドライエッチングが行われ、薄膜ゲート領域の窒化膜303が除去される。次いで、フッ酸溶液を用いたウェットエッチングにより、薄膜ゲート領域の酸化膜302が除去され、レジストマスク310が除去される。
【0080】
図19(C)では、ゲート電極315を形成するため、750℃の酸化雰囲気で薄膜ゲート領域にゲート酸化膜312が形成される。これと同時に、厚膜ゲート領域に既に形成されている酸化膜309が追加的に酸化され、ゲート絶縁膜311が形成される。本実施の形態では、ゲート絶縁膜312は、温度750℃の酸素雰囲気で膜厚3nmに成長され、厚いゲート絶縁膜311は、膜厚8nmに成長される。
【0081】
図20(A)では、ゲート電極を形成するために、CVD法により、ポリシリコン膜(図示せず)が膜厚180nmに形成される。
また、ゲート電極315を低抵抗化するために、たとえば、Pチャネル領域(図示せず)以外の領域に、注入エネルギー20keV、濃度4.0E 15cm−2でリンP+が注入され、活性化のため、温度1000℃の窒素雰囲気で10秒間のアニールが行われる場合がある。次いで、反射防止膜としての窒化膜(図示せず)がCVD法により膜厚29nmに成長される場合がある。
【0082】
つぎに、レジストマスク(図示せず)を用いてパターニングが行われ、ゲート電極315が形成される。
ここで、トランジスタのオフセットを形成するため、選択的に、PチャネルトランジスタについてBF2+又はB+が注入され、NチャネルトランジスタについてP+が注入される場合がある。つぎに、CVD法により酸化膜が膜厚100nmに成長されて、サイドウォールスペーサ(図示せず)が形成される場合がある。この場合、CVD法により窒化膜が形成されてもよい。
【0083】
つぎに、ソース拡散領域及びドレイン拡散領域(図示せず)を形成するために、Pチャネル領域についてB+又はBF2 +が注入され、Nチャネル領域についてP+又はAS+が注入される場合がある。次いで、これら注入された不純物を活性化するため、温度1000℃の窒素雰囲気で10秒のアニールが行われる場合がある。
【0084】
ゲート電極、並びにソース拡散領域及びドレイン拡散領域をシリサイド化するため、シリコン基板301の表面は、フッ酸溶液により表面処理され、コバルトサリサイドが形成される場合がある。また、他の方法として、このとき、ゲート電極、並びにソース拡散領域及びドレイン拡散領域を低抵抗化するため、タングステンシリコンWSi、ソース拡散領域及びドレイン拡散領域にシリサイドが使用される場合がある。
【0085】
図20(B)では、ゲート電極315を覆うようにバルク層間膜316が形成される。このバルク層間膜316上には、第1配線層317が形成され、該第1配線層317を覆うように配線層間膜318が形成される。該配線層間膜318上には第2配線層319が形成され、該第2配線層319を覆うようにカバー層320が形成される。
【0086】
本実施の形態による半導体装置の製造方法では、素子分離膜307を形成するために作製された基板保護膜302,303を、異なる膜厚を有するゲート酸化膜311,312を形成するために流用することによる。他の形態として、たとえば、この流用すべき基板保護膜(たとえば、図18(B)参照)の全部又は一部を除いた後に、マスキング等により酸化する工程(たとえば、図18(C)に対応)が含まれていてもよい。
【0087】
以上から、本実施の形態による製造方法は、はじめに、第1の領域と第2の領域とに跨がりパターニング形成された基板保護膜302,303を用いて素子分離膜307がシリコン基板301に形成される。
【0088】
つぎに、第2の領域をレジストマスク308で覆いつつ、第1の領域に酸化膜309が形成される。さらに、レジストマスク308を除き、第2の領域に薄いゲート酸化膜312が形成される。製造工程の合理化を考慮して、このゲート酸化膜312を形成する工程は、酸化膜309をさらに酸化して厚いゲート酸化膜311を形成するする工程と同時に行われることが好ましい。
【0089】
図21〜図22は、本発明の第4の実施の形態による半導体装置の製造方法を説明するプロセスフローである。本実施の形態は、第3の実施の形態において示されたプロセス概念を一般化する形態として位置付けられ、複数の異なる膜厚のゲート酸化膜が形成される規則的なプロセスとして例示される。
【0090】
図21及び図22では、素子領域n,n−1,…,1が示されており、これらの素子領域には、膜厚に関して降順のゲート酸化膜を有するトランジスタが形成される。たとえば、素子領域nには、最も厚いゲート酸化膜を有するトランジスタが形成され、素子領域1には、最も薄いゲート酸化膜を有するトランジスタが形成される。
【0091】
図21は、第3の実施の形態で示された図18(A)の工程が終了された状態を前提としている。すなわち、シリコン基板401上には、窒化膜と酸化膜とからなる基板保護膜404が形成されており、さらに、素子領域n,n−1,…,1を画定するための素子分離膜407が形成されている。
【0092】
図21では、まず、素子領域n以外の素子領域n−1,…,1を覆うようにレジストマスク4nが形成される。次いで、素子領域nの基板保護膜404が除去される。第3の実施の形態と同様に、窒化膜は、ドライエッチングにより除去され、酸化膜は、フッ酸溶液によりウェットエッチングされる。
図21(B)では、素子領域nに対して酸化処理が行われ(1回目の酸化工程)、酸化膜405が形成される。
【0093】
図21(C)では、素子領域n−1以外の素子領域n,n−2,…,1を覆うようにレジストマスク4n−1が形成される。次いで、素子領域n−1の基板保護膜404が除去される。この基板保護膜404の除去は、図21(A)での除去工程と同じである。
【0094】
図21(D)では、まず、レジストマスク4n−1のうち、素子領域nを覆っているレジストマスク4n‐1が除去される。次いで、素子領域n,n−1に対して酸化処理が行われる。この酸化処理により、素子領域nでは、既に形成されている酸化膜405が追加的に酸化され(2回目の酸化工程)、酸化膜407が形成される。素子領域n−1には、酸化膜406が新たに形成される。
【0095】
図21(E)では、まず、素子領域n−2以外の素子領域n,n−1,…,1を覆うようにレジストマスク4n−2が形成される。次いで、素子領域n−2の基板保護膜404が除去される。この基板保護膜404の除去は、図21(A)での除去工程と同じである。
【0096】
図22(F)では、まず、レジストマスク4n−2のうち、素子領域n,n−1を覆っているレジストマスク4n−2が除去される。次いで、素子領域n,n−1,n−2に対して酸化処理が行われる。この酸化処理により、素子領域nでは、既に形成されている酸化膜407が追加的に酸化され(3回目の酸化工程)、酸化膜409が形成される。素子領域n−1では、既に形成されている酸化膜406が追加的に酸化され(2回目の酸化工程)、酸化膜410が形成される。さらに、素子領域n−2では、酸化膜408が新たに形成される。
【0097】
さらに、図22(G)の処理を説明する。はじめに、この処理の前提として、素子領域nには、n−2回分の酸化工程による酸化膜409’が形成されており、素子領域3(図示せず)には、1回目の酸化処理による酸化膜(図示せず)が既に形成されている。
【0098】
図22(G)では、まず、素子領域2以外の素子領域n,n−1,…,3,1を覆うようにレジストマスク42が形成される。次いで、素子領域2の基板保護膜404が除去される。この基板保護膜404の除去は、図21(A)での除去工程と同じである。
【0099】
図22(H)では、まず、レジストマスク42のうち、素子領域n,n−1,3を覆っているレジストマスク42が除去される。次いで、素子領域n,n−1,…,2に対して酸化処理が行われる。
【0100】
素子領域nでは、既に形成されている酸化膜409’が追加的に酸化され(n−1回目の酸化工程)、酸化膜411が形成される。また、素子領域n−1では、既に形成されている酸化膜410’が追加的に酸化され(n−2回目の酸化工程)、酸化膜412が形成される。
さらに、素子領域n−2に既に形成されている酸化膜408’も追加的に酸化され(n−3回目の酸化工程)、酸化膜413が形成される。また、素子領域2には、酸化膜410が新たに形成される。
【0101】
図22(I)では、まず、素子領域1以外の素子領域n,n−1,…,2を覆うようにレジストマスク41が形成される。次いで、素子領域1の基板保護膜404が除去される。この基板保護膜404の除去は、図21(A)での除去工程と同じである。
【0102】
最後に、図22(J)では、まず、レジストマスク41が除去される。次いで、素子領域n,n−1,n−2,…,1に対して酸化処理が行われる。この酸化処理により、素子領域nでは、既に形成されている酸化膜411が追加的に酸化され(n回目の酸化工程)、ゲート酸化膜415として形成される。このゲート酸化膜415は、n回分の酸化処理に対応する膜厚に成長される。
【0103】
同様に、素子領域n−1,n−2,…,2には、既に形成されている酸化膜412,413,…,410も追加的にそれぞれ酸化され、ゲート酸化膜416,417,…,418としてそれぞれ形成される。これらのゲート酸化膜416,417,418は、n−1回,n−2回,2回分の酸化処理にそれぞれ対応する膜厚に成長される。さらに、素子領域1には、ゲート酸化膜414が新たに形成される。このゲート酸化膜414は、1回分の酸化処理に対応する膜厚に成長される。
【0104】
本実施の形態による半導体装置の製造方法では、素子分離膜407を形成するために作製された基板保護膜404は、異なる膜厚を有するゲート酸化膜415,416等を形成するために流用される。他の形態として、たとえば、この流用すべき基板保護膜(たとえば、図21(A)参照)の全部又は一部を除いた後に、マスキング等により酸化する工程(たとえば、図21(B)に対応)が含まれていてもよい。
【0105】
以上から、本実施の形態による製造方法は、第1の領域から第nの領域(nは2以上の整数)とに跨がりパターニング形成された基板保護膜404を用いて素子分離膜407がシリコン基板410に形成される。
【0106】
つぎに、第nの領域以外の領域をレジストマスク4nで覆いつつ、第nの領域に酸化膜405が形成される。さらに、レジストマスク4nを除き、第n−1の領域以外の領域をレジストマスク4n−1で覆いつつ、第n−1の領域に酸化膜406が形成される。
【0107】
具体的には、レジストマスク4nが除かれた後、第n−1の領域に含まれる基板保護膜404が除かれ、次いで、第n−1の領域よりも下位の領域をレジストマスク4n−1で覆いつつ、第n−1の領域に酸化膜406が形成される。この下位の領域とは、各領域に形成されるゲート酸化膜の膜厚に関して下位の領域に対応する。
【0108】
ここで、製造工程の合理化を考慮して、たとえば、第n−1の領域に酸化膜406を形成する工程は、第nの領域に形成された酸化膜405をさらに酸化して酸化膜407を形成する工程と同時に行われることが好ましい。これにより、複数の素子領域のうち、膜厚に関して上位の(より厚い)ゲート酸化膜が形成される素子領域から降順に最初の酸化処理が行われ、第nの領域におけるn回目の酸化工程と第n−1の領域におけるn−1回目の酸化工程とが同時に行われる。したがって、各素子領域におけるゲート酸化膜の形成工程は、同時に終了される(図22(J)参照)。その結果、素子領域nに形成されるゲート絶縁膜415の膜厚は、素子領域n−1に形成されるゲート絶縁膜416の膜厚よりも1回分の酸化処理だけ実質的に厚く形成される。
【0109】
なお、本発明は、上述された実施の形態に限定されず、様々な変更等がなされてもよい。
たとえば、本発明は、異なる膜厚のゲート絶縁膜の形成に関するものである。したがって、ゲート電極の形成以降のプロセス(たとえば、図9(B)、図15(B)及び図20(A)以降のプロセス)に関しては様々な変更を行うことができる。
【0110】
また、上述した実施の形態では、素子分離技術としてSTI方式が採用されている。本発明はSTI方式に限定されず、たとえば、LOCOS方式のようなMOSトランジスタが形成される素子領域を画定可能な素子分離方式であって、シリコン基板上に成膜される酸化膜及び窒化膜等を使用して素子分離手段を提供する方式であれば採用することができる。
【0111】
本発明は、上述された実施の形態の内容を整理して、付記として開示される。
(付記1) 基板の表面に画定される第1の領域と第2の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法であって、
前記第1の領域と前記第2の領域とに跨がりパターニング形成された第1のマスクを用いて素子分離膜を前記基板に形成する工程と、
前記第1の領域を第2のマスクで覆いつつ、前記第2の領域に第1の絶縁膜を形成する工程と、
前記第1の領域から前記第2のマスクを除いて、前記第1の絶縁膜よりも厚い第2の絶縁膜を前記第1の領域に形成する工程と、
を備える半導体装置の製造方法。
(付記2) 基板の表面に画定される第1の領域と第2の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法であって、
前記第1の領域と前記第2の領域とに跨がりパターニング形成された第1のマスクを用いて素子分離膜を形成する工程と、
前記第1の領域を第2のマスクで覆いつつ、前記第2の領域に第1の絶縁膜を形成する工程と、
前記第2のマスクを除き、前記第1の領域の一部を第3のマスクで覆いつつ、前記第1の領域の一部以外の領域に第2の絶縁膜を形成する工程と、
前記第3のマスクを除き、前記第1の領域の一部の領域に第3の絶縁膜を形成する工程と、
を備える半導体装置の製造方法。
(付記3) 前記第3の絶縁膜を形成する工程は、前記第2の絶縁膜をさらに酸化する工程と同時に行われる、
付記2記載の半導体装置の製造方法。
(付記4) 第1の領域と第2の領域とに跨がりパターニング形成された第1のマスクを用いて素子分離膜を基板に形成する工程と、
前記第2の領域を第2のマスクで覆いつつ、前記第1の領域に第1の絶縁膜を形成する工程と、
前記第2のマスクを除き、前記第2の領域に第2の絶縁膜を形成する工程と、を備える半導体装置の製造方法。
(付記5) 前記第2の絶縁膜を形成する工程は、前記第1の絶縁膜をさらに酸化する工程と同時に行われる、
付記4記載の半導体装置の製造方法。
(付記6) 第1の領域から第nの領域(nは2以上の整数)とに跨がりパターニング形成された第1のマスクを用いて素子分離膜を基板に形成する工程と、
第nの領域以外の領域を第2のマスクで覆いつつ、前記第nの領域に絶縁膜を形成する工程と、
前記第2のマスクを除き、第n−1の領域以外の領域を第3のマスクで覆いつつ、前記第n−1の領域に絶縁膜を形成する工程と、
を備える半導体装置の製造方法。
(付記7) 前記第n−1の領域に絶縁膜を形成する前記工程は、前記第nの領域に形成された前記絶縁膜をさらに酸化する工程と同時に行われる、
付記6記載の半導体装置の製造方法。
(付記8) 前記素子分離膜は、STI(Shallow Trench Isolation)方式により形成される、
付記1乃至7のいずれか記載の半導体装置の製造方法。
(付記9) 前記素子分離膜は、LOCOS(Local Oxidation of Silicon)方式により形成される、
付記1乃至7のいずれか記載の半導体装置の製造方法。
(付記10) 前記第1のマスクを前記基板に形成するためのパターニング工程と、前記素子分離膜のためのトレンチ溝を形成するエッチング工程とは同時に行われる、
付記1乃至9のいずれか記載の半導体装置の製造方法。
(付記11) 前記第1のマスクは窒化膜を含む、
付記1乃至10のいずれか記載の半導体装置の製造方法。
(付記12) 前記窒化膜は、ドライエッチングにより除去される、
付記11記載の半導体装置の製造方法。
【0112】
【発明の効果】
本発明によれば、素子分離絶縁膜の素子分離機能を向上しつつ、異なる膜厚のゲート絶縁膜を効率的に形成することができる。
具体的には、素子分離絶縁膜に生じるディボットを最小限に抑えることができるため、トランジスタ特性の劣化を防止することできると共に、半導体回路の信頼性を確保することができる。
また、複数の異なる膜厚のゲート絶縁膜を一般化された形式に沿って形成することができるため、複数の異なる電圧の電源、入力/出力系、更には該電源と入力/出力系の組合せ等の使用環境にも柔軟に対応することができる。
【図面の簡単な説明】
【図1】素子分離技術としてSTI方式が採用される、従来の異なるゲート絶縁膜のプロセスフローを説明する図(その1)である。
【図2】素子分離技術としてSTI方式が採用される、従来の異なるゲート絶縁膜のプロセスフローを説明する図(その2)である。
【図3】素子分離技術としてSTI方式が採用される、従来の異なるゲート絶縁膜のプロセスフローを説明する図(その3)である。
【図4】素子分離技術としてSTI方式が採用される、従来の異なるゲート絶縁膜のプロセスフローを説明する図(その4)である。
【図5】本発明の第1の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その1)である。
【図6】本発明の第1の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その2)である。
【図7】本発明の第1の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その3)である。
【図8】本発明の第1の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その4)である。
【図9】本発明の第1の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その5)である。
【図10】本発明の第1の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その6)である。
【図11】本発明の第2の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その1)である。
【図12】本発明の第2の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その2)である。
【図13】本発明の第2の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その3)である。
【図14】本発明の第2の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その4)である。
【図15】本発明の第2の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その5)である。
【図16】本発明の第2の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その6)である。
【図17】本発明の第3の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その1)である。
【図18】本発明の第3の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その2)である。
【図19】本発明の第3の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その3)である。
【図20】本発明の第3の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その4)である。
【図21】本発明の第4の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その1)である。
【図22】本発明の第4の実施の形態による半導体装置の製造方法を説明するプロセスフロー(その2)である。
【符号の説明】
101,201,301,401,501:シリコン基板
102,202,302,502:酸化膜
103,203,303,503:窒化膜
104,204,304,504:レジストマスク
105,205,305,505:トレンチ溝
106,206,306,506:埋め込み酸化膜
107,207,307,407,507:素子分離膜
108,208,308:レジストマスク
109,209:トンネル酸化膜
110,210:アモルファスシリコン膜
111,211:フローティングゲート
112,212:ONO膜
113,213,213’:レジストマスク
114,214,309:酸化膜
115,215,310:レジストマスク
116,216,312:(薄い)ゲート酸化膜
117,217,311:(厚い)ゲート酸化膜
118,218:ポリシリコン膜
119,219,315:ゲート電極
120,220,316:バルク層間膜
121,221,317:第1配線層
122,222,318:配線層間膜
123,223,319:第2配線層
124,224,320:カバー層
Claims (10)
- 基板の表面に画定される第1の領域と第2の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法であって、
前記第1の領域と前記第2の領域とに跨がりパターニング形成された第1のマスクを用いて素子分離膜を前記基板に形成する工程と、
前記第1の領域を第2のマスクで覆いつつ、前記第2の領域に第1の絶縁膜を形成する工程と、
前記第1の領域から前記第2のマスクを除いて、前記第1の絶縁膜よりも厚い第2の絶縁膜を前記第1の領域に形成する工程と、
を備える半導体装置の製造方法。 - 基板の表面に画定される第1の領域と第2の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法であって、
前記第1の領域と前記第2の領域とに跨がりパターニング形成された第1のマスクを用いて素子分離膜を形成する工程と、
前記第1の領域を第2のマスクで覆いつつ、前記第2の領域に第1の絶縁膜を形成する工程と、
前記第2のマスクを除き、前記第1の領域の一部を第3のマスクで覆いつつ、前記第1の領域の一部以外の領域に第2の絶縁膜を形成する工程と、
前記第3のマスクを除き、前記第1の領域の一部の領域に第3の絶縁膜を形成する工程と、
を備える半導体装置の製造方法。 - 前記第3の絶縁膜を形成する工程は、前記第2の絶縁膜をさらに酸化する工程と同時に行われる、
請求項2記載の半導体装置の製造方法。 - 第1の領域と第2の領域とに跨がりパターニング形成された第1のマスクを用いて素子分離膜を基板に形成する工程と、
前記第2の領域を第2のマスクで覆いつつ、前記第1の領域に第1の絶縁膜を形成する工程と、
前記第2のマスクを除き、前記第2の領域に第2の絶縁膜を形成する工程と、を備える半導体装置の製造方法。 - 前記第2の絶縁膜を形成する工程は、前記第1の絶縁膜をさらに酸化する工程と同時に行われる、
請求項4記載の半導体装置の製造方法。 - 第1の領域から第nの領域(nは2以上の整数)に跨がりパターニング形成された第1のマスクを用いて素子分離膜を基板に形成する工程と、
前記第nの領域以外の領域を第2のマスクで覆いつつ、前記第nの領域に絶縁膜を形成する工程と、
前記第2のマスクを除き、第n−1の領域以外の領域を第3のマスクで覆いつつ、前記第n−1の領域に絶縁膜を形成する工程と、
を備える半導体装置の製造方法。 - 前記第n−1の領域に絶縁膜を形成する前記工程は、前記第nの領域に形成された前記絶縁膜をさらに酸化する工程と同時に行われる、
請求項6記載の半導体装置の製造方法。 - 前記第1のマスクを前記基板に形成するためのパターニング工程と、前記素子分離膜のためのトレンチ溝を形成するエッチング工程とは同時に行われる、
請求項1乃至7のいずれか記載の半導体装置の製造方法。 - 前記第1のマスクは窒化膜を含む、
請求項1乃至8のいずれか記載の半導体装置の製造方法。 - 前記窒化膜は、ドライエッチングにより除去される、
請求項9記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003014829A JP2004228358A (ja) | 2003-01-23 | 2003-01-23 | 半導体装置の製造方法 |
US10/756,403 US20040147099A1 (en) | 2003-01-23 | 2004-01-14 | Method of producing semiconductor device |
KR1020040003716A KR20040067962A (ko) | 2003-01-23 | 2004-01-19 | 반도체 장치의 제조 방법 |
CNA2004100033726A CN1518090A (zh) | 2003-01-23 | 2004-01-29 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003014829A JP2004228358A (ja) | 2003-01-23 | 2003-01-23 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004228358A true JP2004228358A (ja) | 2004-08-12 |
Family
ID=32732795
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003014829A Pending JP2004228358A (ja) | 2003-01-23 | 2003-01-23 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20040147099A1 (ja) |
JP (1) | JP2004228358A (ja) |
KR (1) | KR20040067962A (ja) |
CN (1) | CN1518090A (ja) |
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JP5309601B2 (ja) | 2008-02-22 | 2013-10-09 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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US9997410B1 (en) | 2016-11-29 | 2018-06-12 | Vanguard International Semiconductor Corporation | Methods for forming the isolation structure of the semiconductor device and semiconductor devices |
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CN111524890B (zh) * | 2020-04-23 | 2023-08-22 | 上海华虹宏力半导体制造有限公司 | 一种增加嵌入式内存擦写窗口的工艺方法 |
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-
2003
- 2003-01-23 JP JP2003014829A patent/JP2004228358A/ja active Pending
-
2004
- 2004-01-14 US US10/756,403 patent/US20040147099A1/en not_active Abandoned
- 2004-01-19 KR KR1020040003716A patent/KR20040067962A/ko not_active Application Discontinuation
- 2004-01-29 CN CNA2004100033726A patent/CN1518090A/zh active Pending
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Also Published As
Publication number | Publication date |
---|---|
CN1518090A (zh) | 2004-08-04 |
US20040147099A1 (en) | 2004-07-29 |
KR20040067962A (ko) | 2004-07-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051205 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051213 |
|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
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