CN105304572A - 半导体器件的形成方法 - Google Patents

Abstract

一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的衬底，衬底内形成有隔离结构，第一区域相邻隔离结构之间具有第一开口，第二区域相邻隔离结构之间具有第二开口，在第一开口内形成有填充层；形成填充满第二开口的浮栅导电层，浮栅导电层还覆盖于隔离结构顶部表面以及填充层顶部表面；采用化学机械抛光工艺，去除高于所述隔离结构表面以及填充层表面的浮栅导电层；去除填充层；在第一区域和第二区域形成栅间介质层；去除第一区域的栅间介质层，直至暴露出第一区域衬底表面。本发明避免在第一区域相邻隔离结构之间形成浮栅导电层，从而避免对第一区域衬底造成刻蚀，提高半导体器件的电学性能和可靠性。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体制作领域技术，特别涉及一种半导体器件的形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑晶体管、存储器件和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。

在存储器件中，近年来快闪存储器(flashmemory，简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。快闪存储器至少包括存储晶体管，还可以包括选择晶体管。

随着半导体技术发展，对快闪存储器进行更为广泛的应用，需要将快闪存储器与其他器件同时形成在一个芯片上，以形成嵌入式半导体器件。例如将快闪存储器内嵌置于中央处理器中，则需要使快闪存储器与嵌入的中央处理器平台进行兼容，并且保持原有的快闪存储器的规格及对应的电学性能。

对于嵌入式半导体器件来说，所述嵌入式半导体器件通常包括逻辑区、高压电路区、存储区，逻辑区为形成有逻辑晶体管的区域，高压电路区为形成有高压晶体管的区域，存储区为形成有存储晶体管的区域，存储区还可以形成有选择晶体管。

然而，现有技术形成的嵌入式半导体器件的电学性能有待提高。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，避免当逻辑晶体管的有源区尺寸大于存储晶体管的有源区尺寸时，对待形成逻辑晶体管的衬底造成刻蚀，提高半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的衬底，所述衬底内形成有隔离结构，所述隔离结构顶部表面高于衬底表面，第一区域相邻隔离结构之间具有第一开口，第二区域相邻隔离结构之间具有第二开口，且所述第一开口尺寸大于第二开口尺寸，在第一开口内形成有填充满所述第一开口的填充层，所述填充层顶部与第一区域隔离结构顶部齐平；形成填充满所述第二开口的浮栅导电层，所述浮栅导电层还覆盖于隔离结构顶部表面以及填充层顶部表面；采用化学机械抛光工艺，去除高于所述隔离结构表面以及填充层表面的浮栅导电层，使第二区域的隔离结构顶部表面与浮栅导电层顶部表面齐平，且第一区域和第二区域的隔离结构顶部表面齐平；去除所述填充层；在所述第一区域和第二区域隔离结构表面、以及第二区域的浮栅导电层表面形成栅间介质层；去除所述第一区域的栅间介质层，直至暴露出第一区域衬底表面。

可选的，形成所述隔离结构的工艺步骤包括：在所述第一区域和第二区域衬底表面形成第一掩膜层，所述第一掩膜层具有开口，且第一区域相邻开口之间的距离大于第二区域相邻开口之间的距离；以所述第一掩膜层为掩膜刻蚀去除部分厚度的衬底，在第一区域和第二区域衬底内形成沟槽；形成填充满所述沟槽和开口的介质层，所述介质层还位于第一掩膜层表面；去除高于第一掩膜层表面的介质层，形成隔离结构。

可选的，去除所述第二区域的第一掩膜层，保留第一区域的第一掩膜层作为填充层。

可选的，所述填充层的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅。

可选的，去除第二区域的第一掩膜层的工艺步骤包括：在所述第一区域的第一掩膜层表面形成第二掩膜层，且刻蚀工艺对第一掩膜层的刻蚀速率大于对第二掩膜层的刻蚀速率；以所述第二掩膜层为掩膜，刻蚀去除第二区域的第一掩膜层；去除所述第二掩膜层。

可选的，所述第二掩膜层的材料为氧化硅或光刻胶。

可选的，所述第一掩膜层的厚度为1000埃至2000埃，所述第二掩膜层的厚度为50埃至100埃。

可选的，采用湿法刻蚀工艺刻蚀去除第二区域的第一掩膜层，湿法刻蚀的刻蚀液体为磷酸溶液。

可选的，所述第二掩膜层的材料为氧化硅时，采用湿法刻蚀工艺刻蚀去除所述第二掩膜层，湿法刻蚀的刻蚀液体为氢氟酸溶液。

可选的，采用化学机械抛光工艺，去除第一区域部分厚度的隔离结构和填充层，使第一区域和第二区域的隔离结构顶部表面齐平。

可选的，在形成所述栅间介质层之前或之后，刻蚀去除所述填充层。

可选的，还包括步骤：在形成所述隔离结构之前，在第一区域和第二区域衬底表面形成隧穿介质层，第一掩膜层位于隧穿介质层表面。

可选的，还包括步骤：在去除第二区域的第一掩膜层后，在第二区域衬底表面形成隧穿介质层。

可选的，在形成所述栅介质层之前，还包括步骤：刻蚀去除第一区域和第二区域部分厚度的隔离结构，暴露出浮栅导电层部分侧壁。

可选的，所述第一区域为待形成逻辑晶体管的区域，所述第二区域为待形成闪存器件的区域。

可选的，所述第二区域包括第三区域和第四区域，其中，所述第三区域为待形成高压晶体管的区域，所述第四区域为待形成闪存器件的区域。

可选的，所述闪存器件包括存储晶体管。

可选的，所述闪存器件还包括选择晶体管。

与现有技术相比，本发明的技术方案具有以下优点：

本发明实施例中，第一区域相邻隔离结构之间具有第一开口，第二区域相邻隔离结构之间具有第二开口，且第一开口尺寸大于第二开口，第一区域有源区大于第二区域有源区的需求；且在第一开口形成有填充满所述第一开口的填充层；在第二区域隧穿介质层表面形成填充满第二开口的浮栅导电层时，所述浮栅导电层覆盖于隔离结构顶部表面，且所述浮栅导电层还覆盖于所述填充层顶部表面；采用化学机械抛光工艺去除高于隔离结构表面以及填充层表面的浮栅导电层，使第二区域隔离结构顶部表面与浮栅导电层顶部表面齐平。本发明实施例在第一开口内形成有填充层，避免了由于第一开口尺寸大于第二开口尺寸而造成的第一开口内的浮栅导电层表面凹陷问题；并且由于填充层顶部与第一区域隔离结构顶部表面齐平，填充层的厚度均匀性好，在去除填充层时，第一区域衬底表面各区域的填充层被同时去除，且在第一区域形成的栅间介质层也具有较高的厚度均匀性，在去除第一区域的栅间介质层时，第一区域各区域的栅间介质层被同时去除，避免对栅间介质层下方的衬底造成刻蚀，提高第一区域有源区的质量，从而提高半导体器件的电学性能和可靠性。

进一步，本发明实施例中，在衬底表面形成图形化的第一掩膜层；以所述第一掩膜层为掩膜刻蚀去除部分厚度的衬底，在第一区域和第二区域衬底内形成沟槽；形成填充满沟槽的介质层，所述介质层还位于第一掩膜层表面；去除高于第一掩膜层表面的介质层形成隔离结构；去除第二区域的第一掩膜层，保留第一区域的第一掩膜层作为填充层。本发明实施例保留第一区域的第一掩膜层作为填充层，使得形成填充层的工艺简单，半导体器件的热预算保持不变，且避免了形成填充层的工艺对第二区域衬底或第二区域隔离结构造成损伤，进一步提高了形成的半导体器件的电学性能和可靠性。

更进一步，本发明实施例中第二掩膜层的材料为氧化硅，使得形成第二掩膜层的工艺简单，第二掩膜层的制作成本低；并且与第一掩膜层厚度相比，第二掩膜层的厚度明显小的多，具体的，第一掩膜层的厚度为1000埃至2000，第二掩膜层的厚度为50埃至100埃，防止刻蚀去除第二掩膜层的工艺对隔离结构造成过多的刻蚀，使第二区域隔离结构受到的损伤小，进一步提高半导体器件的电学性能和可靠性。

附图说明

图1至图3为一实施例半导体器件形成过程的剖面结构示意图；

图4至图15为本发明另一实施例半导体器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。

针对半导体器件的形成方法进行研究，半导体器件的形成过程包括以下步骤：

请参考图1，提供衬底100，所述衬底100包括第一区域I，和第二区域II，，第一区域I，为逻辑区，第二区域II，为存储区；在所述衬底100表面依次形成隧穿介质层101以及图形化的掩膜层；以所述图形化的掩膜层为掩膜刻蚀所述隧穿介质层101以及衬底100，在第一区域I，和第二区域II，衬底100内形成第一沟槽；形成填充满所述第一沟槽且覆盖于图形化的掩膜层表面的介质层，去除高于图形化的掩膜层表面的介质层，在第一区域I，和第二区域，衬底100内形成隔离结构102；去除图形化的掩膜层，在第一区域I，相邻隔离结构102之间形成第二沟槽103，在第二区域II，相邻隔离结构102之间形成第三沟槽104。

请参考图2，形成填充满所述第二沟槽103(请参考图1)、第三沟槽104(请参考图1)的浮栅导电层105，且所述浮栅导电层105还位于隔离结构102表面。

请参考图3，采用化学机械抛光工艺平坦化所述浮栅导电层105，使剩余的浮栅导电层105顶部与隔离结构102顶部齐平。

由于第一区域I，为逻辑区，后续在第一区域I，形成逻辑晶体管，第二区域II，为存储区，后续在第二区域II，形成存储晶体管。为了满足某些特定的应用需求时，逻辑晶体管的尺寸比存储晶体管的尺寸大的多，因此第一区域I，相邻隔离结构102之间的尺寸比第二区域II，相邻隔离结构102之间的大的多，也就是说，第一区域I，的有源区尺寸比第二区域II，有源区尺寸大得多，从而使形成逻辑晶体管的尺寸比形成的存储晶体管的尺寸大，以满足不同的应用需求。

由于第一区域I，相邻隔离结构102之间的尺寸(即，第二沟槽103(请参考图1)的尺寸)比第二区域II，相邻隔离结构102之间的尺寸(即，第三沟槽104(请参考图1)的尺寸)大，第一区域I，相邻隔离结构102之间的浮栅导电层105的尺寸比第二区域II，相邻隔离结构102之间的浮栅导电层105尺寸大的多。采用化学机械抛光工艺平坦化浮栅导电层105时，化学机械抛光工艺的停止位置为隔离结构102顶部表面；当相邻隔离结构102之间的尺寸越大时，相邻隔离结构102之间的浮栅导电层105中心区域受到的压力、边缘区域受到的压力差越来越大，因此当化学机械抛光工艺完成后，第二区域II，的浮栅导电层105表面平坦度高，而第一区域I，的浮栅导电层105各区域厚度差较大，具体的，第一区域I，相邻隔离结构102之间的浮栅导电层105的中心区域厚度较薄，而边缘区域的浮栅导电层105顶部表面与隔离结构102顶部表面齐平，造成第一区域I，浮栅导电层105出现表面凹陷问题。

后续的工艺步骤还包括：在浮栅导电层表面形成栅间介质层；刻蚀去除第一区域I，的栅间介质层、浮栅导电层105以及隧穿介质层101。

由于第一区域I，的浮栅导电层105具有表面凹陷问题，在刻蚀去除第一区域I，的栅间介质层、浮栅导电层105以及隧穿介质层101时，第一区域I，相邻隔离结构102之间的浮栅导电层105中心区域最先被刻蚀去除，因此会造成中心区域下方的衬底100被刻蚀，影响第一区域I，有源区的质量，从而造成半导体器件的电学性能和可靠性差。

由上述分析可知，如果能够避免第一区域I，相邻隔离结构102之间的浮栅导电层105表面凹陷的问题，则能有效的提高形成的半导体器件的电学性能和可靠性。

为此，本发明提供一种半导体器件的形成方法，提供包括第一区域和第二区域的衬底，所述衬底内形成有隔离结构，第一区域相邻隔离结构之间具有第一开口，第二区域相邻隔离结构之间具有第二开口，且所述第一开口尺寸大于第二开口尺寸，在第一开口内形成有填充满所述第一开口的填充层，所述填充层顶部与第一区域隔离结构顶部齐平；形成填充满第二开口的浮栅导电层，所述浮栅导电层顶部高于隔离结构顶部，且所述浮栅导电层还覆盖于所述填充层表面；采用化学机械抛光工艺，去除高于所述隔离结构表面以及填充层表面的浮栅导电层，使第二区域的隔离结构顶部表面与浮栅导电层顶部表面齐平，且第一区域和第二区域的隔离结构顶部表面齐平；去除所述填充层；在所述第一区域和第二区域隔离结构表面、以及第二区域的浮栅导电层表面形成栅间介质层；去除所述第一区域的栅间介质层，直至暴露出第一区域衬底表面。本发明实施例在第一区域的相邻隔离结构之间形成有填充层，且所述填充层顶部表面与隔离结构顶部表面齐平，避免在第一区域相邻隔离结构之间形成浮栅导电层，从而避免了化学机械抛光工艺造成第一区域浮栅导电层表面凹陷的问题，进而避免了对第一区域衬底造成不必要的刻蚀，提高形成的半导体器件的电学性能和可靠性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图15为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

请参考图4，提供包括第一区域I和第二区域II的衬底200

所述衬底200材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。所述衬底200还可以根据设计需求注入一定的掺杂离子以改变电学参数。

本实施例中，所述第一区域I为逻辑区域，第一区域I为待形成逻辑晶体管的区域，所述第二区域II为待形成闪存器件的区域，本实施例中第二区域II包括第三区域III和第四区域IV，其中，第三区域III为高压电路区域，第三区域III为待形成高压晶体管的区域，第四区域IV为闪存区域，第四区域IV为待形成闪存器件的区域，所述闪存器件包括存储晶体管，所述闪存器件还可以包括选择晶体管。

所述第一区域I和第二区域II的位置可以互换，第三区域III和第四区域IV的位置也可以互换。

请继续参考图4，在第一区域I和第二区域II表面形成隧穿介质层201，在隧穿介质层201表面形成第一掩膜层202，所述第一掩膜层202具有开口203，第一区域I相邻开口203之间的距离大于第二区域II相邻开口203之间的距离。

所述隧穿介质层201为第二区域II后续形成浮栅导电层与衬底200之间提供电隔离。所述隧穿介质层201的材料为氧化硅或掺氮的氧化硅。所述隧穿介质层201的形成工艺为热氧化或沉积工艺。

所述第一掩膜层202作为后续刻蚀衬底200形成沟槽时的掩膜，并作为后续平坦化介质层时的停止层；在本实施例中所述第一掩膜层202后续还作为第一区域的填充层。

所述第一掩膜层202的材料为SiN、SiON、SiCN或SiC中的一种或几种。第一掩膜层202的厚度为1000埃至2000埃，第一掩膜层202的厚度决定了后续形成的浮栅导电层的厚度，第二区域II的开口203的位置决定了后续在第二区域II形成浮栅导电层的位置。

所述第一掩膜层202可以为单层或多层堆叠结构。第一掩膜层202为多层堆叠结构时，所述第一掩膜层202可以为双层堆叠结构，在具体的实施例所述第一掩膜层202包括位于衬底200上的底层掩膜层(如：氮化硅层)和位于底层掩膜层上的上层掩膜层，所述上层掩膜层能保护在后续刻蚀沟槽的过程中底层掩膜层的损伤，使得底层掩膜层的形貌保持良好，后续在开口和沟槽中填充满介质层后形成隔离结构，使得隔离结构的形貌良好。

本实施例中，第一区域I相邻开口203之间的距离大于第二区域II相邻开口203之间的距离，那么后续在形成隔离结构后，第一区域I相邻隔离结构之间的距离大于第二区域II相邻隔离结构之间的距离，使得第一区域I的有源区尺寸大于第二区域II有源区的尺寸，满足半导体器件的电性需求。

需要说明的是，本实施例在形成隔离结构之前，形成所述隧穿介质层201。在其他实施例中，也可以在形成隔离结构之后，形成隧穿介质层，那么第一掩膜层与衬底表面之间直接接触，后续在去除第二区域的第一掩膜层后，在第二区域衬底表面形成隧穿介质层。

请参考图5，以所述第一掩膜层202为掩膜刻蚀所述衬底200，在第一区域I和第二区域II衬底200内形成沟槽204。

本实施例中，由于在衬底200和第一掩膜层202之间形成有隧穿介质层201，因此在刻蚀所述衬底200之前刻蚀所述隧穿介质层201直至暴露出衬底200表面。

具体的，以所述第一掩膜层202为掩膜，沿所述开口203刻蚀隧穿介质层201以及部分厚度的衬底200，在第一区域I和第二区域II形成沟槽204。

由于第一区域I相邻开口203之间的距离大于第二区域II相邻开口203之间的距离，那么第一区域I相邻沟槽204之间的距离也大于第二区域II相邻沟槽204之间的距离。

本实施例中，采用干法刻蚀工艺刻蚀衬底200形成沟槽204。

作为一个具体实施例，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：刻蚀气体为HBr、He和O2，其中，HBr流量为100sccm至600sccm，He流量为100sccm至600sccm，O2流量为2sccm至20sccm，反应腔室压强为5托至50托，偏置电压为50V至300V。

请参考图6，形成填充满所述沟槽204(请参考图5)和开口203(请参考图5)的介质层，所述介质层还位于第一掩膜层202表面；去除高于第一掩膜层202表面的介质层，形成隔离结构205，所述隔离结构205顶部表面高于衬底200表面。

所述介质层的材料为氧化硅或掺氮氧化硅。采用化学气相沉积或原子层沉积工艺形成所述介质层。

采用化学机械抛光工艺去除高于第一掩膜层202表面介质层，直至剩余的介质层顶部表面与第一掩膜层202顶部表面齐平。

本实施例中，第一区域I相邻隔离结构205之间的距离大于第二区域II相邻隔离结构205之间的距离，也就是说，第一区域I相邻隔离结构205之间的有源区(AA)的尺寸大于第二区域II相邻隔离结构205之间的有源区的尺寸。

请参考图7，在所述第一区域I的第一掩膜层202表面形成第二掩膜层206。

由于后续会以第二掩膜层206为掩膜，刻蚀去除第二区域II的第一掩膜层202，因此刻蚀工艺对第一掩膜层202的刻蚀速率大于对第二掩膜层206的刻蚀速率；并且，后续在去除第二掩膜层206时，对隔离结构205的影响应该尽量的小。

本实施例中，为了降低工艺成本，减小工艺难度，第二掩膜层206的材料为氧化硅，且考虑到隔离结构205的材料也为氧化硅，后续在刻蚀去除第二掩膜层206时，所述刻蚀工艺会对隔离结构205造成一定程度的刻蚀，为了避免隔离结构205被刻蚀去除的厚度过厚，第二掩膜层206的厚度不应过厚。

作为一个具体实施例，所述第二掩膜层206的材料为氧化硅，第二掩膜层206的厚度为50埃至100埃。

在其他实施例中，也可以采用光刻胶作为第二掩膜层的材料。

请参考图8，以所述第二掩膜层206(请参考图7)为掩膜，刻蚀去除第二区域II的第一掩膜层202，使得第二区域II相邻隔离结构205之间具有第二开口207，所述第二开口207底部暴露出隧穿介质层201表面，保留第一区域I的第一掩膜层202(请参考图7)作为填充208；去除所述第二掩膜层206。

本实施例中，所述填充层208实际为第一区域I的第一掩膜层202，所述填充满208顶部与第一区域I隔离结构205顶部齐平；也可以认为，本实施例第一区域I相邻隔离结构205之间具有第一开口，在第一开口内形成有填充满所述第一开口的填充208。由于第一区域I相邻隔离结构205之间的距离大于第二区域II相邻隔离结205之间的距离，那么第一开口的尺寸大于第二开口207的尺寸。

所述填充层208的材料与第一掩膜层202的材料相同，刻蚀工艺对填充层208的刻蚀速率大于隔离结构205的刻蚀速率。

所述填充层208的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅。

本实施例中，采用湿法刻蚀工艺刻蚀去除第二区域II的第一掩膜层202，所述湿法刻蚀工艺的刻蚀液体为磷酸溶液，其中，磷酸的质量百分比为65％至85％，溶液温度为60度至120度。

采用湿法刻蚀工艺刻蚀去除第二掩膜层206，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，氢氟酸和去离子水的体积比为1:300至1:700。

由于隔离结构205的材料为氧化硅，在刻蚀去除第二掩膜层206时，第二区域II部分厚度的隔离结构205也会被刻蚀；且由于第二掩膜层206的厚度远小于第一掩膜层202的厚度，隔离结构205顶部至衬底200表面的垂直距离与第一掩膜层202的厚度相同，因此第二区域II隔离结构205被刻蚀去除的厚度很小甚至可以忽略不计。

在去除第二区域II的第一掩膜层202之后，还包括步骤：对第二区域II衬底200进行离子注入形成阱区，还可以对第二区域II衬底200进行离子注入调节阈值电压。

本实施例采用保留第一区域I的第一掩膜层202的方法，使得第一开口内形成有填充满所述第一开口的填充层208，工艺步骤简单。在其他实施例中，也可以在将第一区域和第二区域的第一掩膜层去除之后，第一区域相邻隔离结构之间具有第一开口，在所述第一开口内形成填充层。

请参考图9，在所述第二区域II的隧穿介质层201表面形成填充满第二开口207(请参考图8)的浮栅导电层209，所述浮栅导电层209还覆盖于隔离结构205顶部表面以及填充层208顶部表面。

所述第三区域III的浮栅导电层209作为高压晶体管的选择栅的一部分，所述第四区域IV的浮栅导电层209作为存储晶体管的浮栅。

所述浮栅导电层209的材料为多晶硅或掺杂的多晶硅，通过化学气相沉积工艺和扩散工艺形成。

本实施例中，采用化学沉积工艺形成所述浮栅导电层209。

由于第一区域I相邻隔离结构205之间的第一开口被填充层208填充满，因此第一区域I的浮栅导电层209位于填充满208表面以及隔离结构205表面，避免在第一开口内填充浮栅导电层209；后续在平坦化浮栅导电层209后，位于第一区域I的浮栅导电层209均被去除，避免在平坦化造成第一区域I的浮栅导电层209出现表面凹陷的问题。

本实施例在形成第一掩膜层202之前形成了隧穿介质层201，其他实施例中，在形成隔离结构之前未形成隧穿介质层时，则在形成浮栅导电层之前，在第二区域衬底表面形成隧穿介质层。

请参考图10，去除高于隔离结构205表面以及填充层208表面的浮栅导电层209，使得第二区域II的浮栅导电层209与隔离结构205顶部表面齐平，且第一区域I和第二区域II的隔离结构205顶部表面齐平。

采用化学机械抛光工艺去除所述浮栅导电层209，使第二区域II剩余的浮栅导电层209与隔离结构205顶部表面齐平。

本实施例中，由于前述在刻蚀去除第二掩膜层20时，第二区域II隔离结构205部分厚度被刻蚀去除，第一区域I隔离结构205顶部高于第二区域II隔离结构205顶部，因此本实施例化学机械抛光工艺的停止位置为：第一区域I隔离结构205顶部与第二区域II隔离结构205顶部表面齐平时的位置，也就是说，所述化学机械抛光工艺在去除位于第一区域I的浮栅导电层209后，继续采用学机械抛光工艺，去除第一区域I部分厚度的隔离结构205和填充层208，使第一区域I和第二区域II的隔离结构205顶部表面齐平，填充层208顶部表面与隔离结构205顶部表面齐平。

由于第一区域I的浮栅导电层209均被去除，不存在第一区域I的浮栅导电层209的表面凹陷问题；并且，由于第一区域I的隔离结构205以及填充层208被研磨去除的厚度一致，那么在化学机械抛光处理后，填充层208的表面仍然与衬底200表面平行，填充层208仍具有较高的厚度均匀性，填充层208也不存在表面凹陷问题，后续在刻蚀去除填充层208时不会对填充层208下方的衬底200造成刻蚀，从而使形成的半导体器件具有优良的电学性能。

而现有技术中，当形成浮栅导电层时，所述浮栅导电层填充满第一开口和第二开口，且浮栅导电层还位于隔离结构表面；当平坦化所述浮栅导电层时，由于第一开口尺寸大于第二开口尺寸，第一开口内的浮栅导电层的尺寸大于第二开口内的浮栅导电层的尺寸，受到平坦化工艺的限制，在平坦化工艺完成后，第一开口内的浮栅导电层出现表面凹陷问题，即，在第一开口中间区域的浮栅导电层厚度比第一开口边缘区域浮栅导电层厚度更薄；后续第一开口内的浮栅导电层会被刻蚀去除，若所述浮栅导电层具有表面凹陷问题，那么在刻蚀去除第一开口内的浮栅导电层时，由于第一开口中间区域浮栅导电层厚度比边缘区域浮栅导电层厚度更薄，刻蚀工艺会对第一开口中间区域浮栅导电层下方的衬底造成一定程度的刻蚀，影响形成的半导体器件的电学性能。

在其他实施例中，若第二掩膜层的材料为光刻胶，去除第二掩膜层时不会对第二区域的隔离结构造成刻蚀，第一区域和第二区域隔离结构顶部表面齐平，则化学机械抛光工艺的停止位置为：第一区域的浮栅导电层被刻蚀去除，第二区域的浮栅导电层顶部表面与隔离结构顶部表面齐平。

本实施例在相邻第二开口207(请参考图8)内形成填充满第二开口207的浮栅导电层209，提高了在第二区域II形成浮栅导电层209位置精确性。

请参考图11，去除第一区域I和第二区域II部分厚度的隔离结构205，暴露出浮栅导电层209侧壁。

第四区域IV为形成存储晶体管的区域，暴露出第四区域IV浮栅导电层209的侧壁，则除浮栅导电层209顶部面积外，浮栅导电层209的侧壁面积也为浮栅导电层209和后续形成的控制栅导电层的重叠面积，从而增加了浮栅导电层209和控制栅导电层的重叠面积，浮栅导电层209和控制栅导电层间的电容增加，从而使得存储晶体管的耦合率增加，减小半导体器件中存储晶体管的工作电压，提高存储晶体管的工作效率，优化半导体器件的电学性能。

本实施例中，刻蚀去除部分厚度的隔离结构205，直至暴露出浮栅导电层209全部侧壁表面。在其他实施例中，刻蚀去除部分厚度的隔离结构，暴露出浮栅导电层部分侧壁表面。

采用湿法刻蚀工艺刻蚀去除部分厚度的隔离结构205。作为一个具体实施例，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，氢氟酸和去离子水的体积比为1:300至1:700。

在其他实施例中，也可以采用干法刻蚀工艺刻蚀所述部分厚度的隔离结构。

请参考图12，去除所述填充层208(请参考图11)。

本实施例中，去除所述填充层208，暴露出第一区域I隧穿介质层201表面；在其他实施例中，当形成隔离结构之前未形成隧穿介质层时，则去除所述填充层暴露出第一区域衬底表面。

采用湿法刻蚀工艺或干法刻蚀工艺刻蚀去除所述填充层208。本实施例采用湿法刻蚀工艺，刻蚀去除所述填充层208，所述湿法刻蚀工艺的刻蚀液体为磷酸溶液，磷酸质量百分比为65％至85％，溶液温度为60度至120度。

由于填充层208实际上是形成在第一区域I的第一掩膜层202，所述填充层208顶部表面具有较高的平坦度，填充层208顶部表面与第一区域I隔离结构205顶部表面齐平，因此在刻蚀去除所述填充层208时，第一区域I隧穿介质层201表面各区域的填充层208被同时刻蚀去除，从而避免对某些区域的隧穿介质层201进行刻蚀，进而避免对第一区域I衬底200造成刻蚀。

本实施例在形成栅间介质层之前去除填充层，在其他实施例中也可以在形成栅间介质层之后去除填充层。

请参考图13，在所述第一区域I和第二区域II隔离结构205表面、以及第二区域II的浮栅导电层209表面形成栅间介质层210。

本实施例中在形成栅间介质层210之前去除了填充层208，则所述栅间介质层210还位于第一区域I隧穿介质层201表面。

第四区域IV的栅间介质层210用于电隔离浮栅导电层209和后续形成的控制栅导电层。

所述栅间介质层210的材料为氧化硅、氮化硅或氮氧化硅；所述栅间介质层210为单层结构或叠层结构。采用化学气相沉积、原子层沉积或热氧化工艺形成所述栅间介质层210。

本实施例中，所述栅间介质层210为氮化硅层、氧化硅层和氮化硅层的叠层结构，所述栅间介质层210的厚度为120埃至300埃。

在其他实施例中，在形成栅间介质层之前，也可以不去除填充层，则形成的栅间介质层还位于填充层表面，后续在去除第一区域的栅间介质层后去除所述填充层。

请参考图14，在所述第二区域II栅间介质层210表面形成第三掩膜层211。

本实施例中，所述第三掩膜层211的材料为光刻胶。

后续以第三掩膜层211为掩膜，刻蚀去除第一区域I的栅间介质层210以及隧穿介质层201，为后续在第一区域I衬底200表面形成逻辑晶体管的栅介质层做准备。

请参考图15，以所述第三掩膜层211(请参考图14)为掩膜，刻蚀去除第一区域I的栅间介质层210和隧穿介质层201。

采用干法刻蚀、湿法刻蚀中的一种或两种刻蚀工艺，刻蚀去除第一区域I的栅间介质层210和隧穿介质层201。

作为一个具体实施例，采用湿法刻蚀工艺刻蚀去除所述栅间介质层210和隧穿介质层201，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，氢氟酸和去离子水的体积比为1:300至1:700。

由于第一区域I栅间介质层210和隧穿介质层201厚度均匀性好，因此在刻蚀去除栅间介质层210和隧穿介质层201时，衬底200表面各区域的刻蚀停止位置一致，避免对第一区域I衬底200造成刻蚀，提高形成的半导体器件的电学性能。

而现有技术中，刻蚀去除第一区域的栅间介质层以及浮栅导电层，由于第一区域的浮栅导电层存在表面凹陷问题，导致刻蚀停止位置不一致，所述刻蚀工艺会对厚度相对更薄的浮栅导电层下方的衬底造成刻蚀，导致第一区域的有源区受到损伤，影响半导体器件的电学性能和可靠性。

在其他实施例中，若在形成栅间介质层之前未去除填充层，那么在刻蚀去除第一区域的栅间介质层后，还包括步骤：刻蚀去除填充层。由前述分析可知，所述填充层各区域厚度一致，因此在衬底表面的刻蚀停止位置仍然一致，避免对第一区域有源区造成刻蚀，提高半导体器件的电学性能和可靠性。

还包括步骤：对第一区域I的衬底200进行离子注入形成阱区或阈值电压调节区；在第一区域I衬底200表面形成栅介质层；在第二区域II栅间介质层210表面形成选择栅导电层；在第一区域I的栅介质层表面形成栅电极层。

综上，本发明提供的半导体器件的技术方案具有以下优点：

首先，在第一开口内形成有填充层，避免了在第一开口内形成浮栅导电层，第一区域的浮栅导电层被全部去除，从而避免了由于第一开口尺寸大于第二开口尺寸而造成的第一开口内的浮栅导电层表面凹陷问题；并且由于填充层顶部与第一区域隔离结构顶部表面齐平，在去除所述填充层时，各区域的填充层被同时去除，防止由于填充层厚度不均匀而造成的对填充层向的衬底造成刻蚀。由于本发明实施例避免了第一区域浮栅导电层表面凹陷的问题，第一区域的栅间介质层以及填充层均具有较好的额厚度均匀性，避免对栅间介质层下方的衬底造成刻蚀，提高第一区域有源区的质量，从而提高半导体器件的电学性能和可靠性。

其次，在衬底表面形成图形化的第一掩膜层；以所述第一掩膜层为掩膜刻蚀去除部分厚度的衬底，在第一区域和第二区域衬底内形成沟槽；形成填充满沟槽的介质层，所述介质层还位于第一掩膜层表面；去除高于第一掩膜层表面的介质层形成隔离结构；去除第二区域的第一掩膜层，保留第一区域的第一掩膜层作为填充层。本发明实施例保留第一区域的第一掩膜层作为填充层，使得形成填充层的工艺简单，半导体器件的热预算保持不变，且避免了形成填充层的工艺对第二区域衬底或第二区域隔离结构造成损伤，进一步提高了形成的半导体器件的电学性能和可靠性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：

提供包括第一区域和第二区域的衬底，所述衬底内形成有隔离结构，所述隔离结构顶部表面高于衬底表面，第一区域相邻隔离结构之间具有第一开口，第二区域相邻隔离结构之间具有第二开口，且所述第一开口尺寸大于第二开口尺寸，在第一开口内形成有填充满所述第一开口的填充层，所述填充层顶部与第一区域隔离结构顶部齐平；

形成填充满所述第二开口的浮栅导电层，所述浮栅导电层还覆盖于隔离结构顶部表面以及填充层顶部表面；

采用化学机械抛光工艺，去除高于所述隔离结构表面以及填充层表面的浮栅导电层，使第二区域的隔离结构顶部表面与浮栅导电层顶部表面齐平，且第一区域和第二区域的隔离结构顶部表面齐平；

去除所述填充层；

在所述第一区域和第二区域隔离结构表面、以及第二区域的浮栅导电层表面形成栅间介质层；

去除所述第一区域的栅间介质层，直至暴露出第一区域衬底表面。

2.如权利要求1所述半导体器件的形成方法，其特征在于，形成所述隔离结构的工艺步骤包括：在所述第一区域和第二区域衬底表面形成第一掩膜层，所述第一掩膜层具有开口，且第一区域相邻开口之间的距离大于第二区域相邻开口之间的距离；以所述第一掩膜层为掩膜刻蚀去除部分厚度的衬底，在第一区域和第二区域衬底内形成沟槽；形成填充满所述沟槽和开口的介质层，所述介质层还位于第一掩膜层表面；去除高于第一掩膜层表面的介质层，形成隔离结构。

3.如权利要求2所述半导体器件的形成方法，其特征在于，去除所述第二区域的第一掩膜层，保留第一区域的第一掩膜层作为填充层。

4.如权利要求1或3所述半导体器件的形成方法，其特征在于，所述填充层的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅。

5.如权利要求3所述半导体器件的形成方法，其特征在于，去除第二区域的第一掩膜层的工艺步骤包括：在所述第一区域的第一掩膜层表面形成第二掩膜层，且刻蚀工艺对第一掩膜层的刻蚀速率大于对第二掩膜层的刻蚀速率；以所述第二掩膜层为掩膜，刻蚀去除第二区域的第一掩膜层；去除所述第二掩膜层。

6.如权利要求5所述半导体器件的形成方法，其特征在于，所述第二掩膜层的材料为氧化硅或光刻胶。

7.如权利要求5所述半导体器件的形成方法，其特征在于，所述第一掩膜层的厚度为1000埃至2000埃，所述第二掩膜层的厚度为50埃至100埃。

8.如权利要求5所述半导体器件的形成方法，其特征在于，采用湿法刻蚀工艺刻蚀去除第二区域的第一掩膜层，湿法刻蚀的刻蚀液体为磷酸溶液。

9.如权利要求6所述半导体器件的形成方法，其特征在于，所述第二掩膜层的材料为氧化硅时，采用湿法刻蚀工艺刻蚀去除所述第二掩膜层，湿法刻蚀的刻蚀液体为氢氟酸溶液。

10.如权利要求1所述半导体器件的形成方法，其特征在于，采用化学机械抛光工艺，去除第一区域部分厚度的隔离结构和填充层，使第一区域和第二区域的隔离结构顶部表面齐平。

11.如权利要求1所述半导体器件的形成方法，其特征在于，在形成所述栅间介质层之前或之后，刻蚀去除所述填充层。

12.如权利要求3所述半导体器件的形成方法，其特征在于，还包括步骤：在形成所述隔离结构之前，在第一区域和第二区域衬底表面形成隧穿介质层，第一掩膜层位于隧穿介质层表面。

13.如权利要求3所述半导体器件的形成方法，其特征在于，还包括步骤：在去除第二区域的第一掩膜层后，在第二区域衬底表面形成隧穿介质层。

14.如权利要求1所述半导体器件的形成方法，其特征在于，在形成所述栅介质层之前，还包括步骤：刻蚀去除第一区域和第二区域部分厚度的隔离结构，暴露出浮栅导电层部分侧壁。

15.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一区域为待形成逻辑晶体管的区域，所述第二区域为待形成闪存器件的区域。

16.如权利要求15所述半导体器件的形成方法，其特征在于，所述第二区域包括第三区域和第四区域，其中，所述第三区域为待形成高压晶体管的区域，所述第四区域为待形成闪存器件的区域。

17.如权利要求16所述半导体器件的形成方法，其特征在于，所述闪存器件包括存储晶体管。

18.如权利要求17所述半导体器件的形成方法，其特征在于，所述闪存器件还包括选择晶体管。