CN104752361A - 半导体结构的形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 136
- 238000000034 method Methods 0.000 title claims abstract description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 188
- 229920005591 polysilicon Polymers 0.000 claims abstract description 181
- 239000000758 substrate Substances 0.000 claims abstract description 105
- 238000005530 etching Methods 0.000 claims abstract description 43
- 238000007667 floating Methods 0.000 claims abstract description 34
- 230000015572 biosynthetic process Effects 0.000 claims description 72
- 238000002955 isolation Methods 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 10
- 239000003989 dielectric material Substances 0.000 claims description 9
- 239000000243 solution Substances 0.000 claims description 6
- 238000010790 dilution Methods 0.000 claims description 4
- 239000012895 dilution Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000003475 lamination Methods 0.000 claims description 2
- 238000004140 cleaning Methods 0.000 abstract description 6
- 230000015654 memory Effects 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000001590 oxidative effect Effects 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Abstract
一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述半导体衬底的第一区域上形成若干平行排布的多晶硅栅；形成覆盖所述多晶硅栅表面的控制栅介质层；刻蚀部分控制栅介质层，在控制栅介质层中形成暴露出多晶硅栅的部分表面的开口；在半导体衬底的第二区域表面上形成逻辑晶体管的栅介质层；在形成栅介质层后，清洗所述开口；形成覆盖所述栅介质层、控制栅介质层的第二多晶硅层，所述第二多晶硅层填充满开口；刻蚀第二区域的第二多晶硅层，形成逻辑晶体管的栅电极；刻蚀第一区域的第二多晶硅层的多晶硅栅，形成位于浮栅上的控制栅、位于开口区域的选择栅。本发明的方法提高了闪存器件的性能。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种半导体结构的形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪存存储器（flash memory）的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
参考图1，图1为现有的闪存存储器的结构示意图，包括：半导体衬底100，位于所述半导体衬底100上分立的存储晶体管栅极堆叠和选择晶体管栅极堆叠，所述存储晶体管栅极堆叠包括位于半导体衬底100表面的隧穿氧化层101、位于隧穿氧化层101上的浮栅102、位于浮栅102上的控制栅介质层103和位于控制栅介质层103上的控制栅104，所述选择晶体管栅极堆叠包括位于半导体衬底100表面的选择栅介质层105和位于选择栅介质层105上的选择栅106；还包括位于存储晶体管栅极堆叠和选择晶体管栅极堆叠之间的半导体衬底100内的共源漏区108，位于存储晶体管栅极堆叠远离共源漏区108一侧的半导体衬底100内的源区107，位于选择晶体管栅极堆叠的远离共源漏区108一侧的半导体衬底100内的漏区109。
现有的闪存存储器的性能仍有待提高。
发明内容
本发明解决的问题是提高形成的闪存器件的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述半导体衬底的第一区域上形成若干平行排布的多晶硅栅，每个多晶硅栅包括若干第一部分和与第一部分相邻的第二部分；形成覆盖所述多晶硅栅表面和第一区域的半导体衬底表面的控制栅介质层；刻蚀多晶硅栅的第一部分上的部分控制栅介质层，在控制栅介质层中形成暴露出多晶硅栅的第一部分的部分表面的开口；在半导体衬底的第二区域表面上形成逻辑晶体管的栅介质层；在形成栅介质层后，清洗所述开口；形成覆盖所述栅介质层、控制栅介质层和半导体衬底的第二多晶硅层，所述第二多晶硅层填充满开口；刻蚀第二区域的第二多晶硅层，形成逻辑晶体管的栅电极；沿与多晶硅栅排布方向垂直的方向刻蚀第一区域的第二多晶硅层和第一部分和第二部分的多晶硅栅，形成浮栅、位于浮栅上的控制栅、以及位于开口区域的选择栅。
可选的，所述多晶硅栅和控制栅介质层的形成过程为：在所述半导体衬底上形成硬掩膜层，所述硬掩膜层中具有暴露第一区域和第二区域的半导体衬底表面的若干第一开口；沿第一开口刻蚀所述半导体衬底，在第一区域和第二区域的半导体衬底中形成若干第一凹槽；在第一凹槽和第一开口中填充满隔离材料，形成浅沟槽隔离结构；去除所述硬掩膜层，在浅沟槽隔离结构之间形成第二凹槽；在第二凹槽中形成填充满第二凹槽的第一多晶硅层；回刻蚀第一区域的浅沟槽隔离结构，形成第三凹槽，在所述第三凹槽的侧壁和底部以及第一多晶硅层表面形成控制栅介质材料层；去除第二区域的半导体衬底上的控制栅介质层材料层、第一多晶硅层和部分浅沟槽隔离结构，在第二区域的半导体衬底上形成若干多晶硅栅，和位于多晶硅栅表面的控制栅介质层。
可选的，在第二凹槽中形成第一多晶硅层之前，还包括：在所述第二凹槽底部的半导体衬底上形成隧穿氧化层。
可选的，清洗所述开口采用湿法清洗。
可选的，湿法清洗采用的溶液为稀释的氢氟酸。
可选的，所述开口的宽度小于多晶硅栅的宽度。
可选的，所述开口的宽度为多晶硅栅宽度的0.6～0.85倍。
可选的，所述控制栅介质层为多层堆叠结构。
可选的，所述控制栅介质层为氧化硅层、氮化硅层和氧化硅层的三层堆叠结构。
可选的，所述第二区域的半导体衬底包括第三区域和第四区域。
可选的，在形成控制栅介质层后，对第二区域的半导体衬底分别进行第一离子注入和第二离子注入，分别形成第一阱区和第二阱区。
可选的，所述第一离子注入和第二离子注入的掺杂的离子类型相同或不相同。
可选的，所述栅介质层包括第一栅介质层和第二栅介质层，在第三区域的半导体衬底上形成第一逻辑晶体管的第一栅介质层；在第四区域的半导体衬底上形成第二逻辑晶体管的第二栅介质层，第一栅介质层和第二栅介质层的厚度不相同。
可选的，形成第一栅介质层后，清洗所述开口底部的多晶硅栅。
可选的，形成第二栅介质层后清洗所述开口底部的多晶硅栅。
可选的，所述第一栅介质层和第二栅介质层的形成工艺为热氧化。
可选的，第二栅介质层的厚度为10～20埃，所述第一栅介质层的厚度为21～30埃。
与现有技术相比，本发明的技术方案具有以下优点：
本发明半导体结构的形成方法实现了逻辑晶体管和闪存器件的集成制作工艺，本发明半导体结构的形成方法在半导体衬底的第二区域表面上形成逻辑晶体管的栅介质层后，清洗半导体衬底的第一区域的控制栅介质层中形成的开口，能够去除开口底部的多晶硅栅表面形成的热氧化层和自然氧化层，在形成覆盖所述控制栅介质层并填充开口的第二多晶硅层时，减小了第二多晶硅层和多晶硅栅的接触电阻，使得通过刻蚀第二多晶硅层和多晶硅栅形成的选择栅的接触电阻也减小，提高了闪存器件的性能，另外，形成多晶硅栅和控制栅介质层后，刻蚀多晶硅栅的第一部分上的部分控制栅介质层，在控制栅介质层中形成暴露出多晶硅栅的第一部分的部分表面的开口，在控制栅介质层上形成第二多晶硅层时，第二多晶硅层填充开口，刻蚀第一区域的开口两侧第二多晶硅层、部分控制栅介质层和第一部分的多晶栅，形成选择栅，刻蚀第二部分上的部分第二多晶硅层和控制栅介质层、第二部分多晶硅栅，形成浮栅、位于浮栅上的控制栅介质层、位于控制栅介质层上的控制栅，多晶硅栅第一部分和第二部分上的第二多晶硅层的表面基本齐平，因此通过刻蚀形成控制栅和选择栅时，减小了刻蚀的差异性，提高了形成的闪存器件的性能。
进一步，通过形成具有第一开口的硬掩膜层，然后刻蚀半导体衬底形成第一凹槽，接着在第一凹槽和第一开口内填充满隔离材料形成浅沟槽隔离结构，接着去除硬掩膜层形成第二凹槽，在第二凹槽中填充第一多晶硅层，形成多晶硅栅，多晶硅栅的位置与硬掩膜层的位置相对应，使得多晶硅栅自对准的形成在相邻浅沟槽隔离结构之间的半导体衬底上，提高了多晶硅栅位置的精度。
附图说明
图1为现有的闪存存储器的结构示意图；
图2～图16为本发明实施例半导体结构的形成过程的结构示意图。
具体实施方式
现有技术的闪存器件的制作过程为：在半导体衬底上形成隧穿氧化硅薄膜，在所述隧穿氧化硅薄膜上形成第一多晶硅层；依次刻蚀所述第一多晶硅层和隧穿氧化硅薄膜，形成位于半导体衬底上的隧穿氧化层和位于隧穿氧化层上的浮栅；形成覆盖所述半导体衬底和浮栅的栅介质层和位于栅介质层上的第二多晶硅层；依次刻蚀所述第二多晶硅层和栅介质层，在浮栅上形成控制栅介质层，在控制栅介质层上形成控制栅，以及在控制栅一侧的半导体衬底上形成选择栅介质层和位于选择栅介质层上的选择栅。
现有的闪存器件的制作方法，浮栅是通过光刻和刻蚀工艺形成，但是随着工艺节点的越来越小，现有形成的浮栅的精度受到限制。另外，刻蚀第二多晶硅层时，浮栅上的第二多晶硅层表面要高于半导体衬底上的第二多晶硅层的表面，使得刻蚀存在差异性，不利于存储器件性能的提高。
本发明提供了一种半导体器件的形成方法，减小了形成的选择栅的接触电阻，并减小了形成控制栅和选择栅时的刻蚀差异性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2～图16为本发明实施例半导体结构的形成过程的结构示意图。
参考图2，提供半导体衬底200，所述半导体衬底200包括第一区域21和第二区域22；在所述半导体衬底200的第一区域21上形成若干平行排布的多晶硅栅206。
所述半导体衬底200的材料可以为硅（Si）、锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
所述半导体衬底200包括第一区域21和第二区域22，第一区域21的半导体衬底上后续用于形成闪存器件，第二区域22的半导体衬底上后续用于形成逻辑晶体管。
所述第一区域21和第二区域22的半导体衬底200上还形成有若干浅沟槽隔离结构203，所述浅沟槽隔离结构203用于隔离相邻的有源区。
若干多晶硅栅206平行的排布在第一区域21的半导体衬底上，多晶硅栅206和第一区域21的半导体衬底之间具有隧穿氧化材料层201，所述多晶硅栅206的一部分后续形成闪存器件的浮栅，多晶硅栅206的另一部分后续形成闪存器件的部分选择栅。
所述浅沟槽隔离结构203和多晶硅栅206形成的具体过程为：在所述半导体衬底200上形成硬掩膜层（图中未示出），所述硬掩膜层中具有暴露第一区域21和第二区域22的半导体衬底200表面的若干第一开口，第一区域21的半导体衬底200上的硬掩膜层中形成的若干第一开口之间相互平行，所述硬掩膜层的材料与后续形成的浅沟槽隔离结构的材料不相同，后续去除硬掩膜层时，使得硬掩膜层相对于浅沟槽隔离结构具有高的刻蚀选择比，使得去除硬掩膜层后形成的第二凹槽具有较好的侧壁形貌，具体的，所述硬掩膜层的材料可以为氮化硅；沿第一开口刻蚀所述半导体衬底200，在第一区域21和第二区域22的半导体衬底200中形成若干第一凹槽；在第一凹槽和第一开口中填充满隔离材料，形成浅沟槽隔离结构203，具体的，所述隔离材料可以为氧化硅；去除所述硬掩膜层，在浅沟槽隔离结构之间形成第二凹槽；在所述第二凹槽底部的半导体衬底上形成隧穿氧化材料层201；在第二凹槽中形成填充满第二凹槽的第一多晶硅层202，第一区域21的第二凹槽内填充的第一多晶硅层构成多晶硅栅206。
本发明实施例中，通过形成具有第一开口的硬掩膜层，然后刻蚀半导体衬底形成第一凹槽，接着在第一凹槽和第一开口内填充满隔离材料形成浅沟槽隔离结构，接着去除硬掩膜层形成第二凹槽，在第二凹槽中填充第一多晶硅层，形成多晶硅栅，多晶硅栅的位置与硬掩膜层的位置相对应，使得多晶硅栅自对准的形成在相邻浅沟槽隔离结构之间的半导体衬底上，提高了多晶硅栅位置的精度。
参考图3，回刻蚀第一区域21的浅沟槽隔离结构203，形成第三凹槽204。
回刻蚀第一区域21的所述浅沟槽隔离结构203，形成第三凹槽204，所述第三凹槽204的底部与第一区域21的半导体衬底200表面平齐，后续在第三凹槽的侧壁和底部以及多晶硅栅表面形成控制栅介质层，然后在控制栅介质层上形成第二多晶硅，第二多晶硅层填充满第三凹槽，刻蚀第二多晶硅层形成闪存器件的控制栅，刻蚀多晶硅栅形成闪存器件的浮栅，形成的控制栅覆盖浮栅的两侧侧壁和顶部表面，使得控制栅和浮栅的接触面积增大，增大了控制栅与浮栅之间的耦合系数，提高了控制栅的控制能力
采用湿法刻蚀工艺回刻蚀第一区域21的所述浅沟槽隔离结构203，湿法刻蚀工艺采用的溶液为稀释的氢氟酸溶液。
回刻蚀第一区域21的浅沟槽隔离结构203之前，可以在第二区域22的浅沟槽隔离结构203和第二多晶硅层202上形成光刻胶掩膜。
本发明实施例中，在回刻蚀第一区域21的浅沟槽隔离结构203时，同时也回刻蚀第二区域22的浅沟槽隔离结构，暴露出第二多晶硅层202底部的隧穿氧化层。
接着，请参考图4，在所述第三凹槽204的侧壁和底部、多晶硅栅206以及第一多晶硅层202表面形成控制栅介质材料层205。
第一区域21的控制栅介质材料层205后续形成闪存器件的控制栅介质层。
所述控制栅介质材料层205为单层或多层堆叠结构。本实施例中，所述控制栅介质材料层205为氧化硅层-氮化硅层-氧化硅层的三层堆叠结构。
所述控制栅介质材料层205可以采用沉积工艺形成。
接着，请参考图5和图6，图6为图5的俯视结构示意图，图5为图6沿切割线AB方向的剖面结构示意图，去除第二区域22的半导体衬底200上的控制栅介质层材料层205、第一多晶硅层202和部分浅沟槽隔离结构203（参考图14），在第一区域21的半导体衬底200上的第一多晶硅层构成多晶硅栅206，第一区域21剩余的控制栅介质材料层构成控制栅介质层207。
在去除第二区域22的半导体衬底200上的控制栅介质层材料层205、第一多晶硅层202和部分浅沟槽隔离结构203（参考图14）之前，形成覆盖所述第一区域21的控制栅介质材料层的光刻胶掩膜。
本发明实施例中，可以采用湿法或干法刻蚀工艺多次刻蚀去除所述第二区域22的半导体衬底200上的控制栅介质层材料层205、第一多晶硅层202和部分浅沟槽隔离结构203。采用湿法刻蚀所述控制栅介质层材料层205和浅沟槽隔离结构203时可以采用氢氟酸或浓磷酸溶液去除，湿法刻蚀第一多晶硅层202可以采用硝酸、KOH或TMAH溶液去除。采用干法刻蚀刻蚀所述控制栅介质层材料层205和浅沟槽隔离结构203时采用的刻蚀气体可以为CF4、C2F6、CHF3或CH2F2中的一种或几种，干法刻蚀所述第一多晶硅层202采用的刻蚀气体为SF6、Cl2或HBr中的一种或几种。
在第一区域21的半导体衬底上形成若干多晶硅栅206（参考图6），相邻多晶硅栅206在第一区域21的半导体衬底200上平行排布，每个多晶硅栅206包括第一部分11和与第一部分11相邻的第二部分12，第二部分12的多晶栅206后续用于形成闪存器件的浮栅，第一部分的多晶硅栅206后续形成闪存器件的选择栅的一部分。
第二区域22的半导体衬底200还可以包括第三区域和第四区域（图中未标示），第三区域的半导体衬底上后续形成第一逻辑晶体管，第四区域的半导体衬底上后续形成第二逻辑晶体管，第一逻辑晶体管和第二逻辑晶体管可以是不同类型的晶体管或者具有不同电学参数的晶体管。
还包括：在形成控制栅介质层207后，对第二区域的半导体衬底分别进行第一离子注入和第二离子注入，分别形成第一阱区和第二阱区。在具体的实施例中，对第三区域的半导体衬底200进行第一离子注入，形成第一阱区（图中未示出）；对第四区域的半导体衬底200进行第二离子注入，形成第二阱区（图中未示出）。
所述第一离子注入和第二离子注入的掺杂的离子类型相同或不相同。
接着，请参考图7和图8，图8为图7沿切割线CD方向的剖面结构示意图，刻蚀多晶硅栅206的第一部分11上的部分控制栅介质层207，在控制栅介质层207中形成暴露出多晶硅栅206的第一部分11的部分表面的开口208。
在刻蚀所述控制栅介质层207之前，形成覆盖所述第二区域22的半导体衬底200和浅沟槽隔离结构203和部分控制栅介质层207的图形化的掩膜层，所述图形化的掩膜层暴露出控制栅介质层207需要刻蚀的部分。
刻蚀所述控制栅介质层207采用各向异性的干法刻蚀工艺，使得形成的开口206具有较好的侧壁形貌。所述干法刻蚀工艺采用的气体为CF4、C2F6、CHF3或CH2F2中的一种或几种。
通过刻蚀多晶硅栅206的第一部分11上的部分控制栅介质层207，形成开口208，所述开口208暴露出底部的第一部分11的多晶硅栅，后续在控制栅介质层207上形成第二多晶硅层时，第二多晶硅层填充满开口208，第一部分11上的部分第二多晶硅层经过开口208与多晶硅栅206的第一部分接触，后续刻蚀第一部分11上第二多晶硅层和第一部分11的多晶硅栅206形成选择栅，第一部分11上剩余的具有开口的控制栅介质层207可以作为相邻选择栅之间的隔离层，刻蚀第二部分12上的第二多晶硅层形成控制栅，刻蚀第二部分12的多晶硅栅206形成浮栅，由于第一部分11和第二部分12上的第二多晶硅层的表面是齐平的，因此在形成选择栅和控制栅与浮栅时，减小了刻蚀的差异性，提高了形成的闪存器件的性能。
所述开口208的宽度小于多晶硅栅206的宽度（图7中相邻浅沟槽隔离结构203之间的多晶硅栅的横向尺寸），所述开口208部分位于第一部分的多晶硅栅206内。当开口208宽度小于多晶硅栅206的宽度，且所述开口208的宽度为多晶硅栅206宽度的0.6～0.85倍，所述开口208部分位于多晶硅栅206内时，后续形成的第二多晶硅填充满开口208时，开口内的第二多晶硅层与第一部分11的多晶硅栅206具有多个接触面，减小了第二多晶硅层与第一部分11的多晶硅栅206的接触电阻，并且增强了填充开口的第二多晶硅层与底部的多晶硅栅构成的选择栅的机械稳定性。
接着，请参考图9，在半导体衬底200的第二区域22表面上形成逻辑晶体管的栅介质层209。
所述栅介质层209的材料为氧化硅，本实施例中，所述栅介质层209的形成工艺为热氧化工艺。在发明的其他实施例中，所述栅介质层可以为其他的材料，所述栅介质层也可以采用其他的工艺形成所述栅介质层。
在形成栅介质层209的过程中以及工艺制程的空余时间，所述开口208底部的多晶硅栅206表面也会形成部分热氧化硅层和自然氧化层。多晶硅栅206表面的热氧化硅层和自然氧化层会影响后续形成的第二氧化硅层和多晶硅栅之间的界面态，影响后续形成的第二多晶硅层与多晶硅栅206之间的接触电阻。
接着，请参考图10，清洗所述开口208，去除开口208底部的多晶栅206表面的热氧化层和自然氧化层。
清洗所述开口208采用湿法刻蚀工艺，所述湿法刻蚀工艺采用稀释的氢氟酸溶液。
本实施例中，所述第二区域22的半导体衬底200包括第三区域和第四区域，第三区域和第四区域的半导体衬底200上需要形成不同厚度的栅介质层，在清洗开口209的同时去除第四区域的半导体衬底200上的栅介质层，第三区域的半导体衬底200上的剩余的栅介质层209构成第一栅介质层。
在清洗所述开口208之前在第三区域的半导体衬底200上和控制栅介质层207上形成图形化的光刻胶层，图形化的光刻胶层暴露出开口208和第四区域的半导体衬底200。
接着，请参考图11，在第四区域的半导体衬底200上形成第二栅介质层210；形成第二栅介质层210后，清洗所述开口208，去除开口208底部的多晶硅栅206表面的热氧化硅层和自然氧化层。
所述第二栅介质层210的材料为氧化硅，形成所述第二栅介质层210的工艺为热氧化硅。形成第二栅介质层210时，第一栅介质层209底部的部分硅也会被氧化形成氧化硅，使得第一栅介质层209的厚度会增加，从而使第一栅介质层209和第二栅介质层210具有不同的厚度，第一栅介质层209和第二栅介质层210构成栅介质层。在本发明的其他实施例中，所述第二栅介质层可以采用其他的材料，所述第二栅介质层也可以采用其他的工艺形成。
本实施例中，形成的第二栅介质层210的厚度为10～20埃，所述第一栅介质层209的厚度为21～30埃。
在形成第二栅介质层210后，清洗所述开口208，去除开口208底部的多晶硅栅206表面的热氧化硅层和自然氧化层，减小后续形成的第二多晶硅层与第一部分的多晶硅栅206的接触电阻。
清洗所述开口208之前，可以形成覆盖所述半导体衬底200的图形化的掩膜层，所述图形化的掩膜层暴露出开口208。
接着，请参考图12，形成覆盖所述栅介质层（包括第一栅介质层209和第二栅介质层210）、控制栅介质层207和半导体衬底200的第二多晶硅层211，所述第二多晶硅层211填充满开口208（参考图11）。
所述第二多晶硅层211的形成工艺为化学气相沉积。
第二区域22的半导体衬底200上的第二多晶硅层后续形成逻辑晶体管的栅电极。第一区域21的半导体衬底200上的部分第二多晶硅层（多晶硅栅的第二部分上）后续形成闪存器件的浮栅，第一区域21的半导体衬底200上的另一部分第二多晶硅层（多晶硅栅的第一部分上）后续形成闪存器件的部分选择栅。
参考图13和图14，图14为图13沿切割线AB方向的剖面结构示意图，刻蚀第二区域22的第二多晶硅层211（参考图12），形成逻辑晶体管的栅电极（包括第一栅电极215和第二栅电极214）；沿与多晶硅栅排布方向垂直的方向，刻蚀第一区域21的开口两侧的部分第二多晶硅层211（参考图12）、部分控制栅介质层207（参考图6）和第一部分11的多晶栅206（参考图6），形成位于开口区域（指填充开口的第二多晶硅层对应的半导体衬底区域）的选择栅213，刻蚀第二部分上的部分第二多晶硅层211和控制栅介质层207（参考图12）、第二部分12部分多晶硅栅206（参考图6），形成浮栅217、位于浮栅217上的控制栅介质层216、位于控制栅介质层216上的控制栅212。
所述第一区域21和第二区域的第二多晶硅层的刻蚀为同一刻蚀步骤或者不同的刻蚀步骤，刻蚀工艺为各向同性的干法刻蚀工艺，比如等离子刻蚀工艺。
刻蚀第二区域22的第二多晶硅层，在第一栅介质层209上形成第一逻辑晶体管的第一栅电极215，在第二栅介质层210上形成第二逻辑晶体管的第二栅电极214。第二逻辑晶体管和第一逻辑晶体管作为闪存器件的外围晶体管，本发明实施例，实现了闪存器件和逻辑晶体管的集成制作工艺。
所述浮栅217与半导体衬底200之间的隧穿氧化材料层构成隧穿氧化层218，选择栅213与半导体衬底200之间的隧穿氧化材料层构成选择栅介质层221。
本实施例中，所述选择栅213包括：位于选择栅氧化层221上的第一多晶硅层220、位于第一多晶硅层220上的隔离层222，隔离层222中具有暴露第一多晶硅层222表面的开口，所述隔离层222上的第二多晶硅层219，所述第二多晶硅层219填充满开口。所述开口可以部分位于第一多晶硅层220中。
闪存器件包括若干闪存单元，每个闪存单元包括一个存储栅极堆叠和与存储栅极堆叠相邻的一个选择栅极堆叠，所述存储栅极堆叠包括位于半导体衬底200上的隧穿氧化硅层218、位于隧穿氧化层218上的浮栅217、位于浮栅217上的控制栅介质层216和位于控制栅介质层上的控制栅212，所述选择栅堆叠包括位于半导体衬底200上的选择栅氧化层221、位于选择栅氧化层221上的第一多晶硅层220、位于第一多晶硅层220上的隔离层222，隔离层222中具有暴露第一多晶硅层222表面的开口，和位于所述隔离层222上的第二多晶硅层219，所述第二多晶硅层219填充满开口。
结合参考图13、图14和图15，图15为图13沿切割线CD方向的剖面结构示意图，本实施例中形成的控制栅212横跨多个浮栅217，控制栅212和浮栅217之间具有控制栅介质层216。多个浮栅217可以为闪存器件的沿行或者列排布的若干闪存单元中的浮栅。在本发明的其他实施例中，所述不同浮栅上217上的控制栅也可以通过刻蚀断开。
结合参考图13、图14和图16，图16为图13沿切割线EF方向的剖面结构示意图，本实施例中第二多晶硅层219横跨多个选择栅，所述多个选择栅213包括位于半导体衬底200上的若干第一多晶硅层220，相邻第一多晶硅层220之间具有凹槽、覆盖所述第一多晶硅层220的侧壁和底部和浅沟槽隔离结构203的隔离层222，所述隔离层222中具有暴露出每个第一多晶硅层220顶部表面的若干开口，位于隔离层22上的第二多晶硅层219，第二多晶硅层219填充满开口和凹槽。在本发明的其他实施例中，通过刻蚀所述第二多晶硅219，可以将多个选择栅断开。
综上，本发明半导体结构的形成方法实现了逻辑晶体管和闪存器件的集成制作工艺，本发明半导体结构的形成方法在半导体衬底的第二区域表面上形成逻辑晶体管的栅介质层后，清洗半导体衬底的第一区域的控制栅介质层中形成的开口，能够去除开口底部的多晶硅栅表面形成热氧化层和自然氧化层，在形成覆盖所述控制栅介质层并填充开口的第二多晶硅层，减小了第二多晶硅层和多晶硅栅的接触电阻，使得通过刻蚀第二多晶硅层和多晶硅栅形成的选择栅的接触电阻也减小，提高了闪存器件的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述半导体衬底的第一区域上形成若干平行排布的多晶硅栅，每个多晶硅栅包括若干第一部分和与第一部分相邻的第二部分；
形成覆盖所述多晶硅栅表面和第一区域的半导体衬底表面的控制栅介质层；
刻蚀多晶硅栅的第一部分上的部分控制栅介质层，在控制栅介质层中形成暴露出多晶硅栅的第一部分的部分表面的开口；
在半导体衬底的第二区域表面上形成逻辑晶体管的栅介质层；
在形成栅介质层后，清洗所述开口；
形成覆盖所述栅介质层、控制栅介质层和半导体衬底的第二多晶硅层，所述第二多晶硅层填充满开口；
刻蚀第二区域的第二多晶硅层，形成逻辑晶体管的栅电极；
沿与多晶硅栅排布方向垂直的方向刻蚀第一区域的第二多晶硅层和第一部分和第二部分的多晶硅栅，形成浮栅、位于浮栅上的控制栅、以及位于开口区域的选择栅。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述多晶硅栅和控制栅介质层的形成过程为：在所述半导体衬底上形成硬掩膜层，所述硬掩膜层中具有暴露第一区域和第二区域的半导体衬底表面的若干第一开口；沿第一开口刻蚀所述半导体衬底，在第一区域和第二区域的半导体衬底中形成若干第一凹槽；在第一凹槽和第一开口中填充满隔离材料，形成浅沟槽隔离结构；去除所述硬掩膜层，在浅沟槽隔离结构之间形成第二凹槽；在第二凹槽中形成填充满第二凹槽的第一多晶硅层；回刻蚀第一区域的浅沟槽隔离结构，形成第三凹槽，在所述第三凹槽的侧壁和底部以及第一多晶硅层表面形成控制栅介质材料层；去除第二区域的半导体衬底上的控制栅介质层材料层、第一多晶硅层和部分浅沟槽隔离结构，在第二区域的半导体衬底上形成若干多晶硅栅，和位于多晶硅栅表面的控制栅介质层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在第二凹槽中形成第一多晶硅层之前，还包括：在所述第二凹槽底部的半导体衬底上形成隧穿氧化层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，清洗所述开口采用湿法清洗。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，湿法清洗采用的溶液为稀释的氢氟酸。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述开口的宽度小于多晶硅栅的宽度。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述开口的宽度为多晶硅栅宽度的0.6～0.85倍。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述控制栅介质层为多层堆叠结构。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述控制栅介质层为氧化硅层、氮化硅层和氧化硅层的三层堆叠结构。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二区域的半导体衬底包括第三区域和第四区域。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成控制栅介质层后，对第二区域的半导体衬底分别进行第一离子注入和第二离子注入，分别形成第一阱区和第二阱区。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一离子注入和第二离子注入的掺杂的离子类型相同或不相同。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，所述栅介质层包括第一栅介质层和第二栅介质层，在第三区域的半导体衬底上形成第一逻辑晶体管的第一栅介质层；在第四区域的半导体衬底上形成第二逻辑晶体管的第二栅介质层，第一栅介质层和第二栅介质层的厚度不相同。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成第一栅介质层后，清洗所述开口底部的多晶硅栅。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，形成第二栅介质层后清洗所述开口底部的多晶硅栅。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一栅介质层和第二栅介质层的形成工艺为热氧化。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，第二栅介质层的厚度为10～20埃，所述第一栅介质层的厚度为21～30埃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201310745866.0A CN104752361B (zh) | 2013-12-30 | 2013-12-30 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201310745866.0A CN104752361B (zh) | 2013-12-30 | 2013-12-30 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104752361A true CN104752361A (zh) | 2015-07-01 |
| CN104752361B CN104752361B (zh) | 2019-02-12 |
Family
ID=53591835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310745866.0A Active CN104752361B (zh) | 2013-12-30 | 2013-12-30 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104752361B (zh) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |