CN105097704A - 闪存器件及其形成方法 - Google Patents

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Abstract

一种闪存器件及其形成方法，所述闪存器件的形成方法，包括：提供半导体衬底，在半导体衬底上形成第一多晶硅层；在第一多晶硅层上形成硬掩膜层；刻蚀硬掩膜层和第一多晶硅层，在硬掩膜层和第一多晶硅层中形成若干第一开口；沿第一开口刻蚀半导体衬底，在半导体衬底中形成若干沟槽；氧化第一开口暴露的第一多晶硅层的侧壁，在第一多晶硅层的两侧侧壁上形成侧壁氧化硅层；在第一开口和沟槽中填充满隔离材料，形成浅沟槽隔离结构；去除所述硬掩膜层和未氧化的第一多晶硅层，形成第二开口；在第二开口底部的半导体衬底上形成浮栅氧化硅层；在浮栅氧化硅层上形成浮栅。本发明的方法防止形成的浮栅氧化硅层边缘的击穿和泄露问题的产生。

Description

闪存器件及其形成方法
技术领域
本发明涉及存储器领域，特别涉及一种闪存器件及其形成方法。
背景技术
非易失性存储器(Non-VolatileMemory，NVM)的特点是在断电时不会丢失内容。闪速存储器(FlashMemory)就是一类闪存器件，即使在供电电源关闭后仍能保持片内信息；而诸如DRAM(DynamicRandomAccessMemory，动态随机存取存储器)、SRAM(StaticRandom-AccessMemory，静态随机存取存储器)这类易失性存储器，当供电电源关闭时片内信息随即丢失。闪速存储器及其它类闪存器件的特点，与EPROM(Erasableprogrammablereadonlymemory，可擦可编程只读存储器)相比较，闪速存储器具有明显的优势——电可擦除和可重复编程，而不需要特殊的高电压(某些第一代闪速存储器也要求高电压来完成擦除和/或编程操作)；与EEPROM(Electricallyerasableprogrammablereadonlymemory，电可擦可编程只读存储器)相比较，闪速存储器具有成本低、密度大的特点。
参考图1，图1为现有的闪存器件形成方法的流程示意图，包括：步骤S101，提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层中具有若干第一开口，第一开口暴露出半导体衬底的表面；步骤S102，沿第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干凹槽；步骤S103，在第一开口和凹槽中填充满隔离材料，形成浅沟槽隔离结构；步骤S104，去除所述硬掩膜层，在相邻隔离结构之间形成第二开口，第二开口暴露出底部的半导体衬底；步骤S105，在第二开口底部的半导体衬底上形成浮栅氧化硅层；步骤S106，在浮栅氧化硅层上形成浮栅。
上述方法形成的闪速器件，请参考图2，包括：半导体衬底100，所述半导体衬底100上具有浮栅氧化硅层102；位于浮栅氧化硅层102上的浮栅105；位于浮栅105之间和部分半导体衬底100内的浅沟槽隔离结构101，所述浅沟槽隔离结构101的表面与浮栅105的表面平齐。
但是，上述方法形成的闪存器件的性能仍有待提高。
发明内容
本发明解决的问题是怎样提高闪存器件的性能。
为解决上述问题，本发明提供闪存器件的形成方法，包括：提供半导体衬底，在所述半导体衬底上形成第一多晶硅层；在所述第一多晶硅层上形成硬掩膜层；刻蚀所述硬掩膜层和第一多晶硅层，在所述硬掩膜层和第一多晶硅层中形成若干第一开口；沿第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干沟槽；氧化第一开口暴露的第一多晶硅层的侧壁，在第一多晶硅层的两侧侧壁上形成侧壁氧化硅层；在第一开口和沟槽中填充满隔离材料，形成浅沟槽隔离结构，所述浅沟槽隔离结构覆盖所述侧壁氧化硅层；去除所述硬掩膜层和未氧化的第一多晶硅层，形成第二开口；在第二开口底部的半导体衬底上形成浮栅氧化硅层；在浮栅氧化硅层上形成浮栅。
可选的，氧化第一开口暴露的第一多晶硅层的工艺为热氧化。
可选的，所述热氧化采用的气体为氧气，气体流量为0.01-50slm，温度为500-1500℃，压强50-200Torr。
可选的，在形成侧壁氧化硅层的同时，在所述沟槽的侧壁和底部表面上形成衬垫氧化层。
可选的，所述侧壁氧化硅层的宽度为1～30埃。
可选的，所述第一多晶硅层的厚度为400-1000埃。
可选的，所述浮栅的形成过程为：形成覆盖所述浅沟槽隔离结构、侧壁氧化硅层和半导体衬底的第二多晶硅层，所述第二多晶硅层填充满第二开口；采用化学机械研磨工艺平坦化所述第二多晶硅层和部分浅沟槽隔离结构，直至暴露出侧壁氧化硅层表面，形成浮栅。
可选的，所述第二开口包括相互贯穿的底部和上部，第二开口的底部位于侧壁氧化硅层之间，上部位于侧壁氧化硅层上方，所述第二开口底部的宽度小于上部的宽度。
可选的，所述浮栅包括第一部分、和位于第一部分上的第二部分，第一部分填充第二开口的底部并与浮栅氧化硅层接触，第二部分填充第二开口的上部，第一部分的宽度小于第二部分的宽度。
可选的，所述浮栅的形成过程为：形成覆盖所述浅沟槽隔离结构、侧壁氧化硅层和半导体衬底的第二多晶硅层，所述第二多晶硅层填充满第二开口；采用化学机械研磨工艺平坦化所述第二多晶硅层，以所述浅沟槽隔离结构为停止层，形成浮栅。
可选的，所述浮栅的厚度为400～1000埃。
可选的，所述硬掩膜层为单层或多层堆叠结构。
可选的，所述硬掩膜层为双层堆叠结构，所述硬掩膜层包括位于第一多晶硅层上的氮化硅层和位于氮化硅层上的氧化硅层。
可选的，去除所述硬掩膜层和未氧化的第一多晶硅层的工艺为湿法刻蚀。
可选的，去除所述未氧化的第一多晶硅层采用的溶液为KOH溶液或者TMAH溶液。
可选的，所述浅沟槽隔离结构的形成过程为：形成覆盖所述硬掩膜层表面的隔离材料层，隔离材料层还填充满第一开口和沟槽；采用化学机械研磨工艺平坦化所述隔离材料层，以所述硬掩膜层为停止层，形成浅沟槽隔离结构。
本发明还提供了一种闪存器件，包括：半导体衬底；所述半导体衬底中具有若干沟槽，相邻沟槽之间半导体衬底为有源区；位于有源区上的浮栅氧化硅层；位于有源区上的浮栅氧化硅层上的浮栅，所述浮栅包括第一部分、和位于第一部分上的第二部分，第一部分与浮栅氧化硅层接触，第一部分的宽度小于第二部分的宽度，且第一部分的宽度小于浮栅氧化层的宽度；填充满沟槽的浅沟槽隔离结构。
可选的，所述浮栅氧化硅层的宽度等于或大于有源区的宽度。
可选的，所述浮栅的第一部分侧壁上具有侧壁氧化硅层，所述侧壁氧化硅层与浮栅氧化层的边缘接触。
可选的，所述浮栅的第一部分宽度与第二部分的宽度差值的大小为1～30埃。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的闪存器件的形成方法，通过形成第一多晶硅层，在第一多晶硅层的侧壁上形成侧壁氧化硅层，在去除第一多晶硅层时，侧壁氧化硅层保留在第二开口侧壁，在第二开口底部的半导体衬底上形成浮栅氧化硅层时，所述侧壁氧化硅层能补偿形成的浮栅氧化硅层边缘的厚度，并且由于侧壁氧化硅层的存在，相邻浅沟槽隔离结构之间形成的第二开口底部的宽度小于沟槽之间半导体衬底的宽度，使得形成的浮栅的底部的宽度小于沟槽之间半导体衬底的宽度(或者浮栅氧化硅层的宽度)，防止了浮栅氧化硅层边缘的击穿和电流泄露问题的产生。
进一步，所述侧壁氧化硅层的宽度为1～30埃，侧壁氧化硅层太厚的话后续形成的浮栅的宽度会减小，闪存器件的性能受到影响，侧壁氧化硅层太薄的话，侧壁氧化硅层对浮栅氧化层的补偿作用会很弱。
附图说明
图1为现有的闪存器件形成方法的流程示意图；
图2为现有的闪存器件结构示意图；
图3～图11为本发明实施例闪存器件形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有技术形成的闪存器件的性能仍有待提高，比如现有技术形成的闪存器件的浮栅氧化硅层容易存在与时间相关的介质击穿的问题(TimeDependedDielectricBreakdown，TDDB)，以及电流泄露(leakage)问题。
经研究发现，闪存器件产生介质击穿和泄露的原因为：现有技术采用热氧化形成浮栅氧化硅层，形成的浮栅氧化硅层会存在边缘厚度较薄的问题，体现为浮栅氧化硅层边缘区域(与浅沟槽隔离结构交界处)的厚度与小于浮栅氧化硅层中间区域的厚度。具体请参考2，图2中的浮栅氧化硅层102与浅沟槽隔离结构相接触区域11的厚度明显会小于浮栅氧化硅层102中间区域的厚度。浮栅氧化硅层102的边缘区域的厚度较薄，在后续形成浮栅后，闪存器件在工作时，浮栅中存储的电子会从浮栅氧化硅层102的较薄的区域泄露到半导体衬底中。
进一步研究发现，浮栅氧化硅层边缘区域的厚度较薄的原因与闪存器件的形成过程是密切相关的，在半导体衬底上形成浅沟槽隔离结构后，去除相邻隔离结构之间的掩膜层形成第二开口，然后再第二开口底部的半导体衬底上形成浮栅氧化硅层，形成浮栅氧化硅层采用热氧化工艺，在进行热氧化时，由于边缘效应的影响，在第二开口底部的边缘区域的半导体衬底上形成浮栅氧化硅层的生长速率要小于在第二开口底部的中间区域的半导体衬底上形成浮栅氧化硅层的生长速率，从而使得形成的浮栅氧化硅层边缘区域(第二开口底部边缘区域或者与浅沟槽隔离结构交界处)的厚度与小于浮栅氧化硅层中间区域(第二开口底部中间区域)的厚度。
为此，本发明提供了一种闪存器件及其形成方法，通过在半导体衬底上形成第一多晶硅层和位于第一多晶硅层的上形成硬掩膜层；在硬掩膜层和第一多晶硅层形成若干第一开口；沿第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干沟槽后，氧化第一开口暴露的第一多晶硅层，在第一多晶硅层的两侧侧壁上形成侧壁氧化硅层；在第一开口和沟槽中填充满隔离材料，形成浅沟槽隔离结构，所述浅沟槽隔离结构覆盖所述氧化硅层；去除所述硬掩膜层和未氧化的第一多晶硅层，形成第二开口；在第二开口底部的半导体衬底上形成浮栅氧化硅层；在浮栅氧化硅层上形成浮栅。本发明的闪存器件的形成方法，通过形成第一多晶硅层，在第一多晶硅层的侧壁上形成侧壁氧化硅层，在去除第一多晶硅层时，侧壁氧化硅层保留在第二开口侧壁，在第二开口底部的半导体衬底上形成浮栅氧化硅层时，所述侧壁氧化硅层能补偿形成的浮栅氧化硅层边缘的厚度，并且由于侧壁氧化硅层的存在，相邻浅沟槽隔离结构之间形成的第二开口底部的宽度小于沟槽之间半导体衬底的宽度，使得形成的浮栅的底部的宽度小于沟槽之间半导体衬底的宽度(或者浮栅氧化硅层的宽度)，防止了浮栅氧化硅层边缘的击穿和泄露问题的产生。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图3～图11为本发明实施例闪存器件形成过程的剖面结构示意图。
请参考图3，提供半导体衬底200，在所述半导体衬底200上形成第一多晶硅层202；在所述第一多晶硅层202上形成硬掩膜层203。
所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底200的材料为硅。
所述第一多晶硅层202后续用于形成侧壁氧化硅层，所述第一多晶硅层202的厚度为100～1000埃。在一实施例中，所述第一多晶硅层202可以为100～400埃，比如可以为100埃、200埃、300埃、400埃，后续通过第一多晶硅层202的厚度和硬掩膜层的后续定义形成的浮栅的厚度。在另一实施例中，所述第一多晶硅层202可以为400～1000埃，比如可以为500埃、600埃、700埃、800埃、900埃，后续可以直接通过第一多晶硅层202的厚度定义浮栅的厚度。
第一多晶硅层202可以通过化学气相沉积工艺形成。
在半导体衬底200上形成第一多晶硅层202之前，还可以在半导体衬底200上形成一层薄的保护氧化硅层201，所述保护氧化硅层201可以作为后续刻蚀硬掩膜层203和第一多晶硅层202时的停止层，以及对第二开口底部的半导体衬底200进行离子注入形成有源区时的保护层。
在形成第一多晶硅层202后，在第一多晶硅层202上形成硬掩膜层203，所述硬掩膜层203作为后续刻蚀第一多晶硅层202时的掩膜。
所述硬掩膜层203的材料与后续形成的侧壁氧化硅层的材料不相同，以使后续在去除硬掩膜层203时，使得硬掩膜层203材料与侧壁氧化硅层具有高的刻蚀选择比，从而保持侧壁氧化硅层的完整性。
所述硬掩膜层203可以为单层或多层堆叠结构，硬掩膜层203为单层结构时，所述硬掩膜层203的材料可以SiN、SiON、SiCN、SiC、TiN、TaN、SiCO或BN。所述硬掩膜层203为多层堆叠结构时，所述硬掩膜层203的最底层的材料与侧壁氧化硅层的材料不相同，比如所述硬掩膜层可以为双层堆叠结构，双层堆叠结构包括位于第一多晶硅层上的氮化硅层和位于氮化硅层上的氧化硅层。
本实施例中，所述硬掩膜层203为单层的氮化硅层。
参考图4，刻蚀所述硬掩膜层203和第一多晶硅层202，在所述硬掩膜层203和第一多晶硅层202中形成若干第一开口204。
在刻蚀所述硬掩膜层203和第一多晶硅层202之前，在所述硬掩膜层203上形成图形化的光刻胶层，然后以所述图形化的光刻胶层位掩膜刻蚀所述硬掩膜层203和第一多晶硅层202。本实施例中，在刻蚀所述第一多晶硅层202时，同时刻蚀半导体衬底200上的氧化硅层201。
刻蚀所述硬掩膜层203和第一多晶硅层202采用等离子刻蚀工艺，刻蚀硬掩膜层203采用的气体为CF4、CHF3、C4F8和C4F6中的一种或几种，刻蚀所述第一多晶硅层202采用的气体为Cl2或HBr中的一种或几种。
参考图5，沿第一开口204刻蚀所述半导体衬底200，在半导体衬底200中形成若干沟槽205。
刻蚀所述半导体衬底200采用等离子体刻蚀工艺，等离子体刻蚀工艺采用的气体为Cl2或HBr中的一种或几种。
所述沟槽205中后续形成浅沟槽隔离结构，相邻沟槽205之间的半导体衬底200为有源区，后续在有源区上形成闪存器件，所述沟槽205中形成的浅沟槽隔离结构用于电学隔离相邻的有源区。
参考图6，氧化第一开口204暴露的第一多晶硅层202的侧壁，在第一多晶硅层202的两侧侧壁上形成侧壁氧化硅层206。
氧化第一开口204暴露的第一多晶硅层202的工艺为热氧化，所述热氧化采用的气体为氧气气体流量为0.01-50slm，温度为500-1500℃，压强50-200Torr，使得形成的侧壁氧化硅层206与未被氧化的第一多晶硅层202具有较好的接触界面，后续在去除未被氧化的第一多晶硅层202形成第二开口时，使得第二开口具有较好的侧壁形貌，当在第二开口内形成浮栅时使得浮栅具有较好的侧壁形貌。
所述侧壁氧化硅层206的宽度为1～30埃，侧壁氧化硅层206太厚的话后续形成的浮栅的宽度会减小，闪存器件的性能受到影响，侧壁氧化硅层206太薄的话，侧壁氧化硅层206对浮栅氧化层的补偿作用会很弱。
本发明实施例中，在形成侧壁氧化硅层206的同时，在所述沟槽205的侧壁和底部表面上形成衬垫氧化层212。
在本发明的其他实施例中，氧化第一开口204暴露的第一多晶硅层202的侧壁，形成侧壁氧化硅层206的步骤可以在形成第一开口204之后，形成沟槽205之前进行，在形成侧壁氧化硅层206时不要考虑沟槽205中形成的衬垫氧化层的厚度，便于对形成的侧壁氧化硅层206的宽度进行控制，使形成的侧壁氧化硅层206宽度大于衬垫氧化层的厚度，从而可以使得形成的侧壁氧化硅层206的两内壁之间的距离小于有源区(相邻沟槽205之间的半导体衬底)的宽度，后续在形成浮栅时，使得浮栅的第一部分的宽度小于浮栅氧化层的宽度，并且浮栅第一部分的宽度小于有源区的宽度，浮栅氧化层的宽度大于或等于有源区的宽度。
参考图7，在第一开口204(参考图6)和沟槽205(参考图6)中填充满隔离材料，形成浅沟槽隔离结构207，所述浅沟槽隔离结构207覆盖所述侧壁氧化硅层206。
所述浅沟槽隔离结构207的材料与硬掩膜层203的材料不相同，后续在去除硬掩膜层203时，硬掩膜层203材料相对于隔离材料具有高的刻蚀选择比，本实施例所述浅沟槽隔离结构207的材料为氧化硅。在本发明的其他实施例中，所述浅沟槽隔离结构可以为其他合适的材料。
浅沟槽隔离结构207形成的具体过程为：形成覆盖所述硬掩膜层203的隔离材料层，所述隔离材料层填充满第一开口204和沟槽205；采用化学机械研磨工艺平坦化所述隔离材料层，以硬掩膜层203为停止层，在第一开口204和沟槽205内形成浅沟槽隔离结构207。
在本发明的其他实施例中，当所述硬掩膜层203为氮化硅层和氧化硅层的双层堆叠结构时，在进行化学机械研磨平坦化所述隔离材料层时，可以以氮化硅层表面为停止层，同时研磨去除氮化硅层表面的氧化硅层掩膜。
参考图8，去除所述硬掩膜层203(参考图7)和未氧化的第一多晶硅层202(参考图7)，形成第二开口208。
去除所述硬掩膜层203和第一多晶硅层202采用的工艺为湿法刻蚀。
本实施例中，去除所述硬掩膜层203采用的刻蚀溶液为浓磷酸。
去除所述未氧化的第一多晶硅层202采用的溶液为KOH溶液或者TMAH溶液。所述KOH溶液或者TMAH溶液的质量百分比为5％～15％。
在去除所述硬掩膜层203和未氧化的第一多晶硅层202后，侧壁氧化硅层206保留在第二开口208两侧，因而，本发明实施例形成的第二开口208包括相互贯穿的底部和上部，第二开口208的底部位于侧壁氧化硅层206之间，上部位于侧壁氧化硅层206上方，所述第二开口208底部的宽度小于上部的宽度，后续在第二开口208内形成浮栅时，所述浮栅也会包括第一部分和第二部分，浮栅的第一部分填充第二开口的下部，浮栅的第二部分填充第二开口的上部，浮栅第一部分的宽度小于第二部分的宽度。
在形成第二开口208后，还包括，对第二开口208底部的半导体衬底200进行离子注入，在第二开口208底部的半导体衬底200中掺杂杂质离子，形成有源区。
参考图9，在进行离子注入后，还包括去除所述半导体衬底200上的保护氧化硅层201(参考图8)；然后再第二开口208底部的半导体衬底200上形成浮栅氧化硅层210。
本发明实施例中，由于保护氧化硅层201的厚度很薄，在去除保护氧化硅层201时，侧壁氧化硅层206和浅沟槽隔离结构207的损耗忽略不计。
在本发明的其他实施例中，在去除所述保护氧化硅层201之前，在所述浅沟槽隔离结构207和侧壁氧化硅层206上形成光刻胶掩膜，光刻胶掩膜具有暴露保护氧化硅层201的开口，然后采用湿法或干法刻蚀工艺去除开口底部的保护氧化硅层201。
湿法刻蚀所述保护氧化硅层201可以采用稀释的氢氟酸溶液，干法刻蚀(比如：等离子刻蚀工艺)所述保护氧化硅层201采用的刻蚀气体可以为CF4、CHF3或C4F8等。
在形成浮栅氧化硅层210时，所述侧壁氧化硅层206会沿半导体衬底200的表面方向补偿所述浮栅氧化硅层210，浮栅氧化硅层210与侧壁氧化硅层206连为一体，防止形成的浮栅氧化硅层210的边缘的厚度较薄，并使得形成的浮栅氧化硅层210的宽度大于第二开口208底部的宽度，相应的后续在第二开口208中形成浮栅时，所述浮栅氧化硅层210的宽度会大于浮栅第一部分的宽度，防止闪存器件工作时，产生浮栅氧化硅层边缘的击穿和泄露问题。
形成所述浮栅氧化硅层210的工艺为热氧化，所述热氧化包括炉管氧化和等离子氧化。
参考图10和图11，形成覆盖所述浅沟槽隔离结构207、侧壁氧化硅层206和半导体衬底200的第二多晶硅层209，所述第二多晶硅层209填充满第二开口208(参考图9)；采用化学机械研磨工艺平坦化所述第二多晶硅层209，以所述浅沟槽隔离结构207为停止层，在浮栅氧化硅层210上形成浮栅211。
所述第二多晶硅层209的形成工艺为化学气相沉积。由于第二开口208的上部的宽度大于底部的宽度，在化学气相沉积形成第二多晶硅层209时，防止第二多晶硅材料堵塞第二开口的开口，而在第二多晶硅层209中形成孔洞。
形成的浮栅211的厚度为400～1000埃。
所述浮栅211包括第一部分、和位于第一部分上的第二部分，第一部分填充第二开口208(参考图9)的底部并与浮栅氧化硅层210接触，第二部分填充第二开口208的上部，浮栅211的第一部分的宽度小于第二部分的宽度，并且浮栅211的第一部分的宽度小于浮栅氧化硅层210的宽度，通过浮栅氧化硅层210和侧壁氧化硅层206更好的隔离浮栅211与半导体衬底200，防止闪存器件在非工作状态下，浮栅中存储的电子泄露到半导体衬底中。
在本发明的其他实施例中，所述浮栅的形成过程为：形成覆盖所述浅沟槽隔离结构、侧壁氧化硅层和半导体衬底的第二多晶硅层，所述第二多晶硅层填充满第二开口；采用化学机械研磨工艺平坦化所述第二多晶硅层和部分浅沟槽隔离结构，直至暴露出侧壁氧化硅层表面，形成浮栅。
上述方法形成的闪存器件，请参考图11，包括：
半导体衬底200；
所述半导体衬底200中具有若干沟槽，相邻沟槽之间半导体衬底为有源区；
位于有源区上的浮栅氧化硅层210；
位于有源区上的浮栅氧化硅层210上的浮栅211，所述浮栅211包括第一部分、和位于第一部分上的第二部分，第一部分与浮栅氧化硅层210接触，第一部分的宽度小于第二部分的宽度，且第一部分的宽度小于浮栅氧化层210的宽度；
填充满沟槽的浅沟槽隔离结构207。
具体的，所述浮栅氧化硅层210的宽度可以等于或大于有源区的宽度。
所述浮栅211的第一部分侧壁上具有侧壁氧化硅层206，所述侧壁氧化硅层206与浮栅氧化层210的边缘接触。
所述浮栅211的第一部分宽度与第二部分宽度的差值大小为1～30埃。
所述侧壁氧化硅层206的宽度为1～30埃，高度为100～1000埃。
所述浅沟槽隔离结构207还可以填充相邻浮栅211之间的开口，并覆盖所述侧壁氧化硅层206。
所述沟槽的侧壁和底部表面还可以具有衬垫氧化层212衬垫氧化层212。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种闪存器件的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成第一多晶硅层；
在所述第一多晶硅层上形成硬掩膜层；
刻蚀所述硬掩膜层和第一多晶硅层，在所述硬掩膜层和第一多晶硅层中形成若干第一开口；
沿第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干沟槽；
氧化第一开口暴露的第一多晶硅层的侧壁，在第一多晶硅层的两侧侧壁上形成侧壁氧化硅层；
在第一开口和沟槽中填充满隔离材料，形成浅沟槽隔离结构，所述浅沟槽隔离结构覆盖所述侧壁氧化硅层；
去除所述硬掩膜层和未氧化的第一多晶硅层，形成第二开口；
在第二开口底部的半导体衬底上形成浮栅氧化硅层；
在浮栅氧化硅层上形成浮栅。
2.如权利要求1所述的闪存器件的形成方法，其特征在于，氧化第一开口暴露的第一多晶硅层的工艺为热氧化。
3.如权利要求2所述的闪存器件的形成方法，其特征在于，所述热氧化采用的气体为氧气，气体流量为0.01-50slm，温度为500-1500℃，压强50-200Torr。
4.如权利要求2所述的闪存器件的形成方法，其特征在于，在形成侧壁氧化硅层的同时，在所述沟槽的侧壁和底部表面上形成衬垫氧化层。
5.如权利要求2所述的闪存器件的形成方法，其特征在于，其特征在于，所述侧壁氧化硅层的宽度为1～30埃。
6.如权利要求1所述的闪存器件的形成方法，其特征在于，所述第一多晶硅层的厚度为400-1000埃。
7.如权利要求6所述的闪存器件的形成方法，其特征在于，所述浮栅的形成过程为：形成覆盖所述浅沟槽隔离结构、侧壁氧化硅层和半导体衬底的第二多晶硅层，所述第二多晶硅层填充满第二开口；采用化学机械研磨工艺平坦化所述第二多晶硅层和部分浅沟槽隔离结构，直至暴露出侧壁氧化硅层表面，形成浮栅。
8.如权利要求1所述的闪存器件的形成方法，其特征在于，所述第二开口包括相互贯穿的底部和上部，第二开口的底部位于侧壁氧化硅层之间，上部位于侧壁氧化硅层上方，所述第二开口底部的宽度小于上部的宽度。
9.如权利要求8所述的闪存器件的形成方法，其特征在于，所述浮栅包括第一部分、和位于第一部分上的第二部分，第一部分填充第二开口的底部并与浮栅氧化硅层接触，第二部分填充第二开口的上部，第一部分的宽度小于第二部分的宽度。
10.如权利要求9所述的闪存器件的形成方法，其特征在于，所述浮栅的形成过程为：形成覆盖所述浅沟槽隔离结构、侧壁氧化硅层和半导体衬底的第二多晶硅层，所述第二多晶硅层填充满第二开口；采用化学机械研磨工艺平坦化所述第二多晶硅层，以所述浅沟槽隔离结构为停止层，形成浮栅。
11.如权利要求1所述的闪存器件的形成方法，其特征在于，所述浮栅的厚度为400～1000埃。
12.如权利要求1所述的闪存器件的形成方法，其特征在于，所述硬掩膜层为单层或多层堆叠结构。
13.如权利要求12所述的闪存器件的形成方法，其特征在于，所述硬掩膜层为双层堆叠结构，所述硬掩膜层包括位于第一多晶硅层上的氮化硅层和位于氮化硅层上的氧化硅层。
14.如权利要求1所述的闪存器件的形成方法，其特征在于，去除所述硬掩膜层和未氧化的第一多晶硅层的工艺为湿法刻蚀。
15.如权利要求14所述的闪存器件的形成方法，其特征在于，去除所述未氧化的第一多晶硅层采用的溶液为KOH溶液或者TMAH溶液。
16.如权利要求1所述的闪存器件的形成方法，其特征在于，所述浅沟槽隔离结构的形成过程为：形成覆盖所述硬掩膜层表面的隔离材料层，隔离材料层还填充满第一开口和沟槽；采用化学机械研磨工艺平坦化所述隔离材料层，以所述硬掩膜层为停止层，形成浅沟槽隔离结构。
17.一种闪存器件，其特征在于，包括：
半导体衬底；
所述半导体衬底中具有若干沟槽，相邻沟槽之间半导体衬底为有源区；
位于有源区上的浮栅氧化硅层；
位于有源区上的浮栅氧化硅层上的浮栅，所述浮栅包括第一部分、和位于第一部分上的第二部分，第一部分与浮栅氧化硅层接触，第一部分的宽度小于第二部分的宽度，且第一部分的宽度小于浮栅氧化层的宽度；
填充满沟槽的浅沟槽隔离结构。
18.如权利要求17所述的闪存器件，其特征在于，所述浮栅氧化硅层的宽度等于或大于有源区的宽度。
19.如权利要求18所述的闪存器件，其特征在于，所述浮栅的第一部分侧壁上具有侧壁氧化硅层，所述侧壁氧化硅层与浮栅氧化层的边缘接触。
20.如权利要求19所述的闪存器件，其特征在于，所述浮栅的第一部分宽度与第二部分的宽度差值的大小为1～30埃。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107316808A (zh) * 2016-04-25 2017-11-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN108649013A (zh) * 2018-04-25 2018-10-12 睿力集成电路有限公司 有源区的形成方法
CN109659222A (zh) * 2017-10-10 2019-04-19 联华电子股份有限公司 半导体装置的形成方法
CN109755246A (zh) * 2017-11-03 2019-05-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN109786383A (zh) * 2017-11-13 2019-05-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法和半导体结构
CN110838490A (zh) * 2018-08-17 2020-02-25 北京兆易创新科技股份有限公司 一种浮栅存储器的制备方法和浮栅存储器
TWI700744B (zh) * 2019-08-30 2020-08-01 華邦電子股份有限公司 半導體結構及其形成方法
CN112201660A (zh) * 2020-11-12 2021-01-08 上海华虹宏力半导体制造有限公司 闪存器件的形成方法
CN112635470A (zh) * 2019-10-09 2021-04-09 华邦电子股份有限公司 半导体结构及其形成方法
CN113394270A (zh) * 2021-07-16 2021-09-14 杭州士兰集成电路有限公司 一种半导体器件的隔离结构及其制造方法
US11664438B2 (en) 2019-11-05 2023-05-30 Winbond Electronics Corp. Semiconductor structure and method for forming the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742171B (zh) * 2016-03-03 2018-09-28 上海格易电子有限公司 一种浮栅及其制备方法
US10312137B2 (en) * 2016-06-07 2019-06-04 Applied Materials, Inc. Hardmask layer for 3D NAND staircase structure in semiconductor applications
TWI680496B (zh) 2016-09-13 2019-12-21 美商應用材料股份有限公司 高壓縮/拉伸的翹曲晶圓上的厚鎢硬遮罩膜沉積
CN110249410B (zh) * 2017-02-01 2023-07-04 应用材料公司 用于硬掩模应用的硼掺杂碳化钨
TWI713961B (zh) 2018-01-15 2020-12-21 美商應用材料股份有限公司 針對碳化鎢膜改善附著及缺陷之技術
CN110335867B (zh) * 2018-03-07 2021-07-02 上海格易电子有限公司 一种nor闪存器件及其制备方法
CN111627810B (zh) * 2020-06-05 2022-10-11 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法
CN112038230A (zh) * 2020-11-05 2020-12-04 晶芯成(北京)科技有限公司 一种半导体外延结构及其制备方法
CN112786600B (zh) * 2021-03-12 2023-05-19 长江存储科技有限责任公司 三维存储器、电路芯片及其制备方法
CN113488478A (zh) * 2021-06-09 2021-10-08 华虹半导体(无锡)有限公司 NORD Flash器件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6458658B1 (en) * 1999-01-27 2002-10-01 Sandisk Corporation Control of floating gate oxide growth by use of an oxygen barrier
US20030013250A1 (en) * 2001-07-13 2003-01-16 Vanguard International Semiconductor Corporation Nonvolatile memory device and manufacturing method thereof
US20050012172A1 (en) * 2000-10-25 2005-01-20 Kohji Kanamori Semiconductor device and its manufacturing method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6613649B2 (en) * 2001-12-05 2003-09-02 Chartered Semiconductor Manufacturing Ltd Method for buffer STI scheme with a hard mask layer as an oxidation barrier
KR100426485B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
TWI288966B (en) * 2005-09-05 2007-10-21 Promos Technologies Inc Memory structure with high coupling ratio and forming method thereof
US7588982B2 (en) * 2006-08-29 2009-09-15 Micron Technology, Inc. Methods of forming semiconductor constructions and flash memory cells
KR101095686B1 (ko) * 2009-07-24 2011-12-20 주식회사 하이닉스반도체 반도체 기억 소자 및 그 제조방법
US9236497B2 (en) * 2013-12-16 2016-01-12 Macronix International Co., Ltd. Methods for fabricating semiconductor device
US9190478B2 (en) * 2013-12-22 2015-11-17 Alpha And Omega Semiconductor Incorporated Method for forming dual oxide trench gate power MOSFET using oxide filled trench

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6458658B1 (en) * 1999-01-27 2002-10-01 Sandisk Corporation Control of floating gate oxide growth by use of an oxygen barrier
US20050012172A1 (en) * 2000-10-25 2005-01-20 Kohji Kanamori Semiconductor device and its manufacturing method
US20030013250A1 (en) * 2001-07-13 2003-01-16 Vanguard International Semiconductor Corporation Nonvolatile memory device and manufacturing method thereof

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107316808B (zh) * 2016-04-25 2020-06-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN107316808A (zh) * 2016-04-25 2017-11-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN109659222B (zh) * 2017-10-10 2020-10-27 联华电子股份有限公司 半导体装置的形成方法
CN109659222A (zh) * 2017-10-10 2019-04-19 联华电子股份有限公司 半导体装置的形成方法
CN109755246A (zh) * 2017-11-03 2019-05-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN109786383A (zh) * 2017-11-13 2019-05-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法和半导体结构
CN108649013A (zh) * 2018-04-25 2018-10-12 睿力集成电路有限公司 有源区的形成方法
CN110838490A (zh) * 2018-08-17 2020-02-25 北京兆易创新科技股份有限公司 一种浮栅存储器的制备方法和浮栅存储器
TWI700744B (zh) * 2019-08-30 2020-08-01 華邦電子股份有限公司 半導體結構及其形成方法
CN112635470A (zh) * 2019-10-09 2021-04-09 华邦电子股份有限公司 半导体结构及其形成方法
CN112635470B (zh) * 2019-10-09 2024-03-05 华邦电子股份有限公司 半导体结构及其形成方法
US11664438B2 (en) 2019-11-05 2023-05-30 Winbond Electronics Corp. Semiconductor structure and method for forming the same
CN112201660A (zh) * 2020-11-12 2021-01-08 上海华虹宏力半导体制造有限公司 闪存器件的形成方法
CN112201660B (zh) * 2020-11-12 2023-10-27 上海华虹宏力半导体制造有限公司 闪存器件的形成方法
CN113394270A (zh) * 2021-07-16 2021-09-14 杭州士兰集成电路有限公司 一种半导体器件的隔离结构及其制造方法

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Publication number Publication date
US9431405B2 (en) 2016-08-30
US20150318294A1 (en) 2015-11-05
US9799664B2 (en) 2017-10-24
US20160343724A1 (en) 2016-11-24
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