TWI700744B - 半導體結構及其形成方法 - Google Patents

Abstract

一種半導體結構的形成方法，包含提供半導體基底，形成犧牲層於半導體基底之上，蝕刻犧牲層以形成犧牲圖案，使用犧牲圖案為蝕刻遮罩蝕刻半導體基底，以形成半導體基底的主動區，修整犧牲圖案，以及以閘極電極置換修整的犧牲圖案。

Description

半導體結構及其形成方法

本揭露係有關於一種半導體結構，且特別是有關於快閃記憶體。

近年來，由於快閃記憶體(flash memory)兼具高密度、低成本、可重複寫入及電可抹除性等優點，已然成為非揮發性記憶體元件的主流，並被廣泛的應用於各式可攜式電子產品中，例如筆記型電腦、數位隨身聽、數位相機、手機、遊戲主機等相關可攜式電子產品。

隨著記憶體製程的微縮，一般快閃記憶體的製程會面臨一些挑戰。例如，空隙(void)形成於浮置閘極(floating gate)中。浮置閘極中的空隙會降低記憶體裝置的可靠度與製造良率。因此，如何提供一種快閃記憶體的形成方法，以降低空隙(void)形成於浮置閘極中的可能性，將成為重要的一門課題。

本發明實施例提供半導體結構的製造方法。此方法包含提供半導體基底，形成犧牲層於半導體基底之上，蝕刻犧牲層以形成犧牲圖案，使用犧牲圖案為蝕刻遮罩蝕刻半導體基底，以形成半導體基底的主動區，修整犧牲圖案，以及以閘極電極置換修整的犧牲圖案。

本發明實施例提供半導體結構。此半導體結構包含半導體基底的主動區、以及設置於主動區之上的閘極電極。閘極電極包含上部和下部，上部的寬度大於下部的寬度。此半導體結構還包含隔離結構。閘極電極和主動區埋置於隔離結構中。隔離結構包含第一絕緣材料、以及設置於第一絕緣材料之上的第二絕緣材料。

以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。

第1A-1L圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。根據一些實施例，提供半導體結構100，如第1A圖所示。根據一些實施例，半導體結構100包含半導體基底102。在一些實施例中，半導體基底102可以是元素半導體基底，例如矽基底、或鍺基底；或化合物半導體基底，例如碳化矽基底、或砷化鎵基底。在一些實施例中，半導體基底102可以是絕緣體上的半導體(semiconductor-on-insulator，SOI)基底。

根據一些實施例，在半導體基底102之上依序形成閘極介電層104、犧牲層106、第一硬遮罩層108、第二硬遮罩層110、以及抗反射層112，如第1A圖所示。

在一些實施例中，閘極介電層104由氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)形成，並且透過臨場蒸氣產生法(in-situ steam generation，ISSG)、熱氧化製程、化學氣相沉積(chemical vapor deposition，CVD)製程、或前述之組合形成閘極介電層104。

在一些實施例中，犧牲層106和第二硬遮罩層110由富碳材料形成，例如，碳(例如，非晶碳、旋轉塗佈碳(spin-on coating carbon，SOC、或前述之組合)，並且透過旋轉塗佈(spin-on coating)製程、化學氣相沉積(CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、或前述之組合形成犧牲層106和第二硬遮罩層110。

在一些實施例中，第一硬遮罩層108和抗反射層112由富矽材料形成，例如，富含矽抗反射層(Si-BARC)、氮氧化矽(silicon oxynitride，SiON)、或前述之組合，並且透過化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、或前述之組合形成第一硬遮罩層108和抗反射層112。

在一些實施例中，犧牲層106是碳層，第一硬遮罩層108是氮氧化矽(SiON)層，硬遮罩層110是旋轉塗佈碳(SOC)層，且抗反射層112是富含矽抗反射層(Si-BARC)層。

根據一些實施例，對半導體結構100進行圖案化製程。根據一些實施例，圖案化製程包含形成圖案化光阻層114在抗反射層112之上，如第1A圖所示。根據一些實施例，圖案化光阻層114包含多個光阻圖案113，其部分覆蓋抗反射層112的上表面。

根據一些實施例，圖案化製程還包含對半導體結構100進行蝕刻製程1000，如第1B-1D圖所示。在一些實施例中，蝕刻製程1000包含針對不同材料層的多個蝕刻步驟。

根據一些實施例，對半導體結構100進行蝕刻製程1000的蝕刻步驟1010，以依序蝕刻移除抗反射層112、第二硬遮罩層110、第一硬遮罩層108、以及犧牲層106未被光阻圖案113覆蓋的部分，如第1B圖所示。根據一些實施例，蝕刻步驟1010將光阻圖案113依序轉移至抗反射層112、第二硬遮罩層110、第一硬遮罩層108、以及犧牲層106，並且形成溝槽119。

在一些實施例中，光阻層114在蝕刻第二硬遮罩層110期間大致上被完全消耗。在一些實施例中，抗反射層112在蝕刻第一硬遮罩層108期間大致上被完全消耗。根據一些實施例，圖案化的第二硬遮罩層110、圖案化的第一硬遮罩層108、以及圖案化的犧牲層106分別稱為第二硬遮罩圖案110’、第一硬遮罩圖案108’、以及犧牲圖案106’。

在一些實施例中，在蝕刻犧牲層106的步驟中，導入蝕刻氣體(例如，氧氣(O ₂)及/或氧化碳(CO))、以及鈍化氣體(例如，羰基硫(carbonyl sulfide，COS)、氧化硫(SO ₂)、及/或氮氣(N ₂))。在一些實施例中，在蝕刻犧牲層106的步驟中，蝕刻氣體的流量與鈍化氣體的流量的比值為第一比值，其範圍例如在約0.2至約0.8。

根據一些實施例，對半導體結構100進行蝕刻製程1000的個蝕刻步驟1020，以依序蝕刻移除閘極介電層104以及半導體基底102未被犧牲圖案106’覆蓋的部分，如第1C圖所示。根據一些實施例，蝕刻步驟1020使用犧牲圖案106’作為蝕刻遮罩，將犧牲圖案106’依序轉移至閘極介電層104以及半導體基底102。根據一些實施例，溝槽119延伸至半導體基底102，並稱為溝槽120。根據一些實施例，溝槽120界定出半導體基底102的主動區102A。在一些實施例中，第二硬遮罩圖案110’在蝕刻半導體基底102期間大致上被完全消耗，從而暴露出第一硬遮罩圖案108’。

根據一些實施例，對半導體結構100進行蝕刻製程1000的蝕刻步驟1030，以修整犧牲圖案106’，如第1D圖所示。根據一些實施例，在蝕刻步驟1030期間，犧牲圖案106’被橫向蝕刻，使得溝槽120在犧牲圖案106’處橫向擴張。根據一些實施例，修整的犧牲圖案106’標示為犧牲圖案106’’，並且擴張的溝槽120標示為溝槽121。在一些實施例中，蝕刻步驟1030未移除或是僅些許移除矽為主的材料，例如，第一硬遮罩圖案108’、閘極介電層104、以及半導體基底102。在一些實施例中，蝕刻製程1000的多個蝕刻步驟1010-1030是在相同的蝕刻設備中原位(in-situ)進行。

在一些實施例中，在修整犧牲圖案106’的蝕刻步驟1030中，導入蝕刻氣體(例如，氧氣(O ₂)及/或氧化碳(CO))、以及鈍化氣體(例如，羰基硫(COS)、氧化硫(SO ₂)、及/或氮氣(N ₂))。在一些實施例中，在蝕刻步驟1030中，蝕刻氣體的流量與鈍化氣體的流量的比值為第二比值，其範圍例如在約0.05至約0.5。根據一些實施例，修整犧牲圖案106’的 步驟1030的第二比值小於蝕刻犧牲層106的步驟的第一比值(亦即，蝕刻步驟1030導入較少的氧氣)，使得犧牲圖案106’靠近半導體機底102的下部的蝕刻量比犧牲圖案106’靠近第一硬遮罩圖案108’的上部的蝕刻量大。

第1D-1圖是根據本發明的一些實施例，繪示第1D圖之部分的剖面示意圖，以說明額外的一些細節。在一些實施例中，修整的犧牲圖案106’’具有向下漸縮的梯形輪廓。在一些實施例中，修整的犧牲圖案106’’具有頂面106A、底面106B、以及側壁106C。在一些實施例中，頂面106A的寬度D1大於底面106B的寬度D2。在一些實施例中，側壁106C與底面106B的夾角θ1為鈍角，而側壁106C與頂面106A的夾角θ2為銳角。

根據一些實施例，在半導體結構100上順應性地(conformally)形成第一襯層130，如第1E圖所示。根據一些實施例，第一襯層130配置以修復半導體基底102被蝕刻製程1000所損傷的表面，使得所得到的半導體裝置具有較低漏電流，並且將後續形成於溝槽中的絕緣材料較佳地黏附至半導體基底102的主動區102A。根據一些實施例，第一襯層130順應性地沿著溝槽121的側壁(即，第一硬遮罩圖案108’的側壁、犧牲圖案106’’的側壁、閘極介電層104的側壁、半導體基底102之主動區102A的側壁)、以及底面延伸，並將其覆蓋。根據一些實施例，第一襯層130還沿著第一硬遮罩圖案108’的上表面延伸，並將其覆蓋。

在一些實施例中，第一襯層130是氧化物層，例如氧化矽(SiO)，並且透過臨場蒸氣產生法(ISSG)、熱氧化製程、化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、或前述之組合形成第一襯層130。

根據一些實施例，在第一襯層130之上形成第二襯層132，如第1E圖所示。根據一些實施例，第二襯層132配置以在後續移除製程中作為停止層。根據一些實施例，第一襯層130和第二襯層部分填充溝槽121。

在一些實施例中，第二襯層132是氮化物層，例如氮化矽(SiN)，並且透過化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、或前述之組合形成第二襯層132。

根據一些實施例，在第二襯層132之上形成第一絕緣材料134，如第1E圖所示。根據一些實施例，第一絕緣材料134填入溝槽121的剩餘部分中。

在一些實施例中，第一絕緣材料134由氧化矽、氮化矽、氮氧化矽形成。在一些實施例中，第一絕緣材料134為旋塗玻璃(spin-on-glass，SOG)。在一些實施例中，透過旋轉塗佈製程沉積旋塗玻璃(SOG)，以填充溝槽121，並覆蓋第二襯層132的上表面。在一些實施例中，例如透過退火製程將旋塗玻璃(SOG)平坦化，並透過例如化學機械研磨(chemical mechanical polish，CMP)移除第一絕緣材料134在第二襯層132的上表面之上的部分，直到暴露出第二襯層132。在一些實施例中，第二襯層132配置為此移除製程的研磨停止層。

根據一些實施例，凹蝕第一絕緣材料134，以形成溝槽122，如第1F圖所示。根據一些實施例，凹蝕的第一絕緣材料134標示為第一絕緣材料134’。根據一些實施例，第一絕緣材料134’的頂面低於半導體基底102之主動區102A的頂面。根據一些實施例，凹蝕製程為蝕刻製程，例如乾蝕刻或濕蝕刻。

根據一些實施例，形成第二絕緣材料136以填充溝槽122，如第1G圖所示。第二絕緣材料136覆蓋第二襯層132的上表面。

在一些實施例中，第二絕緣材料136由氧化矽、氮化矽、氮氧化矽形成。在一些實施例中，第二絕緣材料136為由高密度電漿化學氣相沉積(high-density plasma CVD，HDP-CVD)製程所形成。在一些實施例中，溝槽121(第1D圖)的下部由旋塗玻璃(SOG)填充，而溝槽121的上部(即溝槽122)由高密度電漿化學氣相沉積氧化物填充，因為旋塗玻璃(SOG)具有較佳的間隙填充(gap-fill)能力，而高密度電漿化學氣相沉積氧化物具有較佳的隔離能力。

根據一些實施例，透過例如化學機械研磨(CMP)移除第二絕緣材料136在第二襯層132的上表面之上的部分，直到暴露出第二襯層132，如第1H圖所示。在一些實施例中，第二襯層132配置為此移除製程的研磨停止層。根據一些實施例，研磨後的第二絕緣材料136標示為第二絕緣材料136’。

根據一些實施例，對半導體結構100進行回蝕刻製程。回蝕刻製程移除了在犧牲圖案106’’的上表面之上的第二襯層132、第一襯層130和第一硬遮罩圖案108’，直到暴露出犧牲圖案106’’的上表面，如第1I圖所示。根據一些實施例，第一襯層130和第二襯層132填入溝槽121的剩餘部分標示為第一襯層130’和第二襯層132’。回蝕刻製程也可些許移除第二絕緣材料136’。根據一些實施例， 第一襯層130’、第二襯層132’、第一絕緣材料134’、 以及第二絕緣材料136’的組合形成隔離結構138。在一些實施例中，回蝕刻製程包含乾蝕刻或濕蝕刻。

根據一些實施例，以閘極電極置換犧牲圖案106’’。 根據一些實施例，置換製程包含移除犧牲圖案106’’，以形成開口140，如第1J圖所示。根據一些實施例，開口140暴露出閘極介電層104、以及隔離結構138的第一襯層130’。在一些實施例中，移除製程包含灰化(ash)製程。在移除犧牲圖案106’’之後，可對半導體結構100進行後清潔(post-clean)製程。根據一些實施例，由移除犧牲圖案106’’所形成的開口140也具有下向漸縮的梯形輪廓。根據一些實施例，開口140的頂面的寬度大於開口140的底面的寬度。

根據一些實施例，置換製程包含形成導電材料142於半導體結構100之上，如第1K圖所示。導電材料142填充開口140，並覆蓋隔離結構138的上表面。

在一些實施例中，導電材料142由多晶矽(polysilicon)、金屬、金屬氮化物形成。在一些實施例中，多晶矽可以是摻雜的。在一些實施例中，金屬可以是鎢(W) 、鈦(Ti)、鋁(Al)、銅(Cu)、鉬(Mo)、鎳(Ni)、鉑(Pt)、或前述之組合。在一些實施例中，透過化學氣相沉積(CVD) 製程、物理氣相沉積(physical vapor deposition，PVD)製程、或前述之組合形成導電材料142。

根據一些實施例，由於開口140的頂面的寬度大於開口140的底面的寬度，所以在導電材料142填入開口140的期間，可降低空隙(void)形成於開口140內的導電材料142中的可能性。因此，可提升所得到的半導體裝置的可靠性和製造良率。

根據一些實施例，置換製程包含移除導電材料142在隔離結構138的上表面之上的部分，直到暴露出隔離結構138的上表面，如第1L圖所示。在一些實施例中，移除製程是化學機械研磨(CMP)製程。根據一些實施例，導電材料142在開口140中的剩餘部分作為閘極電極144。根據一些實施例，閘極電極144的頂面與隔離結構的頂面大致上共平面。在一些實施例中，閘極電極144與閘極介電層104的組合形成半導體裝置的閘極結構，其接合半導體基底102的主動區102A的通道區。

第1L-1圖是根據本發明的一些實施例，繪示第1L圖之部分的剖面示意圖，以說明額外的一些細節。在一些實施例中，閘極電極144具有向下漸縮的梯形輪廓。在一些實施例中，閘極電極144具有頂面144A、底面144B、以及側壁144C。在一些實施例中，頂面144A的寬度D3大於底面144B的寬度D4。在一些實施例中，側壁144C與底面144B的夾角θ3為鈍角，而側壁144C與頂面144A的夾角θ4為銳角。

根據一些實施例，閘極結構(包含閘極電極144和閘極介電層104)以及半導體基底102的主動區102A埋置於隔離結構138中。根據一些實施例，隔離結構138的第一襯層130’和第二襯層132’內襯於閘極結構(包含閘極電極144和閘極介電層104)以及半導體基底102的主動區102A的側壁，並且圍繞隔離結構138的第一絕緣材料134’和第二絕緣材料136’。

在一些實施例中，可形成額外的部件於半導體結構100之上，以製得半導體記憶體，例如快閃記憶體。在一些實施例中，閘極電極144可作用為快閃記憶體的浮置閘極(floating gate)。

第2A-2L圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。根據一些實施例，提供半導體結構200，如第2A圖所示。根據一些實施例，半導體結構200包含半導體基底202，其與半導體基底102相同或相似。

根據一些實施例，在半導體基底202之上依序形成閘極介電層204、以及犧牲層206，如第2A圖所示。在一些實施例中，閘極介電層204的材料與形成方法與閘極介電層104相同或相似。在一些實施例中，犧牲層206由介電材料形成，例如氮化物，例如氮化矽(SiN)，並且透過化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、或前述之組合形成犧牲層206。

根據一些實施例，對半導體結構200進行圖案化製程。根據一些實施例，圖案化製程包含形成圖案化光阻層214在犧牲層206之上，如第1A圖所示。根據一些實施例，圖案化光阻層214包含多個光阻圖案213，其部分覆蓋犧牲層206的上表面。

根據一些實施例，圖案化製程還包含對半導體結構200進行蝕刻步驟2010及沉積步驟2020，如第2B和2C圖所示。

根據一些實施例，對半導體結構200進行蝕刻步驟2010，以依序蝕刻移除犧牲層206、閘極介電層204、以及半導體基底202未被光阻圖案213覆蓋的部分，如第2B圖所示。根據一些實施例，蝕刻步驟2010將光阻圖案213依序轉移至犧牲層206、閘極介電層204、以及半導體基底202，並且形成溝槽220。根據一些實施例，溝槽220界定出半導體基底202的主動區202A。

根據一些實施例，圖案化的犧牲層206稱為犧牲圖案206’。在一些實施例中，光阻層214在蝕刻閘極介電層204期間大致上被完全消耗，從而暴露出犧牲圖案206’。

根據一些實施例，對半導體結構200進行沉積步驟2020，以形成保護層250，如第2C圖所示。根據一些實施例，保護層250覆蓋犧牲圖案206’的上部，並暴露出犧牲圖案206’的下部。在一些實施例中，蝕刻步驟2010及沉積步驟2020是在相同的蝕刻設備中原位(in-situ)進行。

在一些實施例中，保護層250由聚合物形成。根據一些實施例，在沉積步驟2020中，導入例如具有碳氫鍵的前驅物(例如，C _xH _y)，前驅物發生聚合反應來沉積保護層250於犧牲圖案206’上。在一些實施例中，沉積聚合物完全覆蓋犧牲圖案206’的頂面和側壁。接著，蝕刻聚合物以暴露出犧牲圖案206’的側壁的下部，並維持犧牲圖案206’的側壁的上部和頂面被剩餘的聚合物(即保護層250)覆蓋。

根據一些實施例，對半導體結構200進行蝕刻製程2100，以修整犧牲圖案206’，如第2D圖所示。根據一些實施例，在蝕刻製程2100期間，犧牲圖案206’未被保護層250覆蓋的下部被橫向蝕刻，使得溝槽220在犧牲圖案206’處橫向擴張。根據一些實施例，保護層250保護犧牲圖案206’的上部免於被蝕刻移除。根據一些實施例，修整的犧牲圖案206’標示為犧牲圖案206’’，並且擴張的溝槽220標示為溝槽221。在一些實施例中，其中犧牲圖案206’’由氮化物形成，蝕刻製程2100是採用熱磷酸的濕蝕刻。在一些實施例中，蝕刻製程2100未移除或是僅些許移除閘極介電層204以及半導體基底202。根據一些實施例，在蝕刻製程2100之後，透過例如灰化製程移除保護層250。

第2D-1圖是根據本發明的一些實施例，繪示第2D圖之部分的剖面示意圖，以說明額外的一些細節。在一些實施例中，修整的犧牲圖案206’’具有T型輪廓。在一些實施例中，犧牲圖案206’’包含上部206A以及下部206B，上部206A的寬度D5大於下部206B的寬度D6。在一些實施例中，在犧牲圖案206’’的一側，上部206A具有側壁206C，而下部206B具有側壁206D。在一些實施例中，側壁206C和側壁206D是非連續的表面，並且側壁206C和側壁206D透過連接壁206E連接，其中連接壁206E於大致平行於半導體基底202的主表面的方向上延伸。在一些實施例中，閘極介電層204的上表面未被犧牲圖案206’’的下部206B完全覆蓋。

根據一些實施例，在半導體結構200上順應性地形成襯層230，如第2E圖所示。根據一些實施例，襯層230配置以修復半導體基底202被蝕刻製程所損傷的表面，使得所得到的半導體裝置具有較低漏電流，並且將後續形成於溝槽中的絕緣材料較佳地黏附至半導體基底202的主動區202A。根據一些實施例，襯層230順應性地沿著溝槽221的側壁(即，犧牲圖案206’’的側壁、閘極介電層204的上表面和側壁、半導體基底202之主動區202A的側壁)、以及底面延伸，並將其覆蓋。根據一些實施例，襯層230還沿著犧牲圖案206’’的上表面延伸，並將其覆蓋。在一些實施例中，襯層230的材料和形成方法與第一襯層130相同或相似。

根據一些實施例，在襯層230之上形成第一絕緣材料234，如第2E圖所示。根據一些實施例，第一絕緣材料234填入溝槽221的剩餘部分中，並且形成於襯層230的頂面之上。在一些實施例中，第一絕緣材料234的材料與形成方法與第一絕緣材料134相同或相似。

根據一些實施例，透過例如化學機械研磨(CMP)移除第一絕緣材料234和襯層230在犧牲圖案206’’的上表面之上的部分，直到暴露出犧牲圖案206’’，如第2F圖所示。在一些實施例中，犧牲圖案206’’配置為此移除製程的研磨停止層。

根據一些實施例，凹蝕第一絕緣材料234和襯層230，以形成溝槽222，如第2G圖所示。根據一些實施例，凹蝕的第一絕緣材料234和襯層230標示為第一絕緣材料234’和襯層230’。在一些實施例中，溝槽222暴露出了犧牲圖案206’’、閘極介電層204、以及半導體基底202的主動區202A。

根據一些實施例，形成第二絕緣材料236以填充溝槽222，如第2H圖所示。第二絕緣材料236覆蓋犧牲圖案206’’的上表面。在一些實施例中，第二絕緣材料236的材料與形成方法與第二絕緣材料136相同或相似。

根據一些實施例，透過例如化學機械研磨(CMP)移除第二絕緣材料236在犧牲圖案206’’的上表面之上的部分，直到暴露出犧牲圖案206’’的上表面，如第2I圖所示。在一些實施例中，犧牲圖案206’’配置為此移除製程的研磨停止層。根據一些實施例，研磨後的第二絕緣材料236標示為第二絕緣材料236’。根據一些實施例，襯層230’、第一絕緣材料234’、 以及第二絕緣材料236’的組合形成隔離結構238。

根據一些實施例，以閘極電極置換犧牲圖案206’’。 根據一些實施例，置換製程包含移除犧牲圖案206’’，以形成開口240，如第2J圖所示。根據一些實施例，開口240暴露出閘極介電層204、以及隔離結構238的第二絕緣材料236’。在一些實施例中，其中犧牲圖案206’’由氮化物形成，移除製程包含使用熱磷酸的濕蝕刻。根據一些實施例，由移除犧牲圖案206’’所形成的開口240也具有T形輪廓。根據一些實施例，開口240的上部的寬度大於開口240的下部的寬度。

根據一些實施例，置換製程包含形成導電材料242於半導體結構200之上，如第2K圖所示。導電材料242填充開口240，並覆蓋隔離結構238的上表面。在一些實施例中，導電材料242的材料和形成方法與導電材料142相同或相似。

根據一些實施例，由於開口240的上部的寬度大於開口240的下部的寬度，所以在導電材料242填入開口240的期間，可降低空隙形成於開口240內的導電材料242中的可能性。因此，可提升所得到的半導體裝置的可靠性和製造良率。

根據一些實施例，置換製程包含移除導電材料242在隔離結構238的上表面之上的部分，直到暴露出隔離結構238的上表面，如第2L圖所示。在一些實施例中，移除製程是化學機械研磨(CMP)製程。根據一些實施例，導電材料242在開口240中的剩餘部分作為閘極電極244。在一些實施例中，閘極電極244與閘極介電層204的組合形成半導體裝置的閘極結構，其接合半導體基底202的主動區202A的通道區。

第2L-1圖是根據本發明的一些實施例，繪示第2L圖之部分的剖面示意圖，以說明額外的一些細節。在一些實施例中，閘極電極244具有T型輪廓。在一些實施例中，閘極電極244包含上部244A以及下部244B，上部244A的寬度D7大於下部244B的寬度D8。在一些實施例中，在閘極電極244的一側，上部244A具有側壁244C，而下部244B具有側壁244D。在一些實施例中，側壁244C從側壁244D朝向隔離結構238偏置，使得側壁244C和側壁244D是非連續的表面。在一些實施例中，側壁244C和側壁244D透過連接壁244E連接，連接壁244E於大致平行於半導體基底202的主表面的方向上延伸。在一些實施例中，閘極電極244部分覆蓋閘極介電層204的上表面。

根據一些實施例，閘極結構(包含閘極電極244和閘極介電層204)以及半導體基底202的主動區202A埋置於隔離結構238中。根據一些實施例，隔離結構238的第二絕緣材料236’直接接觸閘極電極244、閘極介電層204、以及主動區202A的上部。根據一些實施例，隔離結構238的第二絕緣材料236’部分覆蓋閘極介電層204的上表面。根據一些實施例，隔離結構238的襯層230’內襯於半導體基底202的主動區202A的側壁的下部，並且圍繞隔離結構238的第一絕緣材料234’。

在一些實施例中，可形成額外的部件於半導體結構200之上，以製得半導體記憶體，例如快閃記憶體。在一些實施例中，閘極電極244可作用為快閃記憶體的浮置閘極。

第3圖是根據本發明的一些實施例，繪示第2L-1圖的剖面示意圖的修改。在蝕刻移除犧牲圖案206’’(第2J圖)期間，蝕刻劑可能會過蝕刻隔離結構238的第二絕緣材料236’。因此，第3圖所示的半導體結構300的閘極電極344具有比第2L-1圖所示的半導體結構200的閘極電極244更大的尺寸(例如，寬度)。根據一些實施例，閘極電極344的底面的寬度大於半導體基底202的主動區202A的頂面的寬度。根據一些實施例，閘極電極344完全覆蓋閘極介電層204。

根據上述，本發明實施例提供半導體結構的形成方法。透過進行修整製程(例如，蝕刻製程1000的步驟1030、或蝕刻製程2100)，形成犧牲圖案106’’/206’’具有上部寬度大於其下部寬度。因此，在犧牲圖案置換為閘極電極的過程中，可降低空隙形成於用於閘極電極的導電材料中的可能性，從而提升所得到的半導體裝置的可靠性和製造良率。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:半導體結構

102:半導體基底

102A:主動區

104:閘極介電層

106:犧牲層

106’:犧牲圖案

106”:犧牲圖案

106A:頂面

106B:底面

106C:側壁

108:第一硬遮罩層

108’:第一硬遮罩圖案

110:第二硬遮罩層

110’:第二硬遮罩圖案

112:抗反射層

113:光阻圖案

114:光阻圖案

119:溝槽

120:溝槽

121:溝槽

122:溝槽

130:第一襯層

130’:第一襯層

132:第二襯層

132’:第二襯層

134:第一絕緣材料

134’:第一絕緣材料

136:第二絕緣材料

136’:第二絕緣材料

138:隔離結構

140:開口

142:導電材料

144:閘極電極

144A:頂面

144B:底面

144C:側壁

200:半導體結構

202:半導體基底

202A:主動區

204:閘極介電層

206:犧牲層

206’:犧牲圖案

206”:犧牲圖案

206A:上部

206B:下部

206C:側壁

206D:側壁

206E:連接壁

213:光阻圖案

214:光阻圖案

220:溝槽

221:溝槽

222:溝槽

230:襯層

230’:襯層

234:第一絕緣材料

234’:第一絕緣材料

236:第二絕緣材料

236’:第二絕緣材料

238:隔離結構

240:開口

242:導電材料

244:閘極電極

244A:上部

244B:下部

244C:側壁

244D:側壁

244E:連接壁

250:保護層

300:半導體結構

344:閘極電極

1000:蝕刻製程

1010:蝕刻步驟

1020:蝕刻步驟

1030:蝕刻製程

2010:蝕刻步驟

2020:沉積步驟

2100:蝕刻製程

D1:寬度

D2:寬度

D3:寬度

D4:寬度

D5:寬度

D6:寬度

D7:寬度

D8:寬度

θ1:角度

θ2:角度

θ3:角度

θ4:角度

讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下： 第1A-1L圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。 第1D-1圖是根據本發明的一些實施例，繪示第1D圖之部分的剖面示意圖，以說明額外的一些細節。 第1L-1圖是根據本發明的一些實施例，繪示第1L圖之部分的剖面示意圖，以說明額外的一些細節。 第2A-2L圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。 第2D-1圖是根據本發明的一些實施例，繪示第2D圖之部分的剖面示意圖，以說明額外的一些細節。 第2L-1圖是根據本發明的一些實施例，繪示第2L圖之部分的剖面示意圖，以說明額外的一些細節。 第3圖是根據本發明的一些實施例，繪示第2L-1圖的剖面示意圖的修改。

100:半導體結構

102:半導體基底

102A:主動區

104:閘極介電層

106”:犧牲圖案

108’:第一硬遮罩圖案

121:溝槽

1000:蝕刻製程

1030:蝕刻步驟

Claims (14)

1. 一種半導體結構的形成方法，包括：提供一半導體基底；形成一犧牲層於該半導體基底之上；蝕刻該犧牲層以形成一犧牲圖案；使用該犧牲圖案為蝕刻遮罩，蝕刻該半導體基底以形成該半導體基底的一主動區；修整該犧牲圖案，其步驟包括：橫向蝕刻該犧牲圖案，使得修整的該犧牲圖案具有一上部和一下部，該上部的寬度大於該下部的寬度；以及以一閘極電極置換修整的該犧牲圖案。
2. 如申請專利範圍第1項所述之半導體結構的形成方法，更包括：在蝕刻該犧牲層之前，形成一硬遮罩層於該犧牲層之上，其中該硬遮罩層的材料是富含矽抗反射層(Si-BARC)、SiON、或前述之組合，且該犧牲層的材料是碳、SOC、或前述之組合。
3. 如申請專利範圍第1項所述之半導體結構的形成方法，其中：蝕刻該犧牲層的步驟包括：在一第一步驟中，導入一蝕刻氣體和一鈍化氣體，其中在該第一步驟中，該蝕刻氣體的流量與該鈍化氣體的流量的比值為一第一比值， 修整該犧牲圖案的步驟包括：在一第二步驟中，導入該蝕刻氣體和該鈍化氣體，其中在該第二步驟中，該蝕刻氣體的流量與該鈍化氣體的流量的比值為一第二比值，該第二比值小於該第一比值。
4. 如申請專利範圍第1項所述之半導體結構的形成方法，更包括：在修整該犧牲圖案之前，形成一保護層覆蓋該犧牲圖案的一上部，從而暴露出該犧牲圖案的一下部。
5. 如申請專利範圍第4項所述之半導體結構的形成方法，其中：該犧牲層是一氮化物層，且該保護層由一聚合物形成，蝕刻該犧牲層的步驟、蝕刻該半導體基底的步驟、和形成該保護層的步驟是在相同的一蝕刻機台中原位進行。
6. 如申請專利範圍第1項所述之半導體結構的形成方法，其中蝕刻該犧牲層和該半導體基底形成一溝槽，且該半導體結構的形成方法更包括：形成一隔離結構於該溝槽中。
7. 如申請專利範圍第6項所述之半導體結構的形成方法，其中形成該隔離結構的步驟包括：形成一第一襯層沿著該溝槽的側壁和底面；形成一第二襯層於該第一襯層之上； 形成一第一絕緣材料於該第二襯層之上，且填充該溝槽的一下部；以及形成一第二絕緣材料於該第一絕緣材料之上，以填充該溝槽的一上部。
8. 一種半導體結構，包括：一半導體基底的一主動區；一閘極電極，設置於該主動區之上，其中該閘極電極包括一上部和一下部，該上部的寬度大於該下部的寬度，且該上部與該下部為單一膜層之不同部分；以及一隔離結構，其中該閘極電極和該主動區埋置於該隔離結構中，其中該隔離結構包括：一第一絕緣材料；一第二絕緣材料，設置於該第一絕緣材料之上；一第一襯層，設置於該第一絕緣材料與該半導體基底的該主動區之間；以及一第二襯層，設置於該第一絕緣材料與該第一襯層之間。
9. 如申請專利範圍第8項所述之半導體結構，其中該閘極電極具有T型輪廓。
10. 如申請專利範圍第8項所述之半導體結構，其中該上部在該閘極電極的一第一側具有一第一側壁，且該下部在該閘極電 極的該第一側具有一第二側壁，該第一側壁和該第二側壁是非連續的表面。
11. 如申請專利範圍第10項所述之半導體結構，其中該第一側壁透過一連接壁與該第二側壁連接，該連接壁在大致平行於該半導體基底的主表面的一方向延伸。
12. 如申請專利範圍第8項所述之半導體結構，其中該第一襯層與該第二襯層更設置於該第二絕緣材料與該閘極電極之間。
13. 如申請專利範圍第8項所述之半導體結構，其中該閘極電極的底面的寬度大於該主動區的頂面的寬度。
14. 如申請專利範圍第8項所述之半導體結構，其中該下部的一側壁與該主動區之上表面的夾角為鈍角。

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