CN112201660A - 闪存器件的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 92
- 238000002955 isolation Methods 0.000 claims abstract description 83
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 18
- 238000000137 annealing Methods 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 9
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001272 nitrous oxide Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- MGWGWNFMUOTEHG-UHFFFAOYSA-N 4-(3,5-dimethylphenyl)-1,3-thiazol-2-amine Chemical compound CC1=CC(C)=CC(C=2N=C(N)SC=2)=C1 MGWGWNFMUOTEHG-UHFFFAOYSA-N 0.000 claims description 3
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- JCXJVPUVTGWSNB-UHFFFAOYSA-N nitrogen dioxide Inorganic materials O=[N]=O JCXJVPUVTGWSNB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- -1 etc. Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供一种闪存器件的形成方法，通过在浮栅层以及浅沟槽隔离结构上形成图形化的光刻胶层，所述图形化的光刻胶层中具有开口，所述开口暴露出部分所述浅沟槽隔离结构和部分所述掩膜层；以所述图形化的光刻胶层为掩膜，刻蚀暴露出的所述浅沟槽隔离结构，以形成凹槽，所述凹槽的底壁低于所述有源区的表面；形成侧墙层，所述侧墙层覆盖所述凹槽的侧壁。所述侧墙层能够增加浮栅层与有源区之间的隔离效果，以减少漏电，并可以增大闪存器件的开启电流，以及减小闪存器件的关闭电流。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种闪存器件的形成方法。
背景技术
目前，闪存器件，又称为闪存，已经成为非挥发性存储器的主流，其存储单元是在传统的MOS晶体管结构基础上，增加了一个浮栅(Floating Gate，FG)和一层隧穿氧化层(Tunnel Oxide)，并利用浮栅来存储电荷，实现存储内容的非挥发性，而存储单元与存储单元之间需要浅沟槽隔离(STI，Shallow Trench Isolation)结构进行电隔离。由于设计规格要求,闪存器件的浅沟槽隔离结构和有源区的尺寸较小，然而在现有的闪存器件的形成方法通常包括：提供衬底，在衬底上形成浮栅层和垫氮化层；然后，依次刻蚀所述垫氮化层、所述浮栅层和所述衬底，以形成浅沟槽，所述浅沟槽用于定义衬底的有源区，接着，在浅沟槽中形成隔离层，以形成浅沟槽隔离结构。接着，去除所述垫氮化层，暴露出浮栅层，所述浅沟槽隔离结构露出于所述浮栅层表面。接着，刻蚀所述浅沟槽隔离结构。然而，在上述步骤中，在刻蚀浅沟槽隔离结构的过程中，较容易损失掉浅沟槽隔离结构的一大部分，从而会暴露出有源区与浅沟槽隔离结构交界处的侧壁，暴露出的有源区侧壁极易造成损伤形成凹陷，该凹陷使得有源区的宽度减小，因此，容易产生较大的漏电流而造成短路，并且使得闪存器件的开启电流减小，由此影响闪存器件的性能。
发明内容
本发明的目的在于提供一种闪存器件的形成方法，以解决闪存器件的漏电较大以及开启电流较小的问题。
提供衬底，所述衬底上依次形成有浮栅氧化层、浮栅层和掩膜层；
形成浅沟槽隔离结构，所述浅沟槽隔离结构自所述掩膜层表面延伸贯穿所述掩膜层、所述浮栅层和所述浮栅氧化层，并延伸至所述衬底中，以在所述衬底中定义出有源区；
在所述掩膜层以及所述浅沟槽隔离结构上形成图形化的光刻胶层，所述图形化的光刻胶层中具有开口，所述开口暴露出部分所述浅沟槽隔离结构和部分所述掩膜层；
以所述图形化的光刻胶层为掩膜，刻蚀暴露出的所述浅沟槽隔离结构，以形成凹槽，所述凹槽中暴露出所述浮栅氧化层的侧壁、所述浮栅层的侧壁和部分所述有源区的侧壁，并且所述凹槽的底壁低于所述有源区的表面；
去除所述图形化的光刻胶层和所述掩膜层；以及
形成侧墙层，所述侧墙层覆盖所述凹槽的侧壁，其中，所述侧墙层包括第一侧墙层和第二侧墙层，所述第一侧墙层覆盖暴露出的所述有源区的侧壁和所述浮栅氧化层的侧壁，所述第二侧墙层覆盖所述第一侧墙层并延伸覆盖所述浮栅层的侧壁，并且所述第二侧墙层的材质与所述浮栅层的材质相同。
可选的，在所述的闪存器件的形成方法中，形成所述侧墙层的方法包括：
形成第一侧墙层；
对所述第一侧墙执行退火工艺；
形成第二侧墙层。
可选的，在所述的闪存器件的形成方法中，所述第一侧墙层的材质为氧化硅。
可选的，在所述的闪存器件的形成方法中，所述浮栅层和所述第二侧墙层的材质为多晶硅。
可选的，在所述的闪存器件的形成方法中，所述第一侧墙层通过热氧化工艺或者原位蒸气生成工艺形成，所述第二侧墙层通过化学气相沉积形成。
可选的，在所述的闪存器件的形成方法中，对所述第一侧墙执行退火工艺时，采用的工艺气体为氧气、氮气、一氧化二氮、氧化氮、二氧化氮和氨气中的至少一种，采用的退火温度为700℃～1200℃。
可选的，在所述的闪存器件的形成方法中，以所述图形化的光刻胶层为掩膜，刻蚀暴露出的所述浅沟槽隔离结构的方法包括：
通过湿法刻蚀工艺刻蚀暴露出的部分厚度的所述浅沟槽隔离结构；以及，
通过干法刻蚀工艺刻蚀暴露出的部分厚度的所述浅沟槽隔离结构，以形成所述凹槽。
可选的，在所述的闪存器件的形成方法中，所述凹槽的底壁与所述有源区表面存在高度差，所述高度差为200埃～600埃。
可选的，在所述的闪存器件的形成方法中，所述掩膜层的材质为氮化硅。
可选的，在所述的闪存器件的形成方法中，形成浅沟槽隔离结构的方法包括：
依次刻蚀所述掩膜层、所述浮栅氧化层、所述浮栅层和部分厚度的所述衬底，以形成浅沟槽；
在所述浅沟槽中填充隔离层，以形成所述浅沟槽隔离结构。
在本发明提供的闪存器件的形成方法中，通过在掩膜层以及浅沟槽隔离结构上形成图形化的光刻胶层，所述图形化的光刻胶层中具有开口，所述开口暴露出部分所述浅沟槽隔离结构和部分掩膜层；然后，以所述图形化的光刻胶层为掩膜，刻蚀暴露出的所述浅沟槽隔离结构，在该步骤中，所述掩膜层可以保护其下方的浮栅层，避免刻蚀所述浮栅层，即仅刻蚀所述浅沟槽隔离结构，以形成凹槽，所述凹槽中暴露出所述浮栅氧化层的侧壁、所述浮栅层的侧壁和部分所述有源区的侧壁，并且所述凹槽的底壁低于所述有源区的表面；接着，去除所述图形化的光刻胶层和所述掩膜层；以及形成侧墙层，所述侧墙层覆盖所述凹槽的侧壁，其中，所述侧墙层包括第一侧墙层和第二侧墙层，所述第一侧墙层覆盖暴露出的所述有源区的侧壁，所述第二侧墙层覆盖所述第一侧墙层并延伸覆盖所述浮栅层的侧壁，并且所述第二侧墙层的材质与所述浮栅层的材质相同。所述第一侧墙层能够增加浮栅层与有源区之间的隔离效果，减少漏电，由于所述第二侧墙层与所述浮栅层的材质相同，并且所述第二侧墙层覆盖所述第一侧墙层并延伸覆盖所述浮栅层的侧壁，所述第二侧墙层与浮栅层的结合可以包围导电沟道的两侧及顶表面，如此可以增大闪存器件的开启电流，减小闪存器件的关闭电流，使得闪存器件可以快速关闭。
附图说明
图1是本发明实施例提供的闪存器件的形成方法的流程示意图；
图2～图3是本发明实施例提供的闪存器件的形成方法在步骤S1中形成的结构剖面示意图；
图4是本发明实施例提供的闪存器件的形成方法在步骤S2中形成的结构俯视图；
图5是图4沿AA’方向的剖面示意图；
图6是本发明实施例提供的闪存器件的形成方法在步骤S3中形成的结构示意图；
图7是图6沿BB’方向的剖面示意图；
图8是图6沿AA’方向的剖面示意图；
图9是本发明实施例提供的闪存器件的形成方法在步骤S5中形成的结构示意图；
图10是本发明实施例提供的闪存器件的形成方法在步骤S6中形成的结构示意图；
其中，附图标记说明如下：
100-衬底；111-浮栅氧化层；112-浮栅层；120-掩膜层；121-浅沟槽；130-浅沟槽隔离结构；131-有源区；140-图形化的光刻胶层；141-开口；150-凹槽；160-侧墙层；161-第一侧墙层；162-第二侧墙层。
具体实施方式
以下结合附图和具体实施例对本发明提出的闪存器件的形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图1，请为本发明具体实施例提供的闪存器件的形成方法的流程示意图。如图1所示，所述闪存器件的形成方法包括：
步骤S1：提供衬底，所述衬底上依次形成有浮栅氧化层、浮栅层和掩膜层；
步骤S2：形成浅沟槽隔离结构，所述浅沟槽隔离结构自所述掩膜层表面延伸贯穿所述掩膜层、所述浮栅层和所述浮栅氧化层，并延伸至所述衬底中，以在所述衬底中定义出有源区；
步骤S3：在所述掩膜层以及所述浅沟槽隔离结构上形成图形化的光刻胶层，所述图形化的光刻胶层中具有开口，所述开口暴露出部分所述浅沟槽隔离结构和部分所述掩膜层；
步骤S4：以所述图形化的光刻胶层为掩膜，刻蚀暴露出的所述浅沟槽隔离结构，以形成凹槽，所述凹槽中暴露出所述浮栅氧化层的侧壁、所述浮栅层的侧壁和部分所述有源区的侧壁，并且所述凹槽的底壁低于所述有源区的表面；
步骤S5：去除所述图形化的光刻胶层和所述掩膜层；
步骤S6：形成侧墙层，所述侧墙层覆盖所述凹槽的侧壁，其中，所述侧墙层包括第一侧墙层和第二侧墙层，所述第一侧墙层覆盖暴露出的所述有源区的侧壁和所述浮栅氧化层的侧壁，所述第二侧墙层覆盖所述第一侧墙层并延伸覆盖所述浮栅层的侧壁，并且所述第二侧墙层的材质与所述浮栅层的材质相同。
接下去，将结合附图2～10对以上步骤进行更详细的说明。其中，图2是本发明实施例提供的闪存器件的形成方法在步骤S1中形成的结构剖面示意图；图3～图4是本发明实施例提供的闪存器件的形成方法在步骤S2中形成的结构俯视图；图5是图4沿AA’方向的剖面示意图；图6是本发明实施例提供的闪存器件的形成方法在步骤S3中形成的结构示意图；图7是图6沿BB’方向的剖面示意图；图8是图6沿AA’方向的剖面示意图；图9是本发明实施例提供的闪存器件的形成方法在步骤S5中形成的结构示意图；图10是本发明实施例提供的闪存器件的形成方法在步骤S6中形成的结构示意图。
首先，执行步骤S1,参考图2所示，提供衬底100，提供衬底100，所述衬底100可以是单晶、多晶或非晶结构的硅或硅锗，也可以是绝缘体上硅SOI。
具体的，提供所述衬底100的方法包括：在所述衬底100上形成浮栅氧化层111和覆盖所述浮栅氧化层111的浮栅层112。具体的，可以采用低压化学气相沉积、热氧化或者分子束外延等方法在所述衬底100上形成浮栅氧化层111，以及通过化学气相沉积的方法在所述浮栅氧化层111上形成浮栅层112。
所述浮栅氧化层111的材质包括但并不限于二氧化硅，优选的为二氧化硅，以增强层与层之间的界面粘附性，并将所述衬底100与所述浮栅层112隔离。所述浮栅层122的材质可以为未掺杂的多晶硅、掺杂磷等的掺杂多晶硅、金属纳米晶、硅锗纳米晶或者其它的导电材料。所述浮栅层112用于形成浮栅，其能够俘获或失去电子，从而能够使最终形成的闪存器件具有存储以及擦除的功能，其厚度可以根据具体的工艺需求而定。
然后，形成掩膜层120，所述掩膜层120覆盖所述浮栅层112的表面，所述掩膜层120可以采用低压化学气相沉积工艺形成，所述掩膜层120作为后续浅沟槽隔离结构平坦化工艺的停止层，以及在后续刻蚀浅沟槽隔离结构130时，能够保护所述浮栅层112，避免刻蚀损伤所述浮栅层112，其材质包括但并不限于氮化硅，优选的为氮化硅。
接着，执行步骤S2，参考图3～图5所示，形成浅沟槽隔离结构130，所述浅沟槽隔离结构130自所述掩膜层120表面延伸贯穿所述掩膜层120、所述浮栅层112和所述浮栅氧化层111，并延伸至所述衬底100中，以在所述衬底100中定义出有源区。具体的，形成所述浅沟槽隔离结构130的方法包括：如图3所示，依次刻蚀所述掩膜层120、所述浮栅氧化层111、所述浮栅层112和部分厚度的所述衬底100，形成浅沟槽121，以在所述衬底100中定义出有源区131。在此，可以通过干法刻蚀工艺依次刻蚀所述掩膜层120、所述浮栅氧化层111、所述浮栅层112和部分厚度的所述衬底100。在该步骤中，可以分两次刻蚀所述掩膜层120、所述浮栅氧化层111、浮栅层112和所述衬底100。
具体的，首先，干法刻蚀所述掩膜层120，在所述掩膜层120中形成开槽，所述开槽暴露出部分所述浮栅层112；然后，利用干法刻蚀，沿所述开槽对所述所述浮栅层112、所述浮栅氧化层111和所述衬底100进行刻蚀，获得截面为长方形或倒梯形状的浅沟槽121。
接着，参考图4和图5所示，在所述浅沟槽121中填充隔离层，以形成浅沟槽隔离结构130，所述浅沟槽隔离结构130的表面与所述掩膜层120的表面平齐。具体的，在所述浅沟槽121中填充隔离层的方法包括，采用高密度等离子体沉积(HDPCVD)、低压化学气相沉积(LPCVD)或增强等离子体化学气相沉积(PECVD)等方式形成隔离层，所述隔离层填充所述浅沟槽121并延伸覆盖所述掩膜层120表面；然后，平坦化所述隔离层至所述掩膜层120表面以与所述掩膜层120表面平齐，形成浅沟槽隔离结构130。
接着，执行步骤S3，参考图6和图7所示，在所述掩膜层120以及所述浅沟槽隔离结构130上形成图形化的光刻胶层140，所述图形化的光刻胶层140中具有开口141，所述开口暴露出部分所述浅沟槽隔离结构130和部分所述掩膜层120。其中，所述开口141沿所述有源区131和所述浅沟槽隔离结构130的宽度方向延伸，所述图形化的光刻胶层140用于定义后续刻蚀的浅沟槽隔离结构130的位置。
接着，执行步骤S4，参考图8所示，以所述图形化的光刻胶层140为掩膜，刻蚀暴露出的所述浅沟槽隔离结构130，在该步骤中，所述掩膜层120可以保护其下方的浮栅层112，避免刻蚀所述浮栅层112，即仅刻蚀所述浅沟槽隔离结构130(由于掩膜层的材质为氮化硅，即与浅沟槽隔离结构的材质不同，因此不会刻蚀掩膜层)，以形成凹槽150，所述凹槽150中暴露出所述浮栅氧化层111的侧壁、所述浮栅层112的侧壁和部分所述有源区131的侧壁，并且所述凹槽150的底壁低于所述有源区131的表面。优选的，所述凹槽150的底壁与所述有源区131表面具有一高度差，所述高度差为200埃～400埃，所述高度差可以使后续形成的侧墙层具有一定的高度，从而可以有效的减少漏电，并增加有源区131的宽度。
具体的，以所述图形化的光刻胶层140为掩膜，刻蚀暴露出的所述浅沟槽隔离结构130的方法包括：通过湿法刻蚀工艺刻蚀暴露出的部分厚度的所述浅沟槽隔离结构130；以及，通过干法刻蚀工艺刻蚀暴露出的部分厚度的所述浅沟槽隔离结构130，以形成凹槽150。其中，所述湿法刻蚀采用的溶液可以为稀氟化氢或者氢氟酸，以提高对浅沟槽隔离结构130的刻蚀选择比，避免掩膜层120的过度损耗。
本实施例中优选的采用湿法刻蚀工艺结合干法刻蚀工艺的方法刻蚀所述浅沟槽隔离结构130，在此，若采用单一的湿法刻蚀工艺或者单一的干法刻蚀工艺，会造成凹槽150侧壁(浮栅层112)的损伤，以及会造成过刻蚀，如果过刻蚀太多，会影响浅沟槽隔离结构130的隔离性能，或者会导致形成的浅沟槽隔离结构130中的凹槽150深度较浅，如果形成的浅沟槽隔离结构130中的凹槽150的深度较浅，会影响后续形成的侧墙层的形貌。因此，本实施例优选的采用湿法刻蚀工艺与干法刻蚀工艺相结合的方法刻蚀所述浅沟槽隔离结构130，如此，可以有效减少凹槽150的侧壁损伤，并能够避免过刻蚀。
接着，执行步骤S5，参考图9所示，去除所述图形化的光刻胶层140和所述掩膜层120。具体的，可以通过灰化工艺或者剥离的方法去除所述图形化的光刻胶层140，以及可以通过湿法刻蚀工艺去除所述掩膜层120，所述湿法刻蚀工艺采用的刻蚀液可以为酸性溶液，例如磷酸。
接着，执行步骤S6，参考图10所示，形成侧墙层160，所述侧墙层160覆盖所述凹槽150的侧壁，其中，所述侧墙层160包括第一侧墙层161和第二侧墙层162，所述第一侧墙层161覆盖暴露出的所述有源区的侧壁和所述浮栅氧化层111的侧壁，所述第二侧墙层162覆盖所述第一侧墙层161并延伸覆盖所述浮栅层122的侧壁，并且所述第二侧墙层162的材质与所述浮栅层111的材质相同。所述第一侧墙层161能够将所述有源区131与所述第二侧墙层162隔离，并能够将所述有源区131与所述浮栅层112隔离，以减少漏电。进一步的，由于所述第二侧墙层162与所述浮栅层112的材质相同，并且所述第二侧墙层112覆盖所述第一侧墙层111并延伸覆盖所述浮栅层112的侧壁，所述第二侧墙层162与浮栅层112的结合可以包围导电沟道的两侧及顶表面，如此可以增大闪存器件的开启电流，减小闪存器件的关闭电流，使得闪存器件可以快速关闭。
进一步的，形成所述侧墙层160的方法包括：首先，形成第一侧墙层161，所述第一侧墙层161覆盖所述凹槽150中暴露出的所述有源区131的侧壁和所述浮栅氧化层111的侧壁，其中，所述第一侧墙层161的材质为氧化硅。较佳的，可以通过热氧化工艺形成所述第一侧墙层161，所述热氧化工艺是利用氧化炉或快速热退火腔室，在氧气气氛下对暴露出的所述侧壁底部进行500℃至1200℃的热氧化处理实现，但不限于此，也可以采用本领域人员所知的其他工艺形成所述第一侧墙层161，比如原位蒸气生成工艺或者化学气相沉积工艺。具体的，第一侧墙层161覆盖暴露出的所述有源区131的侧壁和所述浮栅氧化层111的侧壁，从而为后续形成的浮栅和源线提供良好的隔离，以及为后续形成的第二侧墙层162提供较好的工艺表面，提高侧墙台阶的覆盖性。进一步的，通过所述第一侧墙层161可以隔离有源区131和第二侧墙层162，并可进一步隔离浮栅层112与有源区131，避免后续形成的浮栅与有源区131之间的漏电，由此降低闪存器件的漏电。
然后，对所述第一侧墙层161执行退火工艺，以进一步增强第一侧墙层161的致密性以及增强第一侧墙层161与所述凹槽150的侧壁(有源区131的侧壁和浮栅氧化层的侧壁)的粘附性，所述退火工艺气体包括氧气、氮气、一氧化二氮、氧化氮、二氧化氮和氨气中的至少一种，退火温度为700℃～1200℃。本实施例中，工艺气体为一氧化二氮，退火温度为700℃，退火时间为50s～100s。
接着，参考图10，形成第二侧墙层162，所述第二侧墙层162覆盖所述第一侧墙层161的侧壁，所述第二侧墙层162可以增大闪存器件的开启电流，以及减小闪存器件的关闭电流。
综上可见，在本发明提供的闪存器件的形成方法中，通过在掩膜层以及浅沟槽隔离结构上形成图形化的光刻胶层，所述图形化的光刻胶层中具有开口，所述开口暴露出部分所述浅沟槽隔离结构和部分所述掩膜层；接着，以所述图形化的光刻胶层为掩膜，刻蚀暴露出的所述浅沟槽隔离结构，在该步骤中，所述掩膜层可以保护其下方的浮栅层，避免刻蚀所述浮栅层，即仅刻蚀所述浅沟槽隔离结构，以形成凹槽，所述凹槽中暴露出所述浮栅氧化层的侧壁、所述浮栅层的侧壁和部分所述有源区的侧壁，并且所述凹槽的底壁低于所述有源区的表面；接着，形成侧墙层，所述侧墙层覆盖所述凹槽的侧壁，其中，所述侧墙层包括第一侧墙层和第二侧墙层，所述第一侧墙层覆盖暴露出的所述有源区的侧壁，所述第二侧墙层覆盖所述第一侧墙层并延伸覆盖所述浮栅层的侧壁，并且所述第二侧墙层的材质与所述浮栅层的材质相同。所述第一侧墙层能够增加浮栅层与有源区之间的隔离效果，减少漏电，由于所述第二侧墙层与所述浮栅层的材质相同，并且所述第二侧墙层覆盖所述第一侧墙层并延伸覆盖所述浮栅层的侧壁，通过所述第二侧墙可以增加浮栅的电位，由此可以增大闪存器件的开启电流，以及减小闪存器件的关闭电流。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种闪存器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上依次形成有浮栅氧化层、浮栅层和掩膜层；
形成浅沟槽隔离结构，所述浅沟槽隔离结构自所述掩膜层表面延伸贯穿所述掩膜层、所述浮栅层和所述浮栅氧化层，并延伸至所述衬底中，以在所述衬底中定义出有源区；
在所述掩膜层以及所述浅沟槽隔离结构上形成图形化的光刻胶层，所述图形化的光刻胶层中具有开口，所述开口暴露出部分所述浅沟槽隔离结构和部分所述掩膜层；
以所述图形化的光刻胶层为掩膜，刻蚀暴露出的所述浅沟槽隔离结构，以形成凹槽，所述凹槽中暴露出所述浮栅氧化层的侧壁、所述浮栅层的侧壁和部分所述有源区的侧壁，并且所述凹槽的底壁低于所述有源区的表面；
去除所述图形化的光刻胶层和所述掩膜层；以及
形成侧墙层，所述侧墙层覆盖所述凹槽的侧壁，其中，所述侧墙层包括第一侧墙层和第二侧墙层，所述第一侧墙层覆盖暴露出的所述有源区的侧壁和所述浮栅氧化层的侧壁，所述第二侧墙层覆盖所述第一侧墙层并延伸覆盖所述浮栅层的侧壁，并且所述第二侧墙层的材质与所述浮栅层的材质相同。
2.如权利要去1所述的闪存器件的形成方法，其特征在于，形成所述侧墙层的方法包括：
形成第一侧墙层；
对所述第一侧墙执行退火工艺；
形成第二侧墙层。
3.如权利要求3所述的闪存器件的形成方法，其特征在于，所述第一侧墙层的材质为氧化硅。
4.如权利要求3所述的闪存器件的形成方法，其特征在于，所述浮栅层和所述第二侧墙层的材质为多晶硅。
5.如权利要去3所述的闪存器件的形成方法，其特征在于，所述第一侧墙层通过热氧化工艺或者原位蒸气生成工艺形成，所述第二侧墙层通过化学气相沉积形成。
6.如权利要去3所述的闪存器件的形成方法，其特征在于，对所述第一侧墙执行退火工艺时，采用的工艺气体为氧气、氮气、一氧化二氮、氧化氮、二氧化氮和氨气中的至少一种，采用的退火温度为700℃～1200℃。
7.如权利要去1所述的闪存器件的形成方法，其特征在于，以所述图形化的光刻胶层为掩膜，刻蚀暴露出的所述浅沟槽隔离结构的方法包括：
通过湿法刻蚀工艺刻蚀暴露出的部分厚度的所述浅沟槽隔离结构；以及，
通过干法刻蚀工艺刻蚀暴露出的部分厚度的所述浅沟槽隔离结构，以形成所述凹槽。
8.如权利要去7所述的闪存器件的形成方法，其特征在于，所述凹槽的底壁与所述有源区表面存在高度差，所述高度差为200埃～600埃。
9.如权利要去1所述的闪存器件的形成方法，其特征在于，所述掩膜层的材质为氮化硅。
10.如权利要去1所述的闪存器件的形成方法，其特征在于，形成浅沟槽隔离结构的方法包括：
依次刻蚀所述掩膜层、所述浮栅氧化层、所述浮栅层和部分厚度的所述衬底，以形成浅沟槽；
在所述浅沟槽中填充隔离层，以形成所述浅沟槽隔离结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202011272719.2A CN112201660B (zh) | 2020-11-12 | 2020-11-12 | 闪存器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202011272719.2A CN112201660B (zh) | 2020-11-12 | 2020-11-12 | 闪存器件的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112201660A true CN112201660A (zh) | 2021-01-08 |
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Family
ID=74033562
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011272719.2A Active CN112201660B (zh) | 2020-11-12 | 2020-11-12 | 闪存器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112201660B (zh) |
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| CN112201660B (zh) | 2023-10-27 |
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