CN112786600B - 三维存储器、电路芯片及其制备方法 - Google Patents

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Abstract

本发明提供一种三维存储器、电路芯片及其制备方法。电路芯片的制备方法包括：提供衬底；在所述衬底内形成多个间隔设置的浅沟槽隔离结构，相邻的所述浅沟槽隔离结构之间为有源区域；在所述浅沟槽隔离结构内形成辅助栅极，以及在所述有源区域内形成MOS器件，其中，所述MOS器件包括栅极结构与位于所述栅极结构两侧的源极和漏极，所述辅助栅极位于相邻的所述MOS器件中的一个所述MOS器件的源极与另一个所述MOS器件的漏极之间。本发明的电路芯片的尺寸较小。

Description

三维存储器、电路芯片及其制备方法
技术领域
本发明涉及半导体器件技术领域，特别涉及一种三维存储器、电路芯片及其制备方法。
背景技术
在三维存储器中，电路芯片大小会限制字线解码传输晶体管电路中的高电压MOS器件之间在X和Y方向上的间距。在单元编程操作期间，传输晶体管需要在29V的栅极电压处传输源极/漏极区的25V的高电压，在相邻高电压MOS器件之间的电压差大约是25V。现有技术下，通过在X方向和Y方向上在高电压MOS器件之间形成P型场注入物以抑制穿通，这会使得高电压MOS器件之间的间距不能继续缩小，而导致电路芯片不能进一步缩小其尺寸。
发明内容
本发明的目的在于提供一种三维存储器、电路芯片及其制备方法，以解决电路芯片不能进一步缩小其尺寸的技术问题。
本发明提供一种电路芯片的制备方法，包括：提供衬底；在所述衬底内形成多个间隔设置的浅沟槽隔离结构，相邻的所述浅沟槽隔离结构之间为有源区域；在所述浅沟槽隔离结构内形成辅助栅极，以及在所述有源区域内形成MOS器件，其中，所述MOS器件包括栅极结构与位于所述栅极结构两侧的源极和漏极，所述辅助栅极位于相邻的所述MOS器件中的一个所述MOS器件的源极与另一个所述MOS器件的漏极之间。
其中，在形成所述浅沟槽隔离结构之后，且在形成所述辅助栅极与形成所述MOS器件之前，所述制备方法还包括：在所述浅沟槽隔离结构内形成第一过孔，以及在所述衬底的有源区域内形成第二过孔，其中，所述第一过孔与所述第二过孔间隔设置。
其中，“在所述浅沟槽隔离结构内形成辅助栅极，以及在所述有源区域内形成MOS器件”包括：在所述衬底上形成栅极层，其中，所述栅极层填充所述第一过孔与所述第二过孔；图案化所述栅极层，以形成位于所述第一过孔内的辅助栅极与形成在所述第二过孔内的栅极结构；对所述衬底的位于所述辅助栅极与所述栅极结构之间的区域进行掺杂，以形成所述源极和所述漏极。
其中，“在所述衬底内形成多个间隔设置的浅沟槽隔离结构”包括：在所述衬底上形成多个间隔设置的浅沟槽，在每个所述浅沟槽内形成隔离材料以形成所述浅沟槽隔离结构。
其中，在形成所述辅助栅极与形成所述MOS器件之后，所述制备方法还包括：在所述衬底上形成所述绝缘层，其中，所述绝缘层覆盖所述辅助栅极与所述MOS器件；在所述绝缘层内形成辅助触点、第一触点、第二触点以及第三触点，其中，所述辅助触点连接所述辅助栅极，所述第一触点连接所述栅极结构，所述第二触点连接所述源极，所述第三触点连接所述漏极。
其中，“在所述衬底上形成栅极层，其中，所述栅极层填充所述第一过孔与所述第二过孔”包括：在所述第二过孔内形成栅极电介质层；在所述衬底上形成栅极层，其中，所述栅极层填充所述第一过孔，且所述栅极层填充覆盖有所述栅极电介质层的所述第二过孔。
其中，所述衬底为P型掺杂阱，所述源极为N型掺杂，所述漏极为N型掺杂，所述栅极结构的材质为多晶硅，所述辅助栅极的材质为多晶硅。
本发明提供一种电路芯片，所述电路芯片由上述的制备方法制备形成。
本发明提供一种电路芯片包括：衬底；多个浅沟槽隔离结构，多个所述浅沟槽隔离结构间隔形成在所述衬底内，相邻的所述浅沟槽隔离结构之间为有源区域；辅助栅极，所述辅助栅极形成在所述浅沟槽隔离结构内；MOS器件，所述MOS器件形成在所述有源区域内；其中，所述MOS器件包括栅极结构与位于所述栅极结构两侧的源极和漏极，所述辅助栅极位于相邻的所述MOS器件中的一个所述MOS器件的源极与另一个所述MOS器件的漏极之间。
其中，所述电路芯片还包括：绝缘层，所述绝缘层位于所述衬底上，且所述绝缘层覆盖所述辅助栅极与所述MOS器件；辅助触点、第一触点、第二触点以及第三触点，所述辅助触点、所述第一触点、所述第二触点以及所述第三触点均形成于所述绝缘层内，且所述辅助触点连接所述辅助栅极，所述第一触点连接所述栅极结构，所述第二触点连接所述源极，所述第三触点连接所述漏极。
本发明提供一种三维存储器，包括存储阵列芯片与上述的电路芯片，所述存储阵列芯片与所述电路芯片键合连接。
综上所述，本申请通过在浅沟槽隔离结构(STI)内形成辅助栅极，利用了浅沟槽隔离结构(STI)，不会增加电路芯片的尺寸，而且辅助栅极与相邻的MOS器件中的一个MOS器件的源极以及另一个MOS器件的漏极可以形成辅助MOS器件，相当于MOS场效应管，辅助栅极连接负偏压，可以认为输入电流极小或没有输入电流，这使得电路芯片有很高的输入阻抗，使该电路芯片在其高压MOS器件之间不会发生穿通、且其电性可以引出的前提下，MOS器件之间的间距能继续缩小，从而减小了电路芯片的尺寸。同时，由于本申请的电路芯片有很高的输入阻抗，浅沟槽隔离结构(STI)内的P型场注入物的剂量可以降低，甚至取消P型场注入物的注入，这就降低了成本，并提升了MOS器件的体效应(Body effect)。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为传统的制备方法制备的电路芯片的结构示意图。
图2是本发明实施例提供的电路芯片的制备方法的流程示意图。
图3是衬底的结构示意图。
图4是在衬底内形成浅沟槽隔离结构的结构示意图。
图5是在浅沟槽隔离结构内形成第一过孔以及在衬底上形成第二过孔的结构示意图。
图6是在第二过孔内形成栅极电介质层的结构示意图。
图7是在衬底上形成栅极层的结构示意图。
图8是图案化衬底以形成辅助栅极与栅极结构的结构示意图。
图9是形成源极与漏极的结构示意图。
图10是电路芯片的剖面结构示意图。
图11是图10所示的电路芯片的俯视结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在描述本发明的具体实施方式之前，先简单介绍下传统的电路芯片的制备方法。
请参阅图1，传统的电路芯片的制备方法为：在衬底10上形成MOS器件50，相邻的MOS器件50之间通过浅沟槽隔离结构(STI)20进行间隔，在X方向和Y方向上的浅沟槽隔离结构(STI)20内注入P型场注入物以抑制穿通。但是，这会使得高电压MOS器件50之间的间距不能继续缩小，而导致电路芯片不能进一步缩小其尺寸。
基于上述问题，本发明提供一种电路芯片的制备方法。请参阅图2，图2是本发明实施例提供的电路芯片的制备方法的流程示意图。本申请通过在浅沟槽隔离结构(STI)20内形成辅助栅极40，利用了浅沟槽隔离结构(STI)20，不会增加电路芯片的尺寸，而且辅助栅极40与相邻的MOS器件50中的一个MOS器件50的源极502以及另一个MOS器件50的漏极503可以形成辅助MOS器件50，相当于MOS场效应管，辅助栅极40连接负偏压，可以认为输入电流极小或没有输入电流，这使得电路芯片有很高的输入阻抗，使该电路芯片在其高压MOS器件50之间不会发生穿通、且其电性可以引出的前提下，MOS器件50之间的间距能继续缩小，从而减小了电路芯片的尺寸。同时，由于本申请的电路芯片有很高的输入阻抗，浅沟槽隔离结构(STI)20内的P型场注入物的剂量可以降低，甚至取消P型场注入物的注入，这就降低了成本，并提升了MOS器件50的体效应(Body effect)。
电路芯片的制备方法在图2中示出。如图2所示，该方法可以大致概括为如下过程：提供衬底10(S1)，在所述衬底10内形成多个间隔设置的浅沟槽隔离结构(STI)20(S2)，在所述浅沟槽隔离结构(STI)20内形成辅助栅极40，以及在所述有源区域30内形成MOS器件50(S3)。以下将分别描述。
请参阅图2，该方法首先执行S1-S3的操作：
S1，请参阅图3，提供衬底10；
S2，请参阅图4，在所述衬底10内形成多个间隔设置的浅沟槽隔离结构(STI)20，相邻的所述浅沟槽隔离结构(STI)20之间为有源区域30。可以理解的是，多个浅沟槽隔离结构(STI)20的形成过程可以为：在衬底10上形成多个间隔设置的浅沟槽，在每个浅沟槽内形成隔离材料以形成浅沟槽隔离结构(STI)20。浅沟槽隔离结构(STI)20的材质可以为二氧化硅(SiO2)。
S3，请参阅图9，在所述浅沟槽隔离结构(STI)20内形成辅助栅极40，以及在所述有源区域30内形成MOS器件50，其中，所述MOS器件50包括栅极结构501与位于所述栅极结构501两侧的源极502和漏极503，所述辅助栅极40位于相邻的所述MOS器件50中的一个所述MOS器件50的源极502与另一个所述MOS器件50的漏极503之间。可以理解的是，MOS器件50可以为高电压NMOS器件50。栅极结构501的材质可以为多晶硅(Si)，辅助栅极40的材质可以为多晶硅(Si)。
本申请中，通过在浅沟槽隔离结构(STI)20内形成辅助栅极40，利用了浅沟槽隔离结构(STI)20，不会增加电路芯片的尺寸，而且辅助栅极40与相邻的MOS器件50中的一个MOS器件50的源极502以及另一个MOS器件50的漏极503可以形成辅助MOS器件50，相当于MOS场效应管，辅助栅极40连接负偏压，可以认为输入电流极小或没有输入电流，这使得电路芯片有很高的输入阻抗，使该电路芯片在其高压MOS器件50之间不会发生穿通、且其电性可以引出的前提下，MOS器件50之间的间距能继续缩小，从而减小了电路芯片的尺寸。同时，由于本申请的电路芯片有很高的输入阻抗，浅沟槽隔离结构(STI)20内的P型场注入物的剂量可以降低，甚至取消P型场注入物的注入，这就降低了成本，并提升了MOS器件50的体效应(Bodyeffect)。
在一个具体的实施例中，在形成所述浅沟槽隔离结构(STI)20之后，且在形成所述辅助栅极40与形成所述MOS器件50之前，所述制备方法还包括：
请参阅图5，在所述浅沟槽隔离结构(STI)20内形成第一过孔60，以及在所述衬底10的有源区域30内形成第二过孔70，其中，所述第一过孔60与所述第二过孔70间隔设置。可以理解的是，第一过孔60可以为圆孔，第一过孔60的平均直径可以在0.05μm-0.2μm之间，如可以为0.12μm。第一过孔60和第二过孔70的形成方法可以为：在衬底10上形成第一掩膜层，以第一掩膜层为掩膜刻蚀衬底10，在浅沟槽隔离结构(STI)20内形成第一过孔60，以及在衬底10的有源区域30内形成第二过孔70，第一过孔60和第二过孔70可以在同一道工序中形成，第一过孔60的制备不会增加电路芯片的制备工艺流程。本申请的第一过孔60内用于形成辅助栅极40，第二过孔70内用于形成栅极结构501。
在一个具体的实施例中，“在所述浅沟槽隔离结构(STI)20内形成辅助栅极40，以及在所述有源区域30内形成MOS器件50”包括：
请参阅图7，在所述衬底10上形成栅极层150，其中，所述栅极层150填充所述第一过孔60与所述第二过孔70。可以理解的是，栅极层150的材质为多晶硅(Si)。
请参阅图8，图案化所述栅极层150，以形成位于所述第一过孔60内的辅助栅极40与形成在所述第二过孔70内的栅极结构501。图案化栅极层150的过程可以为：在栅极层150上形成第二掩膜层，以第二掩膜层为掩膜刻蚀栅极层150，以形成辅助栅极40与栅极结构501。可以理解的是，栅极层150图案化后，保留第一过孔60内的栅极层150以形成辅助栅极40，保留第二过孔70内的栅极层150以形成栅极结构501，栅极层150的其余结构均去除。辅助栅极40与栅极结构501可以在同一道工序完成，辅助栅极40的制备不增加电路芯片的制备工艺流程。
请参阅图9，对所述衬底10的位于所述辅助栅极40与所述栅极结构501之间的区域进行掺杂，以形成所述源极502和所述漏极503。可以理解的是，有源区域30包括栅极区域与位于栅极区域两侧的第一区域和第二区域，第一区域和第二区域均位于栅极区域与浅沟槽隔离结构(STI)20之间，在形成辅助栅极40与栅极结构501之后，可以对第一区域和第二区域进行掺杂，以形成源极502区域与漏极503区域。源极502区域所对应的部分衬底10结构为源极502，漏极503区域所对应的部分衬底10结构为漏极503。可选地，可以对第一区域和第二区域进行N型掺杂，以使得源极502为N型掺杂源极502，漏极503为N型掺杂漏极503。衬底10为P型掺杂阱，这里所说的衬底10为衬底10的除了源极502区域与漏极503区域的部分。衬底10为高压P型阱区(HVPW)。衬底10为包含有P型掺杂剂的衬底10。
在一个具体的实施例中，“在所述衬底10上形成栅极层150，其中，所述栅极层150填充所述第一过孔60与所述第二过孔70”包括：
请参阅图6，在所述第二过孔70内形成栅极电介质层80；
请参阅图7，在所述衬底10上形成栅极层150，其中，所述栅极层150填充所述第一过孔60，且所述栅极层150填充覆盖有所述栅极电介质层80的所述第二过孔70。可以理解的是，辅助栅极40与第一过孔60的内壁之间的浅沟槽隔离结构(STI)20可以作为辅助栅极40电介质层，辅助栅极40电介质层用于绝缘辅助栅极40与衬底10。栅极电介质层80用于绝缘栅极结构501与衬底10。
在一个具体的实施例中，在形成所述辅助栅极40与形成所述MOS器件50之后，所述制备方法还包括：
请参阅图10-图11，在所述衬底10上形成所述绝缘层90，其中，所述绝缘层90覆盖所述辅助栅极40与所述MOS器件50；
在所述绝缘层90内形成辅助触点110、第一触点120、第二触点130以及第三触点140，其中，所述辅助触点110连接所述辅助栅极40，所述第一触点120连接所述栅极结构501，所述第二触点130连接所述源极502，所述第三触点140连接所述漏极503。绝缘层90的材质可以为二氧化硅(SiO2)。辅助触点110、第一触点120、第二触点130以及第三触点140的材质均可以钨(W)，或者铝(Al)。辅助触点110的制备可以与第一触点120、第二触点130以及第三触点140的制备在同一道工序完成，辅助触点110的制备不增加电路芯片的制备工序流程。可以理解的是，本申请可以在绝缘层90内形成辅助接触孔、第一接触孔、第二接触孔与第三接触孔，在辅助接触孔、第一接触孔、第二接触孔与第三接触孔内填充接触材料，以形成辅助接触孔内的辅助触点110、形成第一接触孔内的第一触点120、形成第二接触孔内的第二触点130以及形成第三接触孔内的第三触点140。
本申请中，辅助触点110用于将辅助栅极40引出，第一触点120用于将MOS器件50的栅极结构501引出，第二触点130用于将MOS器件50的源极502引出，第三触点140用于将MOS器件50的漏极503引出，可以实现电路芯片与后续结构的连接，如电路芯片与后续存储阵列芯片的连接。
本申请的第一过孔60、辅助栅极40以及辅助触点110均不会增加电路芯片的制备工序，且辅助栅极40形成在浅沟槽隔离结构(STI)20内，利用了浅沟槽隔离结构(STI)20，不会增加电路芯片的尺寸。辅助栅极40的制备使得电路芯片有很高的输入阻抗，MOS器件50之间的间距能继续缩小，从而减小了电路芯片的尺寸，且可以降低P型场注入物的剂量，甚至取消P型场注入物的注入，降低了成本，并提升了MOS器件50的体效应(Body effect)。
请参阅图10-图11，除了上述电路芯片的制备方法，本发明实施例还提供了一种电路芯片。本发明实施例的电路芯片及电路芯片的制备方法都可以实现本发明的优点，二者可以一起使用，当然也可以单独使用，本发明对此没有特别限制。在一种具体的实施例中，电路芯片由上述的电路芯片的制备方法制备形成。
请参阅图10-图11，本发明提供一种电路芯片，包括：衬底10；多个浅沟槽隔离结构(STI)20，多个所述浅沟槽隔离结构(STI)20间隔形成在所述衬底10内，相邻的所述浅沟槽隔离结构(STI)20之间为有源区域30；辅助栅极40，所述辅助栅极40形成在所述浅沟槽隔离结构(STI)20内；MOS器件50，所述MOS器件50形成在所述有源区域30内；其中，所述MOS器件50包括栅极结构501与位于所述栅极结构501两侧的源极502和漏极503，所述辅助栅极40位于相邻的所述MOS器件50中的一个所述MOS器件50的源极502与另一个所述MOS器件50的漏极503之间。
本申请的电路芯片通过在浅沟槽隔离结构(STI)20内形成辅助栅极40，利用了浅沟槽隔离结构(STI)20，不会增加电路芯片的尺寸，而且辅助栅极40与相邻的MOS器件50中的一个MOS器件50的源极502以及另一个MOS器件50的漏极503可以形成辅助MOS器件50，相当于MOS场效应管，辅助栅极40连接负偏压，可以认为输入电流极小或没有输入电流，这使得电路芯片有很高的输入阻抗，使该电路芯片在其高压MOS器件50之间不会发生穿通、且其电性可以引出的前提下，MOS器件50之间的间距能继续缩小，从而减小了电路芯片的尺寸。同时，由于本申请的电路芯片有很高的输入阻抗，浅沟槽隔离结构(STI)20内的P型场注入物的剂量可以降低，甚至取消P型场注入物的注入，这就降低了成本，并提升了MOS器件50的体效应(Body effect)。
在一个具体的实施例中，所述电路芯片还包括：
绝缘层90，所述绝缘层90位于所述衬底10上，且所述绝缘层90覆盖所述辅助栅极40与所述MOS器件50；辅助触点110、第一触点120、第二触点130以及第三触点140，所述辅助触点110、所述第一触点120、所述第二触点130以及所述第三触点140均形成于所述绝缘层90内，且所述辅助触点110连接所述辅助栅极40，所述第一触点120连接所述栅极结构501，所述第二触点130连接所述源极502，所述第三触点140连接所述漏极503。
本申请中，辅助触点110用于将辅助栅极40引出，第一触点120用于将MOS器件50的栅极结构501引出，第二触点130用于将MOS器件50的源极502引出，第三触点140用于将MOS器件50的漏极503引出，可以实现电路芯片与后续结构的连接，如电路芯片与后续存储阵列芯片的连接。
本发明提供一种三维存储器，包括存储阵列芯片与上述的电路芯片，所述存储阵列芯片与所述电路芯片键合连接。
本申请的三维存储器包括上述的电路芯片，这使得三维存储器的第一过孔60、辅助栅极40以及辅助触点110的制备均不会增加电路芯片的制备工序，且辅助栅极40形成在浅沟槽隔离结构(STI)20内，利用了浅沟槽隔离结构(STI)20，不会增加电路芯片的尺寸。辅助栅极40的制备使得电路芯片有很高的输入阻抗，MOS器件50之间的间距能继续缩小，从而减小了电路芯片的尺寸，且可以降低P型场注入物的剂量，甚至取消P型场注入物的注入，降低了成本，并提升了MOS器件50的体效应(Body effect)。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (10)

1.一种电路芯片的制备方法，其特征在于，包括：
提供衬底；
在所述衬底内形成多个间隔设置的浅沟槽隔离结构，相邻的所述浅沟槽隔离结构之间为有源区域；
在所述浅沟槽隔离结构内形成辅助栅极，以及在所述有源区域内形成MOS器件，其中，所述MOS器件包括栅极结构与位于所述栅极结构两侧的源极和漏极，所述辅助栅极位于相邻的所述MOS器件中的一个所述MOS器件的源极与另一个所述MOS器件的漏极之间，所述辅助栅极被配置为连接负偏压。
2.根据权利要求1所述的制备方法，其特征在于，在形成所述浅沟槽隔离结构之后，且在形成所述辅助栅极与形成所述MOS器件之前，所述制备方法还包括：
在所述浅沟槽隔离结构内形成第一过孔，以及在所述衬底的有源区域内形成第二过孔，其中，所述第一过孔与所述第二过孔间隔设置。
3.根据权利要求2所述的制备方法，其特征在于，“在所述浅沟槽隔离结构内形成辅助栅极，以及在所述有源区域内形成MOS器件”包括：
在所述衬底上形成栅极层，其中，所述栅极层填充所述第一过孔与所述第二过孔；
图案化所述栅极层，以形成位于所述第一过孔内的辅助栅极与形成在所述第二过孔内的栅极结构；
对所述衬底的位于所述辅助栅极与所述栅极结构之间的区域进行掺杂，以形成所述源极和所述漏极。
4.根据权利要求1所述的制备方法，其特征在于，“在所述衬底内形成多个间隔设置的浅沟槽隔离结构”包括：
在所述衬底上形成多个间隔设置的浅沟槽，在每个所述浅沟槽内形成隔离材料以形成所述浅沟槽隔离结构。
5.根据权利要求1所述的制备方法，其特征在于，在形成所述辅助栅极与形成所述MOS器件之后，所述制备方法还包括：
在所述衬底上形成绝缘层，其中，所述绝缘层覆盖所述辅助栅极与所述MOS器件；
在所述绝缘层内形成辅助触点、第一触点、第二触点以及第三触点，其中，所述辅助触点连接所述辅助栅极，所述第一触点连接所述栅极结构，所述第二触点连接所述源极，所述第三触点连接所述漏极。
6.根据权利要求3所述的制备方法，其特征在于，“在所述衬底上形成栅极层，其中，所述栅极层填充所述第一过孔与所述第二过孔”包括：
在所述第二过孔内形成栅极电介质层；
在所述衬底上形成栅极层，其中，所述栅极层填充所述第一过孔，且所述栅极层填充覆盖有所述栅极电介质层的所述第二过孔。
7.根据权利要求3所述的制备方法，其特征在于，所述衬底为P型掺杂阱，所述源极为N型掺杂，所述漏极为N型掺杂，所述栅极结构的材质为多晶硅，所述辅助栅极的材质为多晶硅。
8.一种电路芯片，其特征在于，包括：
衬底；
多个浅沟槽隔离结构，多个所述浅沟槽隔离结构间隔形成在所述衬底内，相邻的所述浅沟槽隔离结构之间为有源区域；
辅助栅极，所述辅助栅极形成在所述浅沟槽隔离结构内；
MOS器件，所述MOS器件形成在所述有源区域内；
其中，所述MOS器件包括栅极结构与位于所述栅极结构两侧的源极和漏极，所述辅助栅极位于相邻的所述MOS器件中的一个所述MOS器件的源极与另一个所述MOS器件的漏极之间，所述辅助栅极被配置为连接负偏压。
9.根据权利要求8所述的电路芯片，其特征在于，所述电路芯片还包括：
绝缘层，所述绝缘层位于所述衬底上，且所述绝缘层覆盖所述辅助栅极与所述MOS器件；
辅助触点、第一触点、第二触点以及第三触点，所述辅助触点、所述第一触点、所述第二触点以及所述第三触点均形成于所述绝缘层内，且所述辅助触点连接所述辅助栅极，所述第一触点连接所述栅极结构，所述第二触点连接所述源极，所述第三触点连接所述漏极。
10.一种三维存储器，其特征在于，包括存储阵列芯片与权利要求8或9所述的电路芯片，所述存储阵列芯片与所述电路芯片键合连接。
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