CN105448993A - 半导体装置 - Google Patents

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Abstract

本发明提供高耐压、低导通电阻的半导体装置。半导体装置具备：第一导电型的第一半导体层；第一电极，在第一半导体层上；第二电极及第三电极，沿着从第一电极朝向第一半导体层的第一方向延伸，具有位于第一半导体层中的第一端和与第一电极相接的第二端；第二导电型的第二半导体层，在第二电极与第三电极之间设置在第一半导体层上；第二导电型的第三半导体层，在第一半导体层与第二电极之间以及第一半导体层与第三电极之间；第一绝缘膜，在第二电极及第三电极与第三半导体层之间；第一导电型的第四半导体层，在第二半导体层上，与第一电极电连接；第四电极，穿过第四半导体层在第一半导体层中延伸，与第四、第二半导体层及第一半导体层之间隔有第二绝缘膜。

Description

半导体装置
相关申请的交叉参照
本申请基于2014年9月8日提交的日本专利申请No.2014-182332并享受其优先权。该申请的全部内容通过引用包含于此。
技术领域
实施方式一般涉及半导体装置。
背景技术
在功率MOS晶体管(MetalOxideSemiconductortransistor：金属氧化物半导体晶体管)等功率用半导体装置中，要求高耐压及低导通电阻。例如，在沟槽栅型MOS晶体管中，采用提高漂移层的杂质浓度而降低导通电阻的方法。并且优选为，在沟槽栅内在栅极电极之下配置源极电位的场板电极，促进漂移层的耗尽，从而同时实现高耐压化。此外，为了实现半导体装置的高耐压化，漂移层的厚膜化是必要条件，栅极沟槽也设置得较深。其结果，向设置于场板电极与漂移层之间的场绝缘膜施加的漏极电压的分配比例变大，需要提高其绝缘耐压。但是，场绝缘膜的厚膜化会增大晶圆的翘曲，使半导体装置的制造变得困难。
发明内容
实施方式提供高耐压、低导通电阻的半导体装置。
根据一个实施方式，半导体装置具备：第一导电型的第一半导体层；第一电极，设置在所述第一半导体层之上；第二电极，沿着从所述第一电极朝向所述第一半导体层的第一方向延伸，具有位于所述第一半导体层中的第一端和与所述第一电极相接的第二端；第三电极，沿着所述第一方向延伸，具有位于所述第一半导体层中的第一端和与所述第一电极相接的第二端；以及第二导电型的第二半导体层，在所述第二电极与所述第三电极之间设置在所述第一半导体层上。还具备：第二导电型的第三半导体层，设置在所述第一半导体层与所述第二电极之间、以及所述第一半导体层与所述第三电极之间；第一绝缘膜，设置在所述第二电极与所述第三半导体层的一方之间、以及所述第三电极与所述第三半导体层的另一方之间；第一导电型的第四半导体层，设置在所述第二半导体层上，与所述第一电极电连接；以及第四电极，穿过所述第四半导体层而延伸到所述第一半导体层中，该第四电极与所述第四半导体层、所述第二半导体层及所述第一半导体层之间隔有第二绝缘膜。
根据上述构造的半导体装置，能够提供高耐压、低导通电阻的半导体装置。
附图说明
图1A及图1B是例示实施方式的半导体装置的示意截面图。
图2A～图6B是例示实施方式的半导体装置的制造过程的示意截面图。
图7A及图7B是例示实施方式的变形例的半导体装置的示意截面图。
具体实施方式
参照附图说明实施方式。在附图中，对于相同的部分赋予相同的标记，并适当省略说明，仅说明不同的部分。附图仅为示意，各部分之间的厚度、宽度、以及大小关系等并不一定与实际值相同。即使是对于同一部件的说明，其尺寸和/或比例在不同附图之间也可能不同。
在有些情况下，组件的配置使用图中所示的XYZ轴方向进行说明。X轴、Y轴、Z轴相互正交。以下，将X轴、Y轴、Z轴的方向称为X方向、Y方向、Z方向。另外，在有些情况下，Z方向表示上方，Z方向的相反方向表示下方。
在以下的实施方式中，将第一导电型设为n型、将第二导电型设为p型来进行说明，但是不限于此，也可以将第一导电型设为p型、将第二导电型设为n型。
图1是例示实施方式的半导体装置1的示意截面图。半导体装置1例如是功率MOS晶体管。图1A表示半导体装置1的晶胞(unitcell)的截面构造。图1B将图1A中所示的区域1B扩大表示。
半导体装置1具备n型的第一半导体层(以下称为漂移层10)和设置在漂移层10之上的p型的第二半导体层(以下称为基底层20)。漂移层10例如设置在漏极层13之上。漏极层13是n型杂质浓度比漂移层10高的层。漏极层13例如也可以是n型半导体层，也可以是n型半导体基板。
如图1所示，漂移层10包括第一层15和第二层17。第二层17设置在第一层15之上，第二层17的n型杂质浓度比第一层15高。此外，第二层17的n型杂质浓度比漏极层13低。
半导体装置1具备：第一电极(以下称为源极电极60)、第二电极及第三电极(以下称为场板电极30)、第四电极(以下称为栅极电极50)。
半导体装置1具备多个场板电极30。场板电极30例如沿着漂移层10与基底层20的边界10a在X方向上并列设置。
场板电极30在漂移层10及基底层20的内部沿着Z方向延伸。并且，场板电极30的第一端部30a位于漂移层10中，第二端部30b位于基底层20侧。此外，优选为第一端部30a位于第一层15中。
半导体装置1具备p型半导体层(以下称为p型层40)和第一绝缘膜(以下称为场板绝缘膜33)。p型层40设置在漂移层10与多个场板电极30的每一个之间。场板绝缘膜33设置在多个场板电极30的每一个与p型层40之间。此外，p型层40设置为与基底层20相连。
例如，场板电极30隔着场板绝缘膜33设置在贯通基底层20而到达漂移层10的第一沟槽(以下称为沟槽101)的内部。并且，p型层40沿着场板绝缘膜33设置。
半导体装置1在相邻的沟槽101之间还具备栅极电极50。此外，半导体装置1在多个场板电极30的每一个之间，具备选择性地设置在基底层20上的n型的第四半导体层(以下称为源极层23)。并且，栅极电极50隔着第二绝缘膜(栅极绝缘膜53)与漂移层10、基底层20及源极层23对置。
例如，在漂移层10中，栅极电极50的一端50a位于比第一端部30a浅的位置，位于比漂移层10与基底层20的边界10a深的位置。此外，另一端50b位于基底层20侧。
换言之，如图1B所示，栅极电极50隔着栅极绝缘膜53设置在贯通基底层20而到达漂移层10的第二沟槽(以下称为沟槽107)的内部。沟槽107被设置为在相邻的2个沟槽101之间贯通基底层20而到达第二层17的深度。即，沟槽107设置为比沟槽101浅。
源极层23选择性地设置在基底层20的位于栅极电极50侧的部分之上。并且，栅极电极50在沟槽107的内面隔着栅极绝缘膜53与第二层17、基底层20及源极层23对置。
进而，半导体装置1具备设置于基底层20、源极层23、场板电极30及栅极电极50之上的第三电极(以下称为源极电极60)。源极电极60与基底层20、源极层23及场板电极30电连接。在栅极电极50与源极电极60之间设置有层间绝缘膜55，将两者电绝缘。此外，源极电极60设置为与场板电极30的第二端部30b相接。
此外，半导体装置1被设置为，p型层40中包含的p型杂质的总量与漂移层10及p型层40中包含的n型杂质的总量相同。即，优选为取得电荷平衡，使得向基底层20与漂移层10之间、以及p型层40与漂移层之间的pn结施加逆偏压时，漂移层10及p型层40的整体容易耗尽。
在此，“相同”并不限于严格意义上杂质量相同的情况，允许存在制造过程中的杂质量的控制精度所导致的误差。即，p型层40中包含的p型杂质的总量和漂移层10及p型层40中包含的n型杂质的总量大致相同即可。
此外，在本实施方式中，在被p型层40包围的沟槽101的内部设有源极电位的场板电极30。由此，促进p型层40的耗尽，因此，例如也可以使p型层40的p型杂质的总量比漂移层10及p型层40中包含的n型杂质的总量多。
此外，通过在场板绝缘膜33与漂移层10之间隔有p型层40，能够降低向场板绝缘膜33施加的电压。即，能够降低向场板电极30与漏极层13之间施加的漏极电压中的、向场板绝缘膜33施加的电压的比例。其结果，能够使场板绝缘膜33的膜厚变薄。
例如，为了实现半导体装置1的高耐压化及低导通电阻化，优选为加厚第二层17的Z方向的层厚并较深地形成沟槽101。并且，场板绝缘膜33的厚度存在如下的倾向：沟槽101越深则越厚。其结果，场板绝缘膜33的厚膜化会增大晶圆的翘曲。与此相对，在本实施方式中，与不设置p型层40的情况相比，能够使场板绝缘膜33变薄。由此，能够在实现高耐压化及低导通电阻化的同时，抑制晶圆的翘曲，降低半导体装置1的制造难度。
此外，p型层40沿着场板绝缘膜33延伸并与基底层20连接，作为由于漂移层中的雪崩过程中的碰撞电离而生成的空穴的放出路径起作用。由此，能够提高雪崩耐量。
接下来，参照图2～图6说明实施方式的半导体装置1的制造方法。图2A～图6B是例示实施方式的半导体装置的制造过程的示意截面图。
如图2所示，准备在漏极层13上形成了漂移层10的晶圆。漏极层13例如是在n型硅晶圆或n型硅晶圆上进行了外延生长的n型硅层。漂移层10例如是n型硅层，包括在漏极层13之上进行了外延生长的第一层15和第二层17。第二层17设置为，其n型杂质浓度比第一层15的n型杂质浓度高。
接着，形成从第二层17的上面17a到达第一层15的沟槽101。沟槽101例如使用各向异性的RIE(ReactiveIonEtching：反应性离子蚀刻)法来形成。沟槽101比第二层17的Z方向的层厚T1更深地形成。T1例如为10～20微米(μM)。
接下来，如图2B所示，向沟槽101的内面离子注入p型杂质、例如硼B。向从与晶圆垂直的Z方向偏离几度的倾斜方向注入硼离子(B+)，以使硼离子(B+)注入沟槽101的侧壁。将硼的剂量控制为，例如与漂移层10中包含的n型杂质同量。
接下来，如图3A所示，对晶圆进行热处理，使离子注入的硼激活。由此，能够在沟槽101的内面形成p型层40。
p型层40的形成方法不限于上述的离子注入，例如也可以在沟槽101的内面使p型硅层外延生长。这种情况下，控制p型硅层中掺杂的p型杂质的浓度，形成为使得p型硅层中包含的p型杂质的总量与漂移层10中包含的n型杂质的总量平衡。
接着，如图3B所示，形成覆盖沟槽101的内面的场板绝缘膜33。场板绝缘膜33例如是氧化硅膜，使用CVD(ChemicalVaporDeposition：化学气相淀积)法来形成。场板绝缘膜33形成在晶圆整面，在该阶段覆盖形成有p型层40的第二层17的上面17a。
接着，如图4A所示，在晶圆整面堆积导电膜103，并埋入沟槽101的内部。导电膜103例如是导电性的多晶硅，使用CVD法来形成。
接着，如图4B所示，对导电膜103进行回蚀，在沟槽101的内部形成场板电极30。场板电极30的第一端部30a位于第一层15中。场板电极30的第二端部30b在沟槽101的开口侧露出。
接着，如图5A所示，形成沟槽107。例如，在形成于场板绝缘膜33的第二层17上的部分形成开口105，将场板绝缘膜33作为掩模而对第二层17进行蚀刻。
接着，如图5B所示，对沟槽107的内面进行热氧化，形成栅极绝缘膜53。这时，场板电极30的第二端部30b也被氧化，例如形成了氧化硅膜109。
接着，将形成于场板电极30的第二端部30b的氧化硅膜109选择性地除去之后，在晶圆整面堆积未图示的导电膜。接着，对该导电膜进行回蚀，在沟槽107的内部形成栅极电极50。
接着，如图6A所示，在第二层17上形成基底层20。例如，对场板绝缘膜33进行回蚀，使第二层17的上面17a露出之后，向晶圆整面离子注入p型杂质、例如硼，在第二层17上形成基底层20。例如，形成于第二层17的上部的p型层40与基底层20一体化。然后，基底层20及p型层40相互连接而形成。
进而，在基底层20的栅极电极50侧的部分选择性地形成源极层23。例如，在基底层20的栅极电极50侧的部分选择性地离子注入作为n型杂质的砷(AS)。
接着，如图6B所示，在栅极电极50之上选择性地形成层间绝缘膜55，形成覆盖基底层20、源极层23、场板电极30及层间绝缘膜55的源极电极60。源极电极60例如与基底层20、源极层23及场板电极30相接而分别电连接。
在本实施方式中，源极电极60形成为与在沟槽101的开口部露出的场板电极30直接接触。由此，能够降低场板电极30的布线电阻，抑制例如自开启。
此外，在1个沟槽的内部设置场板电极和栅极电极的构造中，需要用来将源极电极和场板电极电连接的连接部。与此相对，在本实施方式中，源极电极60和场板电极30直接接触，所以不需要设置这样的连接部，能够充分利用芯片面积。例如，通过扩大沟道宽度，能够降低导通电阻。此外，还有助于半导体装置1的小型化。
此外，在本实施方式中，通过在场板绝缘膜33与漂移层10之间隔有p型层40，能够降低源漏极间电容COSS。此外，通过将场板电极30和栅极电极50分别容纳在不同的沟槽中，还能够降低栅源极间电容Cgs。由此，能够提高开关速度。
图7是例示实施方式的变形例的半导体装置2的示意截面图。图7A是沿着半导体装置2的Y-Z面的截面图。图7B是沿着图7A所示的7B-7B线的截面图。
半导体装置2具备设置在漏极层13上的漂移层10。漂移层10包括第一层15和第二层17。此外，半导体装置2具有设置在第二层17上的平面栅极构造。
如图7A所示，半导体装置2具备选择性地设置在第二层17上的基底层120和选择性地设置在基底层120上的源极层123。并且，栅极电极150经由设置在第二层17上的栅极绝缘膜153与第二层17、基底层120及源极层123对置。
此外，如图7B所示，半导体装置2具备多个场板电极30。场板电极30沿着X方向并列设置。场板电极30在漂移层10的内部沿着Z方向延伸。并且，该第一端部30a位于第一层15中。
半导体装置2具备p型层40和场板绝缘膜33。p型层40设置在漂移层10与多个场板电极30的每一个之间。场板绝缘膜33设置在多个场板电极30的每一个与p型层40之间。
例如，场板电极30隔着场板绝缘膜33设置在贯通基底层20到达漂移层10的沟槽101的内部。并且，p型层40沿着场板绝缘膜33设置。
如图7B所示，栅极电极150设置于在X方向上相邻的沟槽101之间。并且，p型层40沿着Y方向延伸，设置为与同方向上选择性地配置的基底层20相连。
在本实施方式中，通过在场板绝缘膜33与漂移层10之间隔有p型层40，能够降低向场板绝缘膜33施加的电压，使其膜厚变薄。此外，通过在场板绝缘膜33与漂移层10之间隔有p型层40，能够降低源漏极间电容COSS。此外，通过将场板电极30配置在沟槽101的内部，并将栅极电极150设置在相邻的沟槽101之间的漂移层10上，能够降低栅源极间电容Cgs。
在上述的本实施方式中，多个场板30在截面视图中相互分离，但是例如也可以在俯视时相互连接。
以上说明了几个实施方式，但是这些实施方式只是例示，不限定本发明。事实上，本说明书描述的实施方式可以通过各种其他方式时来实施。并且，在不脱离本发明的主旨的情况下，可以对实施方式进行各种省略、替换和变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其等价物的范围中。

Claims (14)

1.一种半导体装置，具备：
第一导电型的第一半导体层；
第一电极，设置在所述第一半导体层之上；
第二电极，沿着从所述第一电极朝向所述第一半导体层的第一方向延伸，具有位于所述第一半导体层中的第一端和与所述第一电极相接的第二端；
第三电极，沿着所述第一方向延伸，具有位于所述第一半导体层中的第一端和与所述第一电极相接的第二端；
第二导电型的第二半导体层，在所述第二电极与所述第三电极之间设置在所述第一半导体层上；
第二导电型的第三半导体层，设置在所述第一半导体层与所述第二电极之间、以及所述第一半导体层与所述第三电极之间；
第一绝缘膜，设置在所述第二电极与所述第三半导体层的一方之间、以及所述第三电极与所述第三半导体层的另一方之间；
第一导电型的第四半导体层，设置在所述第二半导体层上，与所述第一电极电连接；以及
第四电极，穿过所述第四半导体层及所述第二半导体层而延伸到所述第一半导体层中，与所述第四半导体层、所述第二半导体层及所述第一半导体层之间隔有第二绝缘膜。
2.如权利要求1所述的半导体装置，
所述第一半导体层具有第一层和第二层，该第二层设置在所述第一层与所述第二半导体层之间，并且该第二层的第一导电型的杂质浓度比所述第一层高，
所述第一电极的第一端位于所述第一层中。
3.如权利要求1所述的半导体装置，
所述第一半导体层在与所述第二半导体层相反的一侧具有第一面，
所述第四电极具有位于所述第一半导体层中的第一端和与所述第一端相反一侧的第二端，
所述第一面与所述第四电极的所述第一端之间的距离，比所述第一面与所述第二电极及第三电极各自的所述第一端之间的距离长。
4.如权利要求3所述的半导体装置，
所述第一半导体层具有第一层和第二层，该第二层设置在所述第一层之上，并且该第二层的第一导电型的杂质浓度比所述第一层更高，
所述第二电极及所述第三电极的第一端位于所述第一层中，所述第四电极的第一端位于所述第二层中。
5.如权利要求3所述的半导体装置，
所述第一面与所述第四电极的第二端之间的距离，比所述第一面与所述第四半导体层之间的距离长。
6.如权利要求1所述的半导体装置，
所述第四半导体层具有与所述第一电极相接的表面。
7.如权利要求1所述的半导体装置，
所述第三半导体层沿着所述第一绝缘膜延伸，并与所述第二半导体层连接。
8.如权利要求1所述的半导体装置，
在所述第三半导体层与所述第一电极之间隔有所述第二半导体层，
所述第三半导体层与所述第一电极不相接。
9.如权利要求1所述的半导体装置，
还具备第三绝缘膜，设置在所述第一电极与所述第四电极之间。
10.如权利要求1所述的半导体装置，
所述第三半导体层中包含的第二导电型的杂质的总量与所述第一半导体层及所述第三半导体层中包含的第一导电型的杂质的总量相同。
11.如权利要求1所述的半导体装置，
所述第一电极是金属，所述第二电极及所述第三电极是多晶硅。
12.一种半导体装置，具备：
第一导电型的第一半导体层，具有第一面和与所述第一面相反一侧的第二面；
第一电极，设置在所述第一半导体层的第二面上；
第二电极，沿着从所述第一电极朝向所述第一半导体层的第一方向延伸，具有位于所述第一半导体层中的第一端和与所述第一电极相接的第二端；
第三电极，沿着所述第一方向延伸，具有位于所述第一半导体层中的第一端和与所述第一电极相接的第二端；
第二导电型的第二半导体层，在所述第二电极与所述第三电极之间选择性地设置在所述第一半导体层之上；
第二导电型的第三半导体层，设置在所述第一半导体层与所述多个第二电极及所述第三电极的每一个之间；
第一绝缘膜，设置在所述第三半导体层与所述第二电极及所述第三电极的每一个之间；
第一导电型的第四半导体层，选择性地设置在所述第二半导体层上，与所述第一电极电连接；以及
第四电极，经由第二绝缘膜设置在所述第一半导体层、所述第二半导体层及所述第四半导体层的在所述第二面露出的部分上。
13.如权利要求12所述的半导体装置，
所述第一半导体层具有第一层和第二层，该第二层设置在所述第一层之上，并且该第二层的第一导电型的杂质浓度比所述第一层更高，
所述第二电极及所述第三电极的所述第一面侧的端部和所述第一面之间的距离，比所述第二层和所述第一面之间的距离更短。
14.如权利要求12所述的半导体装置，
所述第三半导体层沿着所述第一绝缘膜延伸，并与所述第二半导体层连接。
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