KR20160030030A - 반도체 장치 - Google Patents

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KR20160030030A
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히데키 오쿠무라
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가부시끼가이샤 도시바
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Abstract

하나의 실시형태에 따르면, 반도체 장치는, 제1 도전형의 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제1 전극과, 상기 제1 전극으로부터 상기 제1 반도체층을 향하는 제1 방향으로 연장되고, 상기 제1 반도체층 내에 위치하는 제1 단과, 상기 제1 전극에 접하는 제2 단을 갖는 제2 전극 및 제3 전극과, 상기 제2 전극과 상기 제3 전극 사이에 있어서, 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층을 구비한다. 또한, 상기 제1 반도체층과 상기 제2 전극 사이, 및, 상기 제1 반도체층과 상기 제3 전극 사이에 형성된 제2 도전형의 제3 반도체층과, 상기 제2 전극과 상기 제3 반도체층의 한쪽과의 사이, 및, 상기 제3 전극과 상기 제3 반도체층 사이에 형성된 제1 절연막과, 상기 제2 반도체층 상에 형성되고, 상기 제1 전극에 전기적으로 접속된 제1 도전형의 제4 반도체층과, 상기 제4 반도체층을 통해 상기 제1 반도체층 내로 연장되고, 상기 제4 반도체층, 상기 제2 반도체층 및 상기 제1 반도체층 사이에 제2 절연막을 개재하는 제4 전극을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
관련 출원들로의 교차 참조
본 출원은, 2014년 9월 8일 출원된 일본 특허 출원 2014-182332호에 기초하고 그 우선권의 이익을 주장하며, 여기서 그 전체 내용이 참조용으로 사용되었다.
실시예들은 일반적으로 반도체 장치에 관한 것이다.
파워 MOS 트랜지스터(Metal Oxide Semiconductor transistor) 등의 전력용 반도체 장치에는, 고내압 및 저 온저항이 요구된다. 예컨대, 트렌치 게이트형 MOS 트랜지스터에서는, 드리프트층의 불순물 농도를 높게 하여 온저항을 낮추는 방법이 채택된다. 그리고, 트렌치 게이트 내에서 게이트 전극 아래에 소스 전위의 필드 플레이트 전극을 배치하고, 드리프트층의 공핍화를 촉진함으로써, 고내압화를 동시에 실현하는 것이 바람직하다. 또한, 반도체 장치의 고내압화에는, 드리프트층의 후막화(厚膜化)가 필수이며, 게이트 트렌치도 깊게 형성된다. 결과적으로, 필드 플레이트 전극과 드리프트층 사이에 형성되는 필드 절연막에 가해지는 드레인 전압의 배분이 커져, 그 절연 내압을 높게 할 필요가 생긴다. 그러나, 필드 절연막의 후막화는, 웨이퍼의 휨을 크게 하여, 반도체 장치의 제조를 곤란하게 한다.
실시형태는, 고내압, 저 온저항의 반도체 장치를 제공하는 것이다.
하나의 실시형태에 따르면, 반도체 장치는, 제1 도전형의 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제1 전극과, 상기 제1 전극으로부터 상기 제1 반도체층을 향하는 제1 방향으로 연장되고, 상기 제1 반도체층 내에 위치하는 제1 단과 상기 제1 전극에 접하는 제2 단을 갖는 제2 전극과, 상기 제1 방향으로 연장되고, 상기 제1 반도체층 내에 위치하는 제1 단과 상기 제1 전극에 접하는 제2 단을 갖는 제3 전극과, 상기 제2 전극과 상기 제3 전극 사이에 있어서, 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층을 구비한다. 또한, 상기 제1 반도체층과 상기 제2 전극 사이, 및, 상기 제1 반도체층과 상기 제3 전극 사이에 형성된 제2 도전형의 제3 반도체층과, 상기 제2 전극과 상기 제3 반도체층의 한쪽과의 사이, 및, 상기 제3 전극과 상기 제3 반도체층 사이에 형성된 제1 절연막과, 상기 제2 반도체층 상에 형성되고, 상기 제1 전극에 전기적으로 접속된 제1 도전형의 제4 반도체층과, 상기 제4 반도체층을 통해 상기 제1 반도체층 내로 연장되고, 상기 제4 반도체층, 상기 제2 반도체층 및 상기 제1 반도체층 사이에 제2 절연막을 개재하는 제4 전극을 구비한다.
상기 구성의 반도체 장치에 따르면, 고내압, 저 온저항의 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는, 실시형태에 따른 반도체 장치를 예시하는 모식 단면도이다.
도 2a 내지 도 6b는, 실시형태에 따른 반도체 장치의 제조 과정을 예시하는 모식 단면도이다.
도 7a 및 도 7b는, 실시형태의 변형예에 따른 반도체 장치를 예시하는 모식 단면도이다.
이제 도면을 참조하여 실시예들을 설명할 것이다. 도면들 내의 동일한 부분들은 동일한 숫자로 마크되고, 상세한 설명은 적절히 생략되며, 상이한 부분들이 설명된다. 도면들은 개략적이거나 개념적이고, 부분들의 두께와 폭 간의 관계, 부분들 간의 크기 비율 등은 그 실제값과 반드시 동일한 것은 아니다. 치수 및/또는 비율은, 동일한 부분이 도시되어 있는 경우에서도, 도면들 간에 상이하게 도시될 수도 있다.
구성 요소들의 배치는 도면에 도시된 XYZ 축들의 방향을 이용하여 설명되는 경우들이 있다. X축, Y축, 및 Z축은 서로 직교한다. 이하, X축, Y축, 및 Z축의 방향들은 X방향, Y방향, 및 Z방향으로서 설명된다. 또한, Z방향이 상향으로서 설명되고, Z방향에 반대되는 방향이 하향으로서 설명되는 경우들이 있다.
이하의 실시형태에서는, 제1 도전형을 n형, 제2 도전형을 p형으로 하여 설명하였으나, 이것에 한정되지 않고, 제1 도전형을 p형, 제2 도전형을 n형으로 하여도 좋다.
도 1은, 실시형태에 따른 반도체 장치(1)를 예시하는 모식 단면도이다. 반도체 장치(1)는, 예컨대, 파워 MOS 트랜지스터이다. 도 1a는, 반도체 장치(1)의 유닛 셀의 단면 구조를 나타내고 있다. 도 1b는, 도 1a 중에 나타내는 영역(1B)을 확대하여 나타내고 있다.
반도체 장치(1)는, n형의 제1 반도체층(이하, 드리프트층(10))과, 드리프트층(10) 상에 형성된 p형의 제2 반도체층(이하, 베이스층(20))을 구비한다. 드리프트층(10)은, 예컨대, 드레인층(13) 상에 형성된다. 드레인층(13)은, 드리프트층(10)보다도 n형 불순물의 농도가 높은 층이다. 드레인층(13)은, 예컨대, n형 반도체층이어도 좋고, n형 반도체 기판이어도 좋다.
도 1에 도시된 바와 같이, 드리프트층(10)은, 제1 층(15)과 제2 층(17)을 포함한다. 제2 층(17)은, 제1 층(15) 상에 형성되고, 제1 층(15)보다도 n형 불순물의 농도가 높다. 또한, 제2 층(17)은, 드레인층(13)보다도 n형 불순물의 농도가 낮다.
반도체 장치(1)는, 제1 전극(이하, 소스 전극(60))과, 제2 전극 및 제3 전극(이하, 필드 플레이트 전극(30))과, 제4 전극(이하, 게이트 전극(50))을 구비한다.
반도체 장치(1)는, 복수의 필드 플레이트 전극(30)을 구비한다. 필드 플레이트 전극(30)은, 예컨대, 드리프트층(10)과, 베이스층(20)의 경계(10a)를 따라 X 방향으로 병설된다.
필드 플레이트 전극(30)은, 드리프트층(10) 및 베이스층(20)의 내부에 있어서, Z 방향으로 연장된다. 그리고, 그 제1 단부(端部)(30a)는, 드리프트층(10) 내에 위치하고, 제2 단부(30b)는, 베이스층(20)측에 위치한다. 또한, 제1 단부(30a)는, 제1 층(15) 내에 위치하는 것이 바람직하다.
반도체 장치(1)는, p형 반도체층(이하, p형층(40))과, 제1 절연막(이하, 필드 플레이트 절연막(33))을 구비한다. p형층(40)은, 드리프트층(10)과, 복수의 필드 플레이트 전극(30) 각각과의 사이에 형성된다. 필드 플레이트 절연막(33)은, 복수의 필드 플레이트 전극(30)의 각각과, p형층(40) 사이에 형성된다. 또한, p형층(40)은, 베이스층(20)으로 이어지도록 형성된다.
예컨대, 필드 플레이트 전극(30)은, 베이스층(20)을 관통하여 드리프트층(10)에 이르는 제1 트렌치(이하, 트렌치(101))의 내부에, 필드 플레이트 절연막(33)을 개재하여 형성된다. 그리고, p형층(40)은, 필드 플레이트 절연막(33)을 따라 형성된다.
반도체 장치(1)는, 인접한 트렌치(101) 사이에 게이트 전극(50)을 더 구비한다. 또한, 반도체 장치(1)는, 복수의 필드 플레이트 전극(30)의 각각의 사이에 있어서, 베이스층(20) 상에 선택적으로 형성된 n형의 제4 반도체층(이하, 소스층(23))을 구비한다. 그리고, 게이트 전극(50)은, 드리프트층(10), 베이스층(20) 및 소스층(23)에 제2 절연막(게이트 절연막(53))을 개재하여 대향한다.
예컨대, 게이트 전극(50)은, 드리프트층(10) 내에 있어서, 그 한쪽의 단(50a)이 제1 단부(30a)보다도 얕은 위치에 있고, 드리프트층(10)과 베이스층(20)과의 경계(10a)보다도 깊은 위치에 있다. 또한, 다른 쪽 단(50b)은 베이스층(20)측에 위치한다.
바꿔 말하면, 도 1b에 도시된 바와 같이, 게이트 전극(50)은, 베이스층(20)을 관통하여 드리프트층(10)에 이르는 제2 트렌치(이하, 트렌치(107))의 내부에, 게이트 절연막(53)을 개재하여 형성된다. 트렌치(107)는, 인접한 2개의 트렌치(101) 사이에 있어서, 베이스층(20)을 관통하여 제2 층(17)에 이르는 깊이에 형성된다. 즉, 트렌치(107)는, 트렌치(101)보다도 얕게 형성된다.
소스층(23)은, 베이스층(20)의 게이트 전극(50)측에 위치하는 부분 위에 선택적으로 형성된다. 그리고, 게이트 전극(50)은, 트렌치(107)의 내면에 있어서, 게이트 절연막(53)을 개재하여, 제2 층(17), 베이스층(20) 및 소스층(23)에 대향한다.
또한, 반도체 장치(1)는, 베이스층(20), 소스층(23), 필드 플레이트 전극(30) 및 게이트 전극(50) 상에 형성된 제3 전극(이하, 소스 전극(60))을 구비한다. 소스 전극(60)은, 베이스층(20), 소스층(23) 및 필드 플레이트 전극(30)에 전기적으로 접속된다. 게이트 전극(50)과 소스 전극(60) 사이에는, 층간 절연막(55)이 형성되어, 양자를 전기적으로 절연한다. 또한, 소스 전극(60)은, 필드 플레이트 전극(30)의 제2 단부(30b)에 접하도록 형성된다.
또한, 반도체 장치(1)는, p형층(40)에 포함되는 p형 불순물의 총량이 드리프트층(10) 및 p형층(40)에 포함되는 n형 불순물의 총량과 동일해지도록 형성된다. 즉, 베이스층(20)과 드리프트층(10) 사이, 및, p형층(40)과 드리프트층 사이의 pn 접합에 역바이어스가 인가되었을 때, 드리프트층(10) 및 p형층(40)의 전체가 공핍화되기 쉽도록, 차지 밸런스를 취하는 것이 바람직하다.
여기서 「동일」이란, 엄밀한 의미로 불순물량이 동일한 경우에 한정되지 않고, 제조 과정에 있어서의 불순물량의 제어 정밀도에 기인한 차를 허용한다. 즉, p형층(40)에 포함되는 p형 불순물의 총량과, 드리프트층(10) 및 p형층(40)에 포함되는 n형 불순물의 총량이 거의 동일하면 된다.
또한, 본 실시형태에서는, p형층(40)에 둘러싸인 트렌치(101)의 내부에 소스 전위의 필드 플레이트 전극(30)이 형성된다. 이에 따라, p형층(40)의 공핍화가 촉진되기 때문에, 예컨대, p형층(40)의 p형 불순물의 총량을, 드리프트층(10) 및 p형층(40)에 포함되는 n형 불순물의 총량보다도 많게 하는 것도 가능하다.
또한, 필드 플레이트 절연막(33)과 드리프트층(10) 사이에 p형층(40)을 개재시킴으로써, 필드 플레이트 절연막(33)에 가해지는 전압을 저감할 수 있다. 즉, 필드 플레이트 전극(30)과 드레인층(13) 사이에 인가되는 드레인 전압 중의 필드 플레이트 절연막(33)에 인가되는 전압의 비율을 저감하는 것이 가능해진다. 그 결과, 필드 플레이트 절연막(33)의 막두께를 얇게 할 수 있다.
예컨대, 반도체 장치(1)의 고내압화 및 저 온저항화를 위해서는, 제2 층(17)의 Z 방향의 층두께를 두껍게 하고, 트렌치(101)를 깊게 형성하는 것이 바람직하다. 그리고, 필드 플레이트 절연막(33)의 두께는, 트렌치(101)가 깊어질수록 두꺼워지는 경향이 있다. 결과적으로, 필드 플레이트 절연막(33)의 후막화는, 웨이퍼의 휨을 크게 한다. 이것에 대하여, 본 실시형태에서는, p형층(40)을 형성하지 않는 경우에 비하여, 필드 플레이트 절연막(33)을 얇게 하는 것이 가능하다. 이에 따라, 고내압화 및 저 온저항화를 실현하면서, 또한, 웨이퍼의 휨을 억제하고, 반도체 장치(1)의 제조 난도를 저하시키는 것이 가능해진다.
또한, p형층(40)은, 필드 플레이트 절연막(33)을 따라 연장되고, 베이스층(20)에 접속되며, 드리프트층 내의 애벌란시(avalanche) 과정에 있어서의 충돌 이온화에 의해 생성되는 정공의 방출 경로로서 기능한다. 이에 따라, 애벌란시 내량을 향상시킬 수 있다.
다음에, 도 2 내지 도 6을 참조하여, 실시형태에 따른 반도체 장치(1)의 제조 방법을 설명한다. 도 2a 내지 도 6b는, 실시형태에 따른 반도체 장치의 제조 과정을 예시하는 모식 단면도이다.
도 2에 도시된 바와 같이, 드레인층(13) 상에 드리프트층(10)을 형성한 웨이퍼를 준비한다. 드레인층(13)은, 예컨대, n형 실리콘 웨이퍼, 또는, n형 실리콘 웨이퍼 상에 에피택셜 성장된 n형 실리콘층이다. 드리프트층(10)은, 예컨대, n형 실리콘층으로서, 드레인층(13) 상에 에피택셜 성장된 제1 층(15)과, 제2 층(17)을 포함한다. 제2 층(17)은, 그 n형 불순물 농도가 제1 층(15)의 n형 불순물 농도보다도 높아지도록 형성된다.
다음에, 제2 층(17)의 상면(17a)으로부터 제1 층(15)에 이르는 트렌치(101)를 형성한다. 트렌치(101)는, 예컨대, 이방성의 RIE(Reactive Ion Etching)법을 이용하여 형성된다. 트렌치(101)는, 제2 층(17)의 Z 방향의 층두께(T1)보다도 깊게 형성한다. T1은, 예컨대, 10∼20 마이크로미터(㎛)이다.
다음에, 도 2b에 도시된 바와 같이, 트렌치(101)의 내면에 p형 불순물, 예컨대, 붕소(B)를 이온 주입한다. 붕소 이온(B+)은, 트렌치(101)의 측벽에 주입되도록, 웨이퍼에 대하여 수직인 Z 방향으로부터 수도 오프한 경사 방향으로 주입한다. 붕소의 도우즈량은, 예컨대, 드리프트층(10)에 포함되는 n형 불순물과 동량이 되도록 제어한다.
계속해서, 도 3a에 도시된 바와 같이, 웨이퍼를 열처리하여, 이온 주입된 붕소를 활성화시킨다. 이에 따라, 트렌치(101)의 내면에 p형층(40)을 형성할 수 있다.
p형층(40)의 형성 방법은, 상기한 이온 주입에 한정되지 않고, 예컨대, 트렌치(101)의 내면에 p형 실리콘층을 에피택셜 성장하여도 좋다. 이 경우도, p형 실리콘층에 도핑되는 p형 불순물의 농도를 제어하고, p형 실리콘층에 포함되는 p형 불순물의 총량이 드리프트층(10)에 포함되는 n형 불순물의 총량과 밸런스가 맞도록 형성한다.
다음에, 도 3b에 도시된 바와 같이, 트렌치(101)의 내면을 덮는 필드 플레이트 절연막(33)을 형성한다. 필드 플레이트 절연막(33)은, 예컨대, 실리콘 산화막으로서, CVD(Chemical Vapor Deposition)법을 이용하여 형성된다. 필드 플레이트 절연막(33)은, 웨이퍼 전체면에 형성되고, 이 단계에서는, p형층(40)이 형성된 제2 층(17)의 상면(17a)을 덮는다.
다음에, 도 4a에 도시된 바와 같이, 웨이퍼 전체면에 도전막(103)을 퇴적하여, 트렌치(101)의 내부를 메운다. 도전막(103)은, 예컨대, 도전성의 다결정 실리콘으로서, CVD법을 이용하여 형성된다.
계속해서, 도 4b에 도시된 바와 같이, 도전막(103)을 에치백하고, 트렌치(101)의 내부에 필드 플레이트 전극(30)을 형성한다. 필드 플레이트 전극(30)의 제1 단부(30a)는, 제1 층(15) 내에 위치한다. 필드 플레이트 전극(30)의 제2 단부(30b)는, 트렌치(101)의 개구측에 노출된다.
다음에, 도 5a에 도시된 바와 같이, 트렌치(107)를 형성한다. 예컨대, 필드 플레이트 절연막(33)의 제2 층(17) 상에 형성된 부분에 개구(105)를 형성하고, 필드 플레이트 절연막(33)을 마스크로 하여 제2 층(17)을 에칭한다.
다음에, 도 5b에 도시된 바와 같이, 트렌치(107)의 내면을 열산화하여, 게이트 절연막(53)을 형성한다. 이 때, 필드 플레이트 전극(30)의 제2 단부(30b)도 산화되어, 예컨대, 실리콘 산화막(109)이 형성된다.
다음에, 필드 플레이트 전극(30)의 제2 단부(30b)에 형성된 실리콘 산화막(109)을 선택적으로 제거한 후, 웨이퍼 전체면에 도시하지 않은 도전막을 퇴적한다. 계속해서, 그 도전막을 에치백하고, 트렌치(107)의 내부에 게이트 전극(50)을 형성한다.
다음에, 도 6a에 도시된 바와 같이, 제2 층(17) 상에 베이스층(20)을 형성한다. 예컨대, 필드 플레이트 절연막(33)을 에치백하고, 제2 층(17)의 상면(17a)을 노출시킨 후, 웨이퍼 전체면에 p형 불순물, 예컨대, 붕소를 이온 주입하고, 제2 층(17) 상에 베이스층(20)을 형성한다. 예컨대, 제2 층(17)의 상부에 형성된 p형층(40)은, 베이스층(20)과 일체화한다. 그리고, 베이스층(20) 및 p형층(40)은, 서로 이어져 형성된다.
또한, 베이스층(20)의 게이트 전극(50)측 부분에, 소스층(23)을 선택적으로 형성한다. 예컨대, 베이스층(20)의 게이트 전극(50)측 부분에, n형 불순물인 비소(As)를 선택적으로 이온 주입한다.
다음에, 도 6b에 도시된 바와 같이, 게이트 전극(50) 상에 층간 절연막(55)을 선택적으로 형성하고, 베이스층(20), 소스층(23), 필드 플레이트 전극(30) 및 층간 절연막(55)을 덮는 소스 전극(60)을 형성한다. 소스 전극(60)은, 예컨대, 베이스층(20), 소스층(23) 및 필드 플레이트 전극(30)에 접하고, 각각에 전기적으로 접속된다.
본 실시형태에서는, 소스 전극(60)은, 트렌치(101)의 개구부에 노출된 필드 플레이트 전극(30)에 직접 접하도록 형성된다. 이에 따라, 필드 플레이트 전극(30)의 배선 저항을 저감하고, 예컨대, 셀프 턴온을 억제할 수 있다.
또한, 하나의 트렌치의 내부에 필드 플레이트 전극과, 게이트 전극을 형성하는 구조에서는, 소스 전극과 필드 플레이트 전극을 전기적으로 접속하기 위한 접속부가 필요하게 된다. 이것에 대하여, 본 실시형태에서는, 소스 전극(60)과 필드 플레이트 전극(30)이 직접 접하기 때문에, 그러한 접속부를 마련할 필요가 없어, 칩 면적을 유효하게 활용할 수 있다. 예컨대, 채널 폭을 넓힘으로써, 온저항을 저감할 수 있다. 또한, 반도체 장치(1)의 소형화에도 기여한다.
또한, 본 실시형태에서는, 필드 플레이트 절연막(33)과 드리프트층(10) 사이에 p형층(40)을 개재시킴으로써, 소스 드레인간 용량(COSS)을 저감할 수 있다. 또한, 필드 플레이트 전극(30)과 게이트 전극(50)을 각각 별도의 트렌치에 수용함으로써, 게이트 소스간 용량(Cgs)을 저감하는 것도 가능하다. 이에 따라, 스위칭 속도를 향상시킬 수 있다.
도 7은, 실시형태의 변형례에 따른 반도체 장치(2)를 예시하는 모식 단면도이다. 도 7a는, 반도체 장치(2)의 Y-Z면을 따른 단면도이다. 도 7b는, 도 7a에 도시된 7B-7B선을 따른 단면도이다.
반도체 장치(2)는, 드레인층(13) 상에 형성된 드리프트층(10)을 구비한다. 드리프트층(10)은, 제1 층(15)과 제2 층(17)을 포함한다. 또한, 반도체 장치(2)는, 제2 층(17) 상에 형성된 플래너 게이트 구조를 갖는다.
도 7a에 도시된 바와 같이, 반도체 장치(2)는, 제2 층(17) 상에 선택적으로 형성된 베이스층(120)과, 베이스층(120) 상에 선택적으로 형성된 소스층(123)을 구비한다. 그리고, 게이트 전극(150)은, 제2 층(17) 상에 형성된 게이트 절연막(153)을 개재하여, 제2 층(17), 베이스층(120) 및 소스층(123)에 대향한다.
또한, 도 7b에 도시된 바와 같이, 반도체 장치(2)는, 복수의 필드 플레이트 전극(30)을 구비한다. 필드 플레이트 전극(30)은 X 방향으로 병설된다. 필드 플레이트 전극(30)은, 드리프트층(10)의 내부에 있어서, Z 방향으로 연장된다. 그리고, 그 제1 단부(30a)는 제1 층(15) 내에 위치한다.
반도체 장치(2)는, p형층(40)과 필드 플레이트 절연막(33)을 구비한다. p형층(40)은, 드리프트층(10)과, 복수의 필드 플레이트 전극(30) 각각과의 사이에 형성된다. 필드 플레이트 절연막(33)은, 복수의 필드 플레이트 전극(30)의 각각과, p형층(40) 사이에 형성된다.
예컨대, 필드 플레이트 전극(30)은, 베이스층(20)을 관통하여 드리프트층(10)에 이르는 트렌치(101)의 내부에, 필드 플레이트 절연막(33)을 개재하여 형성된다. 그리고, p형층(40)은, 필드 플레이트 절연막(33)을 따라 형성된다.
도 7b에 도시된 바와 같이, 게이트 전극(150)은, X 방향에 있어서 인접한 트렌치(101) 사이에 형성된다. 그리고, p형층(40)은, Y 방향으로 연장되고, 같은 방향으로 선택적으로 배치된 베이스층(20)으로 이어지도록 형성된다.
본 실시형태에서는, 필드 플레이트 절연막(33)과 드리프트층(10) 사이에 p형층(40)을 개재시킴으로써, 필드 플레이트 절연막(33)에 가해지는 전압을 저감하고, 그 막 두께를 얇게 할 수 있다. 또한, 필드 플레이트 절연막(33)과 드리프트층(10) 사이에 p형층(40)을 개재시킴으로써, 소스 드레인간 용량(COSS)을 저감할 수 있다. 또한, 필드 플레이트 전극(30)을 트렌치(101)의 내부에 배치하고, 게이트 전극(150)을, 인접한 트렌치(101) 사이의 드리프트층(10) 상에 형성함으로써, 게이트 소스간 용량(Cgs)을 저감할 수 있다.
상기한 본 실시형태에서는, 복수의 필드 플레이트(30)는, 단면에 있어서 서로 분리되어 있지만, 예컨대, 상면에서 보았을 때에 서로 접속되어 있어도 좋다.
특정 실시예들이 설명되었지만, 이들 실시예들은 예로써만 제시되었고, 본 발명의 범위를 제한하고자 함이 아니다. 실제로, 여기서 설명된 신규한 실시예들은 다양한 다른 형태들로 구현될 수도 있고, 또한 여기서 설명된 실시예들의 형태에서 다양한 생략, 대체, 및 변경이 본 발명의 사상으로부터 벗어나지 않고 행해질 수도 있다. 첨부된 청구범위 및 그 등가물들은 본 발명의 범위 및 사상 내에 있을 것인 그러한 형태들 또는 변형들을 망라하고자 한다.

Claims (14)

  1. 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층 상에 형성된 제1 전극과,
    상기 제1 전극으로부터 상기 제1 반도체층을 향하는 제1 방향으로 연장되고, 상기 제1 반도체층 내에 위치하는 제1 단과, 상기 제1 전극에 접하는 제2 단을 갖는 제2 전극과,
    상기 제1 방향으로 연장되고, 상기 제1 반도체층 내에 위치하는 제1 단과, 상기 제1 전극에 접하는 제2 단을 갖는 제3 전극과,
    상기 제2 전극과 상기 제3 전극 사이에 있어서, 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층과,
    상기 제1 반도체층과 상기 제2 전극 사이, 및, 상기 제1 반도체층과 상기 제3 전극 사이에 형성된 제2 도전형의 제3 반도체층과,
    상기 제2 전극과 상기 제3 반도체층의 한쪽과의 사이, 및, 상기 제3 전극과 상기 제3 반도체층 사이에 형성된 제1 절연막과,
    상기 제2 반도체층 상에 형성되고, 상기 제1 전극에 전기적으로 접속된 제1 도전형의 제4 반도체층과,
    상기 제4 반도체층 및 상기 제2 반도체층을 통해 상기 제1 반도체층 내로 연장되고, 상기 제4 반도체층, 상기 제2 반도체층 및 상기 제1 반도체층 사이에 제2 절연막을 개재하는 제4 전극
    을 구비한 반도체 장치.
  2. 제1항에 있어서, 상기 제1 반도체층은, 제1 층과, 상기 제1 층과 상기 제2 반도체층 사이에 형성되고, 상기 제1 층보다도 제1 도전형의 불순물 농도가 높은 제2 층을 가지고,
    상기 제1 전극의 제1 단은, 상기 제1 층 내에 위치하는 것인 반도체 장치.
  3. 제1항에 있어서, 상기 제1 반도체층은, 상기 제2 반도체층과는 반대측에 제1 면을 가지고,
    상기 제4 전극은, 상기 제1 반도체층 내에 위치하는 제1 단과, 상기 제1 단과는 반대측의 제2 단을 가지고,
    상기 제1 면과, 상기 제2 전극의 상기 제1 단과의 거리는, 상기 제1 면과, 상기 제2 전극 및 제3 전극 각각의 상기 제1 단과의 거리보다도 긴 것인 반도체 장치.
  4. 제3항에 있어서, 상기 제1 반도체층은, 제1 층과, 상기 제1 층 상에 형성되고, 상기 제1 층보다도 제1 도전형의 불순물 농도가 높은 제2 층을 가지고,
    상기 제2 전극 및 상기 제3 전극의 제1 단은, 상기 제1 층 내에 위치하고, 상기 제4 전극의 제1 단은, 상기 제2 층 내에 위치하는 것인 반도체 장치.
  5. 제3항에 있어서, 상기 제1 면과 상기 제4 전극의 제2 단과의 거리는, 상기 제1 면과 상기 제4 반도체층의 거리보다도 긴 것인 반도체 장치.
  6. 제1항에 있어서, 상기 제4 반도체층은, 상기 제1 전극에 접하는 표면을 갖는 것인 반도체 장치.
  7. 제1항에 있어서, 상기 제3 반도체층은, 상기 제1 절연막을 따라 연장되고, 상기 제2 반도체층에 접속되는 것인 반도체 장치.
  8. 제1항에 있어서, 상기 제3 반도체층과 상기 제1 전극 사이에는, 상기 제2 반도체층이 개재되고,
    상기 제3 반도체층은, 상기 제1 전극에 접하지 않는 것인 반도체 장치.
  9. 제1항에 있어서, 상기 제1 전극과 상기 제4 전극 사이에 형성된 제3 절연막을 더 구비한 반도체 장치.
  10. 제1항에 있어서, 상기 제3 반도체층에 포함되는 제2 도전형의 불순물의 총량은, 상기 제1 반도체층 및 상기 제3 반도체층에 포함되는 제1 도전형의 불순물의 총량과 동일한 것인 반도체 장치.
  11. 제1항에 있어서, 상기 제1 전극은 금속이고, 상기 제2 전극 및 상기 제3 전극은 폴리실리콘인 것인 반도체 장치.
  12. 제1 면과, 상기 제1 면과는 반대측의 제2 면을 갖는 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층의 제2 면 상에 형성된 제1 전극과,
    상기 제1 전극으로부터 상기 제1 반도체층을 향하는 제1 방향으로 연장되고, 상기 제1 반도체층 내에 위치하는 제1 단과, 상기 제1 전극에 접하는 제2 단을 갖는 제2 전극과,
    상기 제1 방향으로 연장되고, 상기 제1 반도체층 내에 위치하는 제1 단과, 상기 제1 전극에 접하는 제2 단을 갖는 제3 전극과,
    상기 제2 전극과 상기 제3 전극 사이에 있어서 상기 제1 반도체층 상에 선택적으로 형성된 제2 도전형의 제2 반도체층과,
    상기 제1 반도체층과, 복수의 상기 제2 전극 및 상기 제3 전극 각각과의 사이에 형성된 제2 도전형의 제3 반도체층과,
    상기 제3 반도체층과, 상기 제2 전극 및 상기 제3 전극 각각과의 사이에 형성된 제1 절연막과,
    상기 제2 반도체층 상에 선택적으로 형성되고, 상기 제1 전극에 전기적으로 접속된 제1 도전형의 제4 반도체층과,
    상기 제1 반도체층, 상기 제2 반도체층 및 상기 제4 반도체층의 상기 제2 면에 노출된 부분 상에 제2 절연막을 개재하여 형성된 제4 전극
    을 구비한 반도체 장치.
  13. 제12항에 있어서, 상기 제1 반도체층은, 제1 층과, 상기 제1 층 상에 형성되고, 상기 제1 층보다도 제1 도전형의 불순물 농도가 높은 제2 층을 가지고,
    상기 제2 전극 및 상기 제3 전극의 상기 제1 면측의 단과, 상기 제1 면과의 거리는, 상기 제2 층과 상기 제1 면의 거리보다도 짧은 것인 반도체 장치.
  14. 제12항에 있어서, 상기 제3 반도체층은, 상기 제1 절연막을 따라 연장되고, 상기 제2 반도체층에 접속되는 것인 반도체 장치.
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