JP7198236B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
電力制御用の半導体装置には、オン抵抗が低く、スイッチング損失が小さいことが望まれている。例えば、ＩＧＢＴ（Insulated gate Bipolar Transistor）では、ｐ形コレクタ層からｎ形ベース層中に注入される正孔の密度を増加させることにより、オン抵抗を低減することができる。しかしながら、ｎ形ベース層の正孔の密度が高くなると、ターンオフ時にｎ形ベース層から正孔を排出するための時間が長くなり、ターンオフ損失が増加する。
このようなトレードオフを改善し、オン抵抗およびターンオフ損失を共に低減するために、独立して制御される２つの制御電極を有するＩＧＢＴが用いられる。例えば、ＩＧＢＴをターンオフさせる前に、２つの制御電極のうちの１つの電位を制御することにより、ｎ形ベース層の正孔の一部を予め排出し、ｎ形ベース層の正孔密度を低減する。これにより、ＩＧＢＴのターンオフ時における正孔の排出時間を短縮し、スイッチング損失を低減することができる。しかしながら、このようなゲート制御を実現する回路の設計には、解消すべき制約が多い。
特開２０１９－１６９５９７号公報
実施形態は、ゲート制御回路の構成を簡略化できる半導体装置を提供する。
実施形態に係る半導体装置は、半導体部と、前記半導体部の裏面側に設けられた第１電極と、前記半導体部の表面側に設けられた第２電極と、前記半導体部と前記第２電極との間において、前記半導体部に設けられた第１トレンチの内部に配置された第１制御電極と、前記半導体部と前記第２電極との間において、前記半導体部に設けられた第２トレンチの内部に配置された第２制御電極と、を備える。前記第１制御電極は、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第２電極から第２絶縁膜により電気的に絶縁される。前記第２制御電極は、前記半導体部から第３絶縁膜により電気的に絶縁され、前記第２電極から第４絶縁膜により電気的に絶縁され、前記第１制御電極から電気的に分離される。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、前記第２導電形の第５半導体層と、前記第２導電形の第６半導体層と、を含む。前記第１制御電極および前記第２制御電極は、前記第１半導体層中に延在する。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記第１制御電極に向き合い、前記第３絶縁膜を介して前記第２制御電極に向き合う。前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第１絶縁膜に接し、前記第２電極に電気的に接続される。前記第４半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第３絶縁膜に接し、前記第２電極に電気的に接続される。前記第５半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記第１電極に電気的に接続される。前記第６半導体層は、前記第１半導体層と前記第２制御電極との間に設けられ、前記第３絶縁膜に沿って延在する。
第１実施形態に係る半導体装置を示す模式断面図である。 第１実施形態に係る半導体装置の製造過程を示す模式断面図である。 図２に続く製造過程を示す模式断面図である。 図３に続く製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 第１実施形態に係る半導体装置の制御方法を示す模式図である。 第１実施形態に係る半導体装置の動作を示す模式断面図である。 第１実施形態の第１変形例に係る半導体装置を示す模式断面図である。 第１実施形態の第２変形例に係る半導体装置を示す模式断面図である。 第１実施形態の第２変形例に係る半導体装置の動作を示す模式断面図である。 第２実施形態に係る半導体装置を示す模式断面図である。 第２実施形態に係る半導体装置の製造過程を示す模式断面図である。 第２実施形態の第１変形例に係る半導体装置を示す模式断面図である。 第２実施形態の第２変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、２種類の制御電極を有するＩＧＢＴである。
図１に示すように、半導体装置１は、半導体部１０と、第１電極（以下、コレクタ電極２０）と、第２電極（以下、エミッタ電極３０）と、第１制御電極４０と、第２制御電極５０と、を備える。コレクタ電極２０は、半導体部１０の裏面側に設けられる。エミッタ電極３０は、半導体部１０の表面側に設けられる。
第１制御電極４０および第２制御電極５０は、半導体部１０とエミッタ電極３０との間において、半導体部１０に設けられたゲートトレンチＧＴ１およびＧＴ２の内部にそれぞれ配置される。第１制御電極４０および第２制御電極５０は、相互に離間して配置される。
第１制御電極４０は、絶縁膜４３により半導体部１０から電気的に絶縁される。また、第１制御電極４０は、絶縁膜４５によりエミッタ電極３０から電気的に絶縁される。
第２制御電極５０は、絶縁膜５３により半導体部１０から電気的に絶縁される。また、第２制御電極５０は、絶縁膜５５によりエミッタ電極３０から電気的に絶縁される。
半導体部１０は、第１半導体層（以下、ｎ形ベース層１１）と、第２半導体層（以下、ｐ形ベース層１３）と、第３半導体層（以下、ｎ形エミッタ層１５）と、第４半導体層（以下、ｐ形コンタクト層１７）と、第５半導体層（ｐ形コレクタ層２１）と、ｎ形バッファ層２３と、第６半導体層（以下、ｐ形電荷排出層２５）と、を含む。
ｎ形ベース層１１は、コレクタ電極２０とエミッタ電極３０との間に延在し、半導体部１０の全体に広がる。第１制御電極４０および第２制御電極５０は、エミッタ電極３０からコレクタ電極２０に向かう方向（－Ｚ方向）に延伸し、ｎ形ベース層１１中に延在する。
ｐ形ベース層１３は、ｎ形ベース層１１とエミッタ電極３０との間に設けられる。ｐ形ベース層１３は、絶縁膜４３を介して第１制御電極４０に向き合うように設けられる。また、ｐ形ベース層１３は、絶縁膜５３を介して第２制御電極５０に向き合うように設けられる。
ｎ形エミッタ層１５は、ｐ形ベース層１３とエミッタ電極３０との間に選択的に設けられる。ｎ形エミッタ層１５は、絶縁膜４３に接し、エミッタ電極３０に電気的に接続される。ｎ形エミッタ層１５は、ｎ形ベース層１１のｎ形不純物濃度よりも高濃度のｎ形不純物を含む。
ｐ形コンタクト層１７は、ｐ形ベース層１３とエミッタ電極３０との間に選択的に設けられる。ｐ形コンタクト層１７は、例えば、絶縁膜５３に接し、エミッタ電極３０に電気的に接続される。ｐ形コンタクト層１７は、ｐ形ベース層１３のｐ形不純物濃度よりも高濃度のｐ形不純物を含む。
ｐ形コレクタ層２１は、ｎ形ベース層１１とコレクタ電極２０との間に設けられる。ｐ形コレクタ層２１は、コレクタ電極２０に電気的に接続される。
ｎ形バッファ層２３は、ｎ形ベース層１１とｐ形コレクタ層２１との間に設けられる。ｎ形バッファ層２３は、ｎ形ベース層１１のｎ形不純物濃度よりも高濃度のｎ形不純物を含む。
ｐ形電荷排出層２５は、ｎ形ベース層１１と第２制御電極５０との間に設けられ、絶縁膜５３に沿って延在する。ｐ形電荷排出層２５は、例えば、第２制御電極５０のｎ形ベース層１１中に延在する部分の全体を覆うように設けられる。ｐ形電荷排出層２５は、例えば、ｐ形ベース層１３のｐ形不純物濃度と略同一の濃度、もしくは、それよりも低濃度のｐ形不純物を含む。
次に、図２（ａ）～図５（ｂ）を参照して、第１実施形態に係る半導体装置１の製造方法を説明する。図２（ａ）および図５（ｂ）は、半導体装置１の製造過程を示す模式断面図である。
図２（ａ）に示すように、半導体ウェーハ１００の表面側に、ゲートトレンチＧＴ１およびゲートトレンチＧＴ２を形成する。半導体ウェーハ１００は、例えば、ｎ形シリコンウェーハであり、ｎ形ベース層１１のｎ形不純物濃度と同じ濃度のｎ形不純物を含む。ゲートトレンチＧＴ１およびＧＴ２は、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、半導体ウェーハ１００を選択的にエッチングすることにより形成される。
図２（ｂ）に示すように、ゲートトレンチＧＴ１の内部に、絶縁膜１０１を形成する。絶縁膜１０１は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成されるシリコン酸化膜である。
絶縁膜１０１は、例えば、半導体ウェーハ１００の表面を覆い、ゲートトレンチＧＴ１およびＧＴ２のそれぞれの内部のスペースを埋め込むように形成される。その後、ゲートトレンチＧＴ１内のスペースを埋め込んだ部分を残して、絶縁膜１０１を選択的に除去する。
図３（ａ）に示すように、半導体ウェーハ１００の露出された表面に、ｐ形拡散層１０３を形成する。ｐ形拡散層１０３は、ゲートトレンチＧＴ２の内面に沿って形成されるが、絶縁膜１０１が埋め込まれたゲートトレンチＧＴ１の内部には形成されない。
ｐ形拡散層１０３は、例えば、ｐ形不純物であるボロン（Ｂ）を、半導体ウェーハ１００に拡散させることにより形成される。ｐ形拡散層１０３は、例えば、気相拡散を用いて形成される。
図３（ｂ）に示すように、絶縁膜１０１を除去した後、ゲートトレンチＧＴ１の内面およびゲートトレンチＧＴ２の内面を覆う絶縁膜１０５を形成する。絶縁膜１０５は、ゲートトレンチＧＴ１およびＧＴ２の内部に、スペースＳＰ１およびＳＰ２を残すように形成される。また、絶縁膜１０５は、ｐ形拡散層１０３の一部が半導体ウェーハ１００と絶縁膜１０５との間に残るように形成される。絶縁膜１０５は、例えば、半導体ウェーハ１００を熱酸化することにより形成される。絶縁膜１０５は、例えば、シリコン酸化膜である。
図４（ａ）に示すように、ゲートトレンチＧＴ１の内部に第１制御電極４０を形成し、ゲートトレンチＧＴ２の内部に第２制御電極５０を形成する。第１制御電極４０および第２制御電極５０は、例えば、導電性を有するポリシリコンである。
例えば、半導体ウェーハ１００の表面側に、ゲートトレンチＧＴ１およびＧＴ２のスペースＳＰ１およびＳＰ２を埋め込むようにポリシリコン層を形成する。ポリシリコン層は、例えば、ＣＶＤを用いて形成され、その後、ｎ形不純物、例えば、リン（Ｐ）を拡散することにより、導電性を付与する。さらに、スペースＳＰ１およびＳＰ２を埋め込んだ部分を残して、ポリシリコン膜を除去することにより、第１制御電極４０および第２制御電極５０を形成する。
絶縁膜１０５の第１制御電極４０と半導体ウェーハ１００との間に位置する部分は、絶縁膜４３となる。また、絶縁膜１０５の第２制御電極５０と半導体ウェーハ１００との間に位置する部分は、絶縁膜５３となる。
図４（ｂ）に示すように、半導体ウェーハ１００の表面側に、ｐ形ベース層１３、ｎ形エミッタ層１５およびｐ形コンタクト層１７を形成する。ｐ形拡散層１０３の一部は、ｐ形ベース層１３およびｐ形コンタクト層１７と一体化される。また、ｎ形エミッタ層１５は、ｐ形拡散層１０３をｎ形に反転させた部分を含む。ｐ形拡散層１０３の残る部分は、ｐ形電荷排出層２５となり、第２制御電極５０のｎ形ベース層１１中に延在する部分を覆う。
ｐ形ベース層１３は、例えば、半導体ウェーハ１００の表面側にｐ形不純物であるボロン（Ｂ）をイオン注入した後、熱処理により活性化および拡散させることにより形成される。ｐ形ベース層１３は、半導体ウェーハ１００の表面から所定の深さを有するように形成される。
ｎ形エミッタ層１５は、例えば、半導体ウェーハ１００の表面側にｎ形不純物であるリン（Ｐ）をイオン注入した後、活性化することにより形成される。ｎ形エミッタ層１５は、半導体ウェーハ１００の表面からの深さがｐ形ベース層１３よりも浅くなるように形成される。ｎ形エミッタ層１５は、ｐ形ベース層１３のｐ形不純物の濃度よりも高濃度のｎ形不純物を含む。
ｐ形コンタクト層１７は、例えば、半導体ウェーハ１００の表面側にｐ形不純物であるボロン（Ｂ）を選択的にイオン注入した後、活性化することにより形成される。ｐ形コンタクト層１７は、半導体ウェーハ１００の表面からの深さがｐ形ベース層１３よりも浅くなるように形成される。ｐ形コンタクト層１７は、例えば、ｎ形エミッタ層１５のｎ形不純物の濃度よりも高濃度のｐ形不純物を含む。また、ｐ形コンタクト層１７は、例えば、ｎ形エミッタ層１５を絶縁膜４３に接する位置に残し、絶縁膜５３に接するように形成される。
図５（ａ）に示すように、絶縁膜４５および絶縁膜５５を半導体ウェーハ１００の表面側に形成する。絶縁膜４５は、第１制御電極４０の上面を覆い、絶縁膜５５は、第２制御電極の上面を覆う。絶縁膜４５および５５は、半導体ウェーハ１００の表面側を覆うシリコン酸化膜を、例えば、ＣＶＤを用いて形成した後、第１制御電極４０および第２制御電極５０を覆う部分を残して、シリコン酸化膜を選択的に除去することにより形成される。
図５（ｂ）に示すように、半導体ウェーハ１００の表面側にエミッタ電極３０を形成する。エミッタ電極３０は、絶縁膜４５および絶縁膜５５を覆い、ｎ形エミッタ層１５およびｐ形コンタクト層１７に接するように形成される。エミッタ電極３０は、例えば、アルミニウム（Ａｌ）を含む金属層である。
続いて、半導体ウェーハ１００の裏面側を研削もしくはエッチングすることにより、所定のウェーハ厚に薄層化する。さらに、半導体ウェーハ１００の裏面側に、ｎ形バッファ層２３およびｐ形コレクタ層２１を形成する（図１参照）。ｎ形バッファ層２３およびｐ形コレクタ層２１は、例えば、ｎ形不純物であるリン（Ｐ）およびｐ形不純物であるボロン（Ｂ）を半導体ウェーハ１００の裏面側にイオン注入し、活性化させることにより形成される。また、半導体ウェーハ１００の裏面側において、ｐ形コレクタ層２１の上にコレクタ電極２０を形成する（図１参照）。コレクタ電極２０は、例えば、アルミニウム（Ａｌ）を含む金属層である。
図６（ａ）～（ｃ）は、第１実施形態に係る半導体装置１の制御方法を示す模式図である。図６（ａ）は、半導体装置１の動作時におけるバイアス方法を示す模式図である。図６（ｂ）は、第１制御電極４０とエミッタ電極３０との間に印加される第１ゲート電圧ＶＧ１を示すタイムチャートである。図６（ｃ）は、第２制御電極５０とエミッタ電極３０との間に印加される第２ゲート電圧ＶＧ２を示すタイムチャートである。
図６（ａ）に示すように、半導体装置１は、例えば、第１制御電極４０に電気的に接続された第１端子ＧＰ１と、第２制御電極５０に電気的に接続された第２端子ＧＰ２と、を有する。第１端子ＧＰ１および第２端子ＧＰ２は、例えば、半導体部１０の表面側に設けられるゲートパッドである。
第１端子ＧＰ１および第２端子ＧＰ２は、相互に電気的に分離され、半導体部１０およびエミッタ電極３０から電気的に絶縁されている。第１ゲート電圧ＶＧ１は、例えば、ゲート制御回路６０から第１端子ＧＰ１を介して第１制御電極４０に印加される。第２ゲート電圧ＶＧ２は、例えば、ゲート制御回路６０から第２端子ＧＰ２を介して第２制御電極５０に印加される。コレクタ電極２０とエミッタ電極３０との間には、コレクタ電圧ＶＣＥが印加される。
図６（ｂ）に示すように、第１ゲート電圧ＶＧ１は、例えば、時間ｔ１において、ｐベースにｎチャネルを形成する閾値以下の電圧、例えば、ゼロ（０）Ｖからプラス１５Ｖに上昇させ、時間ｔ１よりも後の時間ｔ３においてプラス１５Ｖから０Ｖに低下するように制御される。なお、第１制御電極４０の閾値電圧は、１５Ｖ以下である。すなわち、第１制御電極４０は、時間ｔ１において、半導体装置１をターンオンさせ、時間ｔ３においてターンオフさせるように制御される。
図６（ｃ）に示す第２ゲート電圧ＶＧ２は、時間ｔ１において、ｐ形電荷排出層がすべてｎ型に反転する閾値以下の電圧、例えばゼロ（０）Ｖから閾値以上の電圧、例えば、プラス１５Ｖに上昇させ、時間ｔ１と時間ｔ３との間の時間ｔ２において、プラス１５Ｖから０Ｖに低下するように制御される。なお、時間ｔ２からｔ３の間は、半導体装置１をターンオフさせるための予備的な期間であり、半導体装置１は、ターンオン状態にある。
図７（ａ）および（ｂ）は、第１実施形態に係る半導体装置１の動作を示す模式断面図である。図７（ａ）は、半導体装置１のターンオン時（時間ｔ１からｔ２の期間）におけるキャリアの動きを示す模式図である。図７（ｂ）は、半導体装置１をターンオフさせる直前（時間ｔ２からｔ３の期間）におけるキャリアの動きを示す模式図である。
図７（ａ）に示すターンオン時には、第１制御電極４０にプラス１５Ｖの第１ゲート電圧ＶＧ１が印加され、第２制御電極５０にもプラス１５Ｖの第２ゲート電圧ＶＧ２が印加される。
図７（ａ）に示すように、ｐ形ベース層１３と絶縁膜４３との界面には、第１制御電極４０の電位によりｎ形反転層ＮＩＶ１が誘起される。これにより、エミッタ電極３０から、ｎ形エミッタ層１５およびｎ形反転層ＮＩＶ１を介して、ｎ形ベース層１１に電子が注入される。これに対応して、正孔が、ｐ形コレクタ層２１からｎ形バッファ層２３を介してｎ形ベース層１１へ注入される。また、ｎ形ベース層１１と絶縁膜４３との界面には、ｎ形蓄積層が誘起される。
さらに、第２制御電極５０の電位により、ｎ形反転層ＮＩＶ２が、ｐ形ベース層１３と絶縁膜５３との界面に誘起される。ｐ形電荷排出層２５は、第２制御電極５０周りに集められた電子によりｎ形に反転する。例えば、第２制御電極５０とエミッタ電極３０との間に印加されるプラス１５Ｖの制御電圧ＶＧ２は、ｐ形ベース層１３と絶縁膜５３との界面にｎ形反転層ＮＩＶ２を誘起する閾値電圧よりも高い。
ｎ形反転層ＮＩＶ２とエミッタ電極３０との間には、ｐ形コンタクト層１７が介在するため、エミッタ電極３０からｎ形反転層ＮＩＶ２を介して、ｎ形ベース層１１に電子が注入されることはない。
また、ｐ形電荷排出層２５がｎ形に反転していることから、第１制御電極４０と第２制御電極５０との間に位置するｎ形ベース層１１中に空乏層が広がり、ｎ形ベース層１１からｐ形ベース層１３に至る正孔の排出経路が狭められる。このため、ｎ形ベース層１１からｐ形ベース層１３を介したエミッタ電極３０への正孔の排出が抑制される。結果として、ｎ形ベース層１１中の電子および正孔の密度が高くなり、半導体装置１のオン抵抗を低減することができる。
図７（ｂ）に示すターンオフの直前の状態では、第１制御電極４０に印加されたプラス１５Ｖの第１ゲート電圧ＶＧ１は保持され、第２制御電極５０に印加される第２ゲート電圧ＶＧ２は、例えば、０Ｖに下がる。
図７（ｂ）に示すように、ｐ形ベース層１３と絶縁膜４３との界面には、第１制御電極４０の電位によりｎ形反転層ＮＩＶ１が保持され、エミッタ電極３０からｎ形ベース層１１へ電子注入が継続される。
一方、ｐ形ベース層１３と絶縁膜５３との界面に誘起されていたｎ形反転層ＮＩＶ２は消失し、ｐ形電荷排出層２５はｐ形に戻る。これにより、ｎ形ベース層１１の空乏層は消失し、ｎ形ベース層１１中の正孔は、ｐ形ベース層１３およびｐ形コンタクト層１７を介してエミッタ電極３０へ排出される。
さらに、ｐ形電荷排出層２５を介したｎ形ベース層１１からｐ形ベース層１３への正孔の移動が加わり、ｎ形ベース層１１からの正孔の排出が促進される。これにより、ｎ形ベース層１１中の電子および正孔の密度が低下し、半導体装置１のターンオフ時（時間ｔ３）において、ｎ形ベース層１１から正孔および電子を排出する時間を短縮することができる。
一方、半導体装置１にｐ形電荷排出層２５を設けない場合でも、例えば、第２制御電極５０にマイナス１５Ｖを印加することにより、このようなスイッチング制御を実施できる。すなわち、時間ｔ２以降の期間（図６（ｂ）参照）において、第２ゲート電圧ＶＧ２をマイナス１５Ｖに保持することにより、ｎ形ベース層１１と絶縁膜５３との界面にｐ形反転層を誘起し、ｎ形ベース層１１からの正孔の排出を促進することも可能である。しかしながら、第２ゲート電圧ＶＧ２をプラス１５Ｖからマイナス１５Ｖに降下させるようにゲート制御回路６０（図６（ａ）参照）を構成することは、回路設計上の大きな制約となる。
これに対し、本実施形態に係る半導体装置１では、ｐ形電荷排出層２５を設けることにより、第２ゲート電圧ＶＧ２の降下幅を圧縮することが可能となり、ゲート制御回路６０（図６（ａ）参照）の制約を緩和できる。すなわち、ゲート制御回路６０の構成を簡略化することが可能となる。
一方、半導体装置１のターンオン時（時間ｔ１からｔ２の期間）に、ｐ形電荷排出層２５が存在すると、ｎ形ベース層１１からｐ形ベース層１３への正孔の排出が促進される。このため、ｎ形ベース層１１中の電子と正孔の密度が低下し、オン抵抗が大きくなる。
本実施形態に係るゲート制御回路６０では、第２制御電極５０へ印加される第２ゲート電圧ＶＧ２を、例えば、ターンオン時に第１制御電極４０に印加される第１ゲート電圧ＶＧ１と同じレベルのプラス電圧とする。これにより、ｐ形電荷排出層２５をｎ形に反転させ、ｐ形電荷排出層２５を介した正孔の排出経路を遮断する。その結果、ｎ形ベース層１１中の正孔および電子の密度を高くし、オン抵抗を低減できる。
このような制御を実施するためには、絶縁膜５３からｎ形ベース層１１へ向かう方向におけるｐ形電荷排出層２５の層厚は、例えば、第２制御電極５０の電位により絶縁膜５３の近傍に集まった電子がｐ形電荷排出層２５の全体をｎ反転させる厚さであることが好ましい。
図８（ａ）および（ｂ）は、第１実施形態の第１変形例に係る半導体装置２を示す模式断面図である。
図８（ａ）および（ｂ）に示すように、半導体装置２の半導体部１０は、第７半導体層（以下、ｎ形バリア層２７）をさらに含む。ｎ形バリア層２７は、ｎ形ベース層１１とｐ形ベース層１３との間に設けられる。
ｎ形バリア層２７は、ｎ形ベース層１１のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。また、ｎ形バリア層２７は、ｎ形エミッタ層１５のｎ形不純物の濃度よりも低濃度のｎ形不純物を含む。
ｎ形バリア層２７を設けることにより、正孔に対するポテンシャルバリアがｎ形ベース層１１とｐ形ベース層１３との間で高くなり、ｐ形ベース層１３への正孔の移動を抑制することができる。これにより、ターンオン時におけるｎ形ベース層１１中の電子および正孔の密度が高くなり、オン抵抗を低減することができる。
ｐ形電荷排出層２５は、ｎ形バリア層２７と絶縁膜５３との間に延在し、ｐ形ベース層１３につながるように設けられる。ｐ形電荷排出層２５は、例えば、ｎ形バリア層２７のｎ形不純物よりも高濃度のｐ形不純物を含む。
図８（ｂ）に示す例では、ｐ形電荷排出層２５のｎ形ドリフト層１１と第２制御電極５０との間に位置する部分の幅Ｗｐ１は、ｎ形バリア層２７と第２制御電極との間に位置する部分の幅Ｗｐ２よりも広い。
例えば、半導体装置２のスイッチング制御においも、エミッタ電極３０と第１制御電極４０との間には、図６（ｂ）に示す第１ゲート電圧ＶＧ１が印加され、エミッタ電極３０と第２制御電極５０との間には、図６（ｃ）に示す第２ゲート電圧ＶＧ２が印加される。この例でも、ｐ形電荷排出層２５を設けることにより、時間ｔ２における第２ゲート電圧ＶＧ２の降下量（図６（ｃ）参照）を少なくし、ゲート制御回路６０の構成を簡略化することが可能となる。
図９は、第１実施形態の第２変形例に係る半導体装置３を示す模式断面図である。
図９に示すように、半導体装置３の半導体部１０は、ｎ形バリア層２７をさらに含む。ｎ形バリア層２７は、ｎ形ベース層１１とｐ形ベース層１３との間に位置し、第１領域２７ａと第２領域２７ｂとを含む。第２領域２７ｂは、第１領域２７ａと絶縁膜５３との間に位置する。第１領域２７ａにおける電子密度は、第２領域２７ｂの電子密度よりも高い。
この例では、ｎ形バリア層２７は、ｐ形ベース層１３とｐ形電荷排出層２５との間に位置し、ｐ形電荷排出層２５は、ｐ形ベース層１３につながらない。ｎ形バリア層２７の第２領域２７ｂでは、ｎ形不純物が、例えば、ｐ形拡散層１０３（図４（ａ）参照）のｐ形不純物により補償される。このため、第２領域２７ｂの電子密度は、第１領域２７ａの電子密度よりも低くなる。
図１０（ａ）および（ｂ）は、第１実施形態の第２変形例に係る半導体装置３の動作を示す模式断面図である。半導体装置３においても、エミッタ電極３０と第１制御電極４０との間には、図６（ｂ）に示す第１ゲート電圧ＶＧ１が印加され、エミッタ電極３０と第２制御電極５０との間には、図６（ｃ）に示す第２ゲート電圧ＶＧ２が印加される。
図１０（ａ）は、半導体装置３のターンオン時（時間ｔ１からｔ２の期間）におけるキャリアの動きを示す模式図である。ターンオン時には、第１制御電極４０にプラス１５Ｖの第１ゲート電圧ＶＧ１が印加され、第２制御電極５０にもプラス１５Ｖの第２ゲート電圧ＶＧ２が印加される。
図１０（ａ）に示すように、ｐ形ベース層１３と絶縁膜４３との界面には、第１制御電極４０の電位によりｎ形反転層ＮＩＶ１が誘起される。これにより、エミッタ電極３０から、ｎ形エミッタ層１５、ｎ形反転層ＮＩＶ１およびｎ形バリア層２７を介して、ｎ形ベース層１１に電子が注入される。これに対応して、正孔が、ｐ形コレクタ層２１からｎ形バッファ層２３を介してｎ形ベース層１１へ注入される。
第２制御電極５０の電位により、ｐ形ベース層１３と絶縁膜５３との界面にｎ形反転層ＮＩＶ２が誘起される。さらに、ｐ形電荷排出層２５は、第２制御電極５０の周りに集められた電子によりｎ形に反転する。
ｎ形反転層ＮＩＶ２とエミッタ電極３０との間には、ｐ形コンタクト層１７が介在するため、エミッタ電極３０からｎ形反転層ＮＩＶ２を介して、ｎ形ベース層１１に電子が注入されることはない。
さらに、ｐ形電荷排出層２５がｎ形に反転しているため、第１制御電極４０と第２制御電極５０との間に位置するｎ形ベース層１１中に空乏層が広がり、ｎ形ベース層１１からｐ形ベース層１３に至る正孔の排出経路が狭められる。これにより、ｎ形ベース層１１からｐ形ベース層１３を介したエミッタ電極３０への正孔の排出が抑制される。結果として、ｎ形ベース層１１中の電子および正孔の密度が高くなり、オン抵抗が低減される。
図１０（ｂ）は、半導体装置３をターンオフさせる直前（時間ｔ２からｔ３の期間）におけるキャリアの動きを示す模式図である。ターンオフの直前の状態では、第１制御電極４０の第１ゲート電圧ＶＧ１は、プラス１５Ｖに保持され、第２制御電極５０に印加される第２ゲート電圧ＶＧ２は、例えば、マイナス５Ｖに下られる。
図１０（ｂ）に示すように、第１制御電極４０の電位により、ｐ形ベース層１３と絶縁膜４３との界面には、ｎ形反転層ＮＩＶ１が誘起され、エミッタ電極３０からｎ形ベース層１１への電子注入が継続される。
ｐ形ベース層１３と絶縁膜５３との界面に誘起されていたｎ形反転層ＮＩＶ２は消失し、ｐ形電荷排出層２５はｐ形に戻る。さらに、ｎ形バリア層２７と絶縁膜５３との界面にｐ形反転層ＰＩＶ１が誘起される。すなわち、ｎ形バリア層２７の第２領域２７ｂにおける電子密度が低減されており、例えば、第２制御電極５０の電位をプラス１５Ｖからマイナス５Ｖに下げることにより、ｐ形反転層ＰＩＶ１を誘起することができる。
ｐ形反転層ＰＩＶ１は、ｐ形ベース層１３とｐ形電荷排出層２５とを電気的に接続し、ｎ形ベース層１１からｐ形ベース層１３への正孔の移動を促進する。これにより、ｎ形ベース層１１中の電子および正孔の密度を予め低下させ、ターンオフ時におけるスイッチング損失を低減することができる。
この例でも、第２ゲート電圧ＶＧ２の降下幅を圧縮することが可能となり、ゲート制御回路６０（図６（ａ）参照）における制約を緩和し、スイッチング損失を低減することができる。
（第２実施形態）
図１１は、第２実施形態に係る半導体装置４を示す模式断面図である。
図１１に示すように、半導体装置４のｐ形電荷排出層３３は、ｎ形ベース層１１と絶縁膜５３との間に設けられ、第２制御電極５０の側面に沿って延在する。ｐ形電荷排出層３３は、ｐ形ベース層１３につながるように設けられる。また、ｐ形電荷排出層３３は、ゲートトレンチＧＴ２の底部には設けられない。
半導体装置４においても、エミッタ電極３０と第１制御電極４０との間には、図６（ｂ）に示す第１ゲート電圧ＶＧ１が印加され、エミッタ電極３０と第２制御電極５０との間には、図６（ｃ）に示す第２ゲート電圧ＶＧ２が印加される。
ｐ形電荷排出層３３は、第２制御電極５０がプラス電位となった時、その全体がｎ反転するように設けられる。この例でも、ｐ形電荷排出層３３を設けることにより、ゲート制御回路６０（図６（ａ）参照）の構成を簡略化することが可能となる。
図１２（ａ）および（ｂ）は、第２実施形態に係る半導体装置４の製造過程を示す模式断面図である。図１２（ａ）および（ｂ）は、図３（ａ）に代わる製造過程を表している。
図１２（ａ）に示すように、半導体ウェーハ１００の表面側に、ｐ形不純物、例えば、ボロン（Ｂ）をイオン注入し、注入層１１３を形成する。半導体ウェーハ１００の表面側には、ゲートトレンチＧＴ１およびゲートトレンチＧＴ２が形成されている。ゲートトレンチＧＴ１の内部スペースには、絶縁膜１０１が埋め込まれている。
図１２（ａ）に示す過程において、ｐ形不純物は、例えば、半導体ウェーハ１００の表面に対し、所定の注入角においてイオン注入される。注入層１１３は、ゲートトレンチＧＴ２の底部には形成されず、ゲートトレンチＧＴ２の内壁に沿って形成される。
図１２（ｂ）に示すように、ｐ形不純物を熱処理により活性化し、ｐ形領域１１５を形成する。さらに、図３（ａ）に続く工程を経て、半導体装置４を完成させる。ｐ形領域１１５のうちのゲートトレンチＧＴ２の内壁に沿って形成された部分は、ｐ形電荷排出層３３となる。
図１３は、第２実施形態の第１変形例に係る半導体装置５を示す模式断面図である。
図１３に示すように、半導体装置５の半導体部１０は、ｎ形バリア層２７をさらに含む。ｐ形電荷排出層３３は、ｎ形バリア層２７と絶縁膜５３との間に延在し、ｐ形ベース層１３につながるように設けられる。
この例でも、エミッタ電極３０と第１制御電極４０との間には、図６（ｂ）に示す第１ゲート電圧ＶＧ１が印加され、エミッタ電極３０と第２制御電極５０との間には、図６（ｃ）に示す第２ゲート電圧ＶＧ２が印加される。ｐ形電荷排出層３３を設けることにより、時間ｔ２における第２ゲート電圧ＶＧ２の降下量を少なくすることが可能となり、ゲート制御回路６０（図６（ａ）参照）の構成を簡略化することができる。
図１４は、第２実施形態の第２変形例に係る半導体装置６を示す模式断面図である。
図１４に示すように、半導体装置６の半導体部１０は、ｎ形バリア層２７をさらに含む。ｎ形バリア層２７は、ｎ形ベース層１１とｐ形ベース層１３との間に位置し、第１領域２７ａと第２領域２７ｂとを含む。第２領域２７ｂは、第１領域２７ａと絶縁膜５３との間に位置する。第１領域２７ａにおける電子密度は、第２領域２７ｂの電子密度よりも高い。
ｎ形バリア層２７は、ｐ形ベース層１３とｐ形電荷排出層３３との間に位置し、ｐ形電荷排出層３３は、ｐ形ベース層１３につながらない。ｎ形バリア層２７の第２領域２７ｂでは、例えば、ｐ形領域１１５（図１２（ｂ）参照）のｐ形不純物によりｎ形不純物が補償される。このため、第２領域２７ｂの電子密度は、第１領域２７ａの電子密度よりも低くなる。
この例でも、エミッタ電極３０と第１制御電極４０との間には、図６（ｂ）に示す第１ゲート電圧ＶＧ１が印加され、エミッタ電極３０と第２制御電極５０との間には、図６（ｃ）に示す第２ゲート電圧ＶＧ２と同様に制御されたゲート電圧が印加される。
例えば、ターンオフの直前（時間ｔ２からｔ３の間の期間）において、エミッタ電極３０と第２制御電極５０との間には、マイナス５Ｖのゲート電圧ＶＧ２が印加される。これにより、ｎ形バリア層２７と絶縁膜５３との間に、ｐ形反転層ＰＩＶ１（図１０（ｂ）参照）が誘起され、ｐ形ベース層１３とｐ形電荷排出層３３とが電気的に接続される。この結果、ｎ形ベース層１１からｐ形ベース層１３への正孔の排出が促進され、半導体装置６のターンオフ損失を低減することができる。
このように、ｐ形電荷排出層３３を設けることにより、例えば、時間ｔ２における第２制御電極５０におけるゲート電圧ＶＧ２の降下量（図６（ｃ）参照）を少なくすることが可能となり、ゲート制御回路６０の構成を簡略化できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１～６…半導体装置、 １０…半導体部、 １１…ｎ形ベース層、 １３…ｐ形ベース層、 １５…ｎ形エミッタ層、 １７…ｐ形コンタクト層、 ２０…コレクタ電極、 ２１…ｐ形コレクタ層、 ２３…ｎ形バッファ層、 ２５、３３…ｐ形電荷排出層、 ２７…ｎ形バリア層、 ２７ａ…第１領域、 ２７ｂ…第２領域、 ３０…エミッタ電極、 ４０…第１制御電極、 ４３、４５、５３、５５、１０１、１０５…絶縁膜、 ５０…第２制御電極、 ６０…ゲート制御回路、 １００…半導体ウェーハ、 １０３…ｐ形拡散層、 １１３…注入層、 １１５…ｐ形領域、 ＧＰ１、ＧＰ２…端子、 ＧＴ１、ＧＴ２…ゲートトレンチ、 ＮＩＶ１、ＮＩＶ２…ｎ形反転層、 ＰＩＶ１…ｐ形反転層

Claims (7)

  1. 半導体部と、
    前記半導体部の裏面側に設けられた第１電極と、
    前記半導体部の表面側に設けられた第２電極と、
    前記半導体部と前記第２電極との間において、前記半導体部に設けられた第１トレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第２電極から第２絶縁膜により電気的に絶縁された第１制御電極と、
    前記半導体部と前記第２電極との間において、前記半導体部に設けられた第２トレンチの内部に配置され、前記半導体部から第３絶縁膜により電気的に絶縁され、前記第２電極から第４絶縁膜により電気的に絶縁され、前記第１制御電極から電気的に分離された第２制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、前記第２導電形の第５半導体層と、前記第２導電形の第６半導体層と、を含み、
    前記第１制御電極および前記第２制御電極は、前記第１半導体層中に延在し、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記第１制御電極に向き合い、前記第３絶縁膜を介して前記第２制御電極に向き合い、
    前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第１絶縁膜に接し、前記第２電極に電気的に接続され、
    前記第４半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第３絶縁膜に接し、前記第２電極に電気的に接続され、
    前記第５半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記第１電極に電気的に接続され、
    前記第６半導体層は、前記第１半導体層と前記第２制御電極との間に設けられ、前記第３絶縁膜に沿って延在した半導体装置。
  2. 前記第６半導体層は、前記第３絶縁膜から前記第１半導体層に向かう方向における第１厚さを有し、
    前記第１厚さは、前記第２制御電極と前記第２電極との間に電圧が印加され、前記第１半導体層と前記第３絶縁膜との界面に前記第１導電形のキャリアが集まることにより、前記第６半導体層の全体が第１導電形に反転する厚さである請求項１記載の半導体装置。
  3. 前記第６半導体層は、前記第３絶縁膜の前記第１半導体層中に位置する部分の全体を覆う請求項１または２に記載の半導体装置。
  4. 前記半導体部は、前記第１半導体層と前記第２半導体層との間に設けられた前記第１導電形の第７半導体層をさらに含み、
    前記第７半導体層は、前記第１半導体層の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含み、
    前記第７半導体層の前記第１導電形不純物の濃度は、前記第３半導体層の第１導電形不純物の濃度よりも低い請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第７半導体層は、第１領域と、前記第１領域の第１導電形キャリアの濃度よりも低濃度の第１導電形キャリアを含む第２領域と、を有し、
    前記第２領域は、前記第１領域と前記第３絶縁膜との間に位置し、前記第２半導体層と前記第６半導体層との間に位置する請求項４記載の半導体装置。
  6. 前記第６半導体層は、前記第７半導体層と前記第３絶縁膜との間に位置する請求項４記載の半導体装置。
  7. 前記第２電極と前記第１制御電極および前記第２制御電極のそれぞれに制御電圧を印加する制御回路をさらに備えた請求項１～６のいずれか１つに記載の半導体装置。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016162855A (ja) 2015-02-27 2016-09-05 株式会社日立製作所 半導体装置およびそれを用いた電力変換装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3288218B2 (ja) * 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
JP2000164859A (ja) * 1998-11-25 2000-06-16 Sanken Electric Co Ltd 半導体装置及びその製造方法
US7436031B2 (en) * 2004-08-26 2008-10-14 Matsushita Electric Industrial Co., Ltd. Device for implementing an inverter having a reduced size
DE102006046788B4 (de) * 2006-10-02 2009-06-25 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterschaltungsanordnung
JP2011023527A (ja) * 2009-07-15 2011-02-03 Toshiba Corp 半導体装置
JP5611653B2 (ja) * 2010-05-06 2014-10-22 株式会社東芝 窒化物半導体素子
JP5740108B2 (ja) * 2010-07-16 2015-06-24 株式会社東芝 半導体装置
JP5594276B2 (ja) 2010-12-08 2014-09-24 株式会社デンソー 絶縁ゲート型半導体装置
JP5665567B2 (ja) * 2011-01-26 2015-02-04 株式会社東芝 半導体素子
JP5849882B2 (ja) 2011-09-27 2016-02-03 株式会社デンソー 縦型半導体素子を備えた半導体装置
JP5798024B2 (ja) * 2011-12-13 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2015133380A (ja) * 2014-01-10 2015-07-23 株式会社東芝 半導体装置
JP6158123B2 (ja) * 2014-03-14 2017-07-05 株式会社東芝 半導体装置
JP2016040807A (ja) * 2014-08-13 2016-03-24 株式会社東芝 半導体装置
JP2016058485A (ja) * 2014-09-08 2016-04-21 株式会社東芝 半導体装置
JP6203697B2 (ja) * 2014-09-30 2017-09-27 株式会社東芝 半導体装置およびその製造方法
WO2018110703A1 (ja) * 2016-12-16 2018-06-21 富士電機株式会社 半導体装置および製造方法
JP6747593B2 (ja) * 2017-07-14 2020-08-26 富士電機株式会社 半導体装置
JP6736531B2 (ja) * 2017-09-14 2020-08-05 株式会社東芝 半導体装置
JP6946219B2 (ja) 2018-03-23 2021-10-06 株式会社東芝 半導体装置
JP6896673B2 (ja) 2018-03-23 2021-06-30 株式会社東芝 半導体装置
JP7091204B2 (ja) 2018-09-19 2022-06-27 株式会社東芝 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016162855A (ja) 2015-02-27 2016-09-05 株式会社日立製作所 半導体装置およびそれを用いた電力変換装置

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