JP6158123B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ｐ形半導体領域およびｎ形半導体領域をＩＧＢＴ（Insulated Gate Bipolar Transistor）とＦＷＤ（Free Wheeling Diode）とで共有化した半導体装置がある。ｐ形半導体領域は、ＩＧＢＴにとってはｐ形ベース領域となり、ＦＷＤにとってはｐ形アノード領域になっている。ｎ形半導体領域は、ＩＧＢＴおよびＦＷＤにとってｎ形ベース領域になっている。
しかし、ｐ形半導体領域の不純物濃度をＩＧＢＴのｐ形ベース領域の不純物濃度に合わせた場合、ＦＷＤにとってはアノード側からの正孔注入が過多になりＦＷＤのリカバリー時間が長くなる場合がある。さらに、ＦＷＤのｎ形カソード領域を配置すると、ＩＧＢＴでは、ｐ形コレクタ領域からの正孔注入が低減すると負性抵抗が発生し易くなる。これにより、オン電圧が高くなる、また複数チップを並列した時にチップ間のバランスが崩れ破壊するなどの問題が乗じるなどの影響を与えてしまう。
米国特許出願公開２０１１／０２５４０５０号公報
負性抵抗を抑えた半導体装置を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、前記第１電極と前記第１半導体領域との間に設けられた第２導電形の第２半導体領域と、前記第１電極と前記第２半導体領域との間に設けられ、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向において並ぶ第２導電形の第３半導体領域および第１導電形の第４半導体領域と、前記第３半導体領域と前記第２電極との間に位置し、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第５半導体領域と、前記第４半導体領域と前記第２電極との間に位置し、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第６半導体領域と、前記第５半導体領域と前記第２電極との間に設けられた第１導電形の第７半導体領域と、前記第７半導体領域、前記第５半導体領域、および前記第１半導体領域に第１絶縁膜を介して接する第３電極と、を備える。
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。 図２は、参考例に係る半導体装置の動作の一例を表す模式的断面図である。 図３（ａ）および図３（ｂ）は、第１実施形態に係る半導体装置の動作の一例を表す模式的断面図である。 図４は、第１実施形態に係る半導体装置の動作の一例を表す模式的断面図である。 図５は、第２実施形態に係る半導体装置を表す模式的断面図である。 図６は、第３実施形態に係る半導体装置を表す模式的断面図である。 図７（ａ）は、第４実施形態の第１例に係る半導体装置を表す模式的断面図であり、図７（ｂ）は、第４実施形態の第２例に係る半導体装置を表す模式的断面図である。 図８（ａ）〜図８（ｃ）は、第４実施形態の半導体装置を表す模式的平面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、実施形態では、特に断らない限り、ｎ＋形、ｎ形、ｎ−形の順でｎ形不純物元素の濃度が低くなることを表す。また、ｐ＋形、ｐ形の順でｐ形不純物元素の濃度が低くなることを表す。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。
図１（ａ）には、図１（ａ）のＡ−Ａ’線に沿った位置での断面が表されている。
半導体装置１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が配置されたＩＧＢＴ領域１００と、ＦＷＤ（Free Wheeling Diode）が配置されたＦＷＤ領域１０１とを備える。半導体装置１は、上下電極構造のＩＧＢＴおよびＦＷＤを備える。
半導体装置１は、電極１０（第１電極）と、電極１１（第２電極）と、を備える。ＩＧＢＴ領域１００において、電極１０はコレクタ電極であり、電極１１はエミッタ電極である。ＦＷＤ領域１０１において、電極１０はカソード電極であり、電極１１はアノード電極である。
第１電極１０と第２電極１１との間には、ｎ−形のベース領域２０が設けられている。電極１０とベース領域２０との間には、ｎ形のバッファ領域２１が設けられている。バッファ領域２１の不純物濃度は、ベース領域２０の不純物濃度よりも高い。なお、ベース領域２０とバッファ領域２１とをあわせて、第１半導体領域とする。電極１０とバッファ領域２１との間には、ｐ形のシールド領域２２（第２半導体領域）が設けられている。
電極１０とシールド領域２２との間には、ｐ＋形のコレクタ領域２３（第３半導体領域）およびｎ＋形のカソード領域２４（第４半導体領域）が設けられている。ｐ＋形のコレクタ領域２３およびｎ＋形のカソード領域２４は、電極１０から電極１１に向かうＺ方向（第１方向）に対して交差するＹ方向（第２方向）において並んでいる。つまり、ＩＧＢＴ領域１００には、ｐ＋形のコレクタ領域２３が配置され、ＦＷＤ領域１０１には、ｎ＋形のカソード領域２４が配置されている。コレクタ領域２３の不純物濃度は、シールド領域２２の不純物濃度よりも高い。カソード領域２４の不純物濃度は、バッファ領域２１の不純物濃度よりも高い。
ベース領域２０と第２電極１１との間には、ｐ形のベース領域３０（第５半導体領域）が設けられている。ベース領域３０は、コレクタ領域２３と電極１１との間に位置している。つまり、ベース領域３０は、ＩＧＢＴ領域１００に設けられている。
ベース領域２０と電極１１との間には、ｐ形のアノード領域３１（第６半導体領域）が設けられている。アノード領域３１は、カソード領域２４と電極１１との間に位置している。つまり、アノード領域３１は、ＦＷＤ領域１０１に設けられている。アノード領域３１は、電極１１に、ショットキー接触をしているか、あるいは、低抵抗性接触をしている。
ベース領域３０と電極１１との間には、ｎ＋形のエミッタ領域４０（第７半導体領域）が設けられている。エミッタ領域４０の不純物濃度は、ベース領域２０の不純物濃度よりも高い。
エミッタ領域４０、ベース領域３０、およびベース領域２０には、ゲート絶縁膜５１（第１絶縁膜）を介してゲート電極５０（第３電極）が接している。つまり、ゲート電極５０は、ＩＧＢＴ領域１００に設けられている。ゲート電極５０は、ＩＧＢＴ領域１００において複数、設けられ、複数のゲート電極５０はＹ方向に並んでいる。ゲート電極５０は、所謂トレンチゲートである。
アノード領域３１およびベース領域２０には、絶縁膜５３（第２絶縁膜）を介して複数の電極５２（第４電極）が接している。複数の電極５２は、Ｙ方向に並んでいる。なお、図示されていないが、電極５２は、電極１１と電気的に接続されていてもよい。
ベース領域３０とアノード領域３１とは、ウェーハプロセスによって同時に形成することができる。ベース領域３０の不純物濃度とアノード領域３１の不純物濃度は同じあってもよく、異なってもよい。
また、ゲート電極５０とゲート絶縁膜５１との組、または、電極５２と絶縁膜５３との組をトレンチ領域とした場合、ゲート電極５０とゲート絶縁膜５１とによるトレンチ領域と、電極５２と絶縁膜５３とによるトレンチ領域とはウェーハプロセスによって同時に形成することができる。ＩＧＢＴ領域１００とＦＷＤ領域１０１とは、トレンチ領域を境にして区分けされている。すなわち、半導体装置１は、逆導通型のＩＧＢＴである。
電極１０と電極１１との間に設けられた、半導体領域のそれぞれの主成分は、例えば、ケイ素（Ｓｉ）である。半導体領域のそれぞれの主成分は、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等であってもよい。ｎ＋形、ｎ形、ｎ−形等の導電形（第１導電形）の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。ｐ＋形、ｐ形等の導電形（第２導電形）の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。また、半導体装置１において、ｐ形とｎ形の導電形を入れ替えても同様な効果が得られる。
電極１０の材料および電極１１の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属である。ゲート電極５０、電極５２の材料は、例えば、ポリシリコンを含む。また、絶縁膜の材料は、例えば、シリコン酸化物を含む。
半導体装置の動作を説明する前に、参考例に係る半導体装置の動作を説明する。
図２は、参考例に係る半導体装置の動作の一例を表す模式的断面図である。
ここで、半導体装置５００には、上述したｐ形のシールド領域２２が設けられていない。また、カソード領域２４の全域上には、ゲート電極５０とエミッタ領域４０とが設けられている。すなわち、半導体装置５００は、逆導通型のＩＧＢＴである。
半導体装置５００においては、電極１１（エミッタ電極）よりも電極１０（コレクタ電極）に高い電位を印加し、ゲート電極５０に閾値以上の電位を印加すると、ゲート絶縁膜５１に沿ってベース領域３０にチャネルが形成しエミッタ・コレクタ間に電流が流れる。
ここで、ｎ＋形のエミッタ領域４０からｐ＋形のコレクタ領域２３に向かって注入された電子（ｅ）は、電極１０側で最もポテンシャルが低いｎ＋形のカソード領域２４に流れ込む。この際、電子（ｅ）の大部分は、ｐ＋形のコレクタ領域２３上で横方向に移動し、カソード領域２４に流れ込む。
この電子（ｅ）の横方向の移動により、コレクタ領域２３上では電圧降下が起き、ｐ＋形のコレクタ領域２３を正、バッファ領域２１が負にバイアスされる。これにより、ｐ＋形のコレクタ領域２３からエミッタ側に向かって正孔（ｈ）が注入される。
つまり、オン状態では、エミッタ側から電子（ｅ）が、コレクタ側からは、正孔（ｈ）が注入されて、エミッタ・コレクタ間に大電流が流れる。
しかし、電子電流による電圧降下を利用し、コレクタ領域２３から正孔（ｈ）を注入させるには、Ｙ方向のコレクタ領域２３の幅を、例えば、５００μｍ以上にしなければならない。従って、参考例では、ＩＧＢＴとＦＷＤとが幅の広いピッチで集積化されることになる。ここで、コレクタ領域２３の幅が広くなるほど、オン時においてＩＧＢＴから発する熱が半導体装置５００内において分散し難くなる。逆に、Ｙ方向におけるコレクタ領域２３の幅を５００μｍ以下に狭めると、コレクタ領域２３からの正孔注入が減り、負性抵抗が発生し易くなる。
第１実施形態に係る半導体装置の動作の一例を説明する。
図３（ａ）および図３（ｂ）は、第１実施形態に係る半導体装置の動作の一例を表す模式的断面図である。
図３（ａ）、（ｂ）には、半導体装置１の中、ＩＧＢＴが動作をしているときの一例が示されている。
半導体装置１において、電極１１（エミッタ電極）よりも電極１０（コレクタ電極）に高い電位を印加し、ゲート電極５０に閾値以上の電位を印加すると、ゲート絶縁膜５１に沿ってベース領域３０にチャネルが形成しエミッタ・コレクタ間に電流が流れる。
ここで、コレクタ領域２３の上およびカソード領域２４の上には、ｐ形のシールド領域２２が設けられている。従って、ｎ＋形のエミッタ領域４０からｐ＋形のコレクタ領域２３に向かって注入された電子（ｅ）は、ｐ形のシールド領域２２内に流れ込む。つまり、電子（ｅ）にとって、電極１０側で最もポテンシャルが低いｎ＋形のカソード領域２４に流れ込む前に、ｐ形のシールド領域２２内に流れ込む。すなわち、カソード領域２４の上にあるシールド領域２２により、電子（ｅ）がカソード領域２４に流れ込むことをシールドしていることになる。この電子（ｅ）のｐ形のシールド領域２２への注入により、ｐ形のシールド領域２２からも、エミッタ側に向かって、正孔（ｈ）が注入される。この状態を、図３（ａ）に表す。
続いて、電子（ｅ）の大部分は、ｐ＋形のコレクタ領域２３上で横方向に移動し、電子（ｅ）にとって、電極１０側で最もポテンシャルが低いｎ＋形のカソード領域２４に流れ込む。
この電子（ｅ）の横方向の移動により、コレクタ領域２３上では電圧降下が起き、ｐ＋形のコレクタ領域２３が正、シールド領域２２が負にバイアスされる。
これにより、ｐ＋形のコレクタ領域２３からも、エミッタ側に向かって、正孔（ｈ）が注入される。このときに、電子（ｅ）はシールド領域２２からコレクタ領域２３へ注入される。この状態を、図３（ｂ）に表す。
すなわち、半導体装置１によれば、Ｙ方向におけるコレクタ領域２３の幅にかかわらず、シールド領域２２に電子（ｅ）が注入される際に正孔がシールド領域２２から注入され、さらに、コレクタ領域２３に電子（ｅ）が注入される際にも正孔がコレクタ領域２３から注入される。このように、半導体装置１では、低電流でコレクタ側からエミッタ側に正孔（ｈ）が注入される。これにより、ＩＧＢＴの順方向における負性抵抗は発生し難くなる。
図４は、第１実施形態に係る半導体装置の動作の一例を表す模式的断面図である。
図４には、半導体装置１の中、ＦＷＤが動作をしているときの一例が示されている。
上述したように、コレクタ領域２３の上およびカソード領域２４の上には、ｐ形のシールド領域２２が設けられている。従って、アノード領域３１からベース領域２０に注入された正孔（ｈ）は、シールド領域２２に流れ込む。
この後、正孔（ｈ）の大部分は、ｎ＋形のカソード領域２４上で横方向に移動し、正孔（ｈ）にとって、電極１０側で最もポテンシャルが低いｐ＋形のコレクタ領域２３に流れ込む。
この正孔（ｈ）の横方向の移動により、カソード領域２４上では電圧降下が起き、ｎ＋形のカソード領域２４が負、シールド領域２２が正にバイアスされる。ここで、シールド領域２２の不純物濃度をコレクタ領域２３より十分に低く、更にバッファ領域２１の不純物濃度程度、具体的には最大不純物濃度で１×１０１６ｃｍ−３以下にしておくと電圧降下が大きくなり容易に正バイアスされる。ここで、シールド領域２２の不純物濃度は、バッファ領域２１の不純物濃度と異なり、耐圧などと無関係に設計できる点が大きなメリットとなる。これにより、ｎ＋形のカソード領域２４から、エミッタ側に向かって、電子（ｅ）が注入される。
このように、半導体装置１では、低電流でカソード側からアノード側に電子（ｅ）が注入される。これにより、ＦＷＤの順方向における負性抵抗が発生し難くなる。
ここで、比較例として、ＩＧＢＴのベース領域３０とＦＷＤのアノード領域３１を同じｐ形領域にする方法がある。しかし、この方法では、共有化されたｐ形領域がＩＧＢＴのベース領域３０の不純物濃度に設定されると、ＦＷＤとしてはアノード側からの正孔注入が過多になってしまう。すなわち、ＦＷＤにとっては、リカバリー時間が長くなってしまう。
また、共有化されたｐ形領域の下に、ＦＷＤの一部であるｎ＋形のカソード領域が存在してしまうと、ｐ＋形のコレクタ領域の面積が減ってしまう。ここで、面積とは、ｐ＋形のコレクタ領域とコレクタ電極との接触面積とする。これにより、ｐ＋形のコレクタ領域からの正孔注入が低減して、ＩＧＢＴの負性抵抗が発生し易くなる。
特に、ＩＧＢＴをスイッチング素子に用いる場合、負性抵抗により予期せぬノイズを発振する可能性がある。また、負性抵抗にばらつきがあると、電流の立ち上がりの速い素子に電流が集中して、該素子が選択的に破壊する可能性がある。これにより、半導体装置の信頼性が低下してしまう。
これに対し、半導体装置１では、ＩＧＢＴ領域１００とＦＷＤ領域１０１とを分けている。このため、ベース領域３０の不純物濃度とアノード領域３１の不純物濃度とそれぞれ別に調整することができる。つまり、ＦＷＤにとってはリカバリー時間が短くなるように、アノード領域３１の不純物濃度を調整できる。また、ＩＧＢＴにとっては、低電流でコレクタ側から正孔（ｈ）が注入されるため、負性抵抗が発生し難くなる。
また、半導体装置１は、トレンチ領域を有しているため、ＩＧＢＴ、ＦＷＤでは、トレンチ領域の下端でアバランシェが起こり、アバランシェ耐量が増加する。
（第２実施形態）
図５は、第２実施形態に係る半導体装置を表す模式的断面図である。
半導体装置２は、半導体装置１の構成のほか、電極１０の側にｎ＋形の半導体領域２５（第８半導体領域）と、ｐ＋形の半導体領域２６（第９半導体領域）と、を備える。
例えば、コレクタ領域２３は、Ｙ方向において複数の領域２３ａ（第１領域）に分割されている。半導体領域２５は、Ｙ方向において隣り合う領域２３ａによって挟まれている。また、カソード領域２４は、Ｙ方向において複数の領域２４ａ（第２領域）に分割されている。半導体領域２６は、Ｙ方向において隣り合う領域２４ａによって挟まれている。
このような構造であれば、ＩＧＢＴにおいては、コレクタ領域２３と電極１０との接触面積が調整することができ、コレクタ側からの正孔の注入量が最適に調整される。これにより、ＩＧＢＴのスイッチング速度をより高速にすることができる。また、ＦＷＤにおいては、カソード領域２４と電極１０との接触面積が調整することができ、カソード側からの電子の注入量が最適に調整される。これにより、ＦＷＤのリカバリー速度をより高速にすることができる。なお、Ｙ方向においては、領域２４ａの幅を半導体領域２５の幅よりも広くしてもよい。あるいは、領域２４ａと電極１０との接触面積を半導体領域２５と電極１０との接触面積より大きくしてもよい。このようにすれば、ＩＧＢＴとＦＷＤの高速化を両立させることができる。ＦＷＤの電子の注入を抑制し過ぎるとスイッチング時に電圧振動を生じるからである。
（第３実施形態）
図６は、第３実施形態に係る半導体装置を表す模式的断面図である。
半導体装置３は、半導体装置１の構成のほか、ｎ−形のベース領域２０とｐ形のベース領域３０との間、およびｎ−形のベース領域２０とｐ形のアノード領域３１との間に、ｎ形のバリア領域２７が設けられている。
これにより、ＩＧＢＴにおいては、オン時においてバリア領域２７の下にキャリア（正孔）が溜まり易くなり、伝導変調が起き易くなる。これにより、オン抵抗がさらに低下する。
一方、ＦＷＤにおいては、バリア領域２７の存在により、アノード領域３１からのキャリア（正孔）注入が抑制される。これにより、ＦＷＤのリカバリー速度がより高速になる。
（第４実施形態）
図７（ａ）は、第４実施形態の第１例に係る半導体装置を表す模式的断面図であり、図７（ｂ）は、第４実施形態の第２例に係る半導体装置を表す模式的断面図である。
図７（ａ）に示す半導体装置４Ａは、半導体装置１の構成のほか、ｐ＋形の半導体領域３２（第１０半導体領域）を備える。
ｐ＋形の半導体領域３２は、電極１１とアノード領域３１との間に設けられている。半導体領域３２は、絶縁膜５３に接している。半導体領域３２の不純物濃度は、アノード領域３１の不純物濃度よりも高い。
また、図７（ｂ）に示すように、半導体領域３２は、Ｙ方向において絶縁膜５３を介して隣り合う電極５２に挟まれ、隣り合う電極５２間で連続であってもよい。
図８（ａ）〜図８（ｃ）は、第４実施形態の半導体装置を表す模式的平面図である。
半導体装置４Ａを上面視したときの半導体領域３２は、例えば、図８（ａ）に表すように、Ｚ方向およびＹ方向に交差するＸ方向に並んでいる。さらに、Ｘ方向に並んだ半導体領域３２の周期については、その全てを同じ位相で配置する必要はなく、図８（ｂ）に表すように、位相をずらしてもよい。また、半導体装置４Ｂを上面視したときの半導体領域３２は、図８（ｃ）に示すように、Ｘ方向に並んでいる。このように、半導体領域３２は、Ｘ方向において複数の領域として分割されている。
このような構造であれば、ＦＷＤにおいては、半導体領域３２と電極１０との接触面積とアノード領域３１と電極１０との接触面積との比を調整することができ、アノード側からの正孔の注入量が最適に調整される。これにより、ＦＷＤのリカバリー速度をより高速にすることができる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４Ａ、４Ｂ 半導体装置、 １０ 電極、 １１ 電極、 ２０ ベース領域、 ２１ バッファ領域、 ２２ シールド領域、 ２３ コレクタ領域、 ２３ａ 領域、 ２４ カソード領域、 ２４ａ 領域、 ２５ 半導体領域、 ２６ 半導体領域、 ２７ バリア領域、 ３０ ベース領域、 ３１ アノード領域、 ３２ 半導体領域、 ４０ エミッタ領域、 ５０ ゲート電極、 ５１ ゲート絶縁膜、 ５２ 電極、 ５３ 絶縁膜、 １００ ＩＧＢＴ領域、 １０１ ＦＷＤ領域

Claims (6)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられた第２導電形の第２半導体領域と、
    前記第１電極と前記第２半導体領域との間に設けられ、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向において並ぶ第２導電形の第３半導体領域および第１導電形の第４半導体領域と、
    前記第３半導体領域と前記第２電極との間に位置し、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第５半導体領域と、
    前記第４半導体領域と前記第２電極との間に位置し、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第６半導体領域と、
    前記第５半導体領域と前記第２電極との間に設けられた第１導電形の第７半導体領域と、
    前記第７半導体領域、前記第５半導体領域、および前記第１半導体領域に第１絶縁膜を介して接する第３電極と、
    を備えた半導体装置。
  2. 前記第３半導体領域は、前記第２方向において複数の第１領域に分割され、
    前記第２方向において隣り合う前記第１領域によって挟まれた第１導電形の第８半導体領域をさらに備えた請求項１に記載の半導体装置。
  3. 前記第４半導体領域は、前記第２方向において複数の第２領域に分割され、
    前記第２方向において隣り合う前記第２領域によって挟まれた第２導電形の第９半導体領域をさらに備えた請求項１または２に記載の半導体装置。
  4. 前記第６半導体領域および前記第１半導体領域に第２絶縁膜を介して接する複数の第４電極をさらに備え、
    前記複数の第４電極は、前記第２方向に並ぶ請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２電極と前記第６半導体領域との間に設けられ、前記第２絶縁膜に接し、前記第６半導体領域よりも不純物濃度が高い第２導電形の第１０半導体領域をさらに備えた請求項４記載の半導体装置。
  6. 前記第２方向において、前記第１０半導体領域は、前記第２絶縁膜を介して隣り合う前記第４電極に挟まれ、
    前記第１０半導体領域は、前記第１方向および前記第２方向に交差する第３方向において、複数の第３領域に分割されている請求項５に記載の半導体装置。




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