TW201635527A - 半導體裝置 - Google Patents

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TW201635527A TW104129067A TW104129067A TW201635527A TW 201635527 A TW201635527 A TW 201635527A TW 104129067 A TW104129067 A TW 104129067A TW 104129067 A TW104129067 A TW 104129067A TW 201635527 A TW201635527 A TW 201635527A
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Tsuneo Ogura
Tomoko Matsudai
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Toshiba Kk
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Abstract

半導體裝置包含：第1電極；第2電極；第1半導體區域，設於第1電極與第2電極之間；第2半導體區域，設於第1半導體區域與第2電極之間；第3半導體區域，設於第1半導體區域與第2電極之間且於對於自第1電極朝向第2電極之第1方向交叉之第2方向上設於第2半導體區域之旁邊，且第1半導體區域之一部分位於第3半導體區域與第2半導體區域之間；及第4半導體區域，設於第1半導體區域之一部分與第2電極之間，且雜質濃度與第2半導體區域之雜質濃度及第3半導體區域之雜質濃度不同。

Description

半導體裝置 相關申請案
本申請案享受以日本專利申請案2015-52420號(申請日：2015年3月16日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
實施形態係關於一種半導體裝置。
作為用於反相器等電力轉換裝置之半導體裝置，存在IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極性電晶體)或二極體等。二極體通常用於回流用，與IGBT逆並聯連接。因此，二極體被稱為FWD(Free Wheeling Diode，飛輪二極體)。
於反相器等電力轉換裝置之特性改善中，與IGBT之特性改善並行地FWD之特性改善變得重要。作為改善之特性，存在接通電壓(導通狀態下之電壓降)、恢復時間(反向再現時之恢復電流之湮滅時間)、恢復時之安全動作區域(即便於反向再現電流流動之狀態下施加電壓亦不會破壞之動作區域)、及恢復時之電流．電壓振動等。其中，縮短恢復時間較為重要。又，以下將反向再現稱為恢復。
本發明之實施形態提供一種能夠縮短恢復時間之半導體裝置。
實施形態之半導體裝置包含：第1電極； 第2電極；第1導電型之第1半導體區域，其設置於上述第1電極與上述第2電極之間；第2導電型之第2半導體區域，其設置於上述第1半導體區域與上述第2電極之間；第2導電型之第3半導體區域，其係設置於上述第1半導體區域與上述第2電極之間且於對於自上述第1電極朝向上述第2電極之第1方向交叉之第2方向上設置於上述第2半導體區域之旁邊，且上述第1半導體區域之一部分位於第3半導體區域與上述第2半導體區域之間；及第2導電型之第4半導體區域，其設置於上述第1半導體區域之上述一部分與上述第2電極之間，且雜質濃度與上述第2半導體區域之雜質濃度及上述第3半導體區域之雜質濃度不同。
1A‧‧‧半導體裝置
1B‧‧‧半導體裝置
2A‧‧‧半導體裝置
2B‧‧‧半導體裝置
3A‧‧‧半導體裝置
3B‧‧‧半導體裝置
4A‧‧‧半導體裝置
5A‧‧‧半導體裝置
10‧‧‧陰極電極
11‧‧‧陽極電極
11A‧‧‧第1電極部
11B‧‧‧第2電極部
15‧‧‧電洞電流
16‧‧‧電子電流
17‧‧‧突崩電流
20‧‧‧半導體區域
21‧‧‧n型半導體區域
21A‧‧‧n型半導體區域
21B‧‧‧n型半導體區域
21c‧‧‧通道區域
21p‧‧‧一部分
22‧‧‧n+型半導體區域
23‧‧‧n+型半導體區域
24‧‧‧n-型半導體區域
24p‧‧‧一部分
25‧‧‧n+型半導體區域
28‧‧‧空乏層
30A‧‧‧p型半導體區域
30B‧‧‧p型半導體區域
30c‧‧‧角部
31‧‧‧p+型半導體區域
32A‧‧‧p+型半導體區域
32B‧‧‧p+型半導體區域
35‧‧‧p-型半導體區域
40‧‧‧絕緣層
50‧‧‧連接區域
51‧‧‧絕緣膜
51c‧‧‧角部
90‧‧‧掩膜層
100‧‧‧半導體裝置
e‧‧‧電子
h‧‧‧電洞
P‧‧‧位置
Q‧‧‧位置
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1(a)係表示第1實施形態之半導體裝置之主要部分之模式剖視圖。圖1(b)係表示第1實施形態之半導體裝置之主要部分之模式俯視圖。
圖2(a)及圖2(b)係表示第1實施形態之半導體裝置之接通狀態之動作之模式剖視圖。圖2(c)係表示第1實施形態及參考例之半導體裝置之接通狀態下之載子濃度分佈之圖。
圖3(a)及圖3(b)係表示第1實施形態之半導體裝置之恢復狀態之動作之模式剖視圖。
圖4係表示第1實施形態之變化例之半導體裝置之主要部分之模式立體圖。
圖5(a)及圖5(b)係表示第1實施形態之變化例之半導體裝置之主要部分之模式剖視圖。
圖6(a)及圖6(b)係表示第2實施形態之半導體裝置之主要部分之製 造過程之模式剖視圖。
圖7係表示第2實施形態之第1變化例之半導體裝置之主要部分之模式剖視圖。
圖8(a)係表示第3實施形態之半導體裝置之主要部分之模式剖視圖。圖8(b)係表示第3實施形態之半導體裝置之接通狀態之動作之模式剖視圖。
圖9係表示參考例之半導體裝置之模式剖視圖。
圖10係表示第3實施形態之變化例之半導體裝置之主要部分之模式立體圖。
圖11(a)係表示第4實施形態之半導體裝置之主要部分之模式剖視圖。圖11(b)係表示第4實施形態之半導體裝置之主要部分之模式俯視圖。
圖12係表示第4實施形態之半導體裝置之接通狀態之動作之模式剖視圖。
圖13(a)係表示第5實施形態之半導體裝置之主要部分之模式剖視圖。圖13(b)係表示第5實施形態之半導體裝置之主要部分之模式俯視圖。
以下，一面參照圖式一面對實施形態進行說明。於以下之說明中，對相同之構件附註相同之符號，對曾經說明過一次之構件適當省略其說明。於實施形態中，表示n型(第1導電型)之雜質濃度以n+型、n型、n-型之順序變低之情況。表示p型(第2導電型)之雜質濃度以p+型、p型、p-型之順序變低之情況。又，圖中存在導入三維座標(X軸、Y軸、Z軸)之情形。
(第1實施形態)
圖1(a)係表示第1實施形態之半導體裝置之主要部分之模式剖視 圖。圖1(b)係表示第1實施形態之半導體裝置之主要部分之模式俯視圖。圖1(a)中表示有沿著圖1(b)之A1-A2線之位置中之剖面。圖1(b)中表示有沿著圖1(a)之B1-B2線之位置中之剖面且半導體裝置之平面。
半導體裝置1A係pin(p-intrinsic-n)二極體之一種。半導體裝置1A例如用作反相器電路等回流用二極體。
第1實施形態之半導體裝置1A具備第1電極(以下例如陰極電極10)、第2電極(以下例如陽極電極11)、第1半導體區域(以下例如半導體區域20)、第2半導體區域(以下例如p型半導體區域30A)、第3半導體區域(以下例如p型半導體區域30B)、及第4半導體區域(以下例如p+型半導體區域31)。
於實施形態中，將自陰極電極10朝向陽極電極11之第1方向設為Z方向，將相對於Z方向交叉之第2方向設為Y方向。X方向與Z方向及Y方向交叉。
半導體區域20設置於陰極電極10與陽極電極11之間。半導體區域20具有n型半導體區域21、及n+型半導體區域22。於實施形態中存在將n型半導體區域21與n+型半導體區域22總稱為半導體區域20之情形。n+型半導體區域22連接於陰極電極10。例如，n+型半導體區域22與陰極電極10歐姆接觸。n+型半導體區域22連接於n型半導體區域21。此處，所謂「連接」除包含直接之連接以外亦包含間接之連接。
又，亦可於n型半導體區域21與n+型半導體區域22之間設置n型緩衝層(未圖示)。n型緩衝層之雜質濃度例如設定為n型半導體區域21之雜質濃度與n+型半導體區域22之雜質濃度中間。
此處，所謂「雜質濃度」係指有助於半導體材料之導電性之雜質元素之有效濃度。例如，於半導體材料中含有成為供體之雜質元素及成為受體之雜質元素之情形時，將活化之雜質元素中之除供體與受體之抵消部分以外之濃度設為有效之雜質濃度。又，將自有效之雜質 元素游離之電子或電洞之濃度設為載子濃度。
此處，實施形態之雜質濃度之高低係根據Z方向上之雜質濃度分佈之最大值或平均值而進行比較。
p型半導體區域30A設置於n型半導體區域21與陽極電極11之間。p型半導體區域30A連接於陽極電極11及n型半導體區域21。p型半導體區域30A與陽極電極11肖特基接觸或歐姆接觸。
p型半導體區域30B設置於n型半導體區域21與陽極電極11之間。p型半導體區域30B連接於陽極電極11及n型半導體區域21。p型半導體區域30B與陽極電極11肖特基接觸或歐姆接觸。
p型半導體區域30B於Y方向上設置於p型半導體區域30A之旁邊。由p型半導體區域30B與p型半導體區域30A於Y方向上夾持n型半導體區域21之一部分(以下例如通道區域21c)。即，通道區域21c位於p型半導體區域30A與p型半導體區域30B之間。n型半導體區域21之通道區域21c於Y方向上設置於p型半導體區域30B與p型半導體區域30A之間。
p+型半導體區域31設置於n型半導體區域21之通道區域21c與陽極電極11之間。p+型半導體區域31連接於陽極電極11。p+型半導體區域31與陽極電極11歐姆接觸。p+型半導體區域31沿X方向延伸或於X方向上局部地延伸。p+型半導體區域31之雜質濃度與p型半導體區域30A之雜質濃度及p型半導體區域30B之雜質濃度不同。
p+型半導體區域31連接於n型半導體區域21之通道區域21c、p型半導體區域30A、及p型半導體區域30B。p型半導體區域30A、p型半導體區域30B、及p+型半導體區域31沿X方向延伸。
於Y方向上，p+型半導體區域31之寬度窄於p型半導體區域30A之寬度及p型半導體區域30B之寬度。p+型半導體區域31及p型半導體區域30A、30B係藉由向n型半導體區域21之p型雜質之注入、及p型雜質 之注入後之退火處理而形成。p+型半導體區域31與陰極電極10之間之距離較p型半導體區域30A與陰極電極10之間之距離及p型半導體區域30B與陰極電極10之間之距離更長。例如，p+型半導體區域31之下端與陰極電極10之上端之間之距離較p型半導體區域30A之下端與陰極電極10之上端之間之距離及p型半導體區域30B之下端與陰極電極10之上端之間之距離更長。
半導體區域20、p型半導體區域30A、30B、及p+型半導體區域31之主成分例如為矽(Si)。半導體區域20、p型半導體區域30A、30B、及p+型半導體區域31之主成分亦可為矽碳化物(SiC)、氮化鎵(GaN)等。作為n+型、n型等導電型(第1導電型)之雜質元素例如應用磷(P)、砷(As)等。作為p+型、p型等導電型(第2導電型)之雜質元素例如應用硼(B)等。
n+型半導體區域22之雜質濃度之最大值大於3×1017cm-3，例如為1×1018cm-3以上。對於n+型半導體區域22之雜質濃度，亦可隨著朝向陰極電極10而設定為較高。n型半導體區域21之雜質濃度例如為1×1015cm-3以下，可根據元件之耐壓設計設定為任意之雜質濃度。p型半導體區域30A、30B之雜質濃度之最大值例如為1×1018cm-3以下。p+型半導體區域31之雜質濃度之最大值高於3×1017cm-3，例如為1×1019cm-3以上。對於該等p型之雜質濃度，亦可隨著朝向陽極電極11而設定為較高。
陰極電極10之材料及陽極電極11之材料例如為包含選自鋁(Al)、鈦(Ti)、鎳(Ni)、鎢(W)、金(Au)等群中之至少一種之金屬。
對半導體裝置1A之動作及效果進行說明。
圖2(a)及圖2(b)係表示第1實施形態之半導體裝置之接通狀態之動作之模式剖視圖。圖2(c)係表示第1實施形態及參考例之半導體裝置之接通狀態下之載子濃度分佈之圖。
例如，使用圖2(a)，對自陰極側向陽極側流動之電子電流進行說明。
於接通狀態下，對陰極．陽極間施加順向偏壓之電壓。即，以陽極電極11之電位較陰極電極10之電位變高之方式對陰極．陽極間施加電壓。例如，陽極電極11為正極，陰極電極10為負極。
此處，n+型半導體區域22與陰極電極10歐姆接觸。因此，電子(e)之大部分自n+型半導體區域22經由n型半導體區域21而到達至p型半導體區域30A、30B之正下方。
通道區域21c為n型區域。因此，如圖2(a)所示，電子相較於穿過n型半導體區域21與p型半導體區域30A、30B之間之能量障壁，係經由電位較低之通道區域21c而向陽極電極11側流動。
p型半導體區域30A、30B與陽極電極11電阻性接觸或肖特基接觸。即，該接觸係p型半導體與金屬之電阻性接觸或肖特基接觸。因此，p型半導體區域30A、30B與陽極電極11之間對於電洞(h)而言成為能量障壁，對電子(e)而言不成為能量障壁。藉此，電子經由p型半導體區域30A、30B而排出至陽極電極11。
如此，電子(e)經由n+型半導體區域22、n型半導體區域21、通道區域21c、及p型半導體區域30A、30B而流入至陽極電極11。藉此，於陰極．陽極間形成電子電流16。
如上所述，對於電子(e)而言，p型半導體區域30A、30B與陽極電極11之間不會成為能量障壁，但作為p型高濃度區域之p+型半導體區域31與通道區域21c之間成為能量障壁。因此，到達至p+型半導體區域31之正下方之電子(e)變得不易流入至p+型半導體區域31。電子(e)到達至p+型半導體區域31之正下方之後，於p+型半導體區域31之下方沿橫方向、即相對於Y方向大致平行之方向移動。此處之Y方向包含+Y方向及-Y方向。
其次，將順向偏壓時之自陽極側向陰極側流動之電洞電流之情況示於圖2(b)。
藉由上述電子(e)之移動，於p+型半導體區域31之下方產生電壓降。藉此，以與陽極電極11接觸之p+型半導體區域31成為正極，例如，位於p+型半導體區域31之下方之通道區域21c之中央相對於p+型半導體區域31成為負極之方式被偏壓。
藉由該偏壓，通道區域21c與p+型半導體區域31之間之相對於電洞之能量障壁變低。藉此，電洞(h)自p+型半導體區域31被注入至通道區域21c。藉由該注入之電洞(h)而形成電洞電流15。
電洞電流15係p+型半導體區域31之Y方向或X方向上之寬度、或p+型半導體區域31與陽極電極11之接觸面積越大則越增大。換言之，根據該寬度或該接觸面積調整來自陽極側之電洞之注入量。
於半導體裝置1A中，電子經由通道區域21c而流入至陽極電極11。假設於電子未經由通道區域21c而自n型半導體區域21注入至p型半導體區域30A、30B之情形時，藉由該電子注入而引起自p型半導體區域30A、30B向n型半導體區域21之電洞注入。於半導體裝置1A中，藉由使電子經由通道區域21c而流入至陽極電極11，而確實地抑制該電洞注入。
將雜質濃度分佈之情況表示於圖2(c)。參考例例如為無通道區域21c之pin二極體。亦即，該pin二極體中無通道區域21c，p+型半導體區域31之下端由p型半導體區域30A(或p型半導體區域30B)覆蓋。
關於陽極側之載子濃度，係與參考例相比，第1實施形態之陽極側之載子濃度降低。圖2(c)表示於第1實施形態中，自陰極側注入之電子經由n型通道區域21c而流入至陽極電極11，因此來自p型半導體區域30A、30B之電洞注入減少。
如此，於接通狀態下，電洞自陽極側向陰極側流動，電子自陰 極側向陽極側流動。於陽極側，相對於自p+型半導體區域31注入電洞，自p型半導體區域30A、30B電洞之注入量較少，p型半導體區域30A、30B主要有助於電子之排出。藉此，於半導體裝置1A中，其恢復速度高速化。
其次，對半導體裝置1A之恢復動作及效果進行說明。
圖3(a)及圖3(b)係表示第1實施形態之半導體裝置之恢復狀態之動作之模式剖視圖。
圖3(a)中表示對陽極．陰極間施加有順方向之偏壓之狀態至施加有逆方向之偏壓之恢復時之狀態。此處，以陽極電極11成為負極、陰極電極10成為正極之方式對陰極．陽極間施加電壓。
當自對陽極．陰極間施加有順方向之偏壓之狀態起，對陽極．陰極間施加逆方向之偏壓時，存在於n型半導體區域21之電洞(h)向陽極電極11側移動。又，存在於n型半導體區域21之電子(e)向陰極電極10側移動。
此處，電子(e)經由n+型半導體區域22而流入至陰極電極10。另一方面，電洞(h)經由p+型半導體區域31而流入至陽極電極11。
於恢復時，於電子流入至陰極電極10，電洞流入至陽極電極11之狀態下，以p型半導體區域30A、30B與n型半導體區域21之接合部、或p+型半導體區域31與n型半導體區域21之接合部為起點，空乏層28擴展至n型半導體區域21、p型半導體區域30A、30B、及p+型半導體區域31。藉此，半導體裝置1A中之陽極電極11與陰極電極10之間之導通逐漸被遮斷。
此處，Y方向之寬度較窄之通道區域21c完全被空乏化。因此，於半導體裝置1A中，當施加逆方向之偏壓時逆方向電流(洩漏電流)被確實地抑制。再者，為了使通道區域21c完全地空乏化，較理想為p+型半導體區域31正下方之通道區域21c之寬度足夠窄例如為10μm以 下。此處，通道區域21c之寬度例如設為p+型半導體區域31與n型半導體區域21之接合部之沿著Y方向之長度。
但是，於pin二極體中，存在如下情形：通常於恢復時在pn接合部附近之任一者引起電場集中，從而引起突崩。於第1實施形態中，電洞(h)經由p+型半導體區域31而流入至陽極電極11，因此，抑制因該突崩而引起之弊病而擴大恢復時之安全動作區域。
圖3(b)表示半導體裝置1A之恢復狀態之動作。
例如，p型半導體區域30A、30B於陰極電極10側具有角部30c。於恢復時電場容易集中於該角部30c。藉此，於角部30c之附近容易引起突崩。將因突崩而產生之電洞(h)之流設為突崩電流17。而且，突崩電流17經由角部30c附近之p+型半導體區域31而排出至陽極電極11。
又，角部30c設置有複數個。於半導體裝置1A中，容易於複數個角部30c之各者引起突崩，因此使引起突崩之部位分散。因此，突崩電流亦於複數個角部30c之各自附近分散。而且，突崩電流經由複數個p+型半導體區域31之各者而排出至陽極電極11。藉此，恢復時之半導體裝置1A之耐破壞量增加。
又，半導體裝置1A中之通道區域20c係藉由將p型雜質選擇性地注入至n型半導體區域21，使n型半導體區域21之導電型反轉，於陽極側之n型半導體區域21形成p型半導體區域30A、30B、及p+型半導體區域31而簡便地形成。
如上所述，根據第1實施形態之半導體裝置1A，可兼顧恢復速度之高速化及恢復時之耐破壞量之增加、即安全動作區域之擴大。
(第1實施形態之另一例)
圖4係表示第1實施形態之變化例之半導體裝置之主要部分之模式立體圖。圖5(a)及圖5(b)係表示第1實施形態之變化例之半導體裝置 之主要部分之模式剖視圖。
圖4中未表示陰極電極10及陽極電極11。圖5(a)中表示有包含圖4之C1-C2線之Z-X面中之剖面。圖5(b)中表示有包含圖4之D1-D2線之Z-X面中之剖面。包含圖4之A1-A2線之Z-Y面中之剖面例如表示於圖2(a)等中。
半導體裝置1B具有連接於陽極電極11之連接區域50。連接區域50介隔絕緣膜51而與n型半導體區域21、p型半導體區域30A、p型半導體區域30B、及p+型半導體區域31對向。連接區域50及絕緣膜51沿Y方向延伸。連接區域50及絕緣膜51設置複數個，且於X方向排列。絕緣膜51與陰極電極10之間之距離較p型半導體區域30A與陰極電極10之間之距離及p型半導體區域30B與陰極電極10之間之距離更短。例如，絕緣膜51之下端與陰極電極10之上端之間之距離短於p型半導體區域30A之下端與陰極電極10之上端之間之距離及p型半導體區域30B之下端與陰極電極10之上端之間之距離。連接區域50例如包含多晶矽等。絕緣膜51例如包含矽氧化物、矽氮化物等。
絕緣膜51於陰極電極10側具有角部51c。角部51c設置有複數個。於恢復時電場亦容易集中於該角部51c。藉此，容易於角部51c之附近引起突崩。
於半導體裝置1B中，除複數個角部30c以外，於複數個角部51c之各者容易引起突崩，因此，引起突崩之部位進而分散。藉此，恢復時之半導體裝置1B之耐破壞量進而增加。
又，於半導體裝置1B例如與MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)、IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極性電晶體)等元件形成於相同之晶圓之情形時，於該等元件之閘極電極及閘極絕緣膜之形成過程中，可同時形成連接區域50及絕緣膜51。
(第2實施形態)
圖6(a)及圖6(b)係表示第2實施形態之半導體裝置之主要部分之製造過程之模式剖視圖。
例如，如圖6(a)所示，於n型半導體區域21之表面形成p+型半導體區域31之後，於p+型半導體區域31上形成掩膜層90。其次，於自掩膜層90露出之n型半導體區域21之表面例如離子布植硼(B)等p型雜質。
離子布植進行複數次。例如，每一次改變離子之加速能量，於n型半導體區域21之表面離子布植p型雜質。離子之加速能量越高，則p型雜質越深地注入至n型半導體區域21。於離子布植後，進行用以進行p型雜質之活化之加熱處理。加熱處理例如為快速退火或RTA(Rapid Thermal Anneal，快速高熱退火)等。將加熱處理後形成之半導體裝置2A示於圖6(b)。
於第2實施形態中，藉由改變加速能量之複數次離子布植、及用以進行p型雜質之活化之加熱處理而抑制p型雜質之橫方向擴散(X方向或Y方向上之擴散)，從而形成較深之p型半導體區域30A、30B。換言之，確實地形成位於較深之p型半導體區域30A、30B之間之較窄之通道區域21c。
又，藉由採用改變加速能量之複數次離子布植，可將Z方向上之p型雜質之濃度分佈設定為任意之分佈。例如，於圖6(b)之右側表示位置P與位置Q之間之p型雜質濃度之分佈之一例。
於該分佈中，p型半導體區域30B之雜質濃度為，陽極電極11側低於陰極電極10側。p型半導體區域30A之雜質濃度與p型半導體區域30B之雜質濃度相同。
藉此，進而於接通狀態下，電子(e)變得容易通過p+型半導體區域31附近之p型半導體區域30A、30B與通道區域21c之接合部。其原 因在於，越靠陽極側則p型半導體區域30A、30B與通道區域21c之間之電位障壁越低。藉此，抑制來自p型半導體區域30A、30B之電洞注入，半導體裝置2A之恢復速度變得更快。
(第2實施形態之另一例)
圖7係表示第2實施形態之第1變化例之半導體裝置之主要部分之模式剖視圖。
半導體裝置2B之通道區域21c包含雜質濃度相對較高之n+型半導體區域25。n+型半導體區域25連接於p+型半導體區域31。n+型半導體區域25之雜質濃度高於n型半導體區域21之雜質濃度。
例如，於製造過程中，若p型半導體區域30A與p型半導體區域30B藉由雜質擴散而連接，則無法形成通道區域21c。相對於此，於半導體裝置2B中，於p型半導體區域30A與p型半導體區域30B之間，設置有導電型與p型半導體區域相反之n+型半導體區域25。藉此，於製造過程後，p型半導體區域30A與p型半導體區域30B更不易引起連接。
又，n+型半導體區域25之雜質濃度被調整為於恢復時n+型半導體區域25亦被完全地空乏化之程度。藉此，於半導體裝置2B中，確實地抑制施加逆方向之偏壓時之逆方向電流。
(第3實施形態)
圖8(a)係表示第3實施形態之半導體裝置之主要部分之模式剖視圖。圖8(b)係表示第3實施形態之半導體裝置之接通狀態之動作之模式剖視圖。圖9係表示參考例之半導體裝置之主要部分之模式剖視圖。
圖8(a)所表示之半導體裝置3A於p+型半導體區域31與通道區域21c之間進而具備第5半導體區域(以下例如p-型半導體區域35)。p-型半導體區域35設置於p+型半導體區域31與p型半導體區域30A之間、及 p+型半導體區域31與p型半導體區域30B之間。p-型半導體區域35連接於通道區域21c、p型半導體區域30A、p型半導體區域30B、及p+型半導體區域31。
於半導體裝置3A中，亦如圖8(b)所示，於接通狀態下，對陰極．陽極間施加順向偏壓之電壓。
電子(e)之大部分自n+型半導體區域22經由n型半導體區域21而到達至p-型半導體區域35之正下方。亦即，電子相較於穿過n型半導體區域21與p型半導體區域30A、30B之間之能量障壁，係經由電位較低之通道區域21c而向陽極電極11側流動。其後，電子經由電位較低之p-型半導體區域35而排出至陽極電極11。亦即，於陰極．陽極間形成電子電流16。
對電子(e)而言，作為p型高濃度區域之p+型半導體區域31與p-型半導體區域35之間成為能量障壁。因此，到達至p+型半導體區域31之正下方之電子(e)變得不易流入至p+型半導體區域31。電子(e)到達至p+型半導體區域31之正下方之後，於p+型半導體區域31之下方沿橫方向、即相對於Y方向大致平行之方向移動。此處之Y方向包含+Y方向及-Y方向。
藉由上述電子(e)之移動，於p+型半導體區域31之下方產生電壓降。藉此，以與陽極電極11接觸之p+型半導體區域31成為正極，位於p+型半導體區域31之下方之p-型半導體區域35及通道區域21c相對於p+型半導體區域31成為負極之方式被偏壓。
藉由該偏壓，p-型半導體區域35與p+型半導體區域31之間之相對於電洞之能量障壁變低。藉此，電洞(h)自p+型半導體區域31注入至p-型半導體區域35及通道區域21c。藉由該注入之電洞(h)形成電洞電流15。
又，於恢復時通道區域21c被完全地空乏化，逆方向電流變得不 易流動。又，p型半導體區域30A、30B具有複數個角部30c。突崩於複數個角部30c之附近被分散，恢復時之半導體裝置3A之耐破壞量變高。
圖9係表示參考例之半導體裝置之模式剖視圖。
例如，如圖9所示之半導體裝置100般，於製造過程中，p型半導體區域30A、30B之位置對準不充分，p型半導體區域30A與p型半導體區域30B於Y方向上自p+型半導體區域31隔開。於此種情形時，n型半導體區域21與陽極電極11接觸，陽極電極11與陰極電極10短路。
相對於此，於半導體裝置3A中，於p+型半導體區域31之下方具備p-型半導體區域35。即便p型半導體區域30A與p型半導體區域30B之間隔例如較半導體裝置1A隔開，藉由p-型半導體區域35之存在，亦可避免n型半導體區域21與陽極電極11接觸。因此，確實地抑制陽極電極11與陰極電極10短路。進而，藉由p-型半導體區域35之存在，p型半導體區域30A、30B之位置對準之自由度增加。
(第3實施形態之另一例)
圖10係表示第3實施形態之變化例之半導體裝置之主要部分之模式立體圖。
圖10中未表示陰極電極10及陽極電極11。
於半導體裝置3B中，於p+型半導體區域31與通道區域21c之間設置有p-型半導體區域35。又，於半導體裝置3B中，亦設置有連接區域50及絕緣膜51。
於半導體裝置3B中，除複數個角部30c以外，於複數個角部51c之各者容易引起突崩，因此，引起突崩之部位進而分散。藉此，恢復時之半導體裝置3B之耐破壞量進而增加。
又，於半導體裝置3B例如與MOSFET、IGBT等元件形成於相同之晶圓之情形時，於該等元件之閘極電極及閘極絕緣膜之形成過程 中，可同時形成連接區域50及絕緣膜51。
(第4實施形態)
圖11(a)係表示第4實施形態之半導體裝置之主要部分之模式剖視圖。圖11(b)係表示第4實施形態之半導體裝置之主要部分之模式俯視圖。
圖11(a)中表示有沿圖11(b)之A1-A2線之位置中之剖面。圖11(b)中表示有沿圖11(a)之B1-B2線之位置中之剖面且半導體裝置之平面。
半導體裝置4A於陽極側具備第6半導體區域(以下例如p+型半導體區域32A)、第7半導體區域(以下例如p+型半導體區域32B)、及絕緣層40。半導體裝置4A之陽極電極11具有第1電極部11A及第2電極部11B。雖未圖示，但第1電極部11A與第2電極部11B亦可於絕緣層40之上側連接。
絕緣層40設置於p+型半導體區域32A、32B上及n型半導體區域21上。絕緣層40設置於第1電極部11A與第2電極部11B之間。
半導體區域20設置於陰極電極10與陽極電極11之間及陰極電極10與絕緣層40之間。n+型半導體區域22連接於陰極電極10。
p型半導體區域30A設置於陰極電極10與第1電極部11A之間及陰極電極10與絕緣層40之間。p型半導體區域30A連接於第1電極部11A及n型半導體區域21。
p型半導體區域30B設置於陰極電極10與第2電極部11B之間及陰極電極10與絕緣層40之間。p型半導體區域30B於Y方向上設置於p型半導體區域30A之旁邊。p型半導體區域30B連接於第2電極部11B及n型半導體區域21。於Y方向上，通道區域21c位於p型半導體區域30A與p型半導體區域30B之間。
p+型半導體區域32A設置於p型半導體區域30A與第1電極部11A之間及p型半導體區域30A與絕緣層40之間。p+型半導體區域32A連接於 第1電極部11A。p+型半導體區域32A之雜質濃度高於p型半導體區域30A之雜質濃度。
p+型半導體區域32B設置於p型半導體區域30B與第2電極部11B之間及p型半導體區域30B與絕緣層40之間。p+型半導體區域32B連接於第2電極部11B。p+型半導體區域32B之雜質濃度高於p型半導體區域30B之雜質濃度。
圖12係表示第4實施形態之半導體裝置之接通狀態之動作之模式剖視圖。
於半導體裝置4A中，亦於接通狀態下對陰極．陽極間施加順向偏壓之電壓。電子(e)之大部分自n+型半導體區域22經由n型半導體區域21而到達至絕緣層40之正下方。亦即，電子相較於穿過n型半導體區域21與p型半導體區域30A、30B之間之能量障壁，係經由電位較低之通道區域21c而流向陽極電極11側。於陰極．陽極間形成電子電流16。
對電子(e)而言，作為p型高濃度區域之p+型半導體區域32A與p型半導體區域30A之間及p+型半導體區域32B與p型半導體區域30B之間成為能量障壁。藉此，電子(e)變得不易流入至p+型半導體區域32A、32B。電子(e)到達至p+型半導體區域32A、32B之正下方之後，於p+型半導體區域32A、32B之下方沿橫方向、即相對於Y方向大致平行之方向移動。此處之Y方向包含+Y方向及-Y方向。
藉由該電子(e)之移動於p+型半導體區域32A、32B之下方產生電壓降。藉此，以與陽極電極11接觸之p+型半導體區域32A、32B成為正極，位於p+型半導體區域32A、32B之下方之p型半導體區域30A、30B相對於p+型半導體區域31成為負極之方式被偏壓。
藉此，電洞(h)自p+型半導體區域32A、32B注入至p型半導體區域30A、30B、及半導體區域20。藉由該注入之電洞(h)形成電洞電流 15。
又，於恢復時通道區域21c被完全地空乏化，逆方向電流變得不易流動。又，p型半導體區域30A、30B具有複數個角部30c。突崩於複數個角部30c之附近被分散，恢復時之半導體裝置4A之耐破壞量變高。
(第5實施形態)
圖13(a)係表示第5實施形態之半導體裝置之主要部分之模式剖視圖。圖13(b)係表示第5實施形態之半導體裝置之主要部分之模式俯視圖。
圖13(a)中表示有沿著圖13(b)之A1-A2線之位置中之剖面。圖13(b)中表示有沿著圖13(a)之B1-B2線之位置中之剖面且半導體裝置之平面。
於半導體裝置5A中，陽極側之構造例如與半導體裝置1A相同。半導體裝置5A之陽極側之構造可為上述半導體裝置之任一者。
於半導體裝置5A中，半導體區域20具有作為第1區域之n-型半導體區域24、作為第2區域之n型半導體區域21A、作為第3區域之n型半導體區域21B、及作為第4區域之n+型半導體區域23。
n-型半導體區域24連接於p型半導體區域30A及p型半導體區域30B。n型半導體區域21A設置於n-型半導體區域24與陰極電極10之間。n型半導體區域21A連接於陰極電極10及n-型半導體區域24。
n型半導體區域21B設置於n-型半導體區域24與陰極電極10之間。n型半導體區域21B於Y方向上設置於n型半導體區域21A之旁邊。n型半導體區域21B連接於陰極電極10及n-型半導體區域24。由n型半導體區域21B與n型半導體區域21A於Y方向上夾持n-型半導體區域24之一部分24p。即，n-型半導體區域24之一部分24p位於n型半導體區域21A與n型半導體區域21B之間。
n+型半導體區域23設置於n-型半導體區域24之一部分24p與陰極電極10之間。n+型半導體區域23連接於陰極電極10。n+型半導體區域23之雜質濃度與n型半導體區域21A之雜質濃度及n型半導體區域21B之雜質濃度不同。例如，n+型半導體區域23之雜質濃度高於n型半導體區域21A之雜質濃度及n型半導體區域21B之雜質濃度。
上述第4區域與陽極電極11之間之距離較n型半導體區域21A與陽極電極11之間之距離及n型半導體區域21B與陽極電極11之間之距離更長。n+型半導體區域23連接於n型半導體區域21A及n型半導體區域21B。n型半導體區域21A、n型半導體區域21B、及n+型半導體區域23沿X方向延伸。n+型半導體區域23位於p+型半導體區域31之下方。
根據半導體裝置5A，作為n型高濃度區域之n+型半導體區域23與n-型半導體區域24之接合面積例如小於半導體裝置1A之n+型半導體區域22與n型半導體區域21之接合面積。藉此，於接通時，抑制來自陰極側之載子(電子)之注入，恢復時間進而縮短。
連接區域50及絕緣膜51可附加於本說明書中揭示之半導體裝置。
於上述實施形態中，表現為「A設置於B上」之情形之所謂「於……上」除A與B接觸而將A設置於B上之情形以外，亦有以A不與B接觸而將A設置於B之上方之情形之含義使用之情形。又，「A設置於B上」有時亦應用於使A與B反轉而A位於B之下方之情形、或A與B橫向排列之情形。其原因在於，即便使實施形態之半導體裝置旋轉，半導體裝置之構造於旋轉前後亦不會改變。
以上，一面參照具體例一面對實施形態進行了說明。然而，實施形態並不限定於該等具體例。即，只要具備實施形態之特徵，業者對該等具體例適當施加設計變更者亦包含於實施形態之範圍內。上述各具體例具備之各要素及其配置、材料、條件、形狀、尺寸等並不限 定於例示者而可適當進行變更。
又，上述各實施形態具備之各要素可於技術上可行之範圍內複合，將其等組合而成者只要包含實施形態之特徵則亦包含於實施形態之範圍內。除此以外，應瞭解，於實施形態之思想之範疇內，若為業者則可想到各種變更例及修正例，對於該等變更例及修正例亦屬於實施形態之範圍。
對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提示者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
1A‧‧‧半導體裝置
10‧‧‧陰極電極
11‧‧‧陽極電極
20‧‧‧半導體區域
21‧‧‧n型半導體區域
21c‧‧‧通道區域
22‧‧‧n+型半導體區域
30A‧‧‧p型半導體區域
30B‧‧‧p型半導體區域
31‧‧‧p+型半導體區域
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (20)

  1. 一種半導體裝置，其包含：第1電極；第2電極；第1導電型之第1半導體區域，其設置於上述第1電極與上述第2電極之間；第2導電型之第2半導體區域，其設置於上述第1半導體區域與上述第2電極之間；第2導電型之第3半導體區域，其係設置於上述第1半導體區域與上述第2電極之間，且在對於自上述第1電極朝向上述第2電極之第1方向交叉之第2方向上設置於上述第2半導體區域之旁邊，且上述第1半導體區域之一部分位於上述第3半導體區域與上述第2半導體區域之間；及第2導電型之第4半導體區域，其設置於上述第1半導體區域之上述一部分與上述第2電極之間，且其雜質濃度與上述第2半導體區域之雜質濃度及上述第3半導體區域之雜質濃度不同。
  2. 如請求項1之半導體裝置，其中上述第4半導體區域與上述第1電極之間之距離較上述第2半導體區域與上述第1電極之間之距離及上述第3半導體區域與上述第1電極之間之距離長。
  3. 如請求項1之半導體裝置，其中上述第4半導體區域之上述雜質濃度高於上述第2半導體區域之上述雜質濃度及上述第3半導體區域之上述雜質濃度。
  4. 如請求項1之半導體裝置，其中上述第4半導體區域係連接於上述第2半導體區域及上述第3半導體區域。
  5. 如請求項1之半導體裝置，其中上述第4半導體區域係連接於上 述第1半導體區域之上述一部分、上述第2半導體區域、及上述第3半導體區域。
  6. 如請求項1之半導體裝置，其中上述第2半導體區域之上述雜質濃度及上述第3半導體區域之上述雜質濃度為上述第2電極側低於上述第1電極側。
  7. 如請求項1之半導體裝置，其中上述第1半導體區域之上述一部分包含雜質濃度相對地高之區域，且上述區域係連接於上述第4半導體區域。
  8. 如請求項1之半導體裝置，其中於上述第4半導體區域與上述第1半導體區域之上述一部分之間、上述第4半導體區域與上述第2半導體區域之間、及上述第4半導體區域與上述第3半導體區域之間進而包含第2導電型之第5半導體區域。
  9. 如請求項1之半導體裝置，其中於上述第4半導體區域與上述第1半導體區域之上述一部分之間進而包含第2導電型之第5半導體區域，上述第5半導體區域係連接於上述第1半導體區域之上述一部分、上述第2半導體區域、上述第3半導體區域、及上述第4半導體區域。
  10. 如請求項1之半導體裝置，其進而包含連接區域，該連接區域連接於上述第2電極，且介隔絕緣膜與上述第1半導體區域、上述第2半導體區域、上述第3半導體區域、及上述第4半導體區域對向，而沿上述第2方向延伸。
  11. 如請求項10之半導體裝置，其中上述絕緣膜與上述第1電極之間之距離較上述第2半導體區域與上述第1電極之間之距離及上述第3半導體區域與上述第1電極之間之距離短。
  12. 如請求項9之半導體裝置，其進而包含連接區域，該連接區域連接於上述第2電極，且介隔絕緣膜與上述第1半導體區域、上述第2半導體區域、上述第3半導體區域、及上述第4半導體區域對向，而沿上述第2方向延伸。
  13. 如請求項1之半導體裝置，其中上述第2半導體區域、上述第3半導體區域、及上述第4半導體區域在對於上述第1方向及上述第2方向交叉之第3方向上延伸。
  14. 如請求項1之半導體裝置，其中上述第1半導體區域包含：第1區域，其連接於上述第2半導體區域及上述第3半導體區域；第2區域，其設置於上述第1區域與上述第1電極之間；第3區域，其係設置於上述第1區域與上述第1電極之間，且在上述第2方向上設置於上述第2區域之旁邊，且上述第1區域之一部分設置於上述第2區域與上述第3區域之間；及第4區域，其設置於上述第1區域之上述一部分與上述第1電極之間，且其雜質濃度與上述第2區域之雜質濃度及上述第3區域之雜質濃度不同。
  15. 如請求項14之半導體裝置，其中上述第4區域與上述第2電極之間之距離較上述第2區域與上述第2電極之間之距離及上述第3區域與上述第2電極之間之距離長。
  16. 如請求項14之半導體裝置，其中上述第4區域之上述雜質濃度高於上述第2區域之上述雜質濃度及上述第3區域之上述雜質濃度。
  17. 如請求項14之半導體裝置，其中上述第4區域係連接於上述第2區域及上述第3區域。
  18. 如請求項14之半導體裝置，其中上述第2區域、上述第3區域、及上述第4區域係沿對於上述第1方向及上述第2方向交叉之第3方向延伸。
  19. 如請求項14之半導體裝置，其中上述第4區域位於上述第4半導體區域之下方。
  20. 一種半導體裝置，其包含：第1電極；第2電極，其包括第1電極部及第2電極部；絕緣層，其設置於上述第1電極部與上述第2電極部之間；第1導電型之第1半導體區域，其設置於上述第1電極與上述第2電極之間及上述第1電極與上述絕緣層之間；第2導電型之第2半導體區域，其設置於上述第1電極與上述第1電極部之間及上述第1電極與上述絕緣層之間；第2導電型之第3半導體區域，其係設置於上述第1電極與上述第2電極部之間及上述第1電極與上述絕緣層之間，且在對於自上述第1電極朝向上述第2電極之第1方向交叉之第2方向上設置於上述第2半導體區域之旁邊，且上述第1半導體區域之一部分位於上述第3半導體區域與上述第2半導體區域之間；第2導電型之第6半導體區域，其設置於上述第2半導體區域與上述第1電極部之間及上述第2半導體區域與上述絕緣層之間，且其雜質濃度高於上述第2半導體區域之雜質濃度；及第2導電型之第7半導體區域，其設置於上述第3半導體區域與上述第2電極部之間及上述第3半導體區域與上述絕緣層之間，且其雜質濃度高於上述第3半導體區域之雜質濃度。
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