JP2015023118A - 半導体装置 - Google Patents

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Abstract

【課題】電気的特性が向上する半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１電極の一部の上に設けられ、第１電極にオーミック接触した第１導電形の第１半導体領域と、第１電極の前記一部以外の部分上に設けられ、第１半導体領域および第１電極に接触した第１導電形の第２半導体領域であり、その不純物濃度が第１半導体領域の不純物濃度よりも低い第２半導体領域と、第１半導体領域上および第２半導体領域上に設けられた、第２導電形の第１半導体層と、第１半導体層上に設けられた第２導電形の第２半導体層と、第２半導体層上に設けられた第１導電形の第３半導体領域と、第３半導体領域の一部の上に設けられた第２導電形の第４半導体領域と、第２半導体層、第３半導体領域、および第４半導体領域に、絶縁膜を介して接する第２電極と、第３半導体領域の上および第４半導体領域の上に設けられた第３電極と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置の代表的なものにＩＧＢＴ（Insulated Gate Bipolar Transistor）がある。ＩＧＢＴの高速化を図る場合に、コレクタ電極側に設けられたｐ形半導体層のドーズ量を減らす方法がある。ｐ形半導体層のドーズ量を低減させることにより、コレクタ電極側からの正孔の注入量が減少する。その結果、ＩＧＢＴのターンオフ損失が低減して、ＩＧＢＴのスイッチングが高速になる。
しかし、ｐ形半導体層のドーズ量を減らすことは、コレクタ電極とｐ形半導体層とのオーミック接触が崩れることを意味する。このため、ＩＧＢＴごとにオン電圧が変動したり、ＩＧＢＴのスイッチング速度が飽和したりするという現象が起きる。ＩＧＢＴについては、これら電気的特性の改善が望まれている。
特開平０９−１９９７１３号公報
本発明が解決しようとする課題は、電気的特性が向上する半導体装置を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極の一部と前記第２電極との間に設けられ、前記第１電極にオーミック接触した第１導電形の第１半導体領域と、前記第１電極の前記一部以外の部分と前記第２電極との間に設けられ、前記第１半導体領域および前記第１電極に接触し、その不純物濃度が前記第１半導体領域の不純物濃度よりも低い第１導電形の第２半導体領域と、前記第１半導体領域上および前記第２半導体領域と、前記第２電極との間に設けられた、第２導電形の第１半導体層と、前記第１半導体層と前記第２電極との間に設けられた第２導電形の第２半導体層と、前記第２半導体層と前記第２電極との間に設けられた第１導電形の第３半導体領域と、前記第３半導体領域の一部と前記第２電極との間に設けられ、前記第２電極に接する第２導電形の第４半導体領域と、前記第２半導体層、前記第３半導体領域、および前記第４半導体領域に、絶縁膜を介して接する第３電極と、を備える。前記第１電極から前記第２電極に向かう方向における前記第１半導体層の不純物濃度プロファイルのピークは、前記第１半導体領域および前記第２半導体領域と、前記第２半導体層と、の間に位置している。
図１は、第１実施形態に係る半導体装置を表す模式図であり、図１（ａ）は、半導体装置の模式的断面図であり、図１（ｂ）および図１（ｃ）は、半導体装置の模式的平面図である。 図２（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図であり、図２（ｂ）は、第１半導体装置の不純物濃度プロファイルを表す図である。 図３は、第１実施形態に係る半導体装置のオン状態の動作を表す模式的断面図である。 図４（ａ）は、第１実施形態に係る半導体装置のオフ後の状態を表す模式的断面図であり、図４（ｂ）および図４（ｃ）は、参考例に係る半導体装置の不純物濃度プロファイルを表す図である。 図５（ａ）および図５（ｂ）は、半導体装置内に広がるキャリアの様子をシミュレーションした結果を表す図である。 図６（ａ）は、膜厚とテイル電流の初期値との関係を表す図であり、図６（ｂ）は、ターンオフ後のエミッタ・コレクタ間に流れる電流を表す図である。 図７は、第１実施形態の変形例に係る半導体装置を表す模式的断面図である。 図８（ａ）および図８（ｂ）は、第１実施形態の別の変形例に係る半導体装置を表す模式的断面図である。 図９は、第２実施形態に係る半導体装置を表す模式図であり、図９（ａ）は、半導体装置の模式的断面図であり、図９（ｂ）および図９（ｃ）は、半導体装置の模式的平面図である。 図１０は、第２実施形態に係る半導体装置のオン状態の動作を表す模式的断面図である。 図１１は、第２実施形態の変形例に係る半導体装置を表す模式的断面図である。 図１２は、第３実施形態に係る半導体装置を表す模式的平面図である。 図１３は、第４実施形態に係る半導体装置を表す模式的斜視図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。なお、以下に説明する各実施形態および各図は、技術的に可能な限り複合でき、複合した実施形態も本実施形態に含まれる。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す模式図であり、図１（ａ）は、半導体装置の模式的断面図であり、図１（ｂ）および図１（ｃ）は、半導体装置の模式的平面図である。
図１（ａ）には、図１（ｂ）および図１（ｃ）のＸ−Ｙ線の位置に沿った断面が表されている。図１（ｂ）には、図１（ａ）のＡ−Ｂ切断面が表されている。図１（ｃ）には、図１（ａ）のＣ−Ｄ切断面が表されている。
図１（ａ）〜図１（ｃ）に表された半導体装置１Ａは、ＩＧＢＴである。半導体装置１Ａは、コレクタ電極１０（第１電極）、ｐ＋形コレクタ領域２０（第１半導体領域）、ｐ−形コレクタ領域２１（第２半導体領域）、ｎ形バッファ層３０（第１半導体層）、ｎ−形ベース層３１（第２半導体層）、ｐ形ベース領域４０（第３半導体領域）、ｎ＋形エミッタ領域４１（第４半導体領域）、ゲート電極５０（第３電極）、ゲート絶縁膜５１、およびエミッタ電極１１（第２電極）を備える。ｐ＋形コレクタ領域２０、ｐ−形コレクタ領域２１、ｎ形バッファ層３０、ｎ−形ベース層３１、ｐ形ベース領域４０、ｎ＋形エミッタ領域４１、ゲート電極５０、およびゲート絶縁膜５１は、コレクタ電極１０とエミッタ電極１１との間に設けられている。
図１（ａ）〜図１（ｃ）では、コレクタ電極１０からエミッタ電極１１に向かう方向を三次元座標でのＺ軸に対応させている。また、Ｚ軸に公差（直交）する軸をＸ軸、Ｚ軸およびＸ軸に交差（直交）する軸をＹ軸としている。Ｙ軸は、例えば、ゲート電極５０が延びる方向に対応させている。
また、実施形態では、コレクタ電極１０からエミッタ電極１１に向かうＺ方向を第１方向とし、Ｚ方向に交差するＹ方向を第２方向とし、Ｚ方向およびＹ方向に交差するＸ方向を第３方向とする。
図１（ａ）〜図１（ｃ）では、例えば、半導体装置１Ａの最小ユニットが表されている。実際の半導体装置１Ａでは、図１（ａ）〜図１（ｃ）に表された半導体装置１ＡがＸ方向に周期的に連なっている。つまり、最小ユニットは、半導体素子であり、半導体装置１Ａは、複数の半導体素子が集まった半導体装置である。図１（ｂ）および図１（ｃ）のＹ方向の長さは、実際の半導体装置１ＡのＹ方向の長さの一部である。
ｐ＋形コレクタ領域２０は、コレクタ電極１０の一部の上に設けられている。ｐ＋形コレクタ領域２０は、コレクタ電極１０の一部とエミッタ電極１１との間に設けられている。ｐ＋形コレクタ領域２０は、高濃度ｐ形領域である。ｐ＋形コレクタ領域２０は、コレクタ電極１０にオーミック接触している。オーミック接触とは、電流の方向と電圧の大きさによらず、抵抗値がほぼ一定となる接触である。すなわち、オーミック接触は、非整流性の接触である。
ｐ−形コレクタ領域２１は、ｐ＋形コレクタ領域２０が設けられたコレクタ電極１０の部分以外の部分の上に設けられている。ｐ−形コレクタ領域２１は、ｐ＋形コレクタ領域２０が設けられたコレクタ電極１０の部分以外の部分とエミッタ電極１１との間に設けられている。ｐ−形コレクタ領域２１の不純物濃度は、ｐ＋形コレクタ領域２０の不純物濃度よりも低い。ｐ−形コレクタ領域２１は、コレクタ電極１０にオーミック接触またはショットキー接触している。ショットキー接触とは、金属と半導体との接触に関し、金属と半導体との間にショットキー障壁を有するものである。ショットキー接触は、整流性の接触である。ｐ−形コレクタ領域２１は、低濃度ｐ形領域である。ｐ−形コレクタ領域２１は、ｐ＋形コレクタ領域２０に接触している。
ｐ−形コレクタ領域２１に接続されたコレクタ電極１０と、ｐ＋形コレクタ領域２０に接続されたコレクタ電極１０と、は一体になっている。つまり、同じコレクタ電極１０の上に、ｐ−形コレクタ領域２１およびｐ＋形コレクタ領域２０が設けられている。
上述したように、図１（ａ）〜図１（ｃ）に表された半導体装置１Ａは、ＩＧＢＴの最小ユニットであり、実際の半導体装置１Ａでは、複数のｐ＋形コレクタ領域２０のそれぞれと、複数のｐ−形コレクタ領域２１のそれぞれと、がＸ方向に交互に配列されている。
ｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２１のそれぞれは、Ｙ方向に延在している（図１（ｃ））。ｐ＋形コレクタ領域２０のＸ方向における幅Ｗ２０は、例えば、１μｍ〜１００μｍである。よって、ｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２１のそれぞれの幅は、Ａ−Ｂ線切断面におけるトレンチ構造のピッチとは一般的には独立して設計される。ｐ−形コレクタ領域２１のＸ方向における幅Ｗ２１は、例えば、１μｍ〜１００μｍである。ｐ＋形コレクタ領域２０とｐ−形コレクタ領域２１とが並ぶ方向において、幅Ｗ２１／幅Ｗ２０は、例えば、０．１〜１０である（０．１以上１０以下）。
ｐ＋形コレクタ領域２０の厚さは、数１０μｍ以下である。より好ましくは、ｐ＋形コレクタ領域２０の厚さは、２μｍ以下である（後述）。ｐ−形コレクタ領域２１の厚さは、数１０μｍ以下である。より好ましくは、ｐ−形コレクタ領域２１の厚さは、２μｍ以下である。
ｎ形バッファ層３０は、ｐ＋形コレクタ領域２０の上およびｐ−形コレクタ領域２１の上に設けられている。ｎ−形ベース層３１は、ｎ形バッファ層３０の上に設けられている。ｎ−形ベース層３１の厚さは、例えば、１０〜５００μｍである。ｎ−形ベース層３１の厚さは、素子の耐圧に応じて適宜設計される。ｎ−形ベース層３１は、ｎ−形ドリフト層３１とも称される。
ｐ形ベース領域４０は、ｎ−形ベース層３１の上に設けられている。ｎ＋形エミッタ領域４１は、ｐ形ベース領域４０の一部の上に設けられている。ｎ＋形エミッタ領域４１は、ｐ形ベース領域４０の一部とエミッタ電極１１との間に設けられている。ｎ＋形エミッタ領域４１は、エミッタ電極１１に接している。ｎ＋形エミッタ領域４１およびｐ形ベース領域４０のそれぞれは、Ｙ方向に延在している（図１（ｂ））。
ゲート電極５０は、ｎ−形ベース層３１、ｐ形ベース領域４０、およびｎ＋形エミッタ領域４１に、ゲート絶縁膜５１を介して接している。ゲート電極５０の上端５０ｕは、ｎ＋形エミッタ領域４１の高さに位置している。ゲート電極５０の下端５０ｄは、ｎ−形ベース層３１の高さに位置している。ゲート電極５０は、Ｙ方向に延在している（図１（ｂ））。なお、最小ユニットあたりのゲート電極５０の数は、図１（ａ）〜図１（ｃ）の数に限られない。換言すれば、最小ユニットあたりのチャネル密度は、素子の電流容量に応じて適宜設定される。
エミッタ電極１１は、ｎ＋形エミッタ領域４１の上およびｐ形ベース領域４０の上に設けられている。
ｐ＋形コレクタ領域２０、ｐ−形コレクタ領域２１、ｎ形バッファ層３０、ｎ−形ベース層３１、ｐ形ベース領域４０、およびｎ＋形エミッタ領域４１のそれぞれは、例えば、ケイ素（Ｓｉ）を含む。ｐ＋形、ｐ−形、ｐ形等の導電形（第１導電形）の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。ｎ＋形、ｎ−形、ｎ形等の導電形（第２導電形）の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。
ゲート電極５０は、例えば、不純物元素が導入されたポリシリコン、金属等を含む。ゲート絶縁膜５１は、例えば、シリコン酸化物（ＳｉＯ２）を含む。コレクタ電極１０およびエミッタ電極１１のそれぞれは、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属を含む。
実施形態において、「不純物元素の濃度（不純物濃度）」とは、半導体材料の導電性に寄与する不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を不純物濃度とする。
ｎ−形ベース層３１に含まれる不純物元素の濃度は、ｎ＋形エミッタ領域４１に含まれる不純物元素の濃度よりも低い。ｎ−形ベース層３１に含まれる不純物元素の濃度は、ｎ形バッファ層３０に含まれる不純物元素の濃度よりも低い。
ｐ＋形コレクタ領域２０に含まれる不純物元素の濃度は、ｐ−形コレクタ領域２１に含まれる不純物元素の濃度よりも高い。例えば、コレクタ電極１０に接する面におけるｐ＋形コレクタ領域２０に含まれる不純物元素の濃度は、コレクタ電極１０に接する面におけるｐ−形コレクタ領域２１に含まれる不純物元素の濃度よりも高い。
コレクタ電極１０に接する面におけるｐ＋形コレクタ領域２０に含まれる不純物元素の濃度は、３×１０１７（atoms・ｃｍ−３）よりも高く、例えば、１×１０１９（atoms・ｃｍ−３）以上である。ｐ＋形コレクタ領域２０の不純物濃度については、コレクタ電極１０の側ほど高く設定してもよい。
コレクタ電極１０に接する面におけるｐ−形コレクタ領域２１の不純物濃度は、例えば、１×１０１５ｃｍ−３以上３×１０１７ｃｍ−３以下である。ｐ−形コレクタ領域２１の不純物濃度については、コレクタ電極１０の側ほど低く設定してもよい。
エミッタ電極１１に接する面におけるｎ＋形エミッタ領域４１の不純物濃度は、３×１０１７ｃｍ−３よりも大きく、例えば、１×１０１９ｃｍ−３以上である。ｎ−形ベース層３１の不純物濃度は、１×１０１５ｃｍ−３以下であり、素子の耐圧設計により任意の不純物濃度に設定できる。
図２（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図であり、図２（ｂ）は、第１半導体装置の不純物濃度プロファイルを表す図である。
図２（ｂ）には、図２（ａ）のＥ点からＦ点を結ぶ線に沿った位置でのｎ−形ベース層３１、ｎ形バッファ層３０、およびｐ＋形コレクタ領域２０の不純物濃度プロファイルが表されている。また、図２（ｂ）には、図２（ａ）のＧ点からＨ点を結ぶ線に沿った位置でのｎ−形ベース層３１、ｎ形バッファ層３０、およびｐ−形コレクタ領域２１の不純物濃度プロファイルが表されている。
図２（ｂ）に表すように、ｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２１の不純物濃度プロファイルは、エミッタ電極１１の側からコレクタ電極１０の側に向かって上昇している。続いて、ｎ形バッファ層３０の不純物濃度プロファイルは、エミッタ電極１１の側からコレクタ電極１０の側に向かって一旦上昇し、その後降下している。
つまり、Ｚ方向におけるｎ形バッファ層３０の不純物濃度プロファイルのピークＰは、ｐ＋形コレクタ領域２０とｎ−形ベース層３１との間に位置している。Ｚ方向におけるｎ形バッファ層３０の不純物濃度プロファイルのピークＰは、ｐ−形コレクタ領域２１とｎ−形ベース層３１と、の間に位置している。換言すれば、ピークＰは、ｐ＋形コレクタ領域２０の不純物濃度プロファイルとｎ形バッファ層３０の不純物濃度プロファイルとの交点αよりも、エミッタ電極１１の側に位置している。また、ピークＰは、ｐ−形コレクタ領域２１の不純物濃度プロファイルとｎ形バッファ層３０の不純物濃度プロファイルとの交点βよりも、エミッタ電極１１の側に位置している。ピークＰの位置でのｎ形バッファ層３０の不純物濃度は、例えば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３である。
半導体装置１Ａの動作について説明する。
半導体装置１Ａを動作させる際には、エミッタ電極１１に、グランド電位（もしくは、負電位）が印加され、コレクタ電極１０に、正電位が印加される。エミッタ電極１１とコレクタ電極１０との間には、例えば、数１００（Ｖ）の電圧が印加されている。
半導体装置１Ａのオフ状態では、ゲート電極５０の電位が閾値電位よりも低くなっている。このため、ゲート絶縁膜５１を介してゲート電極５０に沿ったｐ形ベース領域４０には、チャネル領域（反転層）が形成されない。従って、エミッタ電極１１とコレクタ電極１０との間に電流は流れない。
半導体装置１Ａのオン状態を説明する。
図３は、第１実施形態に係る半導体装置のオン状態の動作を表す模式的断面図である。
半導体装置１Ａのゲート電極５０の電位が閾値電位以上になって、半導体装置１Ａがオン状態になると、ｐ形ベース領域４０にチャネル領域が形成される。このため、エミッタ電極１１からｎ＋形エミッタ領域４１に注入された電子ｅは、ｐ形ベース領域４０のチャネル領域を通過してｎ−形ベース層３１に到達する。さらに、電子ｅは、ｎ形バッファ層３０に到達する。図では、模式的に電子ｅによる電子電流を符号９０で表している。
半導体装置１Ａにおいては、ｐ−形コレクタ領域２１とコレクタ電極１０とがオーミック接触またはショットキー接触をしている。このため、コレクタ電極１０側からエミッタ電極１１側に向かう正孔ｈにとっては、ｐ−形コレクタ領域２１とコレクタ電極１０との接合部がエネルギー障壁になる場合がある。
しかし、エミッタ電極１１側からコレクタ電極１０側に向かう電子ｅにとっては、ｐ−形コレクタ領域２１とコレクタ電極１０との接合部はオーミック接触であっても、ショットキー接触であってもエネルギー障壁にならない。また、エミッタ電極１１には、コレクタ電極１０よりも低い電位が印加されている。従って、ｐ−形コレクタ領域２１とｎ形バッファ層３０とで構成されるｐｎ接合部には、いわゆる順バイアスが印加されている。その結果、ｎ形バッファ層３０にまで到達した電子ｅは、ｐｎ接合部を通過後、ｐ−形コレクタ領域２１を経由してコレクタ電極１０に流れる。
一方、ｐ＋形コレクタ領域２０の不純物濃度は、ｐ−形コレクタ領域２１の不純物濃度よりも高い。このため、ｐ＋形コレクタ領域２０のフェルミ準位は、ｐ−形コレクタ領域２１のフェルミ準位よりも低くなっている。従って、ｐ＋形コレクタ領域２０とｎ形バッファ層３０とを接合させたときのｐ＋形コレクタ領域２０とｎ形バッファ層３０とで構成されるｐｎ接合部のエネルギー障壁は、ｐ＋形コレクタ領域２０のフェルミ準位が下がる分、持ち上がる。すなわち、ｐ＋形コレクタ領域２０とｎ形バッファ層３０とで構成されるｐｎ接合部のエネルギー障壁は、ｐ−形コレクタ領域２１とｎ形バッファ層３０とで構成されるｐｎ接合部のエネルギー障壁よりも高くなる。
従って、エミッタ電極１１側からｎ形バッファ層３０にまで到達した電子ｅにとっては、ｐ＋形コレクタ領域２０とｎ形バッファ層３０とで構成されるｐｎ接合部がｐ−形コレクタ領域２１とｎ形バッファ層３０とによって構成されるｐｎ接合部より大きなエネルギー障壁になる。その結果、ｐ＋形コレクタ領域２０の付近にまでに到達した電子ｅは、ｐ＋形コレクタ領域２０に流れ込み難くなる。
つまり、ｐ＋形コレクタ領域２０の付近までに到達した電子ｅは、ｐ＋形コレクタ領域２０を避けるように、横方向（例えば、Ｘ方向もしくはＹ方向）に流れる。そして、電子ｅは、ｐ−形コレクタ領域２１を経由してコレクタ電極１０に流れる。
この電子ｅの横方向の移動と、横方向における電子電流の電圧降下とによって、ｐ＋形コレクタ領域２０の上方に設けられたｎ形バッファ層３０の部分３０ａがコレクタ電極１０に接触したｐ＋形コレクタ領域２０に対して負極になるようにバイアスされる。上述したように、ｐ＋形コレクタ領域２０とコレクタ電極１０とはオーミック接触をしている。従って、ｎ形バッファ層３０の部分３０ａは、コレクタ電極１０に対しても負のバイアスが印加される。
このバイアス効果によって、ｐ＋形コレクタ領域２０とｎ形バッファ層３０の部分３０ａとの間の正孔に対するエネルギー障壁が低くなる。このエネルギー障壁が閾値を超えたとき、ｐ＋形コレクタ領域２０からｎ形バッファ層３０に正孔が注入される。ｎ形バッファ層３０に注入された正孔は、正孔電流を形成する。図では、模式的に正孔ｈによる正孔電流を符号９１で表している。
正孔電流９１は、ｐ＋形コレクタ領域２０のＹ方向における幅、もしくはｐ＋形コレクタ領域２０とコレクタ電極１０との接触面積が大きくなるほど増大する。換言すれば、その幅Ｗ２０もしくはその接触面積によって、アノード側からの正孔の注入量が調整される。このように、半導体装置１Ａのオン状態では、コレクタ側からエミッタ側に正孔ｈが流れ、エミッタ側からコレクタ側に電子ｅが流れる。
従来のＩＧＢＴでは、ｐ＋形コレクタ領域２０とｐ−形コレクタ領域２１とに分けずに、コレクタ側にｐ形コレクタ層を設ける構造が主流であった。このような構造のＩＧＢＴで高速化を図るためには、ｐ形コレクタ層の不純物濃度を下げて、正孔ｈの注入量を低減させる方策が有効である。この方策によれば、ｐ形コレクタ層からの正孔注入量が全体的に抑制されてＩＧＢＴの高速化を図ることができる。
しかし、ｐ形コレクタ層の不純物濃度を下げることは、コレクタ電極に接する面におけるｐ形コレクタ層の不純物濃度が下がることを意味する。その結果、ｐ形コレクタ層とコレクタ電極とのオーミック接触性が悪化し、オン電圧を上昇させてもスイッチング速度がある速度で飽和してしまうという現象が起きていた。これは、ｐ形コレクタ層の不純物濃度を下げると、スイッチング速度は速くなるものの、ｐ形コレクタ層とコレクタ電極間の抵抗が急激に上昇するという関係があるためである。また、ｐ形コレクタ層の不純物濃度を下げたために、ＩＧＢＴごとによってオン電圧が安定しないという現象が起きていた。
これに対し、半導体装置１Ａでは、コレクタ電極１０にオーミック接触された高濃度のｐ＋形コレクタ領域２０とコレクタ電極１０にオーミック接触またはショットキー接触された低濃度のｐ−形コレクタ領域２１とを組み合わせて正孔注入量を調整している。正孔注入量は、高濃度のｐ＋形コレクタ領域２０の幅Ｗ２０（もしくは接触面積）で制御できる。
また、ｐ＋形コレクタ領域２０の幅Ｗ２０を調整しても、ｐ＋形コレクタ領域２０の不純物濃度は変わらないので、ｐ＋形コレクタ領域２０とコレクタ電極１０とのオーミック接触性は悪化することない。このことは大きな利点である。
従って、キャリアを低減させてもスイッチング速度が飽和するという現象は起きずに、より確実にスイッチング速度が高速になる。また、ｐ＋形コレクタ領域２０とコレクタ電極１０とのオーミック接触性が維持するため、ＩＧＢＴのオン電圧が安定する。
また、半導体装置１Ａでは、幅Ｗ２１／幅Ｗ２０が、例えば０．１〜１０に設定されているため、正孔注入効率を広い範囲で制御でき、用途によって必要なスイッチング速度を実現できるという作用をする。これにより、一つのプロファイル設計を基本として、マスクの寸法を変化させてだけで低速用途から高速用途まで応用できるという効果を奏する。
さらに、半導体装置１Ａは、上述した不純物濃度プロファイルによって、以下に説明する効果を奏する。
図４（ａ）は、第１実施形態に係る半導体装置のオフ後の状態を表す模式的断面図であり、図４（ｂ）および図４（ｃ）は、参考例に係る半導体装置の不純物濃度プロファイルを表す図である。
半導体装置１Ａにおいては、ｎ形バッファ層３０の不純物濃度プロファイルのピークＰは、ｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２１と、ｎ−形ベース層３１との間に位置している。すなわち、半導体装置１Ａにおいては、ｎ形バッファ層３０の不純物総量が最も高くなる場所がｎ形バッファ層３０中にある。
半導体装置１Ａでは、オフ時においてｐ形ベース領域４０とｎ−形ベース層３１とのｐｎ接合部からｎ−形ベース層３１の側に空乏層が伸びる。空乏層は、不純物濃度が高くなるほど伸び難くなる性質を有する。図４（ａ）では、空乏層が伸びる様子が矢印で表されている。
半導体装置１Ａでは、ｎ形バッファ層３０のなかに、その不純物総量が最も高くなる場所がある。このため、ｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２１の手前で空乏層の伸びが抑制される。例えば、図４（ａ）では、オフ時の空乏層先端の位置が符号３０ｓのラインで表されている。
仮に、図４（ｂ）に表されるように、ピークＰがｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２１の中にある場合、あるいは、図４（ｃ）に表されるように、ピーク自体を持たない場合には、ｐｎ接合部から伸びる空乏層がｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２１にまで達してしまう。これにより、いわゆるパンチスルーが起きる。
これに対し、半導体装置１Ａによれば、ｎ形バッファ層３０のなかにピークＰがあるので、オフ状態におけるｐｎ接合部からの空乏層の伸びがｎ形バッファ層３０内で確実に抑えられる。その結果、半導体装置１Ａにおいて、パンチスルーは起きず、安定な動作が確保される。
また、ｎ形バッファ層３０の不純物濃度プロファイルのピークＰの位置をｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２１から外したことにより、ｎ形バッファ層３０、ｐ＋形コレクタ領域２０、およびｐ−形コレクタ領域２１のそれぞれは、独立の不純物濃度プロファイルを持つことになる。
例えば、ｐ−形コレクタ領域２１の不純物濃度プロファイルの全てがｎ形バッファ層３０の不純物濃度プロファイルに重なってしまうと、ｐ−形コレクタ領域２１の実効的な不純物濃度が下がってしまう。この場合、ｐ−形コレクタ領域２１は、実質的に低濃度のｐ−形コレクタ領域でなくなる。つまり、ｐ−形コレクタ領域２１を形成しても、ｐ−形コレクタ領域２１が、その役割を果たさなくなる。この場合、ｐ−形コレクタ領域２１には正孔注入を抑制する能力がなく、オン電圧が過剰に高くなるなど現象が起きる。
半導体装置１Ａでは、ｎ形バッファ層３０、ｐ＋形コレクタ領域２０、およびｐ−形コレクタ領域２１のそれぞれに、独立の不純物濃度プロファイルを持たせ、上記不具合を解消している。
さらに、半導体装置１Ａは、ｐ＋形コレクタ領域２０の厚さを２μｍ以下にすることによって、以下に説明する効果を奏する。
図５（ａ）および図５（ｂ）は、半導体装置内に広がるキャリアの様子をシミュレーションした結果を表す図である。
図５（ａ）には、ｐ＋形コレクタ領域２０の厚さが５μｍのときのｎ形バッファ層３０およびｎ−形ベース層３１に広がるキャリアの様子が視覚的に表されている。また、図５（ｂ）には、ｐ＋形コレクタ領域２０の厚さが１μｍのときのｎ形バッファ層３０およびｎ−形ベース層３１に広がるキャリアの様子が視覚的に表されている。
図５（ａ）のように、ｐ＋形コレクタ領域２０の厚さが５μｍのときは、ｐ＋形コレクタ領域２０とｐ−形コレクタ領域２１とを共存させても、半導体装置の高速スイッチングが難しくなる。これは、図５（ａ）に表すように、ｐ＋形コレクタ領域２０のキャリア注入が過剰になり、ｎ形バッファ層３０の全体およびｎ−形ベース層３１の全体にキャリアが広がってしまうからである。
一方、図５（ｂ）のように、ｐ＋形コレクタ領域２０の厚さが１μｍのときは、ｎ形バッファ層３０の一部およびｎ−形ベース層３１の一部にキャリアが充分に広がらずキャリア密度が低い領域が生じている。これは、ｐ＋形コレクタ領域２０からのキャリア注入が抑制されたことを意味している。従って、ｐ＋形コレクタ領域２０の厚さが１μｍ程度のときは、半導体装置の高速スイッチングが可能になる。
ｐ＋形コレクタ領域２０の厚さが１０μｍ以下でターンオフ時のテイル電流がどのように変化するのかを説明する。
図６（ａ）は、膜厚とテイル電流の初期値（Ｉｔａｉｌ）との関係を表す図であり、図６（ｂ）は、ターンオフ後のエミッタ・コレクタ間に流れる電流を表す図である。
図６（ｂ）の横軸には、ＩＧＢＴがオフになってからの時間と、エミッタ・コレクタ間に流れる電流（Current）およびエミッタ・コレクタ間の電圧（ＶＣＥ）との関係が表されいる。
半導体装置１Ａ（ＩＧＢＴ）では、図６（ｂ）に表すように、ターンオフ直後からエミッタ・コレクタ間に印加される電圧が回復し始め、エミッタ・コレクタ間の電圧がオーバーシュートした後に、エミッタに、例えばグランド電位、コレクタに、例えば、電源電位（Ｖ１）が印加される。但し、エミッタ・コレクタ間に電圧（Ｖ１）が印加されても、エミッタ・コレクタ間には、所謂テイル電流が流れる。これは、ターンオフ後においても、例えば、ｎ−形ベース層３１等にキャリアが残存しているためである。高速スイッチングを図るためには、このテイル電流は小さい方が望ましい。
図６（ａ）に表すように、ｐ＋形コレクタ領域２０の厚さが３μｍ以下になると、テイル電流の初期値（Ｉｔａｉｌ）が減少することがわかった。さらに、ｐ＋形コレクタ領域２０の厚さが２μｍ以下になると、テイル電流の初期値（Ｉｔａｉｌ）が急激に減少することがわかった。これにより、スイッチング損失を大幅に減少させることができる。つまり、ｐ＋形コレクタ領域２０の厚さを２μｍ以下にすることで、半導体装置１Ａのスイッチング速度は、より高速になることがわかった。
（第１実施形態の変形例）
図７は、第１実施形態の変形例に係る半導体装置を表す模式的断面図である。
半導体装置１Ｂの構造は、半導体装置１Ａの構造に加えて、半導体装置１Ｂは、コレクタ電極１０とｐ−形コレクタ領域２１との間に、コレクタ電極１０の材料とは異なる金属含有層１０ａをさらに備える。コレクタ電極１０と金属含有層１０ａとを含めてコレクタ電極としてもよい。
金属含有層１０ａの材料としては、コレクタ電極１０の材料よりもｐ−形コレクタ領域２１とのショットキー障壁が高くなる材料が選択される。この場合、ｐ−形コレクタ領域２１を金属含有層１０ａに接合させた場合のショットキー障壁は、ｐ−形コレクタ領域２１をコレクタ電極１０に直接接合させた場合のｐ−形コレクタ領域２１とコレクタ電極１０との間のショットキー障壁よりも高くなる。例えば、コレクタ電極１０の材料がアルミニウム（Ａｌ）である場合、金属含有層１０ａの材料としては、チタン（Ｔｉ）が選択される。
このような構造であれば、コレクタ側からの正孔注入がｐ−形コレクタ領域２１と金属含有層１０ａとの接合部において確実に遮蔽される。その結果、ｐ＋形コレクタ領域２０の不純物濃度または幅Ｗ２０（もしくは、接触面積）によって、コレクタ側からの正孔注入量を確実に制御できる。また、ｐ＋形コレクタ領域２０とオーミック接触する金属材料と、ｐ−形コレクタ領域２１とオーミック接触する金属材料とを分けたので、ｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２のそれぞれの不純物濃度の設計自由度が増加する。
なお、金属含有層１０ａについては、後述するバリア層としても機能している。さらに金属含有層１０ａは、コレクタ電極１０とｐ−形コレクタ領域２１との間のみに設ける必要はなく、ｐ−形コレクタ領域とコレクタ電極１０との間にも設けてもよい。
（第１実施形態の別の変形例）
図８（ａ）および図８（ｂ）は、第１実施形態の別の変形例に係る半導体装置を表す模式的断面図である。
図１（ａ）および図７には、ｐ＋形コレクタ領域２０の膜厚とｐ−形コレクタ領域２１の膜厚とが同じである状態が例示されたが、この例に限らない。
例えば、図８（ａ）に表す半導体装置１Ｃのように、ｐ＋形コレクタ領域２０の膜厚は、ｐ−形コレクタ領域２１の膜厚より厚くてもよい。また、図８（ｂ）に表す半導体装置１Ｄのように、ｐ＋形コレクタ領域２０がｐ−形コレクタ領域２１によって覆われていてもよい。このような構造でも、半導体装置１Ａと同じ作用効果を示す。
（第２実施形態）
図９は、第２実施形態に係る半導体装置を表す模式図であり、図９（ａ）は、半導体装置の模式的断面図であり、図９（ｂ）および図９（ｃ）は、半導体装置の模式的平面図である。
図９（ａ）には、図９（ｂ）および図９（ｃ）のＸ−Ｙ線の位置に沿った断面が表されている。図９（ｂ）には、図９（ａ）のＡ−Ｂ切断面が表されている。図９（ｃ）には、図９（ａ）のＣ−Ｄ切断面が表されている。
図９（ａ）〜図９（ｃ）に表された半導体装置２Ａは、ＩＧＢＴである。半導体装置２Ａは、コレクタ電極１０（第１電極）、ｐ＋形コレクタ領域２０（第１半導体領域）、ｎ形バッファ層３０（第１半導体層）、ｎ−形ベース層３１（第２半導体層）、ｐ形ベース領域４０（第３半導体領域）、ｎ＋形エミッタ領域４１（第４半導体領域）、ゲート電極５０（第２電極）、ゲート絶縁膜５１、およびエミッタ電極１１（第３電極）を備える。このほか、半導体装置２Ａは、正孔抜き領域として機能するｐ＋形領域４５を備える。ｐ＋形コレクタ領域２０、ｎ形バッファ層３０、ｎ−形ベース層３１、ｐ形ベース領域４０、ｎ＋形エミッタ領域４１、ゲート電極５０、ゲート絶縁膜５１、およびエミッタ電極１１、およびｐ＋形領域４５は、コレクタ電極１０とエミッタ電極１１との間に設けられている。
図９（ａ）〜図９（ｃ）では、例えば、半導体装置２Ａの最小ユニットが表されている。実際の半導体装置２Ａでは、図９（ａ）〜図９（ｃ）に表された半導体装置２ＡがＸ方向に周期的に連なっている。図９（ｂ）および図９（ｃ）のＹ方向の長さは、実際の半導体装置２ＡのＹ方向の長さの一部である。
半導体装置２Ａの構造は、半導体装置１Ａの構造に含まれたｐ−形コレクタ領域２１が設けられていない。半導体装置２Ａでは、上述したｐ−形コレクタ領域２１がｎ形バッファ層３０によって置き換えられている。ｐ＋形コレクタ領域２０は、コレクタ電極１０の一部とエミッタ電極１１との間に設けられている。ｐ＋形コレクタ領域２０は、コレクタ電極１０にオーミック接触している。ｎ−形ベース層３１は、ｎ形バッファ層３０とエミッタ電極１１との間に設けられている。ｐ形ベース領域４０は、ｎ−形ベース層３１とエミッタ電極１１との間に設けられている。ｎ＋形エミッタ領域４１は、ｐ形ベース領域４０の一部とエミッタ電極１１との間に設けられ、エミッタ電極１１に接している。
ｎ形バッファ層３０は、ｐ＋形コレクタ領域２０がコレクタ電極１０に設けられた部分以外のコレクタ電極１０の上に設けられている。ｎ形バッファ層３０は、コレクタ電極１０の一部以外の部分およびｐ＋形コレクタ領域２０と、エミッタ電極１１との間に設けられている。さらに、ｎ形バッファ層３０は、ｐ＋形コレクタ領域２０の上に設けられている。ｐ＋形コレクタ領域２０は、ｎ形バッファ層３０によって覆われている。
ｎ形バッファ層３０は、コレクタ電極１０にショットキー接触している。ｎ形バッファ層３０の不純物濃度は、ｐ＋形コレクタ領域２０の不純物濃度よりも低い。ｎ形バッファ層３０に接続されたコレクタ電極１０と、ｐ＋形コレクタ領域２０に接続されたコレクタ電極１０と、は一体になっている。つまり、同じコレクタ電極１０の上に、ｎ形バッファ層３０およびｐ＋形コレクタ領域２０が設けられている。
上述したように、図９（ａ）〜図９（ｃ）に表された半導体装置２Ａは、ＩＢＧＴ素子の最小ユニットであり、実際の半導体装置２Ａでは、コレクタ電極１０に接するｐ＋形コレクタ領域２０と、コレクタ電極１０に接するｎ形バッファ層３０と、がＸ方向に交互に配列されている。
ｐ＋形コレクタ領域２０は、Ｙ方向に延在している（図９（ｃ））。ｐ＋形コレクタ領域２０のＸ方向における幅Ｗ２０は、例えば、１μｍ〜１００μｍである。隣り合うｐ＋形コレクタ領域２０によって挟まれたｎ形バッファ層３０のＸ方向における幅Ｗ３０は、例えば、１μｍ〜１００μｍである。ｐ＋形コレクタ領域２０とｎ形バッファ層３０とが並ぶ方向におけるｐ＋形コレクタ領域２０の幅Ｗ２０と、隣り合うｐ＋形コレクタ領域２０に挟まれたｎ形バッファ層３０の幅Ｗ３０には、次の関係がある。幅Ｗ３０／幅Ｗ２０は、例えば、０．１〜１０である（０．１以上１０以下）。
ｐ＋形コレクタ領域２０の厚さは、数１０μｍ以下である。より好ましくは、ｐ＋形コレクタ領域２０の厚さは、２μｍ以下である（前述）。
ｎ−形ベース層３１に含まれる不純物元素の濃度は、ｎ＋形エミッタ領域４１に含まれる不純物元素の濃度よりも低い。ｎ−形ベース層３１に含まれる不純物元素の濃度は、ｎ形バッファ層３０に含まれる不純物元素の濃度よりも低い。
ｐ＋形コレクタ領域２０に含まれる不純物元素の濃度は、ｎ形バッファ層３０に含まれる不純物元素の濃度よりも高い。例えば、コレクタ電極１０に接する面におけるｐ＋形コレクタ領域２０に含まれる不純物元素の濃度は、コレクタ電極１０に接する面におけるｎ形バッファ層３０に含まれる不純物元素の濃度よりも高い。
コレクタ電極１０に接する面におけるｐ＋形コレクタ領域２０に含まれる不純物元素の濃度は、３×１０１７（atoms・ｃｍ−３）よりも高く、例えば、１×１０１９（atoms・ｃｍ−３）以上である。ｐ＋形コレクタ領域２０の不純物濃度については、コレクタ電極１０の側ほど高く設定してもよい。
ｎ形バッファ層３０の不純物濃度プロファイルのピーク位置での不純物濃度は、例えば、１×１０１５（atoms・ｃｍ−３）〜１×１０１７（atoms・ｃｍ−３）である。例えば、コレクタ電極１０に接する面におけるｎ形バッファ層３０の不純物濃度は、例えば、３×１０１７ｃｍ−３以下である。ｎ形バッファ層３０の不純物濃度については、コレクタ電極１０の側ほど低く設定してもよい。
半導体装置２Ａの動作について説明する。
半導体装置２Ａを動作させる際には、エミッタ電極１１に、グランド電位（もしくは、負電位）が印加され、コレクタ電極１０に、正電位が印加される。エミッタ電極１１とコレクタ電極１０との間には、例えば、数１００（Ｖ）の電圧が印加されている。
半導体装置２Ａのオフ状態では、ゲート電極５０の電位が閾値電位よりも低くなっている。このため、ゲート絶縁膜５１を介してゲート電極５０に沿ったｐ形ベース領域４０には、チャネル領域（反転層）が形成されない。従って、エミッタ電極１１とコレクタ電極１０との間に電流は流れない。
半導体装置２Ａのオン状態を説明する。
図１０は、第２実施形態に係る半導体装置のオン状態の動作を表す模式的断面図である。
半導体装置２Ａのゲート電極５０の電位が閾値電位以上になって、半導体装置２Ａがオン状態になると、ｐ形ベース領域４０にチャネル領域が形成される。このため、エミッタ電極１１からｎ＋形エミッタ領域４１に注入された電子ｅは、ｐ形ベース領域４０のチャネル領域を通過してｎ−形ベース層３１に到達する。さらに、電子ｅは、ｎ形バッファ層３０に到達する。図では、模式的に電子ｅによる電子電流を符号９０で表している。
半導体装置２Ａにおいては、ｎ形バッファ層３０とコレクタ電極１０とがショットキー接触をしている。従って、エミッタ電極１１側からコレクタ電極１０側に向かう電子ｅにとっては、ｎ形バッファ層３０とコレクタ電極１０との接合部はエネルギー障壁になる。
一方、ｐ＋形コレクタ領域２０の不純物濃度は、高く設定されている。このため、ｐ＋形コレクタ領域２０とｎ形バッファ層３０とで構成されるｐｎ接合部のエネルギー障壁は、ｐ＋形コレクタ領域２０のフェルミ準位が下がる分、持ち上がる。ここで、エミッタ電極１１側からコレクタ電極１０側に向かう電子ｅにとって、ｐ＋形コレクタ領域２０とｎ形バッファ層３０とで構成されるｐｎ接合部のエネルギー障壁を、ｎ形バッファ層３０とコレクタ電極１０で構成されるショットキー接触のエネルギー障壁よりも高く設定する。
従って、エミッタ電極１１側からｎ形バッファ層３０にまで到達した電子ｅにとっては、ｐ＋形コレクタ領域２０とｎ形バッファ層３０とで構成されるｐｎ接合部がエネルギー障壁になる。その結果、ｐ＋形コレクタ領域２０の付近にまでに到達した電子ｅは、ｐ＋形コレクタ領域２０に流れ込み難くなる。
つまり、ｐ＋形コレクタ領域２０の付近までに到達した電子ｅは、ｐ＋形コレクタ領域２０を避けるように、横方向（例えば、Ｘ方向もしくはＹ方向）に流れる。そして、電子ｅは、ｐ＋形コレクタ領域２０の横に配置されたｎ形バッファ層３０を経由してコレクタ電極１０に流れる。
この電子ｅの横方向の移動と、横方向における電子電流の電圧降下とによって、ｐ＋形コレクタ領域２０の上方に設けられたｎ形バッファ層３０の部分３０ａがコレクタ電極１０に接触したｐ＋形コレクタ領域２０に対して負極になるようにバイアスされる。上述したように、ｐ＋形コレクタ領域２０とコレクタ電極１０とはオーミック接触をしている。従って、ｎ形バッファ層３０の部分３０ａは、コレクタ電極１０に対しても負のバイアスが印加される。
このバイアス効果によって、ｐ＋形コレクタ領域２０とｎ形バッファ層３０の部分３０ａとの間の正孔に対するエネルギー障壁が低くなる。このエネルギー障壁が閾値を超えたとき、ｐ＋形コレクタ領域２０からｎ形バッファ層３０に正孔が注入される。ｎ形バッファ層３０に注入された正孔は、正孔電流を形成する。図では、模式的に正孔ｈによる正孔電流を符号９１で表している。
正孔電流９１は、ｐ＋形コレクタ領域２０のＹ方向における幅Ｗ２０、もしくはｐ＋形コレクタ領域２０とコレクタ電極１０との接触面積が大きくなるほど増大する。換言すれば、その幅もしくはその接触面積によって、アノード側からの正孔の注入量が調整される。このように、半導体装置２Ａのオン状態では、コレクタ側からエミッタ側に正孔ｈが流れ、エミッタ側からコレクタ側に電子ｅが流れる。
半導体装置２Ａでは、コレクタ電極１０にオーミック接触された高濃度のｐ＋形コレクタ領域２０とコレクタ電極１０にショットキー接触された低濃度のｎ形バッファ層３０とを組み合わせて正孔注入量を調整している。正孔注入量は、高濃度のｐ＋形コレクタ領域２０の幅Ｗ２０（もしくは接触面積）で制御できる。
また、ｐ＋形コレクタ領域２０の幅Ｗ２０を調整しても、ｐ＋形コレクタ領域２０の不純物濃度は変わらないので、ｐ＋形コレクタ領域２０とコレクタ電極１０とのオーミック接触性は悪化し難い。
従って、オン電圧を上昇させてもスイッチング速度が飽和するという現象は起き難く、より確実にスイッチング速度が高速になる。また、ｐ＋形コレクタ領域２０とコレクタ電極１０とのオーミック接触性が維持するため、ＩＧＢＴのオン電圧が安定する。
なお、前述の記載で、エミッタ電極１１側からコレクタ電極１０側に向かう電子ｅにとっては、ｎ形バッファ層３０とコレクタ電極１０との接合部がショットキー障壁になるとした。
ｎ形バッファ層３０とコレクタ電極１０とがオーミック接触していると、ＩＧＢＴが逆バイアスされた場合に、ｐ形ベース領域４０、ｎ−形ベース層３１、ｎ形バッファ層３０から形成されるｐｎダイオードが動作してしまい、破壊の原因になることがある。例えば、ＩＧＢＴの逆バイアス状態では、エミッタ側がコレクタ側よりも電位が高くなる状態になっている。このような場合、上記ｐｎダイオードは順バイアス状態になってオン状態になってしまう。
このような不具合を回避するために、半導体装置２Ａでは、ｎ形バッファ層３０とコレクタ電極１０との接触をショットキー接触にしている。つまり、上記ダイオードに順バイアスが印加されたとしても、ショットキー障壁によってコレクタ側からｐｎダイオードのｎ層（ｎ形バッファ層３０およびｎ−形ベース層３１）への電子の注入を抑制し、上記ダイオードの動作を抑制している。これにより、半導体装置２Ａは、高い破壊耐量を有する。
また、半導体装置２Ａでは、幅Ｗ３０／幅Ｗ２０が、例えば０．１〜１０に設定されているため、正孔注入効率を広い範囲で制御でき、用途によって必要なスイッチング速度を実現できるという作用をする。これにより、一つのプロファイル設計を基本として、マスクの寸法を変化させてだけで低速用途から高速用途まで応用できるという効果を奏する。
（第２実施形態の変形例）
図１１は、第２実施形態の変形例に係る半導体装置を表す模式的断面図である。
半導体装置２Ｂの構造は、半導体装置２Ｂの構造に加えて、コレクタ電極１０と、ｐ＋形コレクタ領域２０およびｎ形バッファ層３０との間に、コレクタ電極１０の材料とは異なる金属含有層１２をさらに備える。
ＩＧＢＴのコレクタ側をインターポーザ、プリント基板等の回路基板上に実装する際は、半田接合等の熱履歴によってコレクタ電極１０の側にスパイクが生じる可能性がある。スパイクは、ＩＧＢＴのコレクタ側のプロトンドナー化のためのアニール処理でも起き得る。
スパイクとは、例えば、上記実装の場合、コレクタ電極１０がアルミニウムを含むとき、コレクタ電極１０上のｐ＋形コレクタ領域２０、ｎ形バッファ層３０等へのアルミニウムの突き抜けを言う。
半導体装置２Ｂでは、例えば、コレクタ電極１０がアルミニウムを含む場合、チタンを含む金属含有層１２をコレクタ電極１０と、ｐ＋形コレクタ領域２０およびｎ形バッファ層３０との間に設けている。その結果、金属含有層１２がバリア膜となって、上述したスパイクの発生が抑制される。
また、半導体装置２Ｂのｐ＋形コレクタ領域２０の不純物濃度は、半導体装置２Ａのｐ＋形コレクタ領域の不純物濃度よりも高く設定されている。これにより、ｐ＋形コレクタ領域２０と金属含有層１２との良好なオーミック接触が得られている。
（第３実施形態）
また、実施形態は、上述した実施形態に限らない。
図１２は、第３実施形態に係る半導体装置を表す模式的平面図である。
図１２は、上述したＣ−Ｄ切断面に対応している。
ｐ＋形コレクタ領域２０の平面形状においては、Ｙ方向に延在するストライプ状のほか、円状であってもよい。
例えば、図１２に表す半導体装置３においては、Ｃ−Ｄ切断面におけるｐ＋形コレクタ領域２０の平面形状が円状になっている。半導体装置３においては、Ｃ−Ｄ切断面において複数のｐ＋形コレクタ領域２０のそれぞれがｐ−形コレクタ領域２１もしくはｎ形バッファ層３０によって取り囲まれている。
このような構造でも、ｐ＋形コレクタ領域２０の幅もしくはコレクタ電極１０との接触面積によって、アノード側からの正孔の注入量が調整される。
（第４実施形態）
図１３は、第４実施形態に係る半導体装置を表す模式的斜視図である。
半導体装置４においては、ｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２１は、Ｙ方向に延在している。ゲート電極５０は、Ｘ方向に延在している。図では、ゲート電極５０およびｎ＋形エミッタ領域４１がＸ方向において、所々途切れた状態が表されてるが、ゲート電極５０およびｎ＋形エミッタ領域４１は、Ｘ方向に連続して延在してもよい。なお、図１３に表す構造から、ｐ−形コレクタ領域２１を取り除いた構造の本実施形態に含まれる。
エミッタ側では、Ｘ方向にトレンチゲートが延在しており、エミッタ電極１１の側からコレクタ電極１０の側に向かう電子電流は、不均一になりやすい。例えば、ｐ形ベース領域４０に形成されるチャネル下では、電子電流が大きくなり、このチャネルから遠ざかるにつれ電子電流が小さくなる。また、コレクタ電極１０の側のｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２１が同じＸ方向に並んでいると、正孔電流も不均一になって大電流からのターンオフ時に半導体装置が破壊する可能性がある。
このように、エミッタ電極１１の側からコレクタ電極１０の側に向かう電子電流とｐ＋形コレクタ領域からエミッタ電極１１の側に向かう正孔電流の双方が不均一であると、全体に大きな不均一性が生じ大電流からのターンオフ時に半導体装置が破壊する可能性がある。
第４実施形態では、ｐ＋形コレクタ領域２０およびｐ−形コレクタ領域２１が延びる方向と、ゲート電極５０が延びる方向とを交差させている。このような構造によれば、電子電流と正孔電流との不均一性が緩和され、ＩＧＢＴ内に流れる電流が均一なる。その結果、ターンオフ時の破壊耐量が増す。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、「部位Ａは部位Ｂの上に設けられている」という場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられている。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
なお、実施形態では、半導体の主成分としてケイ素（Ｓｉ）を例示したが、半導体の主成分としては、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等であってもよい。また、導電形については、第１導電形をｐ形、第２導電形をｎ形としたが、第１導電形をｎ形、第２導電形をｐ形とした素子であっても、同様な効果が得られることは明らかである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１Ａ、１Ｂ、１Ｃ、１Ｄ、２Ａ、２Ｂ、３ 半導体装置、 １０ コレクタ電極、 １０ａ、１２ 金属含有層、 １１ エミッタ電極、 ２０ ｐ＋形コレクタ領域、 ２１ ｐ−形コレクタ領域、 ３０ ｎ形バッファ層、 ３０ａ 部分、 ３１ ｎ−形ベース層（ｎ−形ドリフト層）、 ４０ ｐ形ベース領域、 ４１ ｎ＋形エミッタ領域、 ４５ ｐ＋形領域、 ５０ ゲート電極、 ５０ｄ 下端、 ５０ｕ 上端、 ５１ ゲート絶縁膜、 ９０ 電子電流、 ９１ 正孔電流、 Ｗ２０、Ｗ２１、Ｗ３０ 幅

Claims (20)

  1. 第１電極と、
    第２電極と、
    前記第１電極の一部と前記第２電極との間に設けられ、前記第１電極にオーミック接触した第１導電形の第１半導体領域と、
    前記第１電極の前記一部以外の部分と前記第２電極との間に設けられ、前記第１半導体領域に接触し、前記第１電極にオーミック接触またはショットキー接触した第１導電形の第２半導体領域であり、その不純物濃度が前記第１半導体領域の不純物濃度よりも低い前記第２半導体領域と、
    前記第１半導体領域上および前記第２半導体領域と、前記第２電極との間に設けられた、第２導電形の第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられた第２導電形の第２半導体層と、
    前記第２半導体層と前記第２電極との間に設けられた第１導電形の第３半導体領域と、
    前記第３半導体領域の一部と前記第２電極との間に設けられ、前記第２電極に接する第２導電形の第４半導体領域と、
    前記第２半導体層、前記第３半導体領域、および前記第４半導体領域に、絶縁膜を介して接する第３電極と、
    を備え、
    前記第１電極から前記第２電極に向かう方向における前記第１半導体層の不純物濃度プロファイルのピークは、前記第１半導体領域および前記第２半導体領域と、前記第２半導体層と、の間に位置している半導体装置。
  2. 第１電極と、
    第２電極と、
    前記第１電極の一部と前記第２電極との間に設けられ、前記第１電極にオーミック接触した第１導電形の第１半導体領域と、
    前記第１電極の前記一部以外の部分と前記第２電極との間に設けられ、前記第１半導体領域および前記第１電極に接触し、その不純物濃度が前記第１半導体領域の不純物濃度よりも低い第１導電形の第２半導体領域と、
    前記第１半導体領域上および前記第２半導体領域と、前記第２電極との間に設けられた、第２導電形の第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられた第２導電形の第２半導体層と、
    前記第２半導体層と前記第２電極との間に設けられた第１導電形の第３半導体領域と、
    前記第３半導体領域の一部と前記第２電極との間に設けられ、前記第２電極に接する第２導電形の第４半導体領域と、
    前記第２半導体層、前記第３半導体領域、および前記第４半導体領域に、絶縁膜を介して接する第３電極と、
    を備え、
    前記第１電極から前記第２電極に向かう方向における前記第１半導体層の不純物濃度プロファイルのピークは、前記第１半導体領域および前記第２半導体領域と、前記第２半導体層と、の間に位置している半導体装置。
  3. 前記第２半導体領域は、前記第１電極にオーミック接触またはショットキー接触している請求項２に記載の半導体装置。
  4. 前記第１半導体領域の厚さは、２マイクロメートル以下である請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１半導体領域および前記第２半導体領域は、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向に延在し、
    前記第３電極は、前記第１方向および前記第２方向に対して交差する第３方向に延在している請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１電極と前記第２半導体領域との間に、前記第１電極の材料とは異なる金属含有層をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記金属含有層は、さらに、前記第１電極と前記第１半導体領域との間に設けられている請求項６に記載の半導体装置。
  8. 前記第１半導体領域と前記第２半導体領域とが並ぶ方向における前記第１半導体領域の幅Ｗ０と前記第２半導体領域の幅Ｗ１には、
    ０．１≦（幅Ｗ１／幅Ｗ０）≦１０
    の関係がある請求項１〜６のいずれか１つに記載の半導体装置。
  9. 第１電極と、
    第２電極と、
    前記第１電極の一部と前記第２電極との間に設けられ、前記第１電極にオーミック接触し、その厚さが２マイクロメートル以下である第１導電形の第１半導体領域と、
    前記第１電極の前記一部以外の部分と前記第２電極との間に設けられ、前記第１半導体領域および前記第１電極に接触し、その不純物濃度が前記第１半導体領域の不純物濃度よりも低い第１導電形の第２半導体領域と、
    前記第１半導体領域上および前記第２半導体領域と、前記第２電極との間に設けられた、第２導電形の第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられた第２導電形の第２半導体層と、
    前記第２半導体層と前記第２電極との間に設けられた第１導電形の第３半導体領域と、
    前記第３半導体領域の一部と前記第２電極との間に設けられ、前記第２電極に接する第２導電形の第４半導体領域と、
    前記第２半導体層、前記第３半導体領域、および前記第４半導体領域に、絶縁膜を介して接する第３電極と、
    を備えた半導体装置。
  10. 前記第１電極から前記第２電極に向かう方向における前記第１半導体層の不純物濃度プロファイルのピークは、前記第１半導体領域および前記第２半導体領域と、前記第２半導体層と、の間に位置している請求項９に記載の半導体装置。
  11. 前記第２半導体領域は、前記第１電極にオーミック接触またはショットキー接触している請求項９または１０に記載の半導体装置。
  12. 前記第１半導体領域および前記第２半導体領域は、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向に延在し、
    前記第３電極は、前記第１方向および前記第２方向に対して交差する第３方向に延在している請求項９〜１１のいずれか１つに記載の半導体装置。
  13. 前記第１電極と前記第２半導体領域との間に、前記第１電極の材料とは異なる金属含有層をさらに備えた請求項９〜１２のいずれか１つに記載の半導体装置。
  14. 前記金属含有層は、さらに、前記第１電極と前記第１半導体領域との間に設けられている請求項１３に記載の半導体装置。
  15. 前記第１半導体領域と前記第２半導体領域とが並ぶ方向における前記第１半導体領域の幅Ｗ０と前記第２半導体領域の幅Ｗ１には、
    ０．１≦（幅Ｗ１／幅Ｗ０）≦１０
    の関係がある請求項９〜１４のいずれか１つに記載の半導体装置。
  16. 第１電極と、
    第２電極と、
    前記第１電極の一部と前記第２電極との間に設けられ、前記第１電極にオーミック接触した第１導電形の第１半導体領域と、
    前記第１電極の前記一部以外の部分および前記第１半導体領域と、前記第２電極との間に設けられ、前記第１電極にショットキー接触し、その不純物濃度が前記第１半導体領域の不純物濃度よりも低い第２導電形の第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられた第２導電形の第２半導体層と、
    前記第２半導体層と前記第２電極との間に設けられた第１導電形の第３半導体領域と、
    前記第３半導体領域の一部と前記第２電極との間に設けられ、前記第２電極に接する第２導電形の第４半導体領域と、
    前記第２半導体層、前記第３半導体領域、および前記第４半導体領域に、絶縁膜を介して接する第３電極と、
    を備えた半導体装置。
  17. 前記第１半導体領域は、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向に延在し、
    前記第３電極は、前記第１方向および前記第２方向に対して交差する第３方向に延在している請求項１６に記載の半導体装置。
  18. 前記第１電極と、前記第２半導体領域および前記第１半導体層との間に、前記第１電極の材料とは異なる金属含有層をさらに備えた請求項１６または１７に記載の半導体装置。
  19. 前記第１半導体領域の厚さは、２マイクロメートル以下である請求項１６〜１８のいずれか１つに記載の半導体装置。
  20. 前記第１半導体領域と前記第１半導体層とが並ぶ方向における前記第１半導体領域の幅Ｗ０と、隣り合う前記第１半導体領域に挟まれた前記第１半導体層の幅Ｗ３には、
    ０．１≦（幅Ｗ３／幅Ｗ０）≦１０
    の関係がある請求項１６〜１９のいずれか１つに記載の半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016189465A (ja) * 2015-03-27 2016-11-04 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ ２種類のエミッタ領域を有するエミッタを備えるバイポーラトランジスタデバイス
JP2017041573A (ja) * 2015-08-21 2017-02-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2018034127A1 (ja) * 2016-08-19 2018-02-22 ローム株式会社 半導体装置
JP2018049866A (ja) * 2016-09-20 2018-03-29 株式会社東芝 半導体装置
JP2019161168A (ja) * 2018-03-16 2019-09-19 富士電機株式会社 半導体装置
US10832922B2 (en) 2015-12-11 2020-11-10 Rohm Co., Ltd. Semiconductor device
WO2021240789A1 (ja) * 2020-05-29 2021-12-02 三菱電機株式会社 半導体装置および電力機器
JP7390984B2 (ja) 2020-06-03 2023-12-04 三菱電機株式会社 半導体装置
WO2024057654A1 (ja) * 2022-09-14 2024-03-21 富士電機株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016001182A2 (en) * 2014-06-30 2016-01-07 Abb Technology Ag Semiconductor device
CN106298898B (zh) * 2015-06-12 2019-11-05 中芯国际集成电路制造(上海)有限公司 垂直导电功率器件及其制作方法
JP6399228B2 (ja) * 2015-08-19 2018-10-03 三菱電機株式会社 半導体装置
CN106711208A (zh) * 2016-12-29 2017-05-24 西安电子科技大学 一种碳化硅纵向绝缘栅双极型晶体管及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661495A (ja) * 1992-08-07 1994-03-04 Hitachi Ltd 半導体装置及びその製法
JPH0730105A (ja) * 1993-07-12 1995-01-31 Toshiba Corp 半導体装置
JPH09199713A (ja) * 1996-01-16 1997-07-31 Mitsubishi Electric Corp 半導体装置
JP2002305304A (ja) * 2001-04-05 2002-10-18 Toshiba Corp 電力用半導体装置
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661495A (ja) * 1992-08-07 1994-03-04 Hitachi Ltd 半導体装置及びその製法
JPH0730105A (ja) * 1993-07-12 1995-01-31 Toshiba Corp 半導体装置
JPH09199713A (ja) * 1996-01-16 1997-07-31 Mitsubishi Electric Corp 半導体装置
JP2002305304A (ja) * 2001-04-05 2002-10-18 Toshiba Corp 電力用半導体装置
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224206B2 (en) 2015-03-27 2019-03-05 Infineon Technologies Ag Bipolar transistor device with an emitter having two types of emitter regions
JP2016189465A (ja) * 2015-03-27 2016-11-04 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ ２種類のエミッタ領域を有するエミッタを備えるバイポーラトランジスタデバイス
JP2017041573A (ja) * 2015-08-21 2017-02-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10832922B2 (en) 2015-12-11 2020-11-10 Rohm Co., Ltd. Semiconductor device
JP7018394B2 (ja) 2016-08-19 2022-02-10 ローム株式会社 半導体装置
KR20190039217A (ko) * 2016-08-19 2019-04-10 로무 가부시키가이샤 반도체 장치
JPWO2018034127A1 (ja) * 2016-08-19 2019-06-13 ローム株式会社 半導体装置
WO2018034127A1 (ja) * 2016-08-19 2018-02-22 ローム株式会社 半導体装置
KR102185158B1 (ko) * 2016-08-19 2020-12-01 로무 가부시키가이샤 반도체 장치
US10892319B2 (en) 2016-08-19 2021-01-12 Rohm Co., Ltd. Semiconductor device
US10892351B2 (en) 2016-09-20 2021-01-12 Kabushiki Kaisha Toshiba Semiconductor device
JP2018049866A (ja) * 2016-09-20 2018-03-29 株式会社東芝 半導体装置
JP2019161168A (ja) * 2018-03-16 2019-09-19 富士電機株式会社 半導体装置
JP7131003B2 (ja) 2018-03-16 2022-09-06 富士電機株式会社 半導体装置
WO2021240789A1 (ja) * 2020-05-29 2021-12-02 三菱電機株式会社 半導体装置および電力機器
JP7390984B2 (ja) 2020-06-03 2023-12-04 三菱電機株式会社 半導体装置
WO2024057654A1 (ja) * 2022-09-14 2024-03-21 富士電機株式会社 半導体装置および半導体装置の製造方法

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