JPH0661495A - 半導体装置及びその製法 - Google Patents
半導体装置及びその製法Info
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- JPH0661495A JPH0661495A JP21124392A JP21124392A JPH0661495A JP H0661495 A JPH0661495 A JP H0661495A JP 21124392 A JP21124392 A JP 21124392A JP 21124392 A JP21124392 A JP 21124392A JP H0661495 A JPH0661495 A JP H0661495A
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Abstract
(57)【要約】
【目的】本発明は高速電流遮断，低損失，高信頼性の絶
縁ゲートバイポーラトランジスタ装置を提供することを
目的とする。 【構成】一対の主表面を有する半導体基体１１の一方の
主表面にソース２１，チャネル２２，ゲート２４、が形
成され、他方の主表面にｐ型高濃度層３１，ｐ型高濃度
層３１に隣接し、薄いｐ型低濃度層３２を形成して、シ
ョットキバリア４０を形成しているため、組立て時に、
ショットキバリア界面に発生する欠陥の影響が緩和し
て、高信頼，高速スイッチング性能の絶縁ゲートバイポ
ーラトランジスタを得る。
縁ゲートバイポーラトランジスタ装置を提供することを
目的とする。 【構成】一対の主表面を有する半導体基体１１の一方の
主表面にソース２１，チャネル２２，ゲート２４、が形
成され、他方の主表面にｐ型高濃度層３１，ｐ型高濃度
層３１に隣接し、薄いｐ型低濃度層３２を形成して、シ
ョットキバリア４０を形成しているため、組立て時に、
ショットキバリア界面に発生する欠陥の影響が緩和し
て、高信頼，高速スイッチング性能の絶縁ゲートバイポ
ーラトランジスタを得る。
Description
【０００１】
【産業上の利用分野】本発明は信号によりオン（導通）
およびオフ（非導通）の二つの状態を制御出来る半導体
開閉装置、特に、絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）に関する。
およびオフ（非導通）の二つの状態を制御出来る半導体
開閉装置、特に、絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）に関する。
【０００２】
【従来の技術】一般に負荷電流を制御信号に応じてオン
及びオフすることが出来る半導体開閉装置として、バイ
ポーラトランジスタや絶縁ゲート電界効果トランジスタ
（ＭＯＳＦＥＴ）等が知られている。これらの素子はそ
れぞれ一長一短があり、高電圧，大電流の電力制御では
導通時に抵抗損失の少ないバイポーラデバイスが適して
おり、一方、高周波動作ではスイッチングスピードの速
いＦＥＴが適している。近年これらバイポーラ素子の低
抵抗性と、ＭＯＳ型素子の高速性を兼ね備えたデバイス
として絶縁ゲート付きバイポーラトランジスタ（絶縁ゲ
ートバイポーラトランジスタ，ＩＧＢＴ）が急速に発展
してきた。
及びオフすることが出来る半導体開閉装置として、バイ
ポーラトランジスタや絶縁ゲート電界効果トランジスタ
（ＭＯＳＦＥＴ）等が知られている。これらの素子はそ
れぞれ一長一短があり、高電圧，大電流の電力制御では
導通時に抵抗損失の少ないバイポーラデバイスが適して
おり、一方、高周波動作ではスイッチングスピードの速
いＦＥＴが適している。近年これらバイポーラ素子の低
抵抗性と、ＭＯＳ型素子の高速性を兼ね備えたデバイス
として絶縁ゲート付きバイポーラトランジスタ（絶縁ゲ
ートバイポーラトランジスタ，ＩＧＢＴ）が急速に発展
してきた。
【０００３】図８は、例えば、特開平3−48462号に示さ
れている従来型ＩＧＢＴの断面構造を示す。ＩＧＢＴ
は、コレクタ層３１より小数キャリア（ホール）を注入
することによりコレクタドリフト層１１を伝導度変調
し、導通時の抵抗を低減するのが特徴である。一方、電
流遮断時には、注入されたホールの蓄積効果による電流
遮断の遅延が問題となる。この改善のため、通常、半導
体基体に金などのライフタイムキラーをドープしたり、
電子線を照射するなどしてキャリアのライフタイムを短
くする他、エミッタショート構造やショットキバリアを
通してホールの注入量を制限する方法として、特開平3
−6866 号及び特開平3−48462号が提案されている。
れている従来型ＩＧＢＴの断面構造を示す。ＩＧＢＴ
は、コレクタ層３１より小数キャリア（ホール）を注入
することによりコレクタドリフト層１１を伝導度変調
し、導通時の抵抗を低減するのが特徴である。一方、電
流遮断時には、注入されたホールの蓄積効果による電流
遮断の遅延が問題となる。この改善のため、通常、半導
体基体に金などのライフタイムキラーをドープしたり、
電子線を照射するなどしてキャリアのライフタイムを短
くする他、エミッタショート構造やショットキバリアを
通してホールの注入量を制限する方法として、特開平3
−6866 号及び特開平3−48462号が提案されている。
【０００４】
【発明が解決しようとする課題】前述のようなキャリア
ライフタイムの短縮方法では、導通時の電圧降下が大き
く、温度が上昇するとライフタイムが長くなり、ターン
オフ時間が長くなる不具合がある。エミッタショート構
造では、ｐ型高濃度コレクタ層からのホールの注入量の
コントロールが困難なため、素子の出力特性のバラツキ
が大きくなる欠点がある。また、ショットキバリアで
は、ホールの注入量を制限する効果は大きいが、その界
面は極めて敏感であり、通常の半田電極を使うパッケー
ジ組み立ての場合、接着歪等により欠陥が発生しやす
く、素子の性能低下、信頼性等に問題がある。それ故、
ライフタイムキラーは出来るだけ使用しないか、使用し
ても出来るだけ少ない方が望ましい。本発明の目的は、
ライフタイムキラーのドープ量を最少にして、出力特性
の変動が少ない、良好なターンオフ性能を有する高信頼
の絶縁ゲートバイポーラトランジスタを提供するにあ
る。
ライフタイムの短縮方法では、導通時の電圧降下が大き
く、温度が上昇するとライフタイムが長くなり、ターン
オフ時間が長くなる不具合がある。エミッタショート構
造では、ｐ型高濃度コレクタ層からのホールの注入量の
コントロールが困難なため、素子の出力特性のバラツキ
が大きくなる欠点がある。また、ショットキバリアで
は、ホールの注入量を制限する効果は大きいが、その界
面は極めて敏感であり、通常の半田電極を使うパッケー
ジ組み立ての場合、接着歪等により欠陥が発生しやす
く、素子の性能低下、信頼性等に問題がある。それ故、
ライフタイムキラーは出来るだけ使用しないか、使用し
ても出来るだけ少ない方が望ましい。本発明の目的は、
ライフタイムキラーのドープ量を最少にして、出力特性
の変動が少ない、良好なターンオフ性能を有する高信頼
の絶縁ゲートバイポーラトランジスタを提供するにあ
る。
【０００５】
【課題を解決するための手段】上記目的を達成する本発
明の特徴とするところは、一方導電型のコレクタバッフ
ァ層が露出する半導体基体の他方の主表面に、他方導電
型高濃度層及びショットキバリアを含む他方導電型低濃
度層を交互に隣接して設けたコレクタ層を具備すること
により導通時には高濃度コレクタ層からのホールの注入
を促し、低濃度コレクタ層でショットキバリア界面の欠
陥による性能低下を防止し、ショットキバリアでホール
の注入を制限する。一方、遮断時には、コレクタドリフ
ト層中に注入されたホールを障壁高さの低いショットキ
バリアに生ずるループ電流によって急速に消滅させる点
及びショットキバリア下に薄いｐ型導電層を形成して、
ショットキバリア界面に発生する欠陥の影響を緩和した
点にある。
明の特徴とするところは、一方導電型のコレクタバッフ
ァ層が露出する半導体基体の他方の主表面に、他方導電
型高濃度層及びショットキバリアを含む他方導電型低濃
度層を交互に隣接して設けたコレクタ層を具備すること
により導通時には高濃度コレクタ層からのホールの注入
を促し、低濃度コレクタ層でショットキバリア界面の欠
陥による性能低下を防止し、ショットキバリアでホール
の注入を制限する。一方、遮断時には、コレクタドリフ
ト層中に注入されたホールを障壁高さの低いショットキ
バリアに生ずるループ電流によって急速に消滅させる点
及びショットキバリア下に薄いｐ型導電層を形成して、
ショットキバリア界面に発生する欠陥の影響を緩和した
点にある。
【０００６】本発明の絶縁ゲートバイポーラトランジス
タの特徴とするところを具体的に言えば、一方導電型の
コレクタバッファ層が露出する半導体基体の他方の主表
面に設けるコレクタ層は、他方導電型の高不純物濃度層
及び低不純物濃度層が互いに隣接しており、前記コレク
タ層に被着する電極は前記高濃度層とはオーミック接触
し、前記低濃度層とはショットキバリアを形成する構成
になっている。
タの特徴とするところを具体的に言えば、一方導電型の
コレクタバッファ層が露出する半導体基体の他方の主表
面に設けるコレクタ層は、他方導電型の高不純物濃度層
及び低不純物濃度層が互いに隣接しており、前記コレク
タ層に被着する電極は前記高濃度層とはオーミック接触
し、前記低濃度層とはショットキバリアを形成する構成
になっている。
【０００７】また、上記目的を達成する本発明半導体装
置の製造方法の特徴とするところは、半導体基体の他方
の主表面に、一方導電型のコレクタバッファ層より高不
純物濃度を有する他方導電型の高濃度コレクタ層を形成
する第一の工程と、他方の主表面において高濃度コレク
タ層とその間に露出するコレクタバッファ層上に他方導
電型不純物を含む金属層を形成する第二の工程と、前記
金属層と高濃度コレクタ層とをオーミック接触させ、金
属層から他方導電型不純物をコレクタバッファ層に拡散
して高濃度コレクタ層より薄い他方導電型の低濃度コレ
クタ層との間にショットキバリアを形成するために熱処
理する第三の工程を具備する点にある。さらに具体的に
は、金属層としてアルミニアムを主成分とする材料を使
用し、第三の工程における熱処理温度を４３０℃〜５７
７℃とした点にある。
置の製造方法の特徴とするところは、半導体基体の他方
の主表面に、一方導電型のコレクタバッファ層より高不
純物濃度を有する他方導電型の高濃度コレクタ層を形成
する第一の工程と、他方の主表面において高濃度コレク
タ層とその間に露出するコレクタバッファ層上に他方導
電型不純物を含む金属層を形成する第二の工程と、前記
金属層と高濃度コレクタ層とをオーミック接触させ、金
属層から他方導電型不純物をコレクタバッファ層に拡散
して高濃度コレクタ層より薄い他方導電型の低濃度コレ
クタ層との間にショットキバリアを形成するために熱処
理する第三の工程を具備する点にある。さらに具体的に
は、金属層としてアルミニアムを主成分とする材料を使
用し、第三の工程における熱処理温度を４３０℃〜５７
７℃とした点にある。
【０００８】
【作用】上記の構成による絶縁ゲートバイポーラトラン
ジスタは、コレクタ側をｐ型高濃度層及びショットキバ
リアとその下に薄いｐ型導電層を形成した複合型である
ので、例え、ショットキバリア界面に欠陥が発生して
も、その直下に形成した薄いｐ型導電層によってその影
響が緩和され、性能低下が防止でき、信頼性が向上でき
る。一方、性能面では、高濃度コレクタ層より多量のホ
ールが注入でき、ドリフト層は伝導度変調し、内蔵MOSF
ETのオン抵抗が低減できる。ところで、電位障壁の異な
る二つの接合が電気的に接続されると、これらの間にル
ープ電流が生ずることが発明者らの計算機シミュレーシ
ョンの結果明らかになっている。即ち、ターンオフ時に
は、コレクタドリフト層中に注入されたホールは高濃度
コレクタ層へ、電子は低濃度コレクタ層へ引き込まれて
消滅し、早いターンオフ性能が達成されるものである。
ジスタは、コレクタ側をｐ型高濃度層及びショットキバ
リアとその下に薄いｐ型導電層を形成した複合型である
ので、例え、ショットキバリア界面に欠陥が発生して
も、その直下に形成した薄いｐ型導電層によってその影
響が緩和され、性能低下が防止でき、信頼性が向上でき
る。一方、性能面では、高濃度コレクタ層より多量のホ
ールが注入でき、ドリフト層は伝導度変調し、内蔵MOSF
ETのオン抵抗が低減できる。ところで、電位障壁の異な
る二つの接合が電気的に接続されると、これらの間にル
ープ電流が生ずることが発明者らの計算機シミュレーシ
ョンの結果明らかになっている。即ち、ターンオフ時に
は、コレクタドリフト層中に注入されたホールは高濃度
コレクタ層へ、電子は低濃度コレクタ層へ引き込まれて
消滅し、早いターンオフ性能が達成されるものである。
【０００９】
【実施例】以下、本発明の実施例として示した図面によ
り詳細に説明する。
り詳細に説明する。
【００１０】図１は本発明の絶縁ゲートバイポーラトラ
ンジスタの一実施例で、単位セルの断面を示す。図にお
いて１０は一方導電型を有し、不純物濃度の低いコレク
タドリフト層１１及びコレクタドリフト層より高濃度の
コレクタバッファ層１２を有し、一対の主表面１１１、
及び１１２を有する半導体基体、２１，２２，２３はそ
れぞれ一方の主表面１１１に、隣接層相互間で異なる導
電型を有するソース領域，チャネル領域、及びドリフト
領域、２４はドリフト領域２３及びチャネル領域２２に
設けたゲート電極、２５はソース電極２１とチャネル領
域２２に電気的に接触するソース電極、３１は、他方の
主表面１１２に露出し、他方導電型を有し、不純物濃度
が１×１０19cm-3以上の高濃度コレクタ層、３２は高濃
度コレクタ層３１と同導電型で不純物濃度がそれより低
く、コレクタバッファ層１２よりは濃度の高い低濃度コ
レクタ層、３３は、高濃度コレクタ層３１にオーミック
に接触し、低濃度コレクタ層３２と接触しショットキバ
リアを形成するコレクタ電極を示す。ショットキ接合直
下に形成した低濃度コレクタ層３２は、例え、接着歪等
が原因でショットキ接合が破壊するようなことがあって
も、その影響が緩和でき、安定した特性が得られる。
ンジスタの一実施例で、単位セルの断面を示す。図にお
いて１０は一方導電型を有し、不純物濃度の低いコレク
タドリフト層１１及びコレクタドリフト層より高濃度の
コレクタバッファ層１２を有し、一対の主表面１１１、
及び１１２を有する半導体基体、２１，２２，２３はそ
れぞれ一方の主表面１１１に、隣接層相互間で異なる導
電型を有するソース領域，チャネル領域、及びドリフト
領域、２４はドリフト領域２３及びチャネル領域２２に
設けたゲート電極、２５はソース電極２１とチャネル領
域２２に電気的に接触するソース電極、３１は、他方の
主表面１１２に露出し、他方導電型を有し、不純物濃度
が１×１０19cm-3以上の高濃度コレクタ層、３２は高濃
度コレクタ層３１と同導電型で不純物濃度がそれより低
く、コレクタバッファ層１２よりは濃度の高い低濃度コ
レクタ層、３３は、高濃度コレクタ層３１にオーミック
に接触し、低濃度コレクタ層３２と接触しショットキバ
リアを形成するコレクタ電極を示す。ショットキ接合直
下に形成した低濃度コレクタ層３２は、例え、接着歪等
が原因でショットキ接合が破壊するようなことがあって
も、その影響が緩和でき、安定した特性が得られる。
【００１１】以下本実施例の製造方法を詳細に説明す
る。まず、ｎ型導電性を有し、不純物濃度の低いコレク
タドリフト層１１を有する半導体基体の他方の主表面よ
りｎ型不純物、例えばリンを導入し高濃度のコレクタバ
ッファ層１２を形成し、一対の主表面１１１，１１２を
有する半導体基体１０を形成する（図２）。次に、コレ
クタバッファ層１２の表面に一定の間隔でｐ型不純物を
導入し高濃度コレクタ層３１を形成する（図３）。次
に、半導体基体の一方の主表面１１１にｐ型チャネル領
域２２，２２′、チャネル領域２２，２２′の内側にｎ
型ソース領域２１，２１′を形成する（図４）。ドリフ
ト領域２３及びチャネル領域２２上にシリコン酸化膜２
４１を介して多結晶シリコンゲート電極２４を形成し、
絶縁膜を被着後、ソース領域２１，ｐ+ チャネル層２２
のコンタクト部分を開口し、ソース電極２５を形成し、
所謂２重拡散型MOSFETのソース，ゲート部分を形成する
(図５)。高濃度コレクタ層３１，コレクタバッファ層１
２が露出する他方の主表面112に、シリコンを含有する
アルミニウムを例えばスパッタ法などにより被着し、４
３０〜５７７℃の範囲で熱処理する。そうすることによ
って、高濃度コレクタ層３１とはオーミック接触し、コ
レクタバッファ層１２にアルミニウムが拡散し、１００
ｎｍ程度と極めて薄いｐ型導電層すなわち低濃度コレク
タ層３２が形成され、その界面にショットキバリア４０
が形成されると同時にコレクタ電極３３を形成する。
る。まず、ｎ型導電性を有し、不純物濃度の低いコレク
タドリフト層１１を有する半導体基体の他方の主表面よ
りｎ型不純物、例えばリンを導入し高濃度のコレクタバ
ッファ層１２を形成し、一対の主表面１１１，１１２を
有する半導体基体１０を形成する（図２）。次に、コレ
クタバッファ層１２の表面に一定の間隔でｐ型不純物を
導入し高濃度コレクタ層３１を形成する（図３）。次
に、半導体基体の一方の主表面１１１にｐ型チャネル領
域２２，２２′、チャネル領域２２，２２′の内側にｎ
型ソース領域２１，２１′を形成する（図４）。ドリフ
ト領域２３及びチャネル領域２２上にシリコン酸化膜２
４１を介して多結晶シリコンゲート電極２４を形成し、
絶縁膜を被着後、ソース領域２１，ｐ+ チャネル層２２
のコンタクト部分を開口し、ソース電極２５を形成し、
所謂２重拡散型MOSFETのソース，ゲート部分を形成する
(図５)。高濃度コレクタ層３１，コレクタバッファ層１
２が露出する他方の主表面112に、シリコンを含有する
アルミニウムを例えばスパッタ法などにより被着し、４
３０〜５７７℃の範囲で熱処理する。そうすることによ
って、高濃度コレクタ層３１とはオーミック接触し、コ
レクタバッファ層１２にアルミニウムが拡散し、１００
ｎｍ程度と極めて薄いｐ型導電層すなわち低濃度コレク
タ層３２が形成され、その界面にショットキバリア４０
が形成されると同時にコレクタ電極３３を形成する。
【００１２】かかる構成によれば、コレクタ電極３３に
ｐ型導電型の金属を被着し、熱処理を施すことによっ
て、ショットキバリア下に薄いｐ層を形成するので製造
方法が容易である。また、組立て時の特性劣化が防止で
き、高信頼性の絶縁ゲートバイポーラトランジスタが得
られる。
ｐ型導電型の金属を被着し、熱処理を施すことによっ
て、ショットキバリア下に薄いｐ層を形成するので製造
方法が容易である。また、組立て時の特性劣化が防止で
き、高信頼性の絶縁ゲートバイポーラトランジスタが得
られる。
【００１３】図７は本発明を横方向に電流を流す横型素
子に適用した例を示す。各層２１，２２，３１，１２，
３２が半導体基体の上面に露出している。本発明によ
り、組立て時の特性劣化を防止できるとともに、集積回
路の中の１素子として用いる場合、ほかの素子のライフ
タイムを極端に短縮することなく、本発明のＩＧＢＴを
高速化できる。
子に適用した例を示す。各層２１，２２，３１，１２，
３２が半導体基体の上面に露出している。本発明によ
り、組立て時の特性劣化を防止できるとともに、集積回
路の中の１素子として用いる場合、ほかの素子のライフ
タイムを極端に短縮することなく、本発明のＩＧＢＴを
高速化できる。
【００１４】図９はテレビジョンの水平偏向の試験回路
を示す。以下動作を説明する。まず、電源ＶｃによりＬ
を通してＩＧＢＴに一定の電圧が印加される。ゲートＶ
Ｇにゲート信号電圧を加え、ＩＧＢＴをターンオフさせ
るとコイルＬに直線的に増加する電流ＩＦが流れる。電
流が所定値に達したところで、ゲート電圧を０Ｖにして
ＩＧＢＴをオフするとコイルＬに流れている電流はその
まま流れ続けようとするので、コンデンサＣ１に転流し
てコンデンサＣ１が充電され端子電圧が上昇する。コン
デンサＣ１の端子電圧が最大値に達した後、Ｃ１が放電
を開始し始めると、コイルＬにはこれまでと反対向きに
電流が流れる。Ｃ１が放電し終わると、Ｃ１の端子間電
圧は０Ｖとなるが、偏向コイルＬの電流は流れ続けるよ
うにするので、ダンパーダイオードＤに転流する。この
間、ＩＧＢＴの電流Ｉｃは図１０に示すように、図１０
は前図に示す回路におけるＩＧＢＴのスイッチング動作
時の電圧，電流波形を示す。電流はＩＧＢＴがオフ下直
後に急激に減少するが、その後、緩やかに減少する（テ
ール電流）波形を示す。このようなテール電流が残った
状態でコレクタ−エミッタ間の電圧が上昇すると、ＩＧ
ＢＴ内部に電力損失が発生する。本発明で示したＩＧＢ
Ｔはこのようなテール電流が極めて小さく、したがっ
て、テール電流が損失のほとんどを占める電圧共振回
路、特に高精細ディスプレイやテレビジョンの水平偏向
回路におけるＩＧＢＴの低損失化に有効である。
を示す。以下動作を説明する。まず、電源ＶｃによりＬ
を通してＩＧＢＴに一定の電圧が印加される。ゲートＶ
Ｇにゲート信号電圧を加え、ＩＧＢＴをターンオフさせ
るとコイルＬに直線的に増加する電流ＩＦが流れる。電
流が所定値に達したところで、ゲート電圧を０Ｖにして
ＩＧＢＴをオフするとコイルＬに流れている電流はその
まま流れ続けようとするので、コンデンサＣ１に転流し
てコンデンサＣ１が充電され端子電圧が上昇する。コン
デンサＣ１の端子電圧が最大値に達した後、Ｃ１が放電
を開始し始めると、コイルＬにはこれまでと反対向きに
電流が流れる。Ｃ１が放電し終わると、Ｃ１の端子間電
圧は０Ｖとなるが、偏向コイルＬの電流は流れ続けるよ
うにするので、ダンパーダイオードＤに転流する。この
間、ＩＧＢＴの電流Ｉｃは図１０に示すように、図１０
は前図に示す回路におけるＩＧＢＴのスイッチング動作
時の電圧，電流波形を示す。電流はＩＧＢＴがオフ下直
後に急激に減少するが、その後、緩やかに減少する（テ
ール電流）波形を示す。このようなテール電流が残った
状態でコレクタ−エミッタ間の電圧が上昇すると、ＩＧ
ＢＴ内部に電力損失が発生する。本発明で示したＩＧＢ
Ｔはこのようなテール電流が極めて小さく、したがっ
て、テール電流が損失のほとんどを占める電圧共振回
路、特に高精細ディスプレイやテレビジョンの水平偏向
回路におけるＩＧＢＴの低損失化に有効である。
【００１５】
【発明の効果】本発明によれば、エミッタショート型と
してショットキバリア下に薄い低濃度コレクタ層を設け
た構成になっているため、ショットキバリア界面に発生
する欠陥の影響が防止でき、ターンオフ性能の向上、高
信頼化が実現できる。
してショットキバリア下に薄い低濃度コレクタ層を設け
た構成になっているため、ショットキバリア界面に発生
する欠陥の影響が防止でき、ターンオフ性能の向上、高
信頼化が実現できる。
【００１６】以上の本発明の絶縁ゲートバイポーラトラ
ンジスタは電圧制御型の高速、大電流デバイスであるの
でマルチスキャン方式の高精細ディスプレイやテレビジ
ョンの水平偏向出力回路における低損失化に有効であ
る。
ンジスタは電圧制御型の高速、大電流デバイスであるの
でマルチスキャン方式の高精細ディスプレイやテレビジ
ョンの水平偏向出力回路における低損失化に有効であ
る。
【図１】本発明の実施例を示す断面略図である。
【図２】本発明の素子の製作工程を説明するための接合
の断面図である。
の断面図である。
【図３】同じく接合の断面図である。
【図４】同じく接合の断面図である。
【図５】同じく接合の断面図である。
【図６】同じく接合の断面図である。
【図７】本発明の他の実施例を示す断面略図である。
【図８】従来のＩＧＢＴの断面略図である。
【図９】本発明のＩＧＢＴを用いた回路の応用例を示す
図である。
図である。
【図１０】ＩＧＢＴの電圧−電流波形図である。
１０…半導体基体、１１…コレクタドリフト層、１２…
コレクタバッファ層、２１…ソース領域、２２…チャネ
ル領域、２３…ドリフト領域、２４…シリコンゲート、
２５…ソース電極、３１…高濃度コレクタ、３２…低濃
度コレクタ、３３…コレクタ電極、４０…ショットキバ
リア、１１１…一方の主表面、１１２…他方の主表面、
２４２…絶縁膜。
コレクタバッファ層、２１…ソース領域、２２…チャネ
ル領域、２３…ドリフト領域、２４…シリコンゲート、
２５…ソース電極、３１…高濃度コレクタ、３２…低濃
度コレクタ、３３…コレクタ電極、４０…ショットキバ
リア、１１１…一方の主表面、１１２…他方の主表面、
２４２…絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大高 成雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内
Claims (6)
- 【請求項１】一対の主表面を有する半導体基体と、該半
導体基体の一方の主表面に露出した一方導電型のコレク
タドリフト層と、該コレクタドリフト層内にあり一方の
主表面に露出した他方導電型のチャネル層と、該チャネ
ル層内にあり一方の主表面に露出した一方導電型のソー
ス層と、該ソース層と前記チャネル層と前記コレクタド
リフト層にまたがって一方の主表面上に絶縁膜を介して
設けたゲート電極と、前記ソース層と前記チャネル層に
オーミック接触する一方の主表面上のソース電極と、前
記コレクタドリフト層に接し前記半導体基体の他方の主
表面に露出した他方導電型で高いキャリア濃度を有する
第１のコレクタ層と、前記コレクタドリフト層に接し前
記半導体基体の他方の主表面に露出した他方導電型で前
記第１のコレクタ層より薄く低いキャリア濃度有する第
２のコレクタ層と、他方の主表面上にて前記第１のコレ
クタ層とオーミック接触し前記第２のコレクタ層とショ
ットキバリアを形成するコレクタ電極と、を有すること
を特徴とする半導体装置。 - 【請求項２】請求項１において、前記第１及び第２のコ
レクタ層と前記コレクタドリフト層の間に、コレクタド
リフト層より高いキャリア濃度を有する一方導電型のコ
レクタバッファ層を有することを特徴とする半導体装
置。 - 【請求項３】請求項２において、前記金属は前記低濃度
コレクタ層と接触してショットキバリアを形成すること
を特徴とする絶縁ゲートバイポーラトランジスタ装置。 - 【請求項４】請求項１，２又は３において、前記コレク
タ電極が他方導電型の不純物を含み、該他方導電型の不
純物を拡散することで前記第２のコレクタ層を形成した
ことを特徴とする半導体の製法。 - 【請求項５】請求項１ないし４のいずれか１項におい
て、前記コレクタ電極がアルミニウムを含み、４３０か
ら５７７℃の温度で加熱処理することで前記第２のコレ
クタ層を形成することを特徴とする半導体の製法。 - 【請求項６】請求項１ないし５のいずれか１項におい
て、ブラウン管の水平偏向回路に適用したことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21124392A JPH0661495A (ja) | 1992-08-07 | 1992-08-07 | 半導体装置及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21124392A JPH0661495A (ja) | 1992-08-07 | 1992-08-07 | 半導体装置及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661495A true JPH0661495A (ja) | 1994-03-04 |
Family
ID=16602666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21124392A Pending JPH0661495A (ja) | 1992-08-07 | 1992-08-07 | 半導体装置及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661495A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-08-07 JP JP21124392A patent/JPH0661495A/ja active Pending
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