CN104299991A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN104299991A
CN104299991A CN201310733934.1A CN201310733934A CN104299991A CN 104299991 A CN104299991 A CN 104299991A CN 201310733934 A CN201310733934 A CN 201310733934A CN 104299991 A CN104299991 A CN 104299991A
Authority
CN
China
Prior art keywords
mentioned
semiconductor regions
electrode
type
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310733934.1A
Other languages
English (en)
Other versions
CN104299991B (zh
Inventor
小仓常雄
中村和敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN104299991A publication Critical patent/CN104299991A/zh
Application granted granted Critical
Publication of CN104299991B publication Critical patent/CN104299991B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体装置，使关断时的开关损失降低。该半导体装置包括第1导电型的第1半导体区域、设在第1半导体区域之上的第2导电型的第2半导体区域、设在第2半导体区域之上的第1导电型的第3半导体区域、控制电极、绝缘膜、第1电极、第2电极及第2导电型的第4半导体区域。控制电极控制第1半导体区域与第3半导体区域之间的导通。绝缘膜设在控制电极与第2半导体区域之间。第1电极与第2半导体区域及第3半导体区域电连接。第4半导体区域设在第2电极与第1半导体区域之间，具有有第1杂质浓度、作为与第2电极的接触面积而有第1接触面积的第1部分；和有比第1杂质浓度高的第2杂质浓度、有比第1接触面积小的第2接触面积的第2部分。

Description

半导体装置
本申请享受以日本专利申请第2013－149748号（申请日：2013年7月18日）为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
一般而言，作为开关而使用的半导体装置希望使开启电阻变低、使开关损失变小。近年来，作为高耐压（例如600伏特（V）以上）的功率半导体装置而广泛使用IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）。
在IGBT中，如果对栅极电极施加相对于发射极电极为正的偏压，则在p型基极层的栅极氧化膜表面上形成反转层，电子被向n－型基极层注入。由此，成为开启状态。在IGBT的恒常开启状态下，在n－型基极层中积蓄电子和空穴，对应于其积蓄量，开启电压被降低。
在IGBT的关断开关状态下，如果将栅极电极的偏压除去，则电子电流的注入停止。并且，耗尽层由p型基极层、n－型基极层间的pn结形成，一边将存储电荷排出，一边朝向p+型集电极层扩散。当电压成为电源电压时，残留在p+型集电极层附近的n－型基极层中的载流子成为尾电流，使关断开关损失增大。因此，为了降低开关损失，在恒常开启状态下抑制n－型基极层的p+型集电极层侧的载流子的积蓄变得重要。
发明内容
本发明的实施方式提供一种能够降低关断时的开关损失的半导体装置。
有关实施方式的半导体装置包括第1半导体区域、第2半导体区域、第3半导体区域、控制电极、绝缘膜、第1电极、第2电极和第4半导体区域。
第1半导体区域是第1导电型。第2半导体区域是第2导电型。第2半导体区域设在第1半导体区域之上。第3半导体区域是第1导电型。第3半导体区域设在第2半导体区域之上。
控制电极控制第1半导体区域与第3半导体区域之间的导通。
绝缘膜设在控制电极与第2半导体区域之间。
第1电极与第2半导体区域及第3半导体区域电连接。
第4半导体区域是第2导电型。第4半导体区域设在第2电极与第1半导体区域之间。第4半导体区域与第2电极电连接。
第4半导体区域具有第1部分和第2部分。
第1部分具有第1杂质浓度，作为与第2电极的接触面积而具有第1接触面积。
第2部分具有比第1杂质浓度高的第2杂质浓度，作为与第2电极的接触面积而具有比第1接触面积小的第2接触面积。
附图说明
图1（a）及图1（b）是例示有关第1实施方式的半导体装置的结构的示意图。
图2是例示半导体装置的特性的图。
图3是例示恒常开启状态下的空穴的流动的示意剖视图。
图4是例示短路状态下的空穴的流动的示意剖视图。
图5是例示短路状态下的电场分布的图。
图6是例示高浓度区域的宽度与空穴的最大密度的关系的图。
图7（a）～图7（c）是例示半导体装置的制造方法的示意剖视图。
图8（a）～图8（c）是例示半导体装置的制造方法的示意剖视图。
图9是例示有关第2实施方式的半导体装置的示意剖视图。
图10是例示有关第3实施方式的半导体装置的示意剖视图。
图11是例示有关第4实施方式的半导体装置的示意剖视图。
具体实施方式
以下，基于附图说明本发明的实施方式。在以下的说明中，对相同的部件赋予相同的标号，关于说明了一次的部件适当省略其说明。
另外，在以下的说明中，n+、n、n－及p+、p、p－的表述表示各导电型的杂质浓度的相对的高低。即，n+表示与n相比n型的杂质浓度相对较高，n－表示与n相比n型的杂质浓度相对较低。此外，p+表示与p相比p型的杂质浓度相对较高，p－表示与p相比p型的杂质浓度相对较低。
此外，在以下的说明中，作为一例而举出设第1导电型为n型、设第2导电型为p型的具体例。
（第1实施方式）
图1（a）及图1（b）是例示有关第1实施方式的半导体装置的结构的示意图。
在图1（a）中，表示有关第1实施方式的半导体装置110的示意剖视图。在图1（b）中，表示图1（a）的A－A的示意剖视图。
如图1（a）所示，有关第1实施方式的半导体装置110具备：作为第1导电型的第1半导体区域的n－型基极层10、作为第2导电型的第2半导体区域的p型基极层20、作为第1导电型的第3半导体区域的n+型发射极层30、作为第2导电型的第4半导体区域的p型集电极层40、作为控制电极的栅极电极80、作为第1电极的发射极电极81、和作为第2电极的集电极电极82。
n－型基极层10例如是对硅（Si）添加了n型的杂质（例如磷（P）、砷（As））的层。
p型基极层20设在n－型基极层10之上。这里，将连结n－型基极层10和p型基极层20的方向称作Z方向，将与Z方向正交的方向之一称作X方向，将与Z方向及X方向正交的方向称作Y方向。
p型基极层20通过向n－型基极层10的表面部分离子注入p型的杂质（例如硼（B）、铝（Al））而形成。p型基极层20也可以例如通过外延生长而层叠在n－型基极层10之上。
n+型发射极层30设在p型基极层20之上。n+型发射极层30设在p型基极层20之上的一部分上。n+型发射极层30的深度（Z方向的长度）比p型基极层20的深度浅。n+型发射极层30通过向p型基极层20的表面部分离子注入n型的杂质（例如P、As）而形成。n+型发射极层30也可以例如通过外延生长而层叠在p型基极层20之上。p型基极层20的一部分在Z方向上设在n－型基极层10与n+型发射极层30之间。
n－型基极层10的厚度（Z方向的长度）根据耐压而设计，例如是50微米（μm）以上500μm以下左右。
栅极电极80控制n+型基极层10与n+型发射极层30之间的导通。在栅极电极80与p型基极层20之间设有栅极绝缘膜90。栅极电极80例如在Y方向上延伸。半导体装置110具有多个栅极电极80。多个栅极电极80在X方向上以规定的间隔配置。栅极电极80例如也在Z方向上延伸。半导体装置110的栅极电极80的构造例如是沟槽栅构造。
发射极电极81与p型基极层20及n+型发射极层30电连接。发射极电极81与p型基极层20及n+型发射极层30例如进行欧姆接触。
p型集电极层40设在n－型基极层10与集电极电极82之间。p型集电极层40通过向n－型基极层10的背面部分离子注入p型的杂质（例如B、Al）而形成。p型集电极层40也可以例如通过外延生长而层叠在n－型基极层10的背面上。p型集电极层40的厚度（Z方向的长度）例如是10μm以下，优选的是2μm以下。
p型集电极层40与集电极电极82电连接。集电极电极82与p型集电极层40例如欧姆接触。这样的半导体装置110例如是IGBT。
在半导体装置110中，p型集电极层40具有作为第1部分的低浓度p－型集电极区域41和作为第2部分的高浓度p+型集电极区域42。低浓度p－型集电极区域41作为p型的杂质的浓度而具有第1杂质浓度。高浓度p+型集电极区域42作为p型的杂质的浓度而具有第2杂质浓度。第2杂质浓度比第1杂质浓度高。
作为低浓度p－型集电极区域41的杂质浓度的第1杂质浓度的峰值（最大值）例如是1×1016cm－3以上1×1018cm－3以下。作为高浓度p+型集电极区域42的杂质浓度的第2杂质浓度的峰值（最大值）例如是1×1018cm－3以上1×1020cm－3以下。
在1个半导体装置110中，低浓度p－型集电极区域41既可以是1个区域，也可以是多个区域。此外，在1个半导体装置110中，高浓度p+型集电极区域42既可以是1个区域，也可以是多个区域。此外，高浓度p+型集电极区域42既可以在X方向或Y方向上以条状延伸，也可以沿着XY面以岛状设置。
如图1（b）所示，低浓度p－型集电极区域41作为与集电极电极82的接触面积而具有第1接触面积S1。高浓度p+型集电极区域42作为与集电极电极82的接触面积而具有第2接触面积S2。第2接触面积S2比第1接触面积S1小。这里，在1个半导体装置110中设有多个低浓度p－型集电极区域41的情况下，第1接触面积S1是多个低浓度p－型集电极区域41的每个与集电极电极82的接触面积的合计。同样，在1个半导体装置110中设有多个高浓度p+型集电极区域42的情况下，第2接触面积S2是多个高浓度p+型集电极区域42的每个与集电极电极82的接触面积的合计。
接着，对半导体装置110的动作进行说明。
在对图1（a）所示的集电极电极82施加了高电位、对发射极电极81施加了比集电极电极82的电位低的低电位的状态下，如果对栅极电极80施加阈值以上的栅极电位，则在p型基极层20的与栅极绝缘膜90的界面附近形成反转层（沟道）。
例如，对发射极电极81施加接地电位或负电位，对栅极电极80施加正电位。对集电极电极82施加比栅极电极80高的正电位。由此，将电子从n+型发射极层30经由沟道向n－型基极层10注入，进而，将空穴从p型集电极层40向n－型基极层10注入，成为开启状态。注入到n－型基极层10中的空穴从p型基极层20向发射极电极81流动。在恒常开启状态下，在n－型基极层10中电子和空穴被积蓄，发生电导调制（日语：伝導度変調），n－型基极层10的电阻降低。即，开启电压对应于电子和空穴的积蓄量而降低。
另一方面，如果使从开启状态施加到栅极电极80的栅极电位比阈值低，则p型基极层20的与栅极绝缘膜90的界面附近的沟道消失，电子的注入被停止，成为关闭状态。在从开启状态切换为关闭状态的状态（关断开关状态）下，耗尽层由p型基极层20与n－型基极层10之间的pn结形成，一边将存储电荷排出，一边朝向p型集电极层40扩散。
在关断开关状态下，当电压成为电源电压时，残留在p型集电极层40附近的n－型基极层10中的载流子成为产生尾电流的原因。尾电流使关断时的开关损失增大。因此，在恒常开启状态下，将n－型基极层10的p型集电极层40侧的存储电荷降低这一点在降低开关损失上变得重要。
图2是例示半导体装置的特性的图。
在图2中，横轴表示集电极－发射极间电压Vce，纵轴表示集电极－发射极间电流Ice。如图2所示，半导体装置110的特性IV1～IV4依存于栅极电压。这里，将随着集电极－发射极间电压Vce的增加而集电极－发射极间电流Ice增加的区域称作饱和区域R1，将即使将集电极－发射极间电压Vce增加、集电极－发射极间电流Ice也不增加的区域称作有源区R2。此外，将即使将集电极－发射极间电压Vce增加、集电极－发射极间电流Ice也不增加的电流称作饱和电流Isc。
半导体装置110为了低开启电压化而在饱和区域R1内使用。因而，将半导体装置110的额定电流（在设计上是稳定动作的电流）Iac设定在饱和区域R1内。例如，额定电流Iac是饱和电流Isc的1/100以上1/5以下左右。
这里，从降低开关损失的观点来看，如果使恒常开启状态下的n－型基极层10的p型集电极层40侧的存储电荷降低，则导致短路状态下的耐受量的下降。
在IGBT等的半导体装置110中，通常需要即使流过短路电流也不破坏的短路时的安全动作区域SCSOA（Short Circuit Safe Operating Area）。这里，所谓短路状态是，在连接到半导体装置110的负荷等短路时投入了栅极电压的状态。
在短路状态下，电源电压与半导体装置110被直接连接，从而在被施加了电源电压的状态下流过电流。此时，由于电源电压被直接向半导体装置110施加，所以电流成为半导体装置110的饱和电流。如果半导体装置110的集电极侧的载流子较少，则被施加的电场在集电极侧变大，有可能在集电极侧发生由雪崩带来的载流子而导致破坏。
即，为了使半导体装置110的开关损失降低，将集电极侧的载流子减少、使尾电流变小是有效的。但是，如上述那样，有如果载流子较少则SCSOA劣化这样的相反关系。在有关本实施方式的半导体装置110中，使用了在恒常的开关时抑制空穴注入、当流过饱和电流时促进空穴注入的构造。由此，在半导体装置110中，在开关损失的降低的同时实现短路耐受量的提高。
图3是例示恒常开启状态下的空穴的流动的示意剖视图。
在半导体装置110中，在恒常开启状态下，主要从p型集电极层40的低浓度p－型集电极区域41注入空穴h。低浓度p－型集电极区域41的杂质浓度的峰值（最大值）例如是1×1016cm－3以上1×1018cm－3以下。由此，能够抑制恒常电流中的开启状态下的空穴注入量、缩短开关时间。
另一方面，高浓度p+型集电极区域42的杂质浓度的峰值（最大值）例如是1×1018cm－3以上1×1020cm－3以下。如果设置这样的高浓度p+型集电极区域42，则通过使n－型基极层10与高浓度p+型集电极区域42之间的内部电位比n－型基极层10与低浓度p－型集电极区域41之间的内部电位大，从高浓度p+型集电极区域42实质上不注入空穴h。
即，如果设置高浓度p+型集电极区域42，则实质上仅从低浓度p－型集电极区域41注入空穴。这里，低浓度p－型集电极区域41由于空穴的注入效率较小，所以恒常开启状态下的载流子的积蓄量被降低。因而，尾电流被减小，实现开关损失的降低。
另外，高浓度p+型集电极区域42的接触面积S2与低浓度p－型集电极区域41的接触面积S1相比足够小。因而，即使在p型集电极层40中设置高浓度p+型集电极区域42，也不给开启电压带来较大的影响。
图4是例示短路状态下的空穴的流动的示意剖视图。
在半导体装置110成为短路状态的情况下，对负荷施加的电压被施加在半导体装置110上，流过较大的短路电流（例如恒常开启状态的10倍程度以上）。
在成为这样的短路状态的情况下，从p型集电极层40的高浓度p+型集电极区域42向n－型基极层10的空穴h的注入量增加。空穴h超过n－型基极层10与高浓度p+型集电极区域42之间的内部电位而被向n－型基极层10注入。即，在短路状态下，高浓度p+型集电极区域42起到促进饱和电流Isc下的空穴注入量的作用。在短路状态下，不仅是p型集电极层40的低浓度p－型集电极区域41，从高浓度p+型集电极区域42也注入空穴。由于从高浓度p+型集电极区域42注入比低浓度p－型集电极区域41多的空穴，所以抑制了n－型基极层10的p型集电极层40侧的电场变大。因而，半导体装置110的短路耐受量提高。
图5是例示通过模拟计算而求出的短路状态下的电场分布的图。
在图5中，横轴表示n－型基极层10的深度方向（Z方向）的位置。在图5中，纵轴表示电场强度（field intensity）。在图5中，表示了没有设置高浓度p+型集电极区域42的情况下的电场分布D1、和设有高浓度p+型集电极区域42的情况下的电场分布D2。
如图5所示可知，在短路状态下，没有设置高浓度p+型集电极区域42的情况下的电场分布D1中，n－型基极层10中的p型集电极层40侧的电场变高。另一方面，在设有高浓度p+型集电极区域42的情况下的电场分布D2中，n－型基极层10中的p型集电极层40侧的电场变得比电场分布D1低。这是因为，在短路状态下，通过从高浓度p+型集电极区域42对n－型基极层10注入空穴，电场分布被缓和。在设有高浓度p+型集电极区域42的半导体装置110中，由于在短路状态下n－型基极层10中的p型集电极层40侧的电场分布被缓和，所以实现短路耐受量的提高。
这里，如果使高浓度p+型集电极区域42的面积或宽度变大，则对恒常电流下的开启状态下的空穴注入量进行抑制的效果变小，给高速开关带来影响。因此，不得不牺牲某一方。但是，本发明者们新发现了能够在开启状态下抑制空穴注入量、并当流过饱和电流时能够促进空穴注入的构造。
用于此的条件是，在至少设第1接触面积为S1、设第2接触面积为S2的情况下，满足S2<S1。更优选的是，在设半导体装置110的额定电流为Iac、设半导体装置110的饱和电流为Isc的情况下，满足S2/（S1+S2）≦Iac/Isc。
具体而言，通常，饱和电流Isc是额定电流Iac的5倍以上100倍以下左右，所以S2/（S1+S2）优选的是最大为1/5以下。
满足上述关系的情况下的动作机理是以下这样的。
例如，在饱和电流Isc是额定电流Iac的5倍的情况下，如果高浓度p+型集电极区域42的面积或宽度是p型集电极层40的全面积或全宽的1/5以下，则在流过额定电流Iac的状态下，在高浓度p+型集电极区域42中要流过相当于其1/5以下的电流。但是，在这样充分小的电流下，n－型基极层10与高浓度p+型集电极区域42之间的内部电位比n－型基极层10与低浓度p－型集电极区域41之间的内部电位大，从而来自高浓度p+型集电极区域42的空穴注入几乎可以被忽视。因此，在额定电流时，仅来自低浓度p－型集电极区域41的空穴电流贡献于通电。由此，产生抑制恒常电流下的开启状态下的空穴注入量的效果。即，实现高速开关动作。
相对于此，在元件所有区域中流过饱和电流Isc的状态下，其1/5的电流、即额定电流Iac流到高浓度p+型集电极区域42中。由此，从高浓度p+型集电极区域42注入空穴。这里，在大电流状态下，高浓度p+型集电极区域42与低浓度p－型集电极区域41相比具有足够大的空穴的注入效率。因而，如图5所示，在短路状态下n－型基极层10中的p型集电极层40侧的电场分布被缓和，所以实现短路耐受量的提高。
如图1（b）所示，在低浓度p－型集电极区域41及高浓度p+型集电极区域42分别以一定的宽度在X方向或Y方向上以条状延伸的情况下，第1接触面积S1与低浓度p－型集电极区域41的宽度（X方向的长度）W1成比例，第2接触面积S2与高浓度p+型集电极区域42的宽度（X方向的长度）W2成比例。因而，上述关系式是W2<W1，更优选的是与W2/（W1+W2）≦Iac/Isc等价。
作为具体的一例，在低浓度p－型集电极区域41的宽度W1是4μm、饱和电流Isc是额定电流Iac的5倍的情况下，高浓度p+型集电极区域42的宽度W2只要是0.8μm以下就可以。另外，在低浓度p－型集电极区域41及高浓度p+型集电极区域42分别以一定的宽度在Y方向上延伸的情况下，以各自的宽度的比例来决定第1接触面积S1及第2接触面积S2，相对于此，在高浓度p+型集电极区域42具有圆形或四边形等的平面图案那样的情况下，以各自的面积的比例来决定。即，在哪种情况下都基本上相同。此外，关于宽度或面积，即使在元件的内部的所有的部位不均匀、有大小，也只要以总和考虑就可以。
图6是例示高浓度p+型集电极区域的宽度与额定电流时的空穴的最大密度之间的关系的图。
图6是模拟计算的结果。在图6中，横轴是W2/（W1+W2），纵轴表示n－型基极层10的p型集电极层40附近的最大空穴密度P（cm－3）。
根据图6可知，在W2<W1的范围中，p型集电极层40附近的最大空穴密度P变低，进而，如果W2/（W1+W2）为0.2以下，即如果使高浓度p+型集电极区域42的宽度W2为整个集电极区域的宽度（W1+W2）的1/5以下，则n－型基极层10的p型集电极层40附近的最大空穴密度P充分地变低。根据该模拟结果可知，在p型集电极层40中设有高浓度p+型集电极区域42的情况下，也将关断开关时的尾电流充分降低。作为具体的数值，如果考虑制造工序则难以使W2极度地变窄，此外如果极度地变宽，则空穴注入量的芯片内的横方向分布的变化变大，所以W2只要设为0.1μm以上10μm以下左右就可以。
接着，说明半导体装置110的制造方法的一例。
图7（a）～图8（c）是例示半导体装置的制造方法的示意剖视图。
首先，如图7（a）所示，在n－型基极层10的第1面10a上形成p型基极层20。例如，准备添加了n型的杂质的Si基板（Si晶片等），向Si基板的表面注入p型的杂质，形成p型基极层20。另外，也可以在添加了n型的杂质的Si基板的表面上使p+型的Si外延生长，形成p型基极层20。
n－型基极层10的杂质浓度例如是1×1013cm－3以上1×1016cm－3以下。n－型基极层10的厚度例如是50μm以上500μm以下。p型基极层20的杂质浓度的峰值例如是1×1016cm－3以上1×1018cm－3以下。p型基极层20的厚度例如是0.1μm以上5μm以下。
接着，在p型基极层20之上形成n+型发射极层30。例如，向p型基极层20的表面注入n型的杂质，形成n+型发射极层30。另外，也可以在p型基极层20的表面上使n+型的Si外延生长，形成n+型发射极层30。n+型发射极层30可以在X方向上以规定的间隔设置多个。n+型发射极层30的杂质浓度的峰值例如是1×1018cm－3以上1×1021cm－3以下。n+型发射极层30厚度例如是0.1μm以上5μm以下。
接着，如图7（b）所示，将沟槽T形成到n+型发射极层30、p型基极层20及n－型基极层10的中途。沟槽T例如由RIE（Reactive Ion Etching，反应离子刻蚀）形成。沟槽T可以在X方向上以规定的间隔设置多个。沟槽T的宽度例如是0.1μm以上5μm以下，深度例如是1μm以上10μm以下。
接着，如图7（c）所示，在沟槽T内隔着栅极绝缘膜90而形成栅极电极80。在栅极绝缘膜90中例如使用氧化硅（SiO2）。在栅极电极80中例如使用多晶硅。接着，在n+型发射极层30及p型基极层20之上形成发射极电极81。在发射极电极81中例如使用铝或其合金。
接着，如图8（a）所示，在n－型基极层10的与第1面10a相反的第2面10b上形成p－型半导体层400。例如，向n－型基极层10的第2面10b注入p型的杂质，形成p－型半导体层400。另外，也可以在n－型基极层10的第2面10b上使p+型的Si外延生长而形成p－型半导体层400。p－型半导体层400的杂质浓度的峰值（最大值）例如是1×1016cm－3以上1×1018cm－3以下。
接着，在p－型半导体层400的一部分上形成掩模M。然后，经由掩模M向p－型半导体层400的一部分注入p型的杂质。由此，如图8（b）所示，在p－型半导体层400的没有被掩模M覆盖的部分上形成高浓度p+型集电极区域42。此外，p－型半导体层400的被掩模M覆盖的部分成为低浓度p－型集电极区域41。由此，形成具有低浓度p－型集电极区域41和高浓度p+型集电极区域42的p型集电极层40。低浓度p－型集电极区域41的大小及高浓度p+型集电极区域42的大小由掩模M的大小设定。
接着，如图8（c）所示，在p型集电极层40之上形成集电极电极82。在集电极电极82中例如使用铝或其合金。由此，半导体装置110完成。另外，以上所示的制造方法不过是一例，只要最终形成半导体装置110，改变处理的顺序也没有问题。
（第2实施方式）
接着，说明有关第2实施方式的半导体装置。
图9是例示有关第2实施方式的半导体装置的示意剖视图。
如图9所示，有关第2实施方式的半导体装置120除了图1所示的半导体装置110的结构以外，还具备作为第5半导体区域的n+型缓冲层50。
n+型缓冲层50设在n－型基极层10与p型集电极层40之间。n+型缓冲层50的杂质浓度比n－型基极层10的杂质浓度高。n+型缓冲层50的杂质浓度的峰值（最大值）例如是1×1015cm－3以上1×1018cm－3以下。
在半导体装置120中，与半导体装置110同样，通过设置高浓度p+型集电极区域42，开启状态下的空穴注入量被抑制，开关损失降低。另一方面，当流过饱和电流时，从高浓度p+型集电极区域42及低浓度p－型集电极区域41向n－型基极层10注入空穴，实现短路耐受量的提高。
进而，在半导体装置120中，由于在p型集电极层40与n－型基极层10之间设有n+型缓冲层50，所以在关闭状态下耗尽层难以达到p型集电极层40，所以击穿被抑制。即，半导体装置120由于与半导体装置110相比能够以较窄的n－型基极层10的宽度来实现相同耐压的元件，所以能够得到较高的耐压。
（第3实施方式）
接着，说明有关第3实施方式的半导体装置。
图10是例示有关第3实施方式的半导体装置的示意剖视图。
如图10所示，有关第3实施方式的半导体装置130与图1所示的半导体装置110相比，p型集电极层40的结构不同。
在半导体装置130中，p型集电极层40具有低浓度p－型集电极区域41a和高浓度p+型集电极区域42a。高浓度p+型集电极区域42a的厚度（Z方向的长度）h2比低浓度p－型集电极区域41a的厚度（Z方向的长度）h1薄。高浓度p+型集电极区域42a的深度h2是低浓度p－型集电极区域41a的深度h1的例如10%以上80%以下左右。
在高浓度p+型集电极区域42a中，除了与集电极电极82接触的面以外被低浓度p－型集电极区域41a包围。在半导体装置130中，高浓度p+型集电极区域42a不与n－型基极层10接触。
这样，在高浓度p+型集电极区域42a较薄的情况下，通过设有高浓度p+型集电极区域42a，也抑制开启状态下的空穴注入量，开关损失降低。另一方面，当流过饱和电流时，从高浓度p+型集电极区域42a经由低浓度p－型集电极区域41a向n－型基极层10注入空穴，实现短路耐受量的提高。
此外，在半导体装置130中，通过高浓度p+型集电极区域42a的厚度h2比低浓度p－型集电极区域41a的厚度h1薄，能够形成微细的高浓度p+型集电极区域42a，能够在维持短路耐受量的同时实现更高速的半导体装置。
（第4实施方式）
接着，说明有关第4实施方式的半导体装置。
图11是例示有关第4实施方式的半导体装置的示意剖视图。
如图11所示，有关第4实施方式的半导体装置140除了图10所示的半导体装置130的结构以外，具备作为第5半导体区域的n+型缓冲层50。
n+型缓冲层50设在n－型基极层10与p型集电极层40之间。n+型缓冲层50的杂质浓度比n－型基极层10的杂质浓度高。n+型缓冲层50的杂质浓度的峰值（最大值）例如是1×1015cm－3以上1×1018cm－3以下。
在半导体装置140中，与半导体装置120同样地在p型集电极层40与n－型基极层10之间设有n+型缓冲层50，所以在关闭状态下耗尽层难以达到p型集电极层40。因而，击穿被抑制。
进而，在半导体装置140中，与半导体装置130同样，p型集电极层40具有低浓度p－型集电极区域41a和高浓度p+型集电极区域42a。高浓度p+型集电极区域42a的厚度（Z方向的长度）h2比低浓度p－型集电极区域41a的厚度（Z方向的长度）h1薄。即，半导体装置140与半导体装置110相比，能够以较窄的n－型基极层10宽度实现相同耐压的元件。因而，半导体装置140能得到较低的开启电压。进而，在半导体装置140中，由于能够形成微细的高浓度p+型集电极区域42a，所以能够在维持短路耐受量的同时实现更高速动作。
如以上说明，根据有关实施方式的半导体装置，能够降低关断时的开关损失。
另外，在上述中说明了实施方式，但本发明并不限定于这些例子。例如，本领域的技术人员对上述各实施方式适当地进行了构成要素的追加、删除、设计变更后的形态或将各实施方式的特征适当组合而得到的形态，也只要具备本发明的主旨，就包含在本发明的范围中。
例如，在上述各实施方式中，设第1导电型为n型、设第2导电型为p型而进行了说明，但本发明也可以设第1导电型为p型、设第2导电型为n型。
此外，在上述各实施方式中，说明了作为半导体而使用Si的半导体装置，但作为半导体，也可以使用例如碳化硅（SiC）或氮化镓（GaN）等的化合物半导体、或金刚石等的宽带隙半导体。
此外，在上述各实施方式中，作为半导体装置而说明了IGBT的例子，但半导体装置只要是双极晶体管或晶闸管等的双极动作的半导体装置就能够应用。这里，在双极晶体管中，只要将n+集电极层的一部分作为高浓度p+型集电极区域42a就可以。此外，栅极电极的构造不仅是沟槽构造，如果是平面构造也能够应用。
虽然说明了本发明的一些实施方式，但这些实施方式是作为例子提示的，并不意味着限定发明的范围。这些新的实施方式能够以其他各种各样的形态来实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式或其变形包含在发明的范围或主旨中，并包含在权利要求书所记载的发明和其等价的范围中。

Claims (14)

1.一种半导体装置，其特征在于，
具备：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，设在上述第1半导体区域之上；
第1导电型的第3半导体区域，设在上述第2半导体区域之上；
控制电极，控制上述第1半导体区域与上述第3半导体区域之间的导通；
绝缘膜，设在上述控制电极与上述第2半导体区域之间；
第1电极，与上述第2半导体区域及上述第3半导体区域电连接；
第2电极；以及
第2导电型的第4半导体区域，设在上述第2电极与上述第1半导体区域之间，与上述第2电极电连接，上述第4半导体区域具有第1部分和第2部分，所述第1部分具有第1杂质浓度，具有第1接触面积来作为与上述第2电极的接触面积，在沿着与上述第2电极的接触面的第1方向上具有第1长度，所述第2部分具有比上述第1杂质浓度高的第2杂质浓度，具有比上述第1接触面积小的第2接触面积来作为与上述第2电极的接触面积，在上述第1方向上具有比上述第1长度短的第2长度，
上述半导体装置中，
在上述第1电极与上述第2电极之间流过比饱和电流小的电流的情况下，实质上仅从上述第1部分向上述第1半导体区域注入载流子，
在上述第1电极与上述第2电极之间流过饱和电流的情况下，从上述第1部分及上述第2部分向上述第1半导体区域注入上述载流子，
在设上述第1接触面积为S1、设上述第2接触面积为S2、设上述半导体装置的额定电流为Iac、设上述半导体装置的饱和电流为Isc的情况下，满足S2/（S1+S2）≦Iac/Isc。
2.一种半导体装置，其特征在于，
具备：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，设在上述第1半导体区域之上；
第1导电型的第3半导体区域，设在上述第2半导体区域之上；
控制电极，控制上述第1半导体区域与上述第3半导体区域之间的导通；
绝缘膜，设在上述控制电极与上述第2半导体区域之间；
第1电极，与上述第2半导体区域及上述第3半导体区域电连接；
第2电极；以及
第2导电型的第4半导体区域，设在上述第2电极与上述第1半导体区域之间，与上述第2电极电连接，上述第4半导体区域具有第1部分和第2部分，所述第1部分具有第1杂质浓度，具有第1接触面积来作为与上述第2电极的接触面积，所述第2部分具有比上述第1杂质浓度高的第2杂质浓度，具有比上述第1接触面积小的第2接触面积来作为与上述第2电极的接触面积。
3.如权利要求2所述的半导体装置，其特征在于，
在上述第1电极与上述第2电极之间流过比饱和电流小的电流的情况下，实质上仅从上述第1部分向上述第1半导体区域注入载流子，
在上述第1电极与上述第2电极之间流过饱和电流的情况下，从上述第1部分及上述第2部分向上述第1半导体区域注入上述载流子。
4.如权利要求2或3所述的半导体装置，其特征在于，
在设上述第1接触面积为S1、设上述第2接触面积为S2、设上述半导体装置的额定电流为Iac、设上述半导体装置的饱和电流为Isc的情况下，满足S2/（S1+S2）≦Iac/Isc。
5.如权利要求4所述的半导体装置，其特征在于，
S2/（S1+S2）是1/5以下。
6.如权利要求2或3所述的半导体装置，其特征在于，
上述第1杂质浓度是1×1016cm－3以上1×1018cm－3以下；
上述第2杂质浓度是1×1018cm－3以上1×1020cm－3以下。
7.如权利要求2或3所述的半导体装置，其特征在于，
沿着上述第2电极和上述第4半导体区域的接触面的第1方向上的上述第1部分的第1长度比上述第1方向上的上述第2部分的第2长度长。
8.如权利要求7所述的半导体装置，其特征在于，
在设上述第1长度为W1、设上述第2长度为W2的情况下，W2/（W1+W2）是1/5以下。
9.如权利要求7所述的半导体装置，其特征在于，
上述第2长度是0.1微米以上10微米以下。
10.如权利要求2或3所述的半导体装置，其特征在于，
还具备设在上述第1半导体区域与上述第4半导体区域之间、杂质浓度比上述第1半导体区域高的第1导电型的第5半导体区域。
11.一种半导体装置，其特征在于，
具备：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，设在上述第1半导体区域之上；
第1导电型的第3半导体区域，设在上述第2半导体区域之上；
控制电极，控制上述第1半导体区域与上述第3半导体区域之间的导通；
绝缘膜，设在上述控制电极与上述第2半导体区域之间；
第1电极，与上述第2半导体区域及上述第3半导体区域电连接；
第2电极；
第2导电型的第4半导体区域，设在上述第2电极与上述第1半导体区域之间，与上述第2电极电连接，上述第4半导体区域具有第1部分和第2部分，所述第1部分具有第1杂质浓度，在沿着与上述第2电极的接触面的第1方向上具有第1长度，所述第2部分具有比上述第1杂质浓度高的第2杂质浓度，在上述第1方向上具有比上述第1长度短的第2长度。
12.如权利要求11所述的半导体装置，其特征在于，
上述第1杂质浓度是1×1016cm－3以上1×1018cm－3以下；
上述第2杂质浓度是1×1018cm－3以上1×1020cm－3以下。
13.如权利要求12所述的半导体装置，其特征在于，
在设上述第1长度为W1、设上述第2长度为W2的情况下，W2/（W1+W2）是1/5以下。
14.如权利要求11～13中任一项所述的半导体装置，其特征在于，
还具备设在上述第1半导体区域与上述第4半导体区域之间、杂质浓度比上述第1半导体区域高的第1导电型的第5半导体区域。
CN201310733934.1A 2013-07-18 2013-12-26 半导体装置 Active CN104299991B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-149748 2013-07-18
JP2013149748A JP6139312B2 (ja) 2013-07-18 2013-07-18 半導体装置

Publications (2)

Publication Number Publication Date
CN104299991A true CN104299991A (zh) 2015-01-21
CN104299991B CN104299991B (zh) 2017-11-24

Family

ID=52319653

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310733934.1A Active CN104299991B (zh) 2013-07-18 2013-12-26 半导体装置

Country Status (3)

Country Link
US (1) US9054152B2 (zh)
JP (1) JP6139312B2 (zh)
CN (1) CN104299991B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106711208A (zh) * 2016-12-29 2017-05-24 西安电子科技大学 一种碳化硅纵向绝缘栅双极型晶体管及制备方法
CN113410224A (zh) * 2020-03-17 2021-09-17 株式会社东芝 半导体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016014224A1 (en) * 2014-07-25 2016-01-28 United Silicon Carbide, Inc. Self-aligned shielded-gate trench mos-controlled silicon carbide switch with reduced miller capacitance and method of manufacturing the same
DE102015208097B4 (de) * 2015-04-30 2022-03-31 Infineon Technologies Ag Herstellen einer Halbleitervorrichtung durch Epitaxie
JP6633867B2 (ja) * 2015-08-21 2020-01-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6445952B2 (ja) * 2015-10-19 2018-12-26 株式会社東芝 半導体装置
JP6470214B2 (ja) * 2016-03-16 2019-02-13 株式会社東芝 半導体装置
JP6677615B2 (ja) 2016-09-20 2020-04-08 株式会社東芝 半導体装置
JP2019012725A (ja) 2017-06-29 2019-01-24 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661495A (ja) * 1992-08-07 1994-03-04 Hitachi Ltd 半導体装置及びその製法
US5668385A (en) * 1993-04-22 1997-09-16 Asea Brown Boveri Ag Power semiconductor component with transparent emitter and stop layer
US5729031A (en) * 1996-01-16 1998-03-17 Mitsubishi Denki Kabushiki Kaisha High breakdown voltage semiconductor device
WO2012042640A1 (ja) * 2010-09-30 2012-04-05 株式会社日立製作所 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053205A (ja) 1991-01-25 1993-01-08 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP3919591B2 (ja) 2002-04-23 2007-05-30 株式会社豊田中央研究所 半導体装置の製造方法
JP5036327B2 (ja) 2007-01-23 2012-09-26 三菱電機株式会社 半導体装置及びその製造方法
JP4929304B2 (ja) 2009-03-13 2012-05-09 株式会社東芝 半導体装置
JP2012099630A (ja) 2010-11-02 2012-05-24 Panasonic Corp 半導体装置および電力変換器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661495A (ja) * 1992-08-07 1994-03-04 Hitachi Ltd 半導体装置及びその製法
US5668385A (en) * 1993-04-22 1997-09-16 Asea Brown Boveri Ag Power semiconductor component with transparent emitter and stop layer
US5729031A (en) * 1996-01-16 1998-03-17 Mitsubishi Denki Kabushiki Kaisha High breakdown voltage semiconductor device
WO2012042640A1 (ja) * 2010-09-30 2012-04-05 株式会社日立製作所 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106711208A (zh) * 2016-12-29 2017-05-24 西安电子科技大学 一种碳化硅纵向绝缘栅双极型晶体管及制备方法
CN113410224A (zh) * 2020-03-17 2021-09-17 株式会社东芝 半导体装置
CN113410224B (zh) * 2020-03-17 2024-04-09 株式会社东芝 半导体装置

Also Published As

Publication number Publication date
JP2015023141A (ja) 2015-02-02
US9054152B2 (en) 2015-06-09
JP6139312B2 (ja) 2017-05-31
CN104299991B (zh) 2017-11-24
US20150021655A1 (en) 2015-01-22

Similar Documents

Publication Publication Date Title
CN104299991A (zh) 半导体装置
KR100218873B1 (ko) 절연 게이트형 반도체 장치 및 그 제조방법
CN104285301B (zh) 半导体装置及其制造方法
CN101345243B (zh) 半导体器件
US7838926B2 (en) Semiconductor device
CN114122139B (zh) 具有集成二极管的碳化硅mosfet器件及制造方法
US8853827B2 (en) Silicon carbide bipolar junction transistor (BJT) having a surface electrode disposed on a surface passivation layer formed at a region between emitter contact and base contact
CN102280493A (zh) 半导体装置
CN102412289B (zh) 半导体器件
JP2023160970A (ja) 半導体装置
CN110459599A (zh) 具有深埋层的纵向浮空场板器件及制造方法
CN104282759A (zh) 超结mosfet及其制造方法和复合半导体装置
KR20090031194A (ko) 반도체 장치
CN104299985A (zh) 半导体装置
CN112234095B (zh) 含有增强元胞设计的功率mosfet器件
JP2000323488A (ja) ダイオードおよびその製造方法
JP3352592B2 (ja) 半導体装置およびその製造方法
CN110459602A (zh) 具有纵向浮空场板的器件及其制造方法
CN114038908B (zh) 集成二极管的沟槽栅碳化硅mosfet器件及制造方法
US11699744B2 (en) Semiconductor device and semiconductor apparatus
CN114784107A (zh) 一种集成结势垒肖特基二极管的SiC MOSFET及其制作方法
CN113488525B (zh) 一种具有电荷积累效应的超结ea-sj-finfet器件
KR20140080018A (ko) 반도체 소자 및 그 제조 방법
CN117178370A (zh) 半导体装置以及使用它的电力变换装置、半导体装置的制造方法
CN115425064A (zh) 集成反向sbd的高可靠性碳化硅mosfet器件及制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant