CN114122139B - 具有集成二极管的碳化硅mosfet器件及制造方法 - Google Patents
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Abstract
本发明提供一种具有集成二极管的碳化硅MOSFET器件及制造方法，器件包括：源极欧姆接触区、漏极欧姆接触区、N+衬底、N‑漂移区、P型基区、P+源区、N+源区、P型屏蔽层、屏蔽层N+源区、N型沟道区、栅介质层、多晶硅栅。本发明提出的沟槽型碳化硅MOSFET器件通过片内集成二极管的方式，大大节约了芯片面积。通过在沟槽底部引入N型沟道区，调节了氧化层界面处的电子势垒高度，显著改善器件第三象限特性，实现了低第三象限开启电压，从而避免了双极退化效应的发生；多沟道并联提高了器件正向电流能力，降低了导通电阻；通过P型屏蔽层对栅槽的包裹和保护，降低了栅氧化层电场，增强了器件氧化层可靠性。
Description
技术领域
本发明属于功率半导体技术领域，具体是一种涉及集成低导通压降二极管的沟槽型碳化硅MOSFET器件结构。
背景技术
作为第三代宽禁带半导体材料的代表之一，碳化硅(Silicon Carbide)材料具有禁带宽度大(3.26eV)、临界击穿电场高(3MV/cm)、热导率高(490W/Mk)和电子饱和漂移速度高(2×107cm/s)等特点，在大功率、高温及高频电力电子领域具有广阔的应用前景。
作为碳化硅功率器件中应用最为广泛的一种单极型器件，碳化硅MOSFET开关损耗小、开关频率高，更适用于高频工作状态，再加上其极低的导通电阻和优秀的高温特性，逐渐成为新一代主流的低损耗功率器件。目前已经实现商业化的市面上的碳化硅MOSFET主要有平面型和沟槽型两种。相较于平面型器件，沟槽型MOSFET由于其沟道垂直于表面，消除了平面型器件的JFET区电阻，减小了元胞尺寸，使得电流密度显著提高，同时降低了导通电阻。
碳化硅禁带宽度较大，其体二极管的开启电压非常高(室温下2～3V)，使得碳化硅MOSFET的体二极管作为续流二极管时的损耗较大。更重要的是，由于碳化硅晶体本身基底面位错(BPD)的存在，当碳化硅MOSFET工作在第三象限其体二极管开启时，长期的电子和空穴复合所释放的能量将会导致堆垛层错在BPD处蔓延，从而引发双极退化效应，导致MOSFET电学性能随之退化，如导通电阻增大、阻断泄漏电流增加等，严重降低器件的可靠性，给碳化硅MOSFET的长期稳定运行带来严峻的挑战。
在当前的电力电子应用领域，一般采用反并联碳化硅二极管作为续流二极管，以保证系统在处于死区状态时电流流过该碳化硅二极管，从而有效降低死区损耗，避免双极退化效应，提升器件可靠性。但外接二极管会引入额外寄生电容且连接的键合线会引入额外杂散电感，制约了碳化硅器件的高频化发展，所以业界更希望在传统碳化硅MOSFET基础上片内集成肖特基二极管。由于肖特基接触的势垒高度低于欧姆接触的势垒高度，因此片内集成肖特基二极管能够有效降低器件的导通电压，但其反向特性强烈依赖于P+区和N+区的宽度占比。当P+区宽度占比小时，器件泄漏电流增大，击穿电压急剧降低，且浪涌电流能力差；当P+区宽度占比大时，器件正向特性又会受到严重影响。同时，结势垒肖特基二极管中肖特基界面的温度特性较差，导致器件的泄漏电流在高温下急剧增加。
针对上述问题，本发明提出的一种沟槽型碳化硅MOSFET，通过在沟槽底部引入N型沟道区，片内集成二极管，大大节约了芯片面积。当器件工作于反向阻断状态时，高掺杂浓度的P型屏蔽层能够在保持器件良好阻断特性的同时，通过对栅槽的包裹和保护，有效降低器件峰值电场，提高器件氧化层的可靠性；当器件工作于正向导通状态时，N型沟道区作为电流通路使用，多沟道并联显著地提高了电流密度，降低了器件导通电阻；当器件工作在第三象限时，N型沟道区降低了氧化层界面处的电子势垒高度，JFET区电子能量增加越过电子势垒，集成二极管先于体二极管开启，显著降低导通电压，由于集成二极管开启时仅有电子参与导电，因此也避免了双极退化效应的发生，有效改善了器件第三象限特性。
发明内容
本发明要解决的问题是：改善SiC MOSFET晶体管的第三象限性能，从结构优化的途径来避免双极退化问题，在保证阻断特性和氧化层可靠性的前提下，降低器件的导通电阻，节约芯片面积。
为实现上述发明目的，本发明技术方案如下：
一种集成低导通压降二极管的沟槽型碳化硅MOSFET器件，N+衬底11，所述N+衬底11上方的N-漂移区10；所述N-漂移区10的上方设有P型屏蔽层9，所述P型屏蔽层9上方设有屏蔽层N+源区8，所述屏蔽层N+源区8的两侧分别设有第一N型沟道区7和第二N型沟道区71；所述屏蔽层N+源区8上方设有多晶硅栅1，且多晶硅栅1周围填充以栅介质6；所述多晶硅栅1左侧设有第一P型基区5，右侧设有第二P型基区51；所述第一P型基区5左上方设有第一P+源区4，所述第二P型基区51右上方设有第二P+源区41；所述第一P+源区4右侧设有第一N+源区3，所述第二P+源区41左侧设有第二N+源区31；所述第一P+源区4上方设有第一源极金属2，且第一源极金属2同时与第一P+源区4和第一N+源区3都形成欧姆接触，所述第二P+源区41上方设有第二P+源极金属21，且第二P+源极金属21同时与第二P+源极41和第二N+源极31都形成欧姆接触；所述N+衬底11下方设有漏极金属12且漏极金属12与N+衬底11形成欧姆接触；所述器件的第一P型基区5的厚度分别大于第一P+源区4、第一N+源区3的厚度，第二P型基区51的厚度分别大于第二P+源区41、第二N+源区31的厚度；P型屏蔽层9的厚度大于屏蔽层N+源区8；第一源极金属2与屏蔽层N+源区8、P型屏蔽层9通过版图方式连接。
作为优选方式，所述栅介质6为SiO2。
作为优选方式，所述第一N+源区3、第二N+源区31、第一P+源区4、第二P+源区41、第一P型基区5、第二P型基区51、第一N型沟道区7、第二N型沟道区71、屏蔽层N+源区8、P型屏蔽层9均采用离子注入形成。
作为优选方式，第一P型基区5与第二P型基区51均为低掺杂，掺杂浓度为5×1016～5×1017cm-3；第一N型沟道区7、第二N型沟道区71、屏蔽层N+源区8、P型屏蔽层9均为高掺杂，掺杂浓度为1×1018～1×1019cm-3。
为实现上述发明目的，本发明还提供一种上述集成低导通压降二极管的碳化硅MOSFET器件的制作方法，包括以下步骤：
第一步：采用外延工艺，在碳化硅衬底上制作N-漂移区，清洗外延片，通过刻蚀做出光刻标记；
第二步：P型基区注入，淀积注入掩膜层，光刻获得P型基区注入图形，进行离子注入；
第三步：N+源区注入，淀积掩膜层，通过光刻获得N+源区注入图形，进行离子注入；
第四步：P+源区注入，淀积掩膜层，通过光刻获得P+源区注入图形，进行离子注入；
第五步：刻蚀沟槽，刻蚀深度大于P型基区；
第六步：P型屏蔽层注入，淀积掩膜层，通过光刻获得P型屏蔽层注入图形，进行离子注入；
第七步：N型沟道区进行离子注入；
第八步：屏蔽层N+源区注入，淀积掩膜层，通过光刻获得屏蔽层N+源区注入图形，进行离子注入；
第九步：栅氧生长；
第十步：淀积多晶硅，形成多晶硅栅结构；
第十一步：淀积源极、漏极金属，形成源电极、漏电极。
本发明的有益效果为：1：本发明通过片内集成二极管，大大节约芯片面积。引入N型沟道区用以调节氧化层界面处的势垒高度，改善器件的第三象限特性，当器件工作在第三象限时，JFET区电子能量增加，超过氧化层界面处的电子势垒高度，集成二极管先于体二极管开启，导通压降显著降低，避免了双极退化效应的发生；2：器件工作于正向导通状态时，N型沟道区作为沟道使用，多沟道并联显著提高了器件的电流密度，降低了导通电阻；3：器件工作于反向阻断状态时，高掺杂浓度的P型屏蔽层不仅能够使器件保持良好的阻断特性，同时还可以降低峰值电场，防止大电场对器件氧化层带来的影响，提高器件的氧化层可靠性。
附图说明
图1是传统的沟槽型碳化硅MOSFET器件结构示意图；
图2是本发明提出的集成低导通压降二极管的沟槽型碳化硅MOSFET器件结构示意图；
图3是实施例器件及传统沟槽型碳化硅MOSFET器件的正向及第三象限特性仿真图；
图4(a)～图4(k)是本发明提供的制备集成低导通压降二极管的沟槽型碳化硅MOSFET器件的流程图；
1为多晶硅栅，2为第一源极金属，21为第二P+源极金属，3为第一N+源区，31为第二N+源区，4为第一P+源区，41为第二P+源区，5为第一P型基区，51为第二P型基区，6为栅介质，7为第一N型沟道区，71为第二N型沟道区，8为屏蔽层N+源区，9为P型屏蔽层，10为N-漂移区，11为N+衬底，12为漏极金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图2所示，一种集成低导通压降二极管的沟槽型碳化硅MOSFET器件，包括N+衬底11，所述N+衬底11上方的N-漂移区10；所述N-漂移区10的上方设有P型屏蔽层9，所述P型屏蔽层9上方设有屏蔽层N+源区8，所述屏蔽层N+源区8的两侧分别设有第一N型沟道区7和第二N型沟道区71；所述屏蔽层N+源区8上方设有多晶硅栅1，且多晶硅栅1周围填充以栅介质6；所述多晶硅栅1左侧设有第一P型基区5，右侧设有第二P型基区51；所述第一P型基区5左上方设有第一P+源区4，所述第二P型基区51右上方设有第二P+源区41；所述第一P+源区4右侧设有第一N+源区3，所述第二P+源区41左侧设有第二N+源区31；所述第一P+源区4上方设有第一源极金属2，且第一源极金属2同时与第一P+源区4和第一N+源区3都形成欧姆接触，所述第二P+源区41上方设有第二P+源极金属21，且第二P+源极金属21同时与第二P+源极41和第二N+源极31都形成欧姆接触；所述N+衬底11下方设有漏极金属12且漏极金属12与N+衬底11形成欧姆接触；所述器件的第一P型基区5的厚度分别大于第一P+源区4、第一N+源区3的厚度，第二P型基区51的厚度分别大于第二P+源区41、第二N+源区31的厚度；P型屏蔽层9的厚度大于屏蔽层N+源区8；第一源极金属2与屏蔽层N+源区8、P型屏蔽层9通过版图方式连接。
优选的，所述栅介质6为SiO2。
所述第一N+源区3、第二N+源区31、第一P+源区4、第二P+源区41、第一P型基区5、第二P型基区51、第一N型沟道区7、第二N型沟道区71、屏蔽层N+源区8、P型屏蔽层9均采用离子注入形成。
第一P型基区5与第二P型基区51均为低掺杂，掺杂浓度为5×1016～5×1017cm-3；第一N型沟道区7、第二N型沟道区71、屏蔽层N+源区8、P型屏蔽层9均为高掺杂，掺杂浓度为1×1018～1×1019cm-3。
本实施例的工作原理为：
当器件在正常使用时，漏极电压不低于源极电压。当栅极上的偏置电压为0V时，器件工作在阻断状态。阻断状态下，P型屏蔽层工作在零电位，可以更好地屏蔽氧化层中的电场，提高器件氧化层的可靠性。当栅极上的偏置电压达到器件的阈值电压时，N型沟道区和P型基区的沟道开启，器件工作在正向导通状态，且导通电阻远低于传统的沟槽型碳化硅MOSFET。
器件零偏时，与传统沟槽型碳化硅MOSFET相比，该结构在氧化层界面处有着更低的电子势垒。当器件在功率应用中处于死区状态，需要器件起续流作用时，JFET区电子能量增加，超过氧化层界面处的电子势垒高度，形成屏蔽层N+源极-N型沟道区-N-漂移区-N+衬底-漏极金属的电流路径，集成二极管先于体二极管开启，提供续流路径，这远低于传统沟槽型碳化硅MOSFET体二极管的开启电压。
图3为本实施例器件I-V仿真图，可以看出，本实施例所述器件不仅导通电阻小于传统沟槽型碳化硅MOSFET，且其第三象限的开启电压在1V左右，优于传统沟槽型碳化硅MOSFET。上述仿真结果与理论分析一致。
如图4(a)～图4(k)所示，本实施例还提供一种上述集成二极管的沟槽型碳化硅MOSFET器件的制备方法，包括以下步骤：
第一步：采用外延工艺，在碳化硅衬底上制作N-漂移区，清洗外延片，通过刻蚀做出光刻标记；
第二步：P型基区注入，淀积注入掩膜层，光刻获得P型基区注入图形，进行离子注入，如图4(a)所示；
第三步：N+源区注入，淀积掩膜层，通过光刻获得N+源区注入图形，进行离子注入，如图4(b)所示；
第四步：P+源区注入，淀积掩膜层，通过光刻获得P+源区注入图形，进行离子注入，如图4(c)所示；
第五步：刻蚀沟槽，刻蚀深度大于P型基区，如图4(d)所示；
第六步：P型屏蔽层注入，淀积掩膜层，通过光刻获得P型屏蔽层注入图形，进行离子注入，如图4(e)所示；
第七步：N型沟道区进行离子注入，如图4(f)所示；
第八步：屏蔽层N+源区注入，淀积掩膜层，通过光刻获得屏蔽层N+源区注入图形，进行离子注入，如图4(g)所示；
第九步：栅氧生长，如图4(h)所示；
第十步：淀积多晶硅，形成多晶硅栅结构，如图4(i)；
第十一步：淀积源极、漏极金属，形成源电极、漏电极，如图4(j)所示；
最后得到一种集成低导通压降二极管的沟槽型碳化硅MOSFET器件，如图4(k)所示。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (5)
1.一种具有集成二极管的碳化硅MOSFET器件，其特征在于包括：
N+衬底(11)，所述N+衬底(11)上方的N-漂移区(10)；所述N-漂移区(10)的上方设有P型屏蔽层(9)，所述P型屏蔽层(9)上方设有屏蔽层N+源区(8)，所述屏蔽层N+源区(8)的两侧分别设有第一N型沟道区(7)和第二N型沟道区(71)；所述屏蔽层N+源区(8)上方设有多晶硅栅(1)，且多晶硅栅(1)周围填充以栅介质(6)；第一N型沟道区(7)和第二N型沟道区(71)位于P型屏蔽层(9)和栅介质(6)之间；所述多晶硅栅(1)左侧设有第一P型基区(5)，右侧设有第二P型基区(51)；所述第一P型基区(5)左上方设有第一P+源区(4)，所述第二P型基区(51)右上方设有第二P+源区(41)；所述第一P+源区(4)右侧设有第一N+源区(3)，所述第二P+源区(41)左侧设有第二N+源区(31)；所述第一P+源区(4)上方设有第一源极金属(2)，且第一源极金属(2)同时与第一P+源区(4)和第一N+源区(3)都形成欧姆接触，所述第二P+源区(41)上方设有第二P+源极金属(21)，且第二P+源极金属(21)同时与第二P+源区(41)和第二N+源区(31)都形成欧姆接触；所述N+衬底(11)下方设有漏极金属(12)且漏极金属(12)与N+衬底(11)形成欧姆接触；所述器件的第一P型基区(5)的厚度分别大于第一P+源区(4)、第一N+源区(3)的厚度，第二P型基区(51)的厚度分别大于第二P+源区(41)、第二N+源区(31)的厚度；P型屏蔽层(9)的厚度大于屏蔽层N+源区(8)；第一源极金属(2)与屏蔽层N+源区(8)、P型屏蔽层(9)通过版图方式连接。
2.根据权利要求1所述的具有集成二极管的碳化硅MOSFET器件，其特征在于：所述栅介质(6)为SiO2。
3.根据权利要求1所述的具有集成二极管的碳化硅MOSFET器件，其特征在于：所述第一N+源区(3)、第二N+源区(31)、第一P+源区(4)、第二P+源区(41)、第一P型基区(5)、第二P型基区(51)、第一N型沟道区(7)、第二N型沟道区(71)、屏蔽层N+源区(8)、P型屏蔽层(9)均采用离子注入形成。
4.根据权利要求1所述的具有集成二极管的碳化硅MOSFET器件，其特征在于：第一P型基区(5)与第二P型基区(51)均为低掺杂，掺杂浓度为5×1016～5×1017cm-3；第一N型沟道区(7)、第二N型沟道区(71)、屏蔽层N+源区(8)、P型屏蔽层(9)均为高掺杂，掺杂浓度为1×1018～1×1019cm-3。
5.根据权利要求1至4任意一项所述的具有集成二极管的碳化硅MOSFET器件的制造方法，其特征在于包括以下步骤：
第一步：采用外延工艺，在碳化硅衬底上制作N-漂移区，清洗外延片，通过刻蚀做出光刻标记；
第二步：P型基区注入，淀积注入掩膜层，光刻获得P型基区注入图形，进行离子注入；
第三步：N+源区注入，淀积掩膜层，通过光刻获得N+源区注入图形，进行离子注入；
第四步：P+源区注入，淀积掩膜层，通过光刻获得P+源区注入图形，进行离子注入；
第五步：刻蚀沟槽，刻蚀深度大于P型基区；
第六步：P型屏蔽层注入，淀积掩膜层，通过光刻获得P型屏蔽层注入图形，进行离子注入；
第七步：N型沟道区进行离子注入；
第八步：屏蔽层N+源区注入，淀积掩膜层，通过光刻获得屏蔽层N+源区注入图形，进行离子注入；
第九步：栅氧生长；
第十步：淀积多晶硅，形成多晶硅栅结构；
第十一步：淀积源极、漏极金属，形成源电极、漏电极。
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