CN114899239B - 一种碳化硅mosfet及其制备方法 - Google Patents

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Abstract

本申请属于功率器件技术领域，提供了一种碳化硅MOSFET及其制备方法，通过在结型场效应区的U形槽内设置第一隔离氧化层和第二隔离氧化层，将结型场效应区的U形槽划分为第一沟槽、第二沟槽以及第三沟槽，并在第一沟槽内形成第一沟槽拐角氧化层和第一栅极多晶硅，在第二沟槽内形成第二沟槽拐角氧化层和第二栅极多晶硅，在第三沟槽内形成二极管多晶硅，其中，二极管多晶硅与结型场效应区之间设有厚度小于栅极氧化层的二极管栅氧层，从而在碳化硅MOSFET结构内集成二极管结构，能够有效提高栅介质可靠性，并且起到续流二极管的作用，降低了器件的损耗，提高了器件的工作效率和可靠性。

Description

一种碳化硅MOSFET及其制备方法
技术领域
本申请属于功率器件技术领域，尤其涉及一种碳化硅MOSFET及其制备方法。
背景技术
SiC 是一种第三代半导体材料，禁带宽度是Si的3倍，临界击穿场强是Si的10倍，电子饱和漂移速率是Si的2倍，热导率是Si的3倍，使得SiC MOSFET具有比Si MOSFET导通电阻更小、开关电压更高、应用频率更高、温度性能更好的显著性能优势，在电力电子行业应用中具有广阔前景。
碳化硅MOSFET主要有平面和沟槽两种结构，由于平面碳化硅MOSFET的沟道迁移率低，其电流密度低于沟槽碳化硅MOSFET的电流密度，沟槽SiC MOSFET 消除了结型场效应管(Junction Field Effect Transistor，JFET)区域的电阻，减小了沟道尺寸，增大了沟道密度，进一步提高了器件的电流能力。
然而，现有的SiC MOSFET结构中由于其体二极管的导通会导致器件缺陷，增加器件的漏电的风险，极大的影响了器件的可靠性。
发明内容
本申请的目的在于提供一种碳化硅MOSFET及其制备方法，旨在解决现有的SiCMOSFET结构中由于其体二极管的导通会导致器件缺陷，增加器件的漏电的风险，极大的影响了器件的可靠性问题。
本申请实施例第一方面提供了一种碳化硅MOSFET，所述碳化硅MOSFET包括：
依序层叠设置的漏极金属层、碳化硅衬底以及碳化硅N型漂移层；
结型场效应区，设于所述碳化硅N型漂移层上，且所述结型场效应区的截面呈“U”形；
栅极氧化层，设于所述结型场效应区的U形槽的内侧壁；
第一碳化硅P型基区和第二碳化硅P型基区，分别设于所述栅极氧化层的两侧，且位于所述结型场效应区上；
第一P型重掺杂层和第一N型重掺杂层，设于所述第一碳化硅P型基区上；
第二P型重掺杂层和第二N型重掺杂层，设于所述第二碳化硅P型基区上；
第一隔离氧化层和第二隔离氧化层，设于所述结型场效应区的U形槽内，并将所述U形槽划分为第一沟槽、第二沟槽以及第三沟槽；
二极管栅氧层，设于所述结型场效应区的U形槽的底部，且所述二极管栅氧层的厚度小于所述栅极氧化层的厚度；
第一沟槽拐角氧化层和第一栅极多晶硅，设于所述第一沟槽内；
第二沟槽拐角氧化层和第二栅极多晶硅，设于所述第二沟槽内；
二极管多晶硅，设于所述第一隔离氧化层和第二隔离氧化层之间的第三沟槽内，且位于所述二极管栅氧层上侧；
隔离层，设于所述第一N型重掺杂层的部分区域、所述第一隔离氧化层、所述栅极氧化层、所述第二隔离氧化层以及所述二极管多晶硅的上侧；
源极金属层，设于所述隔离层上，并通过所述隔离层上的接触孔与所述二极管多晶硅连接。
在一个实施例中，所述第一栅极多晶硅和所述第二栅极多晶硅的宽度之和与所述二极管多晶硅的宽度的比值为2：3。
在一个实施例中，所述第一栅极多晶硅和所述第二栅极多晶硅的宽度为所述结型场效应区的U形槽的宽度的五分之一；
所述二极管多晶硅的宽度为所述结型场效应区的U形槽的宽度的五分之三。
在一个实施例中，所述第一栅极多晶硅设于所述隔离层与所述第一沟槽拐角氧化层之间；
所述第二栅极多晶硅设于所述隔离层与所述第二沟槽拐角氧化层之间；
其中，所述第一沟槽拐角氧化层和所述第二沟槽拐角氧化层的厚度为所述栅极氧化层的厚度的3~6倍。
在一个实施例中，所述第一沟槽拐角氧化层和所述第二沟槽拐角氧化层为低K介质材料；
所述低K介质材料包括MPS-SiOCH、SiOF、SiOC、SiO2中的至少一项。
在一个实施例中，所述二极管多晶硅为N型多晶硅层。
在一个实施例中，所述第一栅极多晶硅、第二栅极多晶硅、所述第一隔离氧化层、所述第二隔离氧化层、所述第一N型重掺杂层以及所述第二N型重掺杂层的上表面齐平。
在一个实施例中，所述栅极氧化层的厚度为80nm~100nm；
所述二极管栅氧层的厚度为30nm~50nm。
在一个实施例中，所述漏极金属层以及所述源极金属层为Ni/Ti/Ni/Ag叠层材料。
本申请实施例第二方面还提供了一种碳化硅MOSFET的制备方法，所述制备方法包括：
依序在碳化硅衬底上形成碳化硅N型漂移层、结型场效应区以及碳化硅P型基层；
在所述碳化硅P型基层上形成第一P型重掺杂层、第二P型重掺杂层以及N型重掺杂层；其中，所述N型重掺杂层设于所述第一P型重掺杂层和所述第二P型重掺杂层之间；
对所述N型重掺杂层、所述碳化硅P型基层、所述结型场效应区进行选择性刻蚀形成刻蚀深槽，以使所述结型场效应区的截面呈“U”形，并将所述N型重掺杂层划分为第一N型重掺杂层、第二N型重掺杂层，将所述碳化硅P型基层划分为第一碳化硅P型基区和第二碳化硅P型基区；
在所述刻蚀深槽的内壁形成栅极氧化层，并对所述刻蚀深槽底部的所述栅极氧化层进行进一步刻蚀形成二极管栅氧层；其中，所述二极管栅氧层的厚度小于所述栅极氧化层的厚度；
在所述刻蚀深槽内淀积形成填充氧化层，并对所述填充氧化层进行刻蚀形成第一隔离氧化层和第二隔离氧化层，以将所述刻蚀深槽划分为第一沟槽、第二沟槽以及第三沟槽；
在所述第一沟槽和所述第二沟槽内填充低K介质材料，以在所述第一沟槽内形成第一沟槽拐角氧化层，在所述第二沟槽内形成第二沟槽拐角氧化层；
在所述第一沟槽、所述第二沟槽以及所述第三沟槽内填充多晶硅材料，以在所述第一沟槽内形成第一栅极多晶硅，在所述第二沟槽内形成第二栅极多晶硅，在所述第三沟槽内形成二极管多晶硅；
在所述第一N型重掺杂层、所述第一P型重掺杂层、所述第二N型重掺杂层、所述第二P型重掺杂层、所述第一隔离氧化层、所述栅极氧化层、所述第二隔离氧化层以及所述二极管多晶硅上形成隔离层；
对所述隔离层进行刻蚀，露出所述第一P型重掺杂层、所述第二P型重掺杂层以及所述第一N型重掺杂层、所述第二N型重掺杂层、所述二极管多晶硅的部分区域；
在所述隔离层上形成源极金属层；其中，所述源极金属层通过所述隔离层上的接触孔与所述二极管多晶硅连接；
在所述碳化硅衬底的背面形成漏极金属层。
本申请提供的一种碳化硅MOSFET及其制备方法，通过在结型场效应区的U形槽内设置第一隔离氧化层和第二隔离氧化层，将结型场效应区的U形槽划分为第一沟槽、第二沟槽以及第三沟槽，并在第一沟槽内形成第一沟槽拐角氧化层和第一栅极多晶硅，在第二沟槽内形成第二沟槽拐角氧化层和第二栅极多晶硅，在第三沟槽内形成二极管多晶硅，其中，二极管多晶硅与结型场效应区之间设有厚度小于栅极氧化层的二极管栅氧层，从而在碳化硅MOSFET结构内集成二极管结构，能够有效提高栅介质可靠性，并且起到续流二极管的作用，降低了器件的损耗，提高了器件的工作效率和可靠性。
附图说明
图1是本申请实施例提供的碳化硅MOSFET的结构示意图。
图2是本申请实施例提供的一种碳化硅MOSFET的制备方法的流程示意图。
图3是本申请实施例提供的在碳化硅衬底200上形成碳化硅N型漂移层300、结型场效应区400的示例图。
图4是本申请实施例提供的形成碳化硅P型基层500的示例图。
图5是本申请实施例提供的形成第一P型重掺杂层710、第二P型重掺杂层720的示例图。
图6是本申请实施例提供的刻蚀碳化硅P型基层500、结型场效应区400的示例图。
图7是本申请实施例提供的形成栅极氧化层810的示例图。
图8是本申请实施例提供的形成二极管栅氧层900的示例图。
图9是本申请实施例提供的形成第一隔离氧化层101和第二隔离氧化层102的示例图。
图10是本申请实施例提供的形成第一沟槽拐角氧化层111、第二沟槽拐角氧化层112的示例图。
图11是本申请实施例提供的形成第一栅极多晶硅121、第二栅极多晶硅122、二极管多晶硅130的示例图。
图12是本申请实施例提供的形成隔离层140的示例图。
图13是本申请实施例提供的形成源极金属层150和漏极金属层100的示例图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
碳化硅（SiC）是一种第三代半导体材料，其禁带宽度是硅（Si）的3倍，临界击穿场强是Si的10倍，电子饱和漂移速率是Si的2倍，热导率是Si的3倍，使得碳化硅金属氧化物半导体场效应晶体管（SiC MOSFET）具有比Si MOSFET导通电阻更小、开关电压更高、应用频率更高、温度性能更好的显著性能优势，在电力电子行业应用中具有广阔前景。
本申请实施例提供了一种碳化硅MOSFET，参见图1所示，碳化硅MOSFET包括：漏极金属层100、碳化硅衬底200、碳化硅N型漂移层300、结型场效应区400、第一碳化硅P型基区510、第二碳化硅P型基区520、第一N型重掺杂层610、第二N型重掺杂层620、第一P型重掺杂层710、第二P型重掺杂层720、栅极氧化层810、二极管栅氧层900、第一沟槽拐角氧化层111、第二沟槽拐角氧化层112、第一隔离氧化层101、第二隔离氧化层102、第一栅极多晶硅121、第二栅极多晶硅122、隔离层140、二极管多晶硅130、源极金属层150。
在本实施例中，漏极金属层100、碳化硅衬底200、碳化硅N型漂移层300依序层叠设置，结型场效应区400设于碳化硅N型漂移层300上，且结型场效应区400的截面呈“U”形。
栅极氧化层810设于结型场效应区400的U形槽的内侧壁，第一碳化硅P型基区510、第二碳化硅P型基区520分别设于栅极氧化层810的两侧，且位于结型场效应区400上；第一P型重掺杂层710和第一N型重掺杂层610设于第一碳化硅P型基区510上；第二P型重掺杂层720和第二N型重掺杂层620设于第二碳化硅P型基区520上。
在本实施例中，第一碳化硅P型基区510、第二碳化硅P型基区520、第一P型重掺杂层710、第一N型重掺杂层610、第二P型重掺杂层720、第二N型重掺杂层620形成一个U形结构，栅极氧化层810位于该U形结构的内壁。
在一个具体应用实施例中，参见图1所示，第一碳化硅P型基区510的宽度与第一P型重掺杂层710、第一N型重掺杂层610的宽度之和相等，第二碳化硅P型基区520与第二P型重掺杂层720、第二N型重掺杂层620的宽度之和相等。
在一个具体应用实施例中，参见图1所示，第一N型重掺杂层610、第二N型重掺杂层620位于U形结构的内侧，且第一N型重掺杂层610、第二N型重掺杂层620与U型结构内壁设置的栅极氧化层810接触。
在本实施例中，第一隔离氧化层101、第二隔离氧化层102设于结型场效应区400的U形槽内，并将U形槽划分为第一沟槽、第二沟槽以及第三沟槽，具体的，第一沟槽拐角氧化层111和第一栅极多晶硅121设于所述第一沟槽内，第二沟槽拐角氧化层112和第二栅极多晶硅122设于第二沟槽内；二极管栅氧层900设于结型场效应区400的U形槽的底部，且二极管栅氧层900的厚度小于栅极氧化层810的厚度；二极管多晶硅130设于第一隔离氧化层101和第二隔离氧化层102之间的第三沟槽内，且二极管多晶硅130位于二极管栅氧层900的上侧。
具体的，二极管多晶硅130的厚度大于第一栅极多晶硅121的厚度，二极管多晶硅130的厚度大于第二栅极多晶硅122的厚度，第一栅极多晶硅121的厚度大于第一碳化硅P型基区510的厚度，第二栅极多晶硅122的厚度大于第二碳化硅P型基区520的厚度，第一沟槽拐角氧化层111和第二沟槽拐角氧化层112位于结型场效应区400的U形槽的底部与侧边的拐角位置，且第一沟槽拐角氧化层111位于第一栅极多晶硅121与结型场效应区400之间，第二沟槽拐角氧化层112位于第二栅极多晶硅122与结型场效应区400之间。
隔离层140设于第一N型重掺杂层610的部分区域、第一隔离氧化层101、栅极氧化层810、第二隔离氧化层102以及二极管多晶硅130的上侧，源极金属层150设于隔离层140上，并通过隔离层140上的接触孔与二极管多晶硅130连接。
在本实施例中，源极金属层140覆盖于隔离层140、第一P型重掺杂层710、第二P型重掺杂层720以及第一N型重掺杂层610和第二N型重掺杂层620的部分区域上，并通过隔离层140上的接触孔与二极管多晶硅130连接。
在一个实施例中，参见图1所示，第一隔离氧化层101、第二隔离氧化层102与栅极氧化层810的上表面齐平，栅极氧化层810的上表面与第一N型重掺杂层610和第二N型重掺杂层620的上表面齐平。
在一个实施例中，参见图1所示，第一栅极多晶硅121的深度大于第一碳化硅P型基区510的厚度；第二栅极多晶硅122的深度大于第二碳化硅P型基区520的厚度。
在本实施例中，设置第一栅极多晶硅121的深度大于第一碳化硅P型基区510的深度，第二栅极多晶硅122的深度大于第二碳化硅P型基区520的深度，此时，第一栅极多晶硅121与第一N型重掺杂层610、第一碳化硅P型基区510以及结型场效应区400的左侧相对，且中间由栅极氧化层810隔离，同样的，第二栅极多晶硅122与第二N型重掺杂层620、第二碳化硅P型基区520以及结型场效应区400的右侧相对，且中间由栅极氧化层810隔离，可以使得正向栅压时沟道能够连接结型场效应区400，保证电子电流通道的畅通。
在一个实施例中，第一栅极多晶硅121和第二栅极多晶硅122的宽度之和与二极管多晶硅130的宽度的比值为2：3。
在一个实施例中，第一栅极多晶硅121和第二栅极多晶硅122的宽度为结型场效应区400的U形槽的宽度的五分之一；二极管多晶硅130的宽度为结型场效应区400的U形槽的宽度的五分之三。
在一个实施例中，参见图1所示，第一栅极多晶硅121设于隔离层140与第一沟槽拐角氧化层111之间，第二栅极多晶硅122设于隔离层140与第二沟槽拐角氧化层112之间；其中，第一沟槽拐角氧化层111和第二沟槽拐角氧化层112的厚度为栅极氧化层810的厚度的3~6倍。
在一个实施例中，参见图1所示，第一栅极多晶硅121和第二栅极多晶硅122呈对称结构，第一沟槽拐角氧化层111和第二沟槽拐角氧化层112呈对称结构。
在一个实施例中，第一沟槽拐角氧化层111和第二沟槽拐角氧化层112可以采用低K介质材料，低K介质材料的介电常数ε值小，通过采用低K介质材料填充于结型场效应区400组成的U形槽内的拐角处，可以大大增强沟槽拐角处的抗电场能力。
具体的，低K介质材料的介电常数ε值小，通过采用低K介质材料填充于结型场效应区400组成的U形槽内的拐角处，不仅可以减小栅极面积，从而大大减小了栅漏电容（米勒电容），提升器件的开关速度，还可以通过U形槽结构增加拐角和底部氧化层的厚度，并结合低K介质材料的特性提高U形槽拐角的抗击穿能力，从而提高SiC MOSFET的耐压能力以及可靠性。
在本实施例中，通过两个MOSFET搭配一个较大的二极管，既没有造成二极管运载能力的不足，又不会使得二极管能力冗余过大，有利于提升器件的工作效率。
在一些实施例中，低K介质材料可以为MPS-SiOCH、SiOF、SiOC、SiO2。
在一些实施例中，二极管多晶硅130为N型多晶硅层，具体的，通过在多晶硅材料中注入N型掺杂离子即可形成N型掺杂的二极管多晶硅130。
在一些实施例中，参见图1所示，第一栅极多晶硅121、第二栅极多晶硅122、第一隔离氧化层101、第二隔离氧化层102、第一N型重掺杂层610以及第二N型重掺杂层620的上表面齐平。
在一些实施例中，栅极氧化层810的厚度大于二极管栅氧层900的厚度，栅极氧化层810的厚度为80nm~100nm，二极管栅氧层900的厚度为30nm~50nm。
在一些实施例中，结型场效应区400可以为N型碳化硅材料。
在一些实施例中，结型场效应区400中N型掺杂离子的掺杂浓度为1~9*1017 cm-3。
在一些实施例中，结型场效应区400的厚度为1um~2um。
在一些实施例中，结型场效应区400的U形槽的宽度大于结型场效应区400的宽度的五分之三。
在一些实施例中，结型场效应区400的U形槽的宽度为3um~5um。
在一些实施例中，漏极金属层100可以为Ni/Ti/Ni/Ag叠层材料。
在一些实施例中，源极金属层150可以为Ni/Ti/Ni/Ag 叠层材料。
在本实施例中，漏极金属层100和源极金属层150均可以采用叠层金属材料制备，有益于形成欧姆接触。
在一个实施例中，碳化硅N型漂移层300中的掺杂离子可以为氮离子，其掺杂浓度可以为1~9*1015 cm-3。
在一个实施例中，第一沟槽拐角氧化层111和第二沟槽拐角氧化层112的厚度为240nm~600nm。
在一个实施例中，第一P型重掺杂层710、第二P型重掺杂层720的掺杂浓度大于第一碳化硅P型基区510、第二碳化硅P型基区520的掺杂浓度。
在一个实施例中，第一碳化硅P型基区510、第二碳化硅P型基区520为P型掺杂，其掺杂离子为铝离子，掺杂浓度为2~5*1017 cm-3。
在一个实施例中，第一碳化硅P型基区510、第二碳化硅P型基区520的厚度为0.2um~0.6um。
在一个实施例中，第一N型重掺杂层610以及第二N型重掺杂层620的掺杂浓度大于碳化硅N型漂移层300的掺杂浓度。
在一个实施例中，第一N型重掺杂层610以及第二N型重掺杂层620为N型掺杂，其掺杂离子为氮离子，掺杂浓度为1~9*1019 cm-3。
在一个具体应用实施例中，第一P型重掺杂层710、第二P型重掺杂层720为重P型掺杂，其掺杂离子为铝离子，掺杂浓度为5~9*1019cm-3。
在一个实施例中，第一栅极多晶硅121、第二栅极多晶硅122、栅极氧化层810、第一N型重掺杂层610以及第二N型重掺杂层620的上表面齐平。
在一些实施例中，第一栅极多晶硅121和第二栅极多晶硅122的宽度为0.1um~0.2um。
在一些实施例中，第一碳化硅P型基区510和第二碳化硅P型基区520为P型掺杂，其中，第一碳化硅P型基区510和第二碳化硅P型基区520中的掺杂离子为铝离子。
在一些实施例中，第一碳化硅P型基区510和第二碳化硅P型基区520的掺杂浓度为2~5*1017cm-3。
在一些实施例中，第一碳化硅P型基区510和第二碳化硅P型基区520的为0.2um-0.6um。
本申请实施例还提供了一种碳化硅MOSFET的制备方法，参见图2所示，本实施例中的制备方法包括步骤S101至步骤S111。
在步骤S101中，依序在碳化硅衬底上形成碳化硅N型漂移层、结型场效应区以及碳化硅P型基层。
在本实施例中，结合图3和图4所示，在碳化硅衬底200上依次形成碳化硅N型漂移层300、结型场效应区400以及碳化硅P型基层500。碳化硅衬底200、碳化硅N型漂移层300、结型场效应区400以及碳化硅P型基层500层叠设置。
在一个实施例中，碳化硅衬底200为N型掺杂，其掺杂浓度可以为1*1019cm-3~1*1020cm-3。
在一个具体应用实施例中，结合图3所示，可以采用化学气相沉积外延生长工艺，在碳化硅衬底200的上表面生长碳化硅N型漂移层300，该碳化硅N型漂移层300中的掺杂元素为N元素，其掺杂的N离子的浓度为1~10*1015cm-3,生长碳化硅N型漂移层300的厚度在10um~12um之间。
在一个实施例中，结合图3所示，在碳化硅N型漂移层300的上表面生长结型场效应区400，结型场效应区400的掺杂浓度为1~5*1017cm-3，结型场效应区400的厚度为1~2um。
在一个实施例中，结合图4所示，可以在400℃环境温度下，采用Ni/Au金属层作为阻挡层，对结型场效应区400的上表面进行多次Al离子注入，最终形成浓度为2~5 *1017cm-3，厚度在0.2um~0.6um的碳化硅P型基层500。
在步骤S102中，在所述碳化硅P型基层上形成第一P型重掺杂层、第二P型重掺杂层以及N型重掺杂层。
在本实施例中，参见图5所示，第一P型重掺杂层710、第二P型重掺杂层720以及N型重掺杂层600形成于碳化硅P型基层500上，N型重掺杂层600设于所述第一P型重掺杂层710和所述第二P型重掺杂层720之间。
在一个具体应用实施例中，可以在400℃环境温度下，采用SiO2氧化层作为阻挡层，对碳化硅P型基层500的上表面进行多次氮离子注入，形成浓度在5~9*1019cm-3，厚度在0.3um~1.0um之间的N型重掺杂层600。
在400℃环境温度下，采用SiO2氧化层作为阻挡层，对碳化硅P型基层500两个边缘区域进行多次铝离子注入，以形成浓度在5~9*1019cm-3，注入深度在1.0um~2.5um之间，宽度在1um~2um之间的第一P型重掺杂层710和第二P型重掺杂层720。
在一个具体应用实施例中，本实施例中的制备方法还包括通过将步骤S102中的器件至于氩气环境中，在1200℃~1800℃的环境温度下进行高温退火处理，退火时间为30min~60min，激活各区的杂质离子。
在步骤S103中，对所述N型重掺杂层、所述碳化硅P型基层、所述结型场效应区进行选择性刻蚀形成刻蚀深槽，以使所述结型场效应区的截面呈“U”形，并将所述N型重掺杂层划分为第一N型重掺杂层、第二N型重掺杂层，将所述碳化硅P型基层划分为第一碳化硅P型基区和第二碳化硅P型基区。
在本实施例中，结合图6所示，通过对N型重掺杂层600、碳化硅P型基层500、结型场效应区400进行选择性刻蚀形成刻蚀深槽401，通过刻蚀深槽401将N型重掺杂层600划分为第一N型重掺杂层610、第二N型重掺杂层620，并且刻蚀深槽401将所述碳化硅P型基层500划分为第一碳化硅P型基区510和第二碳化硅P型基区520，参见图5所示。
在一个具体应用实施例中，可以采用感应耦合等离子体干法刻蚀N型重掺杂层600、碳化硅P型基层500、结型场效应区400，直到结型场效应区400的中部，形成截面积为U型的刻蚀沟槽401，刻蚀沟槽401的沟槽深度在1um~2um之间，宽度在3um~5um之间。
在步骤S104中，在所述刻蚀深槽的内壁形成栅极氧化层，并对所述刻蚀深槽底部的所述栅极氧化层进行进一步刻蚀形成二极管栅氧层。
在本实施例中，参见图7和图8所示，通过在刻蚀深槽401的内壁形成栅极氧化层，并选择性对刻蚀深槽401的底部的氧化层进行刻蚀，使刻蚀深槽401的底部的氧化层的厚度小于其侧壁的氧化层的厚度。
在一个具体应用实施例中，通过将步骤S103中的器件置于干氧环境中环境温度可以为1100℃，氧化时间8h，在步骤S103中生成的刻蚀深槽401的沟槽表面生长SiO2，SiO2的厚度为80nm，具体参见图7所示。
在一个具体应用实施例中，可以以光刻胶为掩膜版，对刻蚀深槽401的底部的氧化层进行刻蚀，使其厚度变薄，形成厚度为30nm的二极管栅氧层900，参见图8所示，二极管栅氧层900的厚度小于栅极氧化层810的厚度。
在一些实施例中，栅极氧化层810的厚度为80nm~100nm，二极管栅氧层900的厚度为30nm~50nm。
在步骤S105中，在所述刻蚀深槽内淀积形成填充氧化层，并对所述填充氧化层进行刻蚀形成第一隔离氧化层和第二隔离氧化层，以将所述刻蚀深槽划分为第一沟槽、第二沟槽以及第三沟槽。
在本实施例中，通过在刻蚀深槽401内填充氧化层，然后以光刻胶作为掩膜版，刻蚀U形的沟槽内填充的氧化层，使得沟槽内剩余与沟槽侧壁平行的第一隔离氧化层810和第二隔离氧化层820，此时第一隔离氧化层810和第二隔离氧化层820将刻蚀深槽401划分为第一沟槽、第二沟槽以及第三沟槽，第三沟槽位于第一沟槽与第二沟槽之间。
在一个具体应用实施例中，第一隔离氧化层810和第二隔离氧化层820的宽度为0.5um~1um。
在步骤S106中，在所述第一沟槽和所述第二沟槽内填充低K介质材料，以在所述第一沟槽内形成第一沟槽拐角氧化层，在所述第二沟槽内形成第二沟槽拐角氧化层。
在本实施例中，可以在光刻胶作为掩膜版的保护下，采用PECVD在MOSFET区域淀积低K介质材料，最终在第一沟槽内形成第一沟槽拐角氧化层111，在第二沟槽内形成第二沟槽拐角氧化层112，参见图10所示。
在一个具体应用实施例中，低K介质包括但不限于MPS-SiOCH，SiOF、SiOC、SiO2等，低K介质材料用于提高被填充的沟槽栅绝缘层耐压，最终在第一沟槽和第二沟槽内形成厚度约为240nm~600nm的绝缘氧化层。
在步骤S107中，在所述第一沟槽、所述第二沟槽以及所述第三沟槽内填充多晶硅材料，以在所述第一沟槽内形成第一栅极多晶硅，在所述第二沟槽内形成第二栅极多晶硅，在所述第三沟槽内形成二极管多晶硅。
在本实施例中，通过在第一沟槽、第二沟槽以及第三沟槽内填充多晶硅材料，从而在第一沟槽内形成第一栅极多晶硅121，在第二沟槽内形成第二栅极多晶硅122，在第三沟槽内形成二极管多晶硅130，并在多晶硅材料淀积完成后采用化学机械抛光工艺去除器件正面多余的多晶硅材料，参见图11所示。
在一个具体应用实施例中，多晶硅材料为磷元素掺杂的N型掺杂，其掺杂浓度为1~10*1019 cm-3。
在本实施例中，结合图11所示，结型场效应区400呈“U”形，第一碳化硅P型基区510和第二碳化硅P型基区520分别位于结型场效应区400的U形槽的两侧，此时第一碳化硅P型基区510、第二碳化硅P型基区520以及结型场效应区400形成一个U形沟槽结构，第一碳化硅P型基区510的右侧表面与结型场效应区400的U形槽的左侧内壁对齐，第二碳化硅P型基区520的左侧表面与结型场效应区400的U形槽的右侧表面对齐。
在一个实施例中，参见图11所示，第一栅极多晶硅121的深度大于第一碳化硅P型基区510的厚度；第二栅极多晶硅122的深度大于第二碳化硅P型基区520的厚度。
在本实施例中，设置第一栅极多晶硅121的深度大于第一碳化硅P型基区510的深度，第二栅极多晶硅122的深度大于第二碳化硅P型基区520的深度，此时，第一栅极多晶硅121与第一N型重掺杂层610、第一碳化硅P型基区510以及结型场效应区400的左侧相对，且中间由栅极氧化层810隔离，同样的，第二栅极多晶硅122与第二N型重掺杂层620、第二碳化硅P型基区520以及结型场效应区400的右侧相对，且中间由栅极氧化层810隔离，可以使得正向栅压时沟道能够连接结型场效应区400，保证电子电流通道的畅通。
在一个实施例中，第一栅极多晶硅121和第二栅极多晶硅122的宽度之和与二极管多晶硅130的宽度的比值为2：3。
在一个实施例中，第一栅极多晶硅121和第二栅极多晶硅122的宽度为结型场效应区400的U形槽的宽度的五分之一；二极管多晶硅130的宽度为结型场效应区400的U形槽的宽度的五分之三。
在一个实施例中，参见图11所示，第一栅极多晶硅121设于隔离层140与第一沟槽拐角氧化层111之间，第二栅极多晶硅122设于隔离层140与第二沟槽拐角氧化层112之间；其中，第一沟槽拐角氧化层111和第二沟槽拐角氧化层112的厚度为栅极氧化层810的厚度的3~6倍。
在一个实施例中，参见图11所示，第一栅极多晶硅121和第二栅极多晶硅122呈对称结构，第一沟槽拐角氧化层111和第二沟槽拐角氧化层112呈对称结构。
在具体应用中，由于第一沟槽拐角氧化层111和第二沟槽拐角氧化层112采用低K介质材料，低K介质材料的介电常数ε值小，通过采用低K介质材料填充于结型场效应区400组成的U形槽内的拐角处，可以大大增强沟槽拐角处的抗电场能力。
具体的，低K介质材料的介电常数ε值小，通过采用低K介质材料填充于结型场效应区400组成的U形槽内的拐角处，不仅可以减小栅极面积，从而大大减小了栅漏电容（米勒电容），提升器件的开关速度，还可以通过U形槽结构增加拐角和底部氧化层的厚度，并结合低K介质材料的特性提高U形槽拐角的抗击穿能力，从而提高SiC MOSFET的耐压能力以及可靠性。
在本实施例中，通过两个MOSFET搭配一个较大的二极管，既没有造成二极管运载能力的不足，又不会使得二极管能力冗余过大，有利于提升器件的工作效率。
在一个实施例中，第一沟槽拐角氧化层111和第二沟槽拐角氧化层112的厚度为240nm~600nm。
在步骤S108中，在所述第一N型重掺杂层、所述第一P型重掺杂层、所述第二N型重掺杂层、所述第二P型重掺杂层、所述第一隔离氧化层、所述栅极氧化层、所述第二隔离氧化层以及所述二极管多晶硅上形成隔离层。
在本实施例中，在第一N型重掺杂层610、第一P型重掺杂层710、第二N型重掺杂层620、第二P型重掺杂层720、第一隔离氧化层101、栅极氧化层810、第二隔离氧化层102以及二极管多晶硅130的上表面淀积氧化硅形成隔离层140，参见图12所示。
在步骤S109中，对所述隔离层进行刻蚀，露出所述第一P型重掺杂层、所述第二P型重掺杂层以及所述第一N型重掺杂层、所述第二N型重掺杂层、所述二极管多晶硅的部分区域。
在本实施例中，在隔离层140的上表面采用光刻胶作为掩膜版，刻蚀隔离层120，以露出第一N型重掺杂层610和第二N型重掺杂层620的部分区域，以及第一P型重掺杂层710、第二P型重掺杂层720，参见图13所示。
在步骤S110中，在所述隔离层上形成源极金属层；其中，所述源极金属层通过所述隔离层上的接触孔与所述二极管多晶硅连接。
在本实施例中，隔离层140的中央区域还设有接触孔，通过沉积金属材料，使得在隔离层140以及第一P型重掺杂层710、第二P型重掺杂层720上形成源极金属层150，源极金属层150通过接触孔与二极管多晶硅130连接。
在一个实施例中，源极金属层150还覆盖于第一N型重掺杂层610和第二N型重掺杂层620的上表面的一半区域。
在步骤S111中，在所述碳化硅衬底200的背面形成漏极金属层100。
在本实施例中，器件的正面淀积Ni/Ti/Ni/Ag叠层金属作为源极金属层150，在器件背面淀积Ni/Ti/Ni/Ag作为漏极金属层100，参见图13。
在本实施例中，漏极金属层100和源极金属层150均可以采用叠层金属材料制备，有益于形成欧姆接触。
本申请提供的一种碳化硅MOSFET及其制备方法，通过在结型场效应区的U形槽内设置第一隔离氧化层和第二隔离氧化层，将结型场效应区的U形槽划分为第一沟槽、第二沟槽以及第三沟槽，并在第一沟槽内形成第一沟槽拐角氧化层和第一栅极多晶硅，在第二沟槽内形成第二沟槽拐角氧化层和第二栅极多晶硅，在第三沟槽内形成二极管多晶硅，其中，二极管多晶硅与结型场效应区之间设有厚度小于栅极氧化层的二极管栅氧层，从而在碳化硅MOSFET结构内集成二极管结构，能够有效提高栅介质可靠性，并且起到续流二极管的作用，降低了器件的损耗，提高了器件的工作效率和可靠性。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区区的划分进行举例说明，实际应用中，可以根据需要而将上述功能区分配由不同的掺杂区完成，即将所述装置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。
实施例中的各掺杂区可以集成在一个功能区中，也可以是各个掺杂区单独物理存在，也可以两个或两个以上掺杂区集成在一个功能区中，上述集成的功能区既可以采用同种掺杂离子实现，也可以采用多种掺杂离子共同实现。另外，各掺杂区的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述器件的制备方法中的中掺杂区的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种碳化硅MOSFET，其特征在于，所述碳化硅MOSFET包括：
依序层叠设置的漏极金属层、碳化硅衬底以及碳化硅N型漂移层；
结型场效应区，设于所述碳化硅N型漂移层上，且所述结型场效应区的截面呈“U”形；
栅极氧化层，设于所述结型场效应区的U形槽的内侧壁；
第一碳化硅P型基区和第二碳化硅P型基区，分别设于所述栅极氧化层的两侧，且位于所述结型场效应区上；
第一P型重掺杂层和第一N型重掺杂层，设于所述第一碳化硅P型基区上；
第二P型重掺杂层和第二N型重掺杂层，设于所述第二碳化硅P型基区上；
第一隔离氧化层和第二隔离氧化层，设于所述结型场效应区的U形槽内，并将所述U形槽划分为第一沟槽、第二沟槽以及第三沟槽；
二极管栅氧层，设于所述结型场效应区的U形槽的底部，且所述二极管栅氧层的厚度小于所述栅极氧化层的厚度；
第一沟槽拐角氧化层和第一栅极多晶硅，设于所述第一沟槽内；
第二沟槽拐角氧化层和第二栅极多晶硅，设于所述第二沟槽内；
二极管多晶硅，设于所述第一隔离氧化层和第二隔离氧化层之间的第三沟槽内，且位于所述二极管栅氧层上侧；
隔离层，设于所述第一N型重掺杂层和第二N型重掺杂层的部分区域、所述第一隔离氧化层、所述栅极氧化层、所述第二隔离氧化层以及所述二极管多晶硅的上侧；其中，所述第一栅极多晶硅设于所述隔离层与所述第一沟槽拐角氧化层之间，所述第二栅极多晶硅设于所述隔离层与所述第二沟槽拐角氧化层之间，所述第一栅极多晶硅和所述第二栅极多晶硅呈对称结构，所述第一沟槽拐角氧化层和所述第二沟槽拐角氧化层呈对称结构；
源极金属层，设于所述隔离层上，并通过所述隔离层上的接触孔与所述二极管多晶硅连接。
2.如权利要求1所述的碳化硅MOSFET，其特征在于，所述第一栅极多晶硅和所述第二栅极多晶硅的宽度之和与所述二极管多晶硅的宽度的比值为2：3。
3.如权利要求1所述的碳化硅MOSFET，其特征在于，所述第一栅极多晶硅和所述第二栅极多晶硅的宽度为所述结型场效应区的U形槽的宽度的五分之一；
所述二极管多晶硅的宽度为所述结型场效应区的U形槽的宽度的五分之三。
4.如权利要求1所述的碳化硅MOSFET，其特征在于，所述第一栅极多晶硅设于所述隔离层与所述第一沟槽拐角氧化层之间；
所述第二栅极多晶硅设于所述隔离层与所述第二沟槽拐角氧化层之间；
其中，所述第一沟槽拐角氧化层和所述第二沟槽拐角氧化层的厚度为所述栅极氧化层的厚度的3~6倍。
5.如权利要求1所述的碳化硅MOSFET，其特征在于，所述第一沟槽拐角氧化层和所述第二沟槽拐角氧化层为低K介质材料；
所述低K介质材料包括MPS-SiOCH、SiOF、SiOC、SiO2中的至少一项。
6.如权利要求1所述的碳化硅MOSFET，其特征在于，所述二极管多晶硅为N型多晶硅层。
7.如权利要求1所述的碳化硅MOSFET，其特征在于，所述第一栅极多晶硅、第二栅极多晶硅、所述第一隔离氧化层、所述第二隔离氧化层、所述第一N型重掺杂层以及所述第二N型重掺杂层的上表面齐平。
8.如权利要求1所述的碳化硅MOSFET，其特征在于，所述栅极氧化层的厚度为80nm~100nm；
所述二极管栅氧层的厚度为30nm~50nm。
9.如权利要求1所述的碳化硅MOSFET，其特征在于，所述漏极金属层以及所述源极金属层为Ni/Ti/Ni/Ag叠层材料。
10.一种碳化硅MOSFET的制备方法，其特征在于，所述制备方法包括：
依序在碳化硅衬底上形成碳化硅N型漂移层、结型场效应区以及碳化硅P型基层；
在所述碳化硅P型基层上形成第一P型重掺杂层、第二P型重掺杂层以及N型重掺杂层；其中，所述N型重掺杂层设于所述第一P型重掺杂层和所述第二P型重掺杂层之间；
对所述N型重掺杂层、所述碳化硅P型基层、所述结型场效应区进行选择性刻蚀形成刻蚀深槽，以使所述结型场效应区的截面呈“U”形，并将所述N型重掺杂层划分为第一N型重掺杂层、第二N型重掺杂层，将所述碳化硅P型基层划分为第一碳化硅P型基区和第二碳化硅P型基区；
在所述刻蚀深槽的内壁形成栅极氧化层，并对所述刻蚀深槽底部的所述栅极氧化层进行进一步刻蚀形成二极管栅氧层；其中，所述二极管栅氧层的厚度小于所述栅极氧化层的厚度；
在所述刻蚀深槽内淀积形成填充氧化层，并对所述填充氧化层进行刻蚀形成第一隔离氧化层和第二隔离氧化层，以将所述刻蚀深槽划分为第一沟槽、第二沟槽以及第三沟槽；
在所述第一沟槽和所述第二沟槽内填充低K介质材料，以在所述第一沟槽内形成第一沟槽拐角氧化层，在所述第二沟槽内形成第二沟槽拐角氧化层；
在所述第一沟槽、所述第二沟槽以及所述第三沟槽内填充多晶硅材料，以在所述第一沟槽内形成第一栅极多晶硅，在所述第二沟槽内形成第二栅极多晶硅，在所述第三沟槽内形成二极管多晶硅；
在所述第一N型重掺杂层、所述第一P型重掺杂层、所述第二N型重掺杂层、所述第二P型重掺杂层、所述第一隔离氧化层、所述栅极氧化层、所述第二隔离氧化层以及所述二极管多晶硅上形成隔离层；
对所述隔离层进行刻蚀，露出所述第一P型重掺杂层、所述第二P型重掺杂层以及所述第一N型重掺杂层、所述第二N型重掺杂层、所述二极管多晶硅的部分区域；
在所述隔离层上形成源极金属层；其中，所述源极金属层通过所述隔离层上的接触孔与所述二极管多晶硅连接；
在所述碳化硅衬底的背面形成漏极金属层。
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