CN114678413B - 集成p型沟道的高可靠性碳化硅mosfet器件 - Google Patents

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Abstract

本发明提供一种集成P型沟道的高可靠性碳化硅MOSFET器件，包括：N型衬底、N型外延层、体内P接触区、P+shield区、P‑body区、P+接触区、N+接触区、槽栅介质、平面栅介质、槽栅、平面栅、源电极、漏电极；本发明提出的碳化硅MOSFET器件，通过在器件体内形成电势自调节的P+shield区，在不降低器件导通能力的前提下，对栅氧化层形成保护，增强器件阻断能力，当器件发生短路时，P+shield区与N型外延层形成的PN结耗尽区将JFET区夹断，降低器件短路时的饱和电流，提高其短路能力。

Description

集成P型沟道的高可靠性碳化硅MOSFET器件
技术领域
本发明属于功率半导体器件技术领域，具体是一种集成P型沟道的高可靠性碳化硅MOSFET器件。
背景技术
作为第三代宽禁带半导体材料的代表之一，碳化硅(Silicon Carbide)材料具有比硅材料更宽的禁带宽度(3倍)，更高的临界电场(10倍)、更高的载流子饱和漂移速度(2倍)、更高的热导率(2.5倍)等优点，是制备高压电力电子器件绝佳的材料，在大功率、高温、高压及抗辐照电力电子领域有广阔的应用前景。
MOSFET是碳化硅功率器件中应用最广泛的一种栅控型器件结构。由于碳化硅MOSFET是以单极输运工作机理为特点的器件，没有电荷存储效应，因此相比双极性器件能实现更低的开关损耗和更高的频率特性，同时其低的导通电阻以及优良的高温特性使碳化硅MOSFET成为新一代极具竞争力的低损耗功率器件。
电力电子系统运行过程中，可能会由于器件误开启或者负载故障，出现器件同时承受高电压、通过大电流的情况，即器件被短路，此时通过器件的电流迅速达到饱和电流。器件发生短路时将完全失去控制，不仅容易对器件本身造成二次伤害，难以确定器件失效的直接原因，而且器件失效后持续的短路状态会对整体系统造成危害。若碳化硅MOSFET短路后被保护电路关断，即使器件不会失效，其电学特性也会发生严重的退化，大幅降低器件的寿命和可靠性。
当器件发生短路时，与同量级硅基器件相比，由于碳化硅MOSFET的芯片面积更小、电流密度更大，导致其在短路状态下承受更强的电热应力。因此，碳化硅MOSFET的对短路保护设计的需求更加紧迫。提高碳化硅MOSFET的短路可靠性、延长器件的短路耐受时间往往是通过降低器件的饱和电流来实现，但是降低器件的饱和电流往往又会增加器件的导通电阻，牺牲器件的正向导通能力。
且当器件耐压时，栅介质处存在较高的峰值电场，长时间的工作可能使得栅介质层可靠性下降。
发明内容
本发明的目的是提出一种集成P型沟道的高可靠性碳化硅MOSFET器件，通过在P-body区下方引入P+shield区和体内P接触区，根据器件的工作模式不同，P+shield区和体内P接触区之间N外延层区域的电势在栅极电压和漏极电压的控制下会导致空穴的积累与反型，即在器件体内集成一只P型沟道MOSFET，在P型沟道MOSFET的控制下，所述的P+shield区可以在接地与浮空状态切换，所提出的集成P型沟道的高可靠性碳化硅MOSFET器件可以在不牺牲原有MOSFET导通能力、增加器件导通电阻的基础上，增强了器件的栅介质层可靠性，增加器件的击穿电压，降低器件发生短路时的饱和电流，提高器件短路耐受时间，增强器件的短路可靠性。
为实现上述发明目的，本发明技术方案如下：
一种集成P型沟道的高可靠性碳化硅MOSFET器件，包括：N型衬底12、位于N型衬底12上方的N型外延层11、位于N型外延层11上方的体内P接触区9，P-body区6下方、槽栅介质10两侧、体内P接触区9侧上方设有P+shield区8；还包括位于体内P接触区9上方且与体内P接触区9形成欧姆接触的源电极1、位于体内P接触区9上方的槽栅介质10和槽栅介质10内部的槽栅3、位于N型外延层11表面的平面栅介质7和平面栅介质7内部的平面栅2、位于平面栅2和平面栅介质7下方的P+接触区4和N+接触区5、位于P+接触区4和N+接触区5下方的P-body区6、位于器件下方且与N型衬底12形成欧姆接触的漏极13。
作为优选方式，所述源电极1为T形，包括P+接触区4、N+接触区5上方的源电极1水平段，槽栅介质10之间的源电极1垂直段，所述源电极1水平段与P+接触区4、N+接触区5形成欧姆接触，所述源电极1垂直段与体内P接触区9形成欧姆接触。
作为优选方式，所述P+shield区8与P-body区6之间有N型外延层11，所述P+shield区8在水平方向上的长度不超过P-body区6的长度。
作为优选方式，所述平面栅介质7和槽栅介质10为SiO2或高K介质。
作为优选方式，所述器件中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时N型掺杂变为P型掺杂。
所述器件材料为SiC材料，也可为其他半导体材料。
所述器件多晶硅端为栅极，N+衬底端为漏极，N+接触区和P+接触区为源极。
作为优选方式，槽栅介质10内没有设置源电极1；体内P接触区9没有通过栅极沟槽与源电极1相接，而沿着z方向从器件四周接到源电极1；z方向垂直于平面型MOSFET沟道电流和漂移区电流流动方向。
本发明还提供第二种集成P型沟道的高可靠性碳化硅MOSFET器件，包括：N型衬底12、位于N型衬底12上方的N型外延层11、位于N型外延层11上方且与源电极相连的体内P接触区9、位于体内P接触区9侧上方的P+shield区8、位于体内P接触区9上方的槽栅介质10和槽栅介质10内部的槽栅3、位于器件表面的源电极1、位于源电极1下方的沟槽栅介质14和沟槽栅介质14内部的沟槽栅15、位于沟槽栅15和沟槽栅介质14两侧的P-body区6和N+接触区5，P-body区6和N+接触区5侧面和槽栅介质10之间的P+接触区4、位于器件下方且与N型衬底12形成欧姆接触的漏极13，源电极1与体内P接触区9、N+接触区5、P+接触区4形成欧姆接触。
本发明还提供第三种集成P型沟道的高可靠性碳化硅MOSFET器件，包括：N型衬底12、位于N型衬底12上方的N型外延层11、位于N型外延层11上方的P+shield区8、位于器件表面的源电极1、位于源电极1下方的沟槽栅介质14和沟槽栅介质14内部的沟槽栅15、位于沟槽栅15和沟槽栅介质14侧面的P-body区6和N+接触区5、位于P-body区6和N+接触区5侧面的P+接触区4、位于器件下方且与N型衬底12形成欧姆接触的漏极13，源电极1与N+接触区5、P+接触区4形成欧姆接触。
本发明的有益效果为：1：当器件工作在导通状态，P型MOSFET沟道关闭，此时P+shield区浮空，P+shield区和N型外延层形成的PN结耗尽区对JFET区电阻影响很小；2：当器件工作在阻断状态时，P型MOSFET沟道反型，P型MOSFET开启，此时P+shield区接地，有效屏蔽栅氧化层电场，提高碳化硅MOSFET器件栅氧可靠性；3：当短路发生时，P+shield区接地，P+shield区和N型外延层形成的PN结耗尽区将JFET区夹断，降低器件的饱和电流，提高器件的短路能力。
附图说明
图1是传统平面栅碳化硅MOSFET；
图2是本发明实施例1的器件结构示意图；
图3是本发明实施例2的器件结构示意图；
图4是本发明实施例3的器件结构示意图；
图5是本发明实施例4的器件结构示意图。
1为源电极，2为平面栅，3为槽栅，4为P+接触区，5为N+接触区，6为P-body区，7为平面栅介质，8为P+shield区，9为体内P接触区，10为槽栅介质，11为N型外延层，12为N型衬底，13为漏极，14为沟槽栅介质，15为沟槽栅。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图2所示，本实施例的一种集成P型沟道的高可靠性碳化硅MOSFET器件，包括：N型衬底12、位于N型衬底12上方的N型外延层11、位于N型外延层11上方的体内P接触区9，P-body区6下方、槽栅介质10两侧、体内P接触区9侧上方设有P+shield区8；还包括位于体内P接触区9上方且与体内P接触区9形成欧姆接触的源电极1、位于体内P接触区9上方的槽栅介质10和槽栅介质10内部的槽栅3、位于N型外延层11表面的平面栅介质7和平面栅介质7内部的平面栅2、位于平面栅2和平面栅介质7下方的P+接触区4和N+接触区5、位于P+接触区4和N+接触区5下方的P-body区6、位于器件下方且与N型衬底12形成欧姆接触的漏极13。
所述源电极1为T形，包括P+接触区4、N+接触区5上方的源电极1水平段，槽栅介质10之间的源电极1垂直段，所述源电极1水平段与P+接触区4、N+接触区5形成欧姆接触，所述源电极1垂直段与体内P接触区9形成欧姆接触。
所述P+shield区8与P-body区6之间有N型外延层11，所述P+shield区8在水平方向上的长度不超过P-body区6的长度。
优选的，所述平面栅介质7和槽栅介质10为SiO2或高K介质。
优选的，所述器件中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时N型掺杂变为P型掺杂。
本实施例的工作原理为：
当器件工作在导通状态时，体内P接触区9和P+shield区8之间的P型MOSFET沟道关断，此时P+shield区8浮空，P+shield区8和N型外延层11形成的PN结耗尽区对JFET区电阻影响很小。
当器件工作在阻断状态时，体内P接触区9和P+shield区8之间的P型MOSFET沟道开启，此时P+shield区8接地，对平面栅介质7下的电场起到缓和作用，提高碳化硅MOSFET器件栅氧可靠性。
当短路发生时，体内P接触区9和P+shield区8之间的P型MOSFET沟道开启，此时P+shield区8接地，P+shield区8和N型外延层11形成的PN结耗尽区将JFET区夹断，降低器件的饱和电流，提高器件的短路能力。
实施例2：
如图3所示，本实施例和实施例1的区别在于：槽栅介质10内没有设置源电极1；体内P接触区9没有通过栅极沟槽与源电极1相接，而沿着z方向从器件四周接到源电极1；z方向垂直于平面型MOSFET沟道电流和漂移区电流流动方向。
这样做的好处是：缩小了元胞尺寸，增加器件的沟道密度。
实施例3：
如图4所示，本实施例的一种集成P型沟道的高可靠性碳化硅MOSFET器件包括：N型衬底12、位于N型衬底12上方的N型外延层11、位于N型外延层11上方且与源电极相连的体内P接触区9、位于体内P接触区9侧上方的P+shield区8、位于体内P接触区9上方的槽栅介质10和槽栅介质10内部的槽栅3、位于器件表面的源电极1、位于源电极1下方的槽沟栅介质14和沟槽栅介质14内部的沟槽栅15、位于沟槽栅15和沟槽栅介质14两侧的P-body区6和N+接触区5，P-body区6和N+接触区5侧面和槽栅介质10之间的P+接触区4、位于器件下方且与N型衬底12形成欧姆接触的漏极13，源电极1与体内P接触区9、N+接触区5、P+接触区4形成欧姆接触。
本实施例和实施例1的共同之处在于：当器件工作在导通状态时，体内P接触区9和P+shield区8之间的P型MOSFET沟道关断，此时P+shield区8浮空，P+shield区8和N型外延层11形成的PN结耗尽区对JFET区电阻影响很小；当器件工作在阻断状态时，体内P接触区9和P+shield区8之间的P型MOSFET沟道开启，此时P+shield区8接地，对槽栅介质7底部的电场起到缓和作用，提高碳化硅MOSFET器件栅氧可靠性；当短路发生时，体内P接触区9和P+shield区8之间的P型MOSFET沟道开启，此时P+shield区接地，P+shield区8和N型外延层11形成的PN结耗尽区将JFET区夹断，降低器件的饱和电流，提高器件的短路能力。
本实施例和实施例1的区别在于：在碳化硅沟槽MOSFET器件中集成了P型MOSFET。这样做的好处是：缩短元胞间距，增加器件的沟道密度。
实施例4：
如图5所示，本实施例的一种集成P型沟道的高可靠性碳化硅MOSFET器件包括：N型衬底12、位于N型衬底12上方的N型外延层11、位于N型外延层11上方的P+shield区8、位于器件表面的源电极1、位于源电极1下方的沟槽栅介质14和沟槽栅介质14内部的沟槽栅15、位于沟槽栅15和沟槽栅介质14侧面的P-body区6和N+接触区5、位于P-body区6和N+接触区5侧面的P+接触区4、位于器件下方且与N型衬底12形成欧姆接触的漏极13，源电极1与N+接触区5、P+接触区4形成欧姆接触。
本实施例和实施例1的共同之处在于：当器件工作在导通状态时，P+接触区4和P+shield区8之间的P型MOSFET沟道关断，此时P+shield区8浮空，P+shield区8和N型外延层11形成的PN结耗尽区对JFET区电阻影响很小；当器件工作在阻断状态时，P+接触区4和P+shield区8之间的P型MOSFET沟道开启，此时P+shield区8接地，对槽栅介质7底部的电场起到缓和作用，提高碳化硅MOSFET器件栅氧可靠性；当短路发生时，P+接触区4和P+shield区8之间的P型MOSFET沟道开启，此时P+shield区8接地，P+shield区8和N型外延层11形成的PN结耗尽区将JFET区夹断，降低器件的饱和电流，提高器件的短路能力。
本实施例和实施例1的区别在于：在碳化硅半包沟槽MOSFET器件中集成了P型MOSFET。这样做的好处是：反型层载流子可以在<11_20>晶向上流动，器件的导通能力提升。

Claims (8)

1.一种集成P型沟道的高可靠性碳化硅MOSFET器件，其特征在于包括：N型衬底(12)、位于N型衬底(12)上方的N型外延层(11)、位于N型外延层(11)上方的体内P接触区(9)，P-body区(6)下方、槽栅介质(10)两侧、体内P接触区(9)侧上方设有P+shield区(8)；还包括位于体内P接触区(9)上方且与体内P接触区(9)形成欧姆接触的源电极(1)、位于体内P接触区(9)上方的槽栅介质(10)和槽栅介质(10)内部的槽栅(3)、位于N型外延层(11)表面的平面栅介质(7)和平面栅介质(7)内部的平面栅(2)、位于平面栅(2)和平面栅介质(7)下方的P+接触区(4)和N+接触区(5)、位于P+接触区(4)和N+接触区(5)下方的P-body区(6)、位于器件下方且与N型衬底(12)形成欧姆接触的漏极(13)。
2.根据权利要求1所述的一种集成P型沟道的高可靠性碳化硅MOSFET器件，其特征在于：所述源电极(1)为T形，包括P+接触区(4)、N+接触区(5)上方的源电极(1)水平段，槽栅介质(10)之间的源电极(1)垂直段，所述源电极(1)水平段与P+接触区(4)、N+接触区(5)形成欧姆接触，所述源电极(1)垂直段与体内P接触区(9)形成欧姆接触。
3.根据权利要求1所述的一种集成P型沟道的高可靠性碳化硅MOSFET器件，其特征在于：所述P+shield区(8)与P-body区(6)之间有N型外延层(11)，所述P+shield区(8)在水平方向上的长度不超过P-body区(6)的长度。
4.根据权利要求1～3任意一项所述的要求1所述的一种集成P型沟道的高可靠性碳化硅MOSFET器件，其特征在于：所述平面栅介质(7)和槽栅介质(10)为SiO2或高K介质。
5.根据权利要求1～3任意一项所述的要求1所述的一种集成P型沟道的高可靠性碳化硅MOSFET器件，其特征在于：所述器件中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时N型掺杂变为P型掺杂。
6.根据权利要求1所述的一种集成P型沟道的高可靠性碳化硅MOSFET器件，其特征在于：槽栅介质10内没有设置源电极(1)；体内P接触区(9)没有通过栅极沟槽与源电极1相接，而沿着z方向从器件四周接到源电极(1)；z方向垂直于平面型MOSFET沟道电流和漂移区电流流动方向。
7.一种集成P型沟道的高可靠性碳化硅MOSFET器件，其特征在于：包括：N型衬底(12)、位于N型衬底(12)上方的N型外延层(11)、位于N型外延层(11)上方且与源电极相连的体内P接触区(9)、位于体内P接触区(9)侧上方的P+shield区(8)、位于体内P接触区(9)上方的槽栅介质(10)和槽栅介质(10)内部的槽栅(3)、位于器件表面的源电极(1)、位于源电极(1)下方的沟槽栅介质(14)和沟槽栅介质(14)内部的沟槽栅(15)、位于沟槽栅(15)和沟槽栅介质(14)两侧的P-body区(6)和N+接触区(5)，P-body区(6)和N+接触区(5)侧面和槽栅介质(10)之间的P+接触区(4)、位于器件下方且与N型衬底(12)形成欧姆接触的漏极(13)，源电极(1)与体内P接触区(9)、N+接触区(5)、P+接触区(4)形成欧姆接触。
8.一种集成P型沟道的高可靠性碳化硅MOSFET器件，其特征在于：包括：N型衬底(12)、位于N型衬底(12)上方的N型外延层(11)、位于N型外延层(11)上方的P+shield区(8)、位于器件表面的源电极(1)、位于源电极(1)下方的沟槽栅介质(14)和沟槽栅介质(14)内部的沟槽栅(15)、位于沟槽栅(15)和沟槽栅介质(14)侧面的P-body区(6)和N+接触区(5)、位于P-body区(6)和N+接触区(5)侧面的P+接触区(4)、位于器件下方且与N型衬底(12)形成欧姆接触的漏极(13)，源电极(1)与N+接触区(5)、P+接触区(4)形成欧姆接触。
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