CN114038908B - 集成二极管的沟槽栅碳化硅mosfet器件及制造方法 - Google Patents
集成二极管的沟槽栅碳化硅mosfet器件及制造方法 Download PDFInfo
- Publication number
- CN114038908B CN114038908B CN202111446671.7A CN202111446671A CN114038908B CN 114038908 B CN114038908 B CN 114038908B CN 202111446671 A CN202111446671 A CN 202111446671A CN 114038908 B CN114038908 B CN 114038908B
- Authority
- CN
- China
- Prior art keywords
- region
- gate
- source region
- well region
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 49
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 238000000034 method Methods 0.000 title description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims abstract description 36
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 108091006146 Channels Proteins 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 238000005468 ion implantation Methods 0.000 claims description 17
- -1 aluminum ions Chemical class 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 12
- 239000003989 dielectric material Substances 0.000 claims description 11
- 229910052757 nitrogen Inorganic materials 0.000 claims description 11
- 238000005275 alloying Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 238000000407 epitaxy Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 238000006731 degradation reaction Methods 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 238000009825 accumulation Methods 0.000 abstract description 4
- 238000005036 potential barrier Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005404 monopole Effects 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供了一种集成二极管的沟槽栅碳化硅MOSFET器件及其制造方法，器件结构包括：N+衬底、N型漂移区、P‑well区、横向N+源区、纵向倒L型N+源区、N型沟道层、P‑base区、栅介质、多晶硅栅、源极、漏极。本发明在沟槽栅碳化硅MOSFET器件结构的沟槽底部深P‑well区引入一个N型沟道层和纵向倒L型N+源区，利用N型沟道层和栅氧化层界面处存在的低势垒，集成了具有低导通压降的二极管，显著改善了器件第三象限性能，抑制了体二极管开通引起的双极退化问题。此外，碳化硅MOSFET器件正向导通时，沟槽底部深P‑well区的N型沟道区作为积累型沟道与P‑base区中反型层沟道并联，提高了器件正向导通电流能力，降低了器件导通电阻。
Description
技术领域
本发明属于功率半导体器件技术领域，具体是一种集成二极管的沟槽型碳化硅MOSFET器件。
背景技术
碳化硅是一种化合物半导体，作为第三代宽禁带半导体材料的典型代表之一，它拥有3倍于硅的禁带宽度，10倍于硅的临界击穿电场，并且还有电子饱和漂移速度高、热导率高等优点，这使得碳化硅器件在高压、大功率、高温电力电子领域有着广阔的应用前景。
碳化硅MOSFET是目前市场上应用最为广泛的碳化硅功率器件。由于碳化硅MOSFET是单极型功率器件，没有少子存储效应，因此有更好的频率特性，再加上其低功耗和耐高温的优点，深受新能源汽车、光伏发电等领域的青睐。碳化硅MOSFET有两种典型栅极结构：平面栅和沟槽栅。由于沟槽栅器件没有JFET区，元胞面积小，因此有效提高了芯片集成度，大大降低了导通电阻，发展潜力巨大。
碳化硅MOSFET器件作为电源系统的核心器件，不仅需要优异的第一象限特性，而且也需要优异的第三象限性能。虽然碳化硅MOSFET器件内部存在寄生体二极管，可在第三象限工作时导通续流，但是开启电压高达2～3V，因此碳化硅MOSFET体二极管导通时会带来较大损耗。同时由于碳化硅外延层存在基平面位错(BPD)，体二极管导通时电子和空穴复合所释放的能量将会导致堆垛层错在BPD处蔓延，从而产生双极退化现象，导致碳化硅MOSFET电学性能的退化，比如导通电阻增加，阻断状态下泄漏电流增大等，这给整个系统的性能和可靠性带来了严峻挑战。
发明内容
本发明提出一种集成二极管的沟槽型碳化硅MOSFET器件及其制造方法，在沟槽底部深P-well区引入一个N型沟道层和纵向倒L型N+源区，通过降低二极管势垒高度，改善了器件第三象限性能，使其具有较低的开启电压和导通损耗，显著改善器件第三象限性能，抑制了体二极管开通引起的双极退化问题。同时，由于沟槽栅碳化硅MOSFET器件内部集成了低导通压降的二极管，去除了系统应用中碳化硅MOSFET器件需要外部反并联的肖特基二极管，节约了芯片面积，降低了成本。此外，碳化硅MOSFET器件正向导通时，沟槽底部深P-well区的N型沟道区作为积累型沟道与P-base区中反型层沟道并联，提高了器件正向导通电流能力，降低了器件导通电阻。
为实现上述发明目的，本发明技术方案如下：
一种集成二极管的沟槽栅碳化硅MOSFET器件，包括：
N+衬底11、位于衬底11上方的N型漂移区10、位于N型漂移区10上方右侧的第一P-well区5、位于第一P-well区5左侧的横向N+源区3、位于横向N+源区3下方的P-base区4、位于横向N+源区3和P-base区4左侧的第二P-well区51、位于第一P-well区5内部的纵向倒L型N+源区8，横向N+源区3和纵向倒L型N+源区8之间设有槽栅6，槽栅6的两侧和底部设有栅介质7，纵向倒L型N+源区8包括竖直段和水平段，竖直段位于槽栅6右侧且和槽栅6右侧的栅介质7接触，水平段位于部分槽栅6下方且和槽栅6下方的栅介质7接触，槽栅6下方的栅介质7与第一P-well区5之间设有N型沟道层9，且N型沟道层9和第一P-well区5接触，槽栅6上方为栅极金属2，源极金属1位于横向N+源区3、第一P-well区5、第二P-well区51、纵向倒L型N+源区8上方，且源极金属1同时与横向N+源区3、第一P-well区5、第二P-well区51、纵向倒L型N+源区8都形成欧姆接触，漏极金属12位于N+衬底11下方且与N+衬底11形成欧姆接触。
本发明还提供第二种集成二极管的沟槽栅碳化硅MOSFET器件，包括：
N+衬底11、位于衬底11上方的N型漂移区10、位于N型漂移区10上方左侧的第一P-well区5、位于第一P-well区5右侧的横向N+源区3、位于横向N+源区3下方的P-base区4、位于横向N+源区3和P-base区4右侧的第二P-well区51，位于第一P-well区5内部的纵向L型N+源区81，横向N+源区3和纵向L型N+源区81之间设有槽栅6，槽栅6的两侧和底部设有栅介质7，纵向L型N+源区81包括竖直段和水平段，竖直段位于槽栅6左侧且和槽栅6左侧的栅介质7接触，水平段位于部分槽栅6下方且和槽栅6下方的栅介质7接触，槽栅6下方的栅介质7与第一P-well区5之间设有N型沟道层9，且N型沟道层9和第一P-well区5接触，槽栅6上方为栅极金属2，源极金属1位于横向N+源区3、第一P-well区5、第二P-well区51、纵向L型N+源区81上方，且源极金属1同时与横向N+源区3、第一P-well区5、第二P-well区51、纵向L型N+源区81都形成欧姆接触，漏极金属12位于N+衬底11下方且与N+衬底11形成欧姆接触。
作为优选方式，所述P-well区5、第二P-well区51、纵向倒L型N+源区8、纵向L型N+源区81、N型沟道层9均在刻蚀槽栅之后，在槽底和侧壁离子注入形成。
作为优选方式，所述栅介质7为SiO2。
作为优选方式，所述器件中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时N型掺杂变为P型掺杂。
作为优选方式，槽栅6的材料为N型多晶硅。
作为优选方式，横向N+源区3、纵向倒L型N+源区8、纵向L型N+源区81、第一P-well区5、第二P-well区51、P-base区4、N型沟道层9、N漂移区10、N+衬底11所用材料均为碳化硅。
作为优选方式，所述器件第一P-well区5、第二P-well区51、纵向倒L型N+源区8、纵向L型N+源区81在沟槽侧壁进行离子注入形成，N型沟道层9在槽底进行离子注入形成。
作为优选方式，N型沟道层9厚度尽可能薄，目的是获得较低的势垒。
本发明还提供一种集成二极管的沟槽栅碳化硅MOSFET器件的制造方法，包括以下步骤：
第一步：清洗外延片，N-外延上刻蚀出栅槽；
第二步：从栅槽侧壁注入铝离子形成P-well区；
第三步：从栅槽侧壁注入氮离子形成纵向倒L型N+源区或纵向L型N+源区；
第四步：从槽栅底部注入氮离子形成N型沟道层；
第五步：注入铝离子形成P-base区；
第六步：注入氮离子形成横向N+源区并激活退火；
第七步：干氧氧化生成栅氧化层，随后在一氧化氮氛围下退火；
第八步：淀积多晶硅，刻蚀多晶硅；
第九步：刻蚀源极接触孔，淀积金属，合金化；
第十步：刻蚀栅极接触孔，淀积金属，合金化；
第十一步：背面淀积金属，合金化。
本发明的有益效果为：本发明在沟槽栅碳化硅MOSFET器件结构的沟槽底部深P-well区引入一个N型沟道层和纵向倒L型N+源区，通过降低二极管势垒高度，使其具有较低的开启电压和导通损耗，显著改善器件第三象限性能，抑制了体二极管开通引起的双极退化问题。同时，由于沟槽栅碳化硅MOSFET器件内部集成了低导通压降的二极管，去除了系统应用中碳化硅MOSFET器件需要外部反并联的肖特基二极管，节约了芯片面积，降低了成本。此外，碳化硅MOSFET器件正向导通时，沟槽底部深P-well区的N型沟道区作为积累型沟道与P-base区中反型层沟道并联，提高了器件正向导通电流能力，降低了器件导通电阻。
附图说明
图1为现有技术中深P-well区半包裹槽栅的沟槽栅碳化硅MOSFET器件结构图；
图2为本发明实施例1的集成二极管的沟槽栅碳化硅MOSFET器件结构示意图；
图3为本发明实施例3的N-外延上刻蚀栅槽的示意图；
图4为本发明实施例3的栅槽侧壁铝离子注入形成P-well区的示意图；
图5为本发明实施例3的栅槽侧壁氮离子注入形成纵向倒L型N+源区的示意图；
图6为本发明实施例3的栅槽底部氮离子注入形成N型沟道层的示意图；
图7为本发明实施例3的铝离子注入形成P-base区的示意图；
图8为本发明实施例3的氮离子注入形成横向N+源区的示意图；
图9为本发明实施例3的干氧氧化，淀积多晶硅并图形化的示意图；
图10为本发明实施例3的淀积栅极、源极金属并合金化的示意图；
图11为本发明实施例3的淀积漏极金属并合金化的示意图；
图12为本发明实施例2的集成二极管的沟槽栅碳化硅MOSFET器件结构示意图；
图13为本发明与传统结构的正向导通特性对比图；
图14为本发明与传统结构的第三象限特性对比图。
1为源极金属、2为栅极金属、3为横向N+源区、4为P-base区、5为第一P-well区、51为第二P-well区、6为槽栅、7为栅介质、8为纵向倒L型N+源区、81为纵向L型N+源区、9为N型沟道层、10为N型漂移区、11为N+衬底、12为漏极金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
从图13和图14可以看出：本发明的正向导通特性与第三象限特性与传统结构相比均有提升。
实施例1
如图2所示，本实施例的一种集成二极管的沟槽型碳化硅MOSFET器件，包括
N+衬底11、位于衬底11上方的N型漂移区10、位于N型漂移区10上方右侧的第一P-well区5、位于第一P-well区5左侧的横向N+源区3、位于横向N+源区3下方的P-base区4、位于横向N+源区3和P-base区4左侧的第二P-well区51、位于第一P-well区5内部的纵向倒L型N+源区8，横向N+源区3和纵向倒L型N+源区8之间设有槽栅6，槽栅6的两侧和底部设有栅介质7，纵向倒L型N+源区8包括竖直段和水平段，竖直段位于槽栅6右侧且和槽栅6右侧的栅介质7接触，水平段位于部分槽栅6下方且和槽栅6下方的栅介质7接触，槽栅6下方的栅介质7与第一P-well区5之间设有N型沟道层9，且N型沟道层9和第一P-well区5接触，槽栅6上方为栅极金属2，源极金属1位于横向N+源区3、第一P-well区5、第二P-well区51、纵向倒L型N+源区8上方，且源极金属1同时与横向N+源区3、第一P-well区5、第二P-well区51、纵向倒L型N+源区8都形成欧姆接触，漏极金属12位于N+衬底11下方且与N+衬底11形成欧姆接触。
优选的，所述P-well区5、第二P-well区51、纵向倒L型N+源区8、N型沟道层9均在刻蚀槽栅之后，在槽底和侧壁离子注入形成。
优选的，所述栅介质7为SiO2。
优选的，所述器件中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时N型掺杂变为P型掺杂。
优选的，槽栅6的材料为N型多晶硅。
优选的，横向N+源区3、纵向倒L型N+源区8、第一P-well区5、第二P-well区51、P-base区4、N型沟道层9、N漂移区10、N+衬底11所用材料均为碳化硅。
优选的，所述器件第一P-well区5、第二P-well区51、纵向倒L型N+源区8在沟槽侧壁进行离子注入形成，N型沟道层9在槽底进行离子注入形成。
本例的工作原理为：
当碳化硅MOSFET器件正向导通时，由于P-base区4表面发生强反型而形成第一沟道，电子从横向N+源区3经过P-base区4表面的沟道进入N型漂移区10，另外N型沟道层9表面会形成N型积累层而形成第二沟道，电子从纵向倒L型N+源区8经过N型沟道层9进入N型漂移区10，第二沟道的存在可以有效降低此例所述结构的导通电阻。当器件反向工作时，N型漂移区10与N型沟道区9之间存在一个低势垒，当负的漏极偏置提高N型漂移区能级直至势垒消除时，集成沟道二极管会优先于体二极管导通，电子从N型漂移区10经过N型沟道层9进入纵向倒L型N+源区8形成续流，从而抑制了体二极管的开启，避免了双极退化的问题。
实施例2
本实施例由实施例1沿中轴线镜像得到。
如图12所示，本实施例的一种集成二极管的沟槽型碳化硅MOSFET器件，包括：
N+衬底11、位于衬底11上方的N型漂移区10、位于N型漂移区10上方左侧的第一P-well区5、位于第一P-well区5右侧的横向N+源区3、位于横向N+源区3下方的P-base区4、位于横向N+源区3和P-base区4右侧的第二P-well区51，位于第一P-well区5内部的纵向L型N+源区81，横向N+源区3和纵向L型N+源区81之间设有槽栅6，槽栅6的两侧和底部设有栅介质7，纵向L型N+源区81包括竖直段和水平段，竖直段位于槽栅6左侧且和槽栅6左侧的栅介质7接触，水平段位于部分槽栅6下方且和槽栅6下方的栅介质7接触，槽栅6下方的栅介质7与第一P-well区5之间设有N型沟道层9，且N型沟道层9和第一P-well区5接触，槽栅6上方为栅极金属2，源极金属1位于横向N+源区3、第一P-well区5、第二P-well区51、纵向L型N+源区81上方，且源极金属1同时与横向N+源区3、第一P-well区5、第二P-well区51、纵向L型N+源区81都形成欧姆接触，漏极金属12位于N+衬底11下方且与N+衬底11形成欧姆接触。
优选的，所述P-well区5、第二P-well区51、纵向L型N+源区81、N型沟道层9均在刻蚀槽栅之后，在槽底和侧壁离子注入形成。
优选的，所述栅介质7为SiO2。
优选的，所述器件中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时N型掺杂变为P型掺杂。
优选的，槽栅6的材料为N型多晶硅。
优选的，横向N+源区3、纵向L型N+源区81、第一P-well区5、第二P-well区51、P-base区4、N型沟道层9、N漂移区10、N+衬底11所用材料均为碳化硅。
优选的，所述器件P-well区5、第二P-well区51、纵向L型N+源区81在沟槽侧壁进行离子注入形成，N型沟道层9在槽底进行离子注入形成。
实施例3
如图3-图11所示，本实施例提供一种上述实施例1的集成二极管的沟槽型碳化硅MOSFET器件的制造方法，包括以下步骤：
第一步：清洗外延片，N-外延上刻蚀出栅槽，如图3所示；
第二步：从栅槽侧壁注入铝离子形成P-well区，如图4所示；
第三步：从栅槽侧壁注入氮离子形成纵向倒L型N+源区，如图5所示；
第四步：从槽栅底部注入氮离子形成N型沟道层，如图6所示；
第五步：注入铝离子形成P-base区，如图7所示；
第六步：注入氮离子形成横向N+源区并激活退火，如图8所示；
第七步：干氧氧化生成栅氧化层，随后在一氧化氮氛围下退火，如图9所示；
第八步：淀积多晶硅，刻蚀多晶硅，如图9所示；
第九步：刻蚀源极接触孔，淀积金属，合金化，如图10所示；
第十步：刻蚀栅极接触孔，淀积金属，合金化，如图10所示；
第十一步：背面淀积金属，合金化，如图11所示。
所述器件栅介质层端为栅极，N+衬底端为漏极，N+源区和P-well区为源极；
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种集成二极管的沟槽栅碳化硅MOSFET器件，其特征在于包括：
N+衬底(11)、位于衬底(11)上方的N型漂移区(10)、位于N型漂移区(10)上方右侧的第一P-well区(5)、位于第一P-well区(5)左侧的横向N+源区(3)、位于横向N+源区(3)下方的P-base区(4)、位于横向N+源区(3)和P-base区(4)左侧的第二P-well区(51)、位于第一P-well区(5)内部的纵向倒L型N+源区(8)，横向N+源区(3)和纵向倒L型N+源区(8)之间设有槽栅(6)，槽栅(6)的两侧和底部设有栅介质(7)，纵向倒L型N+源区(8)包括竖直段和水平段，竖直段位于槽栅(6)右侧且和槽栅(6)右侧的栅介质(7)接触，水平段位于部分槽栅(6)下方且和槽栅(6)下方的栅介质(7)接触，槽栅(6)下方的栅介质(7)与第一P-well区(5)之间设有N型沟道层(9)，且N型沟道层(9)和第一P-well区(5)接触，槽栅(6)上方为栅极金属(2)，源极金属(1)位于横向N+源区(3)、第一P-well区(5)、第二P-well区(51)、纵向倒L型N+源区(8)上方，且源极金属(1)同时与横向N+源区(3)、第一P-well区(5)、第二P-well区(51)、纵向倒L型N+源区(8)都形成欧姆接触，漏极金属(12)位于N+衬底(11)下方且与N+衬底(11)形成欧姆接触。
2.根据权利要求1所述的集成二极管的沟槽栅碳化硅MOSFET器件，其特征在于：所述P-well区(5)、第二P-well区(51)、纵向倒L型N+源区(8)、N型沟道层(9)均在刻蚀槽栅之后，在槽底和侧壁离子注入形成。
3.根据权利要求1所述的集成二极管的沟槽栅碳化硅MOSFET器件，其特征在于：横向N+源区(3)、纵向倒L型N+源区(8)、第一P-well区(5)、第二P-well区(51)、P-base区(4)、N型沟道层(9)、N漂移区(10)、N+衬底(11)所用材料均为碳化硅。
4.根据权利要求1所述的集成二极管的沟槽栅碳化硅MOSFET器件，其特征在于：所述器件第一P-well区(5)、第二P-well区(51)、纵向倒L型N+源区(8)在沟槽侧壁进行离子注入形成，N型沟道层(9)在槽底进行离子注入形成。
5.一种集成二极管的沟槽栅碳化硅MOSFET器件，其特征在于包括：
N+衬底(11)、位于衬底(11)上方的N型漂移区(10)、位于N型漂移区(10)上方左侧的第一P-well区(5)、位于第一P-well区(5)右侧的横向N+源区(3)、位于横向N+源区(3)下方的P-base区(4)、位于横向N+源区(3)和P-base区(4)右侧的第二P-well区(51)，位于第一P-well区(5)内部的纵向L型N+源区(81)，横向N+源区(3)和纵向L型N+源区(81)之间设有槽栅(6)，槽栅(6)的两侧和底部设有栅介质(7)，纵向L型N+源区(81)包括竖直段和水平段，竖直段位于槽栅(6)左侧且和槽栅(6)左侧的栅介质(7)接触，水平段位于部分槽栅(6)下方且和槽栅(6)下方的栅介质(7)接触，槽栅(6)下方的栅介质(7)与第一P-well区(5)之间设有N型沟道层(9)，且N型沟道层(9)和第一P-well区(5)接触，槽栅(6)上方为栅极金属(2)，源极金属(1)位于横向N+源区(3)、第一P-well区(5)、第二P-well区(51)、纵向L型N+源区(81)上方，且源极金属(1)同时与横向N+源区(3)、第一P-well区(5)、第二P-well区(51)、纵向L型N+源区(81)都形成欧姆接触，漏极金属(12)位于N+衬底(11)下方且与N+衬底(11)形成欧姆接触。
6.根据权利要求1或5所述的集成二极管的沟槽栅碳化硅MOSFET器件，其特征在于：所述栅介质(7)为SiO2。
7.根据权利要求1或5所述的集成二极管的沟槽栅碳化硅MOSFET器件，其特征在于：所述器件中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时N型掺杂变为P型掺杂。
8.根据权利要求1或5所述的集成二极管的沟槽栅碳化硅MOSFET器件，其特征在于：槽栅(6)的材料为N型多晶硅。
9.根据权利要求1所述的一种集成二极管的沟槽栅碳化硅MOSFET器件的制造方法，其特征在于包括以下步骤：
第一步：清洗外延片，N-外延上刻蚀出栅槽；
第二步：从栅槽侧壁注入铝离子形成P-well区；
第三步：从栅槽侧壁注入氮离子形成纵向倒L型N+源区；
第四步：从槽栅底部注入氮离子形成N型沟道层；
第五步：注入铝离子形成P-base区；
第六步：注入氮离子形成横向N+源区并激活退火；
第七步：干氧氧化生成栅氧化层，随后在一氧化氮氛围下退火；
第八步：淀积多晶硅，刻蚀多晶硅；
第九步：刻蚀源极接触孔，淀积金属，合金化；
第十步：刻蚀栅极接触孔，淀积金属，合金化；
第十一步：背面淀积金属，合金化。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111446671.7A CN114038908B (zh) | 2021-11-30 | 2021-11-30 | 集成二极管的沟槽栅碳化硅mosfet器件及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111446671.7A CN114038908B (zh) | 2021-11-30 | 2021-11-30 | 集成二极管的沟槽栅碳化硅mosfet器件及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114038908A CN114038908A (zh) | 2022-02-11 |
| CN114038908B true CN114038908B (zh) | 2023-05-26 |
Family
ID=80139309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111446671.7A Active CN114038908B (zh) | 2021-11-30 | 2021-11-30 | 集成二极管的沟槽栅碳化硅mosfet器件及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114038908B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114678413B (zh) * | 2022-03-25 | 2023-04-28 | 电子科技大学 | 集成p型沟道的高可靠性碳化硅mosfet器件 |
| CN116525681B (zh) * | 2023-05-18 | 2023-11-24 | 南京第三代半导体技术创新中心有限公司 | 集成沟道二极管的碳化硅槽栅mosfet器件及制造方法 |
| CN116581150B (zh) * | 2023-07-13 | 2023-09-05 | 北京昕感科技有限责任公司 | 非对称双沟槽SiC MOSFET元胞结构、器件及制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108183131A (zh) * | 2017-12-05 | 2018-06-19 | 中国电子科技集团公司第五十五研究所 | 一种集成sbd结构的单侧mos型器件制备方法 |
| CN108417617A (zh) * | 2018-02-27 | 2018-08-17 | 中国科学院半导体研究所 | 碳化硅沟槽型MOSFETs及其制备方法 |
| CN108962977A (zh) * | 2018-07-12 | 2018-12-07 | 中国科学院半导体研究所 | 一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法 |
| CN109244137A (zh) * | 2018-09-19 | 2019-01-18 | 电子科技大学 | 一种高可靠性SiC MOSFET器件 |
| CN109920838A (zh) * | 2019-03-18 | 2019-06-21 | 电子科技大学 | 一种沟槽型碳化硅mosfet器件及其制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010001494A1 (en) * | 1999-04-01 | 2001-05-24 | Christopher B. Kocon | Power trench mos-gated device and process for forming same |
| EP2091083A3 (en) * | 2008-02-13 | 2009-10-14 | Denso Corporation | Silicon carbide semiconductor device including a deep layer |
| JP4640439B2 (ja) * | 2008-04-17 | 2011-03-02 | 株式会社デンソー | 炭化珪素半導体装置 |
| DE102014117780B4 (de) * | 2014-12-03 | 2018-06-21 | Infineon Technologies Ag | Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung |
| JP7151076B2 (ja) * | 2017-12-11 | 2022-10-12 | 富士電機株式会社 | 絶縁ゲート型半導体装置 |
-
2021
- 2021-11-30 CN CN202111446671.7A patent/CN114038908B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108183131A (zh) * | 2017-12-05 | 2018-06-19 | 中国电子科技集团公司第五十五研究所 | 一种集成sbd结构的单侧mos型器件制备方法 |
| CN108417617A (zh) * | 2018-02-27 | 2018-08-17 | 中国科学院半导体研究所 | 碳化硅沟槽型MOSFETs及其制备方法 |
| CN108962977A (zh) * | 2018-07-12 | 2018-12-07 | 中国科学院半导体研究所 | 一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法 |
| CN109244137A (zh) * | 2018-09-19 | 2019-01-18 | 电子科技大学 | 一种高可靠性SiC MOSFET器件 |
| CN109920838A (zh) * | 2019-03-18 | 2019-06-21 | 电子科技大学 | 一种沟槽型碳化硅mosfet器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114038908A (zh) | 2022-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111312802B (zh) | 低开启电压和低导通电阻的碳化硅二极管及制备方法 | |
| CN114038908B (zh) | 集成二极管的沟槽栅碳化硅mosfet器件及制造方法 | |
| CN107275407B (zh) | 一种碳化硅vdmos器件及其制作方法 | |
| CN114122123B (zh) | 集成高速续流二极管的碳化硅分离栅mosfet及制备方法 | |
| CN114122139A (zh) | 具有集成二极管的碳化硅mosfet器件及制造方法 | |
| CN111668312A (zh) | 一种低导通电阻的沟槽碳化硅功率器件及其制造工艺 | |
| CN115241286B (zh) | 一种SiC半超结结型栅双极型晶体管器件及其制作方法 | |
| CN111384153A (zh) | 一种具有接地p型区的sgt器件及其制备方法 | |
| CN116110796B (zh) | 集成sbd的碳化硅sgt-mosfet及其制备方法 | |
| CN115579397A (zh) | 双级沟槽栅碳化硅mosfet及其制备方法 | |
| CN116721925B (zh) | 集成sbd的碳化硅sgt-mosfet及其制备方法 | |
| CN114823911A (zh) | 集成高速续流二极管的沟槽碳化硅mosfet及制备方法 | |
| CN114664929A (zh) | 一种集成异质结二极管的分离栅SiC MOSFET及其制作方法 | |
| CN117497600B (zh) | 超结碳化硅晶体管的结构、制造方法及电子设备 | |
| CN114784107A (zh) | 一种集成结势垒肖特基二极管的SiC MOSFET及其制作方法 | |
| CN110473914A (zh) | 一种SiC-MOS器件的制备方法 | |
| CN113594255A (zh) | 沟槽型mosfet器件及其制备方法 | |
| CN117476774A (zh) | 垂直型碳化硅晶体管的结构、制造方法及电子设备 | |
| CN114551586B (zh) | 集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法 | |
| CN114843332A (zh) | 低功耗高可靠性半包沟槽栅mosfet器件及制备方法 | |
| CN115425065A (zh) | 一种碳化硅igbt器件及其制造方法 | |
| CN115377194A (zh) | 一种碳化硅绝缘栅双极型晶体管及其制作方法 | |
| CN111969053A (zh) | 低导通压降二极管器件及制备方法 | |
| CN113659008A (zh) | 具有电场钳位层的匀场器件及其制造方法和应用 | |
| CN109065638B (zh) | 一种功率二极管器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |