CN108962977A - 一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法 - Google Patents

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Abstract

本发明提供了一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法。所述MOSFETs的侧墙栅电极接触位于主沟槽侧壁，沟槽底部形成源电极金属接触，并集成肖特基金属接触，第一象限正向导通时，电子自下而上流经沟槽侧壁反型层，形成与传统沟槽型MOSFETs不同的逆向导通沟道；第三象限正向导通时，肖特基二极管率先导通，有效抑制体内寄生PN二极管的导通；反向阻断时，沟槽底部的p型屏蔽层有效屏蔽器件体区的高电场，使得器件栅介质电场和肖特基接触电场大大降低，雪崩发生在器件体区的PN结处。该种集成SBD的碳化硅沟槽型MOSFETs具有较低的总芯片面积，同时满足良好的第一、三象限导通特性及反向阻断能力，且器件的静态、动态工作可靠性均得到提高。

Description

一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法
技术领域
本发明涉及一种集成碳化硅肖特基二极管(SBD)的沟槽型金属-氧化物-半导体场效应晶体管(MOSFETs)的结构及其制备方法。
背景技术
在电力电子转换领域，降低功率器件的损耗和集成芯片的面积能够显著地提升系统的整体效率。碳化硅的临界击穿电场是Si的10倍，是目前发展最成熟的宽禁带功率半导体器件。而碳化硅沟槽型MOSFETs具有较高的元胞集成度和非极性面载流子迁移率，因而可以进一步降低碳化硅基功率器件的芯片面积和通态电阻。这使得碳化硅沟槽型MOSFETs受到越来越多的关注，尤其是针对电动汽车、充电桩、不间断电源及智能电网等电力电子应用领域。
然而，碳化硅沟槽型MOSFETs在反向阻断状态时栅介质中的电场急剧升高，特别是沟槽槽角的二维电场集中现象较为严重，这使得碳化硅MOSFETs工作在高频、高温、高功率状态下的栅介质可靠性大大降低。另外，碳化硅MOSFETs内部寄生有PN型的体二极管，工作在桥式拓扑电路中，产生较高的反向恢复损耗，同时在续流作用时具有较大的正向压降(约3V左右)因而不利于系统损耗的降低。尤其是这种长时间的双极导电模式导致碳化硅材料堆叠层错的增加，其进一步恶化器件正向性能。虽然在碳化硅MOSFETs外部反并联肖特基二极管可以有效解决这一问题，但与此同时带来了芯片总面积和成本的升高。
发明内容
(一)要解决的技术问题
本发明的目的在于提供一种集成SBD的碳化硅沟槽型MOSFETs，以缓解现有技术中碳化硅沟槽型MOSFETs中栅介质电场过高问题，同时能够极大提升MOSFETs反向工作时的源漏电流密度，有效抑制碳化硅沟槽型MOSFETs内部寄生PN二极管的电学应力，从而提升芯片的集成性和功能性，降低碳化硅MOSFETs和SBD的总芯片面积及整个功率模块的成本。
(二)技术方案
本发明提供了一种集成SBD的碳化硅沟槽型MOSFETs，包括：
n++型碳化硅衬底基片10；
n+型缓冲层20，生长于n++型碳化硅衬底基片10之上；
n-漂移层30，生长于n+型缓冲层20之上；
n型电流传输层40，生长于n-漂移层30之上，其中，n型电流传输层40制作有源区掺杂，包括p型沟道层41、p+型屏蔽层42、n++型源区导电层43、p++型基区导电层44，p型沟道层41、n++型源区导电层43和p++型基区导电层44紧贴p+型屏蔽层42上表面，并且n++型源区导电层43位于p型沟道层41、p+型屏蔽层42和p++型基区导电层44之中；
主沟槽区50，包括生成于n型电流传输层40上表面以及主沟槽51内两侧壁表面的栅氧化层53、设置在栅氧化层53表面的侧墙栅电极接触54、源电极金属接触57和肖特基金属接触59；
漏电极金属接触60，其设于n++型碳化硅衬底基片10的下表面。
可选地，n型电流传输层40制作有源区，其中：
p型沟道层41上表面距离n型电流传输层40上表面的距离为0.2～0.7μm；
p+型屏蔽层42上表面紧贴p型沟道层(41)的下表面，且p+型屏蔽层42上表面距离p型沟道层41上表面的距离为0.3～1μm；
n++型源区导电层43同时处于所述p型沟道层41和p+型屏蔽层42之中，其上表面低于所述p型沟道层41的上表面，其下表面高于所述p+屏蔽层42的下表面；
p++型基区导电层44下表面与所述n++型源区导电层43的下表面紧贴，上表面与所述p型沟道层41的上表面平齐。
可选地，p型沟道层41、p+型屏蔽层42、n++型源区导电层43以及p++型基区导电层44之间具有间距，该间距之间保留原n型电流传输层40。
可选地，主沟槽区50包括：
主沟槽51，其底面位于所述p+型屏蔽层42的上表面；
底部绝缘层52，其位于所述主沟槽51底部；
栅氧化层53，其下表面紧贴所述底部绝缘层52的上表面；
侧墙栅电极接触54，其紧贴所述栅氧化层53表面，下部紧贴所述底部绝缘层52的上表面，顶端高于所述P型沟道层41的上表面；
内绝缘物质55，覆盖于所述底部绝缘层52、栅氧化层53和侧墙栅电极接触54之上；
接触通孔56，其位于所述主沟槽51中央，下表面与所述主沟槽51下表面齐平；
接触通孔56’，其下表面位置与主n型电流传输层40上表面齐平；
源电极金属接触57，其位于所述接触通孔56的底部、所述n++型源区导电层43和p++型基区导电层44的上表面；
源区金属pad58，其位于所述内绝缘物质55、接触通孔56和源电极金属接触57水平表面之上；
肖特基金属接触59，其位于所述n型电流传输层40的上表面。
本发明还提供了一种集成SBD的碳化硅沟槽型MOSFETs的制备方法，包括：
步骤A：制作碳化硅外延片基材，在n++型碳化硅衬底基片10自下而上依次外延生长n+型缓冲层20、n-漂移层30和n型电流传输层40；
步骤B：在所述n型电流传输层40中制作有源区掺杂；
步骤C：在所述n型电流传输层40及其上部制作主沟槽区50；
步骤D：制作漏电极金属接触60、源电极金属接触57和肖特基金属接触59；
步骤E：制作源区金属pad58。
可选地，步骤B包括：
步骤B1：在n型电流传输层40中自上而下制作p型沟道层41和p+型屏蔽层42；
步骤B2：在所述p型沟道层41和p+型屏蔽层42中制作n++型源区导电层43；
步骤B3：在所述p型沟道层41和n++型源区导电层43中制作p++型基区导电层44。
可选地，步骤B包括：
通过自对准技术，使得p型沟道层41、p+型屏蔽层42、n++型源区导电层43以及p++型基区导电层44之间形成间距。
可选地，步骤C包括：
步骤C1：清理步骤B后所得n型电流传输层40的表面；
步骤C2：制作主沟槽51，在所述n型电流传输层40上淀积形成阻挡层，刻蚀该阻挡层，形成主沟槽51；
步骤C3：填充所述主沟槽51，填充物质完全覆盖主沟槽51内部及n型电流传输层40上部；
步骤C4：刻蚀步骤C3中所述填充物质，最终在主沟槽51底部形成底部绝缘层52，该底部绝缘层52的厚度为300nm～800nm；
步骤C5：清洗步骤C4所得基片，而后利用沉积方法制得栅氧化层53；
步骤C6：在栅氧化层53的表面上和主沟槽51中填充高掺杂多晶硅，刻蚀所得高掺杂多晶硅，得到侧墙栅电极接触54；
步骤C7：在已形成侧墙栅电极接触54的主沟槽51中及n型电流传输层40的上部填充内绝缘物质55，刻蚀内绝缘物质55，制得接触通孔56和接触通孔56’。
可选地，步骤D包括：
步骤D1：沉积金属，形成源电极金属接触57；
步骤D2：在碳化硅衬底基片10的底部沉积金属制备漏电极金属接触60；
步骤D3：第一退火条件下退火，使源电极金属接触57和漏电极金属接触60形成欧姆接触；
步骤D4：沉积金属形成肖特基金属层，第二退火条件下退火，形成肖特基金属接触59。
可选地，步骤D包括：
步骤D1：沉积相同金属，形成源电极金属接触57和肖特基金属接触59；
步骤D2：在碳化硅衬底基片10的底部沉积金属层制得漏电极金属接触60；
步骤D3：同一退火条件下，使所述源电极金属接触57和漏电极金属接触60分别形成欧姆接触，同时，使所述肖特基金属接触59形成肖特基金属接触。
(三)有益效果
本发明通过提供了一种集成SBD的碳化硅沟槽型MOSFETs至少具有以下有益效果之一或其中的一部分：
(1)本发明基于具有逆向导通沟道的碳化硅沟槽型MOSFETs的器件及制备方法，由于沟槽底部p型屏蔽层的阻挡作用，器件的沟道区掺杂可以进一步降低，提高了载流子迁移率；
(2)反向阻断时，相邻沟槽的底部p型屏蔽层能有效屏蔽器件体区的高电场，使得器件栅介质的电场和肖特基接触的电场大大降低；
(4)器件栅介质的电场和肖特基接触的电场的降低使器件的正向阻断工作可靠性得到提高；
(5)碳化硅沟槽型MOSFETs元胞内部集成的SBD，可选择低势垒的肖特基接触，进一步降低MOSFETs第三象限工作时的源漏开启电压，消除MOSFETs寄生PN二极管所导致的双极导通退化，提高了器件的单极载流子工作能力。
(6)沟槽底部被p型屏蔽层包围，减小了侧墙栅电极接触和漏电极金属接触的重叠面积，因此器件具有较小的米勒电荷，同时反向二极管为肖特基二极管，具有快速关断能力，相比于传统的沟槽型MOSFETs，具有更小的动态开关损耗。
(7)所述的集成SBD的碳化硅沟槽型MOSFETs，相比于传统的沟槽型MOSFET，具有较高的第三象限工作电流密度，同时有效维持了第一象限的导通电流能力，从而降低了高压SiC功率器件模块的总芯片面积。
附图说明
图1是本公开提供的集成SBD碳化硅沟槽型MOSFETs的结构示意图。
图2是本公开提供的制备集成SBD碳化硅沟槽型MOSFETs方法的流程图。
图3是所述制备方法中步骤A所制备的碳化硅外延片基材的结构示意图。
图4是所述制备方法中步骤B中子步骤B1后，加工完p型沟道层和p+型屏蔽层的结构示意图。
图5是所述制备方法中步骤B中子步骤B2后，加工完n++型源区导电层的结构示意图。
图6(a)是所述制备方法中步骤B中子步骤B3后，加工完p++型基区导电层的结构示意图。
图6(b)是所述制备方法中步骤B，经过自对准技术形成留有一定间距的n型电流传输层的有源区掺杂示意图。
图7-图14所示步骤中，是以图6(a)的有源区掺杂结构作为举例。
图7是所述制备方法中步骤C中子步骤C2后，主沟槽制备完成的结构示意图。
图8是所述制备方法中步骤C中子步骤C3后，主沟槽内部及n型电流传输层上部填充完成的结构示意图。
图9是所述制备方法中步骤C中子步骤C4后，主沟槽底部制成底部绝缘层的结构示意图。
图10是所述制备方法中步骤C中子步骤C5后，栅氧化层制备完成的结构示意图。
图11是所述制备方法中步骤C中子步骤C6中，在栅氧化层的表面上填充高掺杂多晶硅的结构示意图。
图12是所述制备方法中步骤C中子步骤C6后，在主沟槽内部两侧壁的栅氧化层表面制成侧墙栅电极接触的结构示意图。
图13是所述制备方法中步骤C的子步骤C7中，在已形成侧墙栅电极接触的主沟槽中及n型电流传输层的上部填充内绝缘物质的结构示意图。
图14是所述制备方法中步骤C的子步骤C7后，制成接触通孔的结构示意图。
图15是所述制备方法中步骤D，方法(1)中子步骤D4后，源电极金属接触、肖特基金属接触和漏电极金属接触制备完成的结构示意图。
图16是所述制备方法中步骤D，方法(2)中子步骤D2后，制成源电极金属接触、肖特基金属接触和漏电极金属接触的结构示意图。
图17是所述制备方法中步骤E后，制成集成SBD的碳化硅沟槽型MOSFETs的结构示意图。
图18是所述制备方法中步骤E后，制成集成SBD的碳化硅沟槽型MOSFETs的结构示意图。
具体实施方式
本发明公开提供了一种集成SBD的碳化硅沟槽型MOSFETs的器件及制备方法。器件侧墙栅电极接触54位于主沟槽51侧壁，沟槽底部形成源电极金属接触57，第一象限正向导通时，电子自下而上流经沟槽侧壁反型层，形成与传统沟槽型MOSFETs不同的逆向导通沟道；第三象限正向导通时，肖特基二极管率先导通，有效抑制体内寄生PN二极管的导通，高密度集成使得源漏电流密度大大升高；反向阻断时，沟槽底部的p型屏蔽层有效屏蔽器件体区的高电场，使得器件栅介质电场和肖特基接触电场大大降低，雪崩发生在器件体区的PN结处。所制备的集成SBD的碳化硅沟槽型MOSFETs具有较低的总芯片面积，同时满足较好的第一象限和第三象限导通特性以及较高的反向阻断能力，且器件的静态、动态工作可靠性得到提高。
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1(a)和(b)所示为本实施例提供的一种集成SBD的碳化硅沟槽型MOSFETs的结构示意图，从图中可以看出该结构从下往上依次包括：漏电极金属接触60、n++型碳化硅衬底基片10、n+型缓冲层20、n-漂移层30、n型电流传输层40以及主沟槽区50。
以下分别对本公开提供的集成SBD的碳化硅沟槽型MOSFETs的各个组成部分进行详细说明。
如图1(a)和(b)所示，本公开提供的碳化硅沟槽型MOSFETs结构示意图，其中，所述n型电流传输层40中包括：
p型沟道层41，掺杂浓度范围为1×1016cm-3～1×1018cm-3，其上表面距离n型电流传输层40的上表面的距离为0.2～0.7μm；
p+型屏蔽层42，掺杂浓度范围1×1018cm-3～1×1020cm-3，其上表面紧贴所述p型沟道层41的下表面设置，且p+型屏蔽层42的上表面距离p型沟道层41的上表面的距离为0.3～1μm；
n++型源区导电层43，掺杂浓度范围5×1019cm-3～1×1020cm-3，其整体同时处于p型沟道层41和p+型屏蔽层42之中，其上表面低于p型沟道层41的上表面，其下表面高于p+屏蔽层42的下表面；
p++型基区导电层44，掺杂浓度范围1×1020cm-3～1×1021cm-3，其下表面与n++型源区导电层43的下表面紧贴设置，上表面与p型沟道层41的上表面紧贴设置。
如图1(a)和(b)所示，其中，所述主沟槽区50包括：
主沟槽51，主沟槽51底面位于p+型屏蔽层42的上表面之上，n++型源区导电层43的上表面之下；
底部绝缘层52，位于主沟槽51底部，底部绝缘层52的厚度为300～800nm，材料为二氧化硅、氮化硅等；
侧墙栅电极接触54，紧贴设置于栅氧化层53表面，下部紧贴底部绝缘层52的上表面，顶端高于P型沟道层41的上表面，材料为高掺杂多晶硅；当侧墙栅电极接触54的顶端不高于所述n型电流传输层40的上表面时，所述侧墙栅电极接触54设置于主沟槽51内两侧壁处的栅氧化层53表面；
内绝缘物质55，覆盖底部绝缘层52、侧墙栅电极接触54和栅氧化层53，材料为二氧化硅、氮化硅等绝缘介质，表面平坦化；
接触通孔56，位于主沟槽51的中央，宽度小于主沟槽51两侧的侧墙栅电极接触54之间距离，下表面位置与主沟槽51下表面齐平；
接触通孔56’，用于开口台面上的内绝缘物质55，下表面位置与主n型电流传输层上表面齐平；
源电极金属接触57，位于接触通孔56底部、n++型源区导电层43和p++型基区导电层44之上，材料为AlTi、Ni、TiW、AlTi等金属组合；
肖特基金属接触59，位于n型电流传输层之上表面；
源区金属pad 58，设置于源电极金属接触57之上，材料为Al，填充于接触通孔56中和内绝缘物质55水平表面的上部，且保持与侧墙栅电极接触54绝缘。
如图1(a)和(b)所示，本公开提供的集成SBD的碳化硅沟槽型MOSFETs结构示意图，其中，还包括漏电极金属接触60，设置于n++型碳化硅衬底基片10的下表面，材料为AlTi、Ni、TiW或AlTi等中的一种。
本发明还提供了一种集成SBD的碳化硅沟槽型MOSFET的制备方法，用于制备以上所述的碳化硅沟槽型MOSFETs，其步骤A-步骤C的制备方法可以参阅发明专利《碳化硅沟槽型MOSFETs及其制备方法》(专利申请号为CN201810164916.9)。
图2为所述制备方法的步骤示意图，如图2所示，所述制备方法包括：
步骤A：制作碳化硅外延片基材；包括，在n++型碳化硅衬底基片10自下而上依次外延生长n+型缓冲层20、n-漂移层30和n型电流传输层40，如图3所示；
步骤B：在n型电流传输层40中制作有源区掺杂，包括：
方法(1)
子步骤B1：于n型电流传输层40上淀积注入掩膜，光刻图形化，并利用离子注入等掺杂方法，于n型电流传输层40中制成自上而下的p型沟道层41和p+型屏蔽层42，如图4所示；
所述子步骤B1，其中p型沟道层41，掺杂浓度范围为1×1016cm-3～1×1018cm-3，其上表面距离n型电流传输层40的上表面的距离为0～0.7μm；p+型屏蔽层42，掺杂浓度范围1×1018cm-3～1×1020cm-3，其上表面距离p型沟道层41的上表面的距离为0.3～1μm；
子步骤B2：利用光刻转移图形，形成注入掩膜层，并利用离子注入等掺杂方法，于p型沟道层41和p+型屏蔽层42中制成n++型源区导电层43，如图5所示；
所述子步骤B2，其中，n++型源区导电层43，掺杂浓度范围5×1019cm-3～1×1020cm-3，其整体同时处于p型沟道层41和p+型屏蔽层42之中，其上表面低于p型沟道层41的上表面，其下表面高于p+屏蔽层42的下表面；
子步骤B3：利用光刻转移图形，形成注入掩膜层，并利用离子注入等掺杂方法，于p型沟道层41和n++型源区导电层43中制成p++型基区导电层44，如图6(a)所示；
所述子步骤B3，其中，p++型基区导电层44，掺杂浓度范围1×1020cm-3～1×1021cm-3，其下表面与n++型源区导电层43的下表面紧贴设置，上表面与p型沟道层41的上表面紧贴设置，最终形成如图6(a)所示的有源区掺杂。
方法(2)
其中，所述步骤B中制备有源区掺杂，还可通过自对准技术，使得p型沟道层41、p+型屏蔽层42、n++型源区导电层43以及p++型基区导电层44之间形成一定的间距，保留原n型电流传输层40的性质，其他实施步骤如方法(1)所述，最终形成如图6(b)所示的有源区掺杂。
步骤C：在n型电流传输层40及其上部制作主沟槽区50的接触通孔56和接触通孔56’，包括：
子步骤C1：去除步骤B中的注入掩膜层，清洗碳化硅表面，然后激活前述步骤B中的离子注入掺杂，去除覆盖于碳化硅表面的碳膜、AlN膜等，标准清洗碳化硅表面；
子步骤C2：制作主沟槽51，于n型电流传输层40上淀积一定厚度的二氧化硅或多晶硅或金属介质形成阻挡层，光刻图形化，干法刻蚀该阻挡层，利用该阻挡层，由物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀碳化硅基片，形成主沟槽51，如图7所示；
所述子步骤C2，其中，刻蚀气体可以是SF6/O2、NF3/Ar、CF4、HBr、CHF3/O2、C4F8/O2的气体或组合，刻蚀条件为：ICP功率600W～1000W，偏压功率100W～300W，温度17℃～70℃；
所述子步骤C2，其中，主沟槽51底面位于p+型屏蔽层42的上表面之上，n++型源区导电层43的上表面之下；
所述子步骤C2，其中，在1200℃～1700℃的温度范围，氢气或氩气气氛中退火碳化硅基片，以达到对主沟槽51进行修复的目的，降低主沟槽80侧壁的界面粗糙度及相关的界面缺陷；
子步骤C3：利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，填充主沟槽51，填充物质可以是二氧化硅、氮化硅等介质，所述填充物质完全覆盖主沟槽51内部及n型电流传输层40上部，且具有平坦化表面，如图8所示；
子步骤C4：由物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀子步骤C3中的所述填充物质，最终在主沟槽51底部形成一定厚度的底部绝缘层52，底部绝缘层52的厚度为300nm～800nm，如图9所示；
所述子步骤C4，其中，刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等的气体或组合；
子步骤C5，有机、无机清洗碳化硅基片，利用物理或化学气相沉积、高温热氧化并氧化后退火、原子层沉积等方法，最终获得栅氧化层53，如图10所示；
所述子步骤C5，其中，先依次用丙酮和乙醇超声清洗，再用去离子水冲洗；将有机超声后的SiC基片放在浓硫酸和双氧水溶液中煮的时间不小于10min；将煮过浓硫酸的碳化硅基片依次用一号液和二号液分别煮10min以上，再用去离子水冲洗干净后用氮气吹干待用，一号液为氨水、过氧化氢和去离子水的混合液，二号液为盐酸、过氧化氢和去离子水的混合液；
所述子步骤C5，其中，在1100℃～1300℃的条件下干氧氧化半小时左右，并在1200℃～1300℃的温度和NO气氛条件下退火1～3小时，所述的退火气氛不仅仅是NO，也可以是POCl3，H2，N2O，P2O5，Sb+NO等，最终获得的栅氧化层53；
所述子步骤C5，作为选择，栅氧化层53的形成方法也可以是通过原子层沉积等方法制得；
子步骤C6，利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成的栅氧化层53的表面上和主沟槽51中填充高掺杂多晶硅，如图11所示。再利用物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀所沉积的高掺杂多晶硅，最终在栅氧化层53表面制成侧墙栅电极接触54，如图12所示；
所述子步骤C6，其中，侧墙栅电极接触54，紧贴设置于栅氧化层53表面，下部紧贴底部绝缘层52的上表面，顶端高于P型沟道层41的上表面；
所述子步骤C6，其中，当侧墙栅电极接触54完全设置在主沟槽51内部时，所述侧墙栅电极接触54位于主沟槽51内的两侧壁处的栅氧化层53表面；
所述子步骤C6，其中，填充高掺杂多晶硅时，要使高掺杂多晶硅完全覆盖底部绝缘层52和栅氧化层53并具有平坦化表面；
所述子步骤C6，其中，刻蚀时所使用的刻蚀气体为SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2气体或组合；
子步骤C7：利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成侧墙栅电极接触54的主沟槽51中及n型电流传输层40的上部填充内绝缘物质55，如图13所示。再光刻图形化，由物理、化学等蚀刻手段，干法刻蚀内绝缘物质55，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，最终制成接触通孔56和接触通孔56’，如图14所示；
所述子步骤C7，其中，所述的内绝缘物质55可以是二氧化硅、氮化硅等绝缘介质，所述内绝缘物质55完全覆盖侧墙底部绝缘层52、侧墙栅电极接触54和栅氧化层53，并具有平坦化表面；
所述子步骤C7，其中，所述干法刻蚀的刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等的气体组合；
所述子步骤C7，其中，接触通孔56，位于主沟槽51中央，宽度小于两侧侧墙栅电极接触54之间距离，下表面位置与主沟槽51下表面齐平；接触通孔56’，位于沟槽外的台面，下表面与n型电流传输层的上表面齐平。
步骤D：制作源电极金属接触57、肖特基金属接触59和漏电极金属接触60，包括：
方法(1)
子步骤D1：光刻图形化，利用电子束蒸发或溅射等薄膜沉积方法，依次淀积Ni、Ti、Al的多层金属，最终形成源电极金属接触57，如图15所示；
所述子步骤D1，其中，所述源电极金属接触57位于接触通孔56底部，紧贴设置于n++型源区导电层43和p++型基区导电层44之上，制备材料为AlTi、Ni、TiW、AlTi等金属或组合；
子步骤D2：碳化硅基片正面涂光刻胶保护，并用稀释的HF去除n++型碳化硅衬底基片10背面的氧化层，利用电子束蒸发或溅射等薄膜沉积方法在背面淀积Ni金属层制成漏电极金属接触60，再去除正面光刻胶，如图15所示；
所述子步骤D2，其中，作为选择，所述的漏电极金属接触60，制备材料为是AlTi、Ni、TiW、AlTi等金属或组合；
子步骤D3：在900℃～1100℃的温度范围，氮气或者氩气条件退火源电极金属接触57、漏电极金属接触60，使其形成欧姆接触；
子步骤D4：光刻图形化，利用电子束蒸发或溅射等薄膜沉积方法，淀积肖特基金属层，剥离形成肖特基金属接触59，如图1(a)所示；
所述子步骤D4，其中，所述肖特基金属接触59位于接触通孔56’底部，紧贴设置于n型电流传输层上表面，制备材料为Ti、Ni、Mo、Al、Pt等金属中的一种，当选用Ti金属时，在400-700℃温度范围退火5-20min，形成肖特基金属接触59。
方法(2)
子步骤D1：光刻图形化，利用电子束蒸发或溅射等薄膜沉积方法，淀积Ni或Mo或Al或Pt或Ti/Al等金属，最终形成源电极金属接触57和肖特基金属接触59；
所述子步骤D1，其中，所述源电极金属接触57位于接触通孔56底部，紧贴设置于n++型源区导电层43和p++型基区导电层44之上，而肖特基金属接触59紧贴设置于接触通孔56底部的n型电流传输层40和接触通孔56’底部的n型电流传输层40上表面，制备材料为Ni、Mo、Al、Pt、Ti/Al等金属中的一种；
子步骤D2：碳化硅基片正面涂光刻胶保护，并用稀释的HF去除n++型碳化硅衬底基片10背面的氧化层，利用电子束蒸发或溅射等薄膜沉积方法在背面淀积Ni金属层制成漏电极金属接触60，再去除正面光刻胶，如图16所示；
所述子步骤D2，其中，作为选择，所述的漏电极金属接触60，制备材料为是AlTi、Ni、TiW、AlTi等金属或组合；
子步骤D2：在700℃～950℃的温度范围，氮气或者氩气条件退火源电极金属接触57、肖特基金属接触59以及漏电极金属接触60，退火时间为1-10min，使得源电极金属接触57和漏电极金属接触60形成欧姆接触，同时肖特基金属接触59形成肖特基接触。
步骤E：制作源区金属pad 58；
用电子束蒸发或溅射等薄膜沉积方法，在接触通孔56和接触通孔56’中和内绝缘物质55水平表面的上部淀积较厚金属Al层，光刻图形化，互连形成源区金属pad 58，如图17所示；
所述步骤E，其中，源区金属pad 58完全覆盖接触通孔56和接触通孔56’，并与源电极金属接触57和肖特基金属接触59电连同，并与侧墙栅电极接触54隔离。
经过以上步骤A，B，C，D和E后就完成了碳化硅沟槽型MOSFETs裸片器件的制备，所述碳化硅沟槽型MOSFETs正向导通时的电子流通方向如图1、图17和图18中的点线箭头所示，其第一象限漏极至源极正向导通时，区别于传统的沟槽型MOSFETs导通模式，是一种逆向导通沟道的沟槽型MOSFETs；第三象限源极至漏极正向导通时，主要为内部集成的肖特基二极管导通，从而有效消除寄生PN二极管的导通工作，降低开启电压和二极管的关断损耗。
以上所述的具体实施例所采用的基片材料并不局限于碳化硅材料，还可以包括硅、氮化镓、氧化镓、金刚石等电力电子半导体材料。当采用其他半导体材料作为基片时，其最终所制成的集成SBD的沟槽型MOSFETs及制备方法均应包含在本公开的保护范围之内。
依据以上描述，本领域技术人员应当对本公开集成SBD的碳化硅沟槽型MOSFETs及其制备方法有了清楚的认识。
综上所述，本公开提供的集成SBD的碳化硅沟槽型MOSFETs及其制备方法，器件侧墙栅电极接触位于主沟槽侧壁，沟槽底部形成源电极金属接触，第一象限漏极至源极正向导通时，电子流向为自下而上(如图1、图17、及图18中的点线箭头所示)形成与传统沟槽型MOSFETs不同的逆向导通沟道；第三象限源极至漏极正向导通时，内部集成的肖特基二极管导通，从而有效消除寄生PN二极管的导通工作。反向阻断时，沟槽底部的p+型屏蔽层能有效屏蔽器件体区的高电场，使得器件栅介质电场和肖特基接触的电场大大降低，雪崩发生在器件体区的PN结处。所制备的集成SBD的碳化硅沟槽型MOSFETs具有较低的第一象限和第三象限正向导通电阻，以及较高的反向阻断能力，且器件无双极导电引起的堆叠层错相关的退化机制，器件静态、动态工作可靠性均得到有效提高。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。
并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本公开的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的含量、反应条件等的数字，应理解为在所有情况中是受到「约」的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。
再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
本领域技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。并且，在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。
类似地，应当理解，为了精简本公开并帮助理解各个公开方面中的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种集成SBD的碳化硅沟槽型MOSFETs，其特征在于，包括：
n++型碳化硅衬底基片(10)；
n+型缓冲层(20)，生长于所述n++型碳化硅衬底基片(10)之上；
n-漂移层(30)，生长于所述n+型缓冲层(20)之上；
n型电流传输层(40)，生长于所述n-漂移层(30)之上，包括p型沟道层(41)、p+型屏蔽层(42)、n++型源区导电层(43)、p++型基区导电层(44)，p型沟道层(41)、n++型源区导电层(43)和p++型基区导电层(44)紧贴p+型屏蔽层(42)上表面，并且n++型源区导电层(43)位于p型沟道层(41)、p+型屏蔽层(42)和p++型基区导电层(44)之中；
主沟槽区(50)，包括生成于所述n型电流传输层(40)上表面以及主沟槽(51)内两侧壁表面的栅氧化层(53)、设置在所述栅氧化层(53)表面的侧墙栅电极接触(54)、源电极金属接触(57)和肖特基金属接触(59)；
漏电极金属接触(60)，其设于所述n++型碳化硅衬底基片(10)的下表面。
2.根据权利要求1所述的集成SBD的碳化硅沟槽型MOSFETs，其特征在于，所述n型电流传输层(40)中制作有源区，其中：
所述p型沟道层(41)的上表面距离所述n型电流传输层(40)上表面的距离为0.2～0.7μm；
所述p+型屏蔽层(42)上表面紧贴所述p型沟道层(41)的下表面，且p+型屏蔽层(42)上表面距离所述p型沟道层(41)上表面的距离为0.3～1μm；
所述n++型源区导电层(43)同时处于所述p型沟道层(41)和p+型屏蔽层(42)之中，其上表面低于所述p型沟道层(41)的上表面，其下表面高于所述p+屏蔽层(42)的下表面；
所述p++型基区导电层(44)下表面与所述n++型源区导电层(43)的下表面紧贴，上表面与所述p型沟道层(41)的上表面平齐。
3.根据权利要求2所述的集成SBD的碳化硅沟槽型MOSFETs，其特征在于，所述p型沟道层(41)、p+型屏蔽层(42)、n++型源区导电层(43)以及p++型基区导电层(44)之间具有间距，该间距之间保留原n型电流传输层(40)。
4.根据权利要求1所述的集成SBD的碳化硅沟槽型MOSFETs，其中，主沟槽区(50)包括：
主沟槽(51)，其底面位于所述p+型屏蔽层(42)的上表面；
底部绝缘层(52)，其位于所述主沟槽(51)底部；
栅氧化层(53)，其下表面紧贴所述底部绝缘层(52)的上表面；
侧墙栅电极接触(54)，其紧贴所述栅氧化层(53)表面，下部紧贴所述底部绝缘层(52)的上表面，顶端高于所述P型沟道层(41)的上表面；
内绝缘物质(55)，覆盖于所述底部绝缘层(52)、栅氧化层(53)和侧墙栅电极接触(54)之上；
接触通孔(56)，其位于所述主沟槽(51)中央，下表面与所述主沟槽(51)下表面齐平；
接触通孔(56’)，其下表面位置与主n型电流传输层(40)上表面齐平；
源电极金属接触(57)，其位于所述接触通孔(56)的底部、所述n++型源区导电层(43)和p++型基区导电层(44)的上表面；
源区金属pad(58)，其位于所述内绝缘物质(55)、接触通孔(56)和源电极金属接触(57)水平表面之上；
肖特基金属接触(59)，其位于所述n型电流传输层(40)的上表面。
5.一种集成SBD的碳化硅沟槽型MOSFETs的制备方法，其特征在于，所述方法包括：
步骤A：制作碳化硅外延片基材，在n++型碳化硅衬底基片(10)自下而上依次外延生长n+型缓冲层(20)、n-漂移层(30)和n型电流传输层(40)；
步骤B：在所述n型电流传输层(40)中制作有源区掺杂；
步骤C：在所述n型电流传输层(40)及其上部制作主沟槽区(50)；
步骤D：制作漏电极金属接触(60)、源电极金属接触(57)和肖特基金属接触(59)；
步骤E：制作源区金属pad(58)。
6.根据权利要求5所述的制备方法，其特征在于，所述步骤B包括：
步骤B1：在n型电流传输层(40)中自上而下制作p型沟道层(41)和p+型屏蔽层(42)；
步骤B2：在所述p型沟道层(41)和p+型屏蔽层(42)中制作n++型源区导电层(43)；
步骤B3：在所述p型沟道层(41)和n++型源区导电层(43)中制作p++型基区导电层(44)。
7.根据权利要求6所述的制备方法，其特征在于，所述步骤B包括：
通过自对准技术，使得p型沟道层(41)、p+型屏蔽层(42)、n++型源区导电层(43)以及p++型基区导电层(44)之间形成间距。
8.根据权利要求6或7所述的制备方法，其特征在于，所述步骤C包括：
步骤C1：清理步骤B后所得n型电流传输层(40)的表面；
步骤C2：制作主沟槽(51)，在所述n型电流传输层(40)上淀积形成阻挡层，刻蚀该阻挡层，形成主沟槽(51)；
步骤C3：填充所述主沟槽(51)，填充物质完全覆盖主沟槽(51)内部及n型电流传输层(40)上部；
步骤C4：刻蚀步骤C3中所述填充物质，最终在主沟槽(51)底部形成底部绝缘层(52)，该底部绝缘层(52)的厚度为300nm～800nm；
步骤C5：清洗步骤C4所得基片，而后利用沉积方法制得栅氧化层(53)；
步骤C6：在所述栅氧化层(53)的表面上和主沟槽(51)中填充高掺杂多晶硅，刻蚀所得高掺杂多晶硅，得到侧墙栅电极接触(54)；
步骤C7：在已形成所述侧墙栅电极接触(54)的主沟槽(51)中及n型电流传输层(40)的上部填充内绝缘物质(55)，刻蚀所述内绝缘物质(55)，制得接触通孔(56)和接触通孔(56’)。
9.根据权利要求6所述的制备方法，其特征在于，所述步骤D包括：
步骤D1：沉积金属，形成源电极金属接触(57)；
步骤D2：在碳化硅衬底基片(10)的底部沉积金属制备漏电极金属接触(60)；
步骤D3：第一退火条件下退火，使源电极金属接触(57)和漏电极金属接触(60)形成欧姆接触；
步骤D4：沉积金属形成肖特基金属接触(59)，第二退火条件下退火，形成肖特基接触。
10.根据权利要求7所述的制备方法，其特征在于，所述步骤D包括：
步骤D1：沉积相同金属，形成源电极金属接触(57)和肖特基金属接触(59)；
步骤D2：在碳化硅衬底基片(10)的底部沉积金属层制得漏电极金属接触(60)；
步骤D3：同一退火条件下，使所述源电极金属接触(57)和漏电极金属接触(60)形成欧姆接触，同时，使所述肖特基金属接触(59)形成肖特基接触。
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