CN112382655A - 一种宽禁带功率半导体器件及制备方法 - Google Patents

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Abstract

本发明提供一种宽禁带功率半导体器件及制备方法，包括：半导体基片，基片中形成p型掺杂层(40)、n+源区层(50)和p+基区层(60)，在一个元胞范围内p型掺杂层(40)左右分布不对称，n+源区层(50)和p+基区层(60)紧邻；栅电极接触(90)，其底部不超过p型掺杂层(40)的底部，其右侧壁与p型掺杂层(40)的边界紧邻，其左侧壁与p型掺杂层(40)的边界具有间隙，其与基片之间通过栅氧化层(80)隔开；钝化层(100)、源电极金属接触(110)、漏电接触(120)。本发明提供的宽禁带功率半导体器件在一个元胞内包括积累型沟道和反型沟道两种类型，具有很好的导通性能和栅氧化物可靠性。

Description

一种宽禁带功率半导体器件及制备方法
技术领域
本发明涉及半导体器件技术领域，具体涉及一种宽禁带功率半导体器件及制备方法。
背景技术
碳化硅(SiC)具有禁带宽、热导率高、击穿场强高、饱和电子漂移速率高等特点，相比于传统的硅(Si)材料具有优异的物理和电学特性，同时还兼具有极好的物理及化学稳定性、极强的抗辐照能力和机械强度等。因此，基于SiC宽禁带材料非常适合于制作高温、大功率、高频、高辐射等电力电子器件。垂直型碳化硅沟槽栅结构的MOSFET，其沟道表面为非极性面且具有更高的迁移率和更高的元胞集成度，使得碳化硅沟槽型MOSFET成为下一代电力电子器件的重点研究对象，可广泛应用于电动汽车、充电桩、不间断电源及智能电网等领域。
尽管如此，SiC沟槽型MOSFET的沟道载流子迁移率仍然远低于SiC体材料的迁移率，因而降低了器件的导通特性。另一方面由于SiC的临界击穿电场较大，使得栅氧化层中的电场急剧升高，特别是沟槽槽角的二维电场集中现象较为严重，这使得SiC基MOSFET器件工作在高频、高温、高功率状态下的栅介质可靠性大大降低，因而不利于器件的长期稳定性工作。
因此，需要获得一种新的SiC基MOSFET器件的沟道结构设计及制作方法，使得器件既具有良好的导通性能又具有极好的高场可靠性。
发明内容
(一)要解决的技术问题
针对上述问题，本发明提供了一种宽禁带功率半导体器件及制备方法，用于至少部分解决传统半导体器件沟道迁移率低和栅氧化层中电场过高等技术问题。
(二)技术方案
本发明一方面提供了一种宽禁带功率半导体器件，包括：半导体基片，基片中形成p型掺杂层40、n+源区层50和p+基区层60，在一个元胞范围内p型掺杂层40左右分布不对称，n+源区层50和p+基区层60紧邻；栅电极接触90，其底部不超过p型掺杂层40的底部，其右侧壁与p型掺杂层40的边界紧邻，其左侧壁与p型掺杂层40的边界具有间隙，其与基片之间通过栅氧化层80隔开；钝化层100覆盖栅电极接触90和栅氧化层80；源电极金属接触110、漏电接触120分别形成于器件的上、下表面。
进一步地，基片为SiC基片，自下而上包括n+型衬底10，n型缓冲层20，n-型漂移层30，p型掺杂层40、n+源区层50和p+基区层60形成于n-型漂移层30中。
进一步地，p型掺杂层40的深度范围为0.8～2.0μm；n+源区层50和p+基区层60的深度范围为0.3～1.0μm。
进一步地，p型掺杂层40左半部分的宽度小于右半部分宽度，其左侧壁与栅电极接触90的边界间隙的宽度为0.1～0.6μm。
本发明另一方面提供了一种宽禁带功率半导体器件的制备方法，包括：S11，清洗基片，在基片中离子注入p型掺杂层、n+源区层和p+基区层，在一个元胞范围内p型掺杂层40左右分布不对称，n+源区层50和p+基区层60紧邻；S12，刻蚀沟槽70，沟槽70底部不超过p型掺杂层40的底部，其右侧壁与p型掺杂层40的边界紧邻，其左侧壁与p型掺杂层40的边界具有间隙；S13，在沟槽70和基片上表面制作栅氧化层80；S14，在沟槽70中沉积高掺杂多晶硅，刻蚀得到栅电极接触90；S15，在栅电极接触90和栅氧化层80上沉积钝化层100；在基片的上、下表面分别沉积源电极金属接触110、漏电接触120，得到宽禁带功率半导体器件。
本发明还有一方面提供了一种宽禁带功率半导体器件，包括：半导体基片，在基片上自下而上形成n型缓冲层20、n型耦合漂移层31和n-型积累层32，在n型耦合漂移层31和n-型积累层32中形成p型掺杂层40、n+源区层50和p+基区层60，在一个元胞范围内p型掺杂层40左右分布不对称，p型掺杂层40的底部与n型缓冲层20的顶部紧邻，n+源区层50和p+基区层60紧邻；栅电极接触90，其底部不超过n-型积累层32的底部，其右侧壁与p型掺杂层40的边界紧邻，其左侧壁与p型掺杂层40的边界具有间隙，其与基片之间由栅氧化层80隔开；钝化层100覆盖栅电极接触90和栅氧化层80；源电极金属接触110、漏电接触120分别形成于器件的上、下表面。
进一步地，基片为SiC基片，包括n+型衬底10或p+型衬底基片11。
进一步地，p型掺杂层40的底部与n型缓冲层20的顶部紧邻，其左半部分宽度小于右半部分宽度，其左侧壁与栅电极接触90的边界间隙的宽度为0.1-0.6μm。
进一步地，p型掺杂层40的深度范围为2～100μm；n+源区层50和p+基区层60的深度范围为0.3～1.0μm。
本发明还有一方面提供了一种宽禁带功率半导体器件的制备方法，包括：S21，清洗基片，基片上自下而上包括n型缓冲层20、n型耦合漂移层31和n-型积累层32，在n型耦合漂移层31和n-型积累层32中离子注入p型掺杂层、n+源区层和p+基区层，在一个元胞范围内p型掺杂层40左右分布不对称，n+源区层50和p+基区层60紧邻；S22，刻蚀沟槽70，沟槽70底部不超过n-型积累层32的底部，其右侧壁与p型掺杂层40的边界紧邻，其左侧壁与p型掺杂层40的边界具有间隙；S23，在沟槽70和基片上表面制作栅氧化层80；S24，在沟槽70中沉积高掺杂多晶硅，刻蚀得到栅电极接触90；S25，在栅电极接触90和栅氧化层80上沉积钝化层100；在基片的上、下表面分别沉积源电极金属接触110、漏电接触120，得到宽禁带功率半导体器件。
(三)有益效果
本发明实施例提供的宽禁带功率半导体器件及制备方法，提出了一种具有非对称导通类型的沟道结构，该种非对称导通类型的沟道包括积累型沟道和反型沟道，分别形成于沟槽的两侧侧壁，同时利用p型掺杂层的有效屏蔽器件体区的高电场，使得器件沟槽栅介质电场大大降低，雪崩发生在器件体区的PN结处。
附图说明
图1示意性示出了根据本发明实施例宽禁带功率半导体器件的结构示意图；
图2示意性示出了根据本发明实施例宽禁带功率半导体器件制备方法的流程图；
图3示意性示出了根据本发明另一实施例宽禁带功率半导体器件制备方法的流程图；
图4示意性示出了根据本发明实施例外延材料的三明治结构示意图；
图5示意性示出了根据本发明实施例p型掺杂层的形成示意图；
图6示意性示出了根据本发明实施例n+源区层和p+基区层的形成示意图；
图7示意性示出了根据本发明实施例沟槽的形成示意图；
图8示意性示出了根据本发明实施例栅氧化层的形成示意图；
图9示意性示出了根据本发明实施例栅电极接触的形成示意图；
图10示意性示出了根据本发明实施例钝化层的形成示意图；
图11示意性示出了根据本发明实施例源电极基础和漏电极接触的形成示意图；
图12示意性示出了根据本发明另一实施例外延材料的三明治结构示意图；
图13示意性示出了根据本发明另一实施例p型掺杂层的形成示意图；
图14示意性示出了根据本发明另一实施例沟槽的形成示意图；
图15示意性示出了根据本发明另一实施例SiC基MOSFET器件结构的示意图；
图16示意性示出了根据本发明另一实施例外延材料的三明治结构示意图；
图17示意性示出了根据本发明另一实施例SiC基IGBT器件结构的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。本发明中的各种方位词，比如“前”、“后”、“左”、“右”、“上”、“下”等只是为了描述的方便，用于描述各部件之间的相对位置关系，而不是用于限定本发明，本发明的产品摆放方式不同可能导致各种方位描述的改变。
本公开的第一实施例提供了一种宽禁带功率半导体器件，请参见图1，包括：半导体基片，基片中形成p型掺杂层40、n+源区层50和p+基区层60，在一个元胞范围内p型掺杂层40左右分布不对称，n+源区层50和p+基区层60紧邻；栅电极接触90，其底部不超过p型掺杂层40的底部，其右侧壁与p型掺杂层40的边界紧邻，其左侧壁与p型掺杂层40的边界具有间隙，其与基片之间通过栅氧化层80隔开；钝化层100覆盖栅电极接触90和栅氧化层80；源电极金属接触110、漏电接触120分别形成于器件的上、下表面。
这里在一个元胞范围内p型掺杂层40左右分布不对称，即p型掺杂层40左半部分宽度小于右半部分宽度，还可以是p型掺杂层40前半部分宽度小于后半部分宽度，这里的左右只是限定一个相对位置关系，产品摆放方式不同可能导致各种方位描述的改变。p型掺杂层40左右分布不对称具有提供两种不同类型导电沟道的效果，这是由于沟槽70左侧形成了一种与n型半导体接触的结构，是一种积累型沟道，而沟槽70右侧形成了一种与p型半导体接触的结构，是一种反型沟道，这两种沟道结合具有提高MOSFET器件导通性能的优点。栅电极接触90右侧壁与p型掺杂层40的边界紧邻形成反型沟道，由于反型沟道的强耦合作用，使得反向阻断时泄漏电流相比于传统的纯积累型沟道有所降低，提高器件阻断性能；栅电极接触90左侧壁与p型掺杂层40的边界具有间隙形成积累型沟道，由于积累型沟道面电导更高导致器件整体沟道电阻降低，提高器件导通性能。栅电极接触90，其底部不超过p型掺杂层40的底部，是因为若超过p型掺杂层40的底部，阻断条件下栅氧化层的电场会急剧升高，导致栅氧化层被高电场击穿进而造成功率器件在高压条件下失效。这里p型掺杂层不仅充当基区沟道作用，也可以充当电场屏蔽层的作用，通过调控p型掺杂层的深度能够有效保护沟槽底部氧化物免受高电场影响，提高栅介质的可靠性。n+源区层50和p+基区层60在器件中为源电极接触提供高掺杂层，使得在快速热退火工艺中容易形成良好的电极接触。n+源区层50和p+基区层60紧邻是因为n+源区层50是用于传导电子的源电极接触，p+基区层60是用于传导空穴的基极接触，源电极接触和基极接触要形成短接，从而降低内部寄生npn晶体管的闩锁效应，提升高压阻断能力。栅氧化层80用于隔离栅电极接触90与基片，从而形成一种金属-氧化物-半导体(MOS)的专有结构，防止栅极与SiC基片直接接触使得器件的场控能力消失，钝化层100起绝缘隔离栅电极接触90和源电极接触110的作用，源电极金属接触110、漏电接触120分别形成于器件的上、下表面，从而形成一种典型的垂直型MOSFET器件结构，器件导通时电子由源电极接触110自上而下传导至漏电极接触120，器件阻断时源电极接触110和漏电极接触120之间的具有垂直厚度的基片承受高耐压。
在上述实施例的基础上，基片为SiC基片，自下而上包括n+型衬底10，n型缓冲层20，n-型漂移层30，p型掺杂层40、n+源区层50和p+基区层60形成于n-型漂移层30中。
SiC具有优异的物理和电学特性，SiC宽禁带材料非常适合于制作高温、大功率、高频、高辐射等电力电子器件。SiC基片是在n+型SiC衬底基片10上继续外延生长两层SiC外延层，形成一种三明治结构，整体自下而上依次为：n+型衬底10，n型缓冲层20，n-漂移层30；这种三明治结构是功率器件的典型生长结构，n型缓冲层可以减少n+型衬底10层中的缺陷向n-30漂移层中转化，n-漂移层的掺杂低于n型缓冲层从而充当耐压层的作用，器件的阻断电压主要由n-漂移层30主导。p型掺杂层40形成于n-型漂移层30中形成浅P结构。
在上述实施例的基础上，p型掺杂层40的深度范围为0.8～2.0μm；n+源区层50和p+基区层60的深度范围为0.3～1.0μm。
p型掺杂层40的深度不能超过n-型漂移层的深度，这是为了降低离子注入掺杂工艺的能量，从而提高器件的可制造性。n+源区层50和p+基区层60形成于p型掺杂层40的上方，n+源区层50覆盖左、右p型掺杂层40之间的间隙，p+基区层60形成于n+源区层50的左右两侧，该结构是为源电极接触提供高掺杂层，使得在快速热退火工艺中容易形成良好的电极接触，同时p+基区层60和n+源区层50左右紧邻，是为了使得源电极接触和基极接触要形成短接，从而降低内部寄生npn晶体管的闩锁效应。
在上述实施例的基础上，p型掺杂层40左半部分的宽度小于右半部分宽度，其左侧壁与栅电极接触90的边界间隙的宽度为0.1～0.6μm。
p型掺杂层40左侧壁与栅电极接触90的边界存在间隙，形成积累型沟道，该间隙宽度不能过宽，否则器件会形成一种常开的状态，栅极失去了关断能力，器件的阻断电压大大降低。
还可通过调控p型掺杂层的间距和总芯片的积累型沟道密度，有效降低饱和区漏源电流密度，提高MOSFET器件的短路能力。p型掺杂层40和栅电极接触90之间形成一定的间距，从而形成积累型沟道，当减小所述的间距，则载流子导通时的路径变窄从而造成电流密度降低，同时减小间距也能提高相邻p型掺杂层之间寄生的电阻，从而降低饱和区源漏电流密度。此外，总芯片的积累型沟道密度即为单位面积该种积累型沟道总长，即对于一个俯视图为矩形的沟槽70，沟槽的四个侧壁均可以形成积累型沟道，但通过将其中的2个或者1个侧壁形成积累型沟道，如此即为降低积累型沟道密度，通过降低积累型沟道密度能够降低饱和区漏源电流密度。
本公开的第二实施例提供了一种宽禁带功率半导体器件的制备方法，请参见图2，包括：S11，清洗基片，在基片中离子注入p型掺杂层、n+源区层和p+基区层，在一个元胞范围内p型掺杂层40左右分布不对称，n+源区层50和p+基区层60紧邻；S12，刻蚀沟槽70，沟槽70底部不超过p型掺杂层40的底部，其右侧壁与p型掺杂层40的边界紧邻，其左侧壁与p型掺杂层40的边界具有间隙；S13，在沟槽70和基片上表面制作栅氧化层80；S14，在沟槽70中沉积高掺杂多晶硅，刻蚀得到栅电极接触90；S15，在栅电极接触90和栅氧化层80上沉积钝化层100；在基片的上、下表面分别沉积源电极金属接触110、漏电接触120，得到宽禁带功率半导体器件。
SiC基片自下而上形成三明治结构，包括n+型衬底10，n型缓冲层20，n-漂移层30，通过离子注入工艺形成p型掺杂层40，再通过离子注入工艺形成n+源区层50和p+基区层60，再通过化学或物理刻蚀方法形成沟槽70，再通过薄膜淀积等方法形成栅氧化层80，再通过薄膜沉积与刻蚀方法形成栅电极接触90，再通过淀积二氧化硅薄膜或者氮化硅薄膜形成钝化层100，最后通过电子束蒸发、溅射等薄膜沉积方法以及热退火方法形成源电极接触110和漏电极接触120。
本公开的宽禁带功率半导体器件的制备方法，基于SiC三明治外延结构，采用表面清洗、高温离子注入与激活、热氧化和退火、化学和物理刻蚀技术以及平坦化技术、热退火以及薄膜沉积与溅射等方法制备而成，所制备的SiC沟槽型MOSFET具有较低的正向导通电阻和较高的反向阻断能力，且器件的静态、动态工作可靠性得到提高。
本公开的第三实施例提供了一种宽禁带功率半导体器件，包括：半导体基片，在基片上自下而上形成n型缓冲层20、n型耦合漂移层31和n-型积累层32，在n型耦合漂移层31和n-型积累层32中形成p型掺杂层40、n+源区层50和p+基区层60，在一个元胞范围内p型掺杂层40左右分布不对称，p型掺杂层40的底部与n型缓冲层20的顶部紧邻，n+源区层50和p+基区层60紧邻；栅电极接触90，其底部不超过n-型积累层32的底部，其右侧壁与p型掺杂层40的边界紧邻，其左侧壁与p型掺杂层40的边界具有间隙，其与基片之间由栅氧化层80隔开；钝化层100覆盖栅电极接触90和栅氧化层80；源电极金属接触110、漏电接触120分别形成于器件的上、下表面。
这里基片上还包括n型耦合漂移层31和n-型积累层32，n型耦合漂移层31的掺杂浓度高于n-型积累层32的掺杂浓度，n-型积累层主要用于形成积累型沟道，n型耦合层漂移层能够与p型掺杂40之间形成电荷补偿效应，相对于第一实施例，具有更高的阻断电压和更低的导通电阻。
栅电极接触90的底部不超过n-型积累层32的底部，是因为当栅电极接触90的底部超过n-型积累层32的底部而进入n型耦合漂移层31中时，由于n型耦合漂移层具有较高的掺杂浓度，所形成的积累型沟道在阻断条件下具有较高的泄漏电流，不利于提升器件的耐压水平。
在上述实施例的基础上，基片为SiC基片，包括n+型衬底10或p+型衬底基片11。
n+型衬底10与p+型衬底基片11的区别在于n+型衬底10是电子导电模式的器件所需要的基底，p+型衬底基片11是空穴参与导电模式的器件所需要的基底。
在上述实施例的基础上，p型掺杂层40的底部与n型缓冲层20的顶部紧邻，其左半部分宽度小于右半部分宽度，其左侧壁与栅电极接触90的边界间隙的宽度为0.1～0.6μm。
p型掺杂层40左侧壁与栅电极接触90的边界存在间隙，形成积累型沟道，该间隙宽度不能过宽，否则器件会形成一种常开的状态，栅极失去了关断能力，器件的阻断电压大大降低。
在上述实施例的基础上，p型掺杂层40的深度范围为2～100μm；n+源区层50和p+基区层60的深度范围为0.3～1.0μm。
这里p型掺杂层40为深P结构，p型掺杂更深，保护栅氧化层的80的效果更好，阻断条件下栅氧化层中的电场更低，泄漏电流更小，阻断电压更好。
本公开的第四实施例提供了一种宽禁带功率半导体器件的制备方法，请参见图3，包括：S21，清洗基片，基片上自下而上包括n型缓冲层20、n型耦合漂移层31和n-型积累层32，在n型耦合漂移层31和n-型积累层32中离子注入p型掺杂层、n+源区层和p+基区层，在一个元胞范围内p型掺杂层40左右分布不对称，n+源区层50和p+基区层60紧邻；S22，刻蚀沟槽70，沟槽70底部不超过n-型积累层32的底部，其右侧壁与p型掺杂层40的边界紧邻，其左侧壁与p型掺杂层40的边界具有间隙；S23，在沟槽70和基片上表面制作栅氧化层80；S24，在沟槽70中沉积高掺杂多晶硅，刻蚀得到栅电极接触90；S25，在栅电极接触90和栅氧化层80上沉积钝化层100；在基片的上、下表面分别沉积源电极金属接触110、漏电接触120，得到宽禁带功率半导体器件。
基片上自下而上包括n型缓冲层20、n型耦合漂移层31和n-型积累层32，通过离子注入工艺形成p型掺杂层40，再通过离子注入工艺形成n+源区层50和p+基区层60，再通过化学或物理刻蚀方法形成沟槽70，再通过薄膜淀积等方法形成栅氧化层80，再通过薄膜沉积与刻蚀方法形成栅电极接触90，再通过淀积二氧化硅薄膜或者氮化硅薄膜形成钝化层100，最后通过电子束蒸发、溅射等薄膜沉积方法以及热退火方法形成源电极接触110和漏电极接触120。
下面再以三个具体实施例介绍本发明宽禁带功率半导体器件及制备方法，以SiC基片用于MOSFET器件和IGBT型器件的制备。
实施例一
步骤S11：参阅图4，清洗SiC基片，SiC基片于n+型SiC衬底基片10上外延生长多层SiC外延层，形成一种三明治结构，自下而上依次为：n型缓冲层20，n-漂移层30，接着进行表面清洗，具体为：
a.依次用丙酮和乙醇超声清洗三遍，再用去离子水冲洗。
b.将将有机超声后的SiC外延材料基片放入放在浓硫酸和双氧水溶液中至少煮10min。
c.将煮过浓硫酸的SiC外延材料基片依次用一号液和二号液煮15min，再用去离子水冲洗干净后用氮气吹干待用。一号液为氨水、过氧化氢和去离子水的混合液，按体积比氨水∶过氧化氢∶去离子水＝1∶2∶5，二号液为盐酸、过氧化氢和去离子水的混合液，按体积比盐酸∶过氧化氢∶去离子水＝1∶2∶5。
d.将冲洗后的SiC外延材料基片放入稀释的氢氟酸(按体积比氟化氢∶去离子水＝1∶3)内浸泡1min，去除表面的氧化物，并用去离子水清洗，再烘干。
制作p型掺杂层，参阅图5，于n-型漂移层30上淀积注入掩膜，光刻图形化，并利用离子注入等掺杂方法，于n-型漂移层30中形成p型掺杂层40，在一个元胞范围内p型掺杂层40左右分布不对称，即p型掺杂层40左半部分宽度小于右半部分宽度，p型掺杂层40的掺杂浓度范围为1×1016cm-3～8×1017cm-3，p型掺杂层40的深度范围为0.8～2.0μm。
制作n+源区和p+基区层，参阅图6，利用光刻转移图形，形成注入掩膜层，并利用离子注入等掺杂方法，于p型沟道层40和n-型漂移层30中形成n+源区层50和p+基区层60，n+源区层50的掺杂浓度范围5×1019cm-3～1×1020cm-3，p+基区层60沟道层掺杂浓度范围1×1020cm-3～1×1021cm-3，n+源区层50和p+基区层60紧邻，n+源区层50和p+基区层60的深度范围为0.3-1.0μm。
之后，去除注入掩膜层，清洗SiC表面，采用碳膜、AlN膜覆盖、硅烷抑制等方法在1600℃～1800℃的高温，压力为600-700Torr下，退火3-30分钟，激活前述步骤S2、步骤S3中的离子注入掺杂，退火完成后，去除覆盖于SiC表面的碳膜、AlN膜等，标准清洗碳化硅表面。
步骤S12：制作沟槽，参阅图7，于n+源区层50和p+基区层60上淀积一定厚度的二氧化硅或多晶硅或金属介质形成阻挡层，光刻图形化，干法刻蚀该阻挡层，利用该阻挡层，由物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀SiC基片，形成沟槽70，刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等的气体组合，作为举例说明，采用SF6/O2/HBr的刻蚀气体，ICP功率为600～1000W，偏压功率为100～300W，温度为20℃，沟槽70需穿过n+源区层50和p+基区层60的下表面，并进入p型掺杂层40内，同时沟槽70的底部不超过p型掺杂层40的底部，沟槽70左右侧壁设置不同，即，沟槽70右侧壁与p型掺杂层40的边界紧邻，沟槽70左侧壁与p型掺杂层40的边界具有一定的间隙，间隙宽度为0.05～0.5μm。
步骤S13：制作栅氧化层，参阅图8，有机、无机清洗碳化硅基片，利用物理或化学气相沉积、高温热氧化并氧化后退火、原子层沉积等方法，最终获得栅氧化层80，具体步骤如下：
a.依次用丙酮和乙醇超声清洗，再用去离子水冲洗；将有机超声后的SiC基片放在浓硫酸和双氧水溶液中至少煮10min；将煮过浓硫酸的碳化硅基片依次用一号液和二号液分别煮10min以上，再用去离子水冲洗干净后用氮气吹干待用，一号液为氨水、过氧化氢和去离子水的混合液，二号液为盐酸、过氧化氢和去离子水的混合液。
b.在1100～1300℃的条件下干氧氧化半小时左右，并在1200～1300℃的温度和NO气氛条件下退火1～3小时，退火气氛不仅仅是NO，也可以是POCl3，H2，N2O，P2O5，Sb+NO等，最终获得的栅氧化层80，作为选择，栅氧化层80的形成方法也可以是通过原子层沉积等方法。
步骤S14：制作栅电极接触，参阅图9，于沟槽70中制作栅电极接触90，具体步骤如下：
a.利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成栅氧化层80的主沟槽70中填充高掺杂多晶硅。高掺杂多晶硅具有平坦化表面。
b.利用物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀所沉积的高掺杂多晶硅，刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等的气体组合，最终在沟槽70中形成栅电极接触90，栅电极接触90与SiC基片之间由栅氧化层80隔开。
步骤S15：制作钝化层，参阅图10，利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成的栅电极接触90、栅氧化层80、n+源区层50和p+基区层60上表面淀积内绝缘物质，内绝缘物质可以是二氧化硅、氮化硅等绝缘介质，光刻图形化，由物理、化学等蚀刻手段，干法刻蚀内绝缘物质，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀的刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等的气体组合，最终的内绝缘物质形成钝化层100，钝化层完全覆盖栅电极接触90和栅氧化层80。
制作源电极接触、漏电极接触，参阅图11，形成源电极接触110和漏电极接触120，具体步骤如下：
a.光刻图形化，利用电子束蒸发或溅射等薄膜沉积方法，依次淀积Ni、Ti、Al的多层金属，剥离形成源电极接触110，源电极金属接触需同时覆盖n+源区层50和p+型基区层60以及钝化层100的表面，作为选择，源电极金属接触140可以是AlTi、Ni、TiW、AlTi等其他金属组合。
b.涂光刻胶保护正面SiC基片，并用稀释的HF去除n+型衬底10背面的氧化层，利用电子束蒸发或溅射等薄膜沉积方法在背面淀积Ni金属层作为漏电接触120，并去除正面光刻胶，作为选择，漏电极金属接触150可以是AlTi、Ni、TiW、AlTi等其他金属组合。
c.在900～1100℃的温度范围，氮气或者氩气条件退火源电极接触110、漏电极接触120，使其形成欧姆接触。
最终完成本实施例涉及的一种SiC基MOSFET器件结构的制备。
实施例二
步骤S21：参阅图12，清洗SiC基片，SiC基片于n+型SiC衬底基片10上外延生长多层SiC外延层，形成一种三明治结构，自下而上依次为：n型缓冲层20，n型耦合漂移层31和n-型积累层32，n-型积累层32的掺杂浓度低于n型耦合漂移层31的浓度，接着进行表面清洗，具体为：
a.依次用丙酮和乙醇超声清洗三遍，再用去离子水冲洗。
b.将将有机超声后的SiC外延材料基片放入放在浓硫酸和双氧水溶液中至少煮10min。
c.将煮过浓硫酸的SiC外延材料基片依次用一号液和二号液煮15min，再用去离子水冲洗干净后用氮气吹干待用。一号液为氨水、过氧化氢和去离子水的混合液，按体积比氨水∶过氧化氢∶去离子水＝1∶2∶5，二号液为盐酸、过氧化氢和去离子水的混合液，按体积比盐酸∶过氧化氢∶去离子水＝1∶2∶5。
d.将冲洗后的SiC外延材料基片放入稀释的氢氟酸(按体积比氟化氢∶去离子水＝1∶3)内浸泡1min，去除表面的氧化物，并用去离子水清洗，再烘干。
制作p型掺杂层，参阅图13，于n-型积累层32上淀积注入掩膜，光刻图形化，并利用离子注入掺杂或者重复外延再注入掺杂或者刻蚀沟槽后外延等方法，于n型耦合漂移层31和n-型积累层32形成p型掺杂层40，在一个元胞范围内p型掺杂层40左右分布不对称，即p型掺杂层40左半部分宽度小于右半部分宽度，p型掺杂层40的掺杂浓度范围为1×1015cm-3～8×1017cm-3，p型掺杂层40的底部与n型缓冲层20的顶部紧邻。
制作n+源区和p+基区层的步骤与实施例五相同，所不同的是：
步骤S22：制作沟槽，参阅图14，于n+源区层50和p+基区层60上淀积一定厚度的二氧化硅或多晶硅或金属介质形成阻挡层，光刻图形化，干法刻蚀该阻挡层，利用该阻挡层，由物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀SiC基片，形成沟槽70，刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等的气体组合，作为举例说明，采用SF6/O2/HBr的刻蚀气体，ICP功率为600～1000W，偏压功率为100～300W，温度为20℃，沟槽70需穿过n+源区层50和p+基区层60的下表面，并进入p型掺杂层40内，同时沟槽71的底部不超过n-型积累层32的底部，沟槽70左右侧壁设置不同，即，沟槽70右侧壁与p型掺杂层40的边界紧邻，沟槽70左侧壁与p型掺杂层40的边界具有一定的间隙，间隙宽度为0.05～0.5μm。
步骤S23～S25，与实施例一相同，参阅图15，最终完成本实施例涉及的一种SiC基MOSFET器件结构的制备。
实施例三
步骤S21：参阅图16，清洗SiC基片，SiC基片用于IGBT型器件的制备，即，生长一种n-p-n-p或者p-n-p-n的多层外延结构，作为举例本实施例SiC基片于p+型SiC衬底基片11上外延生长多层SiC外延层，形成一种三明治结构，自下而上依次为：n型缓冲层20，n型耦合漂移层31和n-型积累层32，n-型积累层32的掺杂浓度低于n型耦合漂移层31的浓度，接着进行表面清洗，具体为：
a.依次用丙酮和乙醇超声清洗三遍，再用去离子水冲洗。
b.将将有机超声后的SiC外延材料基片放入放在浓硫酸和双氧水溶液中至少煮10min。
c.将煮过浓硫酸的SiC外延材料基片依次用一号液和二号液煮15min，再用去离子水冲洗干净后用氮气吹干待用。一号液为氨水、过氧化氢和去离子水的混合液，按体积比氨水∶过氧化氢∶去离子水＝1∶2∶5，二号液为盐酸、过氧化氢和去离子水的混合液，按体积比盐酸∶过氧化氢∶去离子水＝1∶2∶5。
d.将冲洗后的SiC外延材料基片放入稀释的氢氟酸(按体积比氟化氢∶去离子水＝1∶3)内浸泡1min，去除表面的氧化物，并用去离子水清洗，再烘干。
步骤S22～S25，与实施例二相同，参阅图17，最终完成本实施例涉及的一种SiC基MOSFET器件结构的制备。
以上所述的具体实施例所采用的是SiC器件主要以MOSFET和绝缘栅双极晶体管(IGBT)为实施例，但不局限于这两种器件，任何以本发明所涉及的沟道结构设计和制作方法，其最终所制成的功率器件均应包含在本公开的保护范围之内。
以上所述的具体实施例主要以剖面图作为说明书附图，但不局限于本发明所涉及的结构，任何以本发明所涉及的沟道结构设计和制作方法，在俯视图范围内进行沟道结构的布局和设计，其最终所制成的功率器件均应包含在本公开的保护范围之内。
以上所述的具体实施例所采用的基片材料并不局限于SiC材料，还可以包括硅、氮化镓、氧化镓、金刚石等电力电子半导体材料。当采用其他半导体材料作为基片时，其最终所制成的功率器件元胞内绝缘的结构及制备方法均应包含在本公开的保护范围之内。
以上所述的具体实施例所采用的栅氧化层材料并不局限于二氧化硅，还可以是其他氧化物材料如Al2O3、SixNy(x，y为元素比)以及AlN、AlON、HfO2等高k介质材料以及它们的组合。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种宽禁带功率半导体器件，其特征在于，包括：
半导体基片，所述基片中形成p型掺杂层(40)、n+源区层(50)和p+基区层(60)，在一个元胞范围内所述p型掺杂层(40)左右分布不对称，所述n+源区层(50)和p+基区层(60)紧邻；
栅电极接触(90)，其底部不超过所述p型掺杂层(40)的底部，其右侧壁与所述p型掺杂层(40)的边界紧邻，其左侧壁与所述p型掺杂层(40)的边界具有间隙，其与所述基片之间通过栅氧化层(80)隔开；
钝化层(100)覆盖所述栅电极接触(90)和所述栅氧化层(80)；源电极金属接触(110)、漏电接触(120)分别形成于所述器件的上、下表面。
2.根据权利要求1所述的宽禁带功率半导体器件，其特征在于，所述基片为SiC基片，自下而上包括n+型衬底(10)，n型缓冲层(20)，n-型漂移层(30)，所述p型掺杂层(40)、n+源区层(50)和p+基区层(60)形成于所述n-型漂移层(30)中。
3.根据权利要求1所述的宽禁带功率半导体器件，其特征在于，所述p型掺杂层(40)的深度范围为0.8～2.0μm；所述n+源区层(50)和p+基区层(60)的深度范围为0.3～1.0μm。
4.根据权利要求1所述的宽禁带功率半导体器件，其特征在于，所述p型掺杂层(40)左半部分的宽度小于右半部分宽度，其左侧壁与所述栅电极接触(90)的边界间隙的宽度为0.1～0.6μm。
5.一种宽禁带功率半导体器件的制备方法，包括：
S11，清洗基片，在所述基片中离子注入p型掺杂层、n+源区层和p+基区层，在一个元胞范围内所述p型掺杂层(40)左右分布不对称，所述n+源区层(50)和p+基区层(60)紧邻；
S12，刻蚀沟槽(70)，所述沟槽(70)底部不超过所述p型掺杂层(40)的底部，其右侧壁与所述p型掺杂层(40)的边界紧邻，其左侧壁与所述p型掺杂层(40)的边界具有间隙；
S13，在所述沟槽(70)和基片上表面制作栅氧化层(80)；
S14，在所述沟槽(70)中沉积高掺杂多晶硅，刻蚀得到栅电极接触(90)；
S15，在所述栅电极接触(90)和所述栅氧化层(80)上沉积钝化层(100)；在所述基片的上、下表面分别沉积源电极金属接触(110)、漏电接触(120)，得到宽禁带功率半导体器件。
6.一种宽禁带功率半导体器件，其特征在于，包括：
半导体基片，在所述基片上自下而上形成n型缓冲层(20)、n型耦合漂移层(31)和n-型积累层(32)，在所述n型耦合漂移层(31)和n-型积累层(32)中形成p型掺杂层(40)、n+源区层(50)和p+基区层(60)，在一个元胞范围内所述p型掺杂层(40)左右分布不对称，所述p型掺杂层(40)的底部与所述n型缓冲层(20)的顶部紧邻，所述的n+源区层(50)和p+基区层(60)紧邻；
栅电极接触(90)，其底部不超过所述n-型积累层(32)的底部，其右侧壁与所述p型掺杂层(40)的边界紧邻，其左侧壁与所述p型掺杂层(40)的边界具有间隙，其与所述基片之间由栅氧化层(80)隔开；
钝化层(100)覆盖所述栅电极接触(90)和所述栅氧化层(80)；源电极金属接触(110)、漏电接触(120)分别形成于所述器件的上、下表面。
7.根据权利要求6所述的宽禁带功率半导体器件，其特征在于，所述基片为SiC基片，包括n+型衬底(10)或p+型衬底基片(11)。
8.根据权利要求6所述的宽禁带功率半导体器件，其特征在于，所述p型掺杂层(40)的底部与n型缓冲层(20)的顶部紧邻，其左半部分宽度小于右半部分宽度，其左侧壁与所述栅电极接触(90)的边界间隙的宽度为0.1～0.6μm。
9.根据权利要求6所述的宽禁带功率半导体器件，其特征在于，所述p型掺杂层(40)的深度范围为2～100μm；所述n+源区层(50)和p+基区层(60)的深度范围为0.3～1.0μm。
10.一种宽禁带功率半导体器件的制备方法，包括：
S21，清洗基片，所述基片上自下而上包括n型缓冲层(20)、n型耦合漂移层(31)和n-型积累层(32)，在所述n型耦合漂移层(31)和n-型积累层(32)中离子注入p型掺杂层、n+源区层和p+基区层，在一个元胞范围内所述p型掺杂层(40)左右分布不对称，所述n+源区层(50)和p+基区层(60)紧邻；
S22，刻蚀沟槽(70)，所述沟槽(70)底部不超过所述n-型积累层(32)的底部，其右侧壁与所述p型掺杂层(40)的边界紧邻，其左侧壁与所述p型掺杂层(40)的边界具有间隙；
S23，在所述沟槽(70)和基片上表面制作栅氧化层(80)；
S24，在所述沟槽(70)中沉积高掺杂多晶硅，刻蚀得到栅电极接触(90)；
S25，在所述栅电极接触(90)和所述栅氧化层(80)上沉积钝化层(100)；在所述基片的上、下表面分别沉积源电极金属接触(110)、漏电接触(120)，得到宽禁带功率半导体器件。
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