CN109686792B - 一种常关型SiC基DMOSFET器件及其制备方法 - Google Patents

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Abstract

本发明涉及半导体领域，提供一种常关型SiC基DMOSFET器件及其制备方法，包括SiC外延材料基片、2D高迁移率电传输层、p well区、p+型超短沟道层、n++型掺杂区、p++型掺杂区、栅介质、栅电极接触、源电极接触、漏电极接触、绝缘物质层与pad金属层，SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n‑型漂移层，n+型缓冲层位于n++型衬底基片的上表面，n‑型漂移层位于n+型缓冲层的上表面；2D高迁移率电传输层位于n‑型漂移层的上表面，p well区设于此两层之间，分裂的栅电极接触位于栅介质的上表面，源电极接触位于n++型掺杂区与p++型掺杂区的上表面，漏电极接触位于n++型衬底基片的下表面。本发明的优点用于降低SiC基DMOSFET器件的沟道电阻与米勒电荷，从而提高其高频优值。

Description

一种常关型SiC基DMOSFET器件及其制备方法
技术领域
本发明涉及半导体领域，具体地涉及一种常关型SiC基DMOSFET器件及其制备方法。
背景技术
碳化硅(SiC)材料的物理和电学特性相比于传统的Si材料具有明显的优势。SiC具有禁带宽、热导率高、击穿场强高、饱和电子漂移速率高等特点，同时还兼具有极好的物理及化学稳定性、极强的抗辐照能力和机械强度等。因此，基于宽禁带SiC材料的电子器件可用于高温、大功率、高频、高辐射等电力电子领域，并能够充分发挥SiC基器件在节能减排方面所占据的重要优势和突出特点。
SiC金属-氧化物-半导体场效应晶体管(MOSFET)功率器件在商业化进程上已经很成熟，尤其以平面栅结构的MOSFET为主流，即DMOSFET。尽管如此,SiC基DMOSFET器件在栅介质层的可靠性等方面遇到了较大挑战，其中主要的原因是热氧化SiC衬底而形成的SiO2层与SiC衬底之间有较多的界面态，这些界面态在高温高场下俘获或者发射电子，不利于器件的电学稳定性。
目前SiC基DMOSFET器件的低沟道迁移率和高反向传输电容等问题，一方面，为了提高SiC基DMOSFET器件的导通能力，设计者会采用若干类积累型沟道的MOSFET，然而此类MOSFET也面临着阈值电压漂移以及器件常开的风险问题；另一方面，SiC基DMOSFET器件用于高频领域，反向传输电容和米勒电荷决定了其高频开关损耗的高低，因此，要解决如何使该器件具有高导通能力和低米勒电荷。
发明内容
本发明要解决的技术问题，在于提供一种常关型SiC基DMOSFET器件及其制备方法，用于降低SiC基DMOSFET器件的沟道电阻与米勒电荷，从而提高SiC基DMOSFET的高频优值。
本发明是这样实现的：
一种常关型SiC基DMOSFET器件，包括SiC外延材料基片、2D高迁移率电传输层、pwell区、p+型超短沟道层、n++型掺杂区、p++型掺杂区、栅介质、栅电极接触、源电极接触、漏电极接触与绝缘物质层，所述SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n-型漂移层，所述n+型缓冲层位于所述n++型衬底基片的上表面，所述n-型漂移层位于所述n+型缓冲层的上表面；
所述2D高迁移率电传输层位于所述n-型漂移层的上表面，所述p well区设于所述2D高迁移率电传输层与所述n-型漂移层之间，且复数个所述p well区周期排列，相邻的所述p well区之间形成JFET区，所述2D高迁移率电传输层的两侧分别由近及远依次设有所述p+型超短沟道层、所述n++型掺杂区与所述p++型掺杂区，所述栅介质覆盖所述2D高迁移率电传输层、所述p+型超短沟道层以及n++型掺杂区，所述栅电极接触位于所述栅介质的上表面，所述p+型超短沟道层的左右两边界位于所述栅电极接触的下方，所述源电极接触位于所述n++型掺杂区与所述p++型掺杂区的上表面，所述绝缘物质层覆盖所述栅介质与所述栅电极接触，所述漏电极接触位于所述n++型衬底基片的下表面。
进一步地，还包括pad金属层，所述pad金属层覆盖所述绝缘物质层，且与所述源电极接触互连。
进一步地，所述p well区的顶部超过所述2D高迁移率电传输层的底部，所述pwell区的底部内置于所述n-型漂移层。
进一步地，所述栅电极接触为分裂栅结构，且不存在于所述JFET区的竖直上方。
一种常关型SiC基DMOSFET器件的制备方法，包括：
步骤S1、清洗SiC外延材料基片；
步骤S2、在所述SiC外延材料基片的上表面制成2D高迁移率电传输层；
步骤S3、在所述SiC外延材料基片与所述2D高迁移率电传输层之间制成复数个呈周期排列的p well区；
步骤S4、在所述2D高迁移率电传输层中自对准注入p+型超短沟道层，并形成n++型掺杂区；
步骤S5、在所述n++型掺杂区中制成p++型掺杂区；
步骤S6、制成栅介质，所述栅介质覆盖所述p++型掺杂区、所述n++型掺杂区、所述p+型超短沟道层以及所述2D高迁移率电传输层；
步骤S7、在所述栅介质的上表面制成栅电极接触；
步骤S8、在所述栅电极接触与所述栅介质的上表面制成绝缘物质层，再于所述绝缘物质层刻蚀形成接触通孔，在所述接触通孔中制成源电极接触，所述源电极接触位于所述n++型掺杂区与所述p++型掺杂区的上表面；
步骤S9、在所述SiC外延材料基片的下表面制成漏电极接触。
进一步地，所述步骤S2具体为：将二维同质材料或异质材料生长于所述SiC外延材料基片的上表面，所述二维同质材料或异质材料的厚度为5-200nm，制成2D高迁移率电传输层。
进一步地，在所述步骤S3中，制成所述p well区的顶部超过所述2D高迁移率电传输层的底部，所述p well区的底部内置于所述SiC外延材料基片。
进一步地，所述步骤S4具体为：先在所述2D高迁移率电传输层中掺杂制成p+型掺杂区，再于所述p+型掺杂区中掺杂制成n++型掺杂区，所述n++型掺杂区与所述2D高迁移率电传输层之间形成p+型超短沟道层。
进一步地，所述p+型超短沟道层横向长度为0.1-0.3μm，所述p+型超短沟道层和p+型掺杂区掺杂浓度相同，为1×1017cm-3～1×1019cm-3。
进一步地，在所述步骤S7中，制成的所述栅电极接触为分裂栅结构，且不存在于相邻p well区之间的JFET区的竖直上方，所述p+型超短沟道层的左右两边界位于所述栅电极接触的下方。
本发明具有如下优点：(1)由于采用高迁移率电传输层，使得SiC基DMOSFET器件的JFET传输电阻大大降低；(2)采用p+型超短沟道层，进一步降低SiC基DMOSFET器件的沟道电阻；(3)由于高迁移率电传输层和埋层型结构的p well区的自建电势耦合作用，保证了SiC基DMOSFET器件为常关型开关器件，降低反向工作时的穿通击穿与漏电流；(4)采用分裂栅结构，降低了栅电极接触和漏电极接触的重叠面积，因此器件具有较小的米勒电荷。(5)pwell区横向扩展长度大于栅介质的长度，有效降低栅介质的电场，提高栅介质的可靠性。(6)所述的SiC基DMOSFET器件，相比于传统的DMOSFET器件，具有更高的巴俐加优值和更大的高频开关优值。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1为本发明的常关型SiC基DMOSFET器件的制备流程图。
图2是本发明中SiC外延材料基片的结构示意图。
图3是本发明中制成2D高迁移率电传输层的结构示意图。
图4是本发明中制成p well区的结构示意图。
图5是本发明中制成p+型掺杂区的结构示意图。
图6是本发明中制成n++型掺杂区和p+型超短沟道层的结构示意图。
图7是本发明中制成p++型掺杂区的结构示意图。
图8是本发明中制成栅介质的结构示意图。
图9是本发明中制成栅电极接触的结构示意图。
图10是本发明中制成绝缘物质层的结构示意图。
图11是本发明中制成源电极接触与漏电极接触的结构示意图。
图12是本发明中的制成pad金属层的结构示意图。
图中标记表示：10、n++型衬底基片，20、n+型缓冲层，30、n-型漂移层，40、2D高迁移率电传输层，50、注入掩膜层，60、p well区，70、第一侧墙掩膜，80、p+型掺杂区，81、p+型超短沟道层，90、第二侧墙掩膜，100、n++型掺杂区，110、p++型掺杂区，120、栅介质，130、栅电极接触，135、JFET区，140、绝缘物质层，150、接触通孔，160、源电极接触，170、漏电极接触，180、pad金属层。
具体实施方式
请参阅图1至图12，一种常关型SiC基DMOSFET器件，包括SiC外延材料基片、2D高迁移率电传输层40、p well区60、p+型超短沟道层81、n++型掺杂区100、p++型掺杂区110、栅介质120、栅电极接触130、源电极接触160、漏电极接触170与绝缘物质层140，所述SiC外延材料基片包括n++型衬底基片10、n+型缓冲层20与n-型漂移层30，所述n+型缓冲层20位于所述n++型衬底基片10的上表面，所述n-型漂移层30位于所述n+型缓冲层20的上表面；
所述2D高迁移率电传输层40位于所述n-型漂移层30的上表面，所述p well区60设于所述2D高迁移率电传输层40与所述n-型漂移层30之间，且复数个所述p well区60周期排列，相邻的所述p well区60之间形成JFET区135，所述2D高迁移率电传输层40的两侧分别由近及远依次设有所述p+型超短沟道层81、所述n++型掺杂区100与所述p++型掺杂区110，所述栅介质120覆盖所述2D高迁移率电传输层40、所述p+型超短沟道层81以及n++型掺杂区100，所述栅电极接触130位于所述栅介质120的上表面，所述p+型超短沟道层81的左右两边界位于所述栅电极接触130的下方，所述源电极接触160位于所述n++型掺杂区100与所述p++型掺杂区110的上表面，所述绝缘物质层140覆盖所述栅介质120与所述栅电极接触130，所述漏电极接触170位于所述n++型衬底基片10的下表面。
其中，周期排列是相邻的p well区60之间有一定的间距，每个p well区60按此间距往一定的方向排列。按照掺杂浓度排列，n++型>n+型>n型>n-型；p++型>p+型>p型。
还包括pad金属层180，所述pad金属层180覆盖所述绝缘物质层140，且与所述源电极接触160互连。
所述p well区60的顶部超过所述2D高迁移率电传输层40的底部，所述p well区60的底部内置于所述n-型漂移层30；p well区60为埋层结构。其中p well区60的顶部与2D高迁移率电传输层40的上表面保持一定的间距，使2D高迁移率电传输层40成T型状。
所述栅电极接触130为分裂栅结构，且不存在于所述JFET区135的竖直上方。一个分裂栅对应着一个p+型超短沟道层81，分裂栅边界与JFET区135边界的最短水平距离范围为0.2-3μm。
本发明的技术方案是从SiC基异质栅介质界面、MOSFET器件导通电阻、米勒电荷等方面综合考虑，提出一种具有超短沟道和分裂栅结构的SiC基DMOSFET器件，利用超短沟道和二维(2D)高迁移率电传输层降低该器件的沟道电阻，并利用分裂栅和相邻p well区之间的屏蔽作用，降低该器件的米勒电荷，以提高SiC基DMOSFET器件的开关转换能力。
本发明的常关型SiC基DMOSFET器件的制备方法，包括：
步骤S1、清洗SiC外延材料基片；
请参阅图2，所述步骤S1中的SiC外延材料基片包括n++型衬底基片10、n+型缓冲层20与n-型漂移层30，所述n+型缓冲层20先形成于所述n++型衬底基片10的上表面，所述n-型漂移层30再形成于所述n+型缓冲层20的上表面；
对该SiC外延材料基片进行是标准清洗，具体操作为：
a.依次用丙酮和乙醇超声清洗三遍，再用去离子水冲洗。
b.将有机超声后的SiC外延材料基片放入浓硫酸和双氧水溶液中至少煮10min。
c.将煮过浓硫酸的SiC外延材料基片依次用一号液和二号液煮15min，再用去离子水冲洗干净后用氮气吹干待用；一号液为氨水、过氧化氢和去离子水的混合液，按体积比氨水︰过氧化氢︰去离子水＝1︰2︰5；二号液为盐酸、过氧化氢和去离子水的混合液，按体积比盐酸︰过氧化氢︰去离子水＝1︰2︰5。
d.将冲洗后的SiC外延材料基片放入稀释的氢氟酸内浸泡1min，按体积比氟化氢:去离子水＝1:3，去除其表面的氧化物，并用去离子水清洗，再烘干。
步骤S2、在所述n-型漂移层30的上表面制成2D高迁移率电传输层40；
请参阅图3，2D高迁移率电传输层40为二维同质材料或异质材料；利用化学气相沉积或物理气相沉积或薄膜溅射等方法将二维同质材料或异质材料生长到清洗后的SiC外延材料基片的n-型漂移层30的上表面，生长的二维同质材料或异质材料的厚度为5-200nm，生长的二维同质材料或异质材料可以是碳化硅、金刚石或石墨或者氮化硼或者硫化物等其他拓扑绝缘材料，生长的二维同质材料或异质材料为n型掺杂类型，最终形成2D高迁移率电传输层40。
步骤S3、在所述SiC外延材料基片与所述2D高迁移率电传输层40之间制成复数个呈周期排列的p well区60；
请参阅图4，利用化学气相沉积或者物理气相沉积，于2D高迁移率电传输层40上淀积掩膜层，所述的掩膜层可以是SiO2或Si3N4或多晶硅或金属类物质，利用光刻版A，光刻图形化，形成注入掩膜层50，并利用离子注入等掺杂方法，于n-型漂移层30中制成p well区60，复数个p well区60周期排列于n-型漂移层30之内，该p well区60是埋层结构，即p well区60的顶部超过2D高迁移率电传输层40的底部，并与2D高迁移率电传输层40的上表面保持一定的间距，该间距范围为20nm～200nm，p well区60的底部内置于n-型漂移层30，p well区60的掺杂浓度为5×1017cm-3～1×1019cm-3。
步骤S4、在所述2D高迁移率电传输层40中自对准注入p+型超短沟道层81，并形成n++型掺杂区100；具体为先在所述2D高迁移率电传输层40中掺杂制成p+型掺杂区80，再于所述p+型掺杂区80中掺杂制成n++型掺杂区100，所述n++型掺杂区100与所述2D高迁移率电传输层40之间形成p+型超短沟道层81。
请参阅图5与图6，具体包括子步骤S4-1、子步骤S4-2、子步骤S4-3、子步骤S4-4；
子步骤S4-1、在已形成注入掩膜层50的基础上，利用化学气相沉积或者物理气相沉积，淀积二次掩膜，所述的二次掩膜可以是SiO2或Si3N4或多晶硅类物质，刻蚀该二次掩膜，形成第一侧墙掩膜70，第一侧墙掩膜70还可以通过其他多晶硅氧化方式等现有技术获得。
子步骤S4-2、依据第一侧墙掩膜70，利用热扩散或离子注入等掺杂方法，于2D高迁移率电传输层40中掺杂制成p+型掺杂区80，所述的p+型掺杂区80的掺杂元素可以为B或Al或Ga或Nb等受主型元素，p+型掺杂区80的掺杂浓度为1×1017cm-3～1×1019cm-3。
子步骤S4-3、在已形成注入掩膜层50以及第一侧墙掩膜70的基础上，利用化学气相沉积或者物理气相沉积，淀积三次掩膜，该三次掩膜可以是SiO2或Si3N4或多晶硅类物质，刻蚀该三次掩膜，形成第二侧墙掩膜90，该第二侧墙掩膜90还可以通过其他多晶硅氧化方式等现有技术获得。
子步骤S4-4、依据第二侧墙掩膜90，利用热扩散或离子注入等掺杂方法，于p+型掺杂区80中掺杂制成n++型掺杂区100，n++型掺杂区100的掺杂元素可以为N或P或As或Sb等施主型元素，n++型掺杂区100的掺杂浓度为1×1019cm-3～1×1021cm-3。形成的p+型超短沟道层81横向长度为0.1-0.3μm。
步骤S5、在所述n++型掺杂区100中制成p++型掺杂区110；
请参阅图7，具体包括子步骤S5-1、子步骤S5-2；
步骤S5-1、利用化学气相沉积或者物理气相沉积，淀积掩膜层，此掩膜层可以是SiO2或Si3N4或多晶硅类物质，光刻并刻蚀此掩膜层，形成基区掺杂掩膜层；
子步骤S5-2、利用热扩散或离子注入等掺杂方法，于n++型掺杂区100中掺杂制成p++型掺杂区110，p++型掺杂区110的掺杂元素可以为B或Al或Ga或Nb等受主型元素，p++型掺杂区110的掺杂浓度为2×1019cm-3～1×1021cm-3。
步骤S6、制成栅介质120，所述栅介质120覆盖所述p++型掺杂区110、所述n++型掺杂区100、所述p+型超短沟道层81以及所述2D高迁移率电传输层40；
请参阅图8，具体包括子步骤S6-1、子步骤S6-2；
子步骤S6-1、去除步骤S5中的掩膜层，标准清洗已形成的基片表面，然后激活前述步骤中的p well区60、n++型掺杂区100、p++型掺杂区110，该激活方法包括采用碳膜或AlN膜覆盖，SiH4抑制等方法在1200℃～1800℃的高温，压力为600-700Torr的条件下，退火10-60分钟。
子步骤S6-2、去除上述的碳膜或AlN膜，做牺牲氧处理，并标准清洗已形成的基片表面，利用热氧化并氧化后退火方法，在600℃～1300℃的条件下干氧氧化半小时左右，并在600℃～1300℃的温度和NO气氛条件下退火1～3小时，所述的退火气氛不仅仅是NO，也可以是POCl3，H2，N2O，P2O5，Sb+NO等，最终获得栅介质120，该栅介质120也可以通过物理或化学气相沉积或原子层沉积等方法获得，栅介质120还可以是其他绝缘材料如SixNy(x，y为元素比)以及Al2O3、AlN、AlON、HfO2等高k介质材料以及它们的组合。
步骤S7、在所述栅介质120的上表面制成栅电极接触130；
所述步骤S7中，制成的所述栅电极接触130为分裂栅结构，且不存在于相邻p well区60之间的JFET区135的竖直上方，所述p+型超短沟道层的左右两边界位于所述栅电极接触的下方。
请参阅图9，具体包括子步骤S7-1、子步骤S7-2；
子步骤S7-1、利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成栅介质120的表面上淀积高掺杂多晶硅。
子步骤S7-2、再利用光刻掩膜以及物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀所沉积的高掺杂多晶硅，最终在栅介质120的表面上形成分裂栅结构的栅电极接触130，栅电极接触130覆盖超短沟道层的左右两边界范围，且图中的左边的栅电极接触130的左端终止于n++型掺杂区100的上部，该栅电极接触130的右端距离p well区60的边界有一定的间距，此距离为0.2-3μm，该栅电极接触130不存在于相邻p well区60之间的JFET区135的上方。
步骤S8、在所述栅电极接触130与所述栅介质120的上表面制成绝缘物质层140，再于所述绝缘物质层140刻蚀形成接触通孔150，在所述接触通孔150中制成源电极接触160，所述源电极接触160位于所述n++型掺杂区100与所述p++型掺杂区110的上表面；
请参阅图10与图11，具体包括子步骤S8-1、子步骤S8-2、子步骤S8-3；
子步骤S8-1、利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成栅电极接触130的基片上淀积绝缘物质层140，所述的绝缘物质层140具有平台化表面。
子步骤S8-2、利用光刻图形化，由物理、化学等蚀刻手段，干法刻蚀绝缘物质层140，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，形成接触通孔150，所述干法刻蚀的刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等的气体组合。
子步骤S8-3、光刻图形化，利用电子束蒸发或溅射等薄膜沉积方法，依次淀积Ni、Ti、Al的多层金属，剥离形成源电极接触160，源电极接触160位于n++型掺杂区100和p++型掺杂区110的上表面。
步骤S9、在所述n++型衬底基片10的下表面形成漏电极接触170。
请参阅图11，在已形成的基片正面涂光刻胶保护，并用稀释的HF去除n++型衬底基片10背面的氧化层，利用电子束蒸发或溅射等薄膜沉积方法在背面淀积金属层，所述的金属层可以是AlTi、Ni、TiW、AlTi等金属或它们的组合，制成漏电极接触170，再去除正面光刻胶。
在900℃～1100℃的温度范围，氮气或者氩气条件下退火源电极接触160、漏电极接触170，使其形成欧姆接触。
步骤10、淀积金属层于所述绝缘物质层140的表面，所述金属层互连源电极接触160，制成pad金属层180。
请参阅图12，用电子束蒸发或溅射等薄膜沉积方法，在已形成的基片正面淀积较厚金属层，互连源电极接触160，形成pad金属层180。
本发明的兼具高导通能力和低米勒电荷的SiC基DMOSFET器件的制备方法，是基于SiC基DMOSFET器件的2D异质界面重构技术、深亚微米自对准注入掺杂技术、高温激活与退火技术、栅氧化物技术以及多晶硅栅电极技术，实现DMOSFET器件的有源区埋层掺杂、超短沟道构建以及分裂栅制作。从而提高SiC基DMOSFET器件的栅介质稳定性和高压击穿能力，提高器件的关断能力，增强SiC基DMOSFET器件的静态导通特性和动态转换特性。
本发明的SiC基DMOSFET器件利用超短沟道层高和高迁移率电传输层，大大降低SiC基DMOSFET的沟道电阻和JFET传输电阻，同时高迁移率电传输层和埋层型p well区的自建电势耦合作用，保证该器件的常关特性，避免p+型超短沟道层的穿通击穿缺点。利用分裂栅结构，正向导通时，电子沿超短沟道层反型层面进入2D高迁移率电传输层，并沿着JFET区进入n-型漂移层；反向阻断时，相邻P well区和分裂栅的自洽屏蔽作用有效保护栅介质，使得该器件的栅介质电场大大降低，雪崩发生在器件体区的PN结处。本发明的SiC基DMOSFET器件具有较低的正向导通电阻和较高的反向阻断能力，且该器件的静态、动态工作可靠性得到提高。
以上所述的具体实施例所采用的基片材料并不局限于SiC材料，还可以包括硅、氮化镓、氧化镓、金刚石等电力电子半导体材料。当采用其他半导体材料作为基片时，其最终所制成的兼具高导通能力和低米勒电荷的DMOSFET器件及制备方法均应包含在本发明的保护范围之内。
需要说明的是，实施例中提到的方向用语，例如“上”、“下”、等，仅是参考附图的方向，并非用来限制本发明的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本发明的理解造成混淆时，将省略常规结构或构造。
除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本发明的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的含量、反应条件等等的数字，应理解为在所有情况中是受到「约」的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本公开，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种常关型SiC基DMOSFET器件，其特征在于：包括SiC外延材料基片、2D高迁移率电传输层、p well区、p+型超短沟道层、n++型掺杂区、p++型掺杂区、栅介质、栅电极接触、源电极接触、漏电极接触与绝缘物质层，所述SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n-型漂移层，所述n+型缓冲层位于所述n++型衬底基片的上表面，所述n-型漂移层位于所述n+型缓冲层的上表面；
所述2D高迁移率电传输层位于所述n-型漂移层的上表面，所述p well区设于所述2D高迁移率电传输层与所述n-型漂移层之间，且复数个所述p well区周期排列，相邻的所述pwell区之间形成JFET区，所述2D高迁移率电传输层的两侧分别由近及远依次设有所述p+型超短沟道层、所述n++型掺杂区与所述p++型掺杂区，所述栅介质覆盖所述2D高迁移率电传输层、所述p+型超短沟道层以及n++型掺杂区，所述栅电极接触位于所述栅介质的上表面，所述p+型超短沟道层的左右两边界位于所述栅电极接触的下方，所述源电极接触位于所述n++型掺杂区与所述p++型掺杂区的上表面，所述绝缘物质层覆盖所述栅介质与所述栅电极接触，所述漏电极接触位于所述n++型衬底基片的下表面。
2.如权利要求1所述的一种常关型SiC基DMOSFET器件，其特征在于：还包括pad金属层，所述pad金属层覆盖所述绝缘物质层，且与所述源电极接触互连。
3.如权利要求1所述的一种常关型SiC基DMOSFET器件，其特征在于：所述p well区的顶部超过所述2D高迁移率电传输层的底部，所述p well区的底部内置于所述n-型漂移层。
4.如权利要求1所述的一种常关型SiC基DMOSFET器件，其特征在于：所述栅电极接触为分裂栅结构，且不存在于所述JFET区的竖直上方。
5.一种常关型SiC基DMOSFET器件的制备方法，其特征在于：包括：
步骤S1、清洗SiC外延材料基片；
步骤S2、在所述SiC外延材料基片的上表面制成2D高迁移率电传输层；
步骤S3、在所述SiC外延材料基片与所述2D高迁移率电传输层之间制成复数个呈周期排列的p well区；
步骤S4、在所述2D高迁移率电传输层中自对准注入p+型超短沟道层，并形成n++型掺杂区；
步骤S5、在所述n++型掺杂区中制成p++型掺杂区；
步骤S6、制成栅介质，所述栅介质覆盖所述p++型掺杂区、所述n++型掺杂区、所述p+型超短沟道层以及所述2D高迁移率电传输层；
步骤S7、在所述栅介质的上表面制成栅电极接触；
步骤S8、在所述栅电极接触与所述栅介质的上表面制成绝缘物质层，再于所述绝缘物质层刻蚀形成接触通孔，在所述接触通孔中制成源电极接触，所述源电极接触位于所述n++型掺杂区与所述p++型掺杂区的上表面；
步骤S9、在所述SiC外延材料基片的下表面制成漏电极接触。
6.根据权利要求5所述的一种常关型SiC基DMOSFET器件的制备方法，其特征在于：所述步骤S2具体为：将二维同质材料或异质材料生长于所述SiC外延材料基片的上表面，所述二维同质材料或异质材料的厚度为5-200nm，制成2D高迁移率电传输层。
7.根据权利要求5所述的一种常关型SiC基DMOSFET器件的制备方法，其特征在于：在所述步骤S3中，所述p well区的顶部超过所述2D高迁移率电传输层的底部，所述p well区的底部内置于所述SiC外延材料基片。
8.根据权利要求5所述的一种常关型SiC基DMOSFET器件的制备方法，其特征在于：所述步骤S4具体为：先在所述2D高迁移率电传输层中掺杂制成p+型掺杂区，再于所述p+型掺杂区中掺杂制成n++型掺杂区，所述n++型掺杂区与所述2D高迁移率电传输层之间形成p+型超短沟道层。
9.根据权利要求8所述的一种常关型SiC基DMOSFET器件的制备方法，其特征在于：所述p+型超短沟道层横向长度为0.1-0.3μm，所述p+型超短沟道层和p+型掺杂区掺杂浓度相同，为1×1017cm-3～1×1019cm-3。
10.根据权利要求5所述的一种常关型SiC基DMOSFET器件的制备方法，其特征在于：在所述步骤S7中，制成的所述栅电极接触为分裂栅结构，且不存在于相邻p well区之间的JFET区的竖直上方，所述p+型超短沟道层的左右两边界位于所述栅电极接触的下方。
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