CN102244099A - 外延沟道的SiCIEMOSFET器件及制备方法 - Google Patents
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Abstract
本发明公开了一种外延沟道的SiC IEMOSFET器件及制作方法，主要解决现有SiC IEMOSFET器件沟道电子迁移率低，导体电阻大的问题。本发明的器件包括栅极(1)、SiO2隔离介质(2)、源极(3)、源区N+接触(4)、P+接触(5)、P-外延层(7)、JFET区域(8)、P阱(9)、N-漂移层(10)、N+衬底(11)和漏极(12)，其中：SiO2隔离介质(2)和JFET区域(8)之间设有一层厚度为0.1μm～0.2μm，氮离子掺杂浓度为3×1016cm-3的上外延沟道层(6′)，使得器件在工作状态下的导电沟道远离SiO2和SiC界面，减少表面散射对电子迁移率的影响。本发明具有沟道电子迁移率高，导通电阻低，功耗低的优点，可用于开关稳压电源、汽车电子以及功率放大器领域。
Description
技术领域
本发明属于微电子技术领域，涉及半导体器件，特别是一种外延沟道的SiCIEMOSFET器件及制备方法。
背景技术
SiC以其优良的物理化学特性和电学特性成为制造高温、大功率电子器件的一种最有优势的半导体材料，并且具有远大于Si材料的功率器件品质因子。SiC功率器件MOSFET的研发始于20世纪90年代，具有输入阻抗高、开关速度快、工作频率高、耐高温高压等一系列优点，已经在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛的应用。
然而，目前SiC功率MOSFET器件中SiC和SiO2的接触界面质量较差，高密度的界面态和界面粗糙导致器件沟道迁移率急剧降低、导通电阻迅速增大，甚至使基于SiC的器件的性能劣于基于Si的器件的性能。因此，通过改进工艺技术和器件结构来降低SiC和SiO2的接触界面粗糙度和界面态密度一直是比较活跃的课题。
离子注入及高温退火工艺是造成SiC MOSFET界面粗糙的主要原因。研究表明1600度左右的高温退火后表面的粗糙度会增加10倍以上。而严重的界面粗糙度还会导致栅氧化层的可靠性降低。双外延MOSFET通过p+和p-两次外延形成p阱，避免了离子注入工艺导致的界面粗糙及高浓度p型杂质对器件沟道迁移率的影响。但是p+外延之后的沟槽刻蚀所形成的界面凹槽会导致器件的击穿特性明显退化。为解决这一问题，SHINSUKE HARAD等人于2008年提出了一种IEMOSFET器件结构，如图1所示，它包括栅极1、SiO2隔离介质2、源极3、源区N+接触4、P+接触5、掩埋沟道区6、P-外延层7、JFET区域8、P阱9、N-漂移层10、N+衬底11和漏极12。这种IEMOSFET器件结构采用选择性离子注入形成p阱底部的p+层，然后外延形成p-层，避免了沟槽刻蚀的过程。并结合隐埋沟道结构，削弱了SiC和SiO2接触界面对沟道迁移率的影响，大幅降低了器件的导通电阻，击穿电压为1100V的器件导通电阻达到4.3mΩ·cm2。
采用这种结构和工艺虽然在一定程度上改善了器件的界面特性，但是由于器件的掩埋沟道6仍由离子注入形成，所带来的SiC和SiO2的接触界面粗糙以及高界面态密度等一系列问题，使得反型层电子迁移率大幅度降低、器件的导通电阻增大，严重的影响了器件的性能。
发明内容
本发明的目的在于保留上述IEMOSFET已有的优点，并对上述已有技术的缺点进行改进，提供一种外延沟道的SiC IEMOSFET器件及制备方法，以抑制离子注入工艺所带来的SiC和SiO2的接触界面粗糙以及高界面态密度对器件性能的影响，从而提高反型层电子迁移率，降低器件的导通电阻。
本发明的目的是这样实现的：
一.本发明的器件包括：栅极、SiO2隔离介质、源极、源区N+接触、P+接触、P-外延层、JFET区域、P阱、N-漂移层、N+衬底和漏极，其中，在SiO2隔离介质与JFET区域之间设有上外延沟道层，以保证器件在工作状态下的导电沟道深度，减少表面散射对迁移率的影响。
所述的上外延沟道层厚度为0.1μm～0.2μm，氮离子掺杂浓度为3×1016cm-3。
所述的上外延沟道层为氮离子掺杂，掺杂浓度为3×1016cm-3。
二.本发明的器件的制作方法，包括如下步骤：
(1)在N+碳化硅衬底样片上外延生长厚度为8～9μm、氮离子掺杂浓度为1×1015cm-3～2×1015cm-3的N-漂移层，其外延生长温度为1570℃，压力为100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为液态氮气；
(2)在氮离子掺杂的N-漂移层上进行三次或者四次铝离子选择性注入，形成深度为0.5μm，掺杂浓度为3×1018cm-3的P阱；
(3)在碳化硅样片的正面外延生长厚度为0.5μm、铝离子掺杂浓度为5×1015cm-3～1×1016cm-3的P-外延层，其外延生长温度为1570℃，压力为100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为三甲基铝；
(4)在P-外延层中间区域进行三次或者四次氮离子选择性注入，形成深度为0.5μm，掺杂浓度为1×1017cm-3的JFET区；
(5)在P-外延层的边缘区域进行三次或者四次铝离子选择性注入，形成深度为0.5μm，掺杂浓度为1×1019cm-3的P+接触；
(6)在P+接触边缘进行三次或者四次氮离子选择性注入，形成深度为0.25μm，掺杂浓度为1×1019cm-3的源区N+接触；
(7)在碳化硅样片的整个正面外延生长厚度为0.1μm～0.2μm、氮离子掺杂浓度为3×1016cm-3的上外延沟道层，其外延生长温度为1570℃，压力为100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为液态氮气；
(8)在碳化硅样片正面采用干氧氧化和湿氧氧化结合的氧化工艺形成50nm～100nm的SiO2隔离介质；
(9)在SiO2隔离介质上采用低压化学汽相淀积法淀积形成200nm的磷离子掺杂的多晶硅最为栅极，掺杂浓度为1×1020cm-3，淀积温度为600～650℃，淀积压强为60～80Pa，反应气体为硅烷和磷化氢，载运气体为氦气；
(10)在源区N+接触、P+接触上淀积300nm/100nm的Al/Ti合金，作为源极接触金属层，再在碳化硅样片背面淀积300nm/100nm的Al/Ti合金，作为漏极接触金属层，并在1100℃的氮气气氛中退火3分钟形成源极和漏极欧姆接触。本发明与现有技术相比具有如下优点：
1)本发明由于采用外延形成导电沟道，而不是采用离子注入形成，从而抑制了离子注入工艺所带来的SiC和SiO2的接触界面粗糙、低电子迁移率、高导通电阻的一系列问题。
2)本发明由于采用外延形成导电沟道，使得SiC和SiO2的接触界面粗糙度降低，从而降低表面散射对迁移率的影响，使得载流子迁移率大幅增大；同时也降低了器件的导通电阻，使得器件工作时的功耗降低，得到更好的器件性能。
3)本发明的上外延沟道层采用低掺杂外延，使得导电沟道具有一定的深度，从而降低了表面散射对迁移率的影响。
4)本发明在制造上采用外延工艺替代离子注入工艺形成导电沟道，工艺简单，易于实现。
附图说明
图1是SHINSUKE HARADA等提出的IEMOSFET器件结构示意图。
图2是本发明外延沟道的SiC IEMOSFET器件示意图。
图3是本发明的制作流程图。
具体实施方式
参照图2，本发明的器件结构包括：多晶硅栅1、SiO2隔离介质2、源极金属3、源区N+接触4、P+接触5、上外延沟道层6′、P-外延层7、JFET区域8、P阱9、N-漂移层10、N+衬底11和漏极12。
其中，N+衬底11为高掺杂的N型碳化硅衬底；N+衬底11上面是厚度为8～9μm、氮离子掺杂浓度为1×1015cm-3～2×1015cm-3的N-漂移层10；在N-漂移层10的左右上角是厚度为0.5μm、掺杂浓度为3×1018cm-3的P阱9，由三次或者四次铝离子选择性离子注入形成；N-漂移层10的中部上方区域是厚度为0.5μm，掺杂浓度为1×1017cm-3的JFET区域8，由三次或者四次氮离子选择性离子注入形成；JFET区域8左右相接的区域是厚度为0.5μm、铝离子掺杂浓度为1×1015cm-3～1×1016cm-3的P-外延层7；P阱9的边缘区域是厚度为0.5μm、掺杂浓度为1×1019cm-3的P+接触5，由三次或者四次铝离子选择性离子注入形成；靠近P+接触5的是厚度为0.25μm、掺杂浓度为1×1019cm-3的源区N+接触4，由三次或者四次氮离子选择性注入形成的；上外延沟道层6′为厚度为0.1μm～0.2μm、氮离子掺杂浓度为3×1016cm-3的N-外延层，该上外延沟道层6′位于JFET区域8之上；SiO2隔离介质2的厚度为50nm～100nm，位于上外延沟道层6′的上方；在SiO2隔离介质2的正上方是由淀积形成的厚度为200nm、磷离子掺杂浓度为1×1020cm-3的多晶硅栅1；源极金属3位于源区N+接触4和P+接触5的上方，通过淀积300nm/100nm的Al/Ti合金形成；漏极12位于碳化硅衬底11的背面，通过淀积300nm/100nm的Al/Ti合金形成。
参照图3，本发明的制作方法通过下面实施例说明。
实施例1
步骤1.在N+碳化硅衬底样片上外延生长N-漂移层。
对N+碳化硅衬底样片11采用RCA清洗标准进行清洗，然后在整个衬底表面外延生长厚度为8μm，氮离子掺杂浓度为1×1015cm-3的N-漂移层10，如图3a，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。
步骤2.四次铝离子选择性注入形成P阱。
(2.1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1.5μm的Al作为P阱9离子注入的阻挡层，通过光刻和刻蚀形成P阱注入区；
(2.2)在650℃的温度下对碳化硅样片正面进行四次Al离子注入，先后采用450keV、300keV、200keV和120keV的注入能量，将注入剂量为7.97×1013cm-2、4.69×1013cm-2、3.27×1013cm-2和2.97×1013cm-2的铝离子注入碳化硅样片，在P阱注入区形成深度为0.5μm，掺杂浓度为3×1018cm-3的P阱9，如图3b；
(2.3)采用磷酸去除碳化硅样片正面的Al；
(2.4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700℃氩气氛围中进行离子激活退火10min。
步骤3.外延生长P-外延层。
在碳化硅样片正面外延生长厚度为0.5μm，铝离子掺杂浓度为5×1015cm-3的P-外延层7，如图3c，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用三甲基铝。
步骤4.四次氮离子选择性注入形成JFET区。
(4.1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1μm的Al作为JFET区8离子注入的阻挡层，通过光刻和刻蚀形成JFET注入区；
(4.2)在500℃的温度下对碳化硅样片正面进行四次氮离子注入，先后采用380keV、250keV、150keV和80keV的注入能量，将注入剂量分别为1.66×1012cm-2、1.30×1012cm-2、1.02×1012cm-2和7.23×1011cm-2的氮离子注入到碳化硅样片，在JFET注入区形成深度为0.4μm，掺杂浓度为1×1017cm-3的JFET区8，如图3d；
(4.3)采用磷酸去除碳化硅样片正面的Al；
(4.4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700℃氩气氛围中进行离子激活退火10min。
步骤5.四次铝离子选择性注入形成P+接触。
(5.1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1.5μm的Al作为P+接触离子注入的阻挡层，通过光刻和刻蚀形成P+接触注入区；
(5.2)在650℃的温度下对碳化硅样片正面进行四次Al离子注入，先后采用450keV、300keV、200keV和120keV的注入能量，将注入剂量为2.63×1014cm-2、1.55×1014cm-2、1.08×1014cm-2和9.79×1013cm-2的铝离子，注入到碳化硅样片，在P+接触注入区形成深度为0.5μm，掺杂浓度为1×1019cm-3的P+接触5，如图3e；
(5.3)采用磷酸去除碳化硅样片正面的Al；
(5.4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700℃氩气氛围中进行离子激活退火10min。
步骤6.四次氮离子选择性注入形成源区N+接触。
(6.1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1μm的Al作为源区N+接触离子注入的阻挡层，通过光刻和刻蚀形成源区N+接触注入区；
(6.2)在500℃的温度下对碳化硅样片正面进行四次氮离子注入，先后采用200keV、140keV、100keV和65keV的注入能量，将注入剂量为1.49×1014cm-2、7.99×1013cm-2、7.25×1013cm-2和7.02×1013cm-2的氮离子，注入到碳化硅样片，在源区N+接触注入区形成深度为0.25μm，掺杂浓度为1×1019cm-3的源区N+接触4，如图3e；
(6.3)采用磷酸去除碳化硅样片正面的Al；
(6.4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护，然后在1700℃氩气氛围中进行离子激活退火10min。
步骤7.外延生长上外延沟道层。
在碳化硅样片正面外延生长厚度为0.1μm，氮离子掺杂浓度为3×1016cm-3的上外延沟道层6′，如图3f，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。
步骤8.氧化形成SiO2隔离介质。
(8.1)先在1200℃下干氧氧化一个小时之后，再在950℃下湿氧氧化一个小时，形成厚度为50nm的氧化膜；
(8.2)通过光刻、刻蚀形成SiO2隔离介质2，如图3g。
步骤9.淀积形成掺杂浓度为1×1020cm-3，厚度为200nm的磷离子重掺杂的多晶硅栅极。
用低压热壁化学气相淀积法在碳化硅样片正面淀积生长200nm的多晶硅，然后通过光刻、刻蚀保留住栅氧化膜上的多晶硅，形成磷离子掺杂浓度为1×1020cm-3，厚度为200nm的多晶硅栅极1，如图3h，其工艺条件是：淀积温度为600℃，淀积压强为60Pa，反应气体采用硅烷和磷化氢，载运气体采用氦气。
步骤10.淀积形成源极接触金属层和漏极接触金属层。
(10.1)对整个碳化硅样片的正面进行涂胶、显影，在源区N+接触和P+接触上方形成欧姆接触区域，淀积300nm/100nm的Al/Ti合金，之后通过超声波剥离使正面形成源极金属层3，如图3i；
(10.2)在衬底背面淀积300nm/100nm的Al/Ti合金，作为漏极金属层12，如图3i；
(10.3)在1100℃的氮气气氛中，对整个碳化硅样片退火3分钟，形成源、漏欧姆接触电极。
实施例2
第一步.在N+碳化硅衬底样片上外延生长N-漂移层。
对N+碳化硅衬底片11采用RCA清洗标准进行清洗，然后在整个衬底表面外延生长厚度为8.5μm，氮离子掺杂浓度为1.5×1015cm-3的N-漂移层10，如图3a，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。
第二步.三次铝离子选择性注入形成P阱。
(2.1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1.5μm的Al作为P阱9离子注入的阻挡层，通过光刻和刻蚀形成P阱注入区；
(2.2)在650℃的环境温度下对碳化硅样片正面进行三次Al离子注入，先后采用450keV、250keV和120keV的注入能量，将注入剂量为7.97×1013cm-2、6×1013cm-2和2.97×1013cm-2的铝离子注入碳化硅样片，在P阱注入区形成深度为0.5μm，掺杂浓度为3×1018cm-3的P阱9，如图3b；
(2.3)采用磷酸去除碳化硅样片正面的Al；
(2.4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700℃氩气氛围中进行离子激活退火10min。
第三步.外延生长P-外延层。
在碳化硅样片正面外延生长厚度为0.5μm，铝离子掺杂浓度为7×1015cm-3的P-外延层7，如图3c，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用三甲基铝。
第四步.三次氮离子选择性注入形成JFET区。
(4.1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1μm的Al作为JFET区8离子注入的阻挡层，通过光刻和刻蚀形成JFET注入区；
(4.2)在500℃的环境温度下对碳化硅样片正面进行三次氮离子注入，先后采用380keV、200keV和80keV的注入能量，将注入剂量分别为1.66×1012cm-2、2.50×1012cm-2和7.23×1011cm-2的氮离子注入到碳化硅样片，在JFET注入区形成深度为0.4μm，掺杂浓度为1×1017cm-3的JFET区8，如图3d；
(4.3)采用磷酸去除碳化硅样片正面的Al；
(4.4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700℃氩气氛围中进行离子激活退火10min。
第五步.三次铝离子选择性注入形成P+接触。
(5.1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1.5μm的Al作为P+接触离子注入的阻挡层，通过光刻和刻蚀形成P+接触注入区；
(5.2)在650℃的环境温度下对碳化硅样片正面进行三次Al离子注入，先后采用450keV、280keV和120keV的注入能量，将注入剂量为2.63×1014cm-2、2.55×1014cm-2和9.79×1013cm-2的铝离子，注入到碳化硅样片，在P+接触注入区形成深度为0.5μm，掺杂浓度为1×1019cm-3的P+接触5，如图3e；
(5.3)采用磷酸去除碳化硅样片正面的Al；
(5.4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700℃氩气氛围中进行离子激活退火10min。
第六步.三次氮离子选择性注入形成源区N+接触。
(6.1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1μm的Al作为源区N+接触离子注入的阻挡层，通过光刻和刻蚀形成源区N+接触注入区；
(6.2)在500℃的环境温度下对碳化硅样片正面进行三次氮离子注入，先后采用200keV、120keV和65keV的注入能量，将注入剂量为1.49×1014cm-2、8.5×1013cm-2和7.02×1013cm-2的氮离子，注入到碳化硅样片，在源区N+接触注入区形成深度为0.25μm，掺杂浓度为1×1019cm-3的源区N+接触4，如图3e；
(6.3)采用磷酸去除碳化硅样片正面的Al；
(6.4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护，然后在1700℃氩气氛围中进行离子激活退火10min。
第七步.外延生长上外延沟道层。
在碳化硅样片正面外延生长厚度为0.15μm，氮离子掺杂浓度为3×1016cm-3的上外延沟道层6′，如图3f，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。
第八步.氧化形成SiO2隔离介质。
(8.1)先在1200℃下干氧氧化两个小时之后，再在950℃下湿氧氧化一个小时，形成厚度为70nm的氧化膜；
(8.2)通过光刻、刻蚀形成SiO2隔离介质2，如图3g。
第九步.淀积形成掺杂浓度为1×1020cm-3，厚度为200nm的磷离子重掺杂的多晶硅栅极。
用低压热壁化学气相淀积法在碳化硅样片正面淀积生长200nm的多晶硅，然后通过光刻、刻蚀保留住栅氧化膜上的多晶硅，形成磷离子掺杂浓度为1×1020cm-3，厚度为200nm的多晶硅栅极1，如图3h，其工艺条件是：淀积温度为600℃，淀积压强为60Pa，反应气体采用硅烷和磷化氢，载运气体采用氦气。
第十步.淀积形成源极接触金属层和漏极接触金属层。
(10.1)对整个碳化硅样片的正面进行涂胶、显影，在源区N+接触和P+接触上方形成欧姆接触区域，淀积300nm/100nm的Al/Ti合金，之后通过超声波剥离使正面形成源极金属层3，如图3i；
(10.2)在衬底背面淀积300nm/100nm的Al/Ti合金，作为漏极金属层12，如图3i；
(10.3)在1100℃的氮气气氛中，对整个碳化硅样片退火3分钟，形成源、漏欧姆接触电极。
实施例3
步骤A.对N+碳化硅衬底片11采用RCA清洗标准进行清洗，然后在整个衬底表面外延生长厚度为9μm，氮离子掺杂浓度为2×1015cm-3的N-漂移层10，如图3a，外延生长条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。
步骤B.四次铝离子选择性注入形成P阱。
(B1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1.5μm的Al作为P阱9离子注入的阻挡层，通过光刻和刻蚀形成P阱注入区；
(B2)在650℃的环境温度下对碳化硅样片正面进行四次Al离子注入，先后采用450keV、300keV、200keV和120keV的注入能量，将注入剂量为7.97×1013cm-2、4.69×1013cm-2、3.27×1013cm-2和2.97×1013cm-2的铝离子注入碳化硅样片，在P阱注入区形成深度为0.5μm，掺杂浓度为3×1018cm-3的P阱9，如图3b；
(B3)采用磷酸去除碳化硅样片正面的Al；
(B4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1750℃氩气氛围中进行离子激活退火10min。
步骤C.在碳化硅样片正面外延生长厚度为0.5μm，铝离子掺杂浓度为1×1016cm-3的P-外延层7，如图3c，其外延生长工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用三甲基铝。
步骤D.四次氮离子选择性注入形成JFET区。
(D1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1μm的Al作为JFET区8离子注入的阻挡层，通过光刻和刻蚀形成JFET注入区；
(D2)在500℃的环境温度下对碳化硅样片正面进行四次氮离子注入，先后采用380keV、250keV、150keV和80keV的注入能量，将注入剂量分别为1.66×1012cm-2、1.30×1012cm-2、1.02×1012cm-2和7.23×1011cm-2的氮离子注入到碳化硅样片，在JFET注入区形成深度为0.4μm，掺杂浓度为1×1017cm-3的JFET区8，如图3d；
(D3)采用磷酸去除碳化硅样片正面的Al；
(D4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1750℃氩气氛围中进行离子激活退火10min。
步骤E.进行四次铝离子选择性注入，形成P+接触。
(E1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1.5μm的Al作为P+接触离子注入的阻挡层，通过光刻和刻蚀形成P+接触注入区；
(E2)在650℃的环境温度下对碳化硅样片正面进行四次Al离子注入，先后采用450keV、300keV、200keV和120keV的注入能量，将注入剂量为2.63×1014cm-2、1.55×1014cm-2、1.08×1014cm-2和9.79×1013cm-2的铝离子，注入到碳化硅样片，在P+接触注入区形成深度为0.5μm，掺杂浓度为1×1019cm-3的P+接触5，如图3e；
(E3)采用磷酸去除碳化硅样片正面的Al；
(E4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1750℃氩气氛围中进行离子激活退火10min。
步骤F.进行四次氮离子选择性注入，形成源区N+接触。
(F1)通过低压热壁化学气相淀积法在碳化硅样片正面淀积一层厚度为1μm的Al作为源区N+接触离子注入的阻挡层，通过光刻和刻蚀形成源区N+接触注入区；
(F2)在500℃的环境温度下对碳化硅样片正面进行四次氮离子注入，先后采用200keV、140keV、100keV和65keV的注入能量，将注入剂量为1.49×1014cm-2、7.99×1013cm-2、7.25×1013cm-2和7.02×1013cm-2的氮离子，注入到碳化硅样片，在源区N+接触注入区形成深度为0.25μm，掺杂浓度为1×1019cm-3的源区N+接触4，如图3e；
(F3)采用磷酸去除碳化硅样片正面的Al；
(F4)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护，然后在1750℃氩气氛围中进行离子激活退火10min。
步骤G.在碳化硅样片正面外延生长厚度为0.2μm，氮离子掺杂浓度为3×1016cm-3的上外延沟道层6′，如图3f，其外延生长工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。
步骤H.氧化形成SiO2隔离介质。
(H1)先在1200℃下干氧氧化三个半小时之后，再在950℃下湿氧氧化一个小时，形成厚度为100nm的氧化膜；
(H2)通过光刻、刻蚀形成SiO2隔离介质2，如图3g。
步骤I.淀积形成掺杂浓度为1×1020cm-3，厚度为200nm的磷离子重掺杂的多晶硅栅极。
用低压热壁化学气相淀积法在碳化硅样片正面淀积生长200nm的多晶硅，然后通过光刻、刻蚀保留住栅氧化膜上的多晶硅，形成磷离子掺杂浓度为1×1020cm-3，厚度为200nm的多晶硅栅极1，如图3h，其淀积工艺条件是：淀积温度为600℃，淀积压强为60Pa，反应气体采用硅烷和磷化氢，载运气体采用氦气。
步骤J.淀积形成源极接触金属层和漏极接触金属层。
(J1)对整个碳化硅样片的正面进行涂胶、显影，在源区N+接触和P+接触上方形成欧姆接触区域，淀积300nm/100nm的Al/Ti合金，之后通过超声波剥离使正面形成源极金属层3，如图3i；
(J2)在衬底背面淀积300nm/100nm的Al/Ti合金，作为漏极金属层12，如图3i；
(J3)在1100℃的氮气气氛中，对整个碳化硅样片退火3分钟，形成源、漏欧姆接触电极。
Claims (9)
1.一种外延沟道的SiC IEMOSFET器件，包括栅极(1)、SiO2隔离介质(2)、源极(3)、源区N+接触(4)、P+接触(5)、P-外延层(7)、JFET区域(8)、P阱(9)、N-漂移层(10)、N+衬底(11)和漏极(12)，其特征在于：在SiO2隔离介质(2)与JFET区域(8)之间设有上外延沟道层(6′)，以保证器件在工作状态下的导电沟道深度，减少表面散射对迁移率的影响。
2.根据权利要求1所述的外延沟道的SiC IEMOSFET器件，其特征是，所述上外延沟道层(6′)的厚度为0.1μm～0.2μm。
3.根据权利要求1所述的外延沟道的SiC IEMOSFET器件，其特征是，所述上外延沟道层(6′)为氮离子掺杂，掺杂浓度为3×1016cm-3。
4.一种制备外延沟道的SiC IEMOSFET器件的方法，包括以下步骤：
(1)在N+碳化硅衬底样片上外延生长厚度为8～9μm、氮离子掺杂浓度为1×1015cm-3～2×1015cm-3的N-漂移层，其外延生长温度为1570℃，压力为100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为液态氮气；
(2)在氮离子掺杂的N-漂移层上进行三次或者四次铝离子选择性注入，形成深度为0.5μm，掺杂浓度为3×1018cm-3的P阱；
(3)在碳化硅样片的正面外延生长厚度为0.5μm、铝离子掺杂浓度为5×1015cm-3～1×1016cm-3的P-外延层，其外延生长温度为1570℃，压力为100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为三甲基铝；
(4)在P-外延层中间区域进行三次或者四次氮离子选择性注入，形成深度为0.5μm，掺杂浓度为1×1017cm-3的JFET区；
(5)在P-外延层的边缘区域进行三次或者四次铝离子选择性注入，形成深度为0.5μm，掺杂浓度为1×1019cm-3的P+接触；
(6)在P+接触边缘进行三次或者四次氮离子选择性注入，形成深度为0.25μm，掺杂浓度为1×1019cm-3的源区N+接触；
(7)在碳化硅样片的整个正面外延生长厚度为0.1μm～0.2μm、氮离子掺杂浓度为3×1016cm-3的上外延沟道层，其外延生长温度为1570℃，压力为100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为液态氮气；
(8)在碳化硅样片正面采用干氧氧化和湿氧氧化结合的氧化工艺形成50nm～100nm的SiO2隔离介质；
(9)在SiO2隔离介质上采用低压化学汽相淀积法淀积形成200nm的磷离子掺杂的多晶硅最为栅极，掺杂浓度为1×1020cm-3，淀积温度为600～650℃，淀积压强为60～80Pa，反应气体为硅烷和磷化氢，载运气体为氦气；
(10)在源区N+接触、P+接触上淀积300nm/100nm的Al/Ti合金，作为源极接触金属层，再在碳化硅样片背面淀积300nm/100nm的Al/Ti合金，作为漏极接触金属层，并在1100℃的氮气气氛中退火3分钟形成源极和漏极欧姆接触。
5.根据权利要求4所述的制备外延沟道的SiC IEMOSFET器件的方法，其中步骤(2)所述的在氮离子掺杂的N-漂移层上进行三次或者四次铝离子选择性注入，其工艺条件为：注入温度为650℃，离子激活退火温度为1700～1750℃，退火时间为10min。
6.根据权利要求4所述的制备外延沟道的SiC IEMOSFET器件的方法，其中步骤(4)所述的在P-外延层中间区域进行三次或者四次氮离子选择性注入，其工艺条件为：注入温度为500℃，离子激活退火温度为1700～1750℃，退火时间为10min。
7.根据权利要求4所述的制备外延沟道的SiC IEMOSFET器件的方法，其中步骤(5)所述的在P-外延层的边缘区域进行三次或者四次铝离子选择性注入，其工艺条件为：注入温度为650℃，离子激活退火温度为1700～1750℃，退火时间为10min。
8.根据权利要求4所述的制备外延沟道的SiC IEMOSFET器件的方法，其中步骤(6)所述的在P+接触边缘进行三次或者四次氮离子选择性注入，其工艺条件为：注入温度为500℃，离子激活退火温度为1700～1750℃，退火时间为10min。
9.根据权利要求4所述的制备外延沟道的SiC IEMOSFET器件的方法，其中步骤(8)所涉及的氧化工艺条件为：干氧氧化温度为1200℃，湿氧氧化温度为950℃。
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