JP2016157932A - 電力素子 - Google Patents

Abstract

【課題】高耐圧、低損失で安定に動作し、絶縁耐圧をよりいっそう向上させることができる電力素子を提供する。【解決手段】ダイヤモンド基板３４と、ダイヤモンド基板３４の表面側に形成された凹部１０と、凹部１０を覆う水素化層１６と、水素化層１６を被覆する保護膜２４と、ダイヤモンド基板３４の表面側に形成されたソース電極２２ａと、ダイヤモンド基板３４の裏面に形成されたドレイン電極２２ｂと、凹部１０内の保護膜２４に形成されたゲート電極２６ａを備える。【選択図】図１３

Description

本発明は、電力素子に関し、特にダイヤモンド半導体を用いた電力素子に関する。

電力素子は、電気機器の電力制御に不可欠であり、この電力素子の損失を低減することによって、エネルギー消費量を大幅に低減することができる。従来のシリコン素子より優れた特性（高耐圧性、低損失性）を備えた電力素子が得られる物質の一つとして、ダイヤモンドが知られている。ダイヤモンドはバンドギャップが大きく、ダイヤモンドを用いることによって、電力素子の小型化・低消費電力化・高効率化が可能である。

ダイヤモンド基板の表面を水素化して水素化層を形成することにより、その水素化層の直下に導電層が誘起される。この導電層は、電界効果トランジスタ（ＦＥＴ）動作に必要な高い導電性を有するものであり、将来の高効率電力素子への応用が期待されている。最近では、ダイヤモンド半導体表面の水素化層の上に保護膜を設けることによって、安定して動作する電力素子が提案されている（例えば、特許文献１）。

特開２０１４−６０３７７号公報

電力素子に対する要求は、よりいっそう厳しいものとなってきている。例えば、電力素子は、耐圧性が高く損失性が低いことに加えて、絶縁耐圧をよりいっそう向上させることが求められている。

そこで本発明は、高耐圧、低損失で安定に動作し、絶縁耐圧をよりいっそう向上させることができる電力素子を提供することを目的とする。

本発明に係る電力素子は、ダイヤモンド基板と、前記ダイヤモンド基板の厚さ方向に形成された水素化層と、前記水素化層を被覆する保護膜とを備えることを特徴とする。

本発明によれば、ダイヤモンド基板の厚さ方向に水素化層が形成されており、この水素化層は保護膜により被覆されている。保護膜で被覆されることにより水素化層は保護されているので、高耐圧、低損失で安定に動作する電力素子が得られる。水素化層は、ダイヤモンド基板の厚さ方向に存在していることから、本発明の電力素子においては、導電層（二次元正孔層）もダイヤモンド基板の厚さ方向に存在する。これによって、ゲート−ドレイン電極間距離が長くなるため、絶縁耐圧をよりいっそう向上させた電力素子を提供することができる。

本発明の第１実施形態に係る電力素子の外観図である。 本発明の第１実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図２Ａはダイヤモンド基板を形成した段階、図２Ｂは金属マスクを形成した段階、図２Ｃはダイヤモンド基板に凹部を形成した段階を示す図である。 本発明の第１実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図３Ａは金属マスクを除去した段階、図３Ｂはダイヤモンド膜および水素化層を形成した段階、図３Ｃは水素化層の所定の領域を酸素終端した段階を示す図である。 本発明の第１実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図４Ａはソース電極、ドレイン電極を形成した段階、図４Ｂは保護膜を形成した段階を示す図である。 本発明の第１実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図５Ａはソース電極、ドレイン電極の表面の一部を露出させた段階、図５Ｂはゲート電極が形成された段階を示す図である。 第１実施形態に係る電力素子の一例の動作特性を示すグラフであり、図６Ａはドレイン電流（Ｉds）のドレイン電圧（Ｖds）依存性を示し、図６Ｂはドレイン電流（Ids）のゲート電圧（Ｖgs）依存性を示す。 第１実施形態に係る電力素子の他の例の動作特性を示すグラフであり、図７Ａはドレイン電流（Ｉds）のドレイン電圧（Ｖds）依存性を示し、図７Ｂはドレイン電流（Ids）のゲート電圧（Ｖgs）依存性を示す。 本発明の第２実施形態に係る電力素子の構成を示す縦断面図である。 本発明の第２実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図９Ａはｐ^＋ダイヤモンド層の裏面にドレイン電極を形成した段階、図９Ｂはｐ^＋ダイヤモンド層の表面にアンドープダイヤモンド層を形成した段階、図９Ｃは金属マスクを形成した段階を示す図である。 本発明の第２実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図１０Ａはダイヤモンド基板に凹部を形成した段階、図１０Ｂは金属マスクを除去した段階、図１０Ｃはダイヤモンド膜および水素化層を形成した段階を示す図である。 本発明の第２実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図１１Ａは保護膜を形成した段階、図１１Ｂはフィラーを挿入した段階、図１１Ｃは金属膜を形成した段階を示す図である。 本発明の第２実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図１２Ａはゲート電極を埋め込み形成した段階、図１２Ｂは絶縁膜を形成した段階を示す図である。 本発明の第３実施形態に係る電力素子の構成を示す縦断面図である。 本発明の第３実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図１４Ａは金属マスクを形成した段階、図１４Ｂはダイヤモンド基板に凹部を形成した段階、図１４Ｃは金属マスクを除去した段階を示す図である。 本発明の第３実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図１５Ａはダイヤモンド膜および水素化層を形成した段階、図１５Ｂは保護膜を形成した段階、図１５Ｃは金属膜を形成した段階を示す図である。 本発明の第３実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図１６Ａはゲート電極を埋め込み形成した段階、図１６Ｂは絶縁膜を形成した段階を示す図である。 本発明の第４実施形態に係る電力素子の構成を示す縦断面図である。 本発明の第４実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図１８Ａはｐ^＋ダイヤモンド層の表面にダイヤモンドの積層体を形成した段階、図１８Ｂは金属マスクを形成した段階、図１８Ｃはダイヤモンド基板に凹部を形成した段階を示す図である。 本発明の第４実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図１９Ａはダイヤモンド膜および水素化層を形成した段階、図１９Ｂは保護膜を介して金属膜を形成した段階、図１９Ｃは埋め込まれたゲート電極上に絶縁膜を形成した段階を示す図である。 本発明の第５実施形態に係る電力素子の構成を示す縦断面図である。 本発明の第５実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図２１Ａは凹部が形成されたダイヤモンド基板にダイヤモンド膜および水素化層を形成した段階、図２１Ｂは水素化層の所定の領域を酸素終端した段階、図２１Ｃはソース電極を形成した段階を示す図である。 本発明の第５実施形態に係る電力素子の製造方法を段階的に示す縦断面図であり、図２２Ａは絶縁膜を形成した段階、図２２Ｂはソース電極の表面の一部を露出させた段階を示す図である。 第５実施形態に係る電力素子の一例の動作特性を示すグラフであり、図２３Ａはドレイン電流（Ｉds）のドレイン電圧（Ｖds）依存性を示し、図２３Ｂはブレークダウン電圧を示す。

以下、図面を参照して本発明の実施形態について詳細に説明する。

１．第１実施形態
（全体構成）
本発明の第１実施形態に係る電力素子３０の全体構成について、図１を参照して説明する。

本実施形態に係る電力素子３０は、窒素を高濃度で含み半絶縁性のｎ⁻ダイヤモンド層（以下、単にｎ⁻層とも称する）２上にアンドープダイヤモンド層４が形成されたダイヤモンド基板６を備えている。なお、窒素を高濃度で含むダイヤモンドは、Ｉｂ型と称されている。アンドープダイヤモンド層４は、マイクロ波励起プラズマを用いた化学気相堆積法（plasma-enhanced chemical vapor deposition：PECVD）により、ｎ⁻層２上にエピタキシャル成長させて形成されている。

ダイヤモンド基板６は表面に凹部１０を有し、この凹部１０の側面の一部には保護膜２４を介してゲート電極２６ａが形成されている。ダイヤモンド基板６の表面の所定の領域には、側面にゲート電極２６ａが形成された凹部１０を挟んで、ソース電極２２ａおよびドレイン電極２２ｂが形成されている。保護膜２４は、ゲート電極２６ａの下層でゲート絶縁膜として作用する。また、保護膜２４は、ソース電極２２ａ、ドレイン電極２２ｂの表面の一部を残して、ダイヤモンド基板６の表面を覆っている。

ゲート電極２６ａは、例えばアルミニウム（Ａｌ）を蒸着することにより形成することができる。ソース電極２２ａ、ドレイン電極２２ｂは、例えばチタン（Ｔｉ）膜と金（Ａｕ）膜とを順次蒸着した積層膜により形成することができる。

保護膜２４は、酸化アルミニウム（Ａｌ_２Ｏ_３）で形成されている。なお、保護膜２４の組成は、必ずしもＡｌ：Ｏ＝２：３となっている訳でないが、本明細書においては、簡略化のために同保護膜をＡｌ_２Ｏ_３と記す。

本実施形態の電力素子３０においては、保護膜２４は、ダイヤモンド基板６上の水素化層（図示せず）を被覆して保護するものである。ソース電極２２ａ、ドレイン電極２２ｂ以外の領域においては、凹部１０の側面および底面を含めて、Ｃ−Ｈ結合を有する水素化層が保護膜２４の下層に存在している。水素化層においては、ダイヤモンド結晶の表面が水素化されている。具体的には、ダイヤモンド結晶の表面の炭素原子のダングリングボンド、すなわち余った結合手（未結合手）に水素原子が結合している。水素化層の直下には、図示しない二次元正孔層が存在する。二次元正孔層は、高い導電性を有し、電界効果トランジスタのドリフト層として用いられる。こうした水素化層および二次元正孔層については、追って詳細に説明する。

（製造方法）
次に、本実施形態に係る電力素子３０の製造方法を説明する。

まず、窒素を高濃度に含み半絶縁性のダイヤモンド層（ｎ⁻層）２を、順次アンモニア・過酸化水素混合水溶液および塩酸・過酸化水素混合水溶液を用いて洗浄する。これらは、半導体装置の製造において通常行われる方法である。さらに、８０℃以上に加熱した硝酸・硫酸混合水溶液を用いて洗浄する。これにより、表面に残留している金属不純物、有機物およびグラファイト状の表面層を除去もしくは低減する。

洗浄後のｎ⁻層２の表面には、プラズマＣＶＤ法により、厚さ３〜１０μｍ程度の厚さのアンドープダイヤモンド層４をエピタキシャル成長させる。合成ガスとしては、水素（Ｈ_２ガス）と炭素源としてのメタン（ＣＨ_４）ガスとが用いられる。こうして、図２Ａに示すようなｎ⁻層２上にアンドープダイヤモンド層４が積層されたダイヤモンド基板６を得る。

ダイヤモンド基板６上には、図２Ｂに示すような金属マスク８を、Ａｕを用いてリフトオフ技術により形成する。具体的には、所定の領域に厚膜のレジストマスクを形成し、全面にスパッタリング法によりＡｕ膜を形成する。厚膜レジストマスクをアセトン等の有機溶媒を用いて除去すると、厚膜レジストマスク上のＡｕ膜もリフトオフにより除去されて金属マスク８が得られる。

さらに、Ｏ_２プラズマを用いた誘導結合型反応性イオンエッチング（Inductively Coupled Plasma Reactive Ion Etching：ICP-RIE）によりダイヤモンド基板６の表面を加工して図２Ｃに示すように凹部１０を形成する。その後、金エッチング液（関東化学（株）：ＡＵＲＵＭシリーズ）を用いて図３Ａに示すように金属マスク８を除去する。ダイヤモンド基板６に形成される凹部１０の寸法は、適宜設定することができる。例えば、凹部１０の深さｄ_１は、０．１〜１０μｍ程度、好ましくは１．２〜２．４μｍ程度とすることができる。凹部１０の幅ｗ_１は、１〜５０μｍ程度、好ましくは５〜２０μｍ程度とすることができる。凹部１０のアスペクト比（ｄ_１／ｗ_１）は、少なくとも０．１以上であることが好ましい。これは、基板上における少ない面積でチャネル長を十分に確保して、絶縁耐圧の向上を図るためである。凹部１０の底面とｎ⁻層２の表面との距離ｄ_０は、特に限定されない。場合によっては、凹部１０がｎ⁻層２に達していてもよい。

凹部１０が形成されたダイヤモンド基板６の全面には、図３Ｂに示すようにプラズマＣＶＤ法によりダイヤモンド膜１４をエピタキシャル成長させた後、ダイヤモンド膜１４の表面に水素化層１６を形成する。ダイヤモンド膜１４の厚さは、５０〜１０００ｎｍ程度とすることが好ましい。また、ダイヤモンド膜１４においては、窒素濃度をボロン濃度より低くすることが望ましい。ダイヤモンド膜１４における窒素濃度がボロン濃度より低いことは、後程で行う水素化処理により水素化層１６を形成し、その直下に二次正孔層を誘起するのに有利となる。水素化層１６は、４００〜７００℃（ここでは６００℃）に加熱しながら水素プラズマを照射することによって、ダイヤモンド膜１４の表面に形成される。なお、ダイヤモンド基板６上にエピタキシャル成長させたダイヤモンド膜１４は、透過型電子顕微鏡（Transmission Electron Microscope：TEM）観察により確認することができる。

水素化層１６の直下には、Ｃ−Ｈ結合と表面に吸着した大気中の不純物とによって、図示しない二次元正孔層が誘起される。二次元正孔層は、２次元正孔ガス(two dimensional hole gas：2DHG)とも称される。二次元正孔層は、正孔が二次元状に分布してなる導電層であり、一般的には５〜２０ｎｍの厚さを有する。このように形成される二次元正孔層は、高い導電性を有し、電界効果トランジスタのドリフト層として用いられる。

次いで、少なくとも凹部１０の側面および底面に形成された水素化層１６を覆って、図３Ｃに示すようにホトレジストマスク１２をホトリソグラフィー法により形成する。このように水素化層１６の所定の領域をホトレジストマスク１２で保護し、水素化層１６の露出部を酸素プラズマ装置（ここでは酸素プラズマアッシャー）により酸素終端して、酸素終端領域１８に変化させる。

その後、図４Ａに示すようなＡｕ／Ｔｉ積層膜からなるソース電極２２ａ、ドレイン電極２２ｂを、５０〜２００ｎｍ程度の厚さでリフトオフ技術により形成する。ソース電極２２ａ、ドレイン電極２２ｂは、例えば所定の領域にホトレジストマスクを形成し、Ｔｉ膜、Ａｕ膜を蒸着法により全面に順次堆積してＡｕ／Ｔｉ積層膜を得た後、ホトレジストマスクを除去して、所定領域以外のＡｕ／Ｔｉ積層膜のみを残すことにより形成することができる。酸素終端領域１８であったソース電極２２ａ、ドレイン電極２２ｂの下の領域には、４５０〜５００℃での加熱によって３ｎｍ程度の厚さのＴｉＣ膜２０が形成される。このＴｉＣ膜２０は、ソース／ドレイン領域として作用する。図示するように、酸素終端領域１８、ＴｉＣ膜２０上に形成されたソース電極２２ａ、ドレイン電極２２ｂ以外の領域には、凹部１０の側面および底面を含めて水素化層１６が露出している。

次いで、図４Ｂに示すように、保護膜２４としてのＡｌ_２Ｏ_３膜を１０〜４００ｎｍの厚さで全面に形成する。保護膜２４は、２００℃以上の高温で原子層堆積（Atomic Layer Deposition：ALD）法により形成することができる。具体的には、大気の混入を低減した状態、例えばロードロック装置を用い減圧した非酸化性雰囲気（ここでは窒素）中で、試料を反応室へ導入し、反応気体としてＡｌ源と酸化剤とを用いた４５０℃の熱処理によって、Ａｌ_２Ｏ_３膜が全面に堆積される。Ａｌ源としてはトリメチルアルミニウム（ＴＭＡ）が用いられ、酸化剤としてはＣ−Ｈ結合と吸熱反応をする反応種（ここではＨ_２Ｏ）が用いられる。熱処理時間は、適宜選択することができ、例えば２０分〜２０時間である。

図４Ｂに示すように、ダイヤモンド基板６の表面のみならず、凹部１０の側面および底面においても、水素化層１６は、保護膜２４に覆われて保護される。保護膜２４は、追って形成されるゲート電極の下層でゲート絶縁膜として作用する。

その後、ホトレジスト技術、エッチング技術により表面の保護膜をエッチングして、図５Ａに示すように、ソース電極２２ａ、ドレイン電極２２ｂの表面の一部を露出する。最後に、図５Ｂに示すように、保護膜２４の所定の領域にＡｌ膜を用いてゲート電極２６ａを５０ｎｍ程度の厚さで形成する。ゲート電極２６ａは、ゲート部以外の領域にレジストマスクを形成した後、Ａｌを全面に蒸着してＡｌ膜を得、ホトレジストマスクを除去して形成することができる。

以上の工程により、図５Ｂに示すような第１実施形態の電力素子３０が得られる。電力素子３０は、水素化層１６直下に誘起された二次元正孔層をチャネル層としたＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）である。この電力素子３０においては、ダイヤモンド膜１４を覆うゲート長Ｌ_Ｇは、例えば１〜２０μｍ程度とすることができる。また、電極間距離Ｌ_S-Dは、例えば１０〜５０μｍ程度とすることができる。上述したとおり、凹部１０の深さｄ_１は、例えば０．１〜１０μｍ程度とすることができる。

（作用および効果）
本実施形態に係る電力素子３０は、凹部１０を有するダイヤモンド基板６を備え、凹部１０の側面および底面には保護膜２４が形成されている。この保護膜２４は、ダイヤモンド基板６の凹部１０の側面および底面において、水素化層１６を被覆して保護するものである。凹部１０の側面および底面で保護膜２４に保護されている水素化層１６の直下には、二次元正孔層が誘起されている。本実施形態に係る電力素子３０においては、二次元正孔層は、ダイヤモンド基板６の主面に平行に存在し、さらに、ダイヤモンド基板６の厚さ方向にも存在することとなる。このため、ダイヤモンド基板６の厚さ方向の領域も伝導に寄与することができる。

これによって、本実施形態に係る電力素子３０においては、ゲート−ドレイン電極間距離Ｌ_Ｇ−Ｄが長くなるため、基板の単位面積当たりでの絶縁耐圧を向上させることが可能である。

また、水素化層１６は、凹部１０を有するダイヤモンド基板６上にエピタキシャル成長させたダイヤモンド膜１４の表面に形成されている。ダイヤモンド基板６の表面は、このダイヤモンド基板６に凹部１０を形成する際のエッチングによりダメージを受けて、酸素終端されている場合が多い。こうしたダイヤモンド基板６の表面にダイヤモンド膜１４が存在することによって、ダイヤモンド基板６の表面の影響を受けることなく安定した水素化層１６を確実に形成することができる。しかも、水素化層１６の直下に誘起される二次元正孔層の安定性も高い。

本実施形態においては、ＡＬＤ法により形成されたＡｌ_２Ｏ_３膜が保護膜２４として用いられている。ＡＬＤ法によって形成されるＡｌ_２Ｏ_３膜からなる保護膜２４は、ステップカバレッジに優れているので、ダイヤモンド基板６の凹部１０の側面の水素化層１６を確実に被覆して、保護することができる。しかも、Ａｌ_２Ｏ_３膜からなる保護膜は、非酸化性雰囲気中で形成されるので、水素化層１６が大気中の酸素の影響を受けることはない。水素化層１６の一部が消失することはなく、この水素化層１６の直下に誘起された二次元正孔層の導電性が低下することも避けられる。

したがって、本実施形態に係る電力素子３０は、高温での加熱後、もしくは高温環境下においても、良好な動作特性を有することができる。

なお、本実施形態に係る電力素子３０においては、ソース電極２２ａ、ドレイン電極２２ｂの下層にはＴｉＣ膜２０が形成されている。ここでのＴｉＣ膜２０は、二次元正孔層より極めて抵抗の低い、極浅のソース／ドレイン領域である。このような極浅の接合は、デバイスの微細化に伴うショートチャネル効果に対する耐性が強く、これによっても電力素子３０の特性が高められる。

ここで、第１実施形態に係る電力素子３０の一例の動作特性を図６に示す。図５Ｂにおける電極間距離Ｌ_Ｓ−Ｄは４０μｍとし、ゲート長Ｌ_Ｇは２０μｍとし、凹部１０の深さｄ_１は１．２μｍとした。図６Ａには、−１０Ｖから＋１０Ｖの間での２Ｖ毎のゲート電圧（Ｖ_ｇｓ）におけるドレイン電流（Ｉ_ｄｓ）のドレイン電圧（Ｖ_ｄｓ）依存性を示す。図６Ｂには、ドレイン電圧（Ｖ_ｄｓ）＝−１０Ｖにおけるドレイン電流（Ｉ_ｄｓ）のゲート電圧（Ｖ_ｇｓ）依存性を示す。図６Ａ，図６Ｂには、典型的なソースードレイン間の電圧に対する電流の特性が示されており、電力素子に電流が流れてスイッチとして機能することが表れている。

また、凹部１０の深さｄ_１を２．４μｍとした以外は、前述と同様の電力素子の動作特性を図７に示す。図７Ａには、−１０Ｖから＋１０Ｖの間での２Ｖ毎のゲート電圧（Ｖ_ｇｓ）におけるドレイン電流（Ｉ_ｄｓ）のドレイン電圧（Ｖ_ｄｓ）依存性を示す。図７Ｂには、ドレイン電圧（Ｖ_ｄｓ）＝−１０Ｖにおけるドレイン電流（Ｉ_ｄｓ）のゲート電圧（Ｖ_ｇｓ）依存性を示す。図７Ａ，図７Ｂにも、典型的なソースードレイン間の電圧に対する電流の特性が示されており、電力素子に電流が流れてスイッチとして機能することが表れている。

上記のように構成された電力素子は、電気機器の電力制御に不可欠なパワーデバイスに適用でき、ハイブリッド自動車などのモータ駆動やエアコンの制御機器に適用することができる。

２．第２実施形態
（全体構成）
次に、本発明の第２実施形態に係る電力素子４０の全体構成について、第１実施形態に係る電力素子３０と同様の構成について同様の符号を付した図８を参照して説明する。

本実施形態に係る電力素子４０は、ボロンを含有するｐ^＋ダイヤモンド層（以下、単にｐ^＋層とも称する）３２上にアンドープダイヤモンド層４が形成されたダイヤモンド基板３４と、ダイヤモンド基板３４の表面に形成されたＡｕ／Ｔｉ積層膜からなるソース電極２２ａと、ダイヤモンド基板３４の裏面に形成されたＡｕ／Ｔｉ積層膜からなるドレイン電極２２ｂとを備えている。

ダイヤモンド基板３４は凹部１０を有し、この凹部１０内には、シリコン酸化物からなる絶縁性のフィラー３６上に配置されたゲート電極２６ａが、Ａｌ_２Ｏ_３からなる保護膜２４を介して埋め込まれている。フィラー３６とｐ^＋層３２との間には保護膜２４が形成され、ゲート電極２６ａは絶縁膜３８によってソース電極２２ａから絶縁されている。

保護膜２４は、ダイヤモンド基板３４の凹部１０の側面および表面の一部において、水素化層１６を被覆して保護している。ダイヤモンド基板３４におけるアンドープダイヤモンド層４と水素化層１６との間には、エピタキシャル成長させて形成されたダイヤモンド膜１４が存在する。第１実施形態に係る電力素子３０と同様、第２実施形態に係る電力素子４０においても、水素化されたダイヤモンド膜１４の表面が、水素化層１６に相当する。

（製造方法）
次に本実施形態に係る電力素子４０の製造方法を説明する。

まず、図９Ａに示すように、ボロンを含有するダイヤモンド層（ｐ^＋層）３２の裏面にドレイン電極２２ｂを５００ｎｍ程度の厚さで形成する。ドレイン電極２２ｂは、蒸着法によりＴｉ膜、Ａｕ膜を順次積層したＡｕ／Ｔｉ積層膜により構成することができる。

裏面にドレイン電極２２ｂを有するｐ^＋層３２の表面には、第１実施形態の場合と同様の手法により、図９Ｂに示すように、３〜１０μｍ程度の厚さのアンドープダイヤモンド層４を形成する。ｐ^＋層３２とアンドープダイヤモンド層４とによって、本実施形態に係る電力素子４０におけるダイヤモンド基板３４が構成される。

ダイヤモンド基板３４の表面には、第１実施形態の場合と同様の手法により、Ａｕを用いて図９Ｃに示すような金属マスク８を形成する。

さらに、ICP-RIEによりダイヤモンド基板３４の表面を加工して図１０Ａに示すように凹部１０を形成した後、第１実施形態と同様の金エッチング液を用いて図１０Ｂに示すように金属マスク８を除去する。本実施形態においては、凹部１０の底面にはｐ^＋層３２が露出している。凹部１０の幅ｗ_２は適宜選択することができ、例えば１〜５０μｍ程度、好ましくは２〜１０μｍ程度とすることができる。凹部１０のアスペクト比（ｄ_２／ｗ_２）は、少なくとも１以上であることが好ましい。

次いで、第１実施形態の場合と同様の手法により、エピタキシャル成長によりダイヤモンド膜１４を成長させ、ダイヤモンド膜１４の表面に水素化層１６を形成する。第２実施形態においては、ダイヤモンド膜１４および水素化層１６は、図１０Ｃに示すように、凹部１０の底面のｐ^＋層３２上には形成されず、アンドープダイヤモンド層４の表面および側面に形成される。水素化層１６の直下には、第１実施形態の場合と同様、図示しない二次正孔層が５〜２０ｎｍの厚さで誘起される。

その後、図１１Ａに示すように、保護膜２４としてのＡｌ_２Ｏ_３膜を、凹部１０の側面および底面を含む全面に形成し、これにより水素化層１６を被覆して保護する。保護膜２４は、第１実施形態と同様の手法により、同様の厚さで形成することができる。

保護膜２４により側面および底面が覆われた凹部１０内には、絶縁材料としてのシリコン酸化物をスピンコート法、ＴＥＯＳ−ＣＶＤ法などにより堆積して、図１１Ｂに示すようにフィラー３６を形成する。十分な絶縁耐圧を確保するため、フィラー３６の表面とｐ^＋層３４との距離ｄ_ｆは、少なくとも３μｍ程度であることが好ましい。

フィラー３６が形成された凹部１０内、および凹部１０外の保護膜２４の上には、図１１Ｃに示すように、金属膜２６としてのＡｌ膜を形成する。ＣＭＰ（Chemical Mechanical Polishing）を行って凹部１０外の金属膜２６を保護膜２４とともに除去して、図１２Ａに示すように水素化層１６を露出させる。凹部１０内に保護膜２４を介して残置された金属膜２６が、ゲート電極２６ａとなる。ゲート電極２６ａに接している保護膜２４は、ゲート絶縁膜として作用する。

次いで、図１２Ｂに示すように、ゲート電極２６ａ上に絶縁膜３８を形成する。ここでの絶縁膜３８は、例えば２０Ｖ程度の電圧に耐えることが要求され、例えば１０〜２００ｎｍ程度の厚さとすることができる。こうした絶縁膜３８は、必ずしもＡＬＤ法により形成されたＡｌ_２Ｏ_３膜である必要はなく、ＳｉＯ_２等を絶縁材料として用いることができる。絶縁膜３８は、水素化層１６の上に選択的にホトレジストマスクを形成し、全面に絶縁材料を堆積した後、ホトレジストマスクを除去して形成することができる。水素化層１６および絶縁膜３８の全面には、Ｔｉ膜、Ａｕ膜を蒸着法により順次堆積して、Ａｕ／Ｔｉ積層膜からなるソース電極２２ａを５００ｎｍ程度の厚さで形成する。

以上の工程により、図８に示したような第２実施形態の電力素子４０が得られる。

（作用および効果）
本実施形態に係る電力素子４０は、凹部１０を有するダイヤモンド基板３４を備え、凹部１０の側面では、第１実施形態と同様、保護膜２４が水素化層１６を被覆して保護している。水素化層１６の直下には、ダイヤモンド基板３４の厚さ方向に二次元正孔層が誘起されていることから、本実施形態に係る電力素子４０においても、上記第１実施形態と同様の効果を得ることができる。

また、本実施形態に係る電力素子４０においては、ゲート電極２６ａがダイヤモンド基板３４内に埋め込まれていることから、単位セル面積を縮小することができる。これによって、オン抵抗を低減することが可能である。

さらに、第２実施形態に係る電力素子４０では、ゲート電極２６ａの下層に絶縁材料（シリコン酸化物）からなるフィラー３６が配置されている。この絶縁材料の熱伝導率が高いことから、効率的に放熱できるといった効果も得られる。

３．第３実施形態
（全体構成）
次に、本発明の第３実施形態に係る電力素子５０の全体構成について、第２実施形態に係る電力素子４０と同様の構成について同様の符号を付した図１３を参照して説明する。

本実施形態に係る電力素子５０は、ボロンを含有するｐ^＋ダイヤモンド層（以下、単にｐ^＋層とも称する）３２上にアンドープダイヤモンド層４が形成されたダイヤモンド基板３４と、ダイヤモンド基板３４の表面に形成されたＡｕ／Ｔｉ積層膜からなるソース電極２２ａと、ダイヤモンド基板３４の裏面に形成されたＡｕ／Ｔｉ積層膜からなるドレイン電極２２ｂとを備えている。

ダイヤモンド基板３４は凹部１０を有し、この凹部１０内には、Ａｌ_２Ｏ_３からなる保護膜２４を介してゲート電極２６ａが埋め込まれている。ゲート電極２６ａは絶縁膜３８によりソース電極２２ａから絶縁されている。

保護膜２４は、ダイヤモンド基板３４における凹部１０の側面および底面を被覆して、水素化層１６を保護している。水素化層１６とダイヤモンド基板３４との間には、エピタキシャル成長させて形成されたダイヤモンド膜１４が存在する。第１実施形態、第２実施形態と同様、水素化されたダイヤモンド膜１４の表面が、水素化層１６に相当する。

第３実施形態に係る電力素子５０は、ダイヤモンド基板３４に設けられた凹部１０がｐ^＋層３２に達しておらず、ゲート電極２６ａの下にフィラー３６が配置されていない点が、第２実施形態に係る電力素子４０とは異なっており、これ以外は、第２実施形態に係る電力素子４０と同様である。

（製造方法）
次に、本実施形態に係る電力素子５０の製造方法を説明する。

まず、第２実施形態と同様にして、裏面にドレイン電極２２ｂが形成されたダイヤモンド基板３４の表面に、図１４Ａに示すように金属マスク８を形成する。

次いで、ICP-RIEによりダイヤモンド基板３４の表面を加工して図１４Ｂに示すように凹部１０を形成した後、第１実施形態と同様の金エッチング液を用いて図１４Ｃに示すように金属マスク８を除去する。

本実施形態においては、凹部１０の深さｄ_３は、０．１〜５０μｍ程度、好ましくは１０〜３０μｍ程度とすることができる。凹部１０の幅ｗ_３は適宜選択することができ、例えば１〜５０μｍ程度、好ましくは２〜１０μｍ程度とすることができる。凹部１０のアスペクト比（ｄ_３／ｗ_３）は、少なくとも０．１以上であることが好ましい。これは、凹部１０底面からでなくダイヤモンド基板３４上面からｐ^＋層３２に直接伝導する伝導パスを抑制し、高いオン／オフ制御性を確保するためである。さらに、絶縁耐圧を向上させるために、凹部１０の底面とｐ^＋層３２との距離ｄ_４は、少なくとも１μｍ程度であることが好ましい。因みに、凹部１０の底面とｐ^＋層３２との距離ｄ_４を３μｍ以上として製造された電力素子は、３０００Ｖの電圧に耐えることができる。

次いで、第１実施形態の場合と同様の手法により、凹部１０が形成されたダイヤモンド基板３４の全面に、図１５Ａに示すようにダイヤモンド膜１４および水素化層１６を形成する。第１実施形態、第２実施形態の場合と同様、第３実施形態においても、水素化層１６の直下には、図示しない二次正孔層が５〜２０ｎｍの厚さで誘起される。水素化層１６の上には、図１５Ｂに示すように保護膜２４としてのＡｌ_２Ｏ_３膜を形成し、これにより水素化層１６を被覆して保護する。保護膜２４は、第１実施形態と同様の手法により、同様の厚さで全面に形成することができる。

保護膜２４が形成された凹部１０内、および凹部１０外の保護膜２４の上には、図１５Ｃに示すように、金属膜２６としてのＡｌ膜を形成する。ＣＭＰを行って凹部１０外の金属膜２６を保護膜２４とともに除去して、図１６Ａに示すように水素化層１６を露出させる。凹部１０内に残置された金属膜２６が、ゲート電極２６ａとなる。ゲート電極２６ａに接している保護膜２４は、ゲート絶縁膜として作用する。

次いで、図１６Ｂに示すように、ゲート電極２６ａ上に絶縁膜３８を形成する。絶縁膜３８は、第２実施形態の場合と同様の材料を用いて、同様の手法により形成することができる。その後、水素化層１６および絶縁膜３８の全面に、Ｔｉ膜、Ａｕ膜を蒸着法により順次堆積して、Ａｕ／Ｔｉ積層膜からなるソース電極２２ａを５００ｎｍ程度の厚さで形成する。

以上の工程により、図１３に示した第３実施形態の電力素子５０が得られる。

（作用および効果）
本実施形態に係る電力素子５０は、凹部１０を有するダイヤモンド基板３４を備え、凹部１０の側面では、第１実施形態と同様、保護膜２４が水素化層１６を被覆して保護している。水素化層１６の直下には、ダイヤモンド基板３４の厚さ方向に二次元正孔層が誘起されていることから、本実施形態に係る電力素子５０においても、上記第１実施形態と同様の効果を得ることができる。

また、本実施形態に係る電力素子５０においては、ゲート電極２６ａがダイヤモンド基板３４内に埋め込まれていることから、単位セル面積をよりいっそう縮小することができ、第２実施形態と同様の効果も得られる。

さらに、本実施形態に係る電力素子５０は、アンドープダイヤモンド層４の領域でキャリアはバルク伝導するため、キャリアは結晶中で電界集中を起こしにくく絶縁耐圧の向上が図りやすい。

４．第４実施形態
（全体構成）
次に、本発明の第４実施形態に係る電力素子６０の全体構成について、第３実施形態に係る電力素子５０と同様の構成について同様の符号を付した図１７を参照して説明する。

本実施形態に係る電力素子６０は、ボロンを含有するｐ^＋ダイヤモンド層（以下、単にｐ^＋層とも称する）３２上に、ダイヤモンドの積層体４６が設けられたダイヤモンド基板４４を備える。ダイヤモンド基板４４の表面には、Ａｕ／Ｔｉ積層膜からなるソース電極２２ａが形成され、ダイヤモンド基板４４の裏面には、Ａｕ／Ｔｉ積層膜からなるドレイン電極２２ｂが形成されている。

本実施形態においては、ダイヤモンドの積層体４６は、アンドープダイヤモンド層からなる第１の層４７と、第１の層４７上に積層されたｎ型ダイヤモンド層（以下、単にｎ層とも称する）からなる第２の層４８とから構成される。第２の層４８としてのｎ層は、ｎ型不純物、例えば窒素を含む半絶縁性のダイヤモンド層である。

ダイヤモンドの積層体４６における第１の層４７と第２の層４８との境界は、凹部１０の底面より上方に設けられているが、凹部１０の底面と同等の高さでもよい。

ダイヤモンド基板４４は凹部１０を有し、この凹部１０内には、Ａｌ_２Ｏ_３からなる保護膜２４を介してゲート電極２６ａが埋め込まれている。ゲート電極２６ａは絶縁膜３８によりソース電極２２ａから絶縁されている。

保護膜２４は、ダイヤモンド基板４４における凹部１０の側面および底面を被覆して、水素化層１６を保護している。水素化層１６とダイヤモンド基板４４との間には、エピタキシャル成長させて形成されたダイヤモンド膜１４が存在する。前述の実施形態と同様、水素化されたダイヤモンド膜１４の表面が、水素化層１６に相当する。

第４実施形態に係る電力素子６０は、ダイヤモンド基板４４が、アンドープダイヤモンド層からなる第１の層４７と、第１の層４７の上に積層されたｎ層からなる第２の層４８とのダイヤモンドの積層体４６を含む点が、第３実施形態に係る電力素子５０とは異なっており、これ以外は、第３実施形態に係る電力素子５０と同様である。

（製造方法）
次に、本実施形態に係る電力素子６０の製造方法を説明する。

図１８Ａに示すように、Ａｕ／Ｔｉ積層膜からなるドレイン電極２２ｂを裏面に有するｐ⁺層３２の表面に、アンドープダイヤモンド層からなる第１の層４７とｎ層からなる第２の層４８とを含むダイヤモンドの積層体４６を３〜１０μｍ程度の厚さで形成して、ダイヤモンド基板４４を得る。アンドープダイヤモンド層は、第１実施形態の場合と同様の方法で形成することができる。ｎ層を形成するには、ｎ型不純物源をさらに用いる。

ダイヤモンド基板４４上には、図１８Ｂに示すような金属マスク８を、第１実施形態の場合と同様にＡｕを用いてリフトオフ技術により形成する。ICP-RIEによりダイヤモンド基板４４の表面を加工して図１８Ｃに示すように凹部１０を形成した後、第１実施形態と同様の金エッチング液を用いて金属マスク８を除去する。

凹部１０が形成されたダイヤモンド基板４４の全面に、第１実施形態の場合と同様の手法により、図１９Ａに示すようにダイヤモンド膜１４および水素化層１６を形成する。前述の実施形態の場合と同様、水素化層１６の直下には、図示しない二次正孔層が５〜２０ｎｍの厚さで誘起される。水素化層１６の上には、図１９Ｂに示すように、保護膜２４を介して金属膜２６を形成する。保護膜２４および金属膜２６は、第３実施形態の場合と同様に形成することができる。

ＣＭＰにより凹部１０外の金属膜２６を保護膜２４とともに除去し、残置された金属膜２６からなるゲート電極２６ａ上に、図１９Ｃに示すように絶縁膜３８を形成する。絶縁膜３８は、第３実施形態の場合と同様の材料を用いて、同様の手法により形成することができる。その後、第３実施形態の場合と同様にしてソース電極２２ａを形成する。

以上の工程により、図１７に示した第４実施形態の電力素子６０が得られる。

（作用および効果）
本実施形態に係る電力素子６０は、凹部１０を有するダイヤモンド基板４４を備え、凹部１０の側面では、第１実施形態と同様、保護膜２４が水素化層１６を被覆して保護している。水素化層１６の直下には、ダイヤモンド基板３４の厚さ方向に二次元正孔層が誘起されていることから、本実施形態に係る電力素子６０においても、上記第１実施形態と同様の効果を得ることができる。

また、本実施形態に係る電力素子６０においては、ゲート電極２６ａがダイヤモンド基板４４内に埋め込まれていることから、単位セル面積をよりいっそう縮小することができ、第２実施形態、第３実施形態と同様の効果も得られる。

さらに、本実施形態に係る電力素子６０は、ダイヤモンド基板４４が、アンドープダイヤモンド層からなる第１の層４７と、ｎ層からなる第２の層４８とのダイヤモンドの積層体４６を備えているため、リーク電流をより確実に抑えることができる。

５．第５実施形態
（全体構成）
次に、本発明の第５実施形態に係る電力素子７０の全体構成について、第４実施形態に係る電力素子６０と同様の構成について同様の符号を付した図２０を参照して説明する。

本実施形態に係る電力素子７０は、ボロンを含有するｐ^＋ダイヤモンド層（以下、単にｐ^＋層とも称する）３２上に、ダイヤモンドの積層体４６が設けられたダイヤモンド基板４４を備える。ダイヤモンド基板４４の裏面には、Ａｕ／Ｔｉ積層膜からなるドレイン電極２２ｂが形成されている。

ダイヤモンドの積層体４６は、第４実施形態の場合と同様にアンドープダイヤモンド層からなる第１の層４７と、第１の層４７上に積層されたｎ型ダイヤモンド層（以下、単にｎ層とも称する）からなる第２の層４８とから構成される。

ダイヤモンド基板４４は表面に凹部１０を有し、この凹部１０の表面には、Ａｌ₂Ｏ₃からなる保護膜２４を介してゲート電極２６ａが形成されている。保護膜２４は、ダイヤモンド基板４４における凹部１０の側面および底面を被覆して、水素化層１６を保護している。水素化層１６とダイヤモンド基板４４との間には、エピタキシャル成長させて形成されたダイヤモンド膜１４が存在する。

ゲート電極２６ａが形成された凹部１０を挟むダイヤモンド基板４４の表面には、ＴｉＣ層２０を介して２つのソース電極２２ａが形成されている。ソース電極２２ａは、表面の一部を残して保護膜２４で覆われている。

（製造方法）
次に、本実施形態に係る電力素子７０の製造方法を説明する。

図２１Ａに示すように、裏面にドレイン電極２２ｂを有し、表面の所定の領域に凹部１０が形成されたダイヤモンド基板４４の全面に、第４実施形態の場合と同様の手法によりダイヤモンド膜１４および水素化層１６を形成する。前述の実施形態の場合と同様、水素化層１６の直下には、図示しない二次正孔層が５〜２０ｎｍの厚さで誘起される。

次いで、第１の実施形態の場合と同様の手法により、少なくとも凹部１０の側面および底面に形成された水素化層１６を覆って図２１Ｂに示すようなホトレジストマスク１２を形成し、水素化層１６の露出部を酸素終端領域１８に変化させる。

酸素終端領域１８上には、第１の実施形態の場合と同様の手法により、Ａｕ／Ｔｉ積層膜からなるソース電極２２ａを形成する。図２１Ｃに示すように、ソース電極２２ａの直下の酸素終端領域１８は、加熱によってＴｉＣ膜２０となる。酸素終端領域１８、ＴｉＣ膜２０上に形成されたソース電極２２ａ以外の領域には、凹部１０の側面および底面を含めて水素化層１６が露出している。

水素化層１６を含む全面には、図２２Ａに示すように保護膜２４としてのＡｌ_２Ｏ_３膜を形成する。保護膜２４は、第１実施形態と同様の手法により、同程度の厚さで形成することができる。図２２Ａに示すように、水素化層１６は、ダイヤモンド基板４４の表面に加え、凹部１０の側面および底面においても保護膜２４に覆われて保護される。保護膜２４は、追って形成されるゲート電極の下層でゲート絶縁膜として作用する。

その後、第１実施形態と同様の手法により保護膜２４の一部をエッチングして、図２２Ｂに示すようにソース電極２２ａの表面の一部を露出する。最後に、保護膜２４の所定の領域に、第１実施形態の場合と同様の手法によりゲート電極２６ａを形成して、図２０に示した本実施形態の電力素子７０が得られる。

（作用および効果）
本実施形態に係る電力素子７０は、凹部１０を有するダイヤモンド基板４４を備え、凹部１０の側面では、第１実施形態と同様、保護膜２４が水素化層１６を被覆して保護している。水素化層１６の直下には、ダイヤモンド基板３４の厚さ方向に二次元正孔層が誘起されていることから、本実施形態に係る電力素子７０においても、上記第１実施形態と同様の効果を得ることができる。

また、本実施形態に係る電力素子７０においては、ゲート電極２６ａがダイヤモンド基板４４内に埋め込まれていることから、単位セル面積をよりいっそう縮小することができ、第２実施形態、第３実施形態、第４実施形態と同様の効果も得られる。

さらに、本実施形態に係る電力素子７０は、ダイヤモンド基板４４が、アンドープダイヤモンド層からなる第１の層４７とｎ層からなる第２の層４８とのダイヤモンドの積層体４６を備えているため、第４実施形態と同様にリーク電流をより確実に抑えることができる。

ここで、第５実施形態に係る電力素子７０の一例の動作特性を図２３Ａ、図２３Ｂに示す。図２０における電極間距離Ｌ_１１は４０μｍとし、ダイヤモンド基板４４の表面におけるゲート電極２６ａの端部間の距離Ｌ_１２は２０μｍとした。凹部１０側面における水素化層１６の距離Ｗ_１１は１０μｍとし、凹部１０の深さｄ_１１は２．５μｍとした。第１の層４７の厚さｔ_１１は１μｍとし、第２の層４８の厚さｔ_１２は２μｍとした。ダイヤモンド膜１４の厚さは１００ｎｍとした。

図２３Ａには、−２０Ｖから＋４０Ｖの間のゲート電圧（Ｖgs）におけるドレイン電流（Ｉds）のドレイン電圧（Ｖds）依存性を示す。図２３Ａには、典型的なソースードレイン間の電圧に対する電流の特性が示されている。第５実施形態に係る電力素子７０は、ブレークダウン電圧が６３４Ｖ（図２３Ｂ）であり、高い耐圧性を有している。図２３Ａ，図２３Ｂから、本実施形態の電力素子７０に電流が流れてスイッチとして機能することが表れている。

６．変形例
本発明は上記実施形態に限定されるものではなく、本発明の趣旨の範囲内で適宜変更することが可能である。例えば、上記実施形態では、エッチングによりダイヤモンド基板に凹部を形成する際の金属マスクとしてＡｕ膜を用いたが、ダイヤモンド基板をエッチングから保護できる任意の金属、例えば、Ａｌ膜を金属マスクとして用いることもできる。また、凹部を形成するためにダイヤモンド基板のエッチングの際に用いるガスには、八フッ化プロパン（Ｃ_３Ｆ_８）ガス等のクリーニングガスが含有されていてもよい。

上記実施形態においては、水素化層は、凹部が形成されたダイヤモンド基板上にダイヤモンド膜をエピタキシャル成長させ、このダイヤモンド膜の表面に水素プラズマを照射することにより形成したが、水素プラズマ照射は必ずしも必要ではない。水素プラズマ照射を敢えて行わなくとも、ダイヤモンド膜の表面は十分な水素化がなされている場合も多い。これは、ダイヤモンド膜のエピタキシャル成長工程自体に水素化の作用が有るためであり、水素プラズマ照射を割愛することも可能である。この場合、ダイヤモンド膜のエピタキシャル成長自体が水素化処理工程を兼ねている。

凹部が形成されたダイヤモンド基板上にダイヤモンド膜をエピタキシャル成長させることなく、凹部が形成されたダイヤモンド基板の表面を水素終端することによって、ダイヤモンド基板の表面に水素化層を形成してもよい。この場合、水素化層は、凹部が形成されたダイヤモンド基板に水素プラズマを照射することによって、ダイヤモンド基板の表面に形成することができる。これにより、ダイヤモンド膜のエピタキシャル成長工程を省くことも可能となる。

また、上記実施形態においては、水素化層を被覆して保護する保護膜としてのＡｌ_２Ｏ_３膜を形成する際、非酸化性の雰囲気として窒素を用いたが、Ａｒ等の不活性気体、あるいは、窒素と不活性気体との混合気体を用いてもよい。Ａｌ_２Ｏ_３膜を形成するために酸化剤としてはＨ_２Ｏを用いたが、Ｃ−Ｈ結合と吸熱反応をする任意の反応種を酸化剤として用いることができる。例えば、メタノール（ＣＨ_４Ｏ）、エタノール（Ｃ_２Ｈ_６Ｏ）、プロパノール（Ｃ_３Ｈ_８Ｏ）、ブタノール（Ｃ_４Ｈ_１０Ｏ）等のアルコールを酸化剤として用いてもよい。

なお、水素化層の直下に誘起された二次元正孔層を確実に維持するために、保護膜は、高温加熱後もしくは高温動作時においても水素化層を保護できることが要求される。このような保護膜をステップカバレッジよく形成できれば、成膜方法はＡＬＤ法に限定されない。例えば、ＣＶＤ法により形成することとしてもよい。適切な保護膜が形成されれば、窒化アルミニウム（ＡｌＮ）を用いることもできる。

さらに、各種材料の変更も可能である。例えばゲート電極は、Ａｌ膜に限らず、Ａｕ膜、Ｗ膜により形成することもできる。

第２実施形態において、ゲート電極の下層に用いられるフィラーには、シリコン酸化物の他、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）等の絶縁材料を用いてもよい。

第２実施形態、第３実施形態、第４実施形態および第５実施形態においては、Ａｕ／Ｔｉ積層膜によりソース電極、ドレイン電極を形成したが、Ｔｉ膜は必ずしも必須ではない。Ａｕのみを蒸着してソース電極、ドレイン電極を形成することもできる。

第４実施形態、第５実施形態においては、ダイヤモンドの積層体４６を構成する第１の層４７としてｐ型ダイヤモンド層を用いてもよい。ｐ型ダイヤモンド層は、例えばボロン等のｐ型不純物源を用いて、一般的な方法により形成することができる。

上述したとおり、本発明においては、ダイヤモンド基板の厚さ方向の領域を伝導に用いるものである。上記実施形態では、ダイヤモンド基板に設けた凹部の側面に水素化層を形成することによって、ダイヤモンド基板の厚さ方向に二次元正孔層を誘起したが、水素化層の形成方法はこれに限定されない。水素化層は、ダイヤモンド基板の厚さ方向に存在していればよく、任意の方法により形成してダイヤモンド基板の厚さ方向に二次元正孔層を誘起し、本発明の電力素子を得ることができる。

２ ：ｎ⁻ダイヤモンド層
４ ：アンドープダイヤモンド層
６，３４，４４ ：ダイヤモンド基板
１４ ：ダイヤモンド膜
１６ ：水素化層
２２ａ ：ソース電極
２２ｂ ：ドレイン電極
２４ ：保護膜
２６ａ ：ゲート電極
３２ ：ｐ^＋ダイヤモンド層
３８ ：絶縁膜
３０，４０，５０，６０，７０ ：電力素子

Claims (5)

1. ダイヤモンド基板と、前記ダイヤモンド基板の厚さ方向に形成された水素化層と、前記水素化層を被覆する保護膜とを備えることを特徴とする電力素子。
2. 前記ダイヤモンド基板と前記保護膜との間に、エピタキシャル成長させて形成したダイヤモンド膜をさらに備え、
   前記水素化層は、前記ダイヤモンド膜の表面を水素化することにより形成されたものであることを特徴とする請求項１記載の電力素子。
3. 前記エピタキシャル成長させて形成したダイヤモンド膜の厚さは、５０〜１０００ｎｍであることを特徴とする請求項２記載の電力素子。
4. 前記保護膜は、酸化アルミニウム膜で形成されていることを特徴とする請求項１〜３のいずれか１項記載の電力素子。
5. 前記ダイヤモンド基板は、アンドープダイヤモンド層またはｐ型ダイヤモンド層からなる第１の層と、前記第１の層の上に積層され、ｎ型ダイヤモンド層からなる第２の層とのダイヤモンドの積層体を備えることを特徴とする請求項１〜４のいずれか１項記載の電力素子。
   

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