JP7084030B2 - ダイヤモンド電界効果トランジスタ及びその製造方法 - Google Patents
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Description
(第1実施形態)
図1は第1実施形態のダイヤモンド電界効果トランジスタを示す断面図、図2は図1のダイヤモンド電界効果トランジスタを上側からみた平面図である。図4~図14は第1実施形態のダイヤモンド電界効果トランジスタの製造方法を説明するための図である。
図20及び図21は第2実施形態のダイヤモンド電界効果トランジスタを説明するための図、図22~図26は第2実施形態のダイヤモンド電界効果トランジスタの製造方法を説明するための図である。第2実施形態では、第1実施形態と同一要素には同一符号を付してその詳しい説明を省略する。
Claims (7)
- ダイヤモンド基板と、
前記ダイヤモンド基板の上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記ダイヤモンド基板の領域に形成された水素化層と、
前記水素化層の上面に接して形成された補助絶縁層と、
前記補助絶縁層の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成され、平面視で前記補助絶縁層に重なって配置されたゲート電極と
を有し、
前記補助絶縁層は、シリコン酸化層であることを特徴とするダイヤモンド電界効果トランジスタ。 - 前記補助絶縁層は前記水素化層上の一部の領域に配置され、平面視で前記ゲート電極は前記補助絶縁層の全体に重なって配置されていることを特徴とする請求項1に記載のダイヤモンド電界効果トランジスタ。
- 前記ゲート絶縁層は、前記水素化層上の一部の領域に開口部が配置された第1ゲート絶縁層と、前記開口部を埋め込んで前記第1ゲート絶縁層の上に配置された第2ゲート絶縁層とから形成され、
前記補助絶縁層は、前記第1ゲート絶縁層の開口部の底に配置されていることを特徴とする請求項2に記載のダイヤモンド電界効果トランジスタ。 - 前記補助絶縁層は、前記ソース電極及び前記ドレイン電極を除く前記ダイヤモンド基板の領域に形成されることで、前記水素化層上の全体に配置され、
前記ゲート電極は平面視で前記水素化層上の全体に重なって配置されていることを特徴とする請求項1に記載のダイヤモンド電界効果トランジスタ。 - ダイヤモンド基板の上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極の間の前記ダイヤモンド基板の領域を水素終端して水素化層を形成する工程と、
前記水素化層の上面に接する補助絶縁層を形成する工程と、
前記補助絶縁層の上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に、平面視で前記補助絶縁層に重なるようにゲート電極を形成する工程と
を有し、
前記補助絶縁層を形成する工程は、
前記水素化層の上にシリコン層を形成し、前記シリコン層を酸化することを含むことを特徴とするダイヤモンド電界効果トランジスタの製造方法。 - 前記補助絶縁層を形成する工程の前に、前記水素化層上の一部の領域に開口部が設けられた第1ゲート絶縁層を形成する工程を有し、
前記補助絶縁層を形成する工程において、前記第1ゲート絶縁層の開口部に前記補助絶縁層を形成し、
前記補助絶縁層を形成する工程の後に、前記補助絶縁層及び前記第1ゲート絶縁層の上に第2ゲート絶縁層を形成する工程を有し、
前記ゲート絶縁層は、前記第1ゲート絶縁層と前記第2ゲート絶縁層とから形成されることを特徴とする請求項5に記載のダイヤモンド電界効果トランジスタの製造方法。 - 前記補助絶縁層を形成する工程において、
前記補助絶縁層は、前記ソース電極及び前記ドレイン電極を除く前記ダイヤモンド基板の領域に形成されることで、前記水素化層上の全体に配置され、
前記ゲート電極を形成する工程において、
前記ゲート電極は平面視で前記水素化層上の全体に重なって配置されることを特徴とする請求項5に記載のダイヤモンド電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2018161761A JP7084030B2 (ja) | 2018-08-30 | 2018-08-30 | ダイヤモンド電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
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JP2020035917A JP2020035917A (ja) | 2020-03-05 |
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JP2018161761A Active JP7084030B2 (ja) | 2018-08-30 | 2018-08-30 | ダイヤモンド電界効果トランジスタ及びその製造方法 |
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JP (1) | JP7084030B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7491547B2 (ja) | 2020-03-10 | 2024-05-28 | 学校法人早稲田大学 | ダイヤモンド電界効果トランジスタ及びその製造方法 |
CN113690307B (zh) * | 2021-08-20 | 2023-04-14 | 电子科技大学 | 一种具有三叠层栅介质结构的金刚石场效应晶体管 |
CN113871464A (zh) * | 2021-08-27 | 2021-12-31 | 中国电子科技集团公司第十三研究所 | 硅终端金刚石场效应晶体管及其制备方法 |
CN113871465A (zh) * | 2021-08-27 | 2021-12-31 | 中国电子科技集团公司第十三研究所 | 一种金刚石场效应晶体管及制备方法 |
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JP2016145144A (ja) | 2015-01-28 | 2016-08-12 | パナソニックIpマネジメント株式会社 | ダイヤモンド積層構造、ダイヤモンド半導体形成用基板、ダイヤモンド半導体装置およびダイヤモンド積層構造の製造方法 |
JP2016157932A (ja) | 2015-02-25 | 2016-09-01 | 学校法人早稲田大学 | 電力素子 |
JP2017045897A (ja) | 2015-08-27 | 2017-03-02 | 学校法人早稲田大学 | ダイヤモンド電界効果トランジスタ及びその製造方法 |
JP2017050485A (ja) | 2015-09-04 | 2017-03-09 | 国立研究開発法人物質・材料研究機構 | ノーマリーオフ特性を有する水素化ダイヤモンドmisfetの製造方法 |
JP2018032662A (ja) | 2016-08-22 | 2018-03-01 | 国立大学法人名古屋大学 | ダイヤモンドコンタクト構造とこれを用いた電子素子 |
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2018
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2016157932A (ja) | 2015-02-25 | 2016-09-01 | 学校法人早稲田大学 | 電力素子 |
JP2017045897A (ja) | 2015-08-27 | 2017-03-02 | 学校法人早稲田大学 | ダイヤモンド電界効果トランジスタ及びその製造方法 |
JP2017050485A (ja) | 2015-09-04 | 2017-03-09 | 国立研究開発法人物質・材料研究機構 | ノーマリーオフ特性を有する水素化ダイヤモンドmisfetの製造方法 |
JP2018032662A (ja) | 2016-08-22 | 2018-03-01 | 国立大学法人名古屋大学 | ダイヤモンドコンタクト構造とこれを用いた電子素子 |
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---|---|
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