JP6015992B2 - 水素化アモルファスシリコン系膜を有する記憶素子 - Google Patents
水素化アモルファスシリコン系膜を有する記憶素子 Download PDFInfo
- Publication number
- JP6015992B2 JP6015992B2 JP2015513617A JP2015513617A JP6015992B2 JP 6015992 B2 JP6015992 B2 JP 6015992B2 JP 2015513617 A JP2015513617 A JP 2015513617A JP 2015513617 A JP2015513617 A JP 2015513617A JP 6015992 B2 JP6015992 B2 JP 6015992B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- amorphous silicon
- hydrogenated amorphous
- contact
- memory element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
- H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本発明は記憶素子に関する。
多層絶縁膜構造を利用した記憶素子の一つとしてＭＯＮＯＳメモリが実用化されている［非特許文献１］。このメモリの実用化された構造の一つとして、導電電極/シリコン酸化膜/シリコン窒化膜/シリコン酸化膜/シリコンであらわされる積層構造が知られている。該シリコンに接するシリコン酸化膜はシリコンとの界面の電子欠陥密度または界面準位密度の少ない熱酸化膜が使われてきた。この熱酸化膜は通常、シリコン表面を酸化性雰囲気中で高温(たとえば８００℃以上)に加熱することにより形成される。
T. Nozaki et al., "A 1 Mbit EEPROM with MONOS memory cell for semiconductor disk application", session 10-4, Symposium on VLSI Circuit, 1990.
一方、このＭＯＮＯＳメモリ(ここではＳは半導体を、Ｏはシリコン酸化膜を、Ｎはシリコン窒化膜を、Ｍは導電電極を示す。)の記憶手段(記憶に供される電荷を蓄積する手段)ＯＮＯを、
１)高温熱酸化に耐えられない半導体、たとえば、Ｇｅ、ＩｎＧａＡｓなどの化合物半導体、または有機物半導体上に形成するとき、
２)半導体がシリコンの場合でも、前後の製造プロセスの条件、それに使用する材料により、高温プロセスを使用出来ないとき、
たとえば真空蒸着などによりシリコン酸化膜を半導体上に形成すると、シリコン酸化膜の低温形成は可能であるが、半導体との界面欠陥密度または界面準位密度を小さくした良好な電子界面を実現することは困難であった。このため、良好な記憶素子の実現は困難であった。
高温プロセスが使用出来ないシリコンデバイス形成プロセスの例として、シリコンデバイスのパターンニングのために電子ビームリソグラフィを使用した場合が挙げられる。電子ビームリソグラフィの位置合わせマークは金などの重金属で半導体基板上に形成する必要があり、重金属の位置合わせマークを半導体基板上に形成したあとは、高温プロセスは使用できない。
１)高温熱酸化に耐えられない半導体、たとえば、Ｇｅ、ＩｎＧａＡｓなどの化合物半導体、または有機物半導体上に形成するとき、
２)半導体がシリコンの場合でも、前後の製造プロセスの条件、それに使用する材料により、高温プロセスを使用出来ないとき、
たとえば真空蒸着などによりシリコン酸化膜を半導体上に形成すると、シリコン酸化膜の低温形成は可能であるが、半導体との界面欠陥密度または界面準位密度を小さくした良好な電子界面を実現することは困難であった。このため、良好な記憶素子の実現は困難であった。
高温プロセスが使用出来ないシリコンデバイス形成プロセスの例として、シリコンデバイスのパターンニングのために電子ビームリソグラフィを使用した場合が挙げられる。電子ビームリソグラフィの位置合わせマークは金などの重金属で半導体基板上に形成する必要があり、重金属の位置合わせマークを半導体基板上に形成したあとは、高温プロセスは使用できない。
上記の課題を解決するために、本発明では、従来の熱酸化より低温で形成可能な、水素化アモルファスシリコン系膜と一層または多層の第１絶縁膜の積層構造を記憶手段として用いる。水素化アモルファスシリコン系膜を第１半導体領域の第１表面に接して設け、その水素化アモルファスシリコン系膜に接して一層または多層の第１絶縁膜を設け、更にその第１絶縁膜に接して第１導電膜を設ける構成を提供する。この構成により低温プロセスでも界面欠陥密度または界面準位密度の小さく、良好な電子界面を実現し、結果としてメモリウインドウが確保された記憶素子を提供することが出来る。
第１半導体領域１０はシリコン、ゲルマニウム、ＩｎＧａＡｓなど化合物半導体、有機半導体で構成することが出来る。
また、グラフェンなどカーボン系の半導体も第１半導体領域として使用できる。
また、グラフェンなどカーボン系の半導体も第１半導体領域として使用できる。
水素化アモルファスシリコン系膜としては
１）水素化アモルファスシリコンの原子構造へシリコンのほかに、
２）炭素(Ｃ)が導入された水素化アモルファスシリコンカーバイト膜、
３）水素化アモルファスシリコンの原子構造へシリコンのほかに酸素(Ｏ)が導入された水素化アモルファスシリコン酸化膜
を用いることができる。
この水素化アモルファスシリコン系膜はシリコン原子に結合したモノハイドライド(Ｓｉ-Ｈ)が離脱をしない温度、３５０℃以下の温度での製膜が望ましい。
製膜方法はプラズマＣＶＤ、触媒ＣＶＤ、光ＣＶＤ、マイクロ波励起のラディカル水素を用いたＣＶＤなどを用いることが出来る。
１）水素化アモルファスシリコンの原子構造へシリコンのほかに、
２）炭素(Ｃ)が導入された水素化アモルファスシリコンカーバイト膜、
３）水素化アモルファスシリコンの原子構造へシリコンのほかに酸素(Ｏ)が導入された水素化アモルファスシリコン酸化膜
を用いることができる。
この水素化アモルファスシリコン系膜はシリコン原子に結合したモノハイドライド(Ｓｉ-Ｈ)が離脱をしない温度、３５０℃以下の温度での製膜が望ましい。
製膜方法はプラズマＣＶＤ、触媒ＣＶＤ、光ＣＶＤ、マイクロ波励起のラディカル水素を用いたＣＶＤなどを用いることが出来る。
前記一層または多層の絶縁膜として、シリコン酸化膜、酸化アルミニウム膜、シリコン窒化膜、シリコン酸化膜/シリコン窒化膜、酸化アルミニウム膜/シリコン窒化膜などを用いることが出来る。この２層絶縁膜の例ではシリコン窒化膜が水素化アモルファスシリコン系膜に接する。
前記一層または多層の絶縁膜も３５０℃以下の温度で製膜することが望ましい。
シリコン酸化膜は電子ビーム蒸着などの真空蒸着法で製膜しても半導体表面への製膜ではないから界面準位密度発生は問題にならない。酸化アルミニウム膜はＡＬＤ(atomic layer deposition)、スパッタなどの３５０℃以下の低温プロセスで製膜することができる。
シリコン窒化膜は触媒ＣＶＤ、ＡＬＤ、プラズマＣＶＤなどにより３５０℃以下の低温プロセスで製膜することができる。
前記一層または多層の絶縁膜も３５０℃以下の温度で製膜することが望ましい。
シリコン酸化膜は電子ビーム蒸着などの真空蒸着法で製膜しても半導体表面への製膜ではないから界面準位密度発生は問題にならない。酸化アルミニウム膜はＡＬＤ(atomic layer deposition)、スパッタなどの３５０℃以下の低温プロセスで製膜することができる。
シリコン窒化膜は触媒ＣＶＤ、ＡＬＤ、プラズマＣＶＤなどにより３５０℃以下の低温プロセスで製膜することができる。
本発明の記憶素子は上記の解決手段を更に具体的に記述すれば、次の構成をとることが出来る。
（１）第１表面と第１導電形を有する第１半導体領域の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜を設け、更に該水素化アモルファスシリコン系膜に接して常誘電体の第１絶縁膜を設け、更に該第１絶縁膜に接して第１導電膜を設け、該第１導電膜と該第１半導体領域間に印加した電圧の変化に対して記憶機能を発現させたことを特徴とする記憶素子。
（２）前記水素化アモルファスシリコン系膜は水素化アモルファスシリコンであることを特徴とする(１)記載の記憶素子。
（３）前記水素化アモルファスシリコン系膜は水素化アモルファス炭化シリコンであることを特徴とする(１)記載の記憶素子。
（４）前記水素化アモルファスシリコン系膜は水素化アモルファス酸化シリコンであることを特徴とする(１)記載の記憶素子。
（１）第１表面と第１導電形を有する第１半導体領域の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜を設け、更に該水素化アモルファスシリコン系膜に接して常誘電体の第１絶縁膜を設け、更に該第１絶縁膜に接して第１導電膜を設け、該第１導電膜と該第１半導体領域間に印加した電圧の変化に対して記憶機能を発現させたことを特徴とする記憶素子。
（２）前記水素化アモルファスシリコン系膜は水素化アモルファスシリコンであることを特徴とする(１)記載の記憶素子。
（３）前記水素化アモルファスシリコン系膜は水素化アモルファス炭化シリコンであることを特徴とする(１)記載の記憶素子。
（４）前記水素化アモルファスシリコン系膜は水素化アモルファス酸化シリコンであることを特徴とする(１)記載の記憶素子。
（５）前記第１絶縁膜は酸化アルミニュウムであることを特徴とする(１)記載の記憶素子。
（６）前記第１絶縁膜はシリコン酸化膜であることを特徴とする(１)記載の記憶素子。
（７）前記第１絶縁膜はシリコン窒化膜であることを特徴とする(１)記載の記憶素子。
（８）前記第１絶縁膜は多層絶縁膜であることを特徴とする(１)記載の記憶素子。
（９）第１表面と第１導電形を有する第１半導体領域の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜を設け、更に該水素化アモルファスシリコン系膜に接して第１絶縁膜を設け、更に該第１絶縁膜に接して第１導電膜を設け、前記第１絶縁膜は多層絶縁膜であり、前記多層絶縁膜は酸化アルミニュウムとシリコン窒化膜であり、該シリコン窒化膜は前記水素化アモルファスシリコン系膜と接していることを特徴とする記憶素子。
（６）前記第１絶縁膜はシリコン酸化膜であることを特徴とする(１)記載の記憶素子。
（７）前記第１絶縁膜はシリコン窒化膜であることを特徴とする(１)記載の記憶素子。
（８）前記第１絶縁膜は多層絶縁膜であることを特徴とする(１)記載の記憶素子。
（９）第１表面と第１導電形を有する第１半導体領域の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜を設け、更に該水素化アモルファスシリコン系膜に接して第１絶縁膜を設け、更に該第１絶縁膜に接して第１導電膜を設け、前記第１絶縁膜は多層絶縁膜であり、前記多層絶縁膜は酸化アルミニュウムとシリコン窒化膜であり、該シリコン窒化膜は前記水素化アモルファスシリコン系膜と接していることを特徴とする記憶素子。
（１０）第１表面と第１導電形を有する第１半導体領域の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜を設け、更に該水素化アモルファスシリコン系膜に接して第１絶縁膜を設け、更に該第１絶縁膜に接して第１導電膜を設け、前記第１表面は前記第１半導体領域を第１半導体領域の延在する第１方向を軸として少なくとも一部囲む形状を有し、その部分での前記第１半導体領域の第１方向と直交する断面の外周は外に凸の形状を有することを特徴とする記憶素子。
ここで凸の形状とは円形、楕円形、多角形等、外側に凸部分を有する閉図形の一部である。
ここで凸の形状とは円形、楕円形、多角形等、外側に凸部分を有する閉図形の一部である。
（１１）前記第１導電膜は少なくとも対向する２辺を含む形状を有し、その２辺の両側に第１導電膜と離間して第２領域と第３領域を設けたことを特徴とする(１)記載の記憶素子。
この第２、第３領域は、それぞれ、前記第１導電膜をゲートとした電界効果トランジスタのドレイン、ソースのいずれかとして使うことが出来る。
この第２、第３領域は、それぞれ、前記第１導電膜をゲートとした電界効果トランジスタのドレイン、ソースのいずれかとして使うことが出来る。
（１２）前記第１半導体領域はさらに第２表面を有し、前記第１半導体領域の一部は該第２表面の少なくとも一部で絶縁基板に接して設けられていることを特徴とする(１)記載の記憶素子。
（１３）第１表面と第１導電形を有する第１半導体領域の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜を設け、更に該水素化アモルファスシリコン系膜に接して第１絶縁膜を設け、更に該第１絶縁膜に接して第１導電膜を設け、前記第１半導体領域はさらに第２表面を有し、前記第１半導体領域の一部は該第２表面の少なくとも一部で絶縁基板に接して設け、前記絶縁基板は導電基板上に第２絶縁膜を設け前記第１半導体領域は該第２絶縁膜に前記第２表面の少なくとも一部で接して設けられたことを特徴とする記憶素子。
（１３）第１表面と第１導電形を有する第１半導体領域の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜を設け、更に該水素化アモルファスシリコン系膜に接して第１絶縁膜を設け、更に該第１絶縁膜に接して第１導電膜を設け、前記第１半導体領域はさらに第２表面を有し、前記第１半導体領域の一部は該第２表面の少なくとも一部で絶縁基板に接して設け、前記絶縁基板は導電基板上に第２絶縁膜を設け前記第１半導体領域は該第２絶縁膜に前記第２表面の少なくとも一部で接して設けられたことを特徴とする記憶素子。
ここで導電基板は半導体、導体のいずれかを材料とする基板である。
この他絶縁基板はガラス、石英、サファイア、など無機絶縁材料、またはポリイミド、ポリスチレンなど有機絶縁材料から構成することもできる。有機絶縁材料シートの表面に無機絶縁薄膜を設けた絶縁基板は防湿、強度増強に有効である。
この他絶縁基板はガラス、石英、サファイア、など無機絶縁材料、またはポリイミド、ポリスチレンなど有機絶縁材料から構成することもできる。有機絶縁材料シートの表面に無機絶縁薄膜を設けた絶縁基板は防湿、強度増強に有効である。
（１４）前記第２領域または第３領域は半導体領域であることを特徴とする(１１)記載の記憶素子。
（１５）前記第２領域または第３領域は金属領域であることを特徴とする(１１)記載の記憶素子。
（１６）前記第２領域または第３領域はシリサイド領域であることを特徴とする(１１)記載の記憶素子。
（１５）前記第２領域または第３領域は金属領域であることを特徴とする(１１)記載の記憶素子。
（１６）前記第２領域または第３領域はシリサイド領域であることを特徴とする(１１)記載の記憶素子。
本発明の記憶素子は３５０℃以下の低温製造工程に好適である。したがって、たとえば、金などの重金属のアラインメントマークの必要な電子ビーム露光技術によりメモリ機能を有するデバイスを作成するときには望ましい素子である。第１半導体薄膜が結晶シリコンの場合、金は３７０℃以上の製造温度で合金を作ってしまうため、それ以上の温度が必要な製造技術は使えない。またガラス、有機フィルムへ形成された電子回路、ディスプレイ、センサにメモリの機能を付与することが出来、高機能化を計ることが出来る。
本発明の記憶素子の実施形態例、実施例を以下に示す。
図１は本発明の第１実施形態例の断面図である。１０は第１半導体領域、１１は第１半導体領域の第１表面、１１０は水素化アモルファスシリコン系膜、１２０は第１絶縁膜、１３０は第１導電膜を示す。１０、１１０、１２０、１３０で記憶素子の１つの単位を構成する。
図１は本発明の第１実施形態例の断面図である。１０は第１半導体領域、１１は第１半導体領域の第１表面、１１０は水素化アモルファスシリコン系膜、１２０は第１絶縁膜、１３０は第１導電膜を示す。１０、１１０、１２０、１３０で記憶素子の１つの単位を構成する。
水素化アモルファスシリコン系膜１１０は水素化アモルファスシリコン、水素化アモルファス炭化シリコンで構成することが出来る。さらに第１半導体領域がシリコン、ゲルマニウム、酸化を嫌わない化合物半導体、例えば酸化物半導体、ＳｉＣなど、の場合は水素化アモルファス酸化シリコン等で構成することが出来る。
水素化アモルファス炭化シリコン(a-SiC:H)の場合はＳｉＨ4、ＣＨ4、Ｈ2を原料ガスとしたプラズマCVDで製膜することが出来る。ＣＨ4ガスの量をＳｉＨ4ガスの量と同じレベルかそれ以上に調整することで、水素化アモルファスシリコン(a-Si:H)より桁違いに小さいコンダクタンスを有するａ-ＳｉＣ：Ｈを製膜することが出来る。水素化アモルファス酸化シリコン(a-SiO:H)はＳｉＨ4、ＣＯ2、Ｈ2を原料ガスとしたプラズマＣＶＤで製膜できる。
水素化アモルファス炭化シリコン(a-SiC:H)の場合はＳｉＨ4、ＣＨ4、Ｈ2を原料ガスとしたプラズマCVDで製膜することが出来る。ＣＨ4ガスの量をＳｉＨ4ガスの量と同じレベルかそれ以上に調整することで、水素化アモルファスシリコン(a-Si:H)より桁違いに小さいコンダクタンスを有するａ-ＳｉＣ：Ｈを製膜することが出来る。水素化アモルファス酸化シリコン(a-SiO:H)はＳｉＨ4、ＣＯ2、Ｈ2を原料ガスとしたプラズマＣＶＤで製膜できる。
図２は、図１の第１実施形態例において、水素化アモルファスシリコン系膜１１０として、触媒ＣＶＤにより室温に近い温度で製膜した厚さ１０ｎｍの水素化アモルファスシリコン(a-Si:H)を用いた記憶素子の第１実施例の第１導電膜-第１半導体領域間の電気容量(Ｃ)-電圧(Ｖｇ)メモリ特性である。ここでCは第１導電膜−第１半導体領域間電気容量、Ｖgは第１導電膜−第１半導体領域間電圧である。
この図２の実施例の水素化アモルファスシリコン系膜以外の材料は、
第１半導体領域１０：(１００)面の第１表面１１を有するｐ形１０Ωｃｍの結晶シリコン(c-Si)
第１絶縁膜１２０：ALDにより製膜した２０ｎｍ厚酸化アルミニウム、
第１導電膜１３０：電子ビーム蒸着された１５０ｎｍ厚金属アルミニウム膜、
である。
この記憶素子の単位が製造時に経験した最高温度は、酸化アルミニウム製膜時の温度２５０℃である。このため、水素化アモルファスシリコンのモノハイドライド(monohydride, Si-H)は脱離せず保存され、かつｃ‐Ｓｉ表面の界面準位密度も低く抑えることが出来る。このことは図２に同時に示した損失ファクター(dissipation factor、D)−電圧(Ｄ-Ｖｇ)特性で第１半導体領域の表面反転状態に対応する電圧範囲(図２で、電気容量値Ｃが小さい電圧範囲、矢印で示した部分)の損失ファクターＤの値が１よりはるかに小さいことからも実証されている。
この図２の実施例の水素化アモルファスシリコン系膜以外の材料は、
第１半導体領域１０：(１００)面の第１表面１１を有するｐ形１０Ωｃｍの結晶シリコン(c-Si)
第１絶縁膜１２０：ALDにより製膜した２０ｎｍ厚酸化アルミニウム、
第１導電膜１３０：電子ビーム蒸着された１５０ｎｍ厚金属アルミニウム膜、
である。
この記憶素子の単位が製造時に経験した最高温度は、酸化アルミニウム製膜時の温度２５０℃である。このため、水素化アモルファスシリコンのモノハイドライド(monohydride, Si-H)は脱離せず保存され、かつｃ‐Ｓｉ表面の界面準位密度も低く抑えることが出来る。このことは図２に同時に示した損失ファクター(dissipation factor、D)−電圧(Ｄ-Ｖｇ)特性で第１半導体領域の表面反転状態に対応する電圧範囲(図２で、電気容量値Ｃが小さい電圧範囲、矢印で示した部分)の損失ファクターＤの値が１よりはるかに小さいことからも実証されている。
図２のＣ-Ｖgメモリ特性では、±４Ｖのプログラム電圧に対してメモリウインドウが１.９Ｖであることを示している。この実施例の記憶素子の第１導電膜の電圧Ｖgを−Ｖｐｒｇと＋Ｖｐｒｇ(Ｖｐｒｇをプログラム電圧と呼ぶ)の間を往復させて得られたメモリウインドウＶｍｅｍの測定値を図３に示す。図３はＶｐｒｇが１ＶですでにＶｍｅｍ＝０.２Ｖが得られており、書き込みが行われていることを示している。従来のＭＯＮＯＳメモリに比べてプログラム電圧は非常に小さくなっている。
図４のＣ-Ｖgメモリ特性は図２の記憶素子の材料パラメータのうち、酸化アルミニウム膜の膜厚を１０ｎｍとした第２実施例の特性である。同じ±４Ｖのプログラム電圧に対してメモリウインドウは、１.９Ｖから１.２Ｖへ小さくなっているが十分応用価値はある。
図５のＣ-Ｖgメモリ特性は図２の記憶素子の材料パラメータのうち水素化アモルファスシリコン膜厚を８ｎｍとし、酸化アルミニウム膜厚を２２ｎｍとした第３実施例の特性である。±２Ｖのプログラム電圧で０.５Ｖのメモリウインドウが得られている。
図６のＣ-Ｖgメモリ特性は図２のメモリ素子の材料パラメータのうち水素化アモルファスシリコン膜厚を１３ｎｍとし、酸化アルミニウム膜厚を２２ｎｍとした第４実施例の特性である。±４Ｖのプログラム電圧で２.１Ｖのメモリウインドウが得られている。
水素化アモルファスシリコン系膜および酸化アルミニウムの膜はその膜厚が５ｎｍ以上になると１０ｎｍ膜厚のそれぞれと膜質が変わらないので、５ｎｍまで薄くしてもメモリヒステリシスが得られる。
図１の構成に更に第２領域２０、第３領域３０を設けて、電界効果メモリトランジスタとして機能させた本発明の記憶素子の第２実施様態の断面図を図７に示す。図で１３１、１３２は前記第１導電膜１３０の対向する２つの辺を示し、前記第１導電膜１３０の一方の一辺１３１側に該第２領域２０が前記第１半導体領域へ接して設けられ、該一方の辺に対抗する他方の辺１３２側に該第３領域が前記第１半導体領域へ接して設けられている。
該第２領域２０、第３領域３０は電界効果メモリトランジスタのソース、ドレインとして機能する。第１導電膜は電界効果メモリトランジスタのゲート電極として機能する。
前記第１半導体領域１０は必ずしも絶縁基板に接して設けられている必要はないが、この実施様態では前記第１半導体領域１０はさらに第２表面１２を有し、該第２表面で絶縁基板４０に接して設けられている。該絶縁基板４０はこの実施様態では導電性(半導体または導体からなる)基板４１の表面に第２絶縁膜４２が接して設けられ、前記第１半導体領域１０の第２表面１２が第２絶縁膜４２に接している。
この第２領域または第３領域は半導体領域、金属領域あるいはシリサイドとすることができる。
第１導電膜１３０、第１絶縁膜１２０、水素化アモルファスシリコン系膜１１０は第１図と同じである。
該第２領域２０、第３領域３０は電界効果メモリトランジスタのソース、ドレインとして機能する。第１導電膜は電界効果メモリトランジスタのゲート電極として機能する。
前記第１半導体領域１０は必ずしも絶縁基板に接して設けられている必要はないが、この実施様態では前記第１半導体領域１０はさらに第２表面１２を有し、該第２表面で絶縁基板４０に接して設けられている。該絶縁基板４０はこの実施様態では導電性(半導体または導体からなる)基板４１の表面に第２絶縁膜４２が接して設けられ、前記第１半導体領域１０の第２表面１２が第２絶縁膜４２に接している。
この第２領域または第３領域は半導体領域、金属領域あるいはシリサイドとすることができる。
第１導電膜１３０、第１絶縁膜１２０、水素化アモルファスシリコン系膜１１０は第１図と同じである。
図８は図７の構成を有する本発明の第５実施例のゲート電圧Ｖｇ変化に対する第２領域−第３領域間電流(ドレイン-ソース電流、Ｉｄｓ(Ｖｄｓ＝０.５Ｖのとき))変化(Ｉｄｓ-Ｖｇメモリ特性)を示す。±２Ｖのプログラム電圧で０.６Ｖ強のメモリウインドウが得られている。このメモリウインドウの値は図３のメモリウインドウのプログラム依存性から得られた値とほぼ一致する。
図８の特性を示した電界効果メモリトランジスタの構成要素のパラメータは、第１導電膜１３０、第１絶縁膜１２０、水素化アモルファスシリコン系膜１１０の材料、膜厚は図２の記憶素子と同じであり、第１半導体領域は２５ｎｍ厚のｐ形１０Ωｃｍ(１００)面ｃＳｉ薄膜、第２絶縁膜４２は１４５ｎｍ厚シリコン酸化膜、導電性基板４１は５Ωｃｍ(１００)面ｃＳｉであり、第２、第３領域を１４５ｎｍ厚アルミニウム膜である。
第１半導体領域の第２、第３領域を結ぶ線と直交する方向の幅は１２μｍであり、第１導電膜(ゲート電極)の第２、第３領域を結ぶ方向の長さは２μｍである。
図８の特性を示した電界効果メモリトランジスタの構成要素のパラメータは、第１導電膜１３０、第１絶縁膜１２０、水素化アモルファスシリコン系膜１１０の材料、膜厚は図２の記憶素子と同じであり、第１半導体領域は２５ｎｍ厚のｐ形１０Ωｃｍ(１００)面ｃＳｉ薄膜、第２絶縁膜４２は１４５ｎｍ厚シリコン酸化膜、導電性基板４１は５Ωｃｍ(１００)面ｃＳｉであり、第２、第３領域を１４５ｎｍ厚アルミニウム膜である。
第１半導体領域の第２、第３領域を結ぶ線と直交する方向の幅は１２μｍであり、第１導電膜(ゲート電極)の第２、第３領域を結ぶ方向の長さは２μｍである。
図７の電界効果メモリトランジスタの第１絶縁膜を多層構造とした本発明の記憶素子の第３実施様態の断面図を図９に示す。図９では第１絶縁膜１２０が第１水素化アモルファスシリコン系膜に接する絶縁膜１２１と第１導電膜に接する絶縁膜１２２の２層構造となっている。
図１０は図９の構成を有する本発明の第６実施例のゲート電圧変化に対する第２領域-第３領域間電流(ドレイン-ソース電流、Ｉｄｓ(Ｖｄｓ＝０.５Ｖのとき))変化(Ｉｄｓ-Ｖｇメモリ特性)を示す。±２Ｖのプログラム電圧で０.６Ｖのメモリウインドウが得られている。記憶の保持時間は第１絶縁膜が単層の図８の実施例よりも大きい。
図７の特性を示した電界効果メモリトランジスタの構成要素のパラメータは、第１絶縁膜を除いて、他は図８の実施例と同じである。
第１絶縁膜のうち第１導電膜に接する絶縁膜１２２は図８で使用されている２０ｎｍ厚酸化アルミニウム膜と同じものである。第１絶縁膜のうち第１水素化アモルファス膜に接する絶縁膜１２１は触媒ＣＶＤにより室温に近い温度で製膜した厚さ１０ｎｍの窒化シリコン膜である。
図７の特性を示した電界効果メモリトランジスタの構成要素のパラメータは、第１絶縁膜を除いて、他は図８の実施例と同じである。
第１絶縁膜のうち第１導電膜に接する絶縁膜１２２は図８で使用されている２０ｎｍ厚酸化アルミニウム膜と同じものである。第１絶縁膜のうち第１水素化アモルファス膜に接する絶縁膜１２１は触媒ＣＶＤにより室温に近い温度で製膜した厚さ１０ｎｍの窒化シリコン膜である。
図１１は第４実施様態の構造を示す。図７記載の番号は図１１でも同様な構成要素を示す。図１１では１で示される矢印は第１半導体領域の延在する第１方向を示す。
第１表面１１は、図１１において点線の囲み１３で示される部分で該第１方向を軸として前記第１半導体領域１０の一部を囲む形状を有する。図１１には２−２と記された二点鎖線で点線の囲み１３で示される部分が切断された断面図も同時に示されている。その部分での前記第１半導体薄膜の第１方向と直交する断面の外周は外に凸の形状を有している。図１１ではこの断面形状は台形であるが、該凸の形状は円形、楕円形、多角形等任意の閉図形の一部である。第１表面は該点線の囲み１３で示される部分で第１半導体薄膜をすべて囲んだ構造でもよい。図１１の実施様態の場合は台形の底面は前記第２表面となっているため、第１表面が第１半導体領域のすべてを囲んでいないので「一部を囲む」と記述しているが、該点線の囲み部分１３で第１半導体領域１０を絶縁基板４０と離間させ、第１表面で第１半導体領域のすべてを囲む構造とすることも出来る。
第１表面１１は、図１１において点線の囲み１３で示される部分で該第１方向を軸として前記第１半導体領域１０の一部を囲む形状を有する。図１１には２−２と記された二点鎖線で点線の囲み１３で示される部分が切断された断面図も同時に示されている。その部分での前記第１半導体薄膜の第１方向と直交する断面の外周は外に凸の形状を有している。図１１ではこの断面形状は台形であるが、該凸の形状は円形、楕円形、多角形等任意の閉図形の一部である。第１表面は該点線の囲み１３で示される部分で第１半導体薄膜をすべて囲んだ構造でもよい。図１１の実施様態の場合は台形の底面は前記第２表面となっているため、第１表面が第１半導体領域のすべてを囲んでいないので「一部を囲む」と記述しているが、該点線の囲み部分１３で第１半導体領域１０を絶縁基板４０と離間させ、第１表面で第１半導体領域のすべてを囲む構造とすることも出来る。
上記断面の凸形状を、図１１に示すように該断面と同一の面積を有する円形３で近似し、その半径をｒとしたとき、記憶をつかさどるキャリア電荷が保持される第１絶縁膜１２０と膜厚がｔ１の水素化アモルファスシリコン系膜１１０との界面の面積は第１表面の面積の(１＋ｔ１/ｒ)倍となるので、該界面での電界は図１，７に示された平坦な第１表面の場合の１/(１＋ｔ１/ｒ)と小さくなり、記憶の保持時間が大幅に向上する。(記憶保持時間は通常、界面電界の指数関数の逆数に依存する。)なお、第１絶縁膜内にキャリア電荷が蓄積される場合は更に記憶の保持時間が向上する。
図９のように第１絶縁膜を絶縁膜１２１、絶縁膜１２２と２層化した場合は、絶縁膜１２１と絶縁膜１２２の界面にもキャリア電荷を蓄積することができ、絶縁膜１２１の厚さをｔ１１とすると、その部分での電界の強さは１/(１＋(ｔ１＋ｔ１１＊ε１/ε１１)/ｒ)となる(ε１、ε１１は水素化アモルファスシリコン系膜１２０、絶縁膜１２１のそれぞれの誘電率)ので、絶縁膜１２１と絶縁膜１２２の界面に蓄積されたキャリア電荷の保持時間も大幅に改善される。
本発明は３５０℃以下の低温で記憶素子を実現できるので、ＬＳＩの多層配線の上に記憶素子層を集積して、集積密度の高いＬＳＩを構成することが出来る。さらに、このような構成により、メモリアレイを必要とするロジックブロックの直近に配置できるので高効率なシステム構成を有するＬＳＩの実現が可能である。しかも１トランジスタで１ビットのメモリが実現できるので高密度のメモリブロックの実現が可能である。
本発明の技術により、ガラス基板、有機フレキシブル基板上のディスプレイ回路またはセンサ回路に低温でメモリブロックが搭載できるので、信号処理にフレキシビリティを与えることが出来、携帯機器の高機能化が促進される。
本発明の技術により、ガラス基板、有機フレキシブル基板上のディスプレイ回路またはセンサ回路に低温でメモリブロックが搭載できるので、信号処理にフレキシビリティを与えることが出来、携帯機器の高機能化が促進される。
１ 第１方向を表す矢印
２←→２ 上記第１方向と直交する方向で、第１半導体領域を切断する線
３ 半導体領域の断面と同一の面積を有する円
１０ 第１半導体領域
１１ 第１表面(前記第１半導体領域の)
１２ 第２表面(前記第１半導体領域の)
２０ 第２領域
３０ 第３領域
４０ 絶縁基板
４１ 導電基板
４２ 第２絶縁膜
１１０ 水素化アモルファスシリコン系膜
１２０ 第１絶縁膜
１２１ 第１水素化アモルファスシリコン系膜に接する絶縁膜
１２２ 第１導電膜に接する絶縁膜
１３０ 第１導電膜
１３１ 第１導電膜１３０の対向する２つの辺の一方
１３２ 第１導電膜１３０の対向する２つの辺の他方
２←→２ 上記第１方向と直交する方向で、第１半導体領域を切断する線
３ 半導体領域の断面と同一の面積を有する円
１０ 第１半導体領域
１１ 第１表面(前記第１半導体領域の)
１２ 第２表面(前記第１半導体領域の)
２０ 第２領域
３０ 第３領域
４０ 絶縁基板
４１ 導電基板
４２ 第２絶縁膜
１１０ 水素化アモルファスシリコン系膜
１２０ 第１絶縁膜
１２１ 第１水素化アモルファスシリコン系膜に接する絶縁膜
１２２ 第１導電膜に接する絶縁膜
１３０ 第１導電膜
１３１ 第１導電膜１３０の対向する２つの辺の一方
１３２ 第１導電膜１３０の対向する２つの辺の他方
Claims (16)
- 第１表面と第１導電形を有する第１半導体領域の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜を設け、更に該水素化アモルファスシリコン系膜に接して常誘電体の第１絶縁膜を設け、更に該第１絶縁膜に接して第１導電膜を設け、該第１導電膜と該第１半導体領域間に印加した電圧の変化に対して記憶機能を発現させたことを特徴とする記憶素子。
- 前記水素化アモルファスシリコン系膜は水素化アモルファスシリコンであることを特徴とする請求項１記載の記憶素子。
- 前記水素化アモルファスシリコン系膜は水素化アモルファス炭化シリコンであることを特徴とする請求項１記載の記憶素子。
- 前記水素化アモルファスシリコン系膜は水素化アモルファス酸化シリコンであることを特徴とする請求項１記載の記憶素子。
- 前記第１絶縁膜は酸化アルミニウムであることを特徴とする請求項１記載の記憶素子。
- 前記第１絶縁膜はシリコン酸化膜であることを特徴とする請求項１記載の記憶素子。
- 前記第１絶縁膜はシリコン窒化膜であることを特徴とする請求項１記載の記憶素子。
- 前記第１絶縁膜は多層絶縁膜であることを特徴とする請求項１記載の記憶素子。
- 第１表面と第１導電形を有する第１半導体領域の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜を設け、更に該水素化アモルファスシリコン系膜に接して第１絶縁膜を設け、更に該第１絶縁膜に接して第１導電膜を設け、前記第１絶縁膜は多層絶縁膜であり、前記多層絶縁膜は酸化アルミニュウムとシリコン窒化膜であり、該シリコン窒化膜は前記水素化アモルファスシリコン系膜と接していることを特徴とする記憶素子。
- 第１表面と第１導電形を有する第１半導体領域の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜を設け、更に該水素化アモルファスシリコン系膜に接して第１絶縁膜を設け、更に該第１絶縁膜に接して第１導電膜を設け、前記第１表面は前記第１半導体領域を第１半導体領域の延在する第１方向を軸として少なくとも一部囲む形状を有し、その部分での前記第１半導体領域の第１方向と直交する断面の外周は外に凸の形状を有することを特徴とする記憶素子。
- 前記第１導電膜は少なくとも対向する２辺を含む形状を有し、その２辺の両側に第１導電膜と離間して第２領域と第３領域を設けたことを特徴とする請求項１記載の記憶素子。
- 前記第１半導体領域はさらに第２表面を有し、前記第１半導体領域の一部は該第２表面の少なくとも一部で絶縁基板に接して設けられていることを特徴とする請求項１記載の記憶素子。
- 第１表面と第１導電形を有する第１半導体領域の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜を設け、更に該水素化アモルファスシリコン系膜に接して第１絶縁膜を設け、更に該第１絶縁膜に接して第１導電膜を設け、前記第１半導体領域はさらに第２表面を有し、前記第１半導体領域の一部は該第２表面の少なくとも一部で絶縁基板に接して設け、前記絶縁基板は導電基板上に第２絶縁膜を設け前記第１半導体領域は該第２絶縁膜に前記第２表面の少なくとも一部で接して設けられたことを特徴とする記憶素子。
- 前記第２領域または前記第３領域は半導体領域であることを特徴とする請求項１１記載の記憶素子。
- 前記第２領域または第３領域は金属領域であることを特徴とする請求項１１記載の記憶素子。
- 前記第２領域または第３領域はシリサイド領域であることを特徴とする請求項１１記載の記憶素子。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013091374 | 2013-04-24 | ||
| JP2013091374 | 2013-04-24 | ||
| PCT/JP2014/057316 WO2014174938A1 (ja) | 2013-04-24 | 2014-03-18 | 水素化アモルファスシリコン系膜を有する記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP6015992B2 true JP6015992B2 (ja) | 2016-10-26 |
| JPWO2014174938A1 JPWO2014174938A1 (ja) | 2017-02-23 |
Family
ID=51791523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015513617A Active JP6015992B2 (ja) | 2013-04-24 | 2014-03-18 | 水素化アモルファスシリコン系膜を有する記憶素子 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6015992B2 (ja) |
| WO (1) | WO2014174938A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9698339B1 (en) | 2015-12-29 | 2017-07-04 | International Business Machines Corporation | Magnetic tunnel junction encapsulation using hydrogenated amorphous semiconductor material |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242406A (ja) * | 1997-02-27 | 1998-09-11 | Sanyo Electric Co Ltd | 半導体メモリおよび半導体メモリの製造方法 |
| JPH10341003A (ja) * | 1997-06-06 | 1998-12-22 | Sanyo Electric Co Ltd | 誘電体素子およびその製造方法 |
| JPH118402A (ja) * | 1998-05-14 | 1999-01-12 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
-
2014
- 2014-03-18 JP JP2015513617A patent/JP6015992B2/ja active Active
- 2014-03-18 WO PCT/JP2014/057316 patent/WO2014174938A1/ja active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242406A (ja) * | 1997-02-27 | 1998-09-11 | Sanyo Electric Co Ltd | 半導体メモリおよび半導体メモリの製造方法 |
| JPH10341003A (ja) * | 1997-06-06 | 1998-12-22 | Sanyo Electric Co Ltd | 誘電体素子およびその製造方法 |
| JPH118402A (ja) * | 1998-05-14 | 1999-01-12 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2014174938A1 (ja) | 2014-10-30 |
| JPWO2014174938A1 (ja) | 2017-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8994079B2 (en) | Graphene electronic devices having multi-layered gate insulating layer | |
| CN103247679B (zh) | 石墨烯器件用的具有低等效氧化物厚度的双层栅极电介质 | |
| KR102216543B1 (ko) | 그래핀-금속 접합 구조체 및 그 제조방법, 그래핀-금속 접합 구조체를 구비하는 반도체 소자 | |
| US9607826B2 (en) | Semiconductor device manufacturing methods and methods of forming insulating material layers | |
| CN109727846B (zh) | 大面积制备金属相与半导体相接触的二维碲化钼面内异质结的方法及应用 | |
| US20120235118A1 (en) | Nitride gate dielectric for graphene mosfet | |
| US5693977A (en) | N-channel field effect transistor including a thin-film fullerene | |
| WO2020062867A1 (zh) | 一种过渡金属硫族化合物晶体管及其制备方法 | |
| CN102150247A (zh) | 稳定的无定形金属氧化物半导体 | |
| CN104966720B (zh) | Tft基板结构及其制作方法 | |
| KR101919426B1 (ko) | 그래핀 전자 소자 및 그 제조 방법 | |
| CN109196651B (zh) | 场效应晶体管结构及其制作方法 | |
| KR101694270B1 (ko) | 고속전자센서용 기판 및 그 제조방법 | |
| KR101772487B1 (ko) | 흑린을 기반으로 하는 트랜지스터 및 전자 소자, 상기 트랜지스터의 제조 방법 | |
| JP7632096B2 (ja) | 薄膜トランジスタ、および薄膜トランジスタの製造方法 | |
| KR102768807B1 (ko) | 박막 트랜지스터 | |
| CN108573872A (zh) | 半导体结构及其形成方法 | |
| CN104952712B (zh) | NH4F制造n掺杂石墨烯和电气器件的方法及该石墨烯和器件 | |
| US20090250731A1 (en) | Field-effect transistor structure and fabrication method thereof | |
| CN109461772B (zh) | 一种基于石墨烯的隧穿晶体管、反相器及其制备方法 | |
| KR20230050987A (ko) | 이차원 물질 구조체와 이를 포함하는 반도체 소자 및 반도체 소자의 제조방법 | |
| JP6015992B2 (ja) | 水素化アモルファスシリコン系膜を有する記憶素子 | |
| JP2015508569A (ja) | ダイヤモンドの基板にｍｏｓ積層体を製造する方法 | |
| US20230118661A1 (en) | Space-free vertical field effect transistor including active layer having vertically grown crystal grains | |
| JP5692801B2 (ja) | 半導体の製造方法及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160913 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160913 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6015992 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |