KR101772487B1 - 흑린을 기반으로 하는 트랜지스터 및 전자 소자, 상기 트랜지스터의 제조 방법 - Google Patents
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Abstract
흑린을 기반으로 하는 트랜지스터는, 기판; 상기 기판 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 기판 상에 상기 소스 전극과 상기 드레인 전극을 연결하며, 흑린(Black Phosphorus)을 포함하는 채널층; 및 상기 흑린을 포함하는 채널층 상에 산화알루미늄(Al2O3)을 포함하는 패시베이션층을 포함하는 포함한다. 이에 따라, 흑린의 반응속도를 제어하여 전기적 특성이 우수하고 저주파 잡음이 감소한 고성능의 트랜지스터를 제조할 수 있다.
Description
본 발명은 흑린을 기반으로 하는 트랜지스터 및 전자 소자, 상기 트랜지스터의 제조 방법에 관한 것으로서, 더욱 상세하게는 흑린의 특성을 제어하여 안정성과 성능이 높은 트랜지스터 및 전자 소자, 상기 트랜지스터의 제조 방법에 관한 것이다.
다양한 전자 기계의 발달과 함께 언제 어디서나 필요한 정보를 빠르게 얻고 싶어 하는 현대 인류의 욕구를 충족시키기 위해서는, 휘어지고 투명한 특성을 갖고, 고성능인 반도체 소자 제작이 필수적으로 여겨지고 있다.
기존의 실리콘 기반의 반도체 산업은 이러한 인류 생활 패턴을 충족시키고자 빠르게 성장되어 왔지만, 실리콘 재료가 가지는 물리적 한계에 직면하여 어려움을 겪고 있다. 따라서, 차세대 반도체 재료의 개발이 가속화되고 있는 실정이다.
그래핀(graphene)은 2004년 발견 이래, 유연성 및 투명성 등과 연관 있는 원자 수준으로 얇은 두께와 고성능 반도체의 척도가 되는 높은 전하이동도(carrier mobility) 등의 장점 덕분에 실리콘을 대체할 차세대 반도체 재료로써 각광을 받아왔다. 하지만, 반도체 성질보다 금속 성질이 더 우세하여 반도체 산업에 적용하기에 어려운 점이 많았다.
이러한 단점을 보완하는 다른 재료로써, 이황화몰리브덴(MoS2)을 필두로 하는 칼코게나이드(chalcogenide) 재료 군이 트랜지스터(transistor)로써 개발되었지만, 그래핀의 장점인 우수한 전하이동도 특성을 확보하지는 못하였다.
한편, 인(phosphorus)의 동소체 중 하나인 흑린(black phosphorus)은 그래핀과 마찬가지로 원자 수준의 두께까지 가질 수 있는 특징이 있는 층상구조 형태를 띠는 물질이다. 흑린은 반도체 소자 특성을 저해시키는 요인으로 꼽히는 그래핀의 금속 성질과 이황화몰리브덴(MoS2)의 낮은 전하이동도를 모두 극복할 수 있다고 보고된 차세대 반도체 재료이다.
하지만, 흑린은 대기 중에서의 반응속도가 너무 높아 안정적이지 못하므로 반도체 소자 제작과 구동에 어려움이 많은 상황이었으며, 발견 이래 트랜지스터 관련 연구가 미진한 상태였다.
Junhong Na, Young Tack Lee, Jung Ah Lim, Do Kyung Hwang, Gyu-Tae Kim, Won Kook Choi, Yong-Won Song. "Few-Layer Black Phosphorus Field-Effect Transistors with Reduced Current Fluctuation." ACS Nano 2014, 8, 11753-11762.
Li, L.; Yu, Y.; Ye, G. J.; Ge, Q.; Ou, X.; Wu, H.; Feng, D.; Chen, X. H.; Zhang, Y. "Black Phosphorus Field-Effect Transistors." Nat. Nanotechnol. 2014, 9, 372-377.
Liu, H.; Neal, A. T.; Zhu, Z.; Luo, Z.; Xu, X.; Tomanek, D.; Ye, P. D. Phosphorene: "An Unexplored 2D Semiconductor with a High Hole Mobility." ACS Nano 2014, 8, 4033-4041.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 흑린의 특성을 제어하여 안정성과 성능이 높은 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 흑린의 특성을 제어하여 안정성과 성능이 높은 전자 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 흑린의 특성을 제어하여 안정성과 성능이 높은 트랜지스터를 제조하는 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 흑린을 기반으로 하는 트랜지스터는, 기판; 상기 기판 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 기판 상에 상기 소스 전극과 상기 드레인 전극을 연결하며, 흑린(Black Phosphorus)을 포함하는 채널층; 및 상기 흑린을 포함하는 채널층 상에 산화알루미늄(Al2O3)을 포함하는 패시베이션층을 포함한다.
본 발명의 실시예에서, 상기 채널층은 단층의 흑린층으로 형성될 수 있다.
본 발명의 실시예에서, 상기 채널층은 다층의 흑린층으로 형성될 수 있다.
본 발명의 실시예에서, 상기 트랜지스터는 백 게이트(back gate) 구조로 형성될 수 있다.
본 발명의 실시예에서, 상기 트랜지스터는 탑 게이트(top gate) 구조로 형성될 수 있다.
본 발명의 실시예에서, 상기 트랜지스터는 바텀 게이트(bottom gate) 구조로 형성될 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 흑린을 기반으로 하는 전자 소자는, 기판 상에 형성되는 흑린(Black Phosphorus)층; 및 상기 흑린층 상에 형성된 산화알루미늄(Al2O3)층을 포함할 수 있다.
본 발명의 실시예에서, 상기 흑린층은 단층 또는 다층으로 형성될 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 흑린을 기반으로 하는 트랜지스터의 제조 방법은, 기판 상에 흑린(Black Phosphorus)을 포함하는 채널층을 형성하는 단계; 소스 전극과 드레인 전극을 상기 채널층의 양단에 이격되게 형성하는 단계; 및 상기 흑린(Black Phosphorus)을 포함하는 채널층 상에 산화알루미늄(Al2O3)을 포함하는 패시베이션층을 형성하는 단계를 포함한다.
본 발명의 실시예에서, 상기 기판 상에 흑린을 포함하는 채널층을 형성하는 단계는, 단층의 흑린층을 형성될 수 있다.
본 발명의 실시예에서, 상기 기판 상에 흑린을 포함하는 채널층을 형성하는 단계는, 다층의 흑린층을 형성될 수 있다.
본 발명의 실시예에서, 상기 기판 상에 흑린을 포함하는 채널층을 형성하는 단계는, 흑린층을 채널층은 스카치 테이프 방법으로 전사할 수 있다.
본 발명의 실시예에서, 상기 트랜지스터의 제조 방법은, 상기 패시베이션층 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
이와 같은 흑린을 기반으로 하는 트랜지스터에 따르면, 무기물인 산화알루미늄(Al2O3) 박막을 흑린 상에 증착하여, 공기 중에서 반응속도가 높은 흑린이 직접 반응하는 것을 억제한다. 이에 따라, 흑린이 공기 중에서도 안정적으로 존재하며, 이를 전자 소자에 적용할 경우, 전기적 특성이 우수하고 저주파 잡음이 감소한 고성능의 전자 소자를 제조할 수 있다. 또한, 흑린을 활용한 트랜지스터는 유연성 및 투명성을 확보할 수 있으므로, 디스플레이용 박막 트랜지스터, CPU, 메모리 등 반도체 분야에 유용하게 활용할 수 있다.
도 1은 본 발명에 따른 흑린을 안정화한 구조의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 흑린을 기반으로 하는 트랜지스터의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 흑린을 기반으로 하는 트랜지스터의 단면도이다.
도 4는 흑린층의 특성을 설명하기 위한 도면들이다.
도 5는 흑린을 기반으로 하는 트랜지스터의 특성을 설명하기 위한 도면들이다.
도 6은 열처리 전, 열처리 후, 산화알루미늄 박막 증착 후의 특성 변화를 설명하기 위한 도면들이다.
도 7은 흑린 트랜지스터의 드레인 전류에 따른 특성을 설명하기 위한 도면들이다.
도 8은 서로 다른 3 개의 흑린 트랜지스터의 산화알루미늄 박막 증착 후의 Nit와 Dit 값이 변화하는 것을 보여주는 그래프들이다.
도 9는 산화알루미늄 박막이 증착된 흑린의 광학 현미경 사진과 라만 특성을 비교한 그래프이다.
도 10은 본 발명의 일 실시예에 따른 흑린을 기반으로 하는 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 흑린을 기반으로 하는 트랜지스터의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 흑린을 기반으로 하는 트랜지스터의 단면도이다.
도 4는 흑린층의 특성을 설명하기 위한 도면들이다.
도 5는 흑린을 기반으로 하는 트랜지스터의 특성을 설명하기 위한 도면들이다.
도 6은 열처리 전, 열처리 후, 산화알루미늄 박막 증착 후의 특성 변화를 설명하기 위한 도면들이다.
도 7은 흑린 트랜지스터의 드레인 전류에 따른 특성을 설명하기 위한 도면들이다.
도 8은 서로 다른 3 개의 흑린 트랜지스터의 산화알루미늄 박막 증착 후의 Nit와 Dit 값이 변화하는 것을 보여주는 그래프들이다.
도 9는 산화알루미늄 박막이 증착된 흑린의 광학 현미경 사진과 라만 특성을 비교한 그래프이다.
도 10은 본 발명의 일 실시예에 따른 흑린을 기반으로 하는 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명에 따른 흑린을 안정화한 구조의 단면도이다.
흑린(black phosphorus)은 인(phosphorus)의 동소체 중 하나로서, 원자 수준의 두께까지 가질 수 있는 특징이 있는 층상구조 형태를 띠는 물질이다. 흑린은 반도체 소자 특성을 저해시키는 요인인 그래핀의 금속 성질과 이황화몰리브덴(MoS2)의 낮은 전하이동도를 모두 극복할 수 있다고 보고된 차세대 반도체 재료이다. 그러나, 흑린은 대기 중에서의 반응속도가 너무 높아 안정적이지 못하므로 반도체 소자 제작과 구동에 어려움이 많은 상황이었다.
도 1을 참조하면, 본 발명은 흑린층(12) 상에 무기물인 산화알루미늄(Al2O3) 박막(13)을 보호층으로 형성하여, 흑린이 공기와 직접 반응하는 것을 억제하여 흑린층(12)을 대기 중에서도 안정화시킨다.
이와 같이, 산화알루미늄(Al2O3) 박막(13)으로 코팅된 흑린층(12)은 공기 중에서도 안정적일 뿐만 아니라 성능도 뛰어나 반도체 등 전자 소자에 적용될 수 있다.
이하에서는, 흑린층(12) 상에 산화알루미늄(Al2O3) 박막(13)을 형성한 구조를 전자 소자, 특히 박막 트랜지스터에 적용한 실시예를 설명한다.
도 2는 본 발명의 일 실시예에 따른 흑린을 기반으로 하는 트랜지스터의 단면도이다. 도 3은 본 발명의 다른 실시예에 따른 흑린을 기반으로 하는 트랜지스터의 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 흑린을 기반으로 하는 트랜지스터(10, 이하 트랜지스터)는 흑린(black phosphorus)을 이용하여 채널층을 형성한다.
도 2에서 본 발명에 따른 트랜지스터(10)는 별도의 게이트 전극을 사용하지 않고, 기판(100)이 백 게이트(back gate)로서 게이트 전극의 역할을 하는 백 게이트 방식의 박막 트랜지스터이다.
상기 트랜지스터(10)는 기판(100), 절연층(110), 채널층(200), 패시베이션층(500) 및 소스/드레인 전극(300, 400)을 포함한다.
상기 기판(100)은 실리콘(Si) 기판 또는 실리콘 화합물 기판으로 높은 농도로 도핑된 4족 및 3족 원소를 포함할 수 있다. 본 실시예에서 상기 기판(100)은 게이트 전극으로 기능한다.
상기 기판(100)은 단결정 또는 다결정 실리콘을 포함할 수 있다. 본 실시예는 상기 기판(100)을 p형 실리콘 기판으로 설명하였으나, 이와 다르게 n형 실리콘 기판일 수 있다.
상기 절연층(110)은 상기 기판(100) 상에 형성되며, 절연 성질을 이용하여 게이트(gate) 쪽으로 흘러가는 전류를 막아주고, 게이트 전압의 전계를 형성시켜주는 게이트 절연막에 해당한다. 상기 절연층(110)은 이산화 실리콘(SiO2), 질화 알루미늄(AlN), 질화 실리콘(Si3N) 및 이산화 티타늄(TiO2)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 일례로, 상기 절연층(110)은 상기 기판(100)을 열처리하여 형성될 수도 있다.
상기 채널층(200)은 전자 또는 정공의 이동 통로가 되며, 흑린(Black Phosphorus)을 포함하여 상기 절연층(110) 상에 형성된다.
도 2에 도시된 채널층(200)은 하나의 흑린층의 실제 크기 및 형상을 도시하는 것이 아니라, 하나의 층 이상의 흑린층이 위치하는 영역을 나타내는 것이다. 상기 채널층(200)은 단층의 흑린층을 포함할 수도 있고, 다층의 흑린층을 포함할 수도 있다. 예를 들어, 스카치 테이프 방법을 이용하여 다수 층(few-layers)의 형태로 흑린을 실리콘 기판(100) 위에 전사할 수 있었다.
본 발명에서는 흑린은 운동성이 활발하므로, 트랜지스터의 채널층(200)으로 사용하는 경우 전하 이동도가 뛰어나고, 에너지 밴드갭이 다양한 고성능 트랜지스터를 제공할 수 있다. 또한, 유연성 및 투명성을 확보할 수 있으므로 투명 디스플레이 또는 플렉서블(flexible) 디스플레이에 적용 가능하다.
또한, 본 발명은 흑린으로 형성되는 채널층(200)의 안정을 도모하기 위해 패시베이션층(500)을 산화알루미늄(Al2O3) 박막으로 형성한다. 산화알루미늄(Al2O3) 박막은 상기 채널층(200)을 구성하는 흑린이 반응하는 것을 억제하여, 상기 채널층(200)을 안정화시키는 동시에 패시베이션층으로 기능한다. 상기 산화알루미늄(Al2O3) 박막은 원자층증착법(atomic layer deposition, ALD)에 의해 형성될 수 있다.
상기 소스/드레인 전극(300, 400)은 상기 절연층(110) 상에서 서로 이격되며 형성되며, 상기 채널층(200)의 양 단에 각각 접촉하여 전기적으로 연결된다. 도 2에서 상기 소스/드레인 전극(300, 400)은 두 개인 것으로 도시되었으나, 필요에 따라 세 개 이상일 수도 있다.
상기 소스/드레인 전극(300, 400)은 금(Au) 전극일 수 있으며, 또는 전극으로 이용할 수 있는 모든 금속 등 도전 물질을 포함할 수도 있다. 상기 소스/드레인 전극(300, 400)은 전자빔 증착법(e-beam evaporation) 또는 열 증착법(thermal evaporation) 등에 의하여 물질을 증착하고, 포토리소그래피(photolithography) 공정 또는 리프트오프(lift-off) 공정 등에 의하여 증착된 물질을 패터닝함으로써 형성될 수 있다. 상기 기술된 소스/드레인 전극(300, 400)을 형성하기 위한 공정은 예시적인 것이며, 이에 한정되는 것은 아니다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 흑린을 기반으로 하는 트랜지스터(30, 이하 트랜지스터)로서 탑 게이트(top gate) 방식이라는 것을 제외하고 상기 도 2의 트랜지스터(10)와 실질적으로 동일하다.
상기 트랜지스터(30)는 기판(100), 채널층(200), 패시베이션층(500), 소스/드레인 전극(300, 400), 게이트 절연막(600) 및 게이트 전극(700)을 포함한다. 마찬가지로, 상기 트랜지스터(30)는 흑린(Black Phosphorus)을 포함하여 형성되는 채널층(200) 및 산화알루미늄(Al2O3) 박막으로 형성되는 패시베이션층(500)을 포함한다.
상기 채널층(200)은 단층의 흑린층을 포함할 수도 있고, 다층의 흑린층을 포함할 수도 있다. 상기 패시베이션층(500)은 산화알루미늄(Al2O3) 박막으로 형성되어 상기 채널층(200)을 구성하는 흑린이 반응하는 것을 억제하여, 상기 채널층(200)을 안정화시킨다.
이와 다른 실시예로서, 게이트 전극이 하부에 위치하는 바텀 게이트(bottom gate) 방식의 트랜지스터도 형성할 수 있다.
이하에서는, 본 발명에 따른 흑린을 기반으로 하는 트랜지스터의 특성에 대한 실험을 설명한다.
본 발명은 예를 들어 그래핀, 이황화몰리브덴(MoS2) 등 기존의 판데르발스(van der Waals) 물질처럼, 스카치 테이프 방법을 이용하여 다수 층(few-layers)의 형태로 흑린을 실리콘 기판 위에 전사할 수 있다.
도 4를 참조하면, 원자력간현미경(atomic force microscopy, AFM), 광학현미경, 라만 측정을 통한 흑린 트랜지스터의 특성을 확인할 수 있다.
구체적으로, 도 4(a)는 세 개의 흑린층을 표현한 모식도이고, 도 4(b)는 흑린의 라만 스펙트럼으로서 다양한 밴드갭 특성을 가짐을 확인할 수 있다. 도 4(c)는 트랜지스터로 제작된 흑린의 광학 현미경 사진과 3차원 AFM 사진이다.
도 4(d)는 두께 프로파일을 나타낸 그래프로서, 트랜지스터 전기 측정을 통하여, 본 발명의 흑린 트랜지스터가 드레인 전압(Vds)에 따라 변화하는 드레인 전류(Ids)가 선형적인 것을 확인할 수 있다. 즉, 오믹(ohmic)한 특성을 보이는 것을 확인하여 높은 게이트 전압인 경우, 흑린과 금속 전극 사이의 쇼트키 접합 특성이 미미하다고 결론지을 수 있다.
도 5(a)는 흑린 트랜지스터의 출력 특성으로 접촉 저항과 관계되는 것으로써, 트랜지스터의 성능을 높이는데 주요하다. 또한, 도 5(b)를 참조하면 트랜지스터 전달곡선에서 쌍극성(ambipolar)의 특성을 보였지만 정공(hole)이 지배적인 p-형 반도체라고 볼 수 있다.
도 5(c) 및 도 5(d)를 참조하면, 트랜지스터 성능과 직결되는 중요 파라미터인 전하이동도(carrier mobility)와 온/오프(on/off) 비가 흑린의 두께에 따라 변화하는 것을 확인하였고, 기존에 보고된 형태(선행기술문헌의 비특허문헌 2 및 비특허문헌3 참조)로 변화하는 것을 확인하였다. 이는 트랜지스터 동작에 최적인 흑린의 두께가 존재한다는 것을 의미하며, 본 실험에서는 그것이 약 8 nm의 두께였다.
도 6은 흑린 트랜지스터 제작 공정에서, 열처리(annealing) 효과와 산화알루미늄(Al2O3) 박막의 증착 효과를 분리하여 분석하기 위하여, 열처리 전 후, 산화알루미늄(Al2O3) 박막 증착 전 후로 전하이동도, 이력 정도(hysteresis), subthreshold slope(SS), 계면 트랩 밀도(Dit)의 트랜지스터 파라미터의 변화를 분석하였다.
도 6(a) 내지 도 6(d)를 참조하면, 열처리를 통하여, 전하이동도, SS, Dit 값이 향상되는 것을 확인하였으며, 이를 흑린 주변에 존재했던 물이나 산소 분자들의 탈착, 잔여 폴리머 들의 제거, 접촉 저항 성능 향상 등의 이유를 들어 설명할 수 있다. 또한, 산화알루미늄(Al2O3) 박막 증착 후에, SS, hysteresis, Dit 값이 향상되는 것을 확인하여, 물이나 산소 분자들의 탈착, 실리콘 옥사이드 및 흑린의 산화층의 OH기가 줄어드는 것을 이유로 설명할 수 있다.
전하이동도의 경우 산화알루미늄(Al2O3) 박막 증착 후에 뚜렷한 변화가 없는데, 이는 여러 가지 긍정 및 부정적인 효과가 동시에 나타나는 것으로 설명할 수 있을 것이다.
도 7은 흑린 트랜지스터의 저주파 잡음 특성을 실험한 결과이다.
도 7(a)는 주파수 대비 드레인 전류 스펙트럼 밀도를 나타내고, 도 7(b)는 도 7(a)에 대비되는 시간에 따른 드레인 전류 요동 그래프를 나타낸다. 도 7(c)는 드레인 전류에 따른 잡음 레벨 변화 그래프로서 CNF 모델이 적용되는 것을 확인할 수 있고, 도 7(d)는 산화알루미늄(Al2O3) 박막 증착을 통해 모든 드레인 전류 영역에서 잡음 레벨이 감소하는 것을 보여주는 그래프이다.
기존의 분석법을 적용하여, 흑린 트랜지스터의 저주파 잡음 특성이 carrier number fluctuation(CNF) 모델을 따른다는 것을 확인할 수 있다. 이는 흑린 내에서의 전하가 이동할 때, 채널과 게이트 유전체 사이에 존재하는 트랩에 잡혔다가 풀렸다가를 반복하면서 나타나는 전류 요동(fluctuation)을 설명하는 것이다.
또한, 산화알루미늄(Al2O3) 박막 증착을 통하여, 흑린 트랜지스터의 잡음 정도가 트랜지스터 동작의 모든 영역에서 감소하였음을 확인할 수 있다. 이러한 저주파 잡음 분석은 반도체 소자 내에서의 전하 이동 메커니즘 및 소자의 신뢰성을 평가할 수 있는 측정 및 분석 방법으로써, 반도체 소자가 소형화 될수록 신호 대비 저주파 잡음 비율이 높아진다는 점으로 볼 때, 저주파 잡음 레벨이 낮게 나타나면 소자의 특성 및 소형화 및 집적화에 유리하다고 볼 수 있다.
도 8은 저주파 잡음 분석을 통해 추출한 계면 트랩 밀도 N-it 값과 SS에서 추출한 계면 트랩 밀도 Dit 값을 산화알루미늄(Al2O3) 박막 증착 전 후로 비교하였다.
도 8(a)를 참조하면, Dit 값이 산화알루미늄(Al2O3) 박막 증착 후에 상대적으로 더 적게 감소하였음을 알 수 있는데, 이는 흑린과 금속 전극 사이에 존재하는 쇼트키 장벽에 의한 것이라고 설명할 수 있다.
도 8(b)를 참조하면, 작은 게이트 전압일 경우, 쇼트키 장벽의 공핍 폭이 더 커서 터널링될 확률이 줄어들게 되는데, 바로 Dit가 이런 상황에서 추출된 값이기 때문이라는 것이다. 이에 비하여, N-it는 모든 게이트 전압 영역에서 추출된 값이기 때문에, 쇼트키 장벽의 역할이 상대적으로 덜 할 것이며, 보다 더 흑린과 게이트 유전체 사이의 계면 특성을 잘 반영하는 값이라고 할 수 있을 것이다.
저주파 잡음 레벨 감소 효과와 더불어 산화알루미늄(Al2O3) 박막 증착은 흑린을 대기 중에 존재하는 산소 및 물 분자와의 접촉을 막아주는 보호층의 역할을 수행한다. 이를 두 달간 대기 중에 보호층이 적용된 흑린을 보관하고, 전 후로 라만 특성을 확인한 결과, 동일한 흑린이 존재하는 것을 확인하는 것으로 확인하였다.
도 9(a)는 산화알루미늄(Al2O3) 보호층이 적용된 흑린의 광학현미경 사진과 대기 중에 두 달 간 보관 후의 사진을 비교한 것이다. 도 9(b)는 산화알루미늄(Al2O3) 보호층이 적용된 흑린의 라만 특성과 대기 중에 두 달 간 보관 후의 라만 특성 비교한 그래프이다.
본 실험을 통해, 무기물 보호층을 적용하여 수 나노미터(nm) 두께의 흑린을 대기 중에서도 안정적으로 구동할 수 있는 트랜지스터로써 이용할 수 있다는 것을 확인하였으며, 저주파 잡음 측정을 통하여 흑린 트랜지스터의 동작 원리를 분석하고 성능이 개선됨을 확인할 수 있다.
본 발명에서는 원자층증착법(atomic layer deposition, ALD)으로 증착한 산화알루미늄(Al2O3) 박막을 흑린에 적용하여 저주파 잡음(low-frequency noise, LFN) 정도를 감소시키는 결과를 도출하였다. 더불어, 무기물 보호층(passivation layer)으로 적용된 산화알루미늄(Al2O3) 박막이 대기 중의 가스분자들과 흑린의 직접적인 반응을 억제하여, 두 달 동안 공기 중에 보관했을 때에도 흑린이 열화(degradation) 되지 않는다는 것을 라만 측정(Raman spectroscopy)을 통해 확인하였다.
또한, 저주파 잡음 분석을 비롯한 전기적 분석을 통해 흑린 내에서의 전하 이동 메커니즘에 대해 논의하였으며, 잡음의 원인을 밝혀내었다. 나아가, 흑린의 계면 상태를 알 수 있는 방법으로, 트랜지스터 전달곡선에서 얻은 계면 트랩 밀도(interface trap desity) 값 Dit와 저주파 잡음 분석에서 얻은 계면 트랩 밀도 N-it 값을 비교하여, 저주파 잡음 분석을 통해 좀 더 정밀한 계면 상태를 파악할 수 있다는 결론을 얻을 수 있었다.
도 10은 본 발명의 일 실시예에 따른 흑린을 기반으로 하는 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
본 실시예에 따른 흑린을 기반으로 하는 트랜지스터 제조 방법은, 도 2의 트랜지스터(10)와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.
도 10(a)를 참조하면, 본 실시예에 따른 흑린을 기반으로 하는 트랜지스터 제조 방법은, 단결정 또는 다결정 실리콘을 포함하는 기판(100) 상에 절연층(110)을 형성한다. 상기 절연층(110)은 이산화 실리콘(SiO2), 질화 알루미늄(AlN), 질화 실리콘(Si3N) 및 이산화 티타늄(TiO2)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 일례로, 상기 절연층(110)은 상기 기판(100)을 열처리하여 형성될 수도 있다.
도 10(b)를 참조하면, 상기 절연층(110) 상에 단층 또는 다층의 흑린층으로 형성된 채널층(200)을 형성한다. 상기 흑린층은 스카치 테이프 방법을 이용하여 상기 절연층(110) 상에 전사할 수 있다.
흑린은 운동성이 활발하므로, 채널층(200)으로 사용하는 경우 전하 이동도가 뛰어나고, 에너지 밴드갭이 다양한 고성능 트랜지스터를 제공할 수 있다. 또한, 유연성 및 투명성을 확보할 수 있으므로 투명 디스플레이 또는 플렉서블(flexible) 디스플레이에 적용 가능하다.
도 10(c)를 참조하면, 상기 절연층(110) 상에서 서로 이격되며 형성되며, 상기 채널층(200)의 양 단에 각각 접촉하도록 소스/드레인 전극(300, 400)을 형성한다. 상기 소스/드레인 전극(300, 400)은 금(Au) 전극일 수 있으며, 또는 전극으로 이용할 수 있는 모든 금속 등 도전 물질을 포함할 수도 있다.
상기 소스/드레인 전극(300, 400)은 전자빔 증착법(e-beam evaporation) 또는 열 증착법(thermal evaporation) 등에 의하여 물질을 증착하고, 포토리소그래피(photolithography) 공정 또는 리프트오프(lift-off) 공정 등에 의하여 증착된 물질을 패터닝함으로써 형성될 수 있다. 상기 기술된 소스/드레인 전극(300, 400)을 형성하기 위한 공정은 예시적인 것이며, 이에 한정되는 것은 아니다.
도 10(d)를 참조하면, 흑린으로 형성되는 채널층(200)의 안정을 도모하기 위해 패시베이션층(500)을 산화알루미늄(Al2O3) 박막으로 형성한다. 산화알루미늄(Al2O3) 박막은 상기 채널층(200)을 구성하는 흑린이 반응하는 것을 억제하여, 상기 채널층(200)을 안정화시키는 동시에 패시베이션층으로 기능한다. 상기 산화알루미늄(Al2O3) 박막은 원자층증착법(atomic layer deposition, ALD)에 의해 형성될 수 있다.
상기 흑린을 기반으로 하는 트랜지스터 제조 방법에서는 상기 소스/드레인 전극(300, 400)을 형성한 후, 상기 산화알루미늄(Al2O3) 박막으로 형성된 패시베이션층(500)을 형성하였으나, 이와 다르게 상기 산화알루미늄(Al2O3) 박막으로 형성된 패시베이션층(500) 먼저 형성한 후, 상기 소스/드레인 전극(300, 400)을 형성할 수도 있다.
또한, 본 발명의 실시예에서는 백 게이트(back gate) 구조의 박막 트랜지스터 제조방법을 설명하였으나, 도 3에 도시된 탑 게이트(top gate) 구조의 박막 트랜지스터 및 도시하지는 않았으나 잘 알려진 구조인 바텀 게이트(bottom gate) 방식의 박막 트랜지스터도 형성할 수 있을 것이다.
이와 같은, 흑린을 기반으로 하는 트랜지스터는 전기적 특성이 우수하며, 흑린의 특성을 이용하여 유연성 및 투명성을 가지는 박막 트랜지스터를 제조할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 안정적인 흑린 소재의 트랜지스터를 제공하므로, 향후 디스플레이용 박막 트랜지스터, CPU, 메모리 등의 반도체 산업에 활용될 가능성이 높다. 박막 트랜지스터의 경우, 현재 상용화 단계인 저온폴리실리콘, 금속산화물 등의 재료에 비해 성능이 뛰어나며, 유연성과 투명성을 갖출 수 있다는 점에서 활용성이 높을 것으로 기대된다.
12: 흑린층 13: 산화알루미늄 박막
10, 30: 트랜지스터 100: 기판
110: 절연층 200: 채널층
500: 패시베이션층 300: 소스 전극
400: 드레인 전극 600: 게이트 절연막
700: 게이트 전극
10, 30: 트랜지스터 100: 기판
110: 절연층 200: 채널층
500: 패시베이션층 300: 소스 전극
400: 드레인 전극 600: 게이트 절연막
700: 게이트 전극
Claims (12)
- 백 게이트 기판;
상기 기판 상에 형성된 절연층;
상기 절연층 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극;
상기 기판 상에 상기 소스 전극과 상기 드레인 전극을 연결하며, 흑린(Black Phosphorus)을 포함하는 채널층; 및
상기 흑린을 포함하는 채널층 상에 산화알루미늄(Al2O3)을 포함하는 패시베이션층을 포함하고,
상기 흑린을 포함하는 채널층은 8nm의 두께를 갖는, 흑린을 기반으로 하는 트랜지스터.
- 제1항에 있어서,
상기 채널층은 단층의 흑린층으로 형성된, 흑린을 기반으로 하는 트랜지스터.
- 제1항에 있어서,
상기 채널층은 다층의 흑린층으로 형성된, 흑린을 기반으로 하는 트랜지스터.
- 삭제
- 기판;
상기 기판 상에 8nm의 두께로 형성되며, 흑린(Black Phosphorus)을 포함하는 채널층;
상기 흑린을 포함하는 채널층 상에 형성되고, 산화알루미늄(Al2O3)을 포함하는 패시베이션층;
상기 채널층의 양 단에 서로 이격되어 형성되며, 상기 채널층에 의해 전기적으로 연결되는 소스 전극 및 드레인 전극;
상기 패시베이션층, 상기 소스 전극 및 상기 드레인 전극 상에 형성된 게이트 절연막; 및
상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는, 흑린을 기반으로 하는 트랜지스터.
- 삭제
- 삭제
- 기판 상에 흑린(Black Phosphorus)을 포함하는 채널층을 형성하는 단계;
소스 전극과 드레인 전극을 상기 채널층의 양단에 이격되게 형성하는 단계; 및
상기 흑린(Black Phosphorus)을 포함하는 채널층 상에 산화알루미늄(Al2O3)을 포함하는 패시베이션층을 형성하는 단계를 포함하고,
상기 흑린을 포함하는 채널층은 8nm의 두께를 갖는, 흑린을 기반으로 하는 트랜지스터 제조 방법.
- 제8항에 있어서, 상기 기판 상에 흑린을 포함하는 채널층을 형성하는 단계는,
단층의 흑린층을 형성하는, 흑린을 기반으로 하는 트랜지스터 제조 방법.
- 제8항에 있어서, 상기 기판 상에 흑린을 포함하는 채널층을 형성하는 단계는,
다층의 흑린층을 형성하는, 흑린을 기반으로 하는 트랜지스터 제조 방법.
- 제8항에 있어서, 상기 기판 상에 흑린을 포함하는 채널층을 형성하는 단계는,
흑린층을 채널층은 스카치 테이프 방법으로 전사하는, 흑린을 기반으로 하는 트랜지스터 제조 방법.
- 제8항에 있어서,
상기 패시베이션층 상에 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 더 포함하는, 흑린을 기반으로 하는 트랜지스터 제조 방법.
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2015
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| (비특허문헌)2014.03.02 |
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| (비특허문헌)2015.03.02 |
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