TWI566413B - 薄膜電晶體 - Google Patents
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Description
本發明是有關於一種薄膜電晶體,且特別是有關於一種具有銦鎵鋅氧化物半導體層之薄膜電晶體。
金屬氧化物半導體電晶體(Metal Oxide Semiconductor Transistor)是利用金屬氧化物作為半導體層的薄膜電晶體。相較於非晶矽薄膜電晶體,金屬氧化物半導體電晶體具有較高的載子遷移率(Mobility),因此金屬氧化物半導體電晶體擁有較佳的電性表現。此外,金屬氧化物半導體電晶體的製造方法也比低溫多晶矽薄膜電晶體簡單,所以金屬氧化物半導體電晶體具有較高的生產效能。然而,一般的金屬氧化物半導體電晶體的電性表現並不穩定。舉例而言,金屬氧化物半導體電晶體的臨界電壓常常會發生無法預期的偏移現象,此種不穩定性也造成金屬氧化物半導體的應用受到限制。因此,目前極需要一種改良的金屬氧化物半導體電晶體,期能改善金屬氧化物半導體電晶體的穩定性。
本發明之一態樣是提供一種薄膜電晶體,俾能改善薄膜電晶體的可靠度,根據本發明一實施方式,此薄膜電晶體的載子遷移率大於10cm2/Vs,臨界電壓小於1.3V,
次臨界擺幅(subthreshold swing)小於0.6V/dec。此薄膜電晶體包含一閘極、一源極、一汲極、一閘絕緣層以及一氧化物半導體層。氧化物半導體層包含銦鎵鋅氧化物,其以化學式InxGayZnzOw表示,其中x、y、z及w分別表示銦、鎵、鋅及氧的原子數比,且x、y及z滿足數學式:1.5≦(y/x)≦2以及1.5≦(y/z)≦2。閘絕緣層位於閘極與氧化物半導體層之間。源極和汲極分別連接氧化物半導體層之不同兩側。
根據本發明一實施方式,x及z滿足以下數學式:0.9≦(x/z)≦1.1。
根據本發明一實施方式,y及w滿足以下數學式:0.375≦(y/w)≦0.5。
根據本發明一實施方式,當定義(x+y+z)為1時,x滿足數學式:0.25≦x≦0.3;y滿足數學式:0.42≦y≦0.5;z滿足數學式:0.25≦z≦0.3。
根據本發明一實施方式,當定義(x+y+z+w)為1時,x滿足數學式:0.125≦x≦0.134;y滿足數學式:0.2≦y≦0.25;z滿足數學式:0.125≦z≦0.134;w滿足數學式:0.5≦w≦0.54。
根據本發明一實施方式,此薄膜電晶體包含一閘極、一閘絕緣層、一氧化物半導體層、一源極以及一汲極,其特徵在於,氧化物半導體層包含銦鎵鋅氧化物,銦鎵鋅氧化物以化學式InxGayZnzOw表示,其中x、y、z及w分別表示銦、鎵、鋅及氧的原子數比,x、y及z滿足以下
數學式:0.25≦x/(x+y+z)≦0.3;0.42≦y/(x+y+z)≦0.5;以及0.25≦z/(x+y+z)≦0.3。
100、100a‧‧‧薄膜電晶體
102‧‧‧基板
110、110a‧‧‧閘極
110b、110c‧‧‧閘極
120、120a‧‧‧閘絕緣層
120b、120c‧‧‧閘絕緣層
130、130a‧‧‧半導體層
130b、130c‧‧‧半導體層
100b、100c‧‧‧薄膜電晶體
140、140a‧‧‧源極
140b、140c‧‧‧源極
150、150a‧‧‧汲極
150b、150c‧‧‧汲極
160‧‧‧保護層
162‧‧‧開口
170‧‧‧畫素電極
第1圖繪示本發明一實施方式之薄膜電晶體的剖面示意圖。
第2圖繪示本發明一實施方式之薄膜電晶體閘極電壓與汲極電流的關係圖。
第3圖繪示本發明一比較例之薄膜電晶體之閘極電壓與汲極電流的關係圖
第4圖繪示本發明另一實施方式之薄膜電晶體的剖面示意圖。
第5圖繪示本發明另一實施方式之薄膜電晶體的剖面示意圖。
第6圖繪示本發明又一實施方式之薄膜電晶體的剖面示意圖。
為了使本揭示內容的敘述更加詳盡與完備,下文針對了本發明的實施態樣與具體實施例提出了說明性的描述;但這並非實施或運用本發明具體實施例的唯一形式。以下所揭露的各實施方式或實施例,在有益的情形下可相互組合或取代,也可在一實施例中附加其他的實施例,而無須進一步的記載或說明。
在以下描述中,將詳細敘述許多特定細節以使讀者
能夠充分理解以下的實施例。然而,可在無此等特定細節之情況下實踐本發明之實施例。在其他情況下,為簡化圖式,熟知的結構與裝置僅示意性地繪示於圖中。
第1圖繪示本發明一實施方式之薄膜電晶體100的剖面示意圖。薄膜電晶體100包含閘極110、閘絕緣層120、氧化物半導體層130、源極140及汲極150。
閘極110配置在基板102上,基板102可例如為玻璃基板或矽基板。可使用例如濺鍍、脈衝雷射蒸汽沈積法、電子束蒸發、化學氣相沈積等方法形成閘極110。閘極110可以是單層結構或多層結構。閘極110的材料可為具有導電性的金屬材料,例如鉑、金、鎳、鋁、鉬、銅、釹、鉻上述材料的合金或上述材料的組合。此外,可利用微影蝕刻製程以形成圖案化之閘極110。在其他實施方式中,可使用重摻雜p-型的矽(heavily doped p-type Si)作為閘極110的材料,其為本技術領域所習知。
閘絕緣層120覆蓋閘極110。在一實施方式中,使用電漿輔助化學氣相沉積法(Plasma-enhanced chemical vapor deposition,PECVD)來形成閘絕緣層120。閘絕緣層120的材料可例如為氮化矽(SiNx)、氧化矽(SiOx)等無機材料或是具有介電特性之高分子有機材料。
氧化物半導體層130位於閘絕緣層120上,並作為薄膜電晶體100的主動層(active layer)。閘絕緣層120位於閘極110與氧化物半導體層130之間,以避免氧化物半導體層130直接接觸閘極110。氧化物半導體層130包含銦鎵
鋅氧化物,銦鎵鋅氧化物的化學式為InxGayZnzOw,其中x、y、z及w分別表示銦、鎵、鋅及氧的原子數(莫耳數)比。x、y及z滿足以下數學式:1.5≦(y/x)≦2以及1.5≦(y/z)≦2。
具體的說,在上述銦鎵鋅氧化物中,鎵(Ga)原子對銦(In)原子的原子數比值(y/x)(或稱為莫耳數比)為約1.5至約2。鎵(Ga)原子對銦(In)原子的原子數比值(y/x)是影響銦鎵鋅氧化物穩定性的重要因素,此一特徵讓本發明之實施方式具有特殊的技術功效。詳細而言,如果銦鎵鋅氧化物中的鎵(Ga)原子對銦(In)原子的原子數比值(y/x)小於約1.5,則所製成的薄膜電晶體的可靠度不佳。舉例而言,此薄膜電晶體的臨界電壓(threshold voltage)是不穩定的,當對同一個薄膜電晶體進行多次量測時,所得的臨界電壓的值並不相同,而且其間的差異太大而無法被接受。本發明的發明人發現,當銦鎵鋅氧化物中的鎵(Ga)的原子數對銦(In)的原子數的比值(y/x)大於約1.5時,能夠明顯改善薄膜電晶體的可靠度,讓薄膜電晶體的的電性性能以及臨界電壓呈現穩定狀態。換言之,當銦鎵鋅氧化物中的鎵(Ga)的原子數對銦(In)的原子數的比值(y/x)大於約1.5時,此銦鎵鋅氧化物的結構是相對穩定的,並讓其中的氧空缺濃度呈現穩定狀態。另一方面,如果銦鎵鋅氧化物中的鎵(Ga)原子對銦(In)原子的原子數比值(y/x)大於約2時,則銦鎵鋅氧化物的載子遷移率(mobility)會大幅下降,導致薄膜電晶體的開路電流降低,從而不利於薄膜電晶體的整體電性表
現。據此,本發明的其中一特徵在於,銦鎵鋅氧化物中鎵(Ga)原子對銦(In)原子的原子數比值(y/x)為約1.5至約2。
此外,在上述銦鎵鋅氧化物中,鎵(Ga)原子對鋅(Zn)原子的原子數比值(y/z)為約1.5至約2。鎵(Ga)原子對鋅(Zn)原子的原子數比值(y/z)也是影響銦鎵鋅氧化物穩定性的重要因素。如果銦鎵鋅氧化物中鎵(Ga)原子對鋅(Zn)原子的原子數比值(y/z)小於約1.5,則所製成的薄膜電晶體的可靠度不佳。例如,薄膜電晶體的臨界電壓(threshold voltage)不穩定。反之,如果銦鎵鋅氧化物中鎵(Ga)原子對鋅(Zn)原子的原子數比值(y/z)太高,則會降低薄膜電晶體的載子遷移率(mobility),導致薄膜電晶體的開路電流下降。另一方面,如果銦鎵鋅氧化物中鋅(Zn)原子的原子數比例太低,會造成薄膜電晶體的臨界電壓升高,因此不利於薄膜電晶體的應用。本發明的發明人經許多研究分析後發現,當銦鎵鋅氧化物中鎵(Ga)原子對鋅(Zn)原子的原子數比值(y/z)為約1.5至約2,不僅能夠改善薄膜電晶體的穩定性,還能具有適當的載子遷移率以及臨界電壓。
根據以上揭露的實施方式,本發明的其中一特徵在於,銦鎵鋅氧化物中鎵(Ga)原子對銦(In)原子的原子數比值(y/x)為約1.5至約2,而且鎵(Ga)原子對鋅(Zn)原子的原子數比值(y/z)為約1.5至約2。當滿足上述兩個條件時,能夠明顯改善薄膜電晶體的可靠度,而且讓薄膜電晶體的載子遷移率大於10cm2/Vs,薄膜電晶體經過1小時的負偏壓電壓測試(negative bias stress NBS)後,其臨界電壓偏移量將
小於1.3V,且薄膜電晶體的次臨界擺幅(subthreshold swing)小於0.6V/dec。
在一實施方式中,銦鎵鋅氧化物(InxGayZnzOw)的x及z滿足以下數學式:0.9≦(x/z)≦1.1。更明確地說,銦鎵鋅氧化物中銦原子對鋅原子的原子數比(莫耳數比)為約0.9至約1.1。在一實例中,銦鎵鋅氧化物中銦(In)原子的莫耳數實質上等於鋅(Zn)原子的莫耳數。
在另一實施方式中,銦鎵鋅氧化物(InxGayZnzOw)的y及w滿足以下數學式:0.375≦(y/w)≦0.5。更明確地說,銦鎵鋅氧化物中鎵(Ga)原子對氧(O)原子的原子數比(莫耳數比)為約0.375至約0.5。舉例而言,銦鎵鋅氧化物的化學式可為In1Ga1.5Zn1O4、In1Ga1.6Zn1O4、In1Ga1.7Zn1O4、In1Ga1.8Zn1O4、In1Ga1.9Zn1O4、或In1Ga2Zn1O4。
銦鎵鋅氧化物的化學式有多種的表示方法,例如In1Ga1.5Zn1O4也可以表示為In0.133Ga0.2Zn0.133O0.533(其中將銦、鎵、鋅及氧的原子數比例總和定義為1)或者表示為In0.286Ga0.429Zn0.286O1.143(其中將銦、鎵及鋅的原子數比例總和定義為1)。因此,在一實施方式中,當將銦鎵鋅氧化物(InxGayZnzOw)的(x+y+z)定義為1來表示銦鎵鋅氧化物的化學式時,x滿足數學式:0.25≦x≦0.3;y滿足數學式:0.42≦y≦0.5;z滿足數學式:0.25≦z≦0.3。更具體的說,以銦鎵鋅氧化物中的金屬成分(亦即,銦、鎵及鋅)為100%,則銦原子在金屬成分中的原子百分比為約25%至約30%,鎵原子在金屬成分中的原子百分比為約42%至約50%,鋅
原子在金屬成分中的原子百分比為約25%至約30%。換言之,銦、鎵、及鋅的原子數比x、y及z滿足以下數學式:0.25≦x/(x+y+z)≦0.3;0.42≦y/(x+y+z)≦0.5;以及0.25≦z/(x+y+z)≦0.3。
在其他實施方式中,當銦鎵鋅氧化物(InxGayZnzOw)的(x+y+z+w)定義為1時,x滿足數學式:0.125≦x≦0.134;y滿足數學式:0.2≦y≦0.25;z滿足數學式:0.125≦z≦0.13;w滿足數學式:0.5≦w≦0.54。換言之,在銦鎵鋅氧化物中,銦原子的百分比為約12.5%至約13.4%,鎵原子的百分比為約20%至約25%,鋅原子的百分比為約12.5%至約13.4%,氧原子的百分比為約50%至約34%。
根據本發明一實施例,能夠使用組成為In1Ga1Zn1O4的靶材,經濺鍍製程來形成上述實施方式的銦鎵鋅氧化物,例如化學式為In1Ga1.5Zn1O4、In1Ga1.6Zn1O4、In1Ga1.7Zn1O4、In1Ga1.8Zn1O4、In1Ga1.9Zn1O4、或In1Ga2Zn1O4的銦鎵鋅氧化物。在本實施例中,濺鍍製程的功率為約3.5kW至約6.5kW。濺鍍腔室中的氣體為氬氣與氧氣的混合氣體,其中氧氣在混合氣體中的莫耳百分比為約7.5%至約20%。濺鍍腔室的氣體壓力為約0.34Pa至約0.49Pa。
請回到第1圖,源極140和汲極150分別連接氧化物半導體層130的不同兩側。可以使用例如濺鍍、脈衝雷射蒸汽沈積法、電子束蒸發、化學氣相沈積等製程以形成源極140和汲極150。源極140和汲極150可包含例如鉑、金、鎳、鋁、鉬、銅、釹等金屬材料或上述之組合。
在一實施方式中,薄膜電晶體100更包含保護層160,保護層160覆蓋半導體層130、源極140和汲極150。保護層160具有一開口162露出汲極150或源極140的一部分。保護層160的材料可例如為氧化矽或氮化矽等無機材料或適當的有機高分子材料。此外,薄膜電晶體100可更包含畫素電極170,而且畫素電極170經由開口162連接至汲極150或源極140。畫素電極170可由諸如氧化銦錫(ITO)或氧化銦鋅(IZO)等透明導電氧化物所製成。
第2圖繪示本發明一實施方式之薄膜電晶體閘極電壓與汲極電流的關係圖。在第2圖所示的實施方式中,薄膜電晶體中半導體層的銦鎵鋅氧化物的化學式為In1Ga1.6Zn1O4。第2圖繪示對同一個薄膜電晶體連續量測六次的結果。從第2圖的結果可以發現,六次的量測結果呈現良好的再現性。本實施方式之薄膜電晶體的載子遷移率大於約10cm2/Vs,薄膜電晶體的臨界電壓小於約1.3V,薄膜電晶體的次臨界擺幅(subthreshold swing)小於約0.6V/dec。
第3圖繪示本發明一比較例之薄膜電晶體之閘極電壓與汲極電流的關係圖,其中半導體層中銦鎵鋅氧化物的化學式為In1Ga0.8Zn1O4。第3圖繪示對同一個薄膜電晶體連續量測六次的結果。從第3圖的結果可以發現,每次量測的閘極電壓與汲極電流之關係曲線都不相同,明顯有臨界電壓偏移的現象。從第2圖及第3圖的結果可知,根據本發明的實施方式,確實能夠有效地改善薄膜電晶體的
穩定性及可靠度。
根據本發明之一或多個實施方式,薄膜電晶體的結構並不限於第1圖繪示的結構。第4圖繪示本發明另一實施方式之薄膜電晶體100a的剖面示意圖。在薄膜電晶體100a中,閘絕緣層120a為圖案化的閘絕緣層120a,閘絕緣層120a覆蓋閘極110a,但是閘絕緣層120a僅覆蓋基板102的一部分,並未覆蓋全部的基板102。源極140a和汲極150a分別由閘絕緣層120a的相對兩側延伸至基板102上。半導體層130a的兩端分別位於源極140a和汲極150a上。
第5圖繪示本發明另一實施方式之薄膜電晶體100b的剖面示意圖。在薄膜電晶體100b中,半導體層130b形成在基板102上。源極140b和汲極150b位於半導體層130b上。閘絕緣層120b覆蓋一部分的源極140b、一部分的汲極150b以及一部分的半導體層130b(位於源極140b與汲極150b之間的半導體層130b)。閘極110b配置在閘絕緣層120b上。
第6圖繪示本發明又一實施方式之薄膜電晶體100c的剖面示意圖。在薄膜電晶體100c中,源極140c和汲極150c形成在基板102上,半導體層130c覆蓋一部分的源極140c、一部分的汲極150c以及一部分的基板102(位於源極140c與汲極150c之間的基板102)。閘絕緣層120c配置在半導體層130c上,閘極110c配置在閘絕緣層120c上。
雖然本發明已以實施方式揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧薄膜電晶體
102‧‧‧基板
110‧‧‧閘極
120‧‧‧閘絕緣層
130‧‧‧半導體層
140‧‧‧源極
150‧‧‧汲極
160‧‧‧保護層
162‧‧‧開口
170‧‧‧畫素電極
Claims (11)
- 一種薄膜電晶體,包含:一氧化物半導體層,包含銦鎵鋅氧化物,其以化學式InxGayZnzOw表示,其中x、y、z及w分別表示銦、鎵、鋅及氧的原子數比,且x、y及z滿足以下數學式:1.5≦(y/x)≦2以及1.5≦(y/z)≦2;一閘極;一閘絕緣層,位於該閘極與該氧化物半導體層之間;以及一源極及一汲極,分別連接該氧化物半導體層之不同兩側。
- 如請求項1所述之薄膜電晶體,其中x及z滿足以下數學式:0.9≦(x/z)≦1.1。
- 如請求項1所述之薄膜電晶體,其中y及w滿足以下數學式:0.375≦(y/w)≦0.5。
- 如請求項1所述之薄膜電晶體,其中當定義(x+y+z)為1時,x滿足以下數學式:0.25≦x≦0.3。
- 如請求項1所述之薄膜電晶體,其中當定義(x+y+z)為1時,y滿足以下數學式:0.42≦y≦0.5。
- 如請求項1所述之薄膜電晶體,其中當定義(x+y+z) 為1時,z滿足以下數學式:0.25≦z≦0.3。
- 如請求項1所述之薄膜電晶體,其中當定義(x+y+z+w)為1時,x滿足以下數學式:0.125≦x≦0.134。
- 如請求項1所述之薄膜電晶體,其中當定義(x+y+z+w)為1時,y滿足以下數學式:0.2≦y≦0.25。
- 如請求項1所述之薄膜電晶體,其中當定義(x+y+z+w)為1時,z滿足以下數學式:0.125≦z≦0.134。
- 如請求項1所述之薄膜電晶體,其中當定義(x+y+z+w)為1時,w滿足以下數學式:0.5≦w≦0.54。
- 一種薄膜電晶體,包含一閘極、一閘絕緣層、一氧化物半導體層、一源極以及一汲極,其特徵在於,該氧化物半導體層包含銦鎵鋅氧化物,該銦鎵鋅氧化物以化學式InxGayZnzOw表示,其中x、y、z及w分別表示銦、鎵、鋅及氧的原子數比,x、y及z滿足以下數學式:0.25≦x/(x+y+z)≦0.30.42≦y/(x+y+z)≦0.5;以及0.25≦z/(x+y+z)≦0.3。
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