KR102212999B1 - 질소-도핑된 그래핀층을 활성층으로 포함하는 그래핀 기반의 tft - Google Patents

질소-도핑된 그래핀층을 활성층으로 포함하는 그래핀 기반의 tft Download PDF

Info

Publication number
KR102212999B1
KR102212999B1 KR1020190019924A KR20190019924A KR102212999B1 KR 102212999 B1 KR102212999 B1 KR 102212999B1 KR 1020190019924 A KR1020190019924 A KR 1020190019924A KR 20190019924 A KR20190019924 A KR 20190019924A KR 102212999 B1 KR102212999 B1 KR 102212999B1
Authority
KR
South Korea
Prior art keywords
layer
graphene
electrode
active layer
thin film
Prior art date
Application number
KR1020190019924A
Other languages
English (en)
Other versions
KR20200101714A (ko
Inventor
윤순길
박병주
한이레
Original Assignee
충남대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 충남대학교산학협력단 filed Critical 충남대학교산학협력단
Priority to KR1020190019924A priority Critical patent/KR102212999B1/ko
Priority to CN201980092592.5A priority patent/CN113454793A/zh
Priority to US17/428,501 priority patent/US11869945B2/en
Priority to PCT/KR2019/014120 priority patent/WO2020171341A1/ko
Publication of KR20200101714A publication Critical patent/KR20200101714A/ko
Application granted granted Critical
Publication of KR102212999B1 publication Critical patent/KR102212999B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/041—Making n- or p-doped regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/0425—Making electrodes
    • H01L21/044—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Abstract

본 발명은 질소-도핑된 그래핀층을 활성층으로 포함하는 고품질, 고기능성의 그래핀 기반의 TFT에 관한 것으로서, 보다 상세하게는 게이트전극; 상기 게이트전극 위에 위치한 게이트절연층; 상기 게이트절연층 위의 일부 영역에 위치하며 질소-도핑 그래핀층을 포함하는 활성층; 상기 활성층의 일측 영역 위에 위치한 제1전극; 상기 활성층의 타측 영역 위에 위치한 제2전극;을 포함하는 그래핀 기반의 TFT에 관한 것이다.
이러한 본 발명은 Ti 층 위에 그래핀을 직접 성장시키고 이를 remote 플라즈마로 데미지를 가한 후, 질소가스를 이용해 도핑하여 그래핀 활성층을 제조함으로써 매우 우수한 특성을 가지는 TFT를 얻을 수 있게 된다.

Description

질소-도핑된 그래핀층을 활성층으로 포함하는 그래핀 기반의 TFT{Thin Film Transistor Based on Graphine Comprising N-Dopped Graphine Layer as Active Layer}
본 발명은 Ti 층 위에 직접적으로 성장된 후 질소-도핑된 그래핀층을 활성층으로 포함하는 고품질, 고기능성의 그래핀 기반의 TFT에 관한 것이다.
최근 급속한 정보화 기술의 진전으로 언제 어디서나 정보를 접할 수 있는 유비쿼터스 컴퓨팅 시대로 접어들고 있다. 이에 따라 다양한 정보를 전달하는 정보 전달 매체와 저장 매체 등 새로운 전자소자의 중요성이 점점 커져가고 있다. 특히 디스플레이에 대한 소비자의 요구는 시장의 공급과 기술의 수준을 뛰어넘고 있어 개발의 중요성이 날로 커져가고 있다. 차세대 디스플레이는 가볍고 얇은 두께와 고해상도, 높은 화면 전환속도, 대면적이라는 특성을 넘어서 친환경, 저소비전력, 초고해상도, 저가격의 대면적화, 유연성, 디자인, 투명성 및 실제 영상(3-Dimension) 등의 구현을 강하게 요구하고 있다.
박막 트랜지스터(TFT, thin film transistor)는 디스플레이에서 백플레인(backplane)에 탑재되어 전력 등을 공급하는 주회로 기판으로 디스플레이 구동의 핵심 역할을 담당한다. 따라서 차세대 디스플레이의 핵심 기술인 초고해상도, 높은 화면 전환속도, 대화면 특성 등을 구현하기 위해서는 박막 트랜지스터의 기술이 발전되어야 한다. 종래 활성층으로 비정질 실리콘을 이용한 박막 트랜지스터, LTPS(Low Temperature Poly Si) 박막 트랜지스터, IGZO 박막 트랜지스터 등이 개발되거나 주목받고 있다. 그러나 이들은 여전히 제작공정이 복잡하고 생산 비용이 높을 뿐 아니라, 가요성은 높지만 유리 기판 등의 무기 기판에 비해 열 안정성이 낮은 수지 기판에 적용되기 어려워 유연성 디스플레이용으로 활용하기에는 어려움이 있다.
그래핀은 탄소 원자 하나의 두께의 이차원 벌집구조의 나노 물질로서 이론적으로 ~200,000 cm2 v-1s-1의 전자이동도와 ~5000 Wm-1K-1의 열전도도, ~1.0 TPa의 영 계수와 더불어 물리적, 화학적 안정성을 가지며 원자 한층 수준의 두께로 인해 가시광 흡수량이 매우 적어 가시광 영역의 광 투과율이 약 98 %라는 뛰어난 특성을 띠고 있다. 특히 그래핀이 단결정 실리콘보다 100배 이상 전자를 빠르게 이동시킬 수 있다는 점에서 기존 실리콘 기반 반도체 소자에서 실리콘을 대체하고, 또한 유연 투명 전자소자(flexible, transparent electronic device)로 활용될 차세대 물질로서 주목받고 있다. 하지만 그래핀은 밴드 갭(band gap)이 없어 금속특성을 지니고, 작동 전류의 온/오프 비가 매우 작아 전기적 신호에 의해 전류의 흐름을 통제할 수 없다는 단점 때문에 반도체나 트랜지스터와 같은 전자소자로 응용하기에 결정적인 장애를 가지고 있다.
이에 그래핀에 적절한 밴드 갭을 부여하여 작동전류의 온/오프 비를 증가시키려는 다양한 시도가 있어 왔다. 예를 들면, 그래핀과 기판 사이 격자 부정합으로 나타나는 그래핀 결정구조의 대칭성을 파괴하거나, 나노리본 형태 패턴을 형성하거나, 또는 그래핀의 화학조성을 변화시키거나, 반도체 특성을 가진 특정층을 그래핀과 적층시키는 하이브리드 구조체를 제작하는 방법 등이 시도되어 왔다. 그러나 우수한 품질의 그래핀을 제작하는 것도, 제작된 그래핀을 나노리본 구조로 구현하는 것도, 그래핀의 물성을 조정하는 것도 용이하지 않을 뿐 아니라, 증가된 온/오프 비가 수~수천 정도로 산업적으로 활용되는 실리콘 기반 TFT의 온/오프 비인 104 보다 여전히 열악하여 소자의 대량 집적화와 고속 구동에 저해요소가 되고 있다.
등록특허 10-1156620
살펴본 바와 같이, 종래 그래핀 자체의 우수한 특성에도 불구하고, 온/오프 비가 낮고 고품질의 그래핀 공급이 어려워 그래핀을 소재로 하는 반도체 소자 또는 트랜지스터로서 집적화를 구현하지 못하고 있었다.
이에 본 발명은 고품질의 그래핀이 적용되고, 실용화에 충분한 정도의 온/오프 비, 낮은 문턱전압, 높은 이동도, 낮은 subthreshold swing 특성을 가지는 그래핀 기반의 TFT를 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명은
게이트전극; 상기 게이트전극 위에 위치한 게이트절연층; 상기 게이트절연층 위의 일부 영역에 위치하며 질소-도핑 그래핀층을 포함하는 활성층; 상기 활성층의 일측 영역 위에 위치한 제1전극; 상기 활성층의 타측 영역 위에 위치한 제2전극;을 포함하는 그래핀 기반의 TFT인 것을 특징으로 한다.
이상과 같은 본 발명에 의한 그래핀 기반의 TFT는, 전하이동속도가 빠르면서 온/오프 비가 충분히 높아 고집적 반도체, 트랜지스터 등으로 활용할 수 있다.
또한 본 발명에 의하면 활성층 형성시에 동일장비 내에서 연속하여 그래핀을 합성하고 이를 질소-도핑함으로써 제작공정 단순화를 통한 제조비용 감소 및 제품의 고품질화가 가능하게 된다.
도 1은 본 발명에 의한 박막 트랜지스터의 개념적 사시도.
도 2와 도 3은 각각 본 발명의 실시예에서 트랜지스터 제작공정 조건을 결정하기 위한 사전실험 결과를 보여주는 도표.
도 4a~6은 각각 본 발명의 실시예에 의해 제작된 박막 트랜지스터의 개념도.
도 7~9는 각각 본 발명의 실시예에 의해 제작된 박막 트랜지스터의 작동특성을 보여주는 도표.
도 10은 본 발명의 실시예 중 제작예3 소자의 안정성을 보여주는 도표.
이하 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다. 그러나 이러한 설명은 본 발명의 기술적 사상의 내용과 범위를 쉽게 설명하기 위한 예시일 뿐, 이에 의해 본 발명의 기술적 범위가 한정되거나 변경되는 것은 아니다. 이러한 예시에 기초하여 본 발명의 기술적 사상의 범위 안에서 다양한 변형과 변경이 가능함은 당업자에게는 당연할 것이다. 이하의 도면에서 각 구성요소의 크기나 두께, 형상 등은 과장되거나 단순화되어 있을 수 있다.
본 명세서에서 "상부" 또는 "상" 또는 "위"는 서로 직접적으로 접촉하여 바로 위에 위치하는 것 뿐 아니라 다른 층을 매개로 하여 비접촉적으로 위에 위치하는 것 역시 포함할 수 있다. 또한 본 명세서에서 'A(층)/B(층)'이란 B(층) 위에 (A)층이 직접 접촉하여 적층되어 있음을 의미한다.
본 발명은, 질소-도핑 그래핀층을 포함하는 활성층을 가지는 것을 특징으로 하는 TFT에 관한 것이다. 보다 구체적으로 본 발명은, 게이트전극; 상기 게이트전극 위에 위치한 게이트절연층; 상기 게이트절연층 위의 일부 영역에 위치하며 질소-도핑 그래핀층을 포함하는 활성층; 상기 활성층의 일측 영역 위에 위치한 제1전극; 상기 활성층의 타측 영역 위에 위치한 제2전극;을 포함하는 그래핀 기반의 TFT인 것을 특징으로 한다.
도 1에 본 발명의 일 실시예에 따른 박막 트랜지스터의 개념적 사시도를 도시하였다. 도 1에 예시된 박막 트랜지스터는 게이트전극(120)이 활성층(140) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다. 기판(110) 상에 게이트전극(120)이 구비될 수 있다. 기판(110)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트전극(120)은 일반적인 도전성 물질, 예를 들면 금속, 폴리실리콘, 도전성 산화물 등으로 형성될 수 있는데, 본 발명의 실시예에서는 highly-doped p-Si와 직접 성장된 그래핀을 적용하였다.
상기 게이트전극(120)을 덮는 게이트절연층(130)이 구비된다. 게이트절연층(130)은 실리콘 산화물층, 실리콘 질산화물층이나 실리콘 질화물층을 포함할 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층을 포함할 수도 있다. 게이트절연층(130)은 이와 같은 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다. 본 발명의 실시예에서는 SiO2와 Al2O3를 적용하였다.
본 발명에 의한 TFT의 게이트절연층(130) 상에는 질소-도핑 그래핀층을 포함하는 활성층(140)이 구비된다. 이때 상기 질소-도핑 그래핀층은, in-situ 성장법에 의하는 것, 즉 무산소 분위기에서 그래핀층이 증착되고 연속하여 도핑되는 것, 예를 들면 동일한 장비 내에서 연속하여 그래핀층이 증착되고 질소-도핑되는 것이 바람직하다.
도면에서는 활성층(140)의 폭을 게이트전극(120)의 폭보다 다소 작게 도시하였으나, 경우에 따라서는 게이트전극(120)의 폭과 유사하거나 그보다 클 수도 있다.
본 발명에 의한 TFT의 활성층(140) 위에는 제1 및 제2영역에 서로 이격된 상태로 마주보며 활성층(140)에 접촉된 제1전극(151) 및 제2전극(152)이 구비될 수 있다. 제1전극(151)은 활성층(140)의 일단에 접촉될 수 있고, 제2전극(152)은 활성층(140)의 타단에 접촉될 수 있다. 제1전극(151) 및 제2전극(152)은 일반적인 도전성 물질, 예를 들면 금속, 폴리실리콘, 도전성 산화물 등으로 형성될 수 있다. 본 발명의 실시예에서는 제1전극(151) 및 제2전극(152)으로 Au/Ti와 그래핀/Ti를 적용하였다.
제1전극(151) 및 제2전극(152)이 전도성 물질층과 Ti층을 포함하는 경우, 무산소 분위기에서 Ti층이 증착되고 이어서 전도성 물질층이 증착되어지는데, 예를 들면 동일한 장비 내에서 연속하여 Ti와 전도성물질이 증착되는 것이 바람직하다.
제1전극(151), 제2전극(152) 및 게이트전극(120)은 동일한 물질층일 수 있다. 제1전극(151) 및 제2전극(152)은 단일층 또는 다중층일 수 있다. 제1전극(151) 및 제2전극(152)의 형태 및 위치는 달라질 수 있다. 예컨대, 제1전극(151)은 활성층(140)의 일단에서 그와 인접한 게이트절연층(130) 영역 위로 연장된 구조를 가질 수 있고, 이와 유사하게, 제2전극(152)은 활성층(140)의 타단에서 그와 인접한 게이트절연층(130) 영역 위로 연장된 구조를 가질 수 있다. 또한 제1전극(151) 및 제2전극(152)은 활성층(140)의 양단(즉, 일단 및 타단)이 아닌 다른 두 영역에 접촉하도록 구비될 수도 있다.
도 1에 도시되지는 않았으나, 본 발명에 의한 박막 트랜지스터에는 활성층(140)을 덮는 식각 정지층이 추가로 구비될 수 있다. 식각 정지층은 제1전극(151) 및 제2전극(152)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 활성층(140)이 손상되는 것을 방지하는 역할을 한다. 식각 정지층은 실리콘 산화물, 실리콘 질화물, 유기 절연물 등을 포함할 수 있다. 이때 제1전극(151)과 제2전극(152)은 식각 정지층에 형성된 소정의 홀을 통해 활성층(140)에 전기적으로 연결된다.
본 발명에 의한 TFT는, 노출된 게이트전극(120), 게이트절연층(130), 활성층(140), 제1전극(151) 및 제2전극(152)을 덮는 통상의 보호층(passivation layer)이 구비될 수 있다(도시 생략). 보호층은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다.
이상과 같은 본 발명에 의한 TFT는 다음과 같은 방식으로 활성층 형성단계가 이루어질 수 있다.
먼저, 게이트절연층 위에 형성될 활성층의 형태에 대응되는 shadow mask를 부착하고 3~10 ㎚ 두께의 티타늄 막을 증착한다. 이어서 무산소 분위기를 유지하면서 in-situ로 remote 플라즈마 보조 화학기상증착에 의해 티타늄 막 위에 그래핀 박막을 성장시킨다. 이에 의해 본 발명에서는 전사(transfer)하는 과정 없이 그래핀층이 티타늄층을 매개로 게이트절연층 위에 안정적으로 밀착 형성된다. 이렇게 성장된 그래핀 박막에 remote 플라즈마 처리하여 그래핀 박막에 소정의 데미지를 가한다. 적절한 데미지를 위한 플라즈마 처리조건은 하기 실시예에 기재하였다. 이어서 데미지를 가한 그래핀 박막을 N2 분위기하에서 remote 플라즈마에 노출시켜 질소-도핑한다. 이렇게 전사하는 과정 없이 그래핀층을 직접 in-situ로 형성함으로써 고품질과 고안정성의 TFT가 가능하게 되는 것이다. 하기 실시예에서는 티타늄 박막 형성 전에 게이트절연층 위에 shadow mask를 부착하였으나, 상황에 따라서는 '티타늄 박막 형성 후 ~ 그래핀층 질소-도핑 후'의 임의의 단계에서 활성층을 패터닝하는 방법을 택할 수도 있을 것이다.
도시하지는 않았지만, 이렇게 제작된 TFT가 외부로 노출되면 그래핀층 아래의 Ti층이 부분적으로 산화되어 TiO2-x로 변환되는 것이 확인되었다. 이에 본 명세서에서는 시점에 따라서 '그래핀/Ti' 또는 '그래핀/TiO2-x'를 혼용하여 표시하였다.
본 발명에 의한 TFT는 제작 후에 100~400℃에서 소정시간 어닐링과정을 거치는 것이 바람직하다. 이는 제1과 제2 전극 증착과정에서 발생할 수 있는 플라즈마 데미지를 제거하기 위한 것으로서, N-doped graphene의 특성에 직접 영향을 미치는 것은 아니다. 하기 실시예에서 확인되었듯이, 적절한 어닐링에 의해 트랜지스터의 작동특성이 월등히 개선된다. 어닐링 온도와 시간은 대략 비대칭관계이므로 당업자가 적절한 어닐링 조건을 선택할 수 있을 것이다.
이상에서 바텀 게이트 구조의 박막 트랜지스터를 위주로 설명하였으나, 게이트전극(120), 게이트절연층(130), 활성층(140), 제1전극(151) 및 제2전극(152)이 도 1과 달리 개념적으로 뒤집혀진 탑 게이트 구조의 박막 트랜지스터에서 역시 동일 또는 유사하게 적용될 수 있음은 본 발명이 속한 기술분야 통상의 기술자에게는 당연할 것이다.
아래 실시예에서 확인되었듯이, 본 발명에 의한 박막 트랜지스터는 Ion/Ioff 가 109 이상, mobility 300 이상, Vth (문턱전압) 0.3 V 이하, Subthreshold Swing 0.1 V 이하로 매우 우수한 특성을 나타낸다. 따라서 본 발명에 의한 박막 트랜지스터는 능동행렬(active matrix) 디스플레이 예컨대, 액정 디스플레이나 유기 발광 디스플레이, UHD(ultra high definition) 영상을 제공하는 차세대 고해상도 AMLCD(active matrix liquid crystal display), AMOLED(active matrix organic light emitting diode) 등 디스플레이의 화소 스위칭 소자나 구동 소자로 사용될 수 있을 것이다. 이 외에도 본 발명에 의한 박막 트랜지스터는 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 활용될 수 있음은 당연하다.
[실시예]
본 발명에 의한 박막 트랜지스터를 제작하고 그 특성을 평가하였다.
1. 박막 트랜지스터의 제작
기판-게이트층-게이트절연층-활성층-전극을 각각 다음 표와 같은 재질로 본 발명에 의한 TFT를 제작하였다. 제작예1, 2에서는 게이트전극이 기판 역할을 한다.
Figure 112019018082621-pat00001
이때 활성층 형성 공정은 '게이트절연층 위에 Ti층 형성 → Ti층 위에 그래핀층 형성 → 그래핀층 데미지 → 그래핀층 도핑'의 순서로 이루어졌는데, 최소한 각 과정 및 과정과 과정 사이는 무산소분위기에서 수행되었다.
(1) 활성층 형성
하기 제작예에서 그래핀층의 형성, 그래핀층의 데미지 조건과 데미지된 그래핀층의 질소-도핑조건은 사전 실험에 의해 결정하였다. 그러나 이렇게 결정된 조건과 다른 공정조건을 배제하는 것은 아니다.
① 게이트절연층 위에 그래핀/Ti층 형성
SiO2 (제작예1, 2) 또는 Al2O3 (제작예3) 절연층 위에 다음 조건에서 스퍼터링 방식으로 3~10 ㎚ 두께의 티타늄 막을 150℃에서 증착하였다; dc power 20W, 작업압력 0.4 Pa, 증착시간 3분, 건과 건 사이 간격 10cm, 플라즈마와 기판 사이 간격 10cm.
이어서 연속된 무산소분위기를 유지하면서 하기 표 1에 제시된 조건에서 Ti층 위에 그래핀층을 형성하였다.
Figure 112019018082621-pat00002
② 그래핀층의 데미지 조건 결정
도핑전 그래핀의 적절한 데미지 조건을 결정하기 위해 Ar 플라즈마 노출 시간을 조절하였다. 도 2에 도시된 조건에서 Ar 플라즈마 노출(이때 건과 건 사이 간격 10cm, 플라즈마와 기판 사이 간격 13cm) 시간은 15, 30, 45초로 변화를 주었으며 데미지 정도를 라만피크, 면저항, 투명도로 확인하였다(도 2 참조). 각 샘플들에 데미지를 준 후 Pristine 그래핀의 특성과 비교를 하였다. Ar 플라즈마에 15초 노출시킨 샘플은 라만피크와 투명도에서는 변화를 보이지 않았지만 면저항이 약간 상승하는 것을 통하여 에칭(데미지)이 거의 되지 않은 것으로 판단되었다. 30초 노출시킨 샘플은 라만피크에서 약간의 D peak (그래핀의 결함을 의미) 생긴 것을 통하여 적절한 플라즈마 데미지가 이루어짐을 확인할 수 있었고 면저항과 투명도 측정에서도 그래핀이 데미지를 받음을 확인하였다. 45초 노출시킨 샘플은 라만피크에서 그래핀이 완전히 에칭되어 사라진 것을 확인하였다. 따라서 이상과 같은 처리조건에서는 30초 전후 예를 들면 25~35초 정도의 데미지를 주는 것이 적절한 것으로 확인되었다. 그러나 처리조건이나 환경에 따라서 처리시간이 달라질 수 있음은 당연할 것이다.
③ 그래핀층의 질소-도핑조건 결정
Ar 플라즈마 처리를 30초 진행한 후 N2 플라즈마를 이용하여 질소-도핑을 진행하였다. 적절한 도핑정도를 조절하기 위하여 도핑시간은 30초로 고정하고 N2 가스의 양을 0.3, 0.5, 1.0 sccm 으로 조절하였다. N2 0.3 sccm 플라즈마에 노출(이때 건과 건 사이 간격 10cm, 플라즈마와 기판 사이 간격 13cm)시킨 샘플은 G peak 이 1576 cm-1에서 1580 cm-1 로 전형적인 질소-도핑 peak 효과를 나타내었다. 면저항 역시 질소-도핑의 효과로 적절히 증가하였으며, 질소-도핑 후 투명도는 Ar 에칭 후(질소-도핑 전) 투명도와 유사하였다. 이를 통하여 N2 0.3 sccm 플라즈마에 노출된 샘플은 에칭이 되지 않고 질소-도핑이 적절히 이루어졌음을 확인하였다. N2 0.5, 1.0 sccm 플라즈마에 노출된 샘플들은 에칭이 이루어져 그래핀은 사라지고 약간의 CN 이 형성되었음이 라만 측정을 통해서 확인되었다(도 3 참조). 검사결과 가스를 0.3sccm 이하로 공급하는 것이 적절한 것으로 확인되었다. 이 경우에도 역시 처리조건이나 환경에 따라서 처리시간이 달라질 수 있음은 당연할 것이다.
(2) 제작예1
통상의 방법에 따라 하이 도핑(high doping)된 p-Si 위에 100nm 두께로 SiO2 절연층을 형성하였다. 이어서 절연층 위에 활성층의 패터닝을 위해 shadow mask 를 기판 위에 부착한 다음 전술한 조건으로 Ti층 및 연속해서 그래핀층을 직접 성장시킨 후, 그대로 그래핀층을 데미지 및 그래핀층 질소-도핑하여 활성층을 완성하였다.
제1전극/제2전극 mask를 활성층이 패터닝된 기판에 정밀하게 배치하고, 하기 표에 제시된 조건에서 스퍼터링 방식으로 Ti층(10 nm 두께)과 Au층(50 nm 두께)을 연속 증착하여 제1전극과 제2전극을 형성하였다. [Ti층 : dc power 20 W, 기저압력 6.6×10-4 Pa, 작업압력 0.4 Pa, 증착시간 3분 / Au층 : dc power 12W, 기저압력 6.6×10-4 Pa, 작업압력 0.4 Pa, 증착시간 3분30초] 본 제작예에서는 제1전극과 제2전극을 Ti층과 Au층을 적용하였으나, 전도성 소재의 단층으로 하는 것을 배제하는 것은 아니다.
제작예1에서 활성층은 대략 800×1200 ㎛, 제1전극과 제2전극은 대략 800 ㎛ (width) 크기이고, 제1전극과 제2전극 사이의 간격은 대략 200㎛ (length) 정도가 되도록 하였다(도 4b 참조). 이는 본 발명자 그룹이 보유하고 있는 shadow mask의 사이즈에 의한 것으로서, 사이즈가 작을수록 TFT 특성은 향상되는 것이므로 본 제작예가 활성층이나 제1, 2전극의 사이즈를 제한하고자 하는 것은 아니다.
제작된 트랜지스터(도 4a 참조)를 상온~300℃에서 어닐링하였다.
(3) 제작예2
전술한 방식으로 Ti층(10 nm 두께) 위에 그래핀층(단층, 0.4 nm 두께)을 직접 성장시켜 제1전극과 제2전극을 형성한 점을 제외하고는 제작예1과 동일하게 제작하였다(도 5 참조).
(4) 제작예3
전술한 방식으로 폴리이미드 기판 위에 Ti층과 그래핀층을 무산소 분위기에서 in-situ로 직접 형성하여 게이트 전극으로 하고, Al2O3 (40 nm 두께)로 게이트 절연층을 구성한 것을 제외하고는 제작예2와 동일하게 제작하였다(도 6 참조).
2. 박막 트랜지스터의 특성
이렇게 제작된 트랜지스터의 트랜스퍼 커브, 아웃풋 커브 및 어닐링 조건에 따른 트랜지스터 특성 등을 분석하였다.
도시하지는 않았지만, 이렇게 제작된 TFT가 외부로 노출되면 그래핀층 아래의 Ti층이 부분적으로 산화되어 TiO2-x로 변환되는 것이 확인되었다.
(1) 제작예1 트랜지스터
도 7에 도시된 것처럼 본 발명에 의한 제작예1 트랜지스터는 열처리 이전에도 4.23×107 의 매우 높은 온/오프 비를 나타내었고 72 cm2/V.s 모빌리티 1.5 V 의 문턱전압, 0.50 V/decade 의 기존 질소-도핑 그래핀과 비교하였을 때 매우 우수한 특성을 나타내었다. 제작예1 트랜지스터를 200, 250, 300℃로 열처리 했을 때, 트랜지스터의 성능이 점차적으로 우수해지는 것을 확인할 수 있다. 이는, 제1전극과 제2전극을 DC 스퍼터링으로 Au, Ti를 증착할 때 발생하는 활성층과 전극층 계면사이에 발생하는 결함과 전극층이 증착될 때 발생하는 물리적 스트레스가 열처리로 인해 완화, 해소됨으로써 질소-도핑 그래핀 트랜지스터의 본연의 특성이 발현된 것으로 해석된다.
이러한 질소-도핑된 트랜지스터의 특성은 아래 표에서 볼 수 있듯이, 전류점멸비(on/off ratio, Ion/off), 모빌리티, 문턱 전압(threshold voltage), 서브문턱 스윙(subthreshold swing, S.S.) 등이 매우 우수한 것을 알 수 있다.
Figure 112019018082621-pat00003
(2) 제작예2 트랜지스터
도 8에 도시된 것처럼 제작예2 트랜지스터는 제1전극과 제2전극을 그래핀/Ti 전극으로 대체한 것이다. 제작예1 트랜지스터와 마찬가지로 200, 250, 300℃로 열처리했을 때, 온도가 높을수록 트랜지스터의 성능이 점차적으로 우수해지는 것을 확인할 수 있었는데, 그 이유는 앞서 설명한 것과 같다.
따라서 그래핀/Ti 전극이 Au/Ti 전극을 충분히 대체할 수 있음을 확인하였다.
또한 아래 표에서 볼 수 있듯이, Au/Ti 전극을 그래핀/Ti 전극으로 대체하여도 여전히 전류점멸비, 모빌리티, 문턱 전압, 서브문턱 스윙 등이 매우 우수한 것을 알 수 있다.
Figure 112019018082621-pat00004
(3) 제작예3 트랜지스터
도 9에 도시된 것처럼 제작예3 트랜지스터는 투명하고 유연한 질소-도핑 그래핀 트랜지스터 구현을 위하여, 기존 Si 기반의 기판과 게이트 절연층을 유연성을 가진 PI 기판과 Al2O3 게이트 절연층으로 대체하고 그래핀/Ti 제1전극, 제2전극을 사용하여 제작하였다. 제작예1, 2와 마찬가지로 250℃에서 열처리 했을 때, 트랜지스터의 성능이 우수해지는 것을 확인할 수 있다. PI 기판의 열화현상 때문에 그 이상의 온도에서 열처리 테스트는 생략하였다.
또한 아래 표에서 볼 수 있듯이, 유연성 기판을 적용한 경우라도 전류점멸비, 모빌리티, 문턱 전압, 서브문턱 스윙 등이 매우 우수한 것을 알 수 있다.
Figure 112019018082621-pat00005
투명하고 유연한 질소-도핑 그래핀 트랜지스터를 제작한 제조예3의 소자 안정성을 NBS(Negative Bias Stress)와 NBIS(Negative Bias Illumination Stress) 측정을 통하여 확인하였다(도 10 참조). NBS 측정결과, 제조예3은 3600초 이후에도 측정값이 변하지 않는 매우 안정한 소자특성을 보여주었고 Illumination을 1500 lux 로 설정한 NBIS 측정에서도 매우 안정한 소자특성을 보여주었다. 이는 매우 안정하다고 보고된 ZnON-F(산화물 반도체, ACS Applied Materials & Interfaces, 2017, 9, 24688)과 비슷한 안정성으로 매우 우수한 특성이다.
110 기판 120 게이트전극
130 게이트절연층 140 활성층
151 제1전극 152 제2전극

Claims (6)

  1. 삭제
  2. 게이트전극;
    상기 게이트전극 위에 위치한 게이트절연층;
    상기 게이트절연층 위의 일부 영역에 위치하며, 무산소 분위기에서 상기 게이트 절연층 위에 Ti층이 증착된 후 연속해서 그래핀층이 직접 생성되고 도핑된 '질소-도핑 그래핀층/TiO2-x층'을 포함하는 활성층;
    상기 활성층의 일측 영역 위에 위치한 제1전극;
    상기 활성층의 타측 영역 위에 위치한 제2전극;을 포함하는 그래핀 기반의 TFT.
  3. 청구항 2에 있어서,
    상기 게이트전극이 그래핀층을 포함하는 것을 특징으로 하는 그래핀 기반의 TFT.
  4. 청구항 2에 있어서,
    상기 제1전극 및 제2전극은 '그래핀층/TiO2-x층'을 포함하는 것을 특징으로 하는 그래핀 기반의 TFT.
  5. 활성층 형성단계가,
    게이트절연층 위에 형성될 활성층의 형태에 대응되는 shadow mask를 부착하고 3~10 ㎚ 두께의 티타늄 막을 증착하는 소단계;
    이어서 무산소 분위기를 유지하면서 in-situ로 remote 플라즈마 보조 화학기상증착에 의해 그래핀 박막을 성장시키는 소단계;
    상기 성장된 그래핀 박막에 remote 플라즈마 처리하여 그래핀 박막에 소정의 데미지를 가하는 소단계;
    상기 데미지를 가한 그래핀 박막을 N2 분위기하에서 remote 플라즈마에 노출시켜 질소-도핑하는 소단계;를 포함하는 것을 특징으로 하는 청구항 2, 3 또는 4에 의한 그래핀 기반의 TFT 제조방법.
  6. 청구항 5에 있어서
    상기 활성층 형성단계 이후에 제1 과 제2전극을 형성한 후 100~400℃에서 소정시간 어닐링하는 단계를 추가로 포함하는 것을 특징으로 하는 그래핀 기반의 TFT 제조방법.
KR1020190019924A 2019-02-20 2019-02-20 질소-도핑된 그래핀층을 활성층으로 포함하는 그래핀 기반의 tft KR102212999B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190019924A KR102212999B1 (ko) 2019-02-20 2019-02-20 질소-도핑된 그래핀층을 활성층으로 포함하는 그래핀 기반의 tft
CN201980092592.5A CN113454793A (zh) 2019-02-20 2019-10-25 包括掺杂氮的石墨烯层作为有源层的基于石墨烯的tft
US17/428,501 US11869945B2 (en) 2019-02-20 2019-10-25 Graphene-based TFT comprising nitrogen-doped graphene layer as active layer
PCT/KR2019/014120 WO2020171341A1 (ko) 2019-02-20 2019-10-25 질소-도핑된 그래핀층을 활성층으로 포함하는 그래핀 기반의 tft

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190019924A KR102212999B1 (ko) 2019-02-20 2019-02-20 질소-도핑된 그래핀층을 활성층으로 포함하는 그래핀 기반의 tft

Publications (2)

Publication Number Publication Date
KR20200101714A KR20200101714A (ko) 2020-08-28
KR102212999B1 true KR102212999B1 (ko) 2021-02-05

Family

ID=72144641

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190019924A KR102212999B1 (ko) 2019-02-20 2019-02-20 질소-도핑된 그래핀층을 활성층으로 포함하는 그래핀 기반의 tft

Country Status (4)

Country Link
US (1) US11869945B2 (ko)
KR (1) KR102212999B1 (ko)
CN (1) CN113454793A (ko)
WO (1) WO2020171341A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11545558B2 (en) * 2020-09-28 2023-01-03 Paragraf Limited Method of manufacturing a transistor
KR102464570B1 (ko) 2020-11-26 2022-11-07 충남대학교산학협력단 스트레처블 다층 그래핀 소자, 이의 제조방법 및 이를 이용한 스트레처블 그래핀
KR102559405B1 (ko) * 2020-12-10 2023-07-25 아주대학교산학협력단 수소 센서 및 이의 제조 방법
KR102463561B1 (ko) * 2021-04-05 2022-11-04 충남대학교산학협력단 그래핀 기반의 P-type FET 제조방법 및 이를 이용한 P-type FET
KR102436874B1 (ko) * 2021-06-16 2022-08-25 재단법인대구경북과학기술원 수직 박막 트랜지스터

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008108383A1 (ja) * 2007-03-02 2008-09-12 Nec Corporation グラフェンを用いる半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101156620B1 (ko) 2009-04-08 2012-06-14 한국전자통신연구원 그라핀 채널층을 가지는 전계 효과 트랜지스터
KR101222639B1 (ko) * 2010-02-12 2013-01-16 성균관대학교산학협력단 그래핀을 이용한 유연성 투명 발열체 및 이의 제조 방법
KR101262319B1 (ko) * 2010-12-31 2013-05-08 그래핀스퀘어 주식회사 그래핀 전극을 포함하는 플렉시블/스트레처블 반도체 소자, 반도체층과 그래핀 전극 사이의 접촉저항 감소 방법, 및 그래핀 인터커넥터
KR20130011593A (ko) * 2011-07-22 2013-01-30 성균관대학교산학협력단 전계효과 트랜지스터 및 그의 제조 방법
KR101355933B1 (ko) 2011-10-19 2014-01-28 한국과학기술원 화학적으로 개질된 그래핀에 다양한 바이오물질을 흡착시키는 방법
KR102055776B1 (ko) 2013-03-28 2019-12-13 인텔렉추얼디스커버리 주식회사 질소 도핑한 환원된 산화 그래핀(N-doped rGO)을 이용한 n형 반도체의 제조 방법
KR101739347B1 (ko) 2015-04-24 2017-05-25 재단법인대구경북과학기술원 질소가 도핑된 환원된 그래핀 옥사이드의 제조방법 및 이에 따라 제조되는 질소가 도핑된 환원된 그래핀 옥사이드
CN105070766B (zh) * 2015-09-23 2020-08-11 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
US20180308983A1 (en) * 2017-04-20 2018-10-25 Shenzhen China Star Optoelectronics Technology Co., Ltd. A method of manufacturing an array substrate and a display substrate, and a display panel
CN108461446B (zh) * 2018-03-26 2020-07-28 北京大学 一种单栅石墨烯倍频器的制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008108383A1 (ja) * 2007-03-02 2008-09-12 Nec Corporation グラフェンを用いる半導体装置及びその製造方法

Also Published As

Publication number Publication date
WO2020171341A1 (ko) 2020-08-27
US20220109052A1 (en) 2022-04-07
US11869945B2 (en) 2024-01-09
KR20200101714A (ko) 2020-08-28
CN113454793A (zh) 2021-09-28

Similar Documents

Publication Publication Date Title
KR102212999B1 (ko) 질소-도핑된 그래핀층을 활성층으로 포함하는 그래핀 기반의 tft
US8759917B2 (en) Thin-film transistor having etch stop multi-layer and method of manufacturing the same
Chiu et al. High-Performance a-IGZO Thin-Film Transistor Using $\hbox {Ta} _ {2}\hbox {O} _ {5} $ Gate Dielectric
KR101097322B1 (ko) 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
US8884272B2 (en) Amorphous oxide semiconductor material, field-effect transistor, and display device
JP5780902B2 (ja) 半導体薄膜、薄膜トランジスタ及びその製造方法
Cai et al. High-performance transparent AZO TFTs fabricated on glass substrate
Dai et al. Large‐Area Chemical Vapor Deposited MoS2 with Transparent Conducting Oxide Contacts toward Fully Transparent 2D Electronics
WO2018006441A1 (zh) 薄膜晶体管、阵列基板及其制备方法
JP2007281486A (ja) ＺｎＯ薄膜トランジスタ
JP2010123913A (ja) 薄膜トランジスタ及びその製造方法
WO2014162625A1 (ja) 接続構造及びその製造方法、半導体装置
CN105405893A (zh) 一种平面分离双栅薄膜晶体管及其制备方法
KR20110080118A (ko) 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법
Lyu et al. A film-profile-engineered 3-D InGaZnO inverter technology with systematically tunable threshold voltage
CN102593008B (zh) 一种底栅自对准氧化锌薄膜晶体管的制备方法
Xiong et al. A novel self-aligned offset-gated polysilicon TFT using high-/spl kappa/dielectric spacers
JP2011258804A (ja) 電界効果型トランジスタ及びその製造方法
CN107452810B (zh) 一种金属氧化物薄膜晶体管及其制备方法
Yan et al. Thin‐Film Transistors for Integrated Circuits: Fundamentals and Recent Progress
WO2016035503A1 (ja) 薄膜トランジスタ
TWI523239B (zh) 薄膜電晶體及其製作方法
Lee et al. ZnO-based low voltage inverter with low-k/high-k double polymer dielectric layer
TW202043511A (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶材
KR20190046625A (ko) Igzo 박막 트랜지스터의 제조방법 및 그에 의해 제조된 igzo 박막 트랜지스터

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant