JP2007281486A - ＺｎＯ薄膜トランジスタ - Google Patents

Abstract

【課題】ＺｎＯ薄膜トランジスタを提供する。
【解決手段】ＺｎＯで形成された半導体チャンネルと、半導体チャンネルに電界を形成するものであって、導電性ＺｎＯによるゲートと、ゲートと半導体チャンネルとの間に介在するものであって、絶縁性ＺｎＯによるゲート絶縁層と、要素を保護するように要素による積層構造上に設けられるものであって、絶縁性ＺｎＯによるパッシベーション層とを備えるＺｎＯ薄膜トランジスタである。
【選択図】図１

Description

本発明は、ＺｎＯ薄膜トランジスタに係り、詳細には、低温工程のＺｎＯ薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）に関する。

現在のシリコンを利用したＴＦＴ−ＬＣＤは、ガラス基板を使用しているので、重量があって硬質であることから、可撓性ディスプレイとして採用できないという短所がある。この点を解決するために、最近では、有機物半導体または金属酸化物半導体物質を用いて表示装置を構成することが研究されている。ＺｎＯは、金属酸化物半導体であって、ＴＦＴだけでなく、センサー、光ウェーブガイド、ピエゾ素子に適用される。一般的に、４００℃以上の高温で成長させたＺｎＯフィルムが優秀な特性を有する。しかし、このような高温成長は、使用できる基板材料を制限して、熱に弱いプラスチック基板に適用できないという問題がある。

従来技術では、ＺｎＯ成長工程において、基板を３５０℃〜４５０℃の温度に加熱する（特許文献１）場合と、６００℃〜９００℃の温度でＺｎＯ結晶を成長させる（特許文献２）場合とがある。
一般的な従来のＺｎＯ ＴＦＴの材料を参照すると、チャンネルは、ＺｎＯで形成し、チャンネルの両端に接触してソースとドレイン及びチャンネルに電界を形成するゲートは、Ｍｏなどの金属で形成される。そして、ゲートとチャンネルとの間のゲート絶縁層は、ＳｉＮｘまたはＳｉＯ_２で形成される。このような構造を有するトランジスタを、その上に形成される他の要素から隔離して保護するために、ＳｉＯ_２またはＳｉＮｘなどの物質で形成された保護層またはパッシベーション層によって覆われる。

このような従来のＺｎＯ ＴＦＴは、多様な材料による構成要素を含む。したがって、多様な材料に対応した成膜工程が要求され、特に、高温工程が要求されるＳｉＯ_２またはＳｉＮｘなどが利用されるため、熱に弱いプラスチックを基板材料として利用し難い。
米国特許第６,８０８,７４３号明細書 米国特許第６,６６４,５６５号明細書

本発明が解決しようとする課題は、低温工程の適用によって熱に弱い材料を基板として利用できる低温ＺｎＯＴＦＴを提供することである。

前述したような課題を解決するために、本発明によるＺｎＯ ＴＦＴは、ＺｎＯで形成された半導体チャンネルと、前記半導体チャンネルに電界を形成するものであって、導電性ＺｎＯによるゲートと、前記ゲートと前記半導体チャンネルとの間に介在するものであって、絶縁性ＺｎＯによるゲート絶縁層と、前記要素を保護するように前記要素による積層構造上に設けられるものであって、絶縁性ＺｎＯによるパッシベーション層とを備えることを特徴とする。

本発明の具体的な実施形態によれば、前記半導体チャンネルとパッシベーション層との間に前記ゲートが設けられる。本発明の具体的なさらに他の実施形態によれば、前記半導体チャンネルと基板との間に前記ゲートが設けられる。
本発明の具体的なさらに他の実施形態によれば、前記半導体チャンネルは、導電性物質がドーピングされたＺｎＯで形成され、前記ゲートも導電性物質がドーピングされたＺｎＯで形成することができる。

また、本発明のさらに他の実施形態によれば、前記ゲート、ソース及びドレインのうち少なくともいずれか１つは、非晶質ＺｎＯで形成され、そして、前記半導体チャンネルは、多結晶ＺｎＯで形成することができる。

本発明によるＺｎＯ ＴＦＴを製造する工程で、常温または３００℃以下の低温でＲＦマグネトロンスパッタリング法の利用が可能であり、したがって、熱に弱いプラスチック基板にもＴＦＴの形成が可能である。特に、全ての材料が透明なＺｎＯによって形成されるので、透明なＴＦＴの製造が可能であり、したがって、ボトムエミッティング方式のＯＬＥＤディスプレイの製造に有利である。また、全ての材料がＺｎＯ系物質であるので、各積層の界面特性が優秀であり、したがって、良質のＴＦＴを得ることができる。また、このように同一物質を利用することにより、従来のようにソース／ドレインのコンタクトのためのイオンシャワーなどの付加工程が必要なく、また、異物の使用による不純物の介入を極小化できる。このような本発明によって可能になった低温工程は、工程装備の耐久性を向上させ、ひいては製造コストも低減させうる。

このような本発明は、ＺｎＯ ＴＦＴを利用する全ての装置、特に、プラスチックのような可撓性基板にＴＦＴを形成する必要があるディスプレイ、特にＯＬＥＤディスプレイへの適用に適している。

以下、本発明のＺｎＯ ＴＦＴ及びその製造方法の実施形態を説明する。
本発明は、基本的に３００℃以下の低温工程を通じてＺｎＯ ＴＦＴを製造するために、低温工程の可能なスパッタリング法、具体的に高周波マグネトロンスパッタリング法を適用する。
まず、本発明の実施形態によるＺｎＯ ＴＦＴの構造を説明する。

図１は、本発明によるトップゲート方式のＴＦＴを示す図面である。
図１に示すように、不透明、または、望ましくは、透明基板１０上にＺｎＯ半導体チャンネル１１及びチャンネル１１の両側のソース１２ｓとドレイン１２ｄとが設けられる。ソース１２ｓとドレイン１２ｄとは、チャンネル１１の両側端に所定幅で重畳される。そして、チャンネル１１及びソース／ドレイン１２ｓ，１２ｄの上には、絶縁性ＺｎＯによるゲート絶縁層１３が形成される。ゲート絶縁層１３上には、チャンネル１１の中央部分に対応するＺｎＯゲート１４が設けられる。ＺｎＯゲート１４上には、ゲート１４及びゲート絶縁層１３を覆う絶縁性ＺｎＯによるパッシベーション層１５が形成されている。

図２は、本発明によるボトムゲート方式のＺｎＯトランジスタの構造を概略的に示す図面である。
図２に示すように、基板２０上にＺｎＯゲート２１が形成されており、この上にＺｎＯゲート絶縁層２２が形成されている。ゲート絶縁層２２上には、ゲート２１に対応するＺｎＯ半導体チャンネル２３が形成される。ＺｎＯ半導体チャンネル２３の両端は、ゲート２１の両側端を超えて延長されている。ＺｎＯ半導体チャンネル２３両側には、ソース２４ｓとドレイン２４ｄとが設けられており、ソース２４ｓとドレイン２４ｄとは、チャンネル２３の両側端において所定幅で重畳している。そして、チャンネル１１及びソース／ドレイン１２ｓ，１２ｄの上には、絶縁性ＺｎＯによるパッシベーション層２５が形成されている。

基板１０，２０は、本発明によるＴＦＴの適用製品によって不透明または透明材料で形成され、例えば、ボトムエミッティング方式の有機発光ディスプレイに適用される場合、基板は、透明材料で形成する必要がる。
前述した２つの実施形態によるＺｎＯ ＴＦＴの特徴は、ＴＦＴを構成する導電性物質、半導体物質及び絶縁性物質がいずれもＺｎＯで形成されているという点である。公知のように、ＺｎＯの電気的特性は、成膜時に酸素分圧の調節によってなされるものであって、この点は、一般的に公知のものであり、それ以上の説明は省略する。本発明の具体的な実施形態によれば、前述した２つの実施形態によるＴＦＴにおいて、ＺｎＯゲートは約２００ｎｍ、ソース及びドレインは約１００ｎｍ、ゲート絶縁層は約２００ｎｍ、そしてチャンネルは約７０ｎｍの厚さを有する。

ゲート、ソース及びドレインは、導電体であって、低い比抵抗（Ω・ｃｍ）が要求されるが、これを構成する物質として（１００）、（００２）、及び（１０１）結晶方向のＺｎＯ結晶が混合されている時に最も低い比抵抗が得られた。
本発明において、ＺｎＯソース、ＺｎＯドレイン、ＺｎＯゲート、及びＺｎＯチャンネルのうち少なくともいずれか１つは、導電性物質、例えばＩｎまたはＧａなどをドーパントとして含有しうる。また、ＺｎＯソース、ＺｎＯドレイン、及びＺｎＯゲートのうち少なくともいずれか１つは、非晶質ＺｎＯで形成されうる。

一方、ＺｎＯチャンネルは、多結晶ＺｎＯで形成することが望ましい。
図３は、ゲート、ソース及びドレインの材料として使用するために、Ｓｉ基板上に酸素がない純粋Ａｒ雰囲気で６０、１００、２００ワットのＲＦマグネトロンスパッタリングによって形成されたＺｎＯ薄膜の結晶配向性を示すグラフである。
図３に示したように、６０ワットの出力で（１００）、（００２）、及び（１０１）結晶方向のＺｎＯが現れた。そして、１００ワットの出力では、（１００）結晶方向のＺｎＯと非晶質のＺｎＯとが混合されて現れ、２００ワットの出力では、（００２）結晶方向のＺｎＯ結晶が現れた。

下記の表１は、ＺｎＯ薄膜の成長時に使われたＲＦパワー別のＺｎＯ薄膜の結晶性及び比抵抗を示す。この工程は、純粋Ａｒ雰囲気で行った。

上述の表１に示すように、マグネトロンスパッタリング装置の出力を６０ワットに調整した時に得られたＺｎＯ薄膜の比抵抗が最も低いということが分かる。このとき、ＺｎＯ薄膜は、（１００）、（００２）、及び（１０１）方向のＺｎＯ結晶が混在する状態である。そして、その出力が１００ワットである時には、（１００）方向の結晶ＺｎＯと非晶質ＺｎＯとがＺｎＯ薄膜に混在し、そして、出力が２００ワットである時に、ＺｎＯ薄膜は、（００２）優先配向の結晶で形成された。

図４は、ＲＦマグネトロンスパッタリングによって形成されたＺｎＯ絶縁物質のＸＲＤ分析グラフである。この時に使われた出力は、２００ワットであり、Ａｒ雰囲気は、Ａｒに対して４０％に調節された酸素を含むものである。
図４に示したように、（００２）方向のＺｎＯのみが観測された。このようなＺｎＯ絶縁物質は、ゲート絶縁層及びパッシベーション層の材料として利用され、これを製造する過程で雰囲気ガスであるＡｒに対して１〜１００％の酸素が含まれ、出力は、１００ないし３００ワットの範囲である。そして、ＺｎＯ絶縁物質の厚さは、５０〜２００ｎｍの範囲である。

図５は、Ａｒに対して０.１％の酸素が含まれた雰囲気で２００ワットのＲＦマグネトロンスパッタリングによって形成されたＺｎＯ半導体物質の結晶度を示すＸＲＤ分析グラフである。
図５に示したように、（００２）方向のＺｎＯのみが観測された。このようなＺｎＯ半導体物質は、本発明によるＺｎＯ ＴＦＴのチャンネルとして利用される。これを製造する過程で、雰囲気ガスであるＡｒに対して０.００１％〜１％の酸素が含まれ、出力は、１００ないし３００ワットの範囲であり、得られるＺｎＯ半導体物質層の厚さは、３０〜１００ｎｍの範囲である。

図６は、本発明によって製造されたＺｎＯゲート酸化物の電気的絶縁特性を示す電圧−電流特性グラフであって、ソース／ドレイン電圧（０、５、１０、１５〜３０Ｖ）別のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性変化を示す。図６に示された電流値は、１Ｅ−１２Ａ未満であって、５０Ｖまでゲートの電圧を昇圧しても、ほとんど増加幅が無いということを表す。これにより、非常に良好な絶縁特性を示すという事実が分かる。したがって、ゲート絶縁層やパッシベーション層として使用するのに非常に適しているということが分かる。

図７は、本発明によって製造されたＺｎＯ半導体チャンネルの電気的特性を示すグラフであって、ソース／ドレイン電圧（０.１、２、４、６、８Ｖ）別のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性変化を示す。
図７に示すように、ゲートゼロ電圧の近くでドレイン電流が１Ｅ−１１Ａ以下であり、５０Ｖのゲート電圧で１０Ｅ−７Ａとオン・オフ比率が１Ｅ５倍以上であることを表している。したがって、ＴＦＴで電流を切れ、再び電流を流すスイッチ特性をよく示している。

図８は、本発明によって製造されたＺｎＯ半導体チャンネルの電気的特性を示すグラフであって、ゲート電圧（０.１Ｖ〜５０Ｖ）別のドレイン電圧（Ｖｄ）−ドレイン電流（Ｉｄ）の特性変化を示す。
図８に示したように、ゲートに電圧を段階別に加えることによって、ドレイン電圧の昇圧時にソースとドレインとの間に流れる電流値が増加しているということが分かる。これは、図７の結果に符合する電気的特性でゲート電圧が上昇するにつれて、ソースとドレインとの間の電流がよく流れて、ＴＦＴがスイッチの役割を果たすということを再確認させるグラフ結果である。

前述の実施形態を通じて、当業者ならば、本発明の技術的思想によってＺｎＯ ＴＦＴを利用する多様な電子素子または装置を製造しうるであろう。よって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。

本発明は、低温工程の適用によって熱に弱い材料を基板として利用できる低温ＺｎＯ ＴＦＴに利用されうる。

本発明の一実施形態によるＺｎＯ ＴＦＴの概略的な断面図である。 本発明の他の実施形態によるＺｎＯ ＴＦＴの概略的な断面図である。 ＲＦマグネトロンスパッタリングによって形成されたＺｎＯ薄膜の結晶配向性を示すグラフである。 ＲＦマグネトロンスパッタリングによって形成されたＺｎＯ絶縁物質のＸＲＤ分析グラフである。 ＺｎＯ半導体物質の結晶度を示すＸＲＤ分析グラフである。 ＺｎＯゲート酸化物のソース−ドレイン電圧（０、５、１０、１５〜３０Ｖ）別のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性変化を示す図面である。 本発明によって製造されたＺｎＯ半導体チャンネルのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の変化を示すグラフである。 本発明によって製造されたＺｎＯ半導体チャンネルのドレイン電圧（Ｖｄ）−ドレイン電流（Ｉｄ）を示すグラフである。

符号の説明

１０ 基板
１１ チャンネル
１２ｓ ソース
１２ｄ ドレイン
１３ ゲート絶縁層
１４ ゲート
１５ パッシベーション層

Claims (6)

1. ＺｎＯで形成された半導体チャンネルと、
   前記半導体チャンネルに電界を形成するものであって、導電性ＺｎＯで構成されるゲートと、
   前記ゲートと前記半導体チャンネルとの間に介在するものであって、絶縁性ＺｎＯで構成されるゲート絶縁層と、
   前記要素を保護するように前記要素による積層構造上に設けられるものであって、絶縁性ＺｎＯで構成されるパッシベーション層と、
   を備えることを特徴とするＺｎＯ薄膜トランジスタ。
2. 前記半導体チャンネルは、導電性物質がドーピングされたＺｎＯで形成されることを特徴とする請求項１に記載のＺｎＯ薄膜トランジスタ。
3. 前記ゲートは、導電性物質がドーピングされたＺｎＯで形成されることを特徴とする請求項１または２に記載のＺｎＯ薄膜トランジスタ。
4. 前記ソース及びドレインは、導電性物質がドーピングされたＺｎＯで形成されることを特徴とする請求項１〜３のうちいずれか１項に記載のＺｎＯ薄膜トランジスタ。
5. 前記ゲート、ソース及びドレインのうちいずれか１つは、非晶質ＺｎＯで形成されることを特徴とする請求項４に記載のＺｎＯ薄膜ドランジスタ。
6. 前記チャンネルは、多結晶ＺｎＯで形成されることを特徴とする請求項５に記載のＺｎＯ薄膜ドランジスタ。
   
   
   

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