KR102275031B1 - 연산 처리 장치의 구동 방법 - Google Patents

연산 처리 장치의 구동 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 연산 처리 장치 등의 소비 전력을 저감시킴과 함께 회로에 부담을 주지 않는 동작 방법을 제공한다.
인버터를 갖는 메모리 셀에 있어서, 용량 소자를 제공한다. 메모리 셀에 대한 액세스가 없는 경우에는 메모리 셀에 기억된 데이터를 용량 소자에 카피한 후에 인버터의 전원을 차단하고, 메모리 셀에 대한 액세스가 필요한 경우에는 용량 소자로부터 인버터에 데이터를 복귀시킨다. 이와 같이 함으로써, 메모리 셀에 대하여 액세스가 없는 경우의 소비 전력을 저감한다. 또한 이와 같은 메모리 셀을 복수로 갖는 기억 장치에 있어서, 제 1 메모리 셀의 백업과 제 2 메모리 셀의 백업은 상이한 타이밍에 수행된다. 리커버리도 제 1 메모리 셀과 제 2 메모리 셀에서 상이한 타이밍에 수행된다. 이 결과, 백업이나 리커버리에 필요한 전력을 분산할 수 있다. 기타 실시형태도 기재되어 있고, 청구된다.

Description

연산 처리 장치의 구동 방법{METHOD FOR DRIVING ARITHMETIC PROCESSING UNIT}
하나의 실시형태는 연산 처리 장치에 관한 것이다.
연산 처리 장치(중앙 연산 처리 장치(CPU) 등)의 대부분에서는 스토어드 프로그램(stored-program) 방식이라고 불리는 아키텍처가 채용되고 있다. 스토어드 프로그램 방식이 채용된 연산 처리 장치에서는, 명령과 그 명령의 실행에 필요한 데이터가 기억 장치(반도체 기억 장치 등)에 저장되어 있고, 명령과 데이터가 기억 장치로부터 순차적으로 판독되어 명령이 실행된다.
기억 장치에는, 데이터나 명령을 기억하기 위한 주기억 장치, 및 데이터의 기록 및 판독을 고속으로 수행할 수 있는 캐시 메모리가 있다. 캐시 메모리는 연산 처리 장치의 연산 장치(연산부라고도 할 수 있음) 또는 제어 장치(제어부라고도 할 수 있음)와 주기억 장치 사이에 개재(介在)되고, 저속의 주기억 장치로의 액세스를 저감하여 연산 처리를 고속화하는 것을 목적으로 연산 처리 장치에 제공되어 있다. 일반적으로, 캐시 메모리로서 SRAM(Static Random Access Memory) 등이 사용된다.
연산 처리 장치 내에 제공되는 캐시 메모리의 용량은 연년 증가되는 경향에 있다. 이에 따라, 연산 처리 장치의 소비 전력 중 캐시 메모리의 소비 전력이 차지하는 비율이 비약적으로 높아지고 있으며, 캐시 메모리의 소비 전력을 저감시키는 방법이 다양하게 제안되고 있다.
예를 들어, 캐시 메모리를 몇 개의 블록으로 분할하고, 과거의 이력 정보 등으로부터 사용 빈도가 적은 블록(라인이라고도 함)을 낮은 전압으로 동작시키는 방법 등이 제안되고 있다. 또한, 액세스할 가능성이 적은 캐시 라인에 대한 전원 공급을 정지하는 방법 등도 제안되고 있다.
또한, 캐시 메모리에는, 연산이 거의 수행되지 않는 경우에도 데이터 등을 대기시켜두는 것이 요구되는데, 이 경우에는 소비 전력이 적은 다른 기억 장치에 데이터를 백업시켜서 캐시 메모리의 전원 공급을 정지함으로써 소비 전력을 저감할 수 있다. 데이터의 백업 위치는, 고속 응답성을 확보하기 위하여 연산 처리 장치 내에 제공되는 것이 바람직하다.
예를 들어 특허문헌 1에서는, SRAM 등의 휘발성 메모리와 휘발성 메모리보다 데이터의 유지 특성이 뛰어난 백업 메모리를 병용하는 캐시 메모리에 있어서, 전원 공급을 정지하기 전에 휘발성 메모리의 데이터를 백업 메모리에 백업하고 전원 공급 재개(再開) 후에 휘발성 메모리에 데이터를 복귀시키는(리커버리하는) 구성에 대하여 기재되어 있다.
미국 특허 출원 공개 제 2013/0232365호 명세서
소비 전력을 저감할 수 있는 연산 처리 장치나 그 구동 방법, 및 아키텍처 등을 제공하는 것, 또는 데이터를 안정적으로 유지할 수 있는 연산 처리 장치나 그 구동 방법, 및 아키텍처 등을 제공하는 것, 또는 신규의 연산 처리 장치(또는 전자 장치)나 그 구동 방법, 및 아키텍처 등을 제공하는 것, 또는 명세서, 도면, 청구항 등의 기재로부터 추출된 상기 이외의 하나 또는 복수의 과제 중 적어도 하나이다.
예를 들어, 각각의 출력이 다른 인버터에 직접적으로 또는 간접적으로 입력되는 구성을 갖는 짝수 개의 인버터와, 트랜지스터와, 용량 소자를 갖고, 짝수 개의 인버터 중 어느 하나의 출력이 트랜지스터를 통하여 용량 소자에 입력되는 구성을 가지며, 제 1 메모리 셀과 제 2 메모리 셀을 갖는 연산 처리 장치에 있어서, 제 1 시간에 제 1 메모리 셀의 트랜지스터를 온 상태로 하고, 제 2 시간에 제 1 메모리 셀의 짝수 개의 인버터 중 적어도 하나의 인버터에 대한 전원 공급을 정지하고, 제 3 시간에 제 2 메모리 셀의 트랜지스터를 온 상태로 하고, 제 4 시간에 제 2 메모리 셀의 짝수 개의 인버터 중 적어도 하나의 인버터에 대한 전원 공급을 정지하는 연산 처리 장치의 구동 방법에 있어서, 제 1 시간은 제 3 시간보다 이르고, 제 2 시간은 제 4 시간보다 이른 것을 특징으로 하는 연산 처리 장치의 구동 방법이다. 또는, 상기 구성을 갖는 연산 처리 장치에 있어서, 제 5 시간에 제 1 메모리 셀의 트랜지스터를 온 상태로 하고, 제 6 시간에 제 1 메모리 셀의 짝수 개의 인버터 중 적어도 하나의 인버터에 대한 전원 공급을 시작하고, 제 7 시간에 제 2 메모리 셀의 트랜지스터를 온 상태로 하고, 제 8 시간에 제 2 메모리 셀의 짝수 개의 인버터 중 적어도 하나의 인버터에 대한 전원 공급을 시작하는 연산 처리 장치의 구동 방법에 있어서, 제 5 시간은 제 7 시간보다 이르고, 제 6 시간은 제 8 시간보다 이른 것을 특징으로 하는 연산 처리 장치의 구동 방법이다. 또한, 이들 외에 관한 것도 청구된다.
소비 전력을 저감할 수 있는 연산 처리 장치나 그 구동 방법, 및 아키텍처 등을 제공하는 것, 또는 데이터를 안정적으로 유지할 수 있는 연산 처리 장치나 그 구동 방법, 및 아키텍처 등을 제공하는 것, 또는 신규의 연산 처리 장치(또는 전자 장치)나 그 구동 방법, 및 아키텍처 등을 제공하는 것, 또는 명세서, 도면, 청구항 등의 기재로부터 추출된 상기 이외의 하나 또는 복수의 과제 중 적어도 하나를 달성할 수 있다.
도 1은 기억 장치의 구성예를 설명한 도면.
도 2는 기억 장치의 구성예를 설명한 도면.
도 3은 기억 장치의 구성예를 설명한 도면.
도 4는 기억 장치의 구성예를 설명한 도면.
도 5는 기억 장치의 구성예를 설명한 도면.
도 6은 기억 장치의 구성예를 설명한 도면.
도 7은 기억 장치의 구성예를 설명한 도면.
도 8은 기억 장치의 구성예를 설명한 도면.
도 9는 기억 장치의 구성예를 설명한 도면.
도 10은 기억 장치의 구성예를 설명한 도면.
도 11은 기억 장치의 구성예를 설명한 도면.
도 12는 기억 장치의 동작예를 설명한 도면.
도 13은 기억 장치의 동작예를 설명한 도면.
도 14는 기억 장치의 동작예를 설명한 도면.
도 15는 기억 장치의 동작예를 설명한 도면.
도 16은 기억 장치의 동작예를 설명한 도면.
도 17은 기억 장치의 동작예를 설명한 도면.
도 18은 기억 장치의 구성예를 설명한 도면.
도 19는 기억 장치의 동작예를 설명한 도면.
도 20은 기억 장치의 동작예를 설명한 도면.
도 21은 기억 장치의 단면 구조의 예를 설명한 도면.
도 22는 기억 장치의 단면 구조의 예를 설명한 도면.
도 23은 산화물 반도체의 구조의 예를 설명한 도면.
도 24는 산화물 반도체의 구조의 예를 설명한 도면.
도 25는 연산 처리 장치를 구비한 전자 기기를 설명한 도면.
실시형태에 대하여 도면을 사용하여 아래에서 자세히 설명하기로 한다. 다만, 이하의 설명에 한정되는 것은 아니고, 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다. 또한, 이하의 하나 이상의 실시형태는 다른 하나 이상의 실시형태와 적절히 조합하여 실시할 수 있다.
또한, 이하에서 설명하는 실시형태에 있어서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면간에서 공통적으로 사용하여 그 반복 설명을 생략하는 경우가 있다. 또한, 신호의 '하이'나 '로우'라는 표현은 회로 구성에 따라 역전하는 경우도 있다.
(실시형태 1)
본 실시형태에서는 도 1~도 11을 사용하여 기억 장치의 구성예를 설명함과 함께 상기 기억 장치의 구동 방법의 예를 도 12~도 17을 사용하여 설명하기로 한다. 본 실시형태에서 설명하는 기억 장치는 연산 처리 장치의 캐시 메모리로서 사용할 수 있으나 이에 한정되지 않는다.
도 1의 (A)에는 기억 장치(100)의 구성을 도시하였다. 기억 장치(100)는 비트선 드라이버(101), 워드선 드라이버(102), 백업·리커버리·드라이버(103), 및 메모리 셀 어레이(104)를 갖는다.
비트선 드라이버(101)에는 복수의 비트선(BLa)(BLa(1), BLa(2), …, BLa(n) 등) 및 비트선(BLb)(BLb(1), BLb(2), …, BLb(n) 등)이 접속되고, 비트선 드라이버(101)는 비트선(BLa) 및 비트선(BLb)에 신호를 출력한다. 워드선 드라이버(102)에는 복수의 워드선(WL)(WL(1), WL(2), WL(3) 등)이 접속되고, 워드선 드라이버(102)는 워드선(WL)에 신호를 출력한다. 백업·리커버리·드라이버(103)에는 제어선(CL)이 접속되고, 백업·리커버리·드라이버(103)는 제어선(CL)에 신호를 출력한다.
메모리 셀 어레이(104)에는 메모리 셀(MC)(MC(1,1), MC(2,1), MC(3,1), …, MC(1,2), MC(2,2), MC(3,2), …, MC(1,n), MC(2,n), MC(3,n) 등)이 매트릭스 형태로 배치된다. 각 메모리 셀(MC)은 비트선(BLa), 비트선(BLb), 워드선(WL), 제어선(CL)에 접속된다.
메모리 셀(MC)(3,2)은 예를 들어 도 1의 (B)에 도시된 바와 같은 접속 관계 및 회로 구성을 갖는다. 즉, 메모리 셀(MC)(3,2)은 비트선(BLa)(2), 비트선(BLb)(2), 워드선(WL)(3), 제어선(CL)에 접속된다. 메모리 셀(MC)(3,2)은 인버터(105), 인버터(106), 액세스 트랜지스터(107), 액세스 트랜지스터(108), 트랜지스터(109), 트랜지스터(110), 용량 소자(111), 및 용량 소자(112)를 갖는다. 다른 메모리 셀(MC)도 같은 구성을 갖는다.
여기서, 인버터(105), 인버터(106), 액세스 트랜지스터(107), 및 액세스 트랜지스터(108)로 구성되는 회로는 일반적인 SRAM 메모리 셀에서 사용되는 구성이다. 또한, 회로 구성은 이 외의 SRAM의 메모리 셀에서 사용되는 회로 구성이라도 좋다. 또한, SRAM에 한정되지 않으며, 짝수 개의 인버터로 이루어지는 루프를 갖는 메모리 셀이라도 좋다. 또한, 인버터들 사이에 트랜지스터 등의 스위치를 가져도 좋다. 트랜지스터(110)와 용량 소자(112)는 없어도 된다.
메모리 셀(MC)(3,2)은 특허문헌 1에 기재되어 있는 바와 같이, 일반적인 SRAM의 메모리 셀에 용량 소자(111) 및 용량 소자(112)를 부가하고, 용량 소자(111) 및 용량 소자(112)와 인버터(105) 및 인버터(106)의 접속을 오프 저항이 충분히 높은 트랜지스터(109) 및 트랜지스터(110)에 의하여 제어함으로써 용량 소자(111) 및 용량 소자(112)에 축적된 전하의 유지, 또는 방출을 수행한다. 트랜지스터(109) 및 트랜지스터(110)의 게이트는 제어선(CL)에 접속되고, 제어선(CL)의 전위에 의하여 트랜지스터(109) 및 트랜지스터(110)를 온 상태 또는 오프 상태로 할 수 있다.
예를 들어, 인버터(105)와 인버터(106)가 소정 상태인 경우, 트랜지스터(109)를 온 상태로 하면 용량 소자(111)의 트랜지스터(109) 측의 전극의 전위는 인버터(106)의 출력 전위에 가까워진다. 트랜지스터(109)의 온 저항이 작을수록 또한 용량 소자(111)의 용량이 작을수록 더 빠르게 출력 전위에 가까워진다. 이로써, 인버터(106)의 출력 전위를 카피할 수 있다.
그 후에 트랜지스터(109)를 오프 상태로 하면, 용량 소자(111)의 트랜지스터(109) 측의 전극의 전위는 얼마 동안 유지된다. 예를 들어, 인버터(106)의 전원을 차단하는 등의 처리를 실시하면 인버터(106)의 출력 전위가 변동되기 때문에, 용량 소자(111)의 트랜지스터(109) 측의 전극의 전위도 이에 따라 변동되지만 트랜지스터(109)의 오프 저항이 클수록 또한 용량 소자(111)의 용량이 클수록 변동에 걸리는 시간이 길어진다.
트랜지스터(109) 및 트랜지스터(110)는 특허문헌 1에 기재되어 있는 바와 같은 각종 산화물 반도체를 사용한 트랜지스터라도 좋지만, 이에 한정되지 않는다. 실리콘이나 기타 재료를 사용하여도 좋다. 사용될 수 있는 재료는, 용량 소자(111) 및 용량 소자(112)의 용량이나, 트랜지스터(109) 및 트랜지스터(110)의 온 저항, 오프 저항, 또는 이들의 비율이나, 기억 장치의 각종 동작에서 허용되는 또는 제한되는 각종 시간으로 결정할 수 있다. 막 형태의 반도체에 채널 형성 영역을 갖는 구성으로 하면 오프 저항을 높일 수 있으면서 온 저항은 거의 상승되지 않기 때문에 적합하다.
일반적으로, 이동도가 낮은 반도체 재료를 사용하는 경우, 온 저항이 높아지며 오프 저항도 마찬가지로 높아지기 때문에, 보다 장시간의 전하 유지가 가능하다. 온 저항에 대한 오프 저항의 비율이 일정 값 이상이라면 유지 시간을 후술하는 백업이나 리커버리에 걸리는 시간에 대하여 충분히 길게 할 수 있다.
도 2의 (A)는 도 1의 (A)에 도시된 기억 장치(100)의 신호 경로(일부 또는 전부)의 예를 도시한 것이다. 비트선 드라이버(101)는 프리차지·이퀄라이즈(equalize) 회로(113), 센스 앰프(114), 기록 회로(115), 컬럼 디코더(116)를 갖는다. 워드선 드라이버(102)는 버퍼 회로(117) 및 로우 디코더(118)를 갖는다. 또한, 버퍼 회로(117)는 제공하지 않아도 된다. 기억 장치(100)는 이 외에 컨트롤 로직 회로(119), 데이터 출력 회로(120)를 갖는다.
기억 장치(100)에는 기록 데이터(WDATA), 어드레스 데이터(ADDR), 칩 인에이블 신호(CE), 글로벌 기록 인에이블 신호(GW), 바이트 기록 인에이블 신호(BW) 등이 입력된다. 이들 중에서 칩 인에이블 신호(CE), 글로벌 기록 인에이블 신호(GW), 및 바이트 기록 인에이블 신호(BW)는 컨트롤 로직 회로(119)에 입력된다. 컨트롤 로직 회로(119)가 처리하는 신호는 이들에 한정되는 것이 아니라, 필요에 따라 다른 제어 신호를 입력하여도 좋다. 또한, 기록 데이터(WDATA)는 기록 회로(115)에 입력된다. 어드레스 데이터(ADDR)는 컬럼 디코더(116)와 로우 디코더(118)에 입력된다. 또한 백업·리커버리·드라이버(103)에는 백업·리커버리 신호(BRS)가 입력된다. 또한, 이 외에도 클록 신호(CLK)나 기타 신호가 입력되는 경우가 있다. 또한, 상술한 신호 모두가 필요한 것은 아니다.
컨트롤 로직 회로(119)는 칩 인에이블 신호(CE), 글로벌 기록 인에이블 신호(GW), 및 바이트 기록 인에이블 신호(BW)를 처리하고, 컬럼 디코더(116)와 로우 디코더(118)를 제어하는 신호를 출력하고, 이 신호는 컬럼 디코더(116)와 로우 디코더(118)에 입력된다. 이들 신호 및 기록 데이터(WDATA), 어드레스 데이터(ADDR)를 바탕으로 비트선 드라이버(101)로부터 비트선(BLa) 및 비트선(BLb)에, 또한 워드선 드라이버(102)로부터 워드선(WL)에 신호가 공급된다. 또한, 백업·리커버리 신호(BRS)를 바탕으로, 백업·리커버리·드라이버(103)로부터 제어선(CL)에 신호가 공급된다. 센스 앰프(114)로부터 출력된 신호는 데이터 출력 회로(120)를 통하여 기억 장치(100)로부터 출력된다.
도 2의 (B)는 도 1의 (A)에 도시된 기억 장치(100)의 전원 배선(일부 또는 전부)의 예를 도시한 것이다. 기억 장치(100)에는 전위 VDDH, 전위 VDDD, 전위 VDDM, 전위 VSSM(<전위 VDDM), 전위 VSSS(<전위 VDDD)가 공급된다.
또한, 일례에서는, 전위 VDDH>전위 VDDD>전위 VDDM>전위 VSSM>전위 VSSS이다. 이 때, 인버터(106)로부터 출력되는 전위는 전위 VSSM 이상인데, 트랜지스터(109)를 오프 상태로 하기 위한 제어선(CL)의 전위는 VSSS 정도이고, 전위 VSSM이 전위 VSSS와 같은 경우보다 트랜지스터(109)의 오프 저항을 높일 수 있다.
비트선 드라이버(101), 워드선 드라이버(102), 컨트롤 로직 회로(119), 및 데이터 출력 회로(120)에는 전위 VDDD와 전위 VSSS가, 또한 백업·리커버리·드라이버(103)에는 전위 VDDH와 전위 VSSS가, 메모리 셀 어레이(104)에는 전위 VDDM과 전위 VSSM이 공급된다.
또한, 전위 VDDD를 공급하는 단자와, 비트선 드라이버(101), 워드선 드라이버(102), 컨트롤 로직 회로(119), 및 데이터 출력 회로(120)와의 사이, 전위 VDDH를 공급하는 단자와 백업·리커버리·드라이버(103)와의 사이, 전위 VDDM을 공급하는 단자와 메모리 셀 어레이(104)와의 사이에는 각각 파워 게이팅 스위치(121), 파워 게이팅 스위치(123), 및 파워 게이팅 스위치(122)가 제공되고, 메모리 셀 어레이(104)로부터 데이터를 판독하는 시간대, 또는 메모리 셀 어레이(104)에 데이터를 기록할 필요가 없는 시간대(외부로부터 메모리 셀 어레이에 액세스되지 않는 시간대)에는 이들 스위치의 일부 또는 전부를 오프 상태로 함으로써 소비 전력을 저감할 수 있다.
도 4는 파워 게이팅 스위치(121), 파워 게이팅 스위치(122), 및 파워 게이팅 스위치(123)를 p형 트랜지스터인 파워 게이팅 트랜지스터(124), 파워 게이팅 트랜지스터(125), 및 파워 게이팅 트랜지스터(126)를 사용하여 구성한 예이다. 파워 게이팅 트랜지스터(124)와 파워 게이팅 트랜지스터(126)의 게이트에는 파워 게이팅 신호(PG_P)가 공급되고, 파워 게이팅 트랜지스터(125)의 게이트에는 파워 게이팅 신호(PG_M)가 공급되고, 파워 게이팅 트랜지스터(124), 파워 게이팅 트랜지스터(125), 및 파워 게이팅 트랜지스터(126)가 온/오프 상태가 된다.
또한, 이하의 설명에서는, 파워 게이팅 트랜지스터(124), 파워 게이팅 트랜지스터(125), 및 파워 게이팅 트랜지스터(126)의 오프 저항이 충분히 크기 때문에, 이들 중 하나 또는 복수의 트랜지스터를 오프 상태로 함으로써, 대응하는 하나 또는 복수의 회로의 전위는 실질적으로 VSSS 또는 VSSM이 되는 것으로 한다.
또한, 파워 게이팅 스위치(121), 파워 게이팅 스위치(122), 및 파워 게이팅 스위치(123) 각각은 독립적으로 제어할 수 있는 복수의 스위치를 가져도 좋다. 예를 들어, 후술하는 바와 같이, 메모리 셀 어레이(104)를 복수 부분으로 분할하고, 각 부분에 대한 전원 공급을 제어하기 위하여 복수의 파워 게이팅 스위치(122)를 제공하여도 좋다.
또한, 파워 게이팅 스위치(121) 및 파워 게이팅 스위치(123)를 제공하지 않고, 도 3의 (A)에 도시된 바와 같이, 파워 게이팅 스위치(122a)만 제공하여도 좋다. 또는, 도 3의 (B)에 도시된 바와 같이, 전위 VSSM을 공급하는 단자와 메모리 셀 어레이(104) 사이에만 파워 게이팅 스위치(122b)를 제공하여도 좋다.
도 1, 도 2, 및 도 4에 도시된 회로의 동작의 예를 도 12의 (A)를 사용하여 설명하기로 한다.
<노멀·백업 구동>
도 12의 (A)에 나타낸 동작은, 예를 들어 인버터(106)의 출력 전위(데이터)를 용량 소자(111)에 카피하는 동작이며 백업이라고도 한다. 우선, 백업·리커버리 신호(BRS)가 하이 상태가 되면 백업·리커버리·드라이버(103)로부터 제어선(CL)에 신호가 공급되고, 메모리 셀(MC)의 트랜지스터(109) 및 트랜지스터(110)가 온 상태가 된다. 이 결과, 용량 소자(111) 및 용량 소자(112)에 인버터(106) 및 인버터(105)의 출력 전위가 카피되고, 백업이 수행된다(도 12의 (A) 중 기간 BK).
그 후에 백업·리커버리 신호(BRS)가 로우 상태가 됨으로써 제어선(CL)의 전위가 저하되고 메모리 셀(MC)의 트랜지스터(109) 및 트랜지스터(110)가 오프 상태가 된다.
또한 파워 게이팅 신호(PG_M)가 하이 상태가 됨으로써, 파워 게이팅 트랜지스터(125)가 오프 상태가 되고, 메모리 셀 어레이(104)에 대한 전원 공급이 정지된다(도 12의 (A) 중 기간 SD).
또한, 기간 BK와 기간 SD 사이에, 트랜지스터(109) 및 트랜지스터(110)가 오프 상태이며 메모리 셀 어레이(104)에 전원이 공급되는 상태가 유지되는 기간 SP를 제공한다. 도 12의 (A)에서는, 기간 BK를 3 클록, 기간 SP를 2 클록으로 하였으나, 이들 기간은 적절히 설정할 수 있다.
메모리 셀 어레이(104) 이외의 회로에 대한 전원 공급도 마찬가지로 정지함으로써, 소비 전력을 저감할 수 있다. 예를 들어, 도 12의 (B)에 나타낸 바와 같이, 파워 게이팅 신호(PG_M)를 하이 상태로 한 후에, 파워 게이팅 신호(PG_P)를 하이 상태로 함으로써, 파워 게이팅 트랜지스터(124) 및 파워 게이팅 트랜지스터(126)가 오프 상태가 되어, 기억 장치(100) 내 모든 회로의 전원 공급을 정지할 수 있다.
또한, 도 12의 (B)에서는, 파워 게이팅 신호(PG_M)를 하이 상태로 하고 나서 1 클록 후에 파워 게이팅 신호(PG_P)를 하이 상태로 한 예를 나타내었으나, 2 클록 이상 후라도 좋고, 파워 게이팅 신호(PG_M)와 파워 게이팅 신호(PG_P)를 동시에 하이 상태로 하여도 좋다.
메모리 셀 어레이(104)에 대한 전원 공급이 정지되는 기간은 적절히 설정할 수 있다. 예를 들어, 최대로 0.1ms로 하여도 좋고, 10년으로 하여도 좋다. 전원 공급을 정지하는 최대 기간은 트랜지스터(109)의 오프 저항과 용량 소자(111)의 용량, 또는 트랜지스터(110)의 오프 저항과 용량 소자(112)의 용량으로 결정되는 시간 정수를 고려하면 좋다.
기억 장치(100)에서는, 그 내부에 포함되는 연산 처리 장치 또는 기억 장치(100)가 관여하는 연산 처리 장치 등에서 어떤 동작이 필요하게 될 때까지 전원 공급을 정지함으로써 소비 전력을 저감할 수 있다. 또한, 전원의 공급 정지와 재개를 고빈도로 반복하는 것은 오히려 소비 전력의 증가를 초래할 수도 있다.
<노멀·리커버리 구동>
다음은, 상기 조작에 의하여 용량 소자(111)에 카피된 전위(데이터)를 인버터(105)와 인버터(106)로 구성되는 회로에 다시 복귀시키는 동작(리커버리라고도 함)에 대하여 도 15의 (A)를 사용하여 설명하기로 한다.
우선, 파워 게이팅 트랜지스터(124) 및 파워 게이팅 트랜지스터(126)가 오프 상태라면, 파워 게이팅 신호(PG_P)를 로우 상태로 함으로써 파워 게이팅 트랜지스터(124) 및 파워 게이팅 트랜지스터(126)를 온 상태로 한다(도 15의 (A) 중 기간 PP_ON). 이 상태에서는 파워 게이팅 트랜지스터(125)가 오프 상태이다.
그 후에, 제어선(CL)의 전위를 하이 상태로 함으로써, 트랜지스터(109) 및 트랜지스터(110)를 온 상태로 한다. 이 결과, 용량 소자(111) 또는 용량 소자(112)에 축적된 전하가 인버터(105) 또는 인버터(106)의 입력 단자에 유입되고, 인버터(105) 또는 인버터(106) 중 어느 쪽의 입력 단자의 전위가 다른 쪽의 전위보다 높아진다(도 15의 (A) 중 기간 RC).
또한 파워 게이팅 신호(PG_M)가 로우 상태가 됨으로써, 파워 게이팅 트랜지스터(125)가 온 상태가 되고, 메모리 셀 어레이(104)에 대한 전원 공급이 재개되고, 인버터(105)와 인버터(106)는 각각의 입력 단자의 전위에 따른 전위를 출력하여, 백업 전의 상태와 같은 상태가 된다(도 15의 (A) 중 기간 PM_ON).
제어선(CL)의 전위를 로우 상태로 함으로써 트랜지스터(109) 및 트랜지스터(110)를 오프 상태로 한다. 그 이후는 통상적으로 동작된다. 상술한 예에서는, 기간 PP_ON을 2 클록, 기간 RC를 3 클록, 기간 PM_ON을 2 클록으로 하였으나 이들 기간은 적절히 설정할 수 있다.
상술한 바와 같이 파워 게이팅 스위치(122)(또는 파워 게이팅 트랜지스터(125))가 하나만인 경우의 동작에 대하여 설명하였으나, 예컨대 메모리 셀 어레이(104)가 복수의 서브 어레이로 분할되고, 각각에 파워 게이팅 스위치가 제공되어, 각각의 파워 게이팅 스위치가 독립적으로 제어되는 경우가 있다. 이 경우에는 각각의 서브 어레이에, 독립적으로 제어할 수 있는 제어선을 제공하여 서브 어레이의 백업이나 리커버리를 제어하여도 좋다.
예를 들어, 도 5의 (A)에 도시된 바와 같이, 메모리 셀 어레이(104) 중 하나 또는 복수의 라인마다 서브 어레이 1~서브 어레이 8이 제공되는 경우, 서브 어레이마다 파워 게이팅 스위치(122)(1), 파워 게이팅 스위치(122)(2), …, 파워 게이팅 스위치(122)(8)를 갖는다.
또한, 파워 게이팅 스위치(122)(1)~파워 게이팅 스위치(122)(8)는 각각 파워 게이팅 신호(PG_M)(1)~파워 게이팅 신호(PG_M)(8)로 제어된다. 여기서, 파워 게이팅 스위치(122)(1)~파워 게이팅 스위치(122)(8)는 p형 트랜지스터이다.
한편, 서브 어레이마다 독립적으로 메모리 셀(MC)의 백업 및 리커버리를 제어하기 위한 제어선(CL)(1)~제어선(CL)(8)이 제공된다. 제어선(CL)(1)~제어선(CL)(8) 각각에는, 백업·리커버리·드라이버(103a)에 의하여 독립한 신호가 공급된다.
또한, 서브 어레이의 구성은 도 5의 (B)에 도시된 바와 같이, 하나의 라인에 속하는 메모리 셀이 복수의 서브 어레이(예를 들어 서브 어레이 1과 서브 어레이 2)에 속하는 구성이라도 좋다.
예를 들어, 1라인마다 제어선(CL)이 제공되는 예를 도 7의 (A)에 도시하였다. 기억 장치(100a)에서는 파워 게이팅 스위치도 1라인마다 제공되는 것으로 하지만, 도면에서는 생략되었다. 메모리 셀 어레이(104a)는 도 1의 (A)에 도시된 메모리 셀 어레이(104)와는 달리, 각 메모리 셀(MC)은 제어선(CL)(1), 제어선(CL)(2), 제어선(CL)(3)… 중 어느 것과 접속된다. 예를 들어, 도 7의 (B)에 도시된 바와 같이, 메모리 셀(MC)(3,2)의 구성은 제어선(CL)(3)과 접속되는 것 외는 도 1의 (B)에 도시된 구성과 같다.
예를 들어, 복수의 라인마다 제어선(CL)이 제공된 예를 도 8에 도시하였다. 도 8에 도시된 기억 장치(100b)는 메모리 셀 어레이(104b)를 갖고, 메모리 셀 어레이(104b)에서는, 제 1 라인의 메모리 셀(메모리 셀(MC)(1,1), 메모리 셀(MC)(1,2), …, 메모리 셀(MC)(1,n)), 제 2 라인의 메모리 셀(메모리 셀(MC)(2,1), 메모리 셀(MC)(2,2), …, 메모리 셀(MC)(2,n)), 제 3 라인의 메모리 셀(메모리 셀(MC)(3,1), 메모리 셀(MC)(3,2), …, 메모리 셀(MC)(3,n))로 하나의 메모리 셀이 구성되고, 이와 마찬가지로, 제 4 라인의 메모리 셀(메모리 셀(MC)(4,1), 메모리 셀(MC)(4,2), …, 메모리 셀(MC)(4,n)), 제 5 라인의 메모리 셀(메모리 셀(MC)(5,1), 메모리 셀(MC)(5,2), …, 메모리 셀(MC)(5,n)), 제 6 라인의 메모리 셀(메모리 셀(MC)(6,1), 메모리 셀(MC)(6,2), …, 메모리 셀(MC)(6,n))로 하나의 서브 어레이가 구성된다.
또한, 제어선(CL)도 3라인마다 독립적으로 제어되는 구성이다. 즉, 제 1 라인~제 3 라인의 메모리 셀(MC)은 제어선(CL)(1)에 접속되고, 제 4 라인~제 6 라인의 메모리 셀(MC)은 제어선(CL)(2)에 접속된다. 또한, 파워 게이팅 스위치도 3라인마다 제공되는 것으로 하지만 도면에서는 생략되었다.
또한, 집적도를 높이기 위하여, 하나의 제어선 CL이 인접되는 두 개의 라인의 메모리 셀(MC)에 의하여 공유되어도 좋다. 예를 들어, 도 9에 도시된 바와 같이, 제 1 라인과 제 2 라인 사이에 제어선(CL)(1)이 제공되어도 좋다. 이와 같은 구성을 사용한 기억 장치(100c)에서 메모리 셀 어레이(104c)는 도 10과 같은 구성이 된다.
또한, 복수의 제어선(CL)의 출력을 제어할 수 있는 백업·리커버리·드라이버(103a)의 배치는 상기에 한정되지 않고, 예컨대 도 11의 (A)에 도시된 기억 장치(100d)와 같이 워드선 드라이버(102) 내부에 제공되어도 좋고, 도 11의 (B)에 도시된 기억 장치(100e)와 같이 워드선 드라이버(102)의 외측에 제공되어도 좋고, 또는 도시하지 않았지만 워드선 드라이버와 메모리 셀 어레이 사이에 제공되어도 좋고, 메모리 셀 어레이 내부에 제공되어도 좋다.
또한, 상기 예에서는 제어선(CL)은 워드선(WL)에 평행하게 제공되지만 비트선(BLa)에 평행하게 제공되어도 좋다. 이 경우, 백업·리커버리·드라이버는, 사이에 메모리 셀 어레이를 개재하여 비트선 드라이버와 대향하도록 배치되어도 좋고, 비트선 드라이버 내부에 제공되어도 좋고, 비트선 드라이버의 외측에 제공되어도 좋고, 비트선 드라이버와 메모리 셀 어레이 사이에 제공되어도 좋고, 메모리 셀 어레이 내부에 제공되어도 좋다.
이와 같이, 메모리 셀 어레이가 복수의 서브 어레이에 의하여 구성되고, 서브 어레이 각각의 전원이 독립적으로 제어되는 경우의 백업이나 리커버리의 예에 대하여 설명하기로 한다.
<노멀·멀티·백업 구동>
도 12의 (C)는 백업의 경우의 동작예를 나타낸 것이다. 여기서는 서브 어레이 1과 서브 어레이 2에 대해서만 설명하지만, 다른 서브 어레이도 마찬가지이다. 도 12의 (C)에서는, 서브 어레이 1 및 서브 어레이 2의 상태도 각각 나타내었다.
서브 어레이 1은 도 5의 (A) 또는 (B)에 도시된 바와 같이, 파워 게이팅 스위치(122)(1)에 의하여 전원의 제어가 수행되고, 또한 제어선(CL)(1)에 의하여 백업이나 리커버리가 제어된다. 서브 어레이 2도 마찬가지이다. 제어선(CL)(1)과 제어선(CL)(2)에는 백업·리커버리·드라이버(103a)로부터 신호가 공급된다.
먼저, 제어선(CL)(1)의 전위를 하이 상태로 함으로써, 서브 어레이 1의 메모리 셀(MC) 내의 트랜지스터(109) 및 트랜지스터(110)를 온 상태로 하여, 서브 어레이 1의 메모리 셀(MC)의 백업을 수행한다. 그리고, 제어선(CL)(1)의 전위를 로우 상태로 하고 나서 2 클록 후에 파워 게이팅 신호(PG_M)(1)를 하이 상태로 함으로써 파워 게이팅 스위치(122)(1)를 오프 상태로 한다. 상술한 과정은 도 12의 (A)와 같다. 이 결과, 서브 어레이 1의 전원의 공급이 차단된다.
다음은, 제어선(CL)(2)의 전위를 하이 상태로 함으로써, 서브 어레이 2의 메모리 셀(MC) 내의 트랜지스터(109) 및 트랜지스터(110)를 온 상태로 하여, 서브 어레이 2의 메모리 셀(MC)의 백업을 수행한다. 그리고, 제어선(CL)(2)의 전위를 로우 상태로 하고 나서 2 클록 후에 파워 게이팅 신호(PG_M)(2)를 하이 상태로 함으로써 파워 게이팅 스위치(122)(2)를 오프 상태로 한다.
마찬가지로, 서브 어레이 3~서브 어레이 8에 대해서도 백업을 수행할 수 있다. 이 예에서는, 기간 BK는 3 클록, 기간 SP는 2 클록이지만, 도 12의 (A)의 경우와 마찬가지로 적절히 설정할 수 있다. 모든 서브 어레이의 백업이 완료되면, 파워 게이팅 스위치(121) 또는 파워 게이팅 스위치(123)를 오프 상태로 하여도 좋다.
<노멀·멀티·리커버리 구동>
다음은 리커버리의 예를 도 15의 (B)에 나타내었다. 도 15의 (B)에서는 서브 어레이 1 및 서브 어레이 2의 상태도 각각 나타내었다. 먼저, 파워 게이팅 스위치(121) 또는 파워 게이팅 스위치(123)가 오프 상태라면, 파워 게이팅 신호(PG_P)를 로우 상태로 함으로써, 파워 게이팅 스위치(121) 또는 파워 게이팅 스위치(123)를 온 상태로 한다.
그리고, 제어선(CL)(1)의 전위를 하이 상태로 함으로써, 리커버리를 시작한다. 제어선(CL)(1)의 전위를 하이 상태로 하고 나서 3 클록 후에 파워 게이팅 신호(PG_M)(1)을 로우 상태로 하여 파워 게이팅 스위치(122)(1)를 온 상태로 한다. 그 2 클록 후에 제어선(CL)(1)의 전위를 로우 상태로 한다. 이와 같이 하여, 서브 어레이 1의 메모리 셀(MC)의 리커버리가 완료된다.
그 2 클록 후에, 제어선(CL)(2)의 전위를 하이 상태로 하여 리커버리를 시작한다. 제어선(CL)(2)의 전위를 하이 상태로 하고 나서 3 클록 후에 파워 게이팅 신호(PG_M)(2)를 로우 상태로 하여 파워 게이팅 스위치(122)(2)를 온 상태로 한다. 그 2 클록 후에 제어선(CL)(2)의 전위를 로우 상태로 한다. 이 결과, 서브 어레이 2의 메모리 셀(MC)의 리커버리가 완료된다.
마찬가지로, 서브 어레이 3~서브 어레이 8도 리커버리를 수행할 수 있다. 이 예에서, 기간 RC는 3 클록, 기간 PM_ON은 2 클록이지만, 도 15의 (A)의 경우와 마찬가지로 적절히 설정할 수 있다.
상술한 바와 같이, 서브 어레이마다 백업이나 리커버리를 수행함으로써, 도 12의 (A)와 같이 메모리 셀 어레이(104) 내의 모든 메모리 셀 MC에서 동시에 백업이나 리커버리를 수행하는 경우보다, 전력 소비를 분산할 수 있다. 백업 과정에서의 전력 소비에는, 용량 소자(111)나 용량 소자(112)로의 전하 주입에 따른 것이나, 제어선 CL의 전위 변동에 따른 것이 있다. 용량 소자(111)나 용량 소자(112)는 기억 장치(100)의 메모리 셀 수에 따라 증가한다. 또한, 리커버리 과정에서의 전력 소비에는 제어선 CL의 전위 변동에 따른 것이 포함된다.
예를 들어, 기억 장치(100)가 10Mbits이며 용량 소자(111)나 용량 소자(112)의 용량이 1fF일 때, 모든 메모리 셀 MC의 용량 소자(111)나 용량 소자(112)의 전극간 전위를 1V 변동하려면, 2×10-8C의 전하를 이동시킬 필요가 있다. 예를 들어, 트랜지스터(109) 및 트랜지스터(110)의 온 저항이 10+6Ω이면 약 1nsec에 상술한 만큼의 전하가 기억 장치(100)와 외부 사이를 이동하기 때문에 20A의 전류가 순간적으로 흐른다.
실제로는, 모든 메모리 셀 MC가 백업 시에 재기록되는 일(모든 메모리 셀의 데이터가 백업 전후에서 각각 다른 일)은 없고 많은 메모리 셀에서는 예전과 같은 전위가 유지되기 때문에, 전하의 이동이 요구되는 메모리 셀은 전체의 수분의 1 이하이다. 또한, 제어선 CL의 전위의 상승이 느리기 때문에 전하는 장시간 계속 이동한다. 그러한 경우에도 1A 정도의 전류가 순간적으로 필요하게 되는 경우가 있다.
또한, 제어선 CL도 전체로서는 큰 용량을 갖기 때문에 그 전위를 상승시키거나 하강시키기 위해서는 다량의 전하를 이동시킬 필요가 있고 그 시간이 짧으면 큰 전류가 순간적으로 흐르게 된다.
이와 같은 대전류는 연산 처리 장치의 전류에 큰 부담을 주기 때문에 전압의 강하 등을 초래하는 경우가 있다. 이것은 백업 실패의 요인이 될 수도 있다. 또한, 배선에 과대한 전류가 흐름으로 인한 변형이나 파단 등의 요인이 될 수도 있다.
따라서, 백업을 메모리 셀 어레이(104) 전체에서 수행하는 것이 아니라, 몇 개의 영역(서브 어레이 등)으로 분할하여 수행하는 것은 순간적인 큰 전류를 피하는 데에서 효과적이다.
또한, 특히 큰 전류가 흐를 수 있는 기간은 기간 BK 중 초기이고, 다른 기간에는 거의 문제가 되지 않는다. 이에 착안한 다른 예를 도 13의 (A)에 나타내었다.
<파이프 라인·백업 구동>
도 13의 (A)에 나타낸 예에서는, 서브 어레이 1의 백업이 종료되면 그 다음에 서브 어레이 2의 백업을 수행한다. 즉, 서브 어레이 1의 셧다운 전에, 다른 서브 어레이에 대하여 백업을 수행하는 예이다.
여기서는, 각 서브 어레이에서의 기간 BK 및 기간 SP를 3 클록으로 하고, 서브 어레이 1의 기간 BK의 종료와 거의 동시에 서브 어레이 2의 기간 BK가 시작하고, 서브 어레이 2의 기간 BK의 종료와 거의 동시에 서브 어레이 3의 기간 BK가 시작한다. 이와 마찬가지로, 서브 어레이 1의 기간 SP의 종료(즉, 기간 SD의 시작)와 거의 동시에 서브 어레이 2의 기간 SP가 시작하고, 서브 어레이 2의 기간 SP의 종료(즉, 기간 SD의 시작)와 거의 동시에 서브 어레이 3의 기간 SP가 시작한다. 이 외의 서브 어레이에 대해서도 마찬가지로 백업 등의 처리가 실시된다.
예를 들어, 서브 어레이 1의 백업 시작부터 서브 어레이 2의 셧다운까지는 9 클록 정도로 완료된다. 이것은, 도 12의 (C)에 나타낸 방법(13 클록 정도)보다 짧다.
또한, 도 13의 (A)에서는 기간 BK와 기간 SP를 각각 3 클록으로 하였으나, 반드시 같은 클록 수일 필요는 없고 각각의 기간을 적절히 설정하여도 좋다. 또한, 도 13의 (A)에서는 서브 어레이 1의 기간 BK의 종료와 거의 동시에 서브 어레이 2의 기간 BK가 시작하는 설정으로 하였으나, 반드시 서브 어레이 1의 기간 BK의 종료 후에 서브 어레이 2의 기간 BK가 시작할 필요는 없고, 서브 어레이 1의 기간 BK의 도중에 서브 어레이 2의 기간 BK가 시작하여도 좋다.
<슈퍼 파이프 라인·백업 구동>
도 13의 (B)에 나타낸 예에서는 도 12의 (A)~도 12의 (C)에 나타낸 경우와 마찬가지로 각 서브 어레이에서의 기간 BK를 3 클록, 기간 SP를 2 클록으로 한다. 또한, 도 13의 (B)에 나타낸 예에서는 서브 어레이 1의 기간 BK를 시작하고 나서 1 클록 후에 서브 어레이 2의 기간 BK가 시작하는 설정이다. 상술한 바와 같이, 큰 전류가 흐르는 기간은 기간 BK 중 초기이기 때문에 그들이 겹치지 않도록 하면 좋다.
이 예에서는, 서브 어레이 1의 백업 시작부터 서브 어레이 2의 셧다운까지는 6 클록 정도로 완료된다.
<슈퍼 파이프 라인·리커버리 구동>
다음에 리커버리의 예에 대하여 도 16의 (A)를 사용하여 설명한다. 여기서는 제어선 CL(1)의 전위를 하이 상태로 하고, 서브 어레이 1의 리커버리를 시작하고 나서 1 클록 후에 제어선 CL(2)의 전위를 하이 상태로 하여, 서브 어레이 2의 리커버리를 시작한다. 또한, 도 15의 (A)의 경우와 마찬가지로, 기간 RC는 3 클록, 기간 PM_ON은 2 클록으로 하지만 기간 RC와 기간 PM_ON을 같은 클록 수로 하여도 좋다.
이 예에서는, 서브 어레이 1의 리커버리 시작부터 서브 어레이 2의 통상 동작까지에는 6 클록 정도로 완료된다. 이것은, 도 15의 (B)에 나타낸 방법(12 클록 정도)보다 짧다.
독립적으로 제어할 수 있는 제어선 CL이 많이 있을수록 백업이나 리커버리 시의 전류 소비가 더욱 분산된다. 따라서, 도 5의 (A) 또는 도 5의 (B)의 예에서는 하나의 서브 어레이가 하나의 제어선 CL을 갖는 구조이지만 예를 들어 도 6의 (A) 또는 도 6의 (B)와 같이 하나의 서브 어레이에 복수의 제어선 CL을 갖는 구조로 하여도 좋다.
도 6의 (A) 또는 도 6의 (B)에 도시된 구조에서는, 서브 어레이 1에 대한 전원 공급은 파워 게이팅 스위치(122)(1)에 의하여 제어되고, 또한 백업이나 리커버리는 제어선 CL(1)과 제어선 CL(2)에 의하여 제어된다. 이와 마찬가지로 서브 어레이 2에 대한 전원 공급은 파워 게이팅 스위치(122)(2)에 의하여 제어되고, 또한 백업이나 리커버리는 제어선 CL(3)과 제어선 CL(4)에 의하여 제어되고, 서브 어레이 3에 대한 전원 공급은 파워 게이팅 스위치(122)(3)에 의하여 제어되고, 또한 백업이나 리커버리는 제어선 CL(5)과 제어선 CL(6)에 의하여 제어되고, 서브 어레이 4에 대한 전원 공급은 파워 게이팅 스위치(122)(4)에 의하여 제어되고, 또한 백업이나 리커버리는 제어선 CL(7)과 제어선 CL(8)에 의하여 제어된다.
구체적으로는, 서브 어레이 1은 서브 어레이 1a 및 서브 어레이 1b의 두 개의 영역으로 분할된다. 또한, 서브 어레이 1a 및 서브 어레이 1b에 대한 전원 공급은 파워 게이팅 스위치(122)(1)에 의하여 제어된다. 서브 어레이 1a에서는 제어선 CL(1)에 의하여 백업이나 리커버리가 제어되고, 서브 어레이 1b에서는 제어선 CL(2)에 의하여 백업이나 리커버리가 제어된다. 서브 어레이 2에서도 마찬가지로, 서브 어레이 2a 및 서브 어레이 2b의 두 개의 영역으로 분할되고, 서브 어레이 2a, 서브 어레이 2b에 대한 전원 공급은 파워 게이팅 스위치(122)(2)에 의하여 제어되고, 서브 어레이 2a에서는 제어선 CL(3)에 의하여 백업이나 리커버리가 제어되고, 서브 어레이 2b에서는 제어선 CL(4)에 의하여 백업이나 리커버리가 제어된다.
도 6의 (A)에 도시된 기억 장치의 백업의 예를 도 14의 (A)에 나타내었다. 이 예에서는, 제어선 CL(1)의 전위가 하이 상태가 되고 나서 1 클록 후에 제어선 CL(2)의 전위를 하이 상태로 한다. 제어선 CL(2)의 전위가 하이 상태가 되고 나서 1 클록 후에 제어선 CL(3)의 전위를 하이 상태로 한다. 제어선 CL(3)의 전위가 하이 상태가 되고 나서 1 클록 후에 제어선 CL(4)의 전위를 하이 상태로 한다.
그리고, 제어선 CL(1)의 전위가 하이 상태가 되고 나서 3 클록 후에 제어선 CL(1)의 전위를 로우 상태로 한다. 제어선 CL(1)의 전위가 로우 상태가 되고 나서 1 클록 후에 제어선 CL(2)의 전위를 로우 상태로 한다. 제어선 CL(2)의 전위가 로우 상태가 되고 나서 1 클록 후에 제어선 CL(3)의 전위를 로우 상태로 한다. 제어선 CL(3)의 전위가 로우 상태가 되고 나서 1 클록 후에 제어선 CL(4)의 전위를 로우 상태로 한다.
더구나, 제어선 CL(1)의 전위가 로우 상태가 되고 나서 3 클록 후에(즉, 제어선 CL(2)의 전위가 로우 상태가 되고 나서 2 클록 후에) 파워 게이팅 신호 PG_M(1)을 하이 상태로 하여 파워 게이팅 스위치(122)(1)를 오프 상태로 한다. 제어선 CL(3)의 전위가 로우 상태가 되고 나서 3 클록 후에(즉, 제어선 CL(4)의 전위가 로우 상태가 되고 나서 2 클록 후에) 파워 게이팅 신호 PG_M(2)을 하이 상태로 하여 파워 게이팅 스위치(122)(2)를 오프 상태로 한다.
따라서, 서브 어레이 1a, 서브 어레이 1b, 서브 어레이 2a, 및 서브 어레이 2b 어느 것에서도 기간 BK는 3 클록이지만 기간 SP는 3 클록 또는 2 클록이다. 즉, 기간 SP는, 서브 어레이 1a 및 서브 어레이 2a에서는 3 클록이지만 서브 어레이 1b 및 서브 어레이 2b에서는 2 클록이다.
또한, 예를 들어 제어선 CL(1)의 전위가 로우 상태가 된 후에 제어선 CL(2)의 전위가 로우 상태가 될 때까지의 1 클록 기간에는 반드시 서브 어레이 1a의 트랜지스터(109)나 트랜지스터(110)가 오프 상태일 필요는 없으며, 따라서, 이 기간의 제어선 CL(1)의 전위가 로우 상태가 될 필요는 없다. 예를 들어, 도 14의 (B)에 나타낸 바와 같이, 제어선 CL(1)의 전위와 제어선 CL(2)의 전위가 거의 동시에 로우 상태가 되어도 좋다. 이 경우는 기간 SP는 서브 어레이 1a 및 서브 어레이 1b에서 2 클록이지만, 기간 BK는 서브 어레이 1a에서는 4 클록이고 서브 어레이 1b에서는 3 클록이다. 또한, 서브 어레이 1a의 백업이 시작되고 나서 서브 어레이 1b가 셧다운될 때까지의 시간은 도 14의 (A)와 마찬가지이다.
다음은, 도 6의 (A)에 도시된 기억 장치의 리커버리의 예를 도 16의 (B)에 나타내었다. 이 예에서는, 제어선 CL(1)의 전위가 하이 상태가 되고 나서 1 클록 후에 제어선 CL(2)의 전위를 하이 상태로 한다. 제어선 CL(2)의 전위가 하이 상태가 되고 나서 1 클록 후에 제어선 CL(3)의 전위를 하이 상태로 한다. 제어선 CL(3)의 전위가 하이 상태가 되고 나서 1 클록 후에 제어선 CL(4)의 전위를 하이 상태로 한다.
그리고, 제어선 CL(1)의 전위가 하이 상태가 되고 나서 4 클록 후에 파워 게이팅 신호 PG_M(1)의 전위를 로우 상태로 한다. 제어선 CL(3)의 전위가 하이 상태가 되고 나서 4 클록 후에 파워 게이팅 신호 PG_M(2)의 전위를 로우 상태로 한다.
또한 제어선 CL(1)의 전위가 하이 상태가 되고 나서 5 클록 후에 제어선 CL(1)의 전위를 로우 상태로 한다. 제어선 CL(1)의 전위가 로우 상태가 되고 나서 1 클록 후에 제어선 CL(2)의 전위를 로우 상태로 한다. 제어선 CL(2)의 전위가 로우 상태가 되고 나서 1 클록 후에 제어선 CL(3)의 전위를 로우 상태로 한다. 제어선 CL(3)의 전위가 로우 상태가 되고 나서 1 클록 후에 제어선 CL(4)의 전위를 로우 상태로 한다.
따라서, 서브 어레이 1a 및 서브 어레이 2a에서 기간 RC는 4 클록이지만 서브 어레이 1b 및 서브 어레이 2b에서는 3 클록이고, 기간 PM_ON은 서브 어레이 1a 및 서브 어레이 2a에서 1 클록이고 서브 어레이 1b 및 서브 어레이 2b에서는 2 클록이다.
또한, 도 14의 (B)에 나타낸 경우와 마찬가지로, 예컨대 제어선 CL(1)의 전위가 로우 상태가 된 후에 제어선 CL(2)의 전위가 로우 상태가 될 때까지의 1 클록 기간에는 반드시 서브 어레이 1a의 트랜지스터(109)나 트랜지스터(110)가 오프 상태일 필요는 없으며, 따라서, 이 기간의 제어선 CL(1)의 전위가 로우 상태가 될 필요는 없다.
예를 들어, 도 17에 나타낸 바와 같이, 제어선 CL(1)의 전위와 제어선 CL(2)의 전위가 거의 동시에 로우 상태가 되어도 좋다. 이 경우는 기간 PM_ON은 서브 어레이 1a 및 서브 어레이 1b에서 2 클록이지만, 기간 RC는 서브 어레이 1a에서는 4 클록이고 서브 어레이 1b에서는 3 클록이다. 또한, 서브 어레이 1a의 리커버리가 시작되고 나서 서브 어레이 1b가 통상적으로 동작될 때까지의 시간은 도 16의 (B)와 마찬가지이다.
상기는 하나의 메모리 셀 어레이를 갖는 기억 장치에서의 백업과 리커버리에 대한 설명이지만 연산 처리 장치는 복수의 메모리 셀 어레이를 갖는 경우가 있다. 이 경우의 백업과 리커버리에 대하여 설명한다.
도 18에 도시된 기억 장치(100f)는 4개의 메모리 셀 어레이(메모리 셀 어레이(104A)~메모리 셀 어레이(104D))와, 이에 부수(附隨)되는 비트선 드라이버(101A)~비트선 드라이버(101D), 워드선 드라이버(102A)~워드선 드라이버(102D), 백업·리커버리·드라이버(103A)~백업·리커버리·드라이버(103D) 등을 갖는다. 또한, 메모리 셀 어레이 수는 4개에 한정되지 않으며 두 개 이상이라면 좋다.
이들에는 상술한 비트선 드라이버(101), 워드선 드라이버(102), 백업·리커버리·드라이버(103), 메모리 셀 어레이(104) 또는 이를 변형한 것을 적용할 수 있다. 이 외에 메모리 셀 어레이의 동작에 필요한 회로, 이에 부수되는 회로의 동작에 필요한 회로 등도 있으나 이것은 도시되지 않았다. 이에 대해서는 도 2의 (A)를 참조할 수 있다.
4개의 메모리 셀 어레이와 이들에 부수되는 회로에는, 파워 게이팅 스위치(121A)~파워 게이팅 스위치(121D), 파워 게이팅 스위치(122A)~파워 게이팅 스위치(122D), 파워 게이팅 스위치(123A)~파워 게이팅 스위치(123D)가 제공되고, 예컨대 파워 게이팅 스위치(121A)~파워 게이팅 스위치(121D)는 비트선 드라이버(101A)~비트선 드라이버(101D), 워드선 드라이버(102A)~워드선 드라이버(102D)의 전원 공급을 제어할 수 있고, 파워 게이팅 스위치(122A)~파워 게이팅 스위치(122D)는 메모리 셀 어레이(104A)~메모리 셀 어레이(104D)의 전원 공급을 제어할 수 있고, 파워 게이팅 스위치(123A)~파워 게이팅 스위치(123D)는 백업·리커버리·드라이버(103A)~백업·리커버리·드라이버(103D)의 전원 공급을 제어할 수 있다.
또한, 기억 장치(100f)에는 전위 VDDH, 전위 VDDD, 전위 VDDM, 전위 VDDM보다 낮은 전위 VSSS 및 전위 VSSM도 공급되는 것으로 하지만, 일부는 도 18에 도시되지 않았다. 기억 장치(100f)에 공급되는 전위는 도 2의 (B)를 참조하면 좋다.
기억 장치(100f)의 백업 및 리커버리의 조작의 예에 대하여 설명한다. 기억 장치(100f)는 복수의 메모리 셀 어레이(메모리 셀 어레이(104A)~메모리 셀 어레이(104D))를 갖는데 이것은 도 5 또는 도 6에 관하여 설명한 서브 어레이에 상당하기 때문에 도 5 또는 도 6에 도시된 기억 장치와 마찬가지로 구동할 수 있다.
여기서는 메모리 셀 어레이(104A)~메모리 셀 어레이(104D)는 도 1의 (A)에 도시된 바와 같이 접속되는 것으로 한다. 따라서, 예를 들어 도 18에 도시된 메모리 셀 어레이(104A)~메모리 셀 어레이(104D)가 도 5에 도시된 서브 어레이 1~서브 어레이 4에 대응하고, 파워 게이팅 스위치(122A)~파워 게이팅 스위치(122D)가 도 5에 도시된 파워 게이팅 스위치(122)(1)~파워 게이팅 스위치(122)(4)에 대응하는 것으로 생각하면 좋다.
도 5에 도시된 회로에서는, 파워 게이팅 스위치(121A)~파워 게이팅 스위치(121D) 및 파워 게이팅 스위치(123A)~파워 게이팅 스위치(123D)에 상당하는 부분이 기재되어 있지 않기 때문에 이에 주의할 필요가 있다.
도 19는 백업의 동작 예에 대하여 나타낸 것이다. 도 19에서, CL_A는 메모리 셀 어레이(104A)의 제어선의 신호 전위를 의미하고, PG_M_A는 파워 게이팅 스위치(122A)를 제어하는 신호 전위를 의미하고, PG_P_A는 파워 게이팅 스위치(121A) 및 파워 게이팅 스위치(123A)를 제어하는 신호 전위를 의미한다. CL_B~CL_D, PG_M_B~PG_M_D, PG_P_B~PG_P_D도 마찬가지이다.
도 19에서는 예컨대 파워 게이팅 신호 PG_M_A를 하이 상태로 하고 나서 1 클록 후에 파워 게이팅 신호 PG_P_A를 하이 상태로 하지만, 도 12의 (B)에 관하여 설명한 바와 같이 이들을 동시에 하이 상태로 하여도 좋고, 2 클록 이상 후에 하이 상태로 하여도 좋다. 또한, 파워 게이팅 신호 PG_M_D가 하이 상태가 된 후에 파워 게이팅 신호 PG_P_A~파워 게이팅 신호 PG_P_D를 동시에 하이 상태로 하여도 좋다.
또한, 파워 게이팅 신호 PG_M_A를 하이 상태로 하고 나서 1 클록 후에 파워 게이팅 신호 PG_M_B를 하이 상태로 하지만, 도 13의 (B)에 관하여 설명한 바와 같이, 2 클록 이상 후에 하이 상태로 하여도 좋다.
도 20은 리커버리 동작의 예에 대하여 나타낸 것이다. 도 20에서는 파워 게이팅 신호 PG_P_A를 로우 상태로 하고 나서 1 클록 후에 파워 게이팅 신호 PG_P_B를 로우 상태로 하여 1 클록씩 늦게 하지만, 2 클록씩 이상 늦게 하여도 좋다. 또는, 파워 게이팅 신호 PG_P_A~파워 게이팅 신호 PG_P_D를 동시에 로우 상태로 하여도 좋다.
파워 게이팅 신호 PG_P_A~파워 게이팅 신호 PG_P_D 이외는, 도 16에 관하여 설명한 것과 거의 같기 때문에 설명은 생략하기로 한다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 기억 장치(100)(또는 기억 장치(100a)~기억 장치(100e))를, 산화물 반도체를 사용한 트랜지스터(OS 트랜지스터)와 단결정 실리콘을 사용한 트랜지스터(Si 트랜지스터)를 포함하는 반도체 장치를 사용하여 제작하는 경우의 구체적인 디바이스 구조에 대하여 설명하기로 한다.
<디바이스 구조>
도 21의 (A)는 OS 트랜지스터와 Si 트랜지스터를 포함하는 반도체 장치의 디바이스 구조의 일례의 단면도이다. 도 21의 (A)에는 이와 같은 반도체 장치로서 기억 장치(100)를 도시하였다. 또한, 도 21의 (A)는 기억 장치(100)를 특정한 선을 따라서 자른 단면도가 아니라 기억 장치(100)의 적층 구조를 설명하기 위한 도면이다. 도 21의 (A)에는 대표로 기억 장치(100)의 메모리 셀 어레이(104)(또는 메모리 셀(MC))를 구성하는 인버터(106), 트랜지스터(109), 및 용량 소자(111)를 도시하였다. 트랜지스터(202) 및 트랜지스터(203)는 인버터(106)를 구성하는 Si 트랜지스터이다. 트랜지스터(202)는 p채널형 트랜지스터이고 트랜지스터(203)는 n채널형 트랜지스터이고, 인버터(106) 위에 트랜지스터(109) 및 용량 소자(111)가 적층된다.
기억 장치(100)는 반도체 기판을 사용하여 제작된다. 반도체 기판으로서는 벌크 형상의 단결정 실리콘 웨이퍼(201)가 사용된다. 또한, 기억 장치(100)의 기판으로서는 벌크 형상의 단결정 실리콘 웨이퍼에 한정되지 않고 다양한 반도체 기판을 사용할 수 있다. 예를 들어, 단결정 실리콘층을 갖는 SOI형 반도체 기판을 사용하여도 좋다.
트랜지스터(202) 및 트랜지스터(203)는, CMOS 프로세스를 이용하여 단결정 실리콘 웨이퍼(201)에 제작할 수 있다. 절연층(210)은 이들 트랜지스터를 전기적으로 분리하기 위한 절연물이다. 트랜지스터(202) 및 트랜지스터(203)를 덮도록 절연층(211)이 형성된다. 절연층(211) 위에는 도전체(231)~도전체(233)가 형성된다. 절연층(211)에 제공된 개구에 도전체(221)~도전체(224)가 형성된다. 도시된 바와 같이, 트랜지스터(202)의 드레인과 트랜지스터(203)의 드레인을 도전체(221)~도전체(224) 및 도전체(231)~도전체(233)에 의하여 접속하여 인버터(106)를 구성한다.
트랜지스터(202) 및 트랜지스터(203) 위에는 배선 공정(BEOL: back end of line)을 이용하여 1층 또는 2층 이상의 배선층이 형성된다. 여기서는 절연층(212)~절연층(214), 도전체(241)~도전체(245), 도전체(251)~도전체(256), 도전체(261)~도전체(265)에 의하여 3층의 배선층이 형성되어 있다.
이 배선층을 덮도록 절연층(276)이 형성된다. 절연층(276) 위에 트랜지스터(109) 및 용량 소자(111)가 형성되어 있다.
트랜지스터(109)는 산화물 반도체층(271), 도전체(281), 도전체(282), 및 도전체(291)를 갖는다. 산화물 반도체층(271)에 채널 형성 영역이 존재한다. 도전체(291)는 게이트 전극을 구성하고, 도전체(281) 및 도전체(282)는 각각 소스 전극 및 드레인 전극을 구성한다. 도전체(282)는 도전체(251)~도전체(256)에 의하여 인버터(106)에 접속된다.
또한, 도전체(282)는 인버터(105)(미도시)의 입력 단자(즉, 인버터(105)를 구성하는 트랜지스터의 게이트 전극)에도 접속된다.
용량 소자(111)는 MIM형 용량 소자이며 전극으로서 도전체(281) 및 도전체(292)를 갖고, 절연층(277)을 유전체(절연막)로서 갖는다. 절연층(277)은 트랜지스터(109)의 게이트 절연층을 구성하는 절연물이기도 하다.
트랜지스터(109) 및 용량 소자(111)를 덮도록 절연층(278)이 형성되어 있다. 절연층(278) 위에는 도전체(296) 및 도전체(297)가 형성되어 있다. 도전체(296) 및 도전체(297)는 각각 트랜지스터(109), 용량 소자(111)에 접속되고, 이들 소자를 배선층에 제공된 배선에 접속하기 위한 전극(배선)으로서 제공되어 있다. 예를 들어 도시된 바와 같이, 도전체(296)는 도전체(262)~도전체(265) 및 도전체(284)에 의하여 도전체(261)에 접속된다. 도전체(297)는 도전체(242)~도전체(245) 및 도전체(283)에 의하여 도전체(241)에 접속된다.
반도체 장치를 구성하는 막(절연막, 반도체막, 산화물 반도체막, 금속 산화물막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법을 이용하여 형성할 수 있다. 또는, 도포법이나 인쇄법을 이용하여 형성할 수 있다. CVD법으로서는, 플라즈마 화학 기상 퇴적(PECVD)법이나 열 CVD법이 이용된다. 열 CVD법의 예로서, 유기 금속 화학 퇴적(MOCVD)법이나 원자층 성막(ALD)법을 이용하여도 좋다.
열 CVD법에서는, 체임버 내를 대기압 또는 감압하로 하고, 원료 가스와 산화제를 동시에 체임버 내에 공급하고, 기판 근방 또는 기판 위에서 반응시켜서 기판 위에 퇴적시킴으로써 성막을 수행한다. 이와 같이, 열 CVD법은 플라즈마를 발생시키지 않는 성막 방법이기 때문에 플라즈마 대미지로 인하여 결함이 생성되는 일이 없다는 이점을 갖는다.
기억 장치(100)의 절연층은 단층의 절연막으로 또는 2층 이상의 절연막으로 형성할 수 있다. 이와 같은 절연막으로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등으로 이루어지는 막을 들 수 있다.
또한, 본 명세서에서 산화 질화물이란 질소보다 산소의 함유량이 많은 화합물을 말하고, 질화 산화물이란 산소보다 질소의 함유량이 많은 화합물을 말한다.
기억 장치(100)의 도전체는 단층의 도전막으로 또는 2층 이상의 도전막으로 형성할 수 있다. 이와 같은 도전막으로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨 등의 금속막을 사용할 수 있다. 또한, 이들 금속을 성분으로 하는 합금막 및 화합물막, 인 등의 불순물 원소를 함유시킨 다결정 실리콘막 등을 사용할 수 있다.
<트랜지스터의 다른 구성예>
반도체 장치를 구성하는 Si 트랜지스터나 OS 트랜지스터의 구조는 도 21의 (A)에 한정되는 것이 아니다. 예를 들어, OS 트랜지스터에 백 게이트를 제공하여도 좋다.
또한, OS 트랜지스터를 도 21의 (B)에 도시된 바와 같은 구조로 할 수 있다. 또한 도 21의 (B)에 도시된 예에서는 트랜지스터(109)에 산화물 반도체층(273)이 제공되어 있다. 도 21의 (B)에 도시된 트랜지스터(109)에서도 산화물 반도체층(271)에 채널이 형성된다.
도 21의 (B)에 도시된 트랜지스터(109)를 제작하기 위해서는 도전체(281) 및 도전체(282)를 형성한 후에 산화물 반도체층(273)을 구성하는 산화물 반도체막, 절연층(277)을 구성하는 절연막, 및 도전체(291)를 구성하는 도전막을 적층한다. 그리고, 이 도전막을 에칭하기 위한 레지스트 마스크를 사용하여 이 적층막을 에칭함으로써 산화물 반도체층(273) 및 도전체(291)가 형성된다. 이 경우, 용량 소자(111)에서는 절연층(277) 중 도전체(292)에 덮이지 않은 영역이 제거된다.
예를 들어, 도 21의 (A)에 도시된 트랜지스터(109)에 있어서, 각각 구성 원소가 상이한 산화물을 갖는 2층의 산화물 반도체막으로 구성되는 산화물 반도체층(271)을 형성한다. 이 경우, 하층은 In-Zn계 산화물막으로 하고, 상층은 In-Ga-Zn계 산화물막으로 한다. 또는, 하층 및 상층 양쪽을 In-Ga-Zn계 산화물막으로 형성할 수 있다.
예를 들어, 산화물 반도체층(271)을 2층 구조의 In-Ga-Zn계 산화물막으로 하는 경우, 한쪽을 원자수비가 In:Ga:Zn=1:1:1, 5:5:6, 또는 3:1:2인 산화물막으로 하고, 다른 쪽을 원자수비가 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 또는 1:9:6인 산화물막으로 할 수 있다.
또한, 도 21의 (B)에 있어서, 산화물 반도체층(271)을 2층 구조로 하고 산화물 반도체층(273)을 단층 구조로 한 3층의 산화물 반도체막을 사용하여 트랜지스터(109)를 형성하여도 좋다. 이 경우에도 3층 모두를 또는 일부를 상이한 구성 원소를 갖는 산화물 반도체막으로 하여도 좋고, 3층 모두를 같은 구성 원소를 갖는 산화물 반도체막으로 하여도 좋다.
예를 들어 In-Ga-Zn계 산화물막으로 산화물 반도체층(271) 및 산화물 반도체층(273)을 구성하는 경우, 산화물 반도체층(271)의 하층과 산화물 반도체층(273)은 원자수비가 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 또는 1:9:6인 산화물막으로 하고, 산화물 반도체층(271)의 상층은 원자수비가 In:Ga:Zn=1:1:1, 5:5:6, 또는 3:1:2인 산화물막으로 할 수 있다.
도 22는 Si 트랜지스터 및 OS 트랜지스터의 다른 구성예를 도시한 것이다.
도 22는 Si 트랜지스터 및 OS 트랜지스터의 구성의 일례의 단면도다. 도 22에 있어서, A1-A2는 Si 트랜지스터인 트랜지스터(202) 및 OS 트랜지스터인 트랜지스터(109)의 채널 길이 방향(소스로부터 드레인으로의 방향)에서의 단면도이고, A3-A4는 Si 트랜지스터인 트랜지스터(202) 및 OS 트랜지스터인 트랜지스터(109)의 채널 폭 방향(채널 길이 방향에 수직인 방향)에서의 단면도이다. 다만, 레이아웃에서 트랜지스터(202)의 채널 길이 방향과 트랜지스터(109)의 채널 길이 방향이 반드시 일치하지 않아도 된다. 도 22는 단면 구조를 설명하기 위한 도면이다. 또한, 도 22에서는 산화물 반도체막에 채널 형성 영역을 갖는 OS 트랜지스터인 트랜지스터(109)가, 단결정 실리콘의 채널 형성 영역을 갖는 트랜지스터(202) 위에 형성되어 있는 경우를 예시하였다. 또한, 도 22에서는 단결정 실리콘 기판을 기판(300)으로서 사용하는 경우를 예시하였다. 또한, 기판(300) 위에는, 도전형이 상이한 복수의 층 또는 웰(well)이 적층되어도 좋다.
또한, 트랜지스터(202)는 소자 분리법에 의하여 다른 반도체 소자와 전기적으로 분리되어 있다. 소자 분리법으로서는 트렌치 분리법(STI법: Shallow Trench Isolation법) 등을 이용할 수 있다. 도 22는 트렌치 분리법을 이용하여 트랜지스터(202)를 전기적으로 분리하는 경우의 예를 도시한 것이다. 에칭 등에 의하여 기판(300)에 형성된 트렌치에, 산화 실리콘 등이 포함된 절연물을 매립한 후, 이 절연물을 에칭 등에 의하여 부분적으로 제거함으로써 형성되는 소자 분리 영역(301)에 의하여 트랜지스터(202)를 소자 분리하는 경우를 예시하였다.
또한, 트렌치 이외의 영역에 존재하는 기판(300)의 볼록부에는 트랜지스터(202)의 불순물 영역(302) 및 불순물 영역(303)과, 불순물 영역(302)과 불순물 영역(303)에 끼워진 채널 형성 영역(304)이 존재한다. 또한 트랜지스터(202)는 채널 형성 영역(304)을 덮는 절연층(305)과, 절연층(305)을 사이에 개재하여 채널 형성 영역(304)과 중첩되는 게이트 전극(306)을 갖는다.
트랜지스터(202)에서는, 채널 형성 영역(304)의 볼록부의 측부 및 상부와 게이트 전극(306)이 절연층(305)을 사이에 개재하여 중첩됨으로써, 채널 형성 영역(304)의 측부와 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 그러므로, 기판 위에서의 트랜지스터(202)의 점유 면적을 작게 억제하면서 트랜지스터(202)에서의 캐리어 이동량을 증가시킬 수 있다. 따라서, 트랜지스터(202)는 온 전류가 커진다. 특히, 채널 형성 영역(304)에서의 볼록부의 채널 폭 방향의 길이(채널 폭)를 W로 하고 채널 형성 영역(304)에서의 볼록부의 두께를 T로 할 때, 채널 폭 W에 대한 두께 T의 비에 상당하는 종횡비가 높으면, 캐리어가 흐르는 범위가 더 넓어지기 때문에 트랜지스터(202)의 온 전류를 더 크게 할 수 있고 전계 효과 이동도도 더 높일 수 있다.
또한, 벌크 형상의 반도체 기판을 사용한 트랜지스터(202)의 경우, 종횡비는 0.5 이상인 것이 바람직하고 1 이상인 것이 더 바람직하다.
트랜지스터(202) 위에는 절연층(311)이 제공되어 있다. 절연층(311)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는, 불순물 영역(302)에 전기적으로 접속되는 도전체(312), 불순물 영역(303)에 전기적으로 접속되는 도전체(313), 및 게이트 전극(306)에 전기적으로 접속되는 도전체(314)가 형성되어 있다. 도전체(312)는 절연층(311) 위에 형성된 도전체(316)에 전기적으로 접속되고, 도전체(313)는 절연층(311) 위에 형성된 도전체(317)에 전기적으로 접속되고, 도전체(314)는 절연층(311) 위에 형성된 도전체(318)에 전기적으로 접속된다.
도전체(316)~도전체(318) 위에는 절연층(320)이 제공되어 있다. 절연층(320) 위에는 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연층(321)이 제공되어 있다. 절연층(321) 위에는 절연층(322)이 제공되어 있고 절연층(322) 위에는 트랜지스터(109)가 제공되어 있다.
절연층(321)은 밀도가 높고 치밀할수록, 또한 댕글링 본드가 적고 화학적으로 안정적일수록 블로킹 효과가 더 높다. 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연층(321)의 예로서는 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등을 사용할 수 있다. 수소나 물의 확산을 방지하는 블로킹 효과를 갖는 절연층(321)의 예로서는 질화 실리콘, 질화 산화 실리콘 등을 사용할 수 있다.
트랜지스터(109)는 산화물 반도체층(330), 산화물 반도체층(330)에 접촉하는 도전체(332) 및 도전체(333), 산화물 반도체층(330)을 덮는 절연층(331), 및 절연층(331)을 사이에 개재하여 산화물 반도체층(330)과 중첩되는 게이트 전극(334)을 갖는다. 도전체(332) 및 도전체(333)는 소스 전극 또는 드레인 전극으로서 기능한다. 도전체(333)는 절연층(320)~절연층(322)에 제공된 개구를 통하여 도전체(318)에 접속된다.
도시되지 않았으나, 트랜지스터(109) 위에 절연층이 제공되어도 좋다. 절연층에는 개구부가 제공되고, 이 개구부에서 게이트 전극(334)에 접촉하는 도전체가 절연층 위에 제공되어도 좋다.
또한, 도 22에서 트랜지스터(109)는 적어도 게이트 전극(334)을 산화물 반도체층(330)의 한쪽에 가지면 좋지만, 절연층(322)을 사이에 개재하여 산화물 반도체층(330)과 중첩되는 게이트 전극을 더 가져도 좋다.
트랜지스터(109)가 한 쌍의 게이트 전극을 갖는 경우, 한쪽 게이트 전극에는 온 상태 또는 오프 상태를 제어하기 위한 신호가 공급되고, 다른 쪽 게이트 전극에는 다른 전위가 독립적으로 공급되는 상태이어도 좋다. 이 경우, 한 쌍의 게이트 전극에 같은 레벨의 전위가 공급되어도 좋고, 다른 쪽 게이트 전극에만 접지 전위 등 고정 전위가 공급되어도 좋다. 다른 쪽의 게이트 전극에 공급하는 전위의 레벨을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
또한, 도 22는 트랜지스터(109)가 하나의 게이트 전극(334)에 대응하는 하나의 채널 형성 영역을 갖는 싱글 채널 구조인 경우를 예시한 것이다. 트랜지스터(109)에는 예컨대 서로 전기적으로 접속된 복수의 게이트 전극을 제공함으로써 하나의 산화물 반도체층에 복수의 채널 형성 영역을 갖는 멀티 채널 구조로 할 수 있다.
도 22에는, 트랜지스터(109)에 있어서 산화물 반도체층(330)이 산화물 반도체층(330a)~산화물 반도체층(330c)으로 이루어지는 3층 구조인 예가 도시되었다. 특히, 산화물 반도체층(330a) 및 산화물 반도체층(330b)의 측면을 산화물 반도체층(330c)이 덮는 구조이다. 다만, 산화물 반도체층(330a)~산화물 반도체층(330c) 중 어느 하나 또는 두 개가 없어도 된다. 예를 들어, 트랜지스터(109)가 갖는 산화물 반도체층(330)이 단층의 금속 산화물막으로 구성되어도 좋다.
(실시형태 3)
본 실시형태에서는 OS 트랜지스터에 사용되는 산화물 반도체에 대하여 설명하기로 한다.
OS 트랜지스터의 채널 형성 영역은 고순도화된 산화물 반도체(purified OS)를 사용하여 형성하는 것이 바람직하다. 고순도 OS란, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감된 산화물 반도체를 말한다. 이와 같이 산화물 반도체를 고순도화함으로써 그 도전형을 진성 또는 실질적으로 진성으로 할 수 있다. 또한, 실질적으로 진성이란 산화물 반도체의 캐리어 밀도가 1×1017/cm3 미만인 것을 말한다. 캐리어 밀도는 1×1015/cm3 미만이 바람직하고, 1×1013/cm3 미만이 더 바람직하다.
고순도화 OS를 사용하여 채널 형성 영역을 형성함으로써, 실온에서의 OS 트랜지스터의 정규화된 오프 전류를 수 yA/μm~수 zA/μm 정도로 저감할 수 있다.
산화물 반도체에 있어서 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하고, 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체 내에서 불순물 준위를 형성한다. 불순물 준위는 트랩이 되어, OS 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 산화물 반도체 내나, 다른 층과의 계면에서의 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체를 진성 또는 실질적으로 진성으로 하기 위해서는 이하에 열거하는 불순물 농도 레벨 정도까지 고순도화하면 좋다. 이하에 열거하는 불순물 농도는 SIMS(Secondary Ion Mass Spectrometry) 분석에 의하여 얻어진 값이며, 산화물 반도체층의 어느 깊이 또는 산화물 반도체의 어느 영역에서의 값이다. 고순도화 OS란, 불순물 농도의 레벨이 이하와 같은 부분을 갖는 산화물 반도체인 것으로 한다.
예를 들어, 실리콘의 경우는 그 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
예를 들어, 수소의 경우는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다.
예를 들어, 질소의 경우는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 결정을 포함하는 산화물 반도체에 실리콘이나 탄소가 고농도로 포함되면 결정성을 저하시키는 경우가 있다. 산화물 반도체의 결정성을 저하시키지 않기 위해서는 예컨대 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 예를 들어 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
OS 트랜지스터의 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 및 In-Hf-Al-Zn계 산화물을 사용할 수 있다.
예를 들어, In-Ga-Zn계 산화물이란, In과 Ga과 Zn을 포함하는 산화물을 의미하고, In과 Ga과 Zn의 비율은 불문한다. 또한, In과 Ga과 Zn 외의 금속 원소를 포함하여도 좋다. 필요한 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 갖는 산화물 반도체를 형성하면 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3인 In-Ga-Zn계 산화물이나 이 근방의 조성을 갖는 산화물을 사용하면 좋다. 또한, 본 명세서에서 산화물 반도체의 원자수비는 ±20%의 오차 변동을 포함한다.
예를 들어, In-Ga-Zn계 산화물을 스퍼터링법을 이용하여 형성하는 경우, 그 성막용 타깃으로서는 원자수비가 In:Ga:Zn=1:1:1, 5:5:6, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 1:3:2, 1:3:4, 1:4:4, 1:6:4 또는 3:1:4로 나타내어지는 In-Ga-Zn계 산화물의 타깃을 사용하는 것이 바람직하다. 이와 같은 타깃을 사용하여 In-Ga-Zn계 산화물 반도체막을 형성함으로써, 산화물 반도체막에 결정부가 형성되기 쉬워진다. 또한, 이들 타깃의 충전율(상대 밀도)은 90% 이상이 바람직하고, 95% 이상이 더 바람직하다. 충전율이 높은 타깃을 사용함으로써, 치밀한 산화물 반도체막을 형성할 수 있다.
예를 들어, In-Zn계 산화물의 성막용 타깃으로서는 원자수비가 In:Zn=50:1~1:2(몰수비로 환산하면 In2O3:ZnO=25:1~1:4)인 In-Zn계 산화물의 타깃을 사용하는 것이 바람직하다. 이 원지수비는 In:Zn=1.5:1~15:1(몰수비로 환산하면 In2O3:ZnO=3:4~15:2)인 것이 더 바람직하다. 예를 들어, In-Zn계 산화물의 성막용 타깃은 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 하면 좋다. Zn의 비율 Z를 이와 같은 범위 내로 함으로써, In-Zn계 산화물막의 이동도를 향상시킬 수 있다.
<산화물 반도체막의 구조>
이하에서는 산화물 반도체막의 구조에 대하여 설명하기로 한다. 또한, 이하의 설명에 있어서 '평행'이란, 두 개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 두 개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, 삼방정 또는 능면체정은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
＜CAAC-OS막＞
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
CAAC-OS막을 투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막에서는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에 규칙성이 보이지 않는다.
도 23의 (A)는 CAAC-OS막의 단면 TEM 이미지이다. 또한, 도 23의 (B)는 도 23의 (A)를 더 확대한 단면 TEM 이미지이며 이해를 용이하게 하기 위하여 원자 배열을 강조 표시한 것이다.
도 23의 (C)는, 도 23의 (A) 중 A-O-A'간에서 동그라미로 둘러싼 영역(직경 약 4nm)의 국소적인 푸리에 변환 이미지이다. 도 23의 (C)로부터, 각 영역에서 c축 배향성을 확인할 수 있다. 또한, A-O간과 O-A'간에서는 c축의 방향이 다르기 때문에 다른 그레인인 것이 시사된다. 또한, A-O간에서는 c축의 각도가 14.3°, 16.6°, 30.9°로 조금씩 연속적으로 변화하고 있음을 알 수 있다. 마찬가지로, O-A'간에서는 c축의 각도가 -18.3°, -17.6°, -11.3°로 조금씩 연속적으로 변화하고 있음을 알 수 있다.
또한, CAAC-OS막에 대하여 전자 회절을 수행하면, 배향성을 나타내는 스폿(휘점)이 관측된다. 예를 들어, CAAC-OS막의 상면에 대하여 예컨대 1nm 이상 30nm 이하의 전자선을 사용하는 전자 회절(나노 빔 전자 회절이라고도 함)을 수행하면, 스폿이 관측된다(도 24의 (A) 참조).
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 결정부의 대부분은 한 변이 100nm 미만인 입방체 내에 들어가는 사이즈이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 사이즈인 경우도 포함된다. 다만, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어 평면 TEM 이미지에서 2500nm2 이상, 5μm2 이상, 또는 1000μm2 이상의 결정 영역이 관찰되는 경우가 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조 해석을 수행하는 경우, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것을 확인할 수 있다.
한편, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 CAAC-OS막의 해석을 수행하면 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우, 2θ를 56° 근방에 고정하고 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에 있어서 상이한 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 가지며 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로부터 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 실시하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향하지 않는 경우도 있다.
또한, CAAC-OS막 내에 있어서, c축 배향된 결정부의 분포가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우, 상면 근방의 영역에서는 피형성면 근방의 영역보다 c축 배향된 결정부의 비율이 높게 되는 경우가 있다. 또한, 불순물이 첨가된 CAAC-OS막에서는, 불순물이 첨가된 영역이 변질되어, c축 배향된 결정부의 비율이 다른 영역이 부분적으로 형성되는 경우도 있다.
또한, out-of-plane법에 의한 InGaZnO4의 결정을 갖는 CAAC-OS막의 해석에서는, 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때의 피크도 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체막의 주성분 이외의 원소이다. 특히 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 실리콘 등의 원소는, 산화물 반도체막에서 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한 CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮으며 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는, 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출할 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한 CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
<미결정 산화물 반도체막>
다음에, 미결정 산화물 반도체막에 대하여 설명하기로 한다.
미결정 산화물 반도체막은, TEM에 의한 관찰상으로부터는 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어 TEM에 의한 관찰상에서는 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막에서는 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, 분석 방법에 따라 nc-OS막은 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부보다도 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 nc-OS막에 대하여 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자선을 사용하는 나노빔 전자 회절을 nc-OS막에 대하여 수행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 원을 그리듯이(환형으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 환형의 영역 내에 복수의 스폿이 관측되는 경우가 있다(도 24의 (B) 참조).
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막에서는 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
또한, 산화물 반도체막은 예컨대 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
산화물 반도체막이 복수의 구조를 갖는 경우, 나노빔 전자 회절을 이용함으로써 구조 해석이 가능해지는 경우가 있다.
그런데, CAAC-OS막의 경우에도, 부분적으로 nc-OS막 등과 같은 회절 패턴이 관측될 수 있다. 따라서, CAAC-OS막의 질은, 일정 범위에서의 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)로 나타낼 수 있는 경우가 있다. 예를 들어, 양질의 CAAC-OS막이면, CAAC화율은 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 더욱 바람직하게는 95% 이상이 된다. 또한, CAAC-OS막과 상이한 회절 패턴이 관측되는 영역의 비율을 비CAAC화율로 표기한다.
일례로서, 성막 직후('as-sputtered'로 표기), 또는 산소를 포함하는 분위기에서의 450℃ 가열 처리 실시 후의 CAAC-OS막을 갖는 각 시료의 상면을 스캔하면서 투과 전자 회절 패턴을 취득하였다. 여기서는, 5nm/초의 속도로 60초간 스캔하면서 회절 패턴을 관측하고, 관측된 회절 패턴을 0.5초마다 정지 화상으로 변환함으로써 CAAC화율을 도출하였다. 또한, 전자선으로서는, 프로브 직경이 1nm인 나노빔을 사용하였다. 또한, 동일한 측정을 6개의 시료에 대하여 수행하였다. 그리고 CAAC화율의 산출에는 6개의 시료에서의 평균값을 이용하였다.
성막 직후의 CAAC-OS막의 CAAC화율은 75.7%(비CAAC화율은 24.3%)였다. 또한, 450℃ 가열 처리 실시 후의 CAAC-OS막의 CAAC화율은 85.3%(비CAAC화율은 14.7%)였다. 성막 직후와 비교하면 450℃ 가열 처리 실시 후의 CAAC화율이 높은 것을 알 수 있다. 즉, 높은 온도(예를 들어 400℃ 이상)에서의 가열 처리를 실시함으로써, 비CAAC화율이 낮아지는(CAAC화율이 높아지는) 것을 알 수 있다. 또한, 가열 처리의 온도가 500℃ 미만인 경우에도 높은 CAAC화율을 갖는 CAAC-OS막이 얻어지는 것을 알 수 있다.
여기서, CAAC-OS막과 다른 회절 패턴의 대부분은 nc-OS막과 같은 회절 패턴이었다. 또한, 측정 영역에서 비정질 산화물 반도체막은 확인할 수 없었다. 따라서, 가열 처리에 의하여, nc-OS막과 같은 구조를 갖는 영역이, 인접하는 영역의 구조의 영향을 받아서 재배열하고, CAAC화한 것으로 시사된다.
도 24의 (C) 및 (D)는, 성막 직후(as-sputtered) 및 450℃ 가열 처리 실시 후의 CAAC-OS막의 평면 TEM 이미지이다. 도 24의 (C)와 (D)를 비교함으로써, 450℃ 가열 처리 실시 후의 CAAC-OS막은 막질이 더 균일한 것을 알 수 있다. 즉, 높은 온도에서의 가열 처리에 의하여, CAAC-OS막의 막질이 향상되는 것을 알 수 있다.
이러한 측정 방법을 이용하면, 복수의 구조를 갖는 산화물 반도체막의 구조 해석이 가능해지는 경우가 있다.
(실시형태 4)
상술한 기억 장치를 갖는 연산 처리 장치는 다양한 반도체 장치, 전자 기기에 사용할 수 있다. 이와 같은 전자 기기의 예로서, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(DVD 등의 기록 매체의 화상 데이터를 판독하고 그 화상을 표시하는 디스플레이를 갖는 장치)를 들 수 있다. 이 외에, 휴대 전화기, 게임기(휴대형을 포함함), 휴대 정보 단말기, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 25의 (A)~(F)에 도시하였다.
도 25의 (A)는 휴대형 게임기의 구성의 일례를 도시한 외관도이다. 휴대형 게임기(400)는, 하우징(401), 하우징(402), 표시부(403), 표시부(404), 마이크로폰(405), 스피커(406), 조작 키(407), 스타일러스(408) 등을 갖는다.
도 25의 (B)는 휴대 정보 단말기의 구성의 일례를 도시한 외관도이다. 휴대 정보 단말기(410)는 하우징(411), 하우징(412), 표시부(413), 표시부(414), 접속부(415), 및 조작 키(416) 등을 갖는다. 표시부(413)는 하우징(411)에 제공되고 표시부(414)는 하우징(412)에 제공되어 있다. 하우징(411)과 하우징(412)은 접속부(415)에 의하여 접속되고 하우징(411)과 하우징(412) 사이의 각도는 접속부(415)에 의하여 변경할 수 있다. 그러므로, 표시부(413)에서의 영상을 접속부(415)에서의 하우징(411)과 하우징(412) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 표시부(413) 및/또는 표시부(414)로서는, 터치 패널이 제공된 표시 장치를 사용하여도 좋다.
도 25의 (C)는 노트북형 퍼스널 컴퓨터의 구성의 일례를 도시한 외관도이다. 퍼스널 컴퓨터(420)는 하우징(421), 표시부(422), 키보드(423), 포인팅 디바이스(424) 등을 갖는다.
도 25의 (D)는 전기 냉동 냉장고의 구성의 일례를 도시한 외관도이다. 전기 냉동 냉장고(430)는 하우징(431), 냉장실용 도어(432), 냉동실용 도어(433) 등을 갖는다.
도 25의 (E)는 비디오 카메라의 구성의 일례를 도시한 외관도이다. 비디오 카메라(440)는 하우징(441), 하우징(442), 표시부(443), 조작 키(444), 렌즈(445), 접속부(446) 등을 갖는다. 조작 키(444) 및 렌즈(445)는 하우징(441)에 제공되고, 표시부(443)는 하우징(442)에 제공되어 있다. 그리고, 하우징(441)과 하우징(442)은 접속부(446)에 의하여 접속되어 있고 접속부(446)에 의하여 하우징(441)과 하우징(442) 사이의 각도를 변경할 수 있는 구조이다. 하우징(441)에 대한 하우징(442)의 각도에 따라, 표시부(443)에 표시되는 화상 방향을 변경하거나, 화상의 표시/비표시를 전환할 수 있다.
도 25의 (F)는 자동차의 구성의 일례를 도시한 외관도이다. 자동차(450)는 차체(451), 차륜(452), 대시보드(453), 라이트(454) 등을 갖는다.
또한, 상술한 실시형태에서 설명한 기억 장치는 다양한 연산 처리 장치(예를 들어 CPU, 마이크로 컨트롤러, FPGA 등의 프로그래머블 디바이스, RFID 태그)의 캐시 메모리, 메인 메모리, 스토리지(storage)에 사용할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100: 기억 장치
100a: 기억 장치
100b: 기억 장치
100c: 기억 장치
100d: 기억 장치
100e: 기억 장치
100f: 기억 장치
101: 비트선 드라이버
101A: 비트선 드라이버
101B: 비트선 드라이버
101C: 비트선 드라이버
101D: 비트선 드라이버
102: 워드선 드라이버
102A: 워드선 드라이버
102B: 워드선 드라이버
102C: 워드선 드라이버
102D: 워드선 드라이버
103: 백업·리커버리·드라이버
103a: 백업·리커버리·드라이버
103A: 백업·리커버리·드라이버
103B: 백업·리커버리·드라이버
103C: 백업·리커버리·드라이버
103D: 백업·리커버리·드라이버
104: 메모리 셀 어레이
104a: 메모리 셀 어레이
104b: 메모리 셀 어레이
104c: 메모리 셀 어레이
104A: 메모리 셀 어레이
104B: 메모리 셀 어레이
104C: 메모리 셀 어레이
104D: 메모리 셀 어레이
105: 인버터
106: 인버터
107: 액세스 트랜지스터
108: 액세스 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 용량 소자
112: 용량 소자
113: 프리차지·이퀄라이즈 회로
114: 센스 앰프
115: 기록 회로
116: 컬럼 디코더
117: 버퍼 회로
118: 로우 디코더
119: 컨트롤 로직 회로
120: 데이터 출력 회로
121: 파워 게이팅 스위치
121A: 파워 게이팅 스위치
121B: 파워 게이팅 스위치
121C: 파워 게이팅 스위치
121D: 파워 게이팅 스위치
122: 파워 게이팅 스위치
122a: 파워 게이팅 스위치
122b: 파워 게이팅 스위치
122A: 파워 게이팅 스위치
122B: 파워 게이팅 스위치
122C: 파워 게이팅 스위치
122D: 파워 게이팅 스위치
123: 파워 게이팅 스위치
123A: 파워 게이팅 스위치
123B: 파워 게이팅 스위치
123C: 파워 게이팅 스위치
123D: 파워 게이팅 스위치
124: 파워 게이팅 트랜지스터
125: 파워 게이팅 트랜지스터
126: 파워 게이팅 트랜지스터
201: 단결정 실리콘 웨이퍼
202: 트랜지스터
203: 트랜지스터
210: 절연층
211: 절연층
212: 절연층
213: 절연층
214: 절연층
221: 도전체
222: 도전체
223: 도전체
224: 도전체
231: 도전체
232: 도전체
233: 도전체
241: 도전체
242: 도전체
243: 도전체
244: 도전체
245: 도전체
251: 도전체
252: 도전체
253: 도전체
254: 도전체
255: 도전체
256: 도전체
261: 도전체
262: 도전체
263: 도전체
264: 도전체
265: 도전체
271: 산화물 반도체층
273: 산화물 반도체층
276: 절연층
277: 절연층
278: 절연층
281: 도전체
282: 도전체
283: 도전체
284: 도전체
291: 도전체
292: 도전체
296: 도전체
297: 도전체
300: 기판
301: 소자 분리 영역
302: 불순물 영역
303: 불순물 영역
304: 채널 형성 영역
305: 절연층
306: 게이트 전극
311: 절연층
312: 도전체
313: 도전체
314: 도전체
316: 도전체
317: 도전체
318: 도전체
320: 절연층
321: 절연층
322: 절연층
330: 산화물 반도체층
330a: 산화물 반도체층
330b: 산화물 반도체층
330c: 산화물 반도체층
331: 절연층
332: 도전체
333: 도전체
334: 게이트 전극
400: 휴대형 게임기
401: 하우징
402: 하우징
403: 표시부
404: 표시부
405: 마이크로폰
406: 스피커
407: 조작 키
408: 스타일러스
410: 휴대 정보 단말기
411: 하우징
412: 하우징
413: 표시부
414: 표시부
415: 접속부
416: 조작 키
420: 퍼스널 컴퓨터
421: 하우징
422: 표시부
423: 키보드
424: 포인팅 디바이스
430: 전기 냉동 냉장고
431: 하우징
432: 냉장실용 도어
433: 냉동실용 도어
440: 비디오 카메라
441: 하우징
442: 하우징
443: 표시부
444: 조작 키
445: 렌즈
446: 접속부
450: 자동차
451: 차체
452: 차륜
453: 대시보드
454: 라이트
ADDR: 어드레스 데이터
BLa: 비트선
BLb: 비트선
BRS: 백업·리커버리 신호
BW: 바이트 기록 인에이블 신호
CE: 칩 인에이블 신호
CL: 제어선
CLK: 클록 신호
GW: 글로벌 기록 인에이블 신호
MC: 메모리 셀
PG_M: 파워 게이팅 신호
PG_P: 파워 게이팅 신호
WDATA: 기록 데이터
WL: 워드선

Claims (18)

  1. 연산 처리 장치의 구동 방법에 있어서,
    상기 연산 처리 장치는 제 1 메모리 셀과 제 2 메모리 셀을 포함하고, 상기 제 1 메모리 셀과 상기 제 2 메모리 셀 각각은, 트랜지스터와, 용량 소자와, 출력이 상기 트랜지스터를 통하여 상기 용량 소자에 입력되는 제 1 인버터와, 출력이 상기 제 1 인버터에 직접적으로 또는 간접적으로 입력되고 입력이 상기 제 1 인버터로부터 직접적으로 또는 간접적으로 출력되는 제 2 인버터를 포함하고,
    상기 방법은,
    제 1 시간에 상기 제 1 메모리 셀의 상기 트랜지스터를 온 상태로 하는 단계와;
    제 2 시간에 상기 제 1 메모리 셀의 상기 제 1 인버터 및 상기 제 2 인버터 중 적어도 하나에 대한 전원 공급을 정지하는 단계와;
    제 3 시간에 상기 제 2 메모리 셀의 상기 트랜지스터를 온 상태로 하는 단계와;
    제 4 시간에 상기 제 2 메모리 셀의 상기 제 1 인버터 및 상기 제 2 인버터 중 적어도 하나에 대한 전원 공급을 정지하는 단계를 포함하고,
    상기 제 1 시간은 상기 제 3 시간보다 이르고,
    상기 제 2 시간은 상기 제 4 시간보다 이른, 연산 처리 장치의 구동 방법.
  2. 제 1 항에 있어서,
    상기 제 1 시간과 상기 제 2 시간 사이에 상기 제 1 메모리 셀의 상기 트랜지스터를 오프 상태로 하는 단계와;
    상기 제 3 시간과 상기 제 4 시간 사이에 상기 제 2 메모리 셀의 상기 트랜지스터를 오프 상태로 하는 단계를 더 포함하는, 연산 처리 장치의 구동 방법.
  3. 제 1 항에 있어서,
    제 5 시간에 제 3 메모리 셀의 트랜지스터를 온 상태로 하는 단계와;
    제 6 시간에 제 4 메모리 셀의 트랜지스터를 온 상태로 하는 단계를 더 포함하고,
    상기 제 2 시간에, 상기 제 3 메모리 셀의 제 1 인버터 및 제 2 인버터 중 적어도 하나에 대한 전원 공급이 정지되고,
    상기 제 4 시간에, 상기 제 4 메모리 셀의 제 1 인버터 및 제 2 인버터 중 적어도 하나에 대한 전원 공급이 정지되고,
    상기 제 5 시간은 상기 제 3 시간보다 이르고,
    상기 제 6 시간은 상기 제 4 시간보다 이르고,
    상기 제 3 메모리 셀 및 상기 제 4 메모리 셀 각각에 있어서, 상기 제 1 인버터의 출력이 상기 트랜지스터를 통하여 용량 소자에 입력되고, 상기 제 2 인버터의 출력이 상기 제 1 인버터에 직접적으로 또는 간접적으로 입력되고 상기 제 2 인버터의 입력이 상기 제 1 인버터로부터 직접적으로 또는 간접적으로 출력되는, 연산 처리 장치의 구동 방법.
  4. 연산 처리 장치의 구동 방법에 있어서,
    상기 연산 처리 장치는 제 1 메모리 셀과 제 2 메모리 셀을 포함하고, 상기 제 1 메모리 셀과 상기 제 2 메모리 셀 각각은, 트랜지스터와, 용량 소자와, 출력이 상기 트랜지스터를 통하여 상기 용량 소자에 입력되는 제 1 인버터와, 출력이 상기 제 1 인버터에 직접적으로 또는 간접적으로 입력되고 입력이 상기 제 1 인버터로부터 직접적으로 또는 간접적으로 출력되는 제 2 인버터를 포함하고,
    상기 방법은,
    제 1 시간에 상기 제 1 메모리 셀의 상기 트랜지스터를 온 상태로 하는 단계와;
    제 2 시간에 상기 제 1 메모리 셀의 상기 제 1 인버터 및 상기 제 2 인버터 중 적어도 하나에 대한 전원 공급을 시작하는 단계와;
    제 3 시간에 상기 제 2 메모리 셀의 상기 트랜지스터를 온 상태로 하는 단계와;
    제 4 시간에 상기 제 2 메모리 셀의 상기 제 1 인버터 및 상기 제 2 인버터 중 적어도 하나에 대한 전원 공급을 시작하는 단계를 포함하고,
    상기 제 1 시간은 상기 제 3 시간보다 이르고,
    상기 제 2 시간은 상기 제 4 시간보다 이른, 연산 처리 장치의 구동 방법.
  5. 제 4 항에 있어서,
    상기 제 2 시간 후에 상기 제 1 메모리 셀의 상기 트랜지스터를 오프 상태로 하는 단계와;
    상기 제 4 시간 후에 상기 제 2 메모리 셀의 상기 트랜지스터를 오프 상태로 하는 단계를 더 포함하는, 연산 처리 장치의 구동 방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 제 2 시간은 상기 제 3 시간보다 늦고 상기 제 4 시간보다 이른, 연산 처리 장치의 구동 방법.
  7. 제 4 항에 있어서,
    제 5 시간에 제 3 메모리 셀의 트랜지스터를 온 상태로 하는 단계와;
    제 6 시간에 제 4 메모리 셀의 트랜지스터를 온 상태로 하는 단계를 더 포함하고,
    상기 제 2 시간에, 상기 제 3 메모리 셀의 제 1 인버터 및 제 2 인버터 중 적어도 하나에 대한 전원 공급이 시작되고,
    상기 제 4 시간에, 상기 제 4 메모리 셀의 제 1 인버터 및 제 2 인버터 중 적어도 하나에 대한 전원 공급이 시작되고,
    상기 제 5 시간은 상기 제 3 시간보다 이르고,
    상기 제 6 시간은 상기 제 4 시간보다 이르고,
    상기 제 3 메모리 셀 및 상기 제 4 메모리 셀 각각에 있어서, 상기 제 1 인버터의 출력이 상기 트랜지스터를 통하여 용량 소자에 입력되고, 상기 제 2 인버터의 출력이 상기 제 1 인버터에 직접적으로 또는 간접적으로 입력되고 상기 제 2 인버터의 입력이 상기 제 1 인버터로부터 직접적으로 또는 간접적으로 출력되는, 연산 처리 장치의 구동 방법.
  8. 연산 처리 장치의 구동 방법에 있어서,
    상기 연산 처리 장치는 제 1 메모리 셀과 제 2 메모리 셀을 포함하고, 상기 제 1 메모리 셀과 상기 제 2 메모리 셀 각각은, 트랜지스터와, 용량 소자와, 출력이 상기 트랜지스터를 통하여 상기 용량 소자에 입력되는 제 1 인버터와, 출력이 상기 제 1 인버터에 직접적으로 또는 간접적으로 입력되고 입력이 상기 제 1 인버터로부터 직접적으로 또는 간접적으로 출력되는 제 2 인버터를 포함하고,
    상기 방법은,
    제 1 시간에 상기 제 1 메모리 셀의 상기 트랜지스터를 온 상태로 하는 단계와;
    제 2 시간에 상기 제 1 메모리 셀의 상기 제 1 인버터 및 상기 제 2 인버터 중 적어도 하나에 대한 전원 공급을 정지하는 단계와;
    제 3 시간에 상기 제 2 메모리 셀의 상기 트랜지스터를 온 상태로 하는 단계와;
    제 4 시간에 상기 제 2 메모리 셀의 상기 제 1 인버터 및 상기 제 2 인버터 중 적어도 하나에 대한 전원 공급을 정지하는 단계와;
    제 5 시간에 상기 제 1 메모리 셀의 상기 트랜지스터를 온 상태로 하는 단계와;
    제 6 시간에 상기 제 1 메모리 셀의 상기 제 1 인버터 및 상기 제 2 인버터 중 적어도 하나에 대한 전원 공급을 시작하는 단계와;
    제 7 시간에 상기 제 2 메모리 셀의 상기 트랜지스터를 온 상태로 하는 단계와;
    제 8 시간에 상기 제 2 메모리 셀의 상기 제 1 인버터 및 상기 제 2 인버터 중 적어도 하나에 대한 전원 공급을 시작하는 단계를 포함하고,
    상기 제 1 시간은 상기 제 3 시간보다 이르고,
    상기 제 2 시간은 상기 제 4 시간보다 이르고,
    상기 제 5 시간은 상기 제 7 시간보다 이르고,
    상기 제 6 시간은 상기 제 8 시간보다 이른, 연산 처리 장치의 구동 방법.
  9. 제 8 항에 있어서,
    상기 제 1 시간과 상기 제 2 시간 사이에 상기 제 1 메모리 셀의 상기 트랜지스터를 오프 상태로 하는 단계와;
    상기 제 3 시간과 상기 제 4 시간 사이에 상기 제 2 메모리 셀의 상기 트랜지스터를 오프 상태로 하는 단계와;
    상기 제 6 시간 후에 상기 제 1 메모리 셀의 상기 트랜지스터를 오프 상태로 하는 단계와;
    상기 제 8 시간 후에 상기 제 2 메모리 셀의 상기 트랜지스터를 오프 상태로 하는 단계를 더 포함하는, 연산 처리 장치의 구동 방법.
  10. 제 8 항에 있어서,
    상기 제 2 시간은 상기 제 3 시간보다 늦고 상기 제 4 시간보다 이르고,
    상기 제 6 시간은 상기 제 7 시간보다 늦고 상기 제 8 시간보다 이른, 연산 처리 장치의 구동 방법.
  11. 제 1 항, 제 4 항 및 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 메모리 셀의 상기 트랜지스터 및 상기 제 2 메모리 셀의 상기 트랜지스터는 산화물 반도체를 포함하고,
    상기 산화물 반도체에 채널 형성 영역이 있는, 연산 처리 장치의 구동 방법.
  12. 제 1 항, 제 4 항 및 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 메모리 셀의 상기 트랜지스터 및 상기 제 2 메모리 셀의 상기 트랜지스터는 반도체막을 포함하고,
    상기 반도체막에 채널 형성 영역이 있는, 연산 처리 장치의 구동 방법.
  13. 제 8 항에 있어서,
    제 9 시간에 제 3 메모리 셀의 트랜지스터를 온 상태로 하는 단계와;
    제 10 시간에 제 4 메모리 셀의 트랜지스터를 온 상태로 하는 단계와;
    제 11 시간에 상기 제 3 메모리 셀의 상기 트랜지스터를 온 상태로 하는 단계와;
    제 12 시간에 상기 제 4 메모리 셀의 상기 트랜지스터를 온 상태로 하는 단계를 더 포함하고,
    상기 제 2 시간에, 상기 제 3 메모리 셀의 제 1 인버터 및 제 2 인버터 중 적어도 하나에 대한 전원 공급이 정지되고,
    상기 제 4 시간에, 상기 제 4 메모리 셀의 제 1 인버터 및 제 2 인버터 중 적어도 하나에 대한 전원 공급이 정지되고,
    상기 제 6 시간에, 상기 제 3 메모리 셀의 상기 제 1 인버터 및 상기 제 2 인버터 중 적어도 하나에 대한 전원 공급이 시작되고,
    상기 제 8 시간에, 상기 제 4 메모리 셀의 상기 제 1 인버터 및 상기 제 2 인버터 중 적어도 하나에 대한 전원 공급이 시작되고,
    상기 제 9 시간은 상기 제 3 시간보다 이르고,
    상기 제 10 시간은 상기 제 4 시간보다 이르고,
    상기 제 11 시간은 상기 제 7 시간보다 이르고,
    상기 제 12 시간은 상기 제 8 시간보다 이르고,
    상기 제 3 메모리 셀 및 상기 제 4 메모리 셀 각각에 있어서, 상기 제 1 인버터의 출력이 상기 트랜지스터를 통하여 용량 소자에 입력되고, 상기 제 2 인버터의 출력이 상기 제 1 인버터에 직접적으로 또는 간접적으로 입력되고 상기 제 2 인버터의 입력이 상기 제 1 인버터로부터 직접적으로 또는 간접적으로 출력되는, 연산 처리 장치의 구동 방법.
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