JP2023152817A - 半導体装置 - Google Patents

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Abstract

【課題】新規な構成の半導体装置の提供。【解決手段】第１トランジスタを有する記憶層と、第２トランジスタを有する駆動回路層と、を有する。記憶層は、駆動回路層上に積層して設けられ、記憶層はそれぞれ、複数のメモリセルを有するメモリセルアレイを有する。メモリセルは、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線によって、データの書き込みまたは読み出しが制御される。駆動回路層は、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線を駆動する駆動回路部と、演算回路部と、を有する。駆動回路部は、各層に設けられたメモリセルアレイごとにデータの書き込みまたは読み出しを制御するための複数の駆動回路を有する。演算回路部は、駆動回路部を介して読み出された、各層に設けられたメモリセルアレイに保持されたデータを用いて演算処理を行う回路である。【選択図】図１

Description

本発明の一態様は、半導体装置等に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
データを保持する記憶回路と、データを演算処理する演算回路と、を備えた半導体装置を有する電子機器が普及している。このような電子機器では、大量のデータを高速に処理するため、半導体装置の性能向上に関する技術開発が活発である。計算量とパラメータ数が膨大になるＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）技術では、性能向上に応じて発熱および消費電力が問題となっており、発熱、および消費電力を低減するための技術開発が活発である。
ＡＩ技術では、ニューラルネットワークの演算に代表されるように、記憶回路に格納されたデータを逐次読み出し、当該データを用いて演算回路で演算し、当該演算で得られたデータをメモリに格納する、という動作を繰り返す。そのため、記憶回路と演算回路との間のデータ伝送に要する消費電力が支配的となる。対策として、記憶回路と演算回路とを一体化する、所謂インメモリコンピューティングまたはニアメモリコンピューティングと呼ばれる技術が提案されている（例えば特許文献１）。
米国特許公開第２０２１／００８９３９０号明細書
ニューラルネットワークの演算において、データ数が増大する場合、演算回路に対してメモリセルアレイが占める領域が増大することになる。そのためメモリセルアレイを並べて配置する場合、演算回路に隣接するメモリセルアレイと、演算回路から離れたメモリセルアレイと、が存在することになる。
当該構成において、演算回路に隣接したメモリセルアレイに演算に必要なデータが存在する場合には、データ伝送に要する消費電力は抑制できる。しかしながら、演算回路から離れたメモリセルアレイにデータが存在する場合には、消費電力が増加することになる。したがって、データを格納するメモリセルアレイの選択に制限があり、低消費電力を実現するためには自由度が制限されることとなる。
また、データ数の増大によりメモリセルアレイが増えることで、データを格納するメモリセルアレイの選択に自由度が増す場合、演算に寄与するデータが読み出されるメモリセルアレイと、演算に直接寄与しないデータが格納されたメモリセルアレイとが存在することになる。この場合、演算に直接寄与しないメモリセルアレイにおいて電力消費が生じてしまう。
本発明の一態様は、メモリセルアレイの何れにデータが格納されていてもデータ伝送に要する消費電力は概ね一様にでき、データを格納するメモリセルアレイの選択に自由度がある半導体装置を提供することを課題の一とする。または、本発明の一態様は、メモリセルアレイに格納されたデータを読み出して演算処理を実行するとともに、別のメモリセルアレイへのデータの書き込みを行うことができる、演算効率に優れた半導体装置を提供することを課題の一とする。または、本発明の一態様は、演算処理の実行に寄与しないメモリセルアレイをパワーゲーティングすることで、消費電力の低減に優れた半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な構成の半導体装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、第１トランジスタを有する複数の記憶層と、第２トランジスタを有する駆動回路層と、を有し、記憶層は、駆動回路層上に積層して設けられ、記憶層はそれぞれ、複数のメモリセルを有するメモリセルアレイを有し、メモリセルは、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線によって、データの書き込みまたは読み出しが制御され、駆動回路層は、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線を駆動する駆動回路部と、演算回路部と、を有し、駆動回路部は、各層に設けられたメモリセルアレイごとにデータの書き込みまたは読み出しを制御するための複数の駆動回路を有し、演算回路部は、駆動回路部を介して読み出された、各層に設けられたメモリセルアレイに保持されたデータを用いて演算処理を行う回路である、半導体装置である。
本発明の一態様において、第１トランジスタは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタである、半導体装置が好ましい。
本発明の一態様において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
本発明の一態様において、演算処理は、積和演算処理である、半導体装置が好ましい。
本発明の一態様は、第１トランジスタを有する複数の記憶層と、第２トランジスタを有する駆動回路層と、を有し、記憶層は、駆動回路層上に積層して設けられ、記憶層はそれぞれ、複数のメモリセルを有するメモリセルアレイを有し、メモリセルは、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線によって、データの書き込みまたは読み出しが制御され、駆動回路層は、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線を駆動する駆動回路部と、演算回路部と、を有し、駆動回路部は、各層に設けられたメモリセルアレイごとにデータの書き込みまたは読み出しを制御するための複数の駆動回路を有し、演算回路部は、駆動回路部を介して読み出された、各層に設けられたメモリセルアレイに保持されたデータを用いて演算処理を行い、記憶層は、異なる層に設けられた第１メモリセルアレイおよび第２メモリセルアレイを有し、駆動回路部は、第１メモリセルアレイに保持された第１データを読み出して演算回路部に出力するとともに、第２メモリセルアレイに第２データを書き込む機能を有する、半導体装置である。
本発明の一態様において、第１トランジスタは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタである、半導体装置が好ましい。
本発明の一態様において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
本発明の一態様において、演算処理は、積和演算処理である、半導体装置が好ましい。
本発明の一態様は、第１トランジスタを有する複数の記憶層と、第２トランジスタを有する駆動回路層と、を有し、記憶層は、駆動回路層上に積層して設けられ、記憶層はそれぞれ、複数のメモリセルを有するメモリセルアレイを有し、メモリセルは、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線によって、データの書き込みまたは読み出しが制御され、駆動回路層は、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線を駆動する駆動回路部と、演算回路部と、を有し、駆動回路部は、各層に設けられたメモリセルアレイごとにデータの書き込みまたは読み出しを制御するための複数の駆動回路を有し、演算回路部は、駆動回路部を介して読み出された、各層に設けられたメモリセルアレイに保持されたデータを用いて演算処理を行い、記憶層は、異なる層に設けられた第１メモリセルアレイおよび第２メモリセルアレイを有し、駆動回路部は、第１メモリセルアレイに保持された第１データを読み出して演算回路部に出力するとともに、第２メモリセルアレイのデータの書き込みまたは読み出しを制御するための制御信号の出力を停止する、半導体装置である。
本発明の一態様において、第１トランジスタは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタである、半導体装置が好ましい。
本発明の一態様において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
本発明の一態様において、演算処理は、積和演算処理である、半導体装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
本発明の一態様は、メモリセルアレイの何れにデータが格納されていてもデータ伝送に要する消費電力は概ね一様にでき、データを格納するメモリセルアレイの選択に自由度がある半導体装置を提供することができる。または、本発明の一態様は、メモリセルアレイに格納されたデータを読み出して演算処理を実行するとともに、別のメモリセルアレイへのデータの書き込みを行うことができる、演算効率に優れた半導体装置を提供することができる。または、本発明の一態様は、演算処理の実行に寄与しないメモリセルアレイをパワーゲーティングすることで、消費電力の低減に優れた半導体装置を提供することができる。または、本発明の一態様は、新規な構成の半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１は、半導体装置の構成例を説明する図である。 図２は、半導体装置の構成例を説明する図である。 図３は、半導体装置の構成例を説明する図である。 図４（Ａ）および（Ｂ）は、半導体装置の構成例を説明する図である。 図５（Ａ）および（Ｂ）は、半導体装置の構成例を説明する図である。 図６（Ａ）および（Ｂ）は、半導体装置の構成例を説明する図である。 図７は、半導体装置の構成例を説明する図である。 図８は、半導体装置の構成例を説明する図である。 図９（Ａ）乃至（Ｃ）は、半導体装置の構成例を説明する図である。 図１０は、半導体装置の構成例を説明する図である。 図１１は、半導体装置の構成例を説明する図である。 図１２（Ａ）乃至（Ｃ）は、半導体装置の構成例を説明する図である。 図１３は、記憶部の構成例を説明する図である。 図１４（Ａ）は、記憶層の構成例を説明する図である。（Ｂ）は、記憶層の等価回路を説明する図である。 図１５は、記憶部の構成例を説明する図である。 図１６（Ａ）は、記憶層の構成例を説明する図である。（Ｂ）は、記憶層の等価回路を説明する図である。 図１７（Ａ）および（Ｂ）は、半導体装置の構成例を説明する図である。 図１８（Ａ）乃至（Ｆ）は、電子機器の構成例を説明する図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
本実施の形態では、半導体装置の構成例について説明する。
図１は、本発明の一態様の半導体装置の斜視概略図である。
図１に示す半導体装置１０は、駆動回路層２０と、ｎ層（ｎは２以上の整数）の記憶層３０と、を有する。記憶層３０は、それぞれ、メモリセルアレイ３１を有する。メモリセルアレイ３１は、複数のメモリセル３２を有する。駆動回路層２０および記憶層３０は、単に層という場合がある。
なお本明細書においては、記憶層３０上のメモリセルアレイ３１においてメモリセル３２が設けられる行方向または列方向をＸ方向またはＹ方向とし、駆動回路層２０が設けられる基板表面に垂直な方向、またはｎ層の記憶層３０が積層して設けられる方向をＺ方向として説明する。
図１に示すように、ｎ層の記憶層３０は駆動回路層２０上に設けられる。ｎ層の記憶層３０を駆動回路層２０上に設けることで、半導体装置１０の占有面積を低減できる。また、単位面積当たりの記憶容量を高めることができる。
メモリセル３２は、例えば、ＯＳトランジスタを有するメモリ回路であるＮＯＳＲＡＭが好ましい。つまりメモリセル３２が複数設けられるメモリセルアレイ３１を備えた記憶層３０は、ＯＳトランジスタを有する。ＮＯＳＲＡＭ（登録商標）とは、「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＡＭ）」の略称である。ＮＯＳＲＡＭは、メモリセルが２トランジスタ型（２Ｔ）、又は３トランジスタ型（３Ｔ）ゲインセルである。
メモリセル３２において、データを書き込むためのワード線（書き込みワード線ともいう）と、データを読み出すためのワード線（読み出しワード線ともいう）と、は、別の配線であることが好ましい。またデータを書き込むためのビット線（書き込みビット線ともいう）と、データを読み出すためのビット線（読み出しビット線ともいう）と、は、別の配線であることが好ましい。当該構成とすることでメモリセル３２は、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線によって、データの書き込みと読み出しとを別の配線を介して行うことができるため、メモリセルアレイに格納されたデータを読み出すと同時に、別のメモリセルアレイへのデータの書き込みを行う構成とすることができる。
なおメモリセル３２が有するトランジスタは、全てＯＳトランジスタであることが好ましい。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＮＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷をメモリセル３２内に保持することで、不揮発性メモリとして用いることができる。特にＮＯＳＲＡＭは保持しているデータを破壊することなく読み出しすること（非破壊読み出し）が可能なため、データ読み出し動作のみを大量に繰り返す、演算処理に適している。
なおＯＳトランジスタに適用される金属酸化物は、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。
特に、金属酸化物として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。または、インジウム、スズ、及び亜鉛を含む酸化物（ＩＴＺＯとも記す）を用いることが好ましい。または、インジウム、ガリウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及びスズ（Ｓｎ）を含む酸化物（ＩＧＺＴＯとも記す）を用いることが好ましい。
また、ＯＳトランジスタに適用される金属酸化物は、組成が異なる２層以上の金属酸化物層を有していてもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。
また、例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯの中から選ばれるいずれか一と、の積層構造などを用いてもよい。
なお、ＯＳトランジスタに適用される金属酸化物は、結晶性を有すると好ましい。結晶性を有する酸化物半導体としては、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）－ＯＳ、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）－ＯＳ等が挙げられる。結晶性を有する酸化物半導体を用いると、信頼性が高い半導体装置を提供することができる。
また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳトランジスタを含むメモリセルは、高温環境下においても動作が安定し、高い信頼性が得られる。
なお本実施の形態ではメモリセル３２に適用可能な構成として、ＮＯＳＲＡＭを一例として挙げて説明するが、駆動回路層上に積層可能な記憶層を形成可能な構成であれば他の構成でもよい。例えば、ＯＳトランジスタを有するメモリ回路であるＤＯＳＲＡＭであってもよい。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭは、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭは、外部から送られてくる情報を一時的に格納するメモリである。ＤＯＳＲＡＭは、ＯＳトランジスタのオフ電流が低いことを利用したメモリである。
またＳｉトランジスタで構成されるメモリセルを含むＳｉ基板を、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）などの貫通電極を用いる技術、あるいはＣｕ－Ｃｕ（カッパー・カッパー）直接接合技術（Ｃｕ（銅）のパッド同士を接続することで電気的導通を図る技術）などを用いて接続し、積層された記憶層を形成する構成でもよい。Ｓｉトランジスタで構成されるメモリセルとしては、ＳＲＡＭまたはＤＲＡＭなどの回路構成を適用可能である。
図１では、１層目の記憶層３０を記憶層３０＿１と示し、２層目の記憶層３０を記憶層３０＿２と示し、３層目の記憶層３０を記憶層３０＿３と示す。また、ｋ層目（ｋは１以上ｎ以下の整数。）の記憶層３０を記憶層３０＿ｋと示し、ｎ層目の記憶層３０を記憶層３０＿ｎと示す。なお、本実施の形態等において、ｎ層の記憶層３０全体に係る事柄を説明する場合、又はｎ層ある記憶層３０の各層に共通の事柄を示す場合に、単に「記憶層３０」と表記する場合がある。
駆動回路層２０は、駆動回路部２１および演算回路部２２を有する。駆動回路部２１は、記憶層３０の各層に設けられたメモリセルアレイ３１ごとにデータの書き込みまたは読み出しを制御する機能を有する。演算回路部２２は、駆動回路部２１を介して読み出された、記憶層３０の各層に設けられたメモリセルアレイ３１に保持されたデータを用いて演算処理を行う機能を有する。
駆動回路部２１は、記憶層３０の各層に設けられたメモリセルアレイ３１が有するメモリセル３２に接続される書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線を駆動するための複数の駆動回路を有する。例えばｎ層の記憶層の場合、メモリセル３２に接続される書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線を駆動するための駆動回路がｎ個ずつ設けられる。
演算回路部２２は、積層されたメモリセルアレイ３１のメモリセル３２に格納されたデータを用いた演算処理を行う機能を有する。メモリセル３２が非破壊読み出し可能な構成の場合、データ読み出し動作のみを大量に繰り返す、積和演算処理を行う構成が好ましい。積和演算処理を行う場合、演算回路部２２は乗算器および加算器を有する。演算回路部２２は、対応するメモリセルアレイ３１のデータのみを利用して演算を実行してもよいし、複数のメモリセルアレイ３１のデータを利用して演算を実行してもよい。例えば、演算回路部２２における演算は、全てのメモリセルアレイ３１から読み出したデータを用いて実行する場合、１つのメモリセルアレイ３１から読み出したデータを用いて実行する場合、または、複数のメモリセルアレイから読み出したデータを用いて実行する場合、のいずれの場合でも演算可能である。
なお駆動回路部２１および演算回路部２２は、ｎ層の記憶層３０と重なる領域に設けることが可能である。また駆動回路部２１が有する一部の機能は、ｎ層の記憶層３０の各層においてＯＳトランジスタを用いて実行させる構成でもよい。当該構成とすることで、駆動回路部２１が占める面積を小型化することができる。また駆動回路部２１および演算回路部２２が有する一部の機能は、ｎ層の記憶層３０の各層においてＯＳトランジスタを用いて実行させる構成でもよい。当該構成とすることで、演算回路部が占める面積を小型化することができる。
図１の構成では、例えば、駆動回路部２１および演算回路部２２を有する駆動回路層２０を、チャネル形成領域を有する半導体層がシリコンを有するトランジスタ（Ｓｉトランジスタ）でＣＭＯＳ回路（Ｓｉ ＣＭＯＳ回路）を形成し、ＯＳトランジスタでメモリセルアレイ３１を有する記憶層３０を形成する構成が可能である。当該構成とすることで、Ｓｉ ＣＭＯＳ回路の上にメモリセルアレイを配置することが可能となり、チップ面積を縮小することができる。また駆動回路部２１および演算回路部２２は、ＣＭＯＳ回路で形成可能であるため、高速動作が可能となる。
なおＳｉトランジスタのチャネル形成領域を有する半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、又は非晶質半導体等を、単体で又は組み合わせて用いることができる。半導体材料としてはシリコンに限らず、例えばゲルマニウム等を用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、又は窒化物半導体等の化合物半導体を用いてもよい。
図１の構成では、各記憶層３０のメモリセルアレイ３１から駆動回路部２１を経て演算回路部２２に至る経路を、メモリセルアレイ３１を駆動回路層２０表面に複数並べて配置する場合と比べて、短くすることができる。換言すれば図１の構成では、駆動回路層２０の表面近傍にある記憶層３０にあるメモリセルアレイ３１（最下層の記憶層にあるメモリセルアレイ）と、駆動回路層２０の表面から離間して設けられている記憶層３０にあるメモリセルアレイ３１（最上層の記憶層にあるメモリセルアレイ）と、において、演算回路部２２に至る経路の差を小さくすることができる。
メモリセルアレイ３１と演算回路部２２との間の経路の長さの違いは、寄生容量および寄生抵抗の違いになり、信号遅延の差および消費電力の差となる。したがって、図１の構成では、各記憶層３０の何れのメモリセルアレイ３１からデータを読み出しても同程度の信号遅延および消費電力でデータの読み出しが可能となる。したがって、データをどのメモリセルアレイ３１に格納しても、演算性能、消費電力、および演算効率には違いが少ないため、データを格納する際の自由度が増すことになる。
図２は、図１で説明した半導体装置１０において、メモリセルアレイ３１および駆動回路部２１の構成例を説明するためのブロック図である。また図３は、駆動回路部２１が有する複数の駆動回路とその配置例について説明するための模式図である。また図４（Ａ）は、メモリセル３２に適用可能なＮＯＳＲＡＭの回路図である。また図４（Ｂ）は、図４（Ａ）に示すＮＯＳＲＡＭの動作を説明するタイミンチャートである。
図２に示す半導体装置１０では、ｎ層に積層された記憶層３０の各層に設けられるメモリセルアレイ３１を図示している。図２に示す半導体装置１０では、駆動回路部２１が有する駆動回路ＷＷＤ、駆動回路ＷＢＤ、駆動回路ＲＷＤおよび駆動回路ＲＢＤを図示している。図２に示す半導体装置１０では、配線ＷＷＬ、配線ＷＢＬ、配線ＲＷＬ、配線ＲＢＬに接続されたメモリセル３２を図示している。図２に示す半導体装置１０ではパワースイッチ２４Ａ乃至２４Ｃを図示している。図２に示す半導体装置１０では、制御回路２３を図示している。図２に示す半導体装置１０では、演算回路部２２を図示している。
配線ＷＷＬは、書き込みワード線であり、駆動回路ＷＷＤによって書き込み制御信号が与えられる配線である。配線ＷＢＬは、書き込みビット線であり、駆動回路ＷＢＤによって書き込まれるデータの信号が与えられる配線である。配線ＲＷＬは、読み出しワード線であり、駆動回路ＲＷＤによって読み出し制御信号が与えられる配線である。配線ＲＢＬは、読み出しビット線であり、駆動回路ＲＢＤによってメモリセル３２よりデータの信号が読みだされる配線である。メモリセル３２を有するメモリセルアレイ３１は記憶層３０ごとに設けられるため、図１で説明したように積層されて設けることができる。
また上述した駆動回路ＷＷＤ、駆動回路ＷＢＤ、駆動回路ＲＷＤおよび駆動回路ＲＢＤは、ｎ層に積層された記憶層３０の層の数に対応した複数の駆動回路を有する。具体的には、駆動回路ＷＷＤ、駆動回路ＷＢＤ、駆動回路ＲＷＤおよび駆動回路ＲＢＤはそれぞれ、図３に示すように記憶層３０＿１乃至３０＿ｎに対応して、駆動回路ＷＷＤ＿１乃至ＷＷＤ＿ｎ、駆動回路ＷＢＤ＿１乃至ＷＢＤ＿ｎ、駆動回路ＲＷＤ＿１乃至ＲＷＤ＿ｎおよび駆動回路ＲＢＤ＿１乃至ＲＢＤ＿ｎを有する。
駆動回路ＷＷＤ＿１は、記憶層３０＿１が有するメモリセルアレイ３１のメモリセル３２に接続される書き込みワード線として機能する配線ＷＷＬに接続される。同様に駆動回路ＷＷＤ＿２乃至ＷＷＤ＿ｎは、記憶層３０＿２乃至３０＿ｎが有するメモリセルアレイ３１のメモリセル３２に接続される書き込みワード線として機能する配線ＷＷＬに接続される。駆動回路ＷＢＤ＿１乃至ＷＢＤ＿ｎ、駆動回路ＲＷＤ＿１乃至ＲＷＤ＿ｎおよび駆動回路ＲＢＤ＿１乃至ＲＢＤ＿ｎについても同様に、記憶層３０＿１乃至３０＿ｎが有するメモリセルアレイ３１のメモリセル３２に接続される配線ＷＢＬ、ＲＷＬ、またはＲＢＬに接続される。
駆動回路ＷＷＤ＿１乃至ＷＷＤ＿ｎ、駆動回路ＷＢＤ＿１乃至ＷＢＤ＿ｎ、駆動回路ＲＷＤ＿１乃至ＲＷＤ＿ｎおよび駆動回路ＲＢＤ＿１乃至ＲＢＤ＿ｎは、記憶層３０の各層のメモリセルアレイ３１を独立して駆動できる。そのため、演算回路部２２において第１の演算を実行している際、当該第１の演算に用いる第１のデータが格納された第１のメモリセルアレイ以外のメモリセルアレイについて、第２の演算に用いる第２のデータへ書き換えることができる。すなわち異なる記憶層に設けられたメモリセルアレイごとに書き込みと読み出しの動作を異ならせることができるため、第１の演算を実行しながらの第２のデータへのデータ更新が可能である。したがって、演算効率の高い半導体装置を提供することができる。
また、演算回路部２２において第１の演算を実行している際、当該第１の演算に用いる第１のデータが格納された第１のメモリセルアレイ以外のメモリセルアレイについて、パワーゲーティングをすることが可能である。例えば記憶層３０＿１にあるメモリセルアレイ３１に格納されたデータを用いて演算を実行する場合、記憶層３０＿２乃至３０＿ｎにあるメモリセルアレイ３１を駆動する駆動回路ＷＷＤ＿２乃至ＷＷＤ＿ｎ、駆動回路ＷＢＤ＿２乃至ＷＢＤ＿ｎ、駆動回路ＲＷＤ＿２乃至ＲＷＤ＿ｎおよび駆動回路ＲＢＤ＿２乃至ＲＢＤ＿ｎのパワーゲーティングを行うことができる。したがって、消費電力の低減された半導体装置を提供することができる。
パワースイッチ２４Ａは、駆動回路ＷＢＤ、駆動回路ＲＢＤ、およびメモリセルアレイに与える電圧ＶＤＤＤの供給を制御する。パワースイッチ２４Ａのオンまたはオフを制御することで、記憶層３０＿１乃至３０＿ｎのパワーゲーティング、駆動回路ＷＢＤ＿１乃至ＷＢＤ＿ｎ、および駆動回路ＲＢＤ＿１乃至ＲＢＤ＿ｎのパワーゲーティングを個別に制御することが可能である。なおパワースイッチ２４Ａとして図２では１つのスイッチを図示しているが複数のスイッチであってもよい。パワースイッチ２４Ａは、パワーゲーティングを制御する信号ＰＳＥによって個別にオンまたはオフが制御される。
パワースイッチ２４Ｂは、駆動回路ＷＷＤに与える電圧ＶＤＨＷの供給を制御する。パワースイッチ２４Ｂのオンまたはオフを制御することで、駆動回路ＷＷＤ＿１乃至ＷＷＤ＿ｎのパワーゲーティングを個別に制御することが可能である。なおパワースイッチ２４Ｂとして図２では１つのスイッチを図示しているが複数のスイッチであってもよい。パワースイッチ２４Ｂは、パワーゲーティングを制御する信号ＰＳＥによって個別にオンまたはオフが制御される。
パワースイッチ２４Ｃは、駆動回路ＲＷＤに与える電圧ＶＤＨＲの供給を制御する。パワースイッチ２４Ｃのオンまたはオフを制御することで、駆動回路ＲＷＤ＿１乃至ＲＷＤ＿ｎのパワーゲーティングを個別に制御することが可能である。なおパワースイッチ２４Ｃとして図２では１つのスイッチを図示しているが複数のスイッチであってもよい。パワースイッチ２４Ｃは、パワーゲーティングを制御する信号ＰＳＥによって個別にオンまたはオフが制御される。
図２に示す半導体装置１０には、クロック信号ＧＣＬＫ２、アドレス信号Ａｄｄｒｅｓｓ、信号ＣＥ、ＷＥが入力される。信号ＣＥ、ＷＥは、それぞれ、チップイネーブル信号、書き込みイネーブル信号である。クロック信号ＧＣＬＫ２、信号ＣＥ、ＷＥは、制御回路２３に入力される。アドレス信号Ａｄｄｒｅｓｓは、駆動回路部２１が有する各駆動回路に入力される。アドレス信号Ａｄｄｒｅｓｓは、記憶層３０＿１乃至３０＿ｎが有するメモリセルアレイ３１が有するメモリセル３２を指定するための信号である。
制御回路２３は、半導体装置１０の動作全般を制御する機能を有する。例えば、制御回路２３は、信号ＣＥ、ＷＥを論理演算して、外部からのアクセスが書き込みアクセスであるか読み出しアクセスであるかを判断する。制御回路２３は、当該判断に応じて、駆動回路部２１が有する各駆動回路等を制御する信号を出力する。
演算回路部２２は、駆動回路ＲＢＤを介して記憶層３０＿１乃至３０＿ｎが有するメモリセルアレイ３１から読み出されたデータＤＯＵＴを用いて積和演算処理などの演算処理を行う機能を有する。なおデータＤＯＵＴがアナログデータの場合、演算回路部２２はアナログデータをデジタルデータに変換する回路を設けることでメモリセル３２が保持するデータがアナログデータであってもデジタルデータであっても演算処理を行うことができる。
また演算回路部２２は、演算処理が施されたデータＤＭＡＣを出力する機能を有する。演算処理が施されたデータＤＭＡＣは、入出力回路等を介して、半導体装置１０の外部に出力することができる。図３において演算回路部２２は、各層の記憶層３０＿１乃至３０＿ｎから駆動回路ＲＢＤ＿１乃至ＲＢＤ＿ｎを介してデータＤＯＵＴを読み出し、データＤＭＡＣを出力する図を示している。複数のメモリセルアレイから出力されるデータＤＯＵＴは、演算処理が施されたデータとして外部に出力されるため、データＤＯＵＴのまま出力する構成と比べて、半導体装置１０の外部に出力されるデータＤＭＡＣのデータ量を小さくすることができる。
上述したように演算回路部２２における演算は、全てのメモリセルアレイ３１から読み出したデータを用いて実行することも可能である。また、１つのメモリセルアレイ３１から読み出したデータを用いて実行することも可能である。さらに、複数のメモリセルアレイ３１から読み出したデータを用いて実行することも可能である。本発明の一態様の構成では、記憶層３０のメモリセルアレイ３１から駆動回路部２１を経て演算回路部２２に至る経路を、メモリセルアレイ３１を駆動回路層２０表面に並べて配置する場合と比べて、短くすることができる。そのためデータをどのメモリセルアレイ３１から読み出しても、演算性能、消費電力、および演算効率には違いが少ないため、データを読み出す際の自由度が増すことになる。
図４（Ａ）は、メモリセルアレイ３１が有するメモリセル３２に適用可能なＮＯＳＲＡＭのメモリセルの回路構成の一例を示している。図４（Ａ）に示すメモリセル３２は、トランジスタＭ１乃至Ｍ３および容量素子Ｃを有する。トランジスタＭ１乃至Ｍ３として、ＯＳトランジスタを用いることができる。図４（Ａ）では、メモリセル３２が有する素子に接続される配線ＷＷＬ、配線ＲＷＬ、配線ＷＢＬ、配線ＲＢＬ、および配線ＰＬを図示している。配線ＰＬは容量線としての機能の他、各トランジスタのバックゲートに与える電位を伝える配線として機能することも可能である。
メモリセル３２の回路構成は、図４（Ａ）の回路構成に限定されない。例えば、トランジスタＭ３を省略した構成でもよい。または、寄生容量あるいはゲート容量などを用いることにより、容量素子Ｃを省略する構成としてもよい。または、トランジスタＭ１乃至Ｍ３は、バックゲートを有する構成、あるいはバックゲートを有しない構成とすることができる。
図４（Ｂ）を参照して、メモリセル３２の動作例を説明する。図４（Ｂ）は、メモリセル３２の動作例を示すタイミングチャートである。書き込み動作状態（Ｗｒｉｔｅ）、読み出し動作状態（Ｒｅａｄ）、およびスタンバイ状態（Ｓｔａｎｄ－ｂｙ）において、パワースイッチ２４Ａ乃至２４Ｃはオンであり、各駆動回路には、“Ｈ”の電位としてＶＤＤＤ、ＶＤＨＷ、ＶＤＨＲが入力され、“Ｌ”の電位としてＶＳＳＳが入力される。
“Ｈ”の信号ＣＥと、“Ｈ”の信号ＷＥとが入力されると、メモリセル３２は書き込み動作を行う。駆動回路ＷＷＤによって選択された行の配線ＷＷＬは“Ｈ”であり、駆動回路ＲＷＤによって選択された行の配線ＲＷＬは“Ｌ”である。駆動回路ＷＢＤによって選択された配線ＷＢＬには、データに応じた電圧が入力される。駆動回路ＲＢＤによって選択された配線ＲＢＬは“Ｌ”である。当該制御は、各記憶層３０に設けられたメモリセルアレイ３１に対応する駆動回路ごとに独立して制御することができる。選択されたメモリセル３２のトランジスタＭ２のゲートの電圧は、データ“１”が書き込まれた場合ＶＤＤＤとなり、データ“０”が書き込まれた場合ＶＳＳＳとなる。
“Ｈ”の信号ＣＥと、“Ｌ”の信号ＷＥとが入力されると、メモリセル３２は読み出し動作を行う。駆動回路ＲＢＤは選択された配線ＲＢＬを電圧ＶＤＤＤにプリチャージする。次いで、駆動回路ＲＷＤによって選択された行の配線ＲＷＬは“Ｈ”とする。選択行のメモリセル３２がデータ“１”を保持している場合、トランジスタＭ２のゲートには電圧ＶＤＤＤが入力されているため、トランジスタＭ２のソースードレイン間には大きな電流が流れる。したがって、配線ＲＢＬは速やかに放電され、配線ＲＢＬの電位は下降する。選択行のメモリセル３２がデータ“０”を保持している場合、トランジスタＭ２のゲートには電位ＶＳＳＳが入力されているため、トランジスタＭ２はドレイン電流を殆んど流さない。そのため、配線ＲＢＬはプリチャージ電圧（ＶＤＤＤ）を維持する。
書き込み動作時および読み出し動作時以外の期間では、配線ＷＷＬ、配線ＲＢＬは“Ｌ”である。メモリセル３２のトランジスタＭ１、Ｍ３はオフ状態である。メモリセル３２は原理的に書き換え回数に制限はなく、データの書き換えを低エネルギーで行え、データの保持に電力を消費しない。トランジスタＭ１乃至Ｍ３が極小オフ電流のＯＳトランジスタであるため、トランジスタＭ１およびトランジスタＭ３をオフ状態とすることで、メモリセル３２は長時間データを保持することが可能である。メモリセル３２を有するメモリセルアレイ３１は、記憶層ごとにデータの書き込み及び読み出しを独立して制御できる、不揮発性の低消費電力なメモリ装置とすることができる。
この場合、データの書き込みまたは読み出しのないメモリセルアレイ３１および当該メモリセルアレイ３１を駆動する駆動回路部２１は、個別にパワーゲーティングする構成を適用することができる。例えば、記憶層３０＿１乃至３０＿ｎのいずれかのメモリセルアレイ３１がスタンバイ状態である時間が一定時間を超えると、パワースイッチ２４Ａ乃至２４Ｃを選択的にオフ状態にし、かつクロック信号ＧＣＬＫ２の入力を停止する。これにより、メモリセルアレイ３１、駆動回路ＷＷＤ、駆動回路ＷＢＤ、駆動回路ＲＷＤまたは駆動回路ＲＢＤが選択的にパワーゲーティングされ、半導体装置１０の消費電力を低減できる。
例えば駆動回路ＲＷＤおよび駆動回路ＲＢＤを用いて記憶層３０＿１乃至３０＿ｎのメモリセルアレイ３１からデータを読み出す場合、メモリセルアレイ３１へのデータを書き込みの動作は、一定期間行われないことになる。駆動回路ＷＷＤ、駆動回路ＷＢＤへの電源電圧の供給を停止する構成が好ましい。この場合の模式図を図５（Ａ）に示す。電源電圧の供給が停止（パワーゲーティング）される駆動回路ＷＷＤ、駆動回路ＷＢＤは、破線で図示している。駆動回路ＷＷＤ、駆動回路ＷＢＤへの電源電圧の供給の停止は、パワースイッチ２４Ａ乃至２４Ｃを制御することで行うことができる。当該構成とすることで、半導体装置１０の消費電力を低減できる。
例えば駆動回路ＲＷＤおよび駆動回路ＲＢＤを用いて記憶層３０＿１のメモリセルアレイ３１からデータを読み出し、記憶層３０＿２乃至３０＿ｎのメモリセルアレイ３１からデータを読み出さない場合、メモリセルアレイ３１へのデータを書き込みの動作および記憶層３０＿２乃至３０＿ｎのメモリセルアレイ３１からのデータ読み出しの動作は、一定期間行われないことになる。駆動回路ＷＷＤ、駆動回路ＷＢＤの他、記憶層３０＿２乃至３０＿ｎのメモリセルアレイ３１への電源電圧の供給を停止する構成が好ましい。この場合の模式図を図５（Ｂ）に示す。電源電圧の供給が停止される駆動回路ＷＷＤ、駆動回路ＷＢＤおよび記憶層３０＿２乃至３０＿ｎは、破線で図示している。駆動回路ＷＷＤ、駆動回路ＷＢＤおよび記憶層３０＿２乃至３０＿ｎのメモリセルアレイ３１への電源電圧の供給の停止は、パワースイッチ２４Ａ乃至２４Ｃを制御することで行うことができる。当該構成とすることで、半導体装置１０の消費電力を低減できる。
例えば駆動回路ＷＷＤおよび駆動回路ＷＢＤを用いて記憶層３０＿ｎのメモリセルアレイ３１にデータを書き込み、駆動回路ＲＷＤおよび駆動回路ＲＢＤを用いて記憶層３０＿１および３０＿２のメモリセルアレイ３１からデータを読み出す構成とすることもできる。この場合の模式図を図６（Ａ）に示す。本発明の一態様の構成では、記憶層３０のメモリセルアレイ３１から駆動回路部２１を経て演算回路部２２に至る経路を、メモリセルアレイ３１を駆動回路層２０表面に並べて配置する場合と比べて、短くすることができる。そのためデータをどのメモリセルアレイ３１から読み出しても、演算性能、消費電力、および演算効率には違いが少ないため、データを読み出す際の自由度が増すことになる。データが格納される記憶層３０のメモリセルアレイに制限がないため、データの書き込み及び読み出しを制約なく、行うことができる。
例えば記憶層３０＿１乃至３０＿ｎのメモリセルアレイ３１からデータの書き込みおよび読み出しを行わない場合、駆動回路ＲＷＤ、駆動回路ＲＢＤ、駆動回路ＷＷＤ、および駆動回路ＷＢＤへの電源電圧の供給を停止する構成が好ましい。この場合の模式図を図６（Ｂ）に示す。電源電圧の供給が停止される駆動回路ＲＷＤ、駆動回路ＲＢＤ、駆動回路ＷＷＤ、および駆動回路ＷＢＤは、破線で図示している。駆動回路ＲＷＤ、駆動回路ＲＢＤ、駆動回路ＷＷＤ、および駆動回路ＷＢＤへの電源電圧の供給の停止は、パワースイッチ２４Ａ乃至２４Ｃを制御することで行うことができる。当該構成とすることで、半導体装置１０の消費電力を低減できる。
メモリセル３２がＮＯＳＲＡＭ、ＤＯＳＲＡＭの場合、アクセストランジスタであるトランジスタ（図４（Ａ）のトランジスタＭ１）のゲートに接続された配線ＷＷＬに、当該トランジスタがオフとなる電圧を印加した状態とし、駆動回路ＲＷＤ、駆動回路ＲＢＤ、駆動回路ＷＷＤ、および駆動回路ＷＢＤなどのその他の部分をパワーゲーティングすることが好ましい。当該構成とすることで、メモリセル３２にデータを格納した状態で電源電圧の供給の停止を行うことができる。
また、メモリセル３２がＳＲＡＭの場合は電源電圧を供給した状態で、書き込みワード線にアクセストランジスタがオフとなる電圧を印加した状態で駆動回路のその他の部分をパワーゲーティングする構成とする。当該構成とすることで、演算回路部２２における演算に直接寄与しないメモリセルアレイ３１をパワーゲーティングすることができるため、消費電力の低い半導体装置を提供することができる。
本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置の変形例について説明する。なお、上記実施の形態１での説明と重複するところは、共通の符号を用いてその説明を省略する。
図７は、図２で説明した半導体装置１０の構成例とは異なる半導体装置１０Ａを説明するためのブロック図である。図７に示す半導体装置１０Ａにおいて、図２の半導体装置１０と異なる点は、駆動回路部２１および演算回路部２２の機能の一部がメモリセルアレイ３１を有する記憶層３０と同じ層に設けられる点にある。つまり記憶層３０は、メモリセルアレイ３１の他、駆動回路部２１に設けられた機能の一部を実行するための回路を有する。また図８は、半導体装置１０Ａの駆動回路部２１が有する複数の駆動回路とその配置例について説明するための模式図である。
図７に示す半導体装置１０Ａでは、図２で示す駆動回路ＷＷＤに相当する回路として駆動回路ＷＷＤＤおよび駆動回路ＷＷＤＢを図示している。駆動回路ＷＷＤＤは、駆動回路ＷＷＤＢに選択信号を出力するデコーダ回路としての機能を有する。駆動回路ＷＷＤＢは、配線ＷＷＬに選択信号を増幅して出力するバッファ回路としての機能を有する。
また図７に示す半導体装置１０Ａでは、図２で示す駆動回路ＲＷＤに相当する回路として駆動回路ＲＷＤＤおよび駆動回路ＲＷＤＢを図示している。駆動回路ＲＷＤＤは、駆動回路ＲＷＤＢに選択信号を出力するデコーダ回路としての機能を有する。駆動回路ＲＷＤＢは、配線ＲＷＬに選択信号を増幅して出力するバッファ回路としての機能を有する。
図７に示す半導体装置１０Ａでは、図２で示す駆動回路ＷＢＤに相当する回路として駆動回路ＷＢＤＤおよび駆動回路ＷＢＤＢを図示している。駆動回路ＷＢＤＤは、駆動回路ＷＢＤＢにデータ信号を出力するデコーダ回路としての機能を有する。駆動回路ＷＢＤＢは、配線ＲＢＬにデータ信号を増幅して出力するバッファ回路としての機能を有する。
図７に示す半導体装置１０Ａでは、バッファ回路として機能する駆動回路ＷＷＤＢ、駆動回路ＲＷＤＢ、および駆動回路ＷＢＤＢが、記憶層３０におけるメモリセルアレイ３１と同層に設けられる構成を図示している。また図７に示す半導体装置１０Ａでは、記憶層３０におけるメモリセルアレイ３１と同層に駆動回路ＲＢＤおよび演算回路部２２が設けられる構成を図示している。また図７に示す半導体装置１０Ａでは、駆動回路ＷＷＤＤ、駆動回路ＲＷＤＤ、および駆動回路ＷＢＤＤが、駆動回路部２１に設けられる構成を図示している。駆動回路部２１は、図１で図示したように駆動回路層２０に設けられ、駆動回路層２０上に記憶層３０が積層して設けられる構成となる。
上述した駆動回路ＷＷＤＢ、駆動回路ＲＷＤＢ、駆動回路ＷＢＤＢ、駆動回路ＲＢＤおよび演算回路部２２は、ｎ層に積層された記憶層３０の層の数に対応した複数の駆動回路および演算回路部として設けられる。具体的には、駆動回路ＷＷＤＢ、駆動回路ＲＷＤＢ、駆動回路ＷＢＤＢ、駆動回路ＲＢＤおよび演算回路部２２はそれぞれ、図８に示すように記憶層３０＿１乃至３０＿ｎに対応して、駆動回路ＷＷＤＢ＿１乃至ＷＷＤＢ＿ｎ、駆動回路ＲＷＤＢ＿１乃至ＲＷＤＢ＿ｎ、駆動回路ＷＢＤＢ＿１乃至ＷＢＤＢ＿ｎ、駆動回路ＲＢＤ＿１乃至ＲＢＤ＿ｎおよび演算回路部２２＿１乃至２２＿ｎとして設けることができる。また、駆動回路ＷＷＤＤ、駆動回路ＲＷＤＤ、および駆動回路ＷＢＤＤは、図８に示すように、駆動回路ＷＷＤＢ＿１乃至ＷＷＤＢ＿ｎ、駆動回路ＲＷＤＢ＿１乃至ＲＷＤＢ＿ｎ、駆動回路ＷＢＤＢ＿１乃至ＷＢＤＢ＿ｎに接続するように設けられる。
駆動回路ＷＷＤＢ＿１は、記憶層３０＿１が有するメモリセルアレイ３１のメモリセル３２に接続される書き込みワード線として機能する配線ＷＷＬ（図示せず）に接続される。同様に駆動回路ＷＷＤＢ＿２乃至ＷＷＤＢ＿ｎは、記憶層３０＿２乃至３０＿ｎが有するメモリセルアレイ３１のメモリセル３２に接続される書き込みワード線として機能する配線ＷＷＬ（図示せず）に接続される。駆動回路ＷＢＤＢ＿１乃至ＷＢＤＢ＿ｎ、駆動回路ＲＷＤＢ＿１乃至ＲＷＤＢ＿ｎおよび駆動回路ＲＢＤ＿１乃至ＲＢＤ＿ｎについても同様に、記憶層３０＿１乃至３０＿ｎが有するメモリセルアレイ３１のメモリセル３２に接続される配線ＷＢＬ、ＲＷＬ、またはＲＢＬに接続される。
駆動回路ＷＷＤＢ＿１乃至ＷＷＤＢ＿ｎ、駆動回路ＷＢＤＢ＿１乃至ＷＢＤＢ＿ｎ、および駆動回路ＲＷＤＢ＿１乃至ＲＷＤＢ＿ｎは、記憶層３０の各層で独立して駆動できる。そのため、演算回路部２２＿１乃至２２＿ｎにおいて第１の演算を実行している際、当該第１の演算に用いる第１のデータが格納された第１のメモリセルアレイ以外のメモリセルアレイについて、第２の演算に用いる第２のデータへ書き換えることができる。すなわちメモリセルアレイごとに書き込みと読み出しの動作を異ならせることができるため、第１の演算を実行しながらの第２のデータへのデータ更新が可能である。したがって、演算効率の高い半導体装置を提供することができる。
また、演算回路部２２＿１乃至２２＿ｎにおいて第１の演算を実行している際、当該第１の演算に用いる第１のデータが格納された第１のメモリセルアレイ以外のメモリセルアレイについて、パワーゲーティングをすることが可能である。例えば記憶層３０＿１にあるメモリセルアレイ３１に格納されたデータを用いて演算を実行する場合、記憶層３０＿２乃至３０＿ｎにあるメモリセルアレイ３１を駆動する駆動回路ＷＷＤＤ、駆動回路ＷＢＤＤ、および駆動回路ＲＷＤＤのパワーゲーティングを行うことができる。
図９（Ａ）は、図７および図８で説明した、駆動回路ＷＷＤＤと駆動回路ＷＷＤＢの関係を説明する模式図である。デコーダ回路として機能する駆動回路ＷＷＤＤは、駆動回路層２０に設けられる。バッファ回路として機能する駆動回路ＷＷＤＢは、記憶層３０に設けられる。図９（Ａ）では、記憶層３０において、メモリセル３２が有するトランジスタＭ１およびトランジスタＭ１に接続される配線ＷＷＬを図示している。駆動回路層２０と記憶層３０とは、図１等で説明したようにＺ方向に積層して設けられる。そのため積層された記憶層３０の層数に応じて駆動回路が設けられる駆動回路部２１における回路面積を小型化することができる。なお駆動回路ＷＷＤＤの他、駆動回路ＷＢＤＤ、および駆動回路ＲＷＤＤにも同様の構成を適用可能である。
なお駆動回路ＷＷＤＢは、バッファ回路として機能するのみならず、パワーゲーティング制御のための信号が入力されるロジック回路の機能を有してもよい。この場合、図９（Ｂ）に示すように駆動回路ＷＷＤＢをＡＮＤ回路とし、駆動回路ＷＷＤＤより出力される選択信号と、制御信号ＰＧｂと、をＡＮＤ回路に入力すればよい。制御信号ＰＧｂは、パワーゲーティング制御のための制御信号ＰＧの反転信号である。制御信号ＰＧは、Ｈレベルでパワーゲーティング制御を行い、Ｌレベルで通常動作を行う信号である。パワーゲーティング制御を行う場合、制御信号ＰＧｂをＬレベルとし、配線ＷＷＬの電位をＬレベルに固定することでトランジスタＭ１をオフ状態とすることができる。
図９（Ｂ）の構成の場合にＡＮＤ回路として機能する回路の一例としては、図９（Ｃ）の回路構成とすればよい。制御信号ＰＧ、ＰＧｂをトランジスタＭａ、Ｍｂに与えることで、パワーゲーティング制御を行う場合、制御信号ＰＧｂをＬレベルとし、配線ＷＷＬの電位をＬレベルに固定することでトランジスタＭ１をオフ状態とすることができる。
なお記憶層と同層に演算回路部２２を設ける場合、メモリセル３２内において演算機能を実現する構成が好ましい。この場合の構成例について図１０を参照して説明する。
図１０を参照して、メモリセルアレイ３１ＭＡの回路構成例を説明する。メモリセルアレイ３１ＭＡには、行列状に乗算回路として機能するメモリセル３２ＭＡが設けられている。メモリセル３２ＭＡは、２Ｔ型のＮＯＳＲＡＭと同じ回路構成である。つまり、メモリセル３２ＭＡは、演算回路と、重み係数を記憶するメモリ回路双方の機能を持つ。メモリセルアレイ３１ＭＡは、ＧＰＵと比べて非常に少ないトランジスタ数によって、超並列演算を実現できる。トランジスタ数の低減は、半導体装置の小型化、消費電力の低減につながる。
メモリセルアレイ３１ＭＡには、メモリセル３２ＭＡの配列に応じて、配線ＧＬ１、ＲＸ１、ＷＤ１、ＲＤ１が設けられている。配線ＷＤ１は重み係数データをメモリセル３２ＭＡに入力するための配線である。配線ＷＤ１には、アナログデータが入力される。配線ＧＬ１は、重み係数データを入力するメモリセル３２ＭＡを選択するための信号線である。
メモリセル３２ＭＡに重み係数データｗ０を書き込むことで、メモリセル３２ＭＡの保持ノード（トランジスタＭ２のゲート）の電圧は、重み係数データに応じた電圧Ｖｗ０となる。またメモリセル３２ＭＡに重み係数データｗ１を書き込むことで、メモリセル３２ＭＡの保持ノードの電圧は、重み係数データに応じた電圧Ｖｗ１となる。
配線ＲＸ１は、データの入力用配線である。配線ＲＸ１には、アナログデータが入力される。配線ＲＤ１には、メモリセル３２ＭＡの演算結果が読みだされる。配線ＲＤ１には、電流源３３、オフセット回路３４が接続されている。
メモリセル３２ＭＡに流れる電流Ｉ０は、保持ノードの電圧Ｖｗ０と配線ＲＸ１の電圧Ｖｘ０の積に比例する。つまり、電流Ｉ０は、重み係数と入力データの積を表している。同様に、電流Ｉ１は、保持ノードの電圧Ｖｗ１と電圧Ｖｘ１との積に比例する。つまりメモリセル３２ＭＡは、重み係数データと入力データとの積を計算することができる。
電流源３３は参照電流Ｉｒｅｆを生成する。オフセット回路３４に入力される電流Ｉｏｕｔは、参照電流Ｉｒｅｆと電流Ｉｍａｃとの差分である。電流Ｉｍａｃは、メモリセル３２ＭＡを流れる電流の総和であり、重み係数と入力データとの積和した値を表す。参照電流ＩｒｅｆとＩｍａｃとの差分をとることで、電流Ｉｏｕｔのノイズ成分を低減できる。
オフセット回路３４は、電流Ｉｏｕｔを電圧Ｖｏｕｔに変換し、参照電圧Ｖｒｅｆと電圧Ｖｏｕｔとの差分をとる。これにより、電圧Ｖｏｕｔのノイズ成分が低減される。オフセット回路３４は、ＶｒｅｆとＶｏｕｔとの差分電圧を増幅して、活性化関数回路３５に出力する。活性化関数回路３５は処理したデータＤＭＡＣを出力する。
メモリセルアレイ３１ＭＡの入力および出力データはアナログデータであるので、入出力データがデジタルデータである場合と比較し、メモリセルアレイ３１ＭＡの配線数を大幅に低減することができる。メモリセル３２ＭＡは、乗算機能と、重み係数データの保持機能双方を備えるため、演算時にデータを読み込むことがない。つまり、メモリセル３２ＭＡは、データの授受の時間ペナルティーおよび電力ペナルティーが実質的にない。
メモリセル３２ＭＡは、２Ｔ型のＮＯＳＲＡＭであり、少ないトランジスタ数によって、アナログデータの掛け算を行うことができる。なおメモリセル３２ＭＡは、３Ｔ型のＮＯＳＲＡＭの回路構成でもよい。多数のメモリセル３２ＭＡを用いて、積和演算部を構成することで、低消費電力で、超並列演算処理が可能な半導体装置を提供することができる。
本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
半導体装置の断面構造の一部を図１１に示す。図１１に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量６００と、を有している。図１２（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図１２（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図１２（Ｃ）はトランジスタ５５０のチャネル幅方向の断面図である。例えば、トランジスタ５００は上記実施の形態に示したＯＳトランジスタに相当し、トランジスタ５５０はＳｉトランジスタに相当する。
図１１では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
図１２（Ｃ）に示すように、トランジスタ５５０は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
なお、トランジスタ５５０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ヒ化ガリウム）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
トランジスタ５５０は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板、または水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１１では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１１では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１１では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１１では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素、水素などに対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜または酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量６００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１２（Ａ）および図１２（Ｂ）に示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
また、図１２（Ａ）および図１２（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１２（Ａ）および図１２（Ｂ）に示すように、導電体５６０は、絶縁体５４５上に設けられた導電体５６０ａと、上記開口を埋め込むように、導電体５６０ａ上に設けられた導電体５６０ｂと、を有することが好ましい。また、図１２（Ａ）および図１２（Ｂ）に示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図１１、および図１２（Ａ）に示すトランジスタ５００は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
本明細書等において、第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ－ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
トランジスタを、上記のＳ－ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ－ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタをＳ－ｃｈａｎｎｅｌ構造、ＧＡＡ構造、又はＬＧＡＡ構造とすることで、酸化物５３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに当該開口を埋め込むように導電体５０３ａ上に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補償すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２にゲッタリングされる場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素、不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、酸化物５３０などが有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、またはトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
なお、図１２（Ａ）および図１２（Ｂ）のトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。
酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
また、図１２（Ａ）では、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化スズまたは酸化亜鉛を含む透明導電材料を用いてもよい。
また、図１２（Ａ）に示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ（領域５４３ｂ）が形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２が酸化するのを抑制することができる。
絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
第１のゲート電極として機能する導電体５６０は、図１２（Ａ）および図１２（Ｂ）では２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構成としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素、水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
導電体５４６、および導電体５４８は、容量６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
続いて、トランジスタ５００の上方には、容量６００が設けられている。容量６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構成と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
本発明の一態様の半導体装置に用いることができる基板としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）、ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、またはアルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。他にも、結晶化ガラスなどを用いることができる。
または、基板として、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどを用いることができる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド樹脂、エポキシ樹脂、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタ、抵抗、および／または容量などを形成してもよい。または、基板と、トランジスタ、抵抗、および／または容量などの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタ、抵抗、および／または容量などは耐熱性の劣る基板、可撓性の基板などにも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構成の構成、基板上にポリイミド等の有機樹脂膜が形成された構成、水素を含むシリコン膜等を用いることができる。
つまり、ある基板上に半導体装置を形成し、その後、別の基板に半導体装置を転置してもよい。半導体装置が転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、可撓性を有する半導体装置の製造、壊れにくい半導体装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
可撓性を有する基板上に半導体装置を設けることで、重量の増加を抑え、且つ破損しにくい半導体装置を提供することができる。
なお、図１１に示すトランジスタ５５０は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、トランジスタ５５０の構成を、トランジスタ５００と同様の構成にすればよい。
本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、ＤＯＳＲＡＭおよびＮＯＳＲＡＭといった、上記実施の形態で説明したＯＳトランジスタを有するメモリ装置の断面構成例について説明する。
図１３に、ＤＯＳＲＡＭの回路構成を用いた場合の断面構成例を示す。図１３では、駆動回路層７０１の上に記憶層７００［１］乃至記憶層７００［４］が積層されている場合を例示している。
また、図１３では、駆動回路層７０１が有するトランジスタ５５０を例示している。トランジスタ５５０は、上記実施の形態で説明したトランジスタ５５０を適用することができる。
なお、図１３に示すトランジスタ５５０は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
駆動回路層７０１と記憶層７００の間、または、ｋ層目の記憶層７００とｋ＋１層目の記憶層７００の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。なお、本実施の形態などでは、ｋ層目の記憶層７００を記憶層７００［ｋ］と示し、ｋ＋１層目の記憶層７００を記憶層７００［ｋ＋１］と示す場合がある。ここで、ｋは１以上Ｎ以下の整数である。また、本実施の形態などにおいて「ｋ＋α（αは１以上の整数）」または「ｋ－α」と示した場合、「ｋ＋α」および「ｋ－α」それぞれの解は１以上Ｎ以下の整数とする。
また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ５５０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０および絶縁体３２２には導電体３２８などが埋め込まれている。また、絶縁体３２４および絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８および導電体３３０はコンタクトプラグまたは配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２０の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、図１３において、絶縁体３２６および導電体３３０上に、絶縁体３５０、絶縁体３５７、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。絶縁体３５０、絶縁体３５７、および絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグまたは配線として機能する。
絶縁体３５４の上には記憶層７００［１］が有する絶縁体５１４が設けられている。また、絶縁体５１４および絶縁体３５４には導電体３５８が埋め込まれている。導電体３５８は、コンタクトプラグまたは配線として機能する。例えば、配線ＢＬとトランジスタ５５０は、導電体３５８、導電体３５６、および導電体３３０などを介して電気的に接続される。
図１４（Ａ）に記憶層７００［ｋ］の断面構造例を示す。また、図１４（Ｂ）に、図１４（Ａ）の等価回路図を示す。図１４（Ａ）では、１つの配線ＢＬに２つのメモリセルＭＣが電気的に接続する例を示している。
図１３および図１４（Ａ）に示すメモリセルＭＣは、トランジスタＭ１および容量素子Ｃを有する。トランジスタＭ１として、例えば、上記実施の形態に示したトランジスタ５００を用いることができる。
なお、本実施の形態では、トランジスタＭ１としてトランジスタ５００の変形例を示している。具体的には、トランジスタＭ１では、導電体５４２ａおよび導電体５４２ｂが、金属酸化物５３１の端部を越えて延在している点が、トランジスタ５００と異なる。
また、図１３および図１４（Ａ）に示すメモリセルＭＣは、容量素子Ｃの一方の端子として機能する導電体１５６と、誘電体として機能する絶縁体１５３と、容量素子Ｃの他方の端子として機能する導電体１６０（導電体１６０ａおよび導電体１６０ｂ）と、を有する。導電体１５６は導電体５４２ｂの一部と電気的に接続される。また、導電体１６０は配線ＰＬ（図１４（Ａ）に図示せず。）と電気的に接続される。
容量素子Ｃは、絶縁体５７４、絶縁体５８０、および絶縁体５５４の一部を除去して設けられた開口部に形成されている。導電体１５６、絶縁体１５３、および導電体１６０ａは、該開口部の側面に沿って形成されるため、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましい。
また、導電体１５６および導電体１６０は、導電体５０３または導電体５６０に用いることができる導電体を用いればよい。例えば、導電体１５６として、ＡＬＤ法を用いて形成した窒化チタンを用いればよい。また、導電体１６０ａとして、ＡＬＤ法を用いて形成した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて形成したタングステンを用いればよい。なお、絶縁体１５３に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて形成したタングステンの単層膜を用いてもよい。
絶縁体１５３には、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体を用いることが好ましい。例えば、高誘電率材料の絶縁体として、アルミニウム、ハフニウム、ジルコニウム、及びガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、または窒化物を用いることができる。また、上記酸化物、酸化窒化物、窒化酸化物、または窒化物に、シリコンを含有させてもよい。また、上記の材料からなる絶縁層を積層して用いることもできる。
例えば、高誘電率材料の絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびジルコニウムを有する酸化物、シリコンおよびジルコニウムを有する酸化窒化物、ハフニウムおよびジルコニウムを有する酸化物、ハフニウムおよびジルコニウムを有する酸化窒化物、などを用いることができる。このような高誘電率材料を用いることで、リーク電流を抑制できる程度に絶縁体１５３を厚くし、かつ、容量素子Ｃの静電容量を十分確保することができる。
また、上記の材料からなる絶縁層を積層して用いることが好ましく、高誘電率材料と、当該高誘電率材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１５３として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子Ｃの静電破壊を抑制することができる。
図１５に、ＮＯＳＲＡＭのメモリセルの回路構成を用いた場合の断面構成例を示す。なお、図１５は、図１３の変形例でもある。また、図１６（Ａ）に記憶層７００［ｋ］の断面構造例を示す。また、図１６（Ｂ）に、図１６（Ａ）の等価回路図を示す。
図１５および図１６（Ａ）に示すメモリセルＭＣは、絶縁体５１４の上にトランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３を有する。また、絶縁体５１４の上に導電体２１５が設けられている。導電体２１５は導電体５０３と同じ材料かつ同じ工程で同時に形成できる。
また、図１５および図１６（Ａ）に示すトランジスタＭ２およびトランジスタＭ３は、１つの島状の金属酸化物５３１を両者が共用している。言い換えると、１つの島状の金属酸化物５３１の一部がトランジスタＭ２のチャネル形成領域として機能し、他の一部がトランジスタＭ３のチャネル形成領域として機能する。また、トランジスタＭ２のソースとトランジスタＭ３のドレイン、もしくは、トランジスタＭ２のドレインとトランジスタＭ３のソースが共用される。よって、トランジスタＭ２とトランジスタＭ３をそれぞれ独立して設ける場合よりも、トランジスタの占有面積が少ない。
また、図１５および図１６（Ａ）に示すメモリセルＭＣは、絶縁体５８１の上に絶縁体２８７が設けられ、絶縁体２８７に導電体１６１が埋め込まれている。また、絶縁体２８７および導電体１６１の上に記憶層７００［ｋ＋１］の絶縁体５１４が設けられている。
図１５および図１６（Ａ）において、記憶層７００［ｋ＋１］の導電体２１５が容量素子Ｃの一方の端子として機能し、記憶層７００［ｋ＋１］の絶縁体５１４が容量素子Ｃの誘電体として機能し、導電体１６１が容量素子Ｃの他方の端子として機能する。また、トランジスタＭ１のソースまたはドレインの他方はコンタクトプラグを介して導電体１６１と電気的に接続され、トランジスタＭ２のゲートは他のコンタクトプラグを介して導電体１６１と電気的に接続される。
本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置を有するチップの一例、及び電子機器のモジュールの一例について説明する。
図１７（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。
図１７（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ７５１が、ワイヤボンディング法により、インターポーザ７５０上の端子７５２と接続されている。端子７５２は、インターポーザ７５０のチップ７５１がマウントされている面上に配置されている。そしてチップ７５１はモールド樹脂７５３によって封止されていても良いが、各端子７５２の一部が露出した状態で封止されるようにする。
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図１７（Ｂ）に示す。
図１７（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子装置として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子装置の具体例を図１８に示す。
図１８（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機が有する各種集積回路に用いることができる。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１８（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。本発明の一態様に係る半導体装置は、携帯情報端末が有する各種集積回路に用いることができる。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に係る半導体装置は、ノート型パーソナルコンピュータが有する各種集積回路に用いることができる。
図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様に係る半導体装置は、電気冷凍冷蔵庫が有する各種集積回路に用いることができる。
図１８（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。本発明の一態様に係る半導体装置は、ビデオカメラが有する各種集積回路に用いることができる。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１８（Ｆ）は自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様に係る半導体装置は、自動車が有する各種集積回路に用いることができる。
本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
＜本明細書等の記載に関する付記＞
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
また本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
１０ 半導体装置
２０ 駆動回路層
２１ 駆動回路部
２２ 演算回路部
２３ 制御回路
３０ 記憶層
３１ メモリセルアレイ
３２ メモリセル

Claims (12)

  1. 第１トランジスタを有する複数の記憶層と、
    第２トランジスタを有する駆動回路層と、を有し、
    前記記憶層は、前記駆動回路層上に積層して設けられ、前記記憶層はそれぞれ、複数のメモリセルを有するメモリセルアレイを有し、
    前記メモリセルは、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線によって、データの書き込みまたは読み出しが制御され、
    前記駆動回路層は、前記書き込みワード線、前記読み出しワード線、前記書き込みビット線、および前記読み出しビット線を駆動する駆動回路部と、演算回路部と、を有し、
    前記駆動回路部は、各層に設けられた前記メモリセルアレイごとにデータの書き込みまたは読み出しを制御するための複数の駆動回路を有し、
    前記演算回路部は、前記駆動回路部を介して読み出された、各層に設けられた前記メモリセルアレイに保持された前記データを用いて演算処理を行う回路である、半導体装置。
  2. 請求項１において、
    前記第１トランジスタは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタである、半導体装置。
  3. 請求項２において、
    前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
  4. 請求項１または２において、
    前記演算処理は、積和演算処理である、半導体装置。
  5. 第１トランジスタを有する複数の記憶層と、
    第２トランジスタを有する駆動回路層と、を有し、
    前記記憶層は、前記駆動回路層上に積層して設けられ、前記記憶層はそれぞれ、複数のメモリセルを有するメモリセルアレイを有し、
    前記メモリセルは、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線によって、データの書き込みまたは読み出しが制御され、
    前記駆動回路層は、前記書き込みワード線、前記読み出しワード線、前記書き込みビット線、および前記読み出しビット線を駆動する駆動回路部と、演算回路部と、を有し、
    前記駆動回路部は、各層に設けられた前記メモリセルアレイごとにデータの書き込みまたは読み出しを制御するための複数の駆動回路を有し、
    前記演算回路部は、前記駆動回路部を介して読み出された、各層に設けられた前記メモリセルアレイに保持された前記データを用いて演算処理を行い、
    前記記憶層は、異なる層に設けられた第１メモリセルアレイおよび第２メモリセルアレイを有し、
    前記駆動回路部は、前記第１メモリセルアレイに保持された第１データを読み出して前記演算回路部に出力するとともに、前記第２メモリセルアレイに第２データを書き込む機能を有する、半導体装置。
  6. 請求項５において、
    前記第１トランジスタは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタである、半導体装置。
  7. 請求項６において、
    前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
  8. 請求項５または６において、
    前記演算処理は、積和演算処理である、半導体装置。
  9. 第１トランジスタを有する複数の記憶層と、
    第２トランジスタを有する駆動回路層と、を有し、
    前記記憶層は、前記駆動回路層上に積層して設けられ、前記記憶層はそれぞれ、複数のメモリセルを有するメモリセルアレイを有し、
    前記メモリセルは、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線によって、データの書き込みまたは読み出しが制御され、
    前記駆動回路層は、前記書き込みワード線、前記読み出しワード線、前記書き込みビット線、および前記読み出しビット線を駆動する駆動回路部と、演算回路部と、を有し、
    前記駆動回路部は、各層に設けられた前記メモリセルアレイごとにデータの書き込みまたは読み出しを制御するための複数の駆動回路を有し、
    前記演算回路部は、前記駆動回路部を介して読み出された、各層に設けられた前記メモリセルアレイに保持された前記データを用いて演算処理を行い、
    前記記憶層は、異なる層に設けられた第１メモリセルアレイおよび第２メモリセルアレイを有し、
    前記駆動回路部は、前記第１メモリセルアレイに保持された第１データを読み出して前記演算回路部に出力するとともに、前記第２メモリセルアレイのデータの書き込みまたは読み出しを制御するための制御信号の出力を停止する、半導体装置。
  10. 請求項９において、
    前記第１トランジスタは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタである、半導体装置。
  11. 請求項１０において、
    前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
  12. 請求項９または１０において、
    前記演算処理は、積和演算処理である、半導体装置。
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