WO2023242665A1 - 半導体装置 - Google Patents

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WO2023242665A1
WO2023242665A1 PCT/IB2023/055669 IB2023055669W WO2023242665A1 WO 2023242665 A1 WO2023242665 A1 WO 2023242665A1 IB 2023055669 W IB2023055669 W IB 2023055669W WO 2023242665 A1 WO2023242665 A1 WO 2023242665A1
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WO
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transistor
conductor
layer
insulator
circuit
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PCT/IB2023/055669
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Inventor
松嵜隆徳
齋藤利彦
岡本佑樹
Original Assignee
株式会社半導体エネルギー研究所
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G—PHYSICS
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Definitions

  • One embodiment of the present invention relates to a semiconductor device and the like.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to products, methods, or manufacturing methods.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter. Therefore, more specifically, the technical fields of one embodiment of the present invention disclosed in this specification include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, driving methods thereof, or manufacturing methods thereof; can be cited as an example.
  • Patent Document 1 discloses a configuration in which a layer having a plurality of OS transistors is three-dimensionally stacked on a die having a Si transistor.
  • each layer having a plurality of OS transistors has a different temperature, for example, an upper layer and a lower layer have different temperatures. becomes. Therefore, there is a possibility that the amount of variation in the electrical characteristics of the transistors differs for each layer having a plurality of OS transistors.
  • One embodiment of the present invention includes a first element layer provided with a temperature detection circuit and a voltage generation circuit, and a plurality of second element layers provided with memory cells, and the plurality of second element layers include:
  • the memory cell is provided in a stacked manner on the first element layer, the semiconductor layer having a channel formation region has a transistor including an oxide semiconductor, the transistor has a back gate, and the voltage generation circuit has a back gate.
  • the temperature detection circuit has the function of controlling the back gate voltage according to the detected temperature, and the voltage generation circuit has the function of generating the back gate voltage to be supplied to the This is a semiconductor device that has a function of supplying different voltages to each of two element layers.
  • a semiconductor device in which a back gate voltage supplied to a transistor included in a second element layer provided in an upper layer is higher than a back gate voltage supplied to a transistor included in a second element layer provided in a lower layer. is preferred.
  • a semiconductor device is preferable in which the first element layer has an arithmetic circuit, and the stacked second element layer is provided to overlap a region where the arithmetic circuit is provided.
  • the oxide semiconductor is preferably a semiconductor device containing In, Ga, and Zn.
  • a semiconductor device in which a back gate voltage supplied to a transistor included in a second element layer provided in an upper layer is higher than a back gate voltage supplied to a transistor included in a second element layer provided in a lower layer. is preferred.
  • a semiconductor device is preferable in which the first element layer has an arithmetic circuit, and the stacked second element layer is provided to overlap a region where the arithmetic circuit is provided.
  • the oxide semiconductor is preferably a semiconductor device containing In, Ga, and Zn.
  • the temperature detection circuit is a semiconductor device including a transistor in which a semiconductor layer including a channel formation region includes an oxide semiconductor.
  • One embodiment of the present invention includes a first element layer provided with a temperature detection circuit and a voltage generation circuit, a second element layer provided with an amplifier circuit, and a plurality of third element layers provided with memory cells.
  • the plurality of second element layers are provided in a stacked manner on the first element layer
  • the plurality of third element layers are provided in a stacked manner on the second element layer
  • the amplification circuit receives a signal from the memory cell.
  • the amplifier circuit and the memory cell each include a transistor in which a semiconductor layer including a channel formation region includes an oxide semiconductor, the transistor has a back gate, and a voltage generation circuit is connected to the back gate.
  • the temperature detection circuit has a function of generating the back gate voltage to be supplied, the temperature detection circuit has the function of controlling the back gate voltage according to the detected temperature, and the voltage generation circuit generates the back gate voltage of the second element layer. and a semiconductor device having a function of supplying different voltages to each of a plurality of third element layers.
  • the back gate voltage supplied to the transistor included in the second element layer provided in the upper layer is supplied to the transistor included in the second element layer provided in the lower layer.
  • the semiconductor device has a voltage higher than the back gate voltage.
  • the oxide semiconductor is preferably a semiconductor device containing In, Ga, and Zn.
  • the first element layer includes an arithmetic circuit having a scan flip-flop, and the scan flip-flop is electrically connected to a backup circuit having a function of holding data of the scan flip-flop.
  • the circuit is a semiconductor device provided in a region of the second element layer overlapping a region in which the scan flip-flop is provided.
  • One embodiment of the present invention can provide a semiconductor device in which the influence of variations in electrical characteristics of transistors is reduced. Alternatively, one embodiment of the present invention can provide a semiconductor device with excellent reduction in power consumption. Alternatively, one embodiment of the present invention can provide a semiconductor device with excellent storage density. Alternatively, one embodiment of the present invention can provide a semiconductor device with a novel configuration.
  • FIG. 1A and 1B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 2 is a diagram illustrating a configuration example of a semiconductor device.
  • 3A and 3B are diagrams illustrating a semiconductor device.
  • 4A to 4C are diagrams illustrating a semiconductor device.
  • 5A and 5B are diagrams illustrating a semiconductor device.
  • FIG. 6 is a diagram illustrating a configuration example of a semiconductor device.
  • 7A and 7B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 8 is a diagram illustrating a configuration example of a semiconductor device.
  • 9A to 9C are diagrams illustrating a configuration example of a semiconductor device.
  • 10A to 10D are diagrams illustrating configuration examples of a semiconductor device.
  • FIG. 11A to 11E are diagrams illustrating configuration examples of a semiconductor device.
  • FIG. 12 is a diagram illustrating a configuration example of a semiconductor device.
  • 13A and 13B are diagrams illustrating a configuration example of a semiconductor device.
  • 14A and 14B are diagrams illustrating a configuration example of a semiconductor device.
  • 15A to 15D are diagrams illustrating configuration examples of a semiconductor device.
  • 16A and 16B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 17 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 18 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 19 is a diagram illustrating a configuration example of a semiconductor device.
  • 20A and 20B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 21A and 21B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 22 is a diagram illustrating a configuration example of a semiconductor device.
  • 23A to 23C are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 24 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 25 is a diagram illustrating an example of the configuration of the storage unit.
  • FIG. 26A is a diagram illustrating a configuration example of a storage layer.
  • FIG. 26B is a diagram illustrating an equivalent circuit of the storage layer.
  • 27A to 27D are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 28 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 28 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 29 is a diagram illustrating an example of the configuration of the storage unit.
  • FIG. 30A is a diagram illustrating a configuration example of a storage layer.
  • FIG. 30B is a diagram illustrating an equivalent circuit of the storage layer.
  • FIG. 31 is a diagram illustrating a configuration example of a semiconductor device.
  • 32A and 32B are diagrams showing an example of an electronic component.
  • 33A and 33B are diagrams showing an example of an electronic device
  • FIGS. 33C to 33E are diagrams showing an example of a large-sized computer.
  • FIG. 34 is a diagram showing an example of space equipment.
  • FIG. 35 is a diagram illustrating an example of a storage system applicable to a data center.
  • FIG. 36 is a diagram illustrating a cross-sectional configuration of a semiconductor device.
  • FIG. 37 is a diagram illustrating the layout of a semiconductor chip.
  • FIGS. 38A to 38D are diagrams illustrating an operation simulation of a semiconductor chip.
  • metal oxide refers to a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide is sometimes called an oxide semiconductor. That is, when describing an OS transistor, it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • a semiconductor device described as one embodiment of the present invention has a function as a system on a chip (SoC) that includes a CPU, a cache memory, and a plurality of synchronous circuits such as memory or peripheral circuits.
  • SoC system on a chip
  • FIG. 1A is a schematic perspective view of a semiconductor device according to one embodiment of the present invention.
  • the semiconductor device 10 shown in FIG. 1A includes an element layer 20 and a plurality of element layers (eg, element layers 30_1 to 30_4 in FIG. 1A).
  • FIG. 1B is a perspective view showing the element layer 20 and a plurality of element layers 30_1 to 30_4 separated from each other in the configuration of FIG. 1A.
  • FIG. 2 is a block diagram for explaining the configuration shown in FIGS. 1A and 1B.
  • the voltage control circuit 21 has a function of supplying a voltage (back gate voltage) to be applied to the back gate of the transistor 37 included in the memory cell array 31 for each of the element layers 30_1 to 30_4.
  • the back gate voltage is a different voltage for each of the element layers 30_1 to 30_4. Further, the back gate voltage is controlled according to the temperature detected by the voltage control circuit 21. With this configuration, different back gate voltages can be supplied to the element layer 30_1 close to the element layer 20 and the element layer 30_4 far from the element layer 20, so that the electrical characteristics of the transistors differ for each of the element layers 30_1 to 30_4. The influence of variations can be reduced.
  • the peripheral circuit 22 has a function of controlling writing or reading of data into or from the memory cells 32 of the memory cell array 31 provided in each of the element layers 30_1 to 30_4.
  • the peripheral circuit 22 includes a plurality of drive circuits and control circuits for driving signal lines such as word lines and bit lines connected to the memory cells 32.
  • n drive circuits are provided for driving word lines and bit lines connected to the memory cells 32.
  • the arithmetic circuit 23 has a function of performing arithmetic processing using data stored in the memory cells 32 of the stacked memory cell array 31. For example, the operation in the arithmetic circuit 23 is executed using data read from all memory cell arrays 31, when executed using data read from one memory cell array 31, or when executed using data read from multiple memory cell arrays 31. The calculation is possible in either case, when executed using the data obtained.
  • the arithmetic circuit 23 will be described as an example, it may be a circuit having other functions such as a cache memory or a controller circuit.
  • the element layer 20 having Si transistors in the configurations of FIGS. 1A, 1B, and 2 can be configured to form a CMOS circuit (Si CMOS circuit).
  • the voltage control circuit 21, the peripheral circuit 22, and the arithmetic circuit 23 can be formed with CMOS circuits, so high-speed operation is possible.
  • the semiconductor layer having the channel formation region of the Si transistor a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material is not limited to silicon, and for example, germanium or the like can be used. Further, a compound semiconductor such as silicon germanium, silicon carbide, gallium arsenide, or a nitride semiconductor may be used.
  • the path from the memory cell array 31 of the element layers 30_1 to 30_4 to the arithmetic circuit 23, or the path from the amplification circuit of data output by the memory cell array 31 to the arithmetic circuit 23 is connected to the memory
  • the cell array 31 can be made shorter than the case where a plurality of cell arrays 31 are arranged side by side in the element layer 20. In other words, in the configurations of FIGS.
  • the difference in path length between the memory cell array 31 and the arithmetic circuit 23 results in a difference in parasitic capacitance and parasitic resistance, resulting in a difference in signal delay and a difference in power consumption. Therefore, in the configurations of FIG. 1A, FIG. 1B, and FIG. 2, data can be read out with the same signal delay and power consumption regardless of which memory cell array 31 in each of the element layers 30_1 to 30_4 is read out. Therefore, no matter which memory cell array 31 data is stored in, there is little difference in arithmetic performance, power consumption, and arithmetic efficiency, which increases the degree of freedom when storing data.
  • the semiconductor device 10 shown in FIGS. 1A, 1B, and 2 illustrates a state in which element layers 30_1 to 30_4 having a memory cell array 31 are stacked on the element layer 20.
  • the area occupied by the semiconductor device 10 can be reduced.
  • the storage capacity per unit area can be increased.
  • the memory cell 32 is preferably a DOSRAM, which is a memory circuit (sometimes referred to as "OS memory") having an OS transistor, for example.
  • DOSRAM registered trademark
  • DOSRAM refers to a RAM having 1T (transistor) and 1C (capacitance) type memory cells.
  • DOSRAM is a DRAM formed using OS transistors, and DOSRAM is a memory that temporarily stores information sent from the outside.
  • DOSRAM is a memory that takes advantage of the low off-state current of an OS transistor.
  • DOSRAM is capable of retaining charge corresponding to the data held in a capacitor (sometimes called “cell capacitance") for a long period of time by turning off (non-conducting) the access transistor. be. Therefore, DOSRAM can reduce the frequency of refresh operations compared to DRAM configured with a transistor having silicon in a channel formation region (hereinafter also referred to as "Si transistor"). As a result, it is possible to reduce power consumption.
  • the memory cell 32 can be provided by stacking the element layers 30_1 to 30_4 having the memory cell array 31 by stacking and arranging OS transistors.
  • the element layers 30_1 to 30_4 of the element layer 30 in a direction perpendicular to the surface of the substrate on which the element layer 20 is provided, it is possible to improve the storage density of the memory cell 32.
  • the element layer 30 can be manufactured using the same manufacturing process repeatedly in the vertical direction. The semiconductor device 10 can reduce the manufacturing cost of the element layer 30.
  • a DOSRAM will be described as an example of a configuration applicable to the memory cell 32, but other configurations may be used as long as a storage layer that can be stacked on the element layer 20 can be formed.
  • it may be a NOSRAM which is a memory circuit having an OS transistor.
  • NOSRAM registered trademark
  • RAM Nonvolatile Oxide Semiconductor Random Access Memory
  • the memory cell is a two-transistor type (2T) or a three-transistor type (3T) gain cell.
  • the first element layer 30 is referred to as an element layer 30_1, the second element layer 30 is referred to as an element layer 30_2, and the third element layer 30 is referred to as an element layer 30_3. It shows. Further, the k-th element layer 30 (k is an integer from 1 to n) is referred to as an element layer 30_k, and the n-th element layer 30 is referred to as an element layer 30_n. Note that in this embodiment, etc., when describing matters related to the entire n-layer element layer 30, or when indicating matters common to each layer of the n-layer element layer 30, the term "element layer 30" is simply used. There are cases where
  • the voltage control circuit 21 illustrated in FIGS. 1A, 1B, and 2 includes a temperature detection circuit 15 and a plurality of voltage generation circuits 16_1 to 16_4.
  • the transistor 37 included in the memory cell 32 illustrated in FIG. 2 is a transistor having a first gate (also referred to as a "front gate” or simply “gate”) and a second gate (also referred to as a "back gate”). .
  • the first gate and the second gate have regions that overlap each other with the semiconductor layer interposed therebetween.
  • the second gate has a function of controlling the threshold voltage of the transistor 37, for example.
  • the temperature detection circuit 15 shown in FIG. 2 has a function of outputting a signal T 20 according to the temperature of the element layer 20.
  • the temperature detection circuit 15 includes, for example, a temperature sensor.
  • a temperature sensor for example, a resistance temperature detector made of platinum, nickel, or copper, a thermistor, a thermocouple, an IC temperature sensor, etc. can be used.
  • the temperature detection circuit 15 may include an analog-to-digital conversion circuit. By converting the temperature information of the analog signal into a digital signal in the temperature detection circuit 15 and outputting the digital signal, signal attenuation due to wiring resistance and parasitic capacitance or the influence of noise can be reduced. Therefore, even if the temperature detection circuit 15 is provided at a location apart from the voltage generation circuits 16_1 to 16_4, temperature information can be accurately transmitted to the voltage generation circuits 16_1 to 16_4.
  • the voltage generation circuits 16_1 to 16_4 shown in FIG. 2 have a function of generating back gate voltages VBG_1 to VBG_4 that are supplied to the back gates of the transistors 37 in the memory cells 32 included in the element layers 30_1 to 30_4.
  • the voltage generation circuits 16_1 to 16_4 may be circuits that generate a desired back gate voltage by combining a reference voltage generation circuit and a step-down (or step-up) charge pump.
  • the back gate voltages VBG_1 to VBG_4 generated by the voltage generation circuits 16_1 to 16_4 are generated according to changes in electrical characteristics due to temperature changes in the element layers 30_1 to 30_4. For example, when the element layer 20 is at a high temperature due to driving of the arithmetic circuit 23, the lower element layer 30_1 is at a high temperature equivalent to that of the element layer 20, and the upper element layer 30_4 is located away from the element layer 20. , the temperature is lower than that of the element layer 30_1. That is, the back gate voltages VBG_1 to VBG_4 are generated so as to reduce variations in electrical characteristics that occur depending on the temperature gradient of the element layers 30_1 to 30_4 that occurs depending on the temperature of the element layer 20.
  • the temperature detection circuit 15 and the plurality of voltages are The voltage control circuit 21 having the generation circuits 16_1 to 16_4 applies a back gate voltage of VBG_1 to the back gate of the transistor 37 included in the element layer 30_1 in the lower layer, and applies a back gate voltage of VBG_1 to the back gate of the transistor 37 included in the element layer 30_4 in the upper layer.
  • a back gate voltage of VBG_4 (>VBG_1) can be applied to the gate and controlled to reduce variations in electrical characteristics.
  • the back gate voltages VBG_1 to VBG_4 are preferably supplied to the transistors 37 of each element layer so that VBG_4>VBG_3>VBG_2>VBG_1.
  • the electrical characteristics of the transistor 37 in the upper element layer 30_4 can be brought close to the electrical characteristics of the transistor 37 in the lower element layer 30_1, thereby reducing variations in electrical characteristics. Can be done.
  • examples of metal oxides that can be applied to OS transistors include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide has two or three selected from indium, element M, and zinc.
  • Element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • an oxide also referred to as IAGZO
  • IAGZO indium (In), aluminum (Al), gallium (Ga), and zinc (Zn).
  • oxide also referred to as IGZTO
  • IGZTO oxide containing indium (In), gallium (Ga), zinc (Zn), and tin (Sn).
  • the metal oxide applied to the OS transistor may have two or more metal oxide layers having different compositions.
  • a first metal oxide layer having a composition of In:M:Zn 1:3:4 [atomic ratio] or a composition close to that, and In:M:Zn provided on the first metal oxide layer.
  • a laminated structure with a second metal oxide layer having an atomic ratio of 1:1:1 or a composition close to this can be suitably used.
  • a laminated structure of one selected from indium oxide, indium gallium oxide, and IGZO and one selected from IAZO, IAGZO, and ITZO may be used.
  • the metal oxide used in the OS transistor preferably has crystallinity.
  • the oxide semiconductor having crystallinity include CAAC (c-axis-aligned crystalline)-OS, nc (nanocrystalline)-OS, and the like. When an oxide semiconductor with crystallinity is used, a highly reliable semiconductor device can be provided.
  • OS transistors operate stably even in high-temperature environments and have little variation in characteristics.
  • the off-state current hardly increases even in a high-temperature environment.
  • the off-state current hardly increases even under an environmental temperature of room temperature or higher and 200° C. or lower.
  • the on-state current is less likely to decrease even in a high-temperature environment. Therefore, a memory cell including an OS transistor operates stably even in a high-temperature environment and has high reliability.
  • FIG. 3A shows the Id-Vg characteristics of the OS transistor (OS-FET).
  • FIG. 3B shows the Id-Vg characteristics of a Si transistor (Si-FET). Note that both FIGS. 3A and 3B show Id-Vg characteristics of an n-channel transistor.
  • the Id-Vg characteristic indicates a change in drain current (Id) with respect to a change in gate voltage (Vg).
  • the horizontal axes in FIGS. 3A and 3B indicate Vg on a linear scale.
  • the vertical axis of FIG. 3A and FIG. 3B shows Id on a log scale.
  • the off-state current of the OS transistor does not easily increase even when operating at high temperatures. Further, in the OS transistor, Vth shifts in the negative direction as the operating temperature rises, and the on-current at the operating voltage VG increases as the operating temperature rises. On the other hand, as shown in FIG. 3B, the off-state current of a Si transistor increases as the operating temperature increases. Further, in the Si transistor, Vth shifts in the positive direction as the operating temperature rises, and the on-current at the operating voltage VG decreases as the operating temperature rises.
  • an OS transistor as the transistor 37 included in the stacked element layer 30
  • a low off-state current can be achieved even in high-temperature operation. Even when operating at high temperatures, the power consumption of the entire semiconductor device including the transistor 37 can be reduced.
  • FIG. 4A is a diagram showing the relationship of the on-current Ion (drain current Id flowing at the operating voltage VG) with respect to temperature change, based on the temperature change of the Id-Vg characteristic of the OS transistor shown in FIG. 3A. As shown in FIG. 4A, since the on-current Ion differs depending on the temperature, the electrical characteristics change due to the temperature change in the element layers 30_1 to 30_4 described above.
  • the voltage control circuit 21 described above is supplied to the back gate of the transistor 37 in the memory cell 32 included in the element layers 30_1 to 30_4 so as to reduce changes in electrical characteristics due to changes in electrical characteristics due to temperature changes in the element layers 30_1 to 30_4.
  • the back gate voltages VBG_1 to VBG_4 are generated. Specifically, as illustrated in FIG. 4B, when the temperature distribution of the element layers 30_1 to 30_4 is higher in the lower layers, the back gate voltages VBG_1 to VBG_4 are set to lower voltages in the lower layers.
  • FIG. 6 shows an example of an integrated circuit (referred to as an IC chip) having the semiconductor device 10 described above.
  • the semiconductor device 10 can be made into one IC chip by mounting a plurality of element layers on a package substrate.
  • FIG. 6 shows an example of the configuration.
  • a schematic cross-sectional view of the IC chip 100 shown in FIG. 6 is a semiconductor device having an element layer 20 serving as a base die on a package substrate 101, and in which four element layers 30_1 to 30_4 are stacked on the element layer 20, as an example. 10 is illustrated.
  • the package substrate 101 is provided with a solder ball 102 for connecting the IC chip 100 to a printed circuit board, etc.
  • the electrode 39 for connecting the element layer 20 and the element layers 30_1 to 30_4 is a transistor 49 which is a Si transistor. Alternatively, it can be provided in the process of manufacturing the transistor 37, which is an OS transistor.
  • connection between the element layer 20 having the transistor 49 and the element layers 30_1 to 30_4 having the transistor 37 is achieved by a technique using a through electrode such as TSV (Through Silicon Via) or by direct Cu-Cu.
  • TSV Through Silicon Via
  • a monolithic configuration can be achieved without using bonding techniques.
  • the element layers 30_1 to 30_4 on the element layer 20 can have a structure in which wiring provided together with the transistors 37 included in the element layers 30_1 to 30_4 is used as an electrode 39 for connecting to an upper or lower element layer.
  • the spacing between the wirings provided together with the transistor 37 can be finely processed compared to the through electrodes used in TSV or Cu-Cu direct bonding technology. Therefore, in the configuration of the semiconductor device 10 shown in FIG. 6, the number of electrodes for connection to the upper or lower element layer can be increased. Therefore, the number of wiring lines (the number of signal lines) between the memory circuit having memory cells provided in the element layers 30_1 to 30_4 and the arithmetic circuit 23 provided in the element layer 20 can be increased. In other words, the number of channels between the arithmetic circuit and the memory circuit can be increased. Therefore, the amount of signal transfer (bandwidth) transmitted and received between the element layer 20 and the element layer 30 can be expanded. By expanding the bandwidth, the amount of data transferred per unit time can be increased.
  • FIG. 7A is a schematic perspective view of a semiconductor device for explaining a configuration example different from the semiconductor device of one embodiment of the present invention described in FIG. 1A.
  • the semiconductor device 10A shown in FIG. 7A includes an element layer 20 and a plurality of element layers (eg, element layers 30_1 to 30_4 in FIG. 7A).
  • FIG. 7B is a perspective view showing the element layer 20 and a plurality of element layers 30_1 to 30_4 separated from each other in the configuration of FIG. 7A.
  • FIG. 8 is a block diagram for explaining the configuration shown in FIGS. 7A and 7B. Note that in the following description of FIGS. 7A, 7B, and 8, parts that are common to the description of FIGS. 1A, 1B, and 2 will be designated by common reference numerals, and the description thereof will be omitted.
  • each of the element layers 30_1 to 30_4 includes a temperature detection circuit 15 and a voltage generation circuit 16. be.
  • each element layer 30 has a temperature detection circuit 15 and a voltage generation circuit 16.
  • the voltage generation circuit 16 may be provided in the element layer 20.
  • temperature detection circuits 15_1 to 15_4 provided for each layer have a function of outputting signals T 30_1 to T 30_4 according to the temperatures of element layers 30_1 to 30_4.
  • the temperature detection circuits 15_1 to 15_4 each include a temperature sensor including an OS transistor, for example.
  • the voltage generation circuits 16_1 to 16_4 provided in each layer are configured such that the transistors 37 provided in the same layer respond to changes in electrical characteristics due to temperature changes in the element layers 30_1 to 30_4.
  • the back gate voltages VBG_1 to VBG_4 having the following values are generated.
  • the back gate voltages VBG_1 to VBG_4 generated by the voltage generation circuits 16_1 to 16_4 are generated according to changes in electrical characteristics due to temperature changes in the element layers 30_1 to 30_4. For example, when the element layer 20 is at a high temperature due to driving of the arithmetic circuit 23, the lower element layer 30_1 is at a high temperature equivalent to that of the element layer 20, and the upper element layer 30_4 is located away from the element layer 20. , the temperature is lower than that of the element layer 30_1. That is, the back gate voltages VBG_1 to VBG_4 are generated so as to reduce variations in electrical characteristics that occur depending on the temperature gradient of the element layers 30_1 to 30_4 that occurs depending on the temperature of the element layer 20.
  • a back gate voltage of VBG_1 is applied to the back gate of the transistor 37 included in the element layer 30_1 in the lower layer, and the back gate voltage of VBG_1 is applied to the back gate of the transistor 37 included in the element layer 30_4 in the upper layer.
  • VBG_4 higher voltage
  • the back gate voltages VBG_1 to VBG_4 are preferably supplied to the transistors 37 in each element layer so that VBG_4>VBG_3>VBG_2>VBG_1.
  • FIG. 9A shows a configuration example of the temperature detection circuit 15 including transistors 18A and 18B, which are OS transistors.
  • a potential of V1 is applied to the gate and drain of the transistor 18A, and 0V is applied to the gate of the transistor 18B.
  • the source and drain of the transistor 18A are in a conductive state (on), and the source and drain of the transistor 18B are in a non-conductive state (off).
  • the potential of the output VOUT increases from 0V to V1 (>0V) when the transistor 18A becomes conductive. This potential rise stops at V1-VTH, where the threshold voltage of the transistor 18A is VTH.
  • Temperature detection is performed using the fact that the threshold voltage VTH of the transistor 18A varies depending on the temperature. Since the output VOUT is a value including VTH, the output can be made in accordance with the temperature. Note that the output VOUT can be reset (0V) by setting the gate of the transistor 18B to V1 and turning on the transistor 18B. The output VOUT can be output as a digital signal via an analog-to-digital conversion circuit.
  • FIG. 9B shows a configuration example of a temperature detection circuit 15A configured with a transistor 18A, which is an OS transistor, and a constant current source 19. Constant current source 19 can be configured with an OS transistor.
  • temperature detection is performed using the fact that the threshold voltage VTH of the transistor 18A varies depending on the temperature. Since the output VOUT is a value including VTH, the output can be made in accordance with the temperature.
  • the voltage generation circuit 16 includes a logic circuit 34, a plurality of buffers (BF1 to BF4 are illustrated in FIG. 9C), and a plurality of capacitive elements (C1, C2, C4, and C8 are illustrated in FIG. 9C).
  • the logic circuit 34 has a function of supplying voltage to the buffers BF1 to BF4 based on the output signal (temperature information) supplied from the temperature detection circuit 15. For example, the serial signal supplied from the temperature detection circuit 15 is converted into a parallel signal and supplied to the buffers BF1 to BF4.
  • One electrode of the capacitive element C1 is connected to the output of the buffer BF1, and the other electrode is connected to the wiring that supplies the back gate voltage VBG to the back gate of the transistor 37.
  • One electrode of the capacitive element C2 is connected to the output of the buffer BF2, and the other electrode is connected to the wiring that supplies the back gate voltage VBG to the back gate of the transistor 37.
  • One electrode of the capacitive element C4 is connected to the output of the buffer BF3, and the other electrode is connected to a wiring that supplies the back gate voltage VBG to the back gate of the transistor 37.
  • One electrode of the capacitive element C8 is connected to the output of the buffer BF4, and the other electrode is connected to a wiring that supplies the back gate voltage VBG to the back gate of the transistor 37.
  • the voltage applied to the wiring that supplies the back gate voltage VBG from the voltage generation circuit 16 to the back gate of the transistor 37 is determined by the combined capacitance of the capacitive element C1, capacitive element C2, capacitive element C4, and capacitive element C8, and the back gate voltage VBG. is determined by the ratio of parasitic capacitances generated in the wiring that supplies the back gate of the transistor 37. It is preferable that the capacitance value of the capacitive element C1 is sufficiently larger than the capacitance value of the parasitic capacitance. Specifically, the capacitance value of the capacitive element C1 is preferably 5 times or more, more preferably 10 times or more, the capacitance value of the parasitic capacitance. In this way, by arranging the temperature detection circuit 15 and the voltage generation circuit 16 in each element layer having the memory cells 32, the back gate voltage VBG can be changed in accordance with the temperature change in each element layer.
  • the configuration of the voltage generation circuit 16 is not limited to the configuration illustrated in FIG. 9C, and other configurations may be used. For example, a configuration using a charge pump circuit or the like may be used.
  • the voltage holding circuit 35 has a function of turning on the transistor 36 and supplying the voltage VBG0 generated by the voltage generating circuit 16 to the wiring that supplies the back gate voltage VBG to the back gate of the transistor 37. Assuming that the threshold voltage of the transistor 36 is Vth1, it is preferable to apply a voltage equal to or higher than VBG0+Vth1 to the gate of the transistor 36 when turning on the transistor 36. Further, the voltage holding circuit 35 has a function of turning off the transistor 36 and holding the voltage of the wiring that supplies the back gate voltage VBG to the back gate of the transistor 37. By adopting a configuration in which the back gate voltage VBG is held, the voltage generation circuit 16 can be stopped intermittently, and power consumption can be reduced.
  • transistor 36 When supplying a negative potential as the voltage VBG0, a transistor having a first gate and a second gate may be used as the transistor 36, and the first gate and the second gate may be connected to the second terminal (see FIG. 10B).
  • transistor 36A can function as a diode.
  • the negative potential written in the wiring that supplies the back gate voltage VBG to the back gate of the transistor 37 can be held.
  • the channel length of the transistor 36A is preferably longer than the channel length of the transistor 37.
  • the channel length of the transistor 36A is 1 ⁇ m or more, more preferably 3 ⁇ m or more, still more preferably 5 ⁇ m or more, and still more preferably 10 ⁇ m or more.
  • the transistor 36A can have a high breakdown voltage between the source and drain. It is preferable that the withstand voltage between the source and drain of the transistor 36A is high because even if the voltage generated by the voltage generation circuit 16 is a high voltage, connection with the transistor 37 can be facilitated.
  • the OS transistor has a small cutoff current and a high breakdown voltage between the source and drain.
  • the voltage holding circuit 35 can have the configuration of the voltage holding circuits 35B and 35C as shown in FIGS. 10C and 10D.
  • 10C and 10D illustrate a configuration in which a voltage holding circuit is formed using a plurality of transistors 36B and 36C connected in series.
  • FIG. 11E shows another configuration example of a 3T type gain cell.
  • the memory cell 32D shown in FIG. 11E differs from the memory cell 32A shown in FIG. 11B in that the read transistor and the selection transistor are configured with OS transistors that do not have back gates.
  • Embodiment 2 In this embodiment mode, a data potential held in a memory cell is amplified between element layers having stacked memory cells in a structure in which a DOSRAM is applied as a memory cell included in the semiconductor device described in the above embodiment mode.
  • a configuration example in which an element layer having an amplifier circuit having an output function is provided will be described.
  • FIG. 12 shows an example in which the element layers 30[1] to 30[m] have a plurality of memory cells 32 arranged in a matrix of m rows and n columns (m and n are integers of 2 or more). . Further, the amplifier circuit 51 is provided for each wiring BL functioning as a bit line, for example. FIG. 12 shows an example in which a plurality of amplifier circuits 51 (amplifier circuits 51[1] to 51[n]) are provided corresponding to n wires BL.
  • the element layers 30[1] to 30[m] include m wirings WL extending in the row direction, m wirings PL extending in the row direction, and n wirings extending in the column direction.
  • a wiring BL is provided.
  • the wiring WL provided in the first (first row) is referred to as wiring WL[1]
  • the wiring WL provided in m-th (m-th row) is referred to as wiring WL[m].
  • the first wiring PL (first row) is designated as wiring PL[1]
  • the mth wiring PL (mth row) is designated as wiring PL[m].
  • the wiring BL provided in the first (first column) is referred to as wiring BL[1]
  • the wiring BL provided in the nth (nth column) is referred to as wiring BL[n].
  • the amplifier circuit 51 has a function of amplifying the data potential held in the memory cell 32 and outputting it to the sense amplifier 66 included in the element layer 20 via a wiring GBL (not shown), which will be described later. With this configuration, a slight potential difference in the wiring BL can be amplified when reading data.
  • the wiring GBL can be arranged in a direction perpendicular to the surface of the substrate on which the element layer 20 is provided.
  • the wiring BL is provided in contact with the semiconductor layer of the transistor included in the memory cell 32.
  • the wiring BL is provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the memory cell 32.
  • the wiring BL is provided in contact with a conductor provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the memory cell 32.
  • the wiring BL can be said to be a wiring for vertically connecting one of the sources and drains of the transistors included in the memory cells 32 in each layer of the element layer 30 and the amplifier circuit 51.
  • the amplifier circuit 51 is formed of an OS transistor like the transistor included in the memory cell 32 of a DOSRAM, and can be freely mounted on a circuit using Si transistors in the same way as the element layers 30 [1] to 30 [m]. Since it can be arranged, integration can be easily performed. By using the configuration in which the signal is amplified by the amplifier circuit 51, circuits such as the sense amplifier 66, which is a subsequent circuit, can be downsized, so that the semiconductor device 10D can be downsized.
  • each circuit, each signal, and each voltage can be removed or removed as necessary. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signal PON1 and signal PON2 are power gating control signals. Note that the signal PON1 and the signal PON2 may be generated by the control circuit 73.
  • the drive circuit 61 is a circuit for writing and reading data to and from the memory cells 32. Further, the drive circuit 61 is a circuit that outputs various signals for controlling the amplifier circuit 51.
  • the drive circuit 61 includes a row decoder 62, a column decoder 64, a row driver 63, a column driver 65, an input circuit 67, and an output circuit 68. Output Cir.) and a sense amplifier 66.
  • the row decoder 62 and column decoder 64 have the function of decoding signal ADDR.
  • the row decoder 62 is a circuit for specifying a row to be accessed
  • the column decoder 64 is a circuit for specifying a column to be accessed.
  • the row driver 63 has a function of selecting the wiring WL specified by the row decoder 62.
  • the column driver 65 has a function of writing data into the memory cell 32, a function of reading data from the memory cell 32, a function of holding the read data, and the like.
  • the input circuit 67 has a function of holding the signal WDA.
  • the data held by the input circuit 67 is output to the column driver 65.
  • the output data of the input circuit 67 is the data (Din) to be written into the memory cell 32.
  • the data (Dout) read from the memory cell 32 by the column driver 65 is output to the output circuit 68.
  • the output circuit 68 has a function of holding Dout. Further, the output circuit 68 has a function of outputting Dout to the outside of the semiconductor device 10D. Data output from output circuit 68 is signal RDA.
  • the PSW 71 has a function of controlling the supply of VDD to the peripheral circuit 22.
  • the PSW 72 has a function of controlling the supply of VHM to the row driver 63.
  • the high power supply voltage of the semiconductor device 10D is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to bring the word line to a high level, and is higher than VDD.
  • the signal PON1 controls on/off of the PSW 71
  • the signal PON2 controls the on/off of the PSW 72.
  • the number of power domains to which VDD is supplied in the peripheral circuit 22 is one, but the number may be plural. In this case, a power switch may be provided for each power domain.
  • the element layer 30 provided as the first layer is shown as an element layer 30[1]
  • the element layer 30 provided as the second layer is shown as an element layer 30[2]
  • the element layer 30 provided as the fifth layer is shown as an element layer 30[2].
  • the element layer 30 is shown as an element layer 30[5].
  • wiring WL, wiring PL, and wiring CL provided extending in the X direction, and wiring BL provided extending in the Z direction (direction perpendicular to the surface of the substrate on which the drive circuit is provided) are illustrated. There is. Note that, in order to make the drawing easier to read, some descriptions of the wiring WL and the wiring PL included in each of the element layers 30 are omitted.
  • FIG. 13B is a schematic diagram illustrating a configuration example of the amplifier circuit 51 connected to the wiring BL illustrated in FIG. 13A and the memory cell 32 included in the element layers 30[1] to 30[5] connected to the wiring BL. shows. Further, FIG. 13B illustrates a wiring GBL provided between the amplifier circuit 51 and the drive circuit 61. Note that a configuration in which a plurality of memory cells (memory cells 32) are connected to one wiring BL is also referred to as a "memory string.” Note that in the drawings, the wiring GBL may be illustrated with thick lines to improve visibility.
  • one of the source and drain of the transistor 37 is connected to the wiring BL.
  • the other of the source and drain of the transistor 37 is connected to one electrode of the capacitive element 38.
  • the other electrode of the capacitive element 38 is connected to the wiring PL.
  • the gate of the transistor 37 is connected to the wiring WL.
  • the back gate of the transistor 37 is connected to the wiring CL.
  • FIG. 14A shows a schematic diagram of a semiconductor device 10D having an amplifier circuit 51 and a stacked element layer 70 having element layers 30[1] to 30[m] as repeating units. Note that although one wiring GBL is shown in FIG. 14A, the wiring GBL may be provided as appropriate depending on the number of amplifier circuits 51 provided in the element layer 50.
  • the wiring GBL is provided in contact with the semiconductor layer of the transistor included in the amplifier circuit 51.
  • the wiring GBL is provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the amplifier circuit 51.
  • the wiring GBL is provided in contact with a conductor provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the amplifier circuit 51.
  • the wiring GBL can be said to be a wiring for vertically connecting one of the source or drain of the transistor included in the amplifier circuit 51 in the element layer 50 and the element layer 20.
  • the laminated element layer 70 having the amplifier circuit 51 and the element layers 30 [1] to 30 [m] may be further laminated.
  • a semiconductor device 10D_A of one embodiment of the present invention can have element layers 70[1] to 70[p] (p is an integer of 2 or more) stacked as illustrated in FIG. 14B.
  • the wiring GBL is connected to the element layer 50 included in the stacked element layers 70.
  • the wiring GBL may be provided as appropriate depending on the number of amplifier circuits 51.
  • FIGS. 15C and 15D show a circuit diagram corresponding to the element layer 50 having the amplifier circuit 51 described in FIG. 12 etc., and a diagram illustrating a circuit block corresponding to the circuit diagram.
  • the amplifier circuit 51 having transistors 52 to 55 may be represented as a block of the amplifier circuit 51 in the drawings and the like.
  • the amplifier circuit 51 has a function of amplifying the potential of the wiring LBL and transmitting it to the wiring GBL. Further, by providing a correction period, the amplifier circuit 51 can perform an operation in which fluctuations in the threshold voltage of the transistor 52 are corrected.
  • the wiring GBL can be expressed as a wiring GBL functioning as a global bit line to distinguish it from other wiring functioning as a bit line.
  • signals WE, RE, and MUX are control signals for controlling the amplifier circuit 51.
  • the wiring SL is a wiring that provides a constant potential.
  • the precharge circuit 83 is composed of n-channel transistors 83_1 to 83_3, as shown in FIG. 16A.
  • the precharge circuit 83 is a circuit for precharging the wiring BL and the wiring BLB to an intermediate potential VPRE corresponding to the potential VDD/2 in response to the signal EQ.
  • the precharge circuit 84 is composed of p-channel transistors 84_1 to 84_3, as shown in FIG. 16A.
  • the precharge circuit 84 is a circuit for precharging the wiring BL and the wiring BLB to an intermediate potential VPRE corresponding to the potential VDD/2 in response to the signal EQB.
  • the sense amplifier 66 includes p-channel transistors 85_1 and 85_2 and n-channel transistors 85_3 and 85_4, which are connected to the wiring SAP or the wiring SAN.
  • the wiring SAP or the wiring SAN is a wiring that has a function of providing VDD or VSS.
  • Transistors 85_1 to 85_4 are transistors forming an inverter loop.
  • FIG. 16B shows a diagram illustrating a circuit block corresponding to the control circuit 81 described in FIG. 16A and the like. As illustrated in FIG. 16B, the control circuit 81 may be represented as a block in drawings or the like.
  • FIG. 17 is a circuit diagram for explaining an example of the operation of the semiconductor device 10D of FIG. 12.
  • FIG. 17 is illustrated using the circuit blocks described in FIGS. 15A to 15D, and FIGS. 16A and 16B.
  • the stacked element layer 70 including the element layer 30 [m] has a memory cell 32.
  • the memory cell 32 is connected to a pair of wiring LBL and wiring LBL_pre.
  • the memory cell 32 connected to the wiring LBL is a memory cell into which data is written or read.
  • the wiring LBL_pre is a local bit line that is precharged, and the memory cells 32 connected to the wiring LBL_pre continue to hold data.
  • the transistor 98 functions as a switch for switching the conduction state between the wiring GBL and the wiring SA_GBL on the control circuit 81 side. Transistor 98 is turned on or off by signal SW1.
  • the transistor 99 functions as a switch for switching the conduction state between the wiring GBLB and the wiring SA_GBLB on the control circuit 81 side. Transistor 99 is turned on or off by signal SW2.
  • the potential of the wiring WL is set to L level. Data is held in memory cell 32.
  • both the wirings SAP and SAN are set to VDD, the signals EQ and EQB are inverted, and both the wiring pair of the wiring SA_GBL and the wiring SA_GBLB and the wiring pair of the wiring GBL and the wiring GBLB are set to H level.
  • the wiring LBL_pre is precharged to an H level potential.
  • the signal MUX is set to L level.
  • the signal WE may also be set to low level.
  • both signal WE and signal RE are set to L level.
  • a potential corresponding to the threshold voltage of the transistor 52 is held in the wiring LBL and the wiring LBL_pre.
  • Signals EQ and EQB are inverted again and precharging is stopped. That is, the wiring pair of the wiring SA_GBL and the wiring SA_GBLB and the wiring pair of the wiring GBL and the wiring GBLB are in an electrically floating state.
  • the wiring WL is set to H level and charge sharing is performed.
  • the potential of the wiring LBL changes depending on the data written into the memory cell 32.
  • H level data is written to the memory cell 32
  • the potential of the wiring LBL increases, and when L level data is written to the memory cell 32, the potential of the wiring LBL decreases.
  • the wiring LBL_pre charge sharing is not performed by the operation of the wiring WL, so the potential does not change.
  • the signal RE is set to L level. Then, by applying power supply voltages (VDD, VSS) to the wirings SAP and SAN, the sense amplifier 66 is operated. By operating the sense amplifier 66, the potentials of the wiring pair of the wiring SA_GBL and the wiring SA_GBLB and the wiring pair of the wiring GBL and the wiring GBLB are determined.
  • VDD, VSS power supply voltages
  • the signal SW0 is set to the L level
  • the signal SW1 is set to the H level
  • the potentials of the wiring pair of the wiring GBL and the wiring GBLB are switched according to the read data. Specifically, when the data is at H level, the potentials of the wiring pair of wiring GBL and wiring GBLB are both switched to H level. Further, when the data is at L level, the potentials of the wiring pair of wiring GBL and wiring GBLB are both switched to L level.
  • a voltage corresponding to the logic of the read data can be written back into the memory cell 32.
  • the signal MUX, the wiring WL, and the signal WE are set to L level.
  • data can be refreshed according to the logic of the read data.
  • the semiconductor device 10 of one embodiment of the present invention has a structure in which element layers 30 having memory cells 32 are stacked. With this configuration, the wiring LBL can be shortened and the capacitance of the capacitive element 38 of the memory cell 32 can be reduced.
  • a semiconductor device uses an OS transistor with an extremely low off-state current as a transistor provided in the element layer 30.
  • the OS transistor can be provided in a stacked manner on the substrate on which the element layer 20 on which the Si transistor is provided is provided. Therefore, the same manufacturing process can be repeated in the vertical direction to reduce manufacturing costs.
  • the transistors forming the memory cell 32 are arranged not in a planar direction but in a vertical direction, so that memory density can be improved, and the semiconductor device can be miniaturized.
  • one embodiment of the present invention includes an element layer 50 having an amplifier circuit 51. Since the functional circuit connects the wiring LBL to the gate of the transistor 52, the transistor 52 can function as an amplifier. With this configuration, it is possible to amplify a slight potential difference in the wiring LBL during reading and drive the sense amplifier 66 using a Si transistor. Since circuits such as the sense amplifier 66 using Si transistors can be miniaturized, the semiconductor device can be miniaturized. Further, even if the capacitance of the capacitive element 38 included in the memory cell 32 is reduced, the memory cell 32 can be operated.
  • the NoffCPU can stop supplying power to circuits within the NoffCPU that do not need to operate, and put the circuits in a standby state. When the power supply is stopped and the circuit is in standby mode, no power is consumed. Therefore, NoffCPU can minimize power usage.
  • FIG. 19 shows a block diagram in which the CPU 41 and the memory circuit 48 are connected via a bus BUL.
  • the CPU 41 has a function of performing calculations for executing programs.
  • the CPU 41 shown in FIG. 19 indicates the CPU core 42.
  • Each CPU core 42 has a register section 43 and an arithmetic section 44.
  • the register section 43 includes a flip-flop 47 (Flip-flop).
  • the flip-flop 47 includes a scan flip-flop 45 and a backup circuit 46.
  • the memory circuit 48 shown in FIG. 19 includes a memory cell array 31 having memory cells 32, an amplifier circuit 51, and a drive circuit 61.
  • FIG. 20A shows an example of the circuit configuration of the flip-flop 47.
  • the scan flip-flop 45 has nodes D1, Q1, SD, SE, RT, CK, and a clock buffer circuit 45A.
  • the node D1 is a data input node
  • the node Q1 is a data output node
  • the node SD is an input node for scan test data.
  • Node SE is an input node for signal SCE.
  • Node CK is an input node for clock signal GCLK1.
  • Clock signal GCLK1 is input to clock buffer circuit 45A.
  • the analog switch of the scan flip-flop 45 is connected to nodes CK1 and CKB1 of the clock buffer circuit 45A.
  • Node RT is an input node for a reset signal.
  • Node SE is an input node for a scan enable signal.
  • the circuit configuration of the scan flip-flop 45 is not limited to that shown in FIG. 20A. Flip-flops available in standard circuit libraries can be applied.
  • the backup circuit 46 includes nodes SD_IN, SN11, transistors M11 to M13, and a capacitor C11.
  • the node SD_IN is an input node for scan test data, and is connected to the node Q1 of the scan flip-flop 45.
  • Node SN11 is a holding node of backup circuit 46.
  • Capacitor C11 is a holding capacitor for holding the voltage of node SN11.
  • Transistor M11 controls the conduction state between node Q1 and node SN11.
  • Transistor M12 controls the conduction state between node SN11 and node SD.
  • Transistor M13 controls the conduction state between node SD_IN and node SD. On/off of transistors M11 and M13 is controlled by signal BKH, and on/off of transistor M12 is controlled by signal RCH.
  • the transistors M11 to M13 are OS transistors like the transistors included in the memory cell 32 and the amplifier circuit 51.
  • the transistors M11 to M13 are shown having back gates. An example is shown in which the back gates of the transistors M11 to M13 are connected to a power supply line that supplies voltage VBG1.
  • the transistors M11 and M12 are OS transistors.
  • the backup circuit 46 has nonvolatile characteristics because the OS transistor has an extremely small off-state current, which suppresses a voltage drop at the node SN11, and consumes almost no power to hold data. Since data is rewritten by charging and discharging the capacitor C11, the backup circuit 46 has no restrictions on the number of rewrites in principle and can write and read data with low energy.
  • the backup circuit 46 Since the backup circuit 46 has a very small number of elements compared to the scan flip-flop 45, there is no need to change the circuit configuration and layout of the scan flip-flop 45 in order to stack the backup circuit 46. In other words, the backup circuit 46 is a highly versatile backup circuit. Further, since the backup circuit 46 can be provided so as to overlap the area where the scan flip-flop 45 is formed, even if the backup circuit 46 is incorporated, the area overhead of the flip-flop 47 can be made zero. Therefore, by providing the backup circuit 46 in the flip-flop 47, power gating of the CPU core 42 becomes possible. Since less energy is required for power gating, it is possible to power gating the CPU core 42 with high efficiency.
  • the backup circuit 46 By providing the backup circuit 46, parasitic capacitance due to the transistor M11 is added to the node Q1, but since it is small compared to the parasitic capacitance due to the logic circuit connected to the node Q1, the operation of the scan flip-flop 45 is affected. There is no impact. In other words, even if the backup circuit 46 is provided, the performance of the flip-flop 47 does not substantially deteriorate.
  • a clock gating state for example, a clock gating state, a power gating state, or a hibernation state can be set. For example, when transitioning from the normal operating state to the clock gating state, the supply of the clock signal GCLK1 is stopped.
  • the CPU 41 and the memory circuit 48 shown in FIG. 19 use the transistors included in the backup circuit 46, the amplifier circuit 51, and the memory cell 32 as OS transistors, so that the CPU 41 and the memory circuit 48 shown in FIG. A layer having an OS transistor can be laminated and provided in the MOS transistor.
  • FIG. 21A is a cross-sectional schematic diagram in which a layer having a Si transistor and a layer having an OS transistor are laminated, and is a diagram schematically representing the arrangement of the structure shown in FIG. 19.
  • a layer SIL having a Si transistor and a layer OSL having an OS transistor are stacked in the z direction.
  • the layer OSL having an OS transistor can be provided by laminating a plurality of layers having OS transistors, and for example, the above-described element layer 50 and element layer 30 are illustrated. Note that a wiring layer or the like can be provided as appropriate between each layer having transistors.
  • an element layer 50 having a backup circuit 46 included in the CPU 41 and an amplifier circuit 51 included in the memory circuit 48 is provided on a layer SIL in which a SiCMOS circuit can be provided, and a memory cell 32 is provided thereon. It is possible to have a structure in which the element layers 30 having the above elements are stacked. In other words, it is possible to have a configuration in which a memory circuit 48 such as a DOSRAM is monolithically stacked on top of the CPU 41 (on-chip memory). By using an on-chip memory configuration, it is possible to speed up the operation of the interface between the CPU and the memory.
  • connection wiring etc.
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • FIG. 22 shows a part of the cross-sectional structure of the semiconductor device.
  • the semiconductor device shown in FIG. 22 includes a transistor 550, a transistor 500, and a capacitor 600.
  • 23A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 23B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 23C is a cross-sectional view of the transistor 550 in the channel width direction.
  • the transistor 500 corresponds to the Si transistor described in the above embodiment mode
  • the transistor 550 corresponds to an OS transistor.
  • the transistor 550 As shown in FIG. 23C, in the transistor 550, the upper surface of the semiconductor region 313 and the side surfaces in the channel width direction are covered with a conductor 316 via an insulator 315. In this way, by making the transistor 550 a Fin type transistor, the effective channel width increases, so that the on-characteristics of the transistor 550 can be improved. Further, since the contribution of the electric field of the gate electrode can be increased, the off-state characteristics of the transistor 550 can be improved.
  • a semiconductor such as a silicon-based semiconductor be included in the region where a channel is formed in the semiconductor region 313, the region in the vicinity thereof, the low resistance region 314a serving as a source region or a drain region, and the low resistance region 314b.
  • it contains crystalline silicon.
  • it may be formed of a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a structure using silicon may be used in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 550 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • the low resistance region 314a and the low resistance region 314b are made of an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. Contains elements that
  • the conductor 316 that functions as a gate electrode is made of a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • conductive materials such as metal oxide materials or metal oxide materials.
  • silicon nitride formed by a CVD method can be used, for example.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the dielectric constant of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the dielectric constant of the insulator 324.
  • a capacitor 600 or a conductor 328 connected to the transistor 500, a conductor 330, and the like are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or a wiring a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used in a single layer or in a stacked manner. be able to. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferable to use a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • the conductor 356 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 350 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are stacked in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or wiring. Note that the conductor 366 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 386 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 380 having hydrogen barrier properties.
  • a film having barrier properties that prevents hydrogen, impurities, etc. from diffusing from the substrate 311 or the region where the transistor 550 is provided to the region where the transistor 500 is provided is used. It is preferable. Therefore, the same material as the insulator 324 can be used.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Furthermore, by using materials with relatively low dielectric constants as these insulators, parasitic capacitance occurring between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the conductor 518 in the region in contact with the insulator 510 and the insulator 514 is a conductor having barrier properties against oxygen, hydrogen, and water.
  • the transistor 550 and the transistor 500 can be separated by a layer having barrier properties against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 550 to the transistor 500 can be suppressed.
  • the transistor 500 includes a conductor 503 disposed to be embedded in an insulator 514 and an insulator 516, and an insulator 520 disposed over the insulator 516 and the conductor 503. , an insulator 522 disposed on the insulator 520, an insulator 524 disposed on the insulator 522, an oxide 530a disposed on the insulator 524, and an oxide 530a disposed on the oxide 530a.
  • the insulator 580 has an overlapping opening formed therein, an insulator 545 placed on the bottom and side surfaces of the opening, and a conductor 560 placed on the surface where the insulator 545 is formed.
  • an insulator 544 be disposed between the oxide 530a, the oxide 530b, the conductor 542a, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 545, and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • an insulator 574 is preferably disposed over the insulator 580, the conductor 560, and the insulator 545.
  • oxide 530a and the oxide 530b may be collectively referred to as the oxide 530.
  • the transistor 500 shows a structure in which two layers, an oxide 530a and an oxide 530b, are stacked in a region where a channel is formed and in the vicinity thereof, the present invention is not limited to this.
  • a single layer of the oxide 530b or a stacked structure of three or more layers may be used.
  • the conductor 560 is shown as having a two-layer stacked structure, but the present invention is not limited to this.
  • the conductor 560 may have a single layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 22 and 23A is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, etc.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of conductor 560, conductor 542a, and conductor 542b is selected in a self-aligned manner with respect to the opening in insulator 580. That is, in the transistor 500, the gate electrode can be disposed between the source electrode and the drain electrode in a self-aligned manner. Therefore, since the conductor 560 can be formed without providing a margin for alignment, the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of semiconductor devices can be achieved.
  • the conductor 560 is formed in a self-aligned manner in the region between the conductor 542a and the conductor 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and the transistor 500 can have high frequency characteristics.
  • the conductor 560 may function as a first gate (also referred to as top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when no negative potential is applied.
  • the conductor 503 is arranged to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel formation region formed in the oxide 530. Can be done.
  • the channel formation region can be electrically surrounded.
  • the S-channel structure is a structure that electrically surrounds the channel formation region, it is substantially equivalent to a GAA (Gate All Around) structure or an LGAA (Lateral Gate All Around) structure. You can say that.
  • the channel formation region formed at or near the interface between the oxide 530 and the gate insulator can be formed in the entire bulk of the oxide 530. can. Therefore, it is possible to improve the current density flowing through the transistor, and thus it is expected that the on-state current of the transistor or the field effect mobility of the transistor will be increased.
  • the conductor 503 has the same configuration as the conductor 518, and a conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and a conductor 503a is formed on the conductor 503a so as to fill the opening.
  • a conductor 503b is formed. Note that although the transistor 500 has a structure in which the conductor 503a and the conductor 503b are stacked, the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure of three or more layers.
  • a conductive material as the conductor 503a, which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are difficult to pass through).
  • a conductive material that has a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms, oxygen molecules, etc.
  • the function of suppressing the diffusion of impurities or oxygen refers to the function of suppressing the diffusion of any one or all of the impurities or the oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing oxygen diffusion, it is possible to suppress the conductivity from decreasing due to oxidation of the conductor 503b.
  • the conductor 503 also serves as a wiring
  • the conductor 503 is illustrated as a stack of the conductor 503a and the conductor 503b in this embodiment, the conductor 503 may have a single-layer structure.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other and subjected to one or more of heat treatment, microwave treatment, and RF treatment. By performing this treatment, water or hydrogen in the oxide 530 can be removed.
  • a reaction occurs in which the bond of VoH is broken, or in other words, a reaction “V O H ⁇ Vo+H” occurs, resulting in dehydrogenation.
  • a part of the hydrogen generated at this time may combine with oxygen and be removed from the oxide 530 or the insulator near the oxide 530 as H 2 O. Further, some of the hydrogen may be gettered to the conductors 542a and 542b.
  • the microwave processing it is preferable to use, for example, an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • a gas containing oxygen and using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the microwave treatment may be performed at a pressure of 133 Pa or higher, preferably 200 Pa or higher, and more preferably 400 Pa or higher.
  • the gas introduced into the apparatus for performing microwave processing for example, oxygen and argon are used, and the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 50% or less, preferably 10% or more. % or less.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to compensate for the desorbed oxygen after heat treatment in a nitrogen gas or inert gas atmosphere. good.
  • heat treatment may be performed continuously in an atmosphere of nitrogen gas or inert gas.
  • the oxygen vacancies in the oxide 530 can be repaired by the supplied oxygen, or in other words, the reaction "Vo+O ⁇ null" can be promoted. Further, by reacting the supplied oxygen with the hydrogen remaining in the oxide 530, the hydrogen can be removed as H 2 O (dehydrated). This can suppress hydrogen remaining in the oxide 530 from recombining with oxygen vacancies and forming V OH .
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atoms, oxygen molecules, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atoms, oxygen molecules, etc.
  • the insulator 522 is made of, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba,Sr)TiO 3 (BST) in a single layer or in a stacked layer. As transistors become smaller and more highly integrated, problems such as off-current may occur due to thinning of gate insulating films. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba,Sr)TiO 3 (BST)
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material that has the function of suppressing the diffusion of impurities and oxygen (the oxygen is difficult to permeate).
  • the insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 or the incorporation of impurities such as hydrogen into the oxide 530 from the periphery of the transistor 500. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • the insulator 520 having a stacked layer structure that is thermally stable and has a high dielectric constant can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are illustrated as the second gate insulating film having a three-layer stacked structure;
  • the insulating film may have a single layer, two layers, or a stacked structure of four or more layers.
  • the structure is not limited to a laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the transistor 500 uses a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel formation region.
  • the metal oxide that functions as an oxide semiconductor may be formed by a sputtering method or by an ALD (Atomic Layer Deposition) method. Note that a metal oxide that functions as an oxide semiconductor will be described in detail in other embodiments.
  • the oxide 530 can suppress diffusion of impurities from a component formed below the oxide 530a to the oxide 530b.
  • the oxide 530 preferably has a structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M among the constituent elements is larger than the atomic ratio of the element M among the constituent elements in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the energy at the bottom of the conduction band of the oxide 530a is higher than the energy at the bottom of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b changes continuously or forms a continuous junction.
  • the oxide 530a and the oxide 530b having a common element other than oxygen (main component) a mixed layer with a low defect level density can be formed.
  • the oxide 530b is an In-Ga-Zn oxide
  • an In-Ga-Zn oxide, a Ga-Zn oxide, a gallium oxide, or the like may be used as the oxide 530a.
  • the main path of carriers is the oxide 530b.
  • the oxide 530a the above structure, the density of defect levels at the interface between the oxide 530a and the oxide 530b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b functioning as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium. It is preferable to use a metal element selected from , iridium, strontium, and lanthanum, an alloy containing the above-mentioned metal elements, or an alloy that is a combination of the above-mentioned metal elements.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a metal nitride film such as tantalum nitride is preferable because it has barrier properties against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as having a single layer structure, but they may have a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be laminated.
  • a titanium film and an aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a two-layer structure in which a copper film is laminated on a titanium film.
  • a two-layer structure in which copper films are laminated may be used.
  • a three-layer structure in which a titanium film or titanium nitride film is laminated, an aluminum film or a copper film is stacked on top of the titanium film or titanium nitride film, and a titanium film or titanium nitride film is further formed on top of the titanium film or titanium nitride film, a molybdenum film or
  • a molybdenum nitride film, an aluminum film or a copper film is laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or molybdenum nitride film is further formed thereon.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as low resistance regions at and near the interface between the oxide 530 and the conductor 542a (conductor 542b).
  • the region 543a functions as either a source region or a drain region
  • the region 543b functions as the other source region or drain region.
  • a channel formation region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced.
  • a metal compound layer containing a metal included in the conductor 542a (conductor 542b) and a component of the oxide 530 may be formed in the region 543a (region 543b). In such a case, the carrier concentration of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided to cover the conductor 542a and the conductor 542b, and suppresses oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided to cover the side surface of the oxide 530 and be in contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, etc. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used.
  • hafnium oxide aluminum
  • an oxide containing hafnium hafnium (hafnium aluminate) which are insulators containing oxides of one or both of aluminum and hafnium, as the insulator 544.
  • hafnium aluminate has higher heat resistance than hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize during heat treatment in a later step.
  • the conductor 542a and the conductor 542b are made of an oxidation-resistant material or a material whose conductivity does not significantly decrease even if it absorbs oxygen, the insulator 544 is not an essential component. It may be designed as appropriate depending on the desired transistor characteristics.
  • the insulator 545 functions as a first gate insulating film. Like the insulator 524 described above, the insulator 545 is preferably formed using an insulator that contains excess oxygen and releases oxygen when heated.
  • silicon oxide with excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and silicon oxide with vacancies. It is possible to use silicon oxide having the following properties. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 545 By providing an insulator containing excess oxygen as the insulator 545, oxygen can be effectively supplied from the insulator 545 to the channel formation region of the oxide 530b. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 545 is reduced.
  • the thickness of the insulator 545 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 545 and the conductor 560 in order to efficiently supply excess oxygen contained in the insulator 545 to the oxide 530.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 545 to the conductor 560.
  • diffusion of excess oxygen from the insulator 545 to the conductor 560 is suppressed.
  • a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 545 may have a laminated structure similarly to the second gate insulating film. As transistors become smaller and more highly integrated, problems such as off-current may occur due to the thinning of the gate insulating film. By forming a stacked structure using physically stable materials, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. Furthermore, a laminated structure that is thermally stable and has a high dielectric constant can be achieved.
  • the conductor 560 functioning as the first gate electrode is shown as having a two-layer structure in FIGS. 23A and 23B, it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 560a is a conductive material that has the function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • the material is used.
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b by a sputtering method, the electrical resistance value of the conductor 560a can be reduced and the conductor 560a can be made into a conductor. This can be called an OC (Oxide Conductor) electrode.
  • a conductive material containing tungsten, copper, or aluminum as a main component for the conductor 560b.
  • the conductor 560b also functions as a wiring, it is preferable to use a conductor with high conductivity.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • insulator 580 has regions of excess oxygen.
  • silicone, resin, or the like it is preferable to use silicone, resin, or the like.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide with vacancies are preferable because an excess oxygen region can be easily formed in a later step.
  • the opening of the insulator 580 is formed to overlap the region between the conductor 542a and the conductor 542b. Thereby, the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 545.
  • an excess oxygen region can be provided in the insulator 545 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • aluminum oxide has high barrier properties, and even if it is a thin film of 0.5 nm or more and 3.0 nm or less, it can suppress the diffusion of hydrogen and nitrogen. Therefore, aluminum oxide formed by sputtering can function as an oxygen supply source as well as a barrier film for impurities such as hydrogen.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 is preferably made of a substance that has barrier properties against oxygen, hydrogen, and the like. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • the insulator 582 is preferably made of a metal oxide such as aluminum oxide, hafnium oxide, tantalum oxide, or the like.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used for the insulator 586.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring connected to the capacitor 600, the transistor 500, or the transistor 550.
  • the conductor 546 and the conductor 548 can be provided using the same material as the conductor 328 and the conductor 330.
  • the transistor that can be used in the present invention is not limited to the transistor 500 shown in FIGS. 23A and 23B.
  • a transistor 500 having the structure shown in FIG. 24 may be used.
  • an insulator 555 is used, and the conductors 542a (conductors 542a1 and 542a2) and conductors 542b (conductors 542b1 and 542b2) have a stacked structure. This is different from the transistors shown in FIGS. 23A and 23B in this point.
  • the conductor 542a has a laminated structure of a conductor 542a1 and a conductor 542a2 on the conductor 542a
  • the conductor 542b has a laminated structure of a conductor 542b1 and a conductor 542b2 on the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 in contact with the oxide 530b are preferably conductors that are difficult to oxidize, such as metal nitride. Thereby, the conductor 542a and the conductor 542b can be prevented from being excessively oxidized by oxygen contained in the oxide 530b.
  • the conductor 542a2 and the conductor 542b2 have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the thickness of the conductor 542a2 and the conductor 542b2 be larger than the thickness of the conductor 542a1 and the conductor 542b1.
  • a conductor that can be used for the conductor 560b may be used. With the above structure, the resistance of the conductor 542a2 and the conductor 542b2 can be reduced.
  • tantalum nitride or titanium nitride can be used as the conductor 542a1 and the conductor 542b1, and tungsten can be used as the conductor 542a2 and the conductor 542b2.
  • openings are formed in an insulator 580 and an insulator 544, an insulator 555 is formed in contact with the sidewall of the opening, and a conductor 542a1 and a conductor 542b1 are separated using a mask. By doing so, it is formed.
  • the opening overlaps with a region between the conductor 542a2 and the conductor 542b2. Further, a portion of the conductor 542a1 and the conductor 542b1 are formed to protrude into the opening.
  • the insulator 555 contacts the top surface of the conductor 542a1, the top surface of the conductor 542b1, the side surface of the conductor 542a2, and the side surface of the conductor 542b2 within the opening. Further, the insulator 545 is in contact with the upper surface of the oxide 530 in a region between the conductor 542a1 and the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 and before forming the insulator 545 it is preferable to perform heat treatment in an atmosphere containing oxygen.
  • oxygen can be supplied to the oxide 530a and the oxide 530b, and oxygen vacancies can be reduced.
  • the insulator 555 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, excessive oxidation of the conductor 542a2 and the conductor 542b2 can be prevented.
  • the electrical characteristics and reliability of the transistor can be improved. Further, variations in electrical characteristics of a plurality of transistors formed over the same substrate can be suppressed.
  • the insulator 524 may be formed in an island shape.
  • the insulator 524 may be formed so that its side end portions approximately coincide with the oxide 530.
  • a conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 functions as a plug or a wiring connected to the transistor 500.
  • the conductor 610 functions as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film), etc. can be used.
  • Conductive materials such as indium tin oxide can also be applied.
  • the conductor 612 and the conductor 610 are shown as having a single-layer structure, but are not limited to this structure, and may have a laminated structure of two or more layers.
  • a conductor having barrier properties and a conductor having high adhesiveness to the conductor having high conductivity may be formed between a conductor having barrier properties and a conductor having high conductivity.
  • a conductor 620 is provided so as to overlap the conductor 610 with an insulator 630 in between.
  • the conductor 620 can be made of a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • low resistance metal materials such as Cu (copper) and Al (aluminum) may be used.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • Insulator 640 can be provided using the same material as insulator 320. Further, the insulator 640 may function as a flattening film that covers the uneven shape underneath.
  • Substrates that can be used in the semiconductor device of one embodiment of the present invention include glass substrates, quartz substrates, sapphire substrates, ceramic substrates, and metal substrates (for example, stainless steel substrates, substrates with stainless steel foil, tungsten substrates). , a substrate having a tungsten foil, etc.), a semiconductor substrate (such as a single crystal semiconductor substrate, a polycrystalline semiconductor substrate, or a compound semiconductor substrate), an SOI (Silicon on Insulator) substrate, and the like. Further, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
  • glass substrates include barium borosilicate glass, aluminosilicate glass, aluminoborosilicate glass, soda lime glass, and the like. Besides, crystallized glass or the like can be used.
  • transistors using semiconductor substrates, single crystal substrates, SOI substrates, etc.
  • the power consumption of the circuit can be reduced or the circuit can be highly integrated.
  • release layer for example, a structure in which an inorganic film of a tungsten film and a silicon oxide film is laminated, a structure in which an organic resin film such as polyimide is formed on a substrate, a silicon film containing hydrogen, etc. are used. be able to.
  • a semiconductor device may be formed on one substrate, and then transferred to another substrate.
  • substrates on which semiconductor devices are transferred include, in addition to the above-mentioned substrates on which transistors can be formed, paper substrates, cellophane substrates, aramid film substrates, polyimide film substrates, stone substrates, wood substrates, cloth substrates (natural Examples include fibers (silk, cotton, linen), synthetic fibers (nylon, polyurethane, polyester), recycled fibers (acetate, cupro, rayon, recycled polyester), leather substrates, rubber substrates, and the like.
  • fibers silk, cotton, linen
  • synthetic fibers rayon, polyurethane, polyester
  • recycled fibers acetate, cupro, rayon, recycled polyester
  • leather substrates rubber substrates, and the like.
  • the transistor 550 shown in FIG. 22 is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, etc.
  • the transistor 550 may have the same structure as the transistor 500.
  • a wiring layer including an interlayer film, wiring, plugs, etc. is provided between the drive circuit layer 701 and the memory layer 700, or between the k-th memory layer 700 and the (k+1)-th memory layer 700. You can leave it there.
  • the k-th storage layer 700 may be referred to as a storage layer 700[k]
  • the k+1-th storage layer 700 may be referred to as a storage layer 700[k+1].
  • k is an integer greater than or equal to 1 and less than or equal to N.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked and provided as interlayer films on the transistor 550. Further, a conductor 328 and the like are embedded in the insulator 320 and the insulator 322. Further, a conductor 330 and the like are embedded in the insulator 324 and the insulator 326. Note that the conductor 328 and the conductor 330 function as a contact plug or a wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape underneath.
  • the upper surface of the insulator 320 may be planarized by a planarization process using a CMP method or the like to improve flatness.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 357, an insulator 352, and an insulator 354 are sequentially stacked on an insulator 326 and a conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 357, and the insulator 352. The conductor 356 functions as a contact plug or wiring.
  • the insulator 514 included in the memory layer 700[1] is provided on the insulator 354. Further, a conductor 358 is embedded in the insulator 514 and the insulator 354. The conductor 358 functions as a contact plug or wiring. For example, the wiring BL and the transistor 550 are connected via a conductor 358, a conductor 356, a conductor 330, and the like.
  • FIG. 26A shows an example of the cross-sectional structure of the memory layer 700[k]. Further, FIG. 26B shows an equivalent circuit diagram of FIG. 26A. FIG. 26A shows an example in which two memory cells MC are connected to one wiring BL.
  • the memory cell MC shown in FIGS. 25 and 26A includes a transistor M1 and a capacitive element C.
  • the transistor 500 described in the above embodiment can be used as the transistor M1.
  • the transistor M1 is different from the transistor 500 in that the conductor 542a and the conductor 542b extend beyond the ends of the metal oxide 531 (metal oxide 531a and metal oxide 531b). different.
  • the memory cell MC shown in FIGS. 25 and 26A includes a conductor 156 that functions as one terminal of the capacitor C, an insulator 153 that functions as a dielectric, and a conductor 153 that functions as the other terminal of the capacitor C. body 160 (conductor 160a and conductor 160b).
  • the conductor 156 is connected to a portion of the conductor 542b. Further, the conductor 160 is connected to a wiring PL (not shown in FIG. 26A).
  • the capacitive element C is formed in an opening provided by removing a portion of the insulator 574, the insulator 580, and the insulator 554. Since the conductor 156, the insulator 580, and the insulator 554 are formed along the side surfaces of the opening, it is preferable that they be formed using an ALD method, a CVD method, or the like.
  • a conductor that can be used for the conductor 505 or the conductor 560 may be used.
  • titanium nitride formed using an ALD method may be used as the conductor 156.
  • titanium nitride formed using an ALD method may be used as the conductor 160a, and tungsten formed using a CVD method may be used as the conductor 160b. Note that if the adhesion of tungsten to the insulator 153 is sufficiently high, a single layer film of tungsten formed using a CVD method may be used as the conductor 160.
  • an insulator made of a high dielectric constant (high-k) material (a material with a high relative dielectric constant).
  • high-k high dielectric constant
  • an oxide, oxynitride, nitride oxide, or nitride containing one or more metal elements selected from aluminum, hafnium, zirconium, gallium, etc. can be used as an insulator of a high dielectric constant material.
  • the oxide, oxynitride, nitride oxide, or nitride may contain silicon.
  • insulating layers made of the above-mentioned materials can be laminated and used.
  • Examples of the insulator 153 include a three-layer stacked structure of zirconium oxide, aluminum oxide, and zirconium oxide. Note that the three-layer stacked structure may be referred to as ZrO xa ⁇ AlO xb ⁇ ZrO xc (ZAZ). Note that the above-mentioned xa, xb, and xc are each arbitrary units.
  • insulators of high dielectric constant materials aluminum oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxides containing silicon and hafnium Oxynitrides, oxides containing silicon and zirconium, oxynitrides containing silicon and zirconium, oxides containing hafnium and zirconium, oxynitrides containing hafnium and zirconium, and the like can be used.
  • the insulator 153 can be made thick enough to suppress off-current, and the capacitance element C can have sufficient capacitance.
  • a laminated insulating layer made of the above-mentioned materials it is preferable to use a laminated structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material.
  • a laminated structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material for example, as the insulator 153, an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order can be used. Furthermore, for example, an insulating film in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulator having a relatively high dielectric strength, such as aluminum oxide the dielectric strength is improved and electrostatic breakdown of the capacitive element C can be suppressed.
  • Capacitive element C1 shown in FIG. 27A is a modification of capacitive element C shown in FIG. 26A.
  • the capacitive element C1 shown in FIG. 27A is different from the capacitive element C shown in FIG. 26A in the shapes of the conductor 156, the insulator 153, and the conductor 160. With the configuration of the capacitive element C1 shown in FIG. 27A, the overlapping area of the conductor 156, the insulator 153, and the conductor 160 can be increased, so that the capacitance can be increased.
  • the insulator 153 contacts the inside of the recessed portion of the conductor 156 and the upper surface of the conductor 156. Further, the insulator 153 has a region in contact with a part of the outer side surface of the conductor 156. Further, the insulator 153 has a region in contact with the insulator 574.
  • the conductor 160 is provided so as to fill the opening that the conductor 156 has. Further, the conductor 160 has a region that overlaps a part of the outer side surface of the conductor 156 with the insulator 153 in between.
  • the capacitance per unit area can be further increased.
  • Capacitive element C2 shown in FIG. 27B is a modification of capacitive element C shown in FIG. 26A.
  • the conductor 156 includes a conductor 156a on the conductor 542b and a conductor 156b on the conductor 156a.
  • the conductor 156b has a cylindrical shape with a hollow portion.
  • the capacitance per unit area can be further increased.
  • the conductor 156 includes a conductor 156a on the conductor 542b and a conductor 156b on the conductor 156a.
  • the conductor 156b has a cylindrical shape.
  • the capacitance per unit area can be further increased.
  • FIG. 25 shows a configuration in which the transistor M1 and the capacitive element C in the stacked memory layer 700 overlap, that is, the transistors M1 and the capacitive elements C overlap
  • other configurations may be used.
  • the electrode of the capacitive element C in the stacked memory layer 700 may be arranged at a position overlapping the conductor functioning as the back gate of the transistor M1.
  • FIG. 29 shows an example of a cross-sectional configuration when the circuit configuration of a NOSRAM memory cell is used. Note that FIG. 29 is also a modification of FIG. 25. Further, FIG. 30A shows an example of the cross-sectional structure of the memory layer 700[k]. Further, FIG. 30B shows an equivalent circuit diagram of FIG. 30A.
  • the transistor M2 and the transistor M3 shown in FIGS. 29 and 30A share one island-shaped metal oxide 531.
  • a part of one island-shaped metal oxide 531 functions as a channel formation region of transistor M2, and another part functions as a channel formation region of transistor M3.
  • the source of the transistor M2 and the drain of the transistor M3, or the drain of the transistor M2 and the source of the transistor M3 are shared. Therefore, the area occupied by the transistors is smaller than when the transistors M2 and M3 are provided independently.
  • an insulator 287 is provided on an insulator 581, and a conductor 161 is embedded in the insulator 287. Further, the insulator 514 of the memory layer 700[k+1] is provided on the insulator 287 and the conductor 161.
  • the conductor 215 of the storage layer 700[k+1] functions as one terminal of the capacitive element C
  • the insulator 514 of the storage layer 700[k+1] functions as the dielectric of the capacitive element C
  • the conductor 161 functions as the other terminal of the capacitive element C.
  • the other of the source and drain of the transistor M1 is connected to the conductor 161 through a contact plug
  • the gate of the transistor M2 is connected to the conductor 161 through another contact plug.
  • FIG. 29 shows an example in which the conductor functioning as a back gate of the transistors M1 to M3 in the stacked memory layer 700 and the conductor functioning as one terminal of the capacitive element C have different configurations. Although shown, other configurations may be used. For example, as shown in FIG. 31, the conductor 215 corresponding to one terminal of the capacitive element C in the stacked memory layer 700 and the conductor functioning as the back gate of the conductors of the transistors M1 to M3 have the same potential. It is also possible to connect conductor verbs so that With the configuration shown in FIG. 28, the conductor 215 of the capacitive element C can be made large, and the capacitance of the capacitive element C can be increased.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , and even more preferably 1 ⁇ It is less than 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and more than 1 ⁇ 10 ⁇ 9 cm ⁇ 3 . Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic or a substantially high-purity intrinsic oxide semiconductor.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • V OH oxygen vacancy in an oxide semiconductor
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage may vary. Therefore, if the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor exhibits normally-on characteristics (a channel exists even when no voltage is applied to the gate electrode, and current flows through the transistor). It's easy to become. Therefore, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible in the channel formation region in the oxide semiconductor.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • off-state current also referred to as Ioff
  • Ioff off-state current
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor By making the OS transistor have the above structure, it can have good electrical characteristics even if the semiconductor device is miniaturized or highly integrated. For example, even if the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and it is 1 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics cannot be obtained. can. On the other hand, since a Si transistor exhibits a short channel effect, it may be difficult to set the gate length to 20 nm or less or 15 nm or less. Therefore, the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor. Note that the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have superior effects compared to Si transistors, such as lower off-state current and the ability to manufacture transistors with shorter channel lengths.
  • FIG. 32A A perspective view of a board (mounted board 704) on which electronic components 709 are mounted is shown in FIG. 32A.
  • An electronic component 709 shown in FIG. 32A has a semiconductor device 710 inside a mold 711. In FIG. 32A, some descriptions are omitted to show the inside of the electronic component 709.
  • the electronic component 709 has a land 712 on the outside of the mold 711. The land 712 is connected to an electrode pad 713, and the electrode pad 713 is connected to the semiconductor device 710 via a wire 714.
  • the electronic component 709 is mounted on the printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and connecting them on the printed circuit board 702.
  • the semiconductor device 710 includes a drive circuit layer 715 and a memory layer 716.
  • the storage layer 716 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 715 and the memory layer 716 are stacked can be a monolithic stacked structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring etc.
  • connection wiring etc.
  • TSV through silicon vias
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • the plurality of memory cell arrays included in the storage layer 716 be formed using OS transistors, and the plurality of memory cell arrays be monolithically stacked.
  • OS transistors the plurality of memory cell arrays be monolithically stacked.
  • bandwidth is the amount of data transferred per unit time
  • access latency is the time from access to the start of data exchange.
  • the semiconductor device 710 may be referred to as a die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 are provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 is an integrated circuit such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or an FPGA (Field Programmable Gate Array). Can be used.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • FPGA Field Programmable Gate Array
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wirings and has a function of connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of connecting an integrated circuit provided on the interposer 731 to an electrode provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 731 and the integrated circuit and the package substrate 732 are connected using the through electrode.
  • TSV can also be used as the through electrode.
  • HBM In HBM, it is necessary to connect many wires to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer in SiP, MCM, etc. using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a space corresponding to the width of the terminal pitch is required. Therefore, when trying to reduce the size of the electronic component 730, the above-mentioned terminal pitch width becomes a problem, and it may become difficult to provide the many wirings necessary to achieve a wide memory bandwidth. . Therefore, as described above, a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • An electronic device 6600 shown in FIG. 33B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 includes a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, a control device 6616, and the like.
  • the control device 6616 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6615, the control device 6616, and the like. Note that it is preferable to use the semiconductor device of one embodiment of the present invention for the above-described control device 6509 and control device 6616 because power consumption can be reduced.
  • the computer 5620 can have the configuration shown in the perspective view shown in FIG. 33D.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 33E is an example of a processing board that includes a CPU, a GPU, a storage device, and the like.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • semiconductor devices other than the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 are illustrated in FIG. Please refer to the description of semiconductor device 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 can be connected by, for example, reflow soldering the terminals to wiring provided on the board 5622.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 can be connected by, for example, reflow soldering the terminals to the wiring provided on the board 5622.
  • Examples of the semiconductor device 5628 include a storage device.
  • an electronic component 709 can be used as the semiconductor device 5628.
  • the large computer 5600 can also function as a parallel computer. By using the large-scale computer 5600 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, artificial intelligence learning and inference.
  • FIG. 34 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. It will be done.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • the semiconductor device of one embodiment of the present invention in a storage system applied to a data center, the power required to hold data can be reduced and the semiconductor device that holds data can be made smaller. Therefore, it is possible to downsize the storage system, downsize the power supply for holding data, and downsize the cooling equipment. Therefore, it is possible to save space in the data center.
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the cache memory described above is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • an OS transistor as a transistor for storing data in the cache memory described above and maintaining a potential according to the data, the frequency of refreshing can be reduced and power consumption can be reduced. Further, size reduction is possible by using a structure in which memory cell arrays are stacked.
  • the semiconductor device of one embodiment of the present invention by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, large computers, space equipment, and data centers, power consumption can be reduced. There is expected. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples as appropriate.
  • figure (which may be a part) described in one embodiment may refer to another part of that figure, another figure (which may be a part) described in that embodiment, and/or one or more figures.
  • figures (or even some of them) described in the other embodiments more figures can be constructed.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • a switch refers to a switch that is in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not current flows.
  • switch refers to something that has the function of selecting and switching a path through which current flows.
  • channel length refers to, for example, the region where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate overlap in a top view of a transistor, or the region where a channel is formed.
  • the channel width refers to, for example, the region where the semiconductor (or the part of the semiconductor where current flows when the transistor is on) and the gate electrode overlap, or the region where the channel is formed. This is the length of the part where the drain and the drain face each other.
  • a node can be translated as a terminal, wiring, electrode, conductive layer, conductor, impurity region, etc., depending on the circuit configuration, device structure, etc. Furthermore, terminals, wiring, etc. can be referred to as nodes.
  • a and B are connected means that A and B are electrically connected.
  • a and B when A and B are electrically connected, it refers to an object between A and B (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring).
  • a connection that allows transmission of electrical signals between A and B.
  • a connection that is possible.
  • direct connection refers to a connection that can be viewed as the same circuit diagram when expressed as an equivalent circuit.
  • FIG. 36 shows a cross-sectional STEM (Scanning Transmission Electron Microscope) observation result of a semiconductor device.
  • a DOSRAM having an OS transistor is shown separately in a state without temperature correction (initial state) and a state with temperature correction (temperature correction). Temperature correction in the DOSRAM can be performed by controlling the back gate voltage of the OS transistor described in the first embodiment and the like. Further, the DOSRAM was estimated using the structure shown in FIG. 25 (a structure in which four element layers each having an OS transistor are stacked on an element layer having an Si transistor), with an OS transistor manufactured using a 20 nm design rule. Also, in DOSRAM, the cell capacity was estimated at 1.5 fF. Further, as shown in Table 1, the DRAM having Si transistors was estimated based on the design rule of 14 nm for Si transistors.
  • DOSRAM is refreshed more than once every 6.4s, while DRAM is configured to refresh the data of all memory cells once every 64ms. As a result, it was found that DOSRAM has the possibility of reducing the power consumption required for refreshing DRAM to 1/100.
  • NOSRAMs having OS transistors are shown separately in a state without temperature correction (initial state) and a state with temperature correction (temperature correction). Temperature correction in the NOSRAM can be performed by controlling the back gate voltage of the OS transistor as described in the first embodiment and the like. Further, the NOSRAM was estimated using the structure shown in FIG. 29 (a structure in which four element layers each having an OS transistor are laminated on an element layer having an Si transistor), with an OS transistor manufactured using a 20 nm design rule. Further, in NOSRAM, the cell capacity was estimated at 0.4 fF. Further, as shown in Table 2, the SRAM having Si transistors was estimated based on a design rule of 5 nm for Si transistors.
  • NOSRAM has 45 cells/ ⁇ m 2 per layer compared to 47.6 cells/ ⁇ m 2 for SRAM, so it is possible to achieve the same level as SRAM even without multilayering. Understood. As a result, it was found that NOSRAM has the potential to exceed the performance of current SRAM by increasing the number of layers.
  • NOSRAM has the possibility of reducing power consumption to 1/100 of the electrodes involved in refreshing DRAM.
  • a region 801 is provided with three layers of memory cells, one layer of amplifier circuits, and one layer of sense amplifiers having Si transistors.
  • drive circuits such as word line drivers and OS circuit drivers are provided.
  • a sense amplifier including a Si transistor is provided in region 803.
  • a column driver is provided in area 804.
  • a controller is provided in area 805.
  • the write time and read time of the DOSRAM memory cells provided in the second to fourth layers were estimated by simulation.
  • Table 3 shows the write time and read time of a memory using OS transistors (OSFETs) in the second to fourth layers. Note that since the first layer OS transistor is an OS transistor of an amplifier circuit, there is no estimate of write time and read time.
  • OSFETs OS transistors

Abstract

新規な構成の半導体装置の提供。 第１素子層と、温度検知回路、電圧生成回路、およびメモリセルが各層に設けられた複数の第２素 子層と、を有する。複数の第２素子層は、第１素子層上に積層して設けられる。メモリセルは、チ ャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタを有する。トランジスタは、 バックゲートを有する。各層に設けられた電圧生成回路は、同層に設けられるメモリセルが有する トランジスタのバックゲートに供給されるバックゲート電圧を生成する機能を有する。温度検知回 路は、検知した温度に応じてバックゲート電圧を制御する機能を有する。第２素子層において、上 層に設けられる第２素子層が有するトランジスタに供給されるバックゲート電圧は、下層に設けら れる第２素子層が有するトランジスタに供給されるバックゲート電圧より大きい。

Description

半導体装置
　本発明の一態様は、半導体装置等に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
　近年、ＳＲＡＭセルまたはＤＲＡＭセルといった異なる機能を有する回路が設けられた複数のダイ（例えばシリコンダイ）を３次元的に積層して設ける構成について研究開発が活発である（例えば非特許文献１および非特許文献２）。
　また近年、酸化物半導体をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）を用いることで、データに応じた電荷を保持できる半導体装置の技術開発が進んでいる。ＯＳトランジスタを有する層は、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を有するダイ上に積層して設けることができる。特許文献１では、複数のＯＳトランジスタを有する層を、Ｓｉトランジスタを有するダイ上に３次元的に積層して設ける構成について開示している。
国際公開第２０２０／１５２５２２号
Ｗ．Ｇｏｍｅｓ　ｅｔ　ａｌ．，ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４２−４３、２０２２． Ｍ．Ｐａｒｋ　ｅｔ　ａｌ．，ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４４４−４４５、２０２２．
　Ｓｉトランジスタを有するダイ（素子層）が回路動作することにより発熱する場合、熱によって上層の素子層が有するトランジスタの電気特性が変動する。複数のＯＳトランジスタを有する素子層を、Ｓｉトランジスタを有する素子層上に３次元的に積層して設ける構成では、複数のＯＳトランジスタを有する層ごとに異なる温度、例えば上層と下層とで異なる温度、となる。そのため、複数のＯＳトランジスタを有する層ごとに、トランジスタの電気特性の変動量が異なる虞がある。つまり複数のＯＳトランジスタを有する層を積層してトランジスタ密度を高める構成では、層ごとのＯＳトランジスタのしきい値電圧などの電気特性がばらつく虞がある。その結果、消費電力の増加、またはトランジスタの電気特性のばらつきに伴う半導体装置の信頼性が損なわれる、といった虞がある。
　本発明の一態様は、トランジスタの電気特性のばらつきの影響が低減された半導体装置を提供することを課題の一とする。または、本発明の一態様は、消費電力の低減に優れた半導体装置を提供することを課題の一とする。または、本発明の一態様は、記憶密度に向上に優れた半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な構成の半導体装置を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
　本発明の一態様は、温度検知回路および電圧生成回路が設けられた第１素子層と、メモリセルが設けられた複数の第２素子層と、を有し、複数の第２素子層は、第１素子層上に積層して設けられ、メモリセルは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタを有し、トランジスタは、バックゲートを有し、電圧生成回路は、バックゲートに供給されるバックゲート電圧を生成する機能を有し、温度検知回路は、検知した温度に応じてバックゲート電圧を制御する機能を有し、電圧生成回路は、バックゲート電圧を、複数の第２素子層ごとに異なる電圧として供給する機能を有する、半導体装置である。
　本発明の一態様において、上層に設けられる第２素子層が有するトランジスタに供給されるバックゲート電圧は、下層に設けられる第２素子層が有するトランジスタに供給されるバックゲート電圧より大きい、半導体装置が好ましい。
　本発明の一態様において、第１素子層は、演算回路を有し、積層された第２素子層は、演算回路が設けられる領域に重ねて設けられる、半導体装置が好ましい。
　本発明の一態様において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
　本発明の一態様は、第１素子層と、温度検知回路、電圧生成回路、およびメモリセルが各層に設けられた複数の第２素子層と、を有し、複数の第２素子層は、第１素子層上に積層して設けられ、メモリセルは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタを有し、トランジスタは、バックゲートを有し、各層に設けられた電圧生成回路は、同層に設けられるメモリセルが有するトランジスタのバックゲートに供給されるバックゲート電圧を生成する機能を有し、温度検知回路は、検知した温度に応じてバックゲート電圧を制御する機能を有する、半導体装置である。
　本発明の一態様において、上層に設けられる第２素子層が有するトランジスタに供給されるバックゲート電圧は、下層に設けられる第２素子層が有するトランジスタに供給されるバックゲート電圧より大きい、半導体装置が好ましい。
　本発明の一態様において、第１素子層は、演算回路を有し、積層された第２素子層は、演算回路が設けられる領域に重ねて設けられる、半導体装置が好ましい。
　本発明の一態様において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
　本発明の一態様において、温度検知回路は、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタを有する、半導体装置である。
　本発明の一態様は、温度検知回路および電圧生成回路が設けられた第１素子層と、増幅回路を有する第２素子層と、メモリセルが設けられた複数の第３素子層と、を有し、複数の第２素子層は、第１素子層上に積層して設けられ、複数の第３素子層は、第２素子層上に積層して設けられ、増幅回路は、メモリセルの信号を増幅する機能を有し、増幅回路およびメモリセルは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタを有し、トランジスタは、バックゲートを有し、電圧生成回路は、バックゲートに供給されるバックゲート電圧を生成する機能を有し、温度検知回路は、検知した温度に応じてバックゲート電圧を制御する機能を有し、電圧生成回路は、バックゲート電圧を、第２素子層および複数の第３素子層ごとに異なる電圧として供給する機能を有する、半導体装置である。
　本発明の一態様において、複数の第２素子層において、上層に設けられる第２素子層が有するトランジスタに供給されるバックゲート電圧は、下層に設けられる第２素子層が有するトランジスタに供給されるバックゲート電圧より大きい、半導体装置が好ましい。
　本発明の一態様において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
　本発明の一態様において、第１素子層は、スキャンフリップフロップを有する演算回路を有し、スキャンフリップフロップは、スキャンフリップフロップのデータを保持する機能を有するバックアップ回路に電気的に接続され、バックアップ回路は、スキャンフリップフロップが設けられる領域に重なる第２素子層の領域に設けられる、半導体装置が好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
　本発明の一態様は、トランジスタの電気特性のばらつきの影響が低減された半導体装置を提供することができる。または、本発明の一態様は、消費電力の低減に優れた半導体装置を提供することができる。または、本発明の一態様は、記憶密度に向上に優れた半導体装置を提供することができる。または、本発明の一態様は、新規な構成の半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａおよび図１Ｂは、半導体装置の構成例を説明する図である。
図２は、半導体装置の構成例を説明する図である。
図３Ａおよび図３Ｂは、半導体装置を説明する図である。
図４Ａ乃至図４Ｃは、半導体装置を説明する図である。
図５Ａおよび図５Ｂは、半導体装置を説明する図である。
図６は、半導体装置の構成例を説明する図である。
図７Ａおよび図７Ｂは、半導体装置の構成例を説明する図である。
図８は、半導体装置の構成例を説明する図である。
図９Ａ乃至図９Ｃは、半導体装置の構成例を説明する図である。
図１０Ａ乃至図１０Ｄは、半導体装置の構成例を説明する図である。
図１１Ａ乃至図１１Ｅは、半導体装置の構成例を説明する図である。
図１２は、半導体装置の構成例を説明する図である。
図１３Ａおよび図１３Ｂは、半導体装置の構成例を説明する図である。
図１４Ａおよび図１４Ｂは、半導体装置の構成例を説明する図である。
図１５Ａ乃至図１５Ｄは、半導体装置の構成例を説明する図である。
図１６Ａおよび図１６Ｂは、半導体装置の構成例を説明する図である。
図１７は、半導体装置の構成例を説明する図である。
図１８は、半導体装置の構成例を説明する図である。
図１９は、半導体装置の構成例を説明する図である。
図２０Ａおよび図２０Ｂは、半導体装置の構成例を説明する図である。
図２１Ａおよび図２１Ｂは、半導体装置の構成例を説明する図である。
図２２は、半導体装置の構成例を説明する図である。
図２３Ａ乃至図２３Ｃは、半導体装置の構成例を説明する図である。
図２４は、半導体装置の構成例を説明する図である。
図２５は、記憶部の構成例を説明する図である。
図２６Ａは、記憶層の構成例を説明する図である。図２６Ｂは、記憶層の等価回路を説明する図である。
図２７Ａ乃至図２７Ｄは、半導体装置の構成例を説明する図である。
図２８は、半導体装置の構成例を説明する図である。
図２９は、記憶部の構成例を説明する図である。
図３０Ａは、記憶層の構成例を説明する図である。図３０Ｂは、記憶層の等価回路を説明する図である。
図３１は、半導体装置の構成例を説明する図である。
図３２Ａ及び図３２Ｂは、電子部品の一例を示す図である。
図３３Ａ及び図３３Ｂは、電子機器の一例を示す図であり、図３３Ｃ乃至図３３Ｅは、大型計算機の一例を示す図である。
図３４は、宇宙用機器の一例を示す図である。
図３５は、データセンターに適用可能なストレージシステムの一例を示す図である。
図３６は、半導体装置の断面の構成を説明する図である。
図３７は、半導体チップのレイアウトを説明する図である。
図３８Ａ乃至図３８Ｄは、半導体チップの動作シミュレーションを説明する図である。
図３９Ａ乃至図３９Ｄは、半導体チップの動作シミュレーションを説明する図である。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
　本実施の形態では、半導体装置の構成例について説明する。本発明の一態様で説明する半導体装置は、ＣＰＵおよびキャッシュメモリの他、メモリまたは周辺回路などの複数の同期回路を有するＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　ｃｈｉｐ）としての機能を有する。
　図１Ａは、本発明の一態様の半導体装置の斜視概略図である。図１Ａに示す半導体装置１０は、素子層２０、および複数の素子層（図１Ａでは一例として素子層３０＿１乃至３０＿４）を有する。また図１Ｂは、図１Ａの構成において、素子層２０、および複数の素子層３０＿１乃至３０＿４を離隔して図示した斜視図である。また図２は、図１Ａ、図１Ｂで示す構成を説明するためのブロック図である。
　素子層２０は、チャネル形成領域を有する半導体層がシリコンを有するトランジスタ（Ｓｉトランジスタ）を有する層である。素子層２０は一例として、電圧制御回路２１、周辺回路２２、および演算回路２３を有する。素子層３０＿１乃至３０＿４はそれぞれ、メモリセルアレイ３１を有する。メモリセルアレイ３１は、メモリセル３２を有する。メモリセル３２は、バックゲートを有するトランジスタ３７を有する。
　電圧制御回路２１は、素子層３０＿１乃至３０＿４の各層毎に、メモリセルアレイ３１が有するトランジスタ３７のバックゲートに印加する電圧（バックゲート電圧）を供給する機能を有する。バックゲート電圧は、素子層３０＿１乃至３０＿４の各層毎に異なる電圧である。またバックゲート電圧は、電圧制御回路２１で検知した温度に応じて制御される。当該構成とすることで、素子層２０に近い素子層３０＿１と素子層２０から遠い素子層３０＿４とで異なるバックゲート電圧を供給できるため、素子層３０＿１乃至３０＿４の各層毎に異なるトランジスタの電気特性のばらつきの影響が低減することができる。
　周辺回路２２は、素子層３０＿１乃至３０＿４の各層毎に設けられたメモリセルアレイ３１が有するメモリセル３２へのデータの書き込みまたは読み出しを制御する機能を有する。周辺回路２２は、メモリセル３２に接続されるワード線およびビット線等の信号線を駆動するための複数の駆動回路および制御回路を有する。例えばｎ層（ｎは２以上の整数。）の素子層３０の場合、メモリセル３２に接続されるワード線およびビット線を駆動するための駆動回路は、ｎ個ずつ設けられる構成が好ましい。
　演算回路２３は、積層されたメモリセルアレイ３１のメモリセル３２に格納されたデータを用いた演算処理を行う機能を有する。例えば、演算回路２３における演算は、全てのメモリセルアレイ３１から読み出したデータを用いて実行する場合、１つのメモリセルアレイ３１から読み出したデータを用いて実行する場合、または、複数のメモリセルアレイ３１から読み出したデータを用いて実行する場合、のいずれの場合でも演算可能である。なお演算回路２３を一例として説明するが、キャッシュメモリあるいはコントローラ回路など、他の機能を有する回路であってもよい。
　図１Ａ、図１Ｂおよび図２の構成でＳｉトランジスタを有する素子層２０は、ＣＭＯＳ回路（Ｓｉ　ＣＭＯＳ回路）を形成する構成が可能である。電圧制御回路２１、周辺回路２２、および演算回路２３は、ＣＭＯＳ回路で形成可能であるため、高速動作が可能となる。
　なおＳｉトランジスタのチャネル形成領域を有する半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、又は非晶質半導体等を、単体で又は組み合わせて用いることができる。半導体材料としてはシリコンに限らず、例えばゲルマニウム等を用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、又は窒化物半導体等の化合物半導体を用いてもよい。
　図１Ａ、図１Ｂおよび図２の構成では、素子層３０＿１乃至３０＿４のメモリセルアレイ３１から演算回路２３に至る経路、あるいはメモリセルアレイ３１が出力するデータの増幅回路から演算回路２３に至る経路を、メモリセルアレイ３１を素子層２０に複数並べて配置する場合と比べて、短くすることができる。換言すれば図１Ａ、図１Ｂおよび図２の構成では、素子層２０の近傍にある素子層３０＿１にあるメモリセルアレイ３１（最下層の素子層にあるメモリセルアレイ３１）と、素子層２０の表面から離れて設けられている素子層３０＿４にあるメモリセルアレイ３１（最上層の記憶層にあるメモリセルアレイ）と、において、演算回路２３に至る経路の差を小さくすることができる。
　メモリセルアレイ３１と演算回路２３との間の経路の長さの違いは、寄生容量および寄生抵抗の違いになり、信号遅延の差および消費電力の差となる。したがって、図１Ａ、図１Ｂおよび図２の構成では、各素子層３０＿１乃至３０＿４の何れのメモリセルアレイ３１からデータを読み出しても同程度の信号遅延および消費電力でデータの読み出しが可能となる。したがって、データをどのメモリセルアレイ３１に格納しても、演算性能、消費電力、および演算効率には違いが少ないため、データを格納する際の自由度が増すことになる。
　なお、演算回路２３と素子層３０＿１乃至３０＿４を重ねて配置することで、演算回路２３の駆動による熱が素子層３０＿１乃至３０＿４に伝わる。その結果、素子層３０＿１乃至３０＿４が有するＯＳトランジスタの電界効果移動を高めることができる。素子層３０＿１乃至３０＿４の高速動作を可能にすることができる。
　素子層３０＿１乃至３０＿４は、酸化物半導体をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）を有する素子層である。素子層３０＿１乃至３０＿４は、素子層２０上に積層して設けられる。図１Ａ、図１Ｂ中のＺ方向は、素子層２０が設けられる基板の表面（Ｘ方向−Ｙ方向で表される面）に垂直な方向、または素子層３０＿１乃至３０＿４が素子層２０上に積層して設けられる方向を表している。
　図１Ａ、図１Ｂおよび図２に示す半導体装置１０は、メモリセルアレイ３１を有する素子層３０＿１乃至３０＿４が、素子層２０上に積層して設けられる様子を図示している。メモリセルアレイ３１を有する素子層３０を素子層２０上に設けることで、半導体装置１０が占める占有面積を低減できる。またメモリセルアレイ３１を有する素子層３０を積層して設けることで、単位面積当たりの記憶容量を高めることができる。
　メモリセル３２は、例えば、ＯＳトランジスタを有するメモリ回路（「ＯＳメモリ」という場合もある）であるＤＯＳＲＡＭが好ましい。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ」の略称である。ＤＯＳＲＡＭは、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭは、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭは、外部から送られてくる情報を一時的に格納するメモリである。ＤＯＳＲＡＭは、ＯＳトランジスタのオフ電流が低いことを利用したメモリである。
　ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりオフ電流が極めて小さい。ＤＯＳＲＡＭは、アクセストランジスタをオフ（非導通状態）にすることで、容量（キャパシタ）（「セル容量」という場合もある）に保持しているデータに応じた電荷を長時間保持することが可能である。そのためＤＯＳＲＡＭは、チャネル形成領域にシリコンを有するトランジスタ（以下、「Ｓｉトランジスタ」とも呼ぶ。）で構成されるＤＲＡＭと比較して、リフレッシュ動作の頻度を低減できる。その結果、低消費電力化を図ることができる。
　また、メモリセル３２は、ＯＳトランジスタを積層して配置することで、メモリセルアレイ３１を有する素子層３０＿１乃至３０＿４を積層して設けることができる。素子層３０が有する素子層３０＿１乃至３０＿４は、素子層２０が設けられる基板表面の垂直方向に配置することで、メモリセル３２の記憶密度の向上を図ることができる。また素子層３０は、垂直方向に繰り返し同じ製造工程を用いて作製することができる。半導体装置１０は、素子層３０の製造コストの低減を図ることができる。
　なお本実施の形態ではメモリセル３２に適用可能な構成として、ＤＯＳＲＡＭを一例として挙げて説明するが、素子層２０上に積層可能な記憶層を形成可能な構成であれば他の構成でもよい。例えば、ＯＳトランジスタを有するメモリ回路であるＮＯＳＲＡＭであってもよい。ＮＯＳＲＡＭ（登録商標）とは、「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ（ＲＡＭ）」の略称である。ＮＯＳＲＡＭは、メモリセルが２トランジスタ型（２Ｔ）、又は３トランジスタ型（３Ｔ）ゲインセルである。
　なおメモリセル３２が有するトランジスタは、全てＯＳトランジスタであることが好ましい。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりオフ電流が極めて小さい。ＮＯＳＲＡＭは、オフ電流が極めて小さい特性を用いてデータに応じた電荷をメモリセル３２内に保持することで、不揮発性メモリとして用いることができる。特にＮＯＳＲＡＭは保持しているデータを破壊することなく読み出しすること（非破壊読み出し）が可能なため、データ読み出し動作のみを大量に繰り返す、演算処理に適している。
　なお図１Ａ、図１Ｂおよび図２では、１層目の素子層３０を素子層３０＿１と示し、２層目の素子層３０を素子層３０＿２と示し、３層目の素子層３０を素子層３０＿３と示す。また、ｋ層目（ｋは１以上ｎ以下の整数。）の素子層３０を素子層３０＿ｋと示し、ｎ層目の素子層３０を素子層３０＿ｎと示す。なお、本実施の形態等において、ｎ層の素子層３０全体に係る事柄を説明する場合、又はｎ層ある素子層３０の各層に共通の事柄を示す場合に、単に「素子層３０」と表記する場合がある。
　図１Ａ、図１Ｂおよび図２に図示する電圧制御回路２１は、温度検知回路１５および複数の電圧生成回路１６＿１乃至１６＿４を有する。また図２に図示するメモリセル３２が有するトランジスタ３７は、第１ゲート（「フロントゲート」または単に「ゲート」ともいう。）と第２ゲート（「バックゲート」ともいう。）を有するトランジスタである。第１ゲートと第２ゲートは、半導体層を介して互いに重なる領域を有する。第２ゲートは、例えばトランジスタ３７のしきい値電圧を制御する機能を有する。
　図２に示す温度検知回路１５は、素子層２０の温度に応じた信号Ｔ２０を出力する機能を有する。温度検知回路１５は、一例としては温度センサを有する。温度センサとしては、例えば、白金、ニッケルまたは銅などの測温抵抗体、サーミスタ、熱電対、ＩＣ温度センサなどを用いることができる。
　温度検知回路１５は、アナログデジタル変換回路を有していてもよい。温度検知回路１５においてアナログ信号の温度情報をデジタル信号に変換して出力することで、配線抵抗および寄生容量による信号の減衰、またはノイズの影響を低減することができる。よって、温度検知回路１５が電圧生成回路１６＿１乃至１６＿４から離れた位置に設けられている場合であっても、温度情報を電圧生成回路１６＿１乃至１６＿４に正確に伝えることができる。
　素子層２０の温度変化に応じて、素子層３０＿１乃至３０＿４におけるトランジスタのしきい値電圧といった電気特性が変化する。例えば素子層２０における演算回路２３の駆動に応じて電流が流れることで発熱し、演算回路２３の上層にある素子層３０＿１乃至３０＿４における温度が変動する。温度検知回路１５では、素子層２０での温度変化を測定することで、素子層３０＿１乃至３０＿４での温度変化における電気特性の変化に応じた制御を行うための信号を出力する。
　図２に示す電圧生成回路１６＿１乃至１６＿４は、素子層３０＿１乃至３０＿４が有するメモリセル３２におけるトランジスタ３７のバックゲートに供給されるバックゲート電圧ＶＢＧ＿１乃至ＶＢＧ＿４を生成する機能を有する。電圧生成回路１６＿１乃至１６＿４は、一例としては、基準電圧生成回路および降圧型（または昇圧型）のチャージポンプを組み合わせて所望のバックゲート電圧を生成する回路とすればよい。
　電圧生成回路１６＿１乃至１６＿４で生成されるバックゲート電圧ＶＢＧ＿１乃至ＶＢＧ＿４は、素子層３０＿１乃至３０＿４での温度変化における電気特性の変化に応じて生成される。例えば、演算回路２３の駆動によって素子層２０が高温の場合、下層にある素子層３０＿１は素子層２０と同等の高温であり、上層にある素子層３０＿４は素子層２０から離れた位置にあるため、素子層３０＿１より低温である。つまり、素子層２０の温度に応じて生じる素子層３０＿１乃至３０＿４の温度勾配に応じて生じる電気特性のばらつきを低減するようバックゲート電圧ＶＢＧ＿１乃至ＶＢＧ＿４を生成する。
　上述した演算回路２３の駆動によって素子層２０が高温となる場合、下層にある素子層３０＿１と上層にある素子層３０＿４とでトランジスタの電気特性が異なることとなるため温度検知回路１５および複数の電圧生成回路１６＿１乃至１６＿４を有する電圧制御回路２１は、下層にある素子層３０＿１が有するトランジスタ３７のバックゲートには、ＶＢＧ＿１のバックゲート電圧を印加し、上層にある素子層３０＿４が有するトランジスタ３７のバックゲートには、ＶＢＧ＿４（＞ＶＢＧ＿１）のバックゲート電圧を印加し、電気特性のばらつきを低減するよう制御することができる。
　なおバックゲート電圧ＶＢＧ＿１乃至ＶＢＧ＿４は、ＶＢＧ＿４＞ＶＢＧ＿３＞ＶＢＧ＿２＞ＶＢＧ＿１となるよう各素子層のトランジスタ３７に供給することが好ましい。当該構成とすることで、上層にある素子層３０＿４が有するトランジスタ３７の電気特性を、下層にある素子層３０＿１が有するトランジスタ３７の電気特性に近づけることができるため、電気特性のばらつきを低減することができる。
　なおＯＳトランジスタに適用される金属酸化物は、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。
　特に、金属酸化物として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。または、インジウム、スズ、及び亜鉛を含む酸化物（ＩＴＺＯ（登録商標）とも記す）を用いることが好ましい。または、インジウム、ガリウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及びスズ（Ｓｎ）を含む酸化物（ＩＧＺＴＯとも記す）を用いることが好ましい。
　また、ＯＳトランジスタに適用される金属酸化物は、組成が異なる２層以上の金属酸化物層を有していてもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。
　また、例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯの中から選ばれるいずれか一と、の積層構造などを用いてもよい。
　なお、ＯＳトランジスタに適用される金属酸化物は、結晶性を有すると好ましい。結晶性を有する酸化物半導体としては、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ等が挙げられる。結晶性を有する酸化物半導体を用いると、信頼性が高い半導体装置を提供することができる。
　また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳトランジスタを含むメモリセルは、高温環境下においても動作が安定し、高い信頼性が得られる。
　ここで、トランジスタの電気特性の１つであるＩｄ−Ｖｇ特性の温度依存性について説明しておく。図３Ａには、ＯＳトランジスタ（ＯＳ−ＦＥＴ）のＩｄ−Ｖｇ特性を示している。図３Ｂには、Ｓｉトランジスタ（Ｓｉ−ＦＥＴ）のＩｄ−Ｖｇ特性を示している。なお、図３Ａおよび図３Ｂは、どちらもｎチャネル型トランジスタのＩｄ−Ｖｇ特性である。Ｉｄ−Ｖｇ特性は、ゲート電圧（Ｖｇ）の変化に対するドレイン電流（Ｉｄ）の変化を示す。図３Ａおよび図３Ｂの横軸は、Ｖｇをリニアスケールで示している。また、図３Ａおよび図３Ｂの縦軸は、Ｉｄをログスケールで示している。
　図３Ａに示すように、ＯＳトランジスタは高温下の動作においてもオフ電流が増加しにくい。また、ＯＳトランジスタは、動作温度の上昇と共にＶｔｈがマイナス方向にシフトし、動作電圧ＶＧにおけるオン電流が動作温度の上昇に応じて増加する。一方で、図３Ｂに示すように、Ｓｉトランジスタは、動作温度の上昇と共に、オフ電流が増加する。また、Ｓｉトランジスタは、動作温度の上昇と共にＶｔｈがプラス方向にシフトし、動作電圧ＶＧにおけるオン電流が動作温度の上昇に応じて低下する。
　積層して設けられる素子層３０が有するトランジスタ３７としてＯＳトランジスタを適用することで、高温化の動作であっても低いオフ電流とすることができる。高温下の動作においてもトランジスタ３７を含む半導体装置全体の消費電力を下げることができる。
　図４Ａには、図３Ａで示したＯＳトランジスタのＩｄ−Ｖｇ特性の温度変化をもとにした、温度変化に対するオン電流Ｉｏｎ（動作電圧ＶＧで流れるドレイン電流Ｉｄ）の関係を示す図である。図４Ａに示すように温度の違いによってオン電流Ｉｏｎが異なるため、上述した素子層３０＿１乃至３０＿４での温度変化における電気特性の変化が生じることとなる。
　上述した電圧制御回路２１は、素子層３０＿１乃至３０＿４での温度変化における電気特性の変化による電気特性の変化を小さくするよう、素子層３０＿１乃至３０＿４が有するメモリセル３２におけるトランジスタ３７のバックゲートに供給されるバックゲート電圧ＶＢＧ＿１乃至ＶＢＧ＿４を生成する。具体的には図４Ｂに図示するように、素子層３０＿１乃至３０＿４の温度分布が、下層ほど高温の場合、バックゲート電圧ＶＢＧ＿１乃至ＶＢＧ＿４は、下層ほど低い電圧とする。すなわち、Ｔ３０＿４、Ｔ３０＿３、Ｔ３０＿２、Ｔ３０＿１の順に温度が高くなる場合、ＶＢＧ１、ＶＢＧ２、ＶＢＧ３、ＶＢＧ４の順に電圧を高く供給する構成とすればよい。当該構成とすることで、例えば図４Ｃに図示するＩｄ−Ｖｇ特性のように、素子層３０＿１乃至３０＿４における温度変化のばらつきに応じた電気特性のばらつきを緩和することができる。
　なお図４Ｂに図示するように低温側の素子層の補正する構成では、図５Ａに示すように、上層の素子層（低温側）にあるトランジスタのオン電流を大きくするように補正する構成（点線の電気特性を実線の電気特性に補正）となるが、他の構成でもよい。例えば図５Ｂに示す図のように、下層の素子層（高温側）にあるトランジスタのオン電流を小さくするように補正する構成（点線の電気特性を実線の電気特性に補正）としてもよい。当該構成とすることで、上層と下層の素子層３０間におけるオン電流のばらつきを低減することができる。
　図６は、上述した半導体装置１０を有する集積回路（ＩＣチップという）の一例を示す。半導体装置１０は、複数の素子層をパッケージ用の基板上に実装することで、１つのＩＣチップとすることができる。図６に、その構成の一例を示す。
　図６に図示するＩＣチップ１００の断面模式図は、パッケージ基板１０１上にベースダイとなる素子層２０を有し、一例として４層の素子層３０＿１乃至３０＿４が素子層２０上に積層された半導体装置１０を図示している。パッケージ基板１０１には、ＩＣチップ１００をプリント基板等と接続するためのソルダーボール１０２が設けられている素子層２０および素子層３０＿１乃至３０＿４を接続するための電極３９は、Ｓｉトランジスタであるトランジスタ４９またはＯＳトランジスタであるトランジスタ３７を作製する工程にて設けることができる。
　図６の構成は、トランジスタ４９を有する素子層２０と、トランジスタ３７を有する素子層３０＿１乃至３０＿４と、の間の接続は、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極を用いる技術またはＣｕ−Ｃｕ直接接合技術を用いない、モノリシックな構成とすることができる。素子層２０上の素子層３０＿１乃至３０＿４は、素子層３０＿１乃至３０＿４が有するトランジスタ３７とともに設けられる配線を、上層または下層の素子層と接続するための電極３９として用いる構成とすることができる。
　トランジスタ３７とともに設けられる配線の間隔は、ＴＳＶまたはＣｕ−Ｃｕ直接接合技術で用いられる貫通電極と比べて、微細加工が可能である。そのため、図６に示す半導体装置１０の構成では、上層または下層の素子層と接続するための電極の本数を増やすことができる。そのため、素子層３０＿１乃至３０＿４に設けられるメモリセルを有する記憶回路と、素子層２０に設けられる演算回路２３と、の配線数（信号線数）を増やすことができる。換言すれば、演算回路と記憶回路との間のチャネル数を増大させることができる。そのため、素子層２０と素子層３０との間で送受信される信号の転送量（バンド幅）を拡大することができる。バンド幅を拡大することで、単位時間当たりのデータ転送量を増やすことができる。
　図７Ａは、図１Ａで説明した、本発明の一態様の半導体装置とは異なる構成例を説明するための半導体装置の斜視概略図である。図７Ａに示す半導体装置１０Ａは、素子層２０、および複数の素子層（図７Ａでは一例として素子層３０＿１乃至３０＿４）を有する。また図７Ｂは、図７Ａの構成において、素子層２０、および複数の素子層３０＿１乃至３０＿４を離隔して図示した斜視図である。また図８は、図７Ａ、図７Ｂで示す構成を説明するためのブロック図である。なお以下の図７Ａ、図７Ｂおよび図８の説明において、図１Ａ、図１Ｂおよび図２での説明と共通するところは、共通の符号を用いてその説明を省略する。
　図７Ａ、図７Ｂおよび図８に示す構成において、図１Ａ、図１Ｂおよび図２と異なる点としては、素子層３０＿１乃至３０＿４は各層毎に、温度検知回路１５および電圧生成回路１６を有する点である。つまり素子層３０ごとに、温度検知回路１５および電圧生成回路１６を有する構成である。なお電圧生成回路１６は、素子層２０に設ける構成としてもよい。
　図７Ｂおよび図８に図示するように各層毎に設けられる温度検知回路１５＿１乃至１５＿４は、素子層３０＿１乃至３０＿４の温度に応じた信号Ｔ３０＿１乃至Ｔ３０＿４を出力する機能を有する。温度検知回路１５＿１乃至１５＿４は、一例としてはＯＳトランジスタを有する温度センサを有する。
　図７Ｂおよび図８に図示するように各層毎に設けられる電圧生成回路１６＿１乃至１６＿４は、素子層３０＿１乃至３０＿４での温度変化による電気特性の変化に応じて、同じ層に設けられたトランジスタ３７が有するバックゲート電圧ＶＢＧ＿１乃至ＶＢＧ＿４を生成する。
　電圧生成回路１６＿１乃至１６＿４で生成されるバックゲート電圧ＶＢＧ＿１乃至ＶＢＧ＿４は、素子層３０＿１乃至３０＿４での温度変化における電気特性の変化に応じて生成される。例えば、演算回路２３の駆動によって素子層２０が高温の場合、下層にある素子層３０＿１は素子層２０と同等の高温であり、上層にある素子層３０＿４は素子層２０から離れた位置にあるため、素子層３０＿１より低温である。つまり、素子層２０の温度に応じて生じる素子層３０＿１乃至３０＿４の温度勾配に応じて生じる電気特性のばらつきを低減するようバックゲート電圧ＶＢＧ＿１乃至ＶＢＧ＿４を生成する。
　上述した演算回路２３の駆動によって素子層２０が高温の場合、下層にある素子層３０＿１が有するトランジスタ３７のバックゲートには、ＶＢＧ＿１のバックゲート電圧を印加し、上層にある素子層３０＿４が有するトランジスタ３７のバックゲートには、ＶＢＧ＿４（＞ＶＢＧ＿１）のバックゲート電圧を印加することで、電気特性のばらつきを低減する。なおバックゲート電圧ＶＢＧ＿１乃至ＶＢＧ＿４は、ＶＢＧ＿４＞ＶＢＧ＿３＞ＶＢＧ＿２＞ＶＢＧ＿１となるよう各素子層のトランジスタ３７に供給することが好ましい。当該構成とすることで、上層にある素子層３０＿４が有するトランジスタ３７の電気特性を、下層にある素子層３０＿１が有するトランジスタ３７の電気特性に近づけることができるため、電気特性のばらつきを低減することができる。
　ＯＳトランジスタを有する温度センサの構成例について説明する。図９Ａは、ＯＳトランジスタであるトランジスタ１８Ａ、１８Ｂで構成される温度検知回路１５の構成例を示す。
　図９Ａに図示する温度検知回路１５では、トランジスタ１８ＡのゲートおよびドレインにＶ１の電位を与え、トランジスタ１８Ｂのゲートに０Ｖを与える。トランジスタ１８Ａのソースとドレインとの間が導通状態（オン）、トランジスタ１８Ｂのソースとドレインとの間が非導通状態（オフ）となる。出力ＶＯＵＴは、トランジスタ１８Ａが導通状態となることで、０ＶからＶ１（＞０Ｖ）に電位が上昇する。この電位の上昇は、トランジスタ１８Ａのしきい値電圧をＶＴＨとすると、出力ＶＯＵＴがＶ１−ＶＴＨで止まる。
　温度検知は、トランジスタ１８Ａのしきい値電圧ＶＴＨが温度によって変動することを利用して行われる。出力ＶＯＵＴがＶＴＨを含む値であるため、温度に応じた出力とすることができる。なお出力ＶＯＵＴは、トランジスタ１８ＢのゲートをＶ１とし、トランジスタ１８Ｂをオンにすることでリセット（０Ｖ）することができる。出力ＶＯＵＴは、アナログデジタル変換回路を介してデジタル信号として出力することができる。
　また別の温度検知回路１５の構成として、図９Ｂでは、ＯＳトランジスタであるトランジスタ１８Ａ、および定電流源１９で構成される温度検知回路１５Ａの構成例を示す。定電流源１９は、ＯＳトランジスタで構成することができる。図９Ｂに示す構成において温度検知は、トランジスタ１８Ａのしきい値電圧ＶＴＨが温度によって変動することを利用して行われる。出力ＶＯＵＴがＶＴＨを含む値であるため、温度に応じた出力とすることができる。
　また図９Ｃでは、電圧生成回路の構成について説明する。電圧生成回路１６は、ロジック回路３４、複数のバッファ（図９ＣではＢＦ１乃至ＢＦ４を例示）、および複数の容量素子（図９ＣではＣ１、Ｃ２、Ｃ４、Ｃ８を例示）を有する。ロジック回路３４は、温度検知回路１５から供給された出力信号（温度情報）をもとにバッファＢＦ１乃至ＢＦ４に電圧を供給する機能を有する。例えば、温度検知回路１５から供給されたシリアル信号をパラレル信号に変換してバッファＢＦ１乃至ＢＦ４に供給する。
　容量素子Ｃ１の一方の電極はバッファＢＦ１の出力と接続され、他方の電極はバックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線と接続される。容量素子Ｃ２の一方の電極はバッファＢＦ２の出力と接続され、他方の電極はバックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線と接続される。容量素子Ｃ４の一方の電極はバッファＢＦ３の出力と接続され、他方の電極はバックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線と接続される。容量素子Ｃ８の一方の電極はバッファＢＦ４の出力と接続され、他方の電極はバックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線と接続される。
　電圧生成回路１６からバックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線に印加する電圧は、容量素子Ｃ１、容量素子Ｃ２、容量素子Ｃ４、および容量素子Ｃ８の合成容量と、バックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線に生じる寄生容量の比で決定される。容量素子Ｃ１の容量値は、該寄生容量の容量値より十分大きいことが好ましい。具体的には、容量素子Ｃ１の容量値は、該寄生容量の容量値の５倍以上が好ましく、１０倍以上がより好ましい。このように、温度検知回路１５および電圧生成回路１６を、メモリセル３２を有する各素子層に配置することで、各素子層での温度変化に応じてバックゲート電圧ＶＢＧを変化させることが出来る。
　なお電圧生成回路１６の構成としては図９Ｃに例示した構成に限らず、他の構成でもよい。例えば、チャージポンプ回路などを用いる構成でもよい。
　なお電圧生成回路１６と、バックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線と、の間にバックゲート電圧ＶＢＧを保持する機能を有する電圧保持回路を有する構成があってもよい。電圧保持回路の構成例について、図１０Ａ乃至図１０Ｄを参照して説明する。
　図１０Ａには、電圧生成回路１６と、バックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線と、の間に電圧保持回路３５を有する構成例を図示している。電圧保持回路３５は、トランジスタ３６を有する。トランジスタ３６の第１端子（ソースまたはドレインの一方）は電圧生成回路１６に接続され、トランジスタ３６の第２端子（ソースまたはドレインの他方）は、バックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線に接続されている。
　電圧保持回路３５は、トランジスタ３６をオン状態にして、電圧生成回路１６が生成した電圧ＶＢＧ０を、バックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線に供給する機能を有する。トランジスタ３６のしきい値電圧をＶｔｈ１とすると、トランジスタ３６をオン状態にする場合は、トランジスタ３６のゲートに、ＶＢＧ０＋Ｖｔｈ１以上の電圧を印加することが好ましい。また、電圧保持回路３５は、トランジスタ３６をオフ状態にして、バックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線の電圧を保持する機能を有する。バックゲート電圧ＶＢＧを保持する構成とすることで電圧生成回路１６を間欠的に停止することができ、低消費電力化を図ることができる。
　電圧ＶＢＧ０として負電位を供給する場合、トランジスタ３６に第１ゲートおよび第２ゲートを有するトランジスタを用いて、第１ゲートおよび第２ゲートを第２端子と接続してもよい（図１０Ｂ参照）。この場合、トランジスタ３６Ａはダイオードとして機能できる。また、トランジスタ３６Ａから出力される電圧を電圧ＶＢＧ１とすると、ＶＢＧ１＝ＶＢＧ＋Ｖｔｈ１の関係が成り立つ。トランジスタ３６Ａの第１端子をＧＮＤにすることで、バックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線に書き込まれた負電位を保持することができる。
　図１０Ｂに示すトランジスタ３６Ａでは、バックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線に負電位を供給した後第１端子をＧＮＤにするとゲート電圧（Ｖｇ）が０Ｖとなる。よって、Ｖｇが０Ｖの時のＩｄ（「カットオフ電流」ともいう。）が小さいことが好ましい。カットオフ電流を十分小さくすることで、バックゲート電圧ＶＢＧをトランジスタ３７のバックゲートに供給する配線に書き込まれた負電位を長期間保持することができる。
　トランジスタ３６Ａのチャネル長は、トランジスタ３７のチャネル長よりも長いことが好ましい。例えば、トランジスタ３７のチャネル長を１μｍ未満とした場合、トランジスタ３６Ａのチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。トランジスタ３６Ａのチャネル長を長くすることで、トランジスタ３６Ａは短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタ３６Ａはソースとドレイン間の耐圧を高くすることができる。トランジスタ３６Ａのソースとドレイン間の耐圧が高いと、電圧生成回路１６が生成した電圧が高電圧であってもトランジスタ３７との接続を容易にすることができて好ましい。
　トランジスタ３６Ａには、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、カットオフ電流が小さく、ソースとドレイン間の耐圧が高い。
　また電圧保持回路３５は、図１０Ｃ、図１０Ｄに図示するように電圧保持回路３５Ｂ、３５Ｃの構成を適用することができる。図１０Ｃ、図１０Ｄでは、直列に接続された複数のトランジスタ３６Ｂ、３６Ｃを用いて電圧保持回路とする構成を図示している。
　図１１Ａ乃至図１１Ｅでは、上述したメモリセル３２に適用可能なＯＳトランジスタを有するメモリセルの構成例について説明する。ＯＳトランジスタを有するメモリセルの構成としては、上述したようにＤＯＳＲＡＭまたはＮＯＳＲＡＭを一例として挙げることができる。
　図１１Ａには、メモリセル３２に適用可能な１Ｔ１Ｃ（容量）型のＤＯＳＲＡＭのメモリセルの例を示す。図１１Ａに示すメモリセル３２は、ワード線として機能する配線ＷＬ、ビット線として機能する配線ＢＬ、容量線として機能する配線ＣＤＬ、バックゲート電圧を供給する配線として機能する配線ＢＧＬに接続されている。メモリセル３２は、トランジスタ３７、容量素子３８を有する。トランジスタ３７のバックゲートは配線ＢＧＬに接続されている。
　トランジスタ３７は、ＯＳトランジスタである。ＯＳトランジスタは、オフ電流が極めて低い。そのためメモリセル３２は、データのリフレッシュの頻度を低減することができる。そのため、データ保持に要する電力を低減することができる。
　図１１Ｂには、メモリセル３２に適用可能な２トランジスタ型（２Ｔ）ゲインセルのＮＯＳＲＡＭのメモリセルの例を示す。図１１Ｂに示すメモリセル３２Ａは、トランジスタ３７Ａ、３７Ｂ、容量素子３８を有する。なおＮＯＳＲＡＭのメモリセルが有する容量素子３８は、トランジスタのゲート容量などの寄生容量を利用することで省略することも可能である。トランジスタ３７Ａは書き込みトランジスタであり、トランジスタ３７Ｂは読み出しトランジスタである。トランジスタ３７Ａ、３７Ｂのバックゲートは配線ＢＧＬに接続されている。
　ＯＳトランジスタで書き込みトランジスタを構成しているため書き込みトランジスタをオフにすることでデータに応じた電荷を保持し続けることができる。そのためメモリセル３２Ａは、データ保持に電力を消費しない。従って、メモリセル３２Ａは長期間データを保持可能な低消費電力なメモリセルとして機能させることができる。
　図１１Ｃ乃至図１１Ｅを参照して、ＮＯＳＲＡＭに適用されるメモリセルの他の構成例を説明する。
　図１１Ｃに示すメモリセル３２Ｂは、３Ｔ型ゲインセルであり、トランジスタ３７Ａ、３７Ｂ、３７Ｃ、および容量素子３８を有する。トランジスタ３７Ａ、３７Ｂ、３７Ｃはそれぞれ、書き込みトランジスタ、読み出しトランジスタ、選択トランジスタである。トランジスタ３７Ａ、３７Ｂ、３７Ｃのバックゲートは配線ＢＧＬに接続されている。メモリセル３２Ｂは、配線ＲＷＬ、ＷＷＬ、配線ＲＢＬ、ＷＢＬ、配線ＣＤＬ、電源線ＰＬ２に接続されている。例えば、配線ＣＤＬ、配線ＰＬ２には、電圧ＧＮＤ（低レベル側電源電圧）が入力される。
　図１１Ｄに２Ｔ型ゲインセルの他の構成例を示す。図１１Ｄに示すメモリセル３２Ｃでは、読み出しトランジスタがバックゲートを有しないＯＳトランジスタで構成されている点が、図１１Ｂに示すメモリセル３２Ａと異なる。
　図１１Ｅに３Ｔ型ゲインセルの他の構成例を示す。図１１Ｅに示すメモリセル３２Ｄでは、読み出しトランジスタ、選択トランジスタとしてバックゲートを有しないＯＳトランジスタで構成されている点が、図１１Ｂに示すメモリセル３２Ａと異なる。
　上掲のゲインセルにおいて、配線ＲＢＬ、配線ＷＢＬを兼ねるビット線を設けてもよい。
　メモリセル３２がＤＯＳＲＡＭ、ＮＯＳＲＡＭの場合、アクセストランジスタであるトランジスタ（図１１Ａ乃至図１１Ｅのトランジスタ３７、３７Ａ）のゲートに接続された配線（図１１Ａ乃至図１１Ｅの配線ＷＬ、ＷＷＬ）に、当該トランジスタがオフとなる電圧を印加した状態とし、その他の部分をパワーゲーティングすることができる。当該構成とすることで、メモリセル３２にデータを格納した状態で電源電圧の供給の停止を行うことができる。
　本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した半導体装置が有するメモリセルとしてＤＯＳＲＡＭを適用する構成において積層されたメモリセルを有する素子層の間に、メモリセルに保持したデータ電位を増幅して出力する機能を有する増幅回路を有する素子層が設けられた構成例について説明する。
［半導体装置の構成例］
　図１２に、本発明の一態様に係る半導体装置１０Ｄの構成例を示すブロック図を示す。図１２に示す半導体装置１０Ｄは、素子層２０と、積層された素子層７０と、を有する。積層された素子層７０は、積層された素子層３０［１］乃至３０［ｍ］の他、増幅回路５１を有する素子層５０を有する。
　図１２では、素子層３０［１］乃至３０［ｍ］がｍ行ｎ列（ｍおよびｎは２以上の整数。）のマトリクス状に配置された複数のメモリセル３２を有する例を示している。また増幅回路５１は、一例としてビット線として機能する配線ＢＬごとに設けられる。図１２では、ｎ本の配線ＢＬに対応して設けられた複数の増幅回路５１（増幅回路５１［１］乃至増幅回路５１［ｎ］）を有する例を示している。
　図１２では、１行１列目のメモリセル３２をメモリセル３２［１，１］と示し、ｍ行ｎ列目のメモリセル３２をメモリセル３２［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル３２をメモリセル３２［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
　また、素子層３０［１］乃至３０［ｍ］は、行方向に延在するｍ本の配線ＷＬと、行方向に延在するｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＢＬと、を備える。本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＢＬを配線ＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＢＬを配線ＢＬ［ｎ］と示す。
　ｉ行目に設けられた複数のメモリセル３２は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に接続される。ｊ列目に設けられた複数のメモリセル３２は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と接続される。
　配線ＢＬは、データの書き込みおよび読み出しを行うためのビット線として機能する。配線ＷＬは、スイッチとして機能するアクセストランジスタのオンまたはオフ（導通状態または非導通状態）を制御するためのワード線として機能する。配線ＰＬは、キャパシタに接続される定電位線としての機能の他、アクセストランジスタであるＯＳトランジスタのバックゲートにバックゲート電位を伝える機能を有する。なおバックゲート電位を伝える配線としては、配線ＣＬ（図示せず）を別途設けることができる。
　素子層３０［１］乃至３０［ｍ］がそれぞれ有するメモリセル３２は、配線ＢＬを介して増幅回路５１に接続される。配線ＢＬは、素子層２０が設けられる基板表面の垂直方向に配置することができる。素子層３０［１］乃至３０［ｍ］が有するメモリセル３２から延びて設けられる配線ＢＬを基板表面の垂直方向に設けることで、素子層３０と増幅回路５１との間の配線の長さを短くできる。そのため、ビット線に接続される２つの回路の間の信号伝搬距離を短くでき、ビット線の抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。またメモリセル３２が有するキャパシタの容量を小さくしても動作させることが可能となる。
　増幅回路５１は、メモリセル３２に保持したデータ電位を増幅し、後述する配線ＧＢＬ（図示せず）を介して素子層２０が有するセンスアンプ６６に出力する機能を有する。当該構成にすることで、データ読み出し時に配線ＢＬのわずかな電位差を増幅することができる。配線ＧＢＬは、配線ＢＬと同様に素子層２０が設けられる基板表面の垂直方向に配置することができる。素子層３０［１］乃至３０［ｍ］が有するメモリセル３２から延びて設けられる配線ＢＬおよび配線ＧＢＬを基板表面の垂直方向に設けることで、増幅回路５１とセンスアンプ６６との間の配線の長さを短くできる。そのため、配線ＧＢＬに接続される２つの回路の間の信号伝搬距離を短くでき、配線ＧＢＬの抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。
　なお配線ＢＬは、メモリセル３２が有するトランジスタの半導体層に接して設けられる。あるいは配線ＢＬは、メモリセル３２が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＢＬは、メモリセル３２が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＢＬは、素子層３０の各層におけるメモリセル３２が有するトランジスタのソースまたはドレインの一方のそれぞれと、増幅回路５１と、を垂直方向で接続するための配線であるといえる。
　積層された素子層７０は、素子層２０上に重ねて設けることができる。素子層２０と積層された素子層７０を重ねて設けることで、素子層３０と素子層５０、および素子層２０と素子層５０の間の信号伝搬距離を短くすることができる。よって、素子層間の抵抗および寄生容量が低減され、消費電力および信号遅延の低減が実現できる。また、半導体装置１０Ｄの小型化が実現できる。
　増幅回路５１は、ＤＯＳＲＡＭのメモリセル３２が有するトランジスタと同様にＯＳトランジスタで構成することで、素子層３０［１］乃至３０［ｍ］と同様にしてＳｉトランジスタを用いた回路上などに自由に配置可能であるため、集積化を容易に行うことができる。増幅回路５１で信号を増幅する構成とすることで後段の回路であるセンスアンプ６６等の回路を小型化できるため、半導体装置１０Ｄの小型化を図ることができる。
　素子層２０は、ＰＳＷ７１（パワースイッチ）、ＰＳＷ７２、および周辺回路２２を有する。周辺回路２２は、駆動回路６１、コントロール回路７３（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路７４を有する。
　半導体装置１０Ｄにおいて、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路７３で生成してもよい。
　コントロール回路７３は、半導体装置１０Ｄの動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置１０Ｄの動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路７３は、この動作モードが実行されるように、駆動回路６１の制御信号を生成する。
　電圧生成回路７４は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路７４への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路７４へ入力され、電圧生成回路７４は負電圧を生成する。
　駆動回路６１は、メモリセル３２に対するデータの書き込みおよび読み出しをするための回路である。また駆動回路６１は、増幅回路５１を制御するための各種信号を出力する回路である。駆動回路６１は、行デコーダ６２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ６４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ６３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ６５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路６７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路６８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ６６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
　行デコーダ６２および列デコーダ６４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ６２は、アクセスする行を指定するための回路であり、列デコーダ６４は、アクセスする列を指定するための回路である。行ドライバ６３は、行デコーダ６２が指定する配線ＷＬを選択する機能を有する。列ドライバ６５は、データをメモリセル３２に書き込む機能、メモリセル３２からデータを読み出す機能、読み出したデータを保持する機能等を有する。
　入力回路６７は、信号ＷＤＡを保持する機能を有する。入力回路６７が保持するデータは、列ドライバ６５に出力される。入力回路６７の出力データが、メモリセル３２に書き込むデータ（Ｄｉｎ）である。列ドライバ６５がメモリセル３２から読み出したデータ（Ｄｏｕｔ）は、出力回路６８に出力される。出力回路６８は、Ｄｏｕｔを保持する機能を有する。また、出力回路６８は、Ｄｏｕｔを半導体装置１０Ｄの外部に出力する機能を有する。出力回路６８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ７１は周辺回路２２へのＶＤＤの供給を制御する機能を有する。ＰＳＷ７２は、行ドライバ６３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置１０Ｄの高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ７１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ７２のオン・オフが制御される。図１２では、周辺回路２２において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　素子層３０［１］乃至３０［ｍ］および素子層５０は、素子層２０上に重ねて設けることができる。図１３Ａに、素子層２０上に５層（ｍ＝５）の素子層３０［１］乃至３０［５］および素子層５０を重ねて設けられる様子を示す半導体装置１０Ｄの斜視図を示している。
　図１３Ａでは、１層目に設けられた素子層３０を素子層３０［１］と示し、２層目に設けられた素子層３０を素子層３０［２］と示し、５層目に設けられた素子層３０を素子層３０［５］と示している。また図１３Ａにおいて、Ｘ方向に延びて設けられる配線ＷＬ、配線ＰＬおよび配線ＣＬと、Ｚ方向（駆動回路が設けられる基板表面に垂直な方向）に延びて設けられる配線ＢＬと、を図示している。なお、図面を見やすくするため、素子層３０それぞれが有する配線ＷＬおよび配線ＰＬの記載を一部省略している。
　図１３Ｂに、図１３Ａで図示した配線ＢＬに接続された増幅回路５１、および配線ＢＬに接続された素子層３０［１］乃至３０［５］が有するメモリセル３２の構成例を説明する模式図を示す。また図１３Ｂでは、増幅回路５１と駆動回路６１との間に設けられる配線ＧＢＬを図示している。なお、１つの配線ＢＬに複数のメモリセル（メモリセル３２）が接続される構成を「メモリストリング」ともいう。なお図面において、配線ＧＢＬは、視認性を高めるため、太線で図示する場合がある。
　図１３Ｂでは、配線ＢＬに接続されるメモリセル３２の回路構成の一例を図示している。メモリセル３２は、トランジスタ３７および容量素子３８を有する。トランジスタ３７、容量素子３８、および各配線（ＢＬ、およびＷＬなど）についても、例えば配線ＢＬ［１］および配線ＷＬ［１］を配線ＢＬおよび配線ＷＬなどのようにいう場合がある。
　メモリセル３２において、トランジスタ３７のソースまたはドレインの一方は配線ＢＬに接続される。トランジスタ３７のソースまたはドレインの他方は容量素子３８の一方の電極に接続される。容量素子３８の他方の電極は、配線ＰＬに接続される。トランジスタ３７のゲートは配線ＷＬに接続される。トランジスタ３７のバックゲートは配線ＣＬに接続される。
　配線ＰＬは、容量素子３８の電位を保持するための定電位を与える配線である。配線ＣＬは、トランジスタ３７のしきい値電圧を制御するための定電位である。配線ＰＬと配線ＣＬは、同じ電位でもよい。この場合、２つの配線を接続することで、メモリセル３２に接続される配線数を削減することができる。
　図１３Ｂに図示する配線ＧＢＬは、増幅回路５１と駆動回路６１との間を接続するように設けられる。図１４Ａでは、増幅回路５１、および素子層３０［１］乃至３０［ｍ］を繰り返し単位とする積層された素子層７０を有する半導体装置１０Ｄの模式図を図示している。なお図１４Ａでは、配線ＧＢＬを１本図示しているが、配線ＧＢＬは素子層５０に設けられる増幅回路５１の数に応じて適宜設ければよい。
　なお配線ＧＢＬは、増幅回路５１が有するトランジスタの半導体層に接して設けられる。あるいは配線ＧＢＬは、増幅回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＧＢＬは、増幅回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＧＢＬは、素子層５０における増幅回路５１が有するトランジスタのソースまたはドレインの一方と、素子層２０と、を垂直方向で接続するための配線であるといえる。
　また増幅回路５１、および素子層３０［１］乃至３０［ｍ］を有する積層された素子層７０は、さらに積層する構成としてもよい。本発明の一態様の半導体装置１０Ｄ＿Ａは、図１４Ｂに図示するように積層された素子層７０［１］乃至７０［ｐ］（ｐは２以上の整数）とすることができる。配線ＧＢＬは積層された素子層７０が有する素子層５０に接続される。配線ＧＢＬは、増幅回路５１の数に応じて適宜設ければよい。
　本発明の一形態では、ＯＳトランジスタは積層して設けるとともに。ビット線として機能する配線を、素子層２０が設けられる基板表面の垂直方向に配置される。素子層３０から延びて設けられるビット線として機能する配線を基板表面の垂直方向に設けることで、素子層３０と素子層２０との間の配線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できる。
　また本発明の一形態は、素子層３０が設けられる層において、メモリセル３２に保持したデータ電位を増幅して出力する機能を有する増幅回路５１を有する素子層５０を備えている。当該構成にすることで、データ読み出し時にビット線として機能する配線ＢＬのわずかな電位差を増幅して、素子層２０が有するセンスアンプ６６を駆動することができる。センスアンプ等の回路を小型化できるため、半導体装置１０Ｄの小型化を図ることができる。またメモリセル３２が有する容量素子の容量を小さくしても動作させることが可能となる。
［メモリセル３２、増幅回路５１および制御回路８１の構成例］
　図１５Ａ、図１５Ｂには、図１３Ｂ等で説明したメモリセル３２に対応する回路図、および当該回路図に対応する回路ブロックの説明する図を示す。図１５Ａ、図１５Ｂに図示するように、メモリセル３２は図面等においてブロックとして表す場合がある。なお図１５Ａ、図１５Ｂに図示するようにメモリセル３２に接続される配線ＬＢＬは、ビット線として機能する他の配線との区別のため、ローカルビット線として機能する配線ＬＢＬとして表すことができる。また配線ＷＬは、他の配線との区別のためワード線として機能する配線ＷＬと表すことができる。
　また、図１５Ｃ、図１５Ｄには、図１２等で説明した増幅回路５１を有する素子層５０に対応する回路図、および当該回路図に対応する回路ブロックの説明する図を示す。図１５Ｃ、図１５Ｄに図示するように、トランジスタ５２乃至５５を有する増幅回路５１は、図面等において増幅回路５１のブロックとして表す場合がある。増幅回路５１は、配線ＬＢＬの電位を増幅して配線ＧＢＬに伝える機能を有する。また増幅回路５１は、補正期間を設けることでトランジスタ５２のしきい値電圧分の変動を補正した動作を行うことができる。配線ＧＢＬは、ビット線として機能する他の配線との区別のため、グローバルビット線として機能する配線ＧＢＬとして表すことができる。また信号ＷＥ、ＲＥ、ＭＵＸは、増幅回路５１を制御するための制御信号である。配線ＳＬは、定電位を与える配線である。
　また図１６Ａには、図１２等で説明したセンスアンプ６６を含む制御回路８１の回路構成例を示す。制御回路８１は、スイッチ回路８２、プリチャージ回路８３、プリチャージ回路８４、センスアンプ６６、制御回路８１に接続される配線ＳＡ＿ＧＢＬ、配線ＳＡ＿ＧＢＬＢ、配線ＢＬ、ＢＬＢを図示している。
　スイッチ回路８２は、図１６Ａに図示するように、例えばｎチャネル型のトランジスタ８２＿１、８２＿２を有する。トランジスタ８２＿１、８２＿２は、信号ＣＳＥＬに応じて、配線ＳＡ＿ＧＢＬ、配線ＳＡ＿ＧＢＬＢの配線対と、配線ＢＬ、配線ＢＬＢの配線対と、の導通状態を切り替える。
　プリチャージ回路８３は、図１６Ａに図示するように、ｎチャネル型のトランジスタ８３＿１乃至８３＿３で構成される。プリチャージ回路８３は、信号ＥＱに応じて、配線ＢＬおよび配線ＢＬＢを電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
　プリチャージ回路８４は、図１６Ａに図示するように、ｐチャネル型のトランジスタ８４＿１乃至８４＿３で構成される。プリチャージ回路８４は、信号ＥＱＢに応じて、配線ＢＬおよび配線ＢＬＢを電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
　センスアンプ６６は、図１６Ａに図示するように、配線ＳＡＰまたは配線ＳＡＮに接続された、ｐチャネル型のトランジスタ８５＿１、８５＿２およびｎチャネル型のトランジスタ８５＿３、８５＿４で構成される。配線ＳＡＰまたは配線ＳＡＮは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ８５＿１乃至８５＿４は、インバータループを構成するトランジスタである。
　また、図１６Ｂには図１６Ａ等で説明した制御回路８１に対応する回路ブロックの説明する図を示す。図１６Ｂに図示するように、制御回路８１は図面等においてブロックとして表す場合がある。
　図１７は、図１２の半導体装置１０Ｄの動作例を説明するための回路図である。図１７では、図１５Ａ乃至図１５Ｄ、および図１６Ａ、図１６Ｂで説明した回路ブロックを用いて図示している。
　図１７に図示するように素子層３０［ｍ］を含む積層された素子層７０は、メモリセル３２を有する。メモリセル３２は、対になる配線ＬＢＬおよび配線ＬＢＬ＿ｐｒｅに接続される。配線ＬＢＬに接続されるメモリセル３２は、データの書き込みまたは読み出しがされるメモリセルである。配線ＬＢＬ＿ｐｒｅはプリチャージされるローカルビット線であり、当該配線ＬＢＬ＿ｐｒｅに接続されるメモリセル３２では、データを保持し続ける。
　配線ＬＢＬは、増幅回路５１を介して配線ＧＢＬに接続される。配線ＬＢＬ＿ｐｒｅは、増幅回路５１＿ｐｒｅを介して配線ＧＢＬＢに接続される。
　トランジスタ９７は、配線ＧＢＬと配線ＧＢＬＢとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９７は、信号ＳＷ０でオンまたはオフが切り替えられる。
　トランジスタ９８は、配線ＧＢＬと、制御回路８１側にある配線ＳＡ＿ＧＢＬとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９８は、信号ＳＷ１でオンまたはオフが切り替えられる。
　トランジスタ９９は、配線ＧＢＬＢと、制御回路８１側にある配線ＳＡ＿ＧＢＬＢとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９９は、信号ＳＷ２でオンまたはオフが切り替えられる。
　図１７に図示するように、メモリセル３２は、増幅回路５１と、制御回路８１と、を最短距離である垂直方向に設けられる配線ＬＢＬおよび配線ＧＢＬを介して接続する構成とすることができる。増幅回路５１を構成するトランジスタを有する素子層５０が増えるものの、配線ＬＢＬの負荷が低減されることで、書き込み時間の短縮、あるいはデータを読み出しやすくすること、ができる。
　また図１７に図示するように増幅回路５１、５１＿ｐｒｅが有する各トランジスタは、信号ＷＥ、ＲＥ、およびＭＵＸに応じて制御される。各トランジスタは、各信号に応じて、配線を介して配線ＬＢＬの電位を制御回路８１に出力することができる。増幅回路５１、５１＿ｐｒｅは、ＯＳトランジスタで構成されるセンスアンプとして機能させることができる。当該構成にすることで、読み出し時に配線ＬＢＬのわずかな電位差を増幅して、センスアンプ６６を駆動することができる。
［メモリセル３２、増幅回路５１および制御回路８１の動作例］
　図１８では、図１７に示す回路図の動作を説明するためのタイミングチャートを示し、メモリセル３２、増幅回路５１および制御回路８１の動作例について説明する。なお図１８にタイミングチャートにおいては、配線ＳＡ＿ＧＢＬ、配線ＳＡ＿ＧＢＬＢの配線対、配線ＧＢＬ、配線ＧＢＬＢの配線対について、データがＨレベルの場合（ｄａｔａ＝Ｈ）、データがＬレベルの場合（ｄａｔａ＝Ｌ）の場合に分けて図示している。
　図１８に示すタイミングチャートにおいて、時刻Ｔ１１乃至時刻Ｔ１３はデータ書き込みの期間に相当する。時刻Ｔ１３乃至時刻Ｔ１６は補正期間に相当する。時刻Ｔ１６乃至時刻Ｔ１８はデータ読出しの期間に相当する。なお信号ＣＳＥＬは、時刻Ｔ１１乃至Ｔ２０において、Ｈレベルとする。
　時刻Ｔ１１では、信号ＭＵＸ、信号ＷＥをＨレベルとする。信号ＳＷ１、ＳＷ２はＨレベル、信号ＳＷ０はＬレベルとする。その後、配線ＳＡＰ、ＳＡＮに電源電圧（ＶＤＤ、ＶＳＳ）を与えることで、配線ＳＡ＿ＧＢＬまたは配線ＳＡ＿ＧＢＬＢの配線対の一方、配線ＧＢＬまたは配線ＧＢＬＢの配線対の一方が充電される。配線ＬＢＬの電位が上昇する。配線ＷＬの電位をＨレベルとして、配線ＬＢＬに与えられた電位（図１８の場合Ｈレベル）をメモリセル３２に書き込む。
　時刻Ｔ１２では、配線ＷＬの電位をＬレベルとする。メモリセル３２にデータが保持される。
　時刻Ｔ１３では、配線ＳＡＰ、ＳＡＮをともにＶＤＤとし、信号ＥＱ、ＥＱＢを反転させて、配線ＳＡ＿ＧＢＬおよび配線ＳＡ＿ＧＢＬＢの配線対、配線ＧＢＬおよび配線ＧＢＬＢの配線対を共にＨレベルとする。配線ＬＢＬ＿ｐｒｅがＨレベルの電位にプリチャージされる。その後、信号ＭＵＸをＬレベルとする。信号ＷＥも併せてローレベルとしてもよい。
　時刻Ｔ１４では、信号ＲＥ、信号ＷＥをＨレベルとする。配線ＬＢＬの電位および配線ＬＢＬ＿ｐｒｅの電位は、トランジスタ５２を介した放電により下降する。この放電は、トランジスタ５２のゲートとソースの間の電圧が、トランジスタ５２のしきい値電圧となったところで止まる。
　時刻Ｔ１５では、信号ＷＥおよび信号ＲＥを共にＬレベルとする。配線ＬＢＬおよび配線ＬＢＬ＿ｐｒｅには、トランジスタ５２のしきい値電圧に応じた電位が保持される。信号ＥＱ，ＥＱＢは、再度反転させ、プリチャージを停止しておく。つまり、配線ＳＡ＿ＧＢＬおよび配線ＳＡ＿ＧＢＬＢの配線対、配線ＧＢＬおよび配線ＧＢＬＢの配線対は、電気的に浮遊状態、フローティング状態となる。
　時刻Ｔ１６では、配線ＷＬをＨレベルとし、チャージシェアリングを行う。配線ＬＢＬの電位がメモリセル３２に書き込んだデータに応じて変化する。Ｈレベルのデータをメモリセル３２に書き込んだ場合、配線ＬＢＬの電位が上昇し、Ｌレベルのデータをメモリセル３２に書き込んだ場合、配線ＬＢＬの電位が下降する。一方、配線ＬＢＬ＿ｐｒｅでは、配線ＷＬの動作によるチャージシェアリングを行わないため、電位が変化しない。
　時刻Ｔ１７では、信号ＲＥ、信号ＭＵＸをＨレベルとすることで、配線ＬＢＬと配線ＬＢＬ＿ｐｒｅの電位に応じて、増幅回路５１が有するトランジスタ５２と、増幅回路５１＿ｐｒｅが有するトランジスタ５２とに電流が流れる。配線ＬＢＬと配線ＬＢＬ＿ｐｒｅの電位が異なるため、増幅回路５１が有するトランジスタ５２と、増幅回路５１＿ｐｒｅが有するトランジスタ５２と、で流れる電流に差が生じる。この電流の差は、チャージシェアリングによって変化する配線ＬＢＬの電位、すなわちメモリセル３２から読み出されるデータに応じたものとなる。そのため、メモリセル３２のデータは、図１８に図示するように、配線ＳＡ＿ＧＢＬ、配線ＳＡ＿ＧＢＬＢの配線対、配線ＧＢＬ、配線ＧＢＬＢの配線対の電位の変化量に変換することができる。
　時刻Ｔ１８では、信号ＲＥをＬレベルとする。そして配線ＳＡＰ、ＳＡＮに電源電圧（ＶＤＤ、ＶＳＳ）を与えることで、センスアンプ６６を動作させる。センスアンプ６６が動作することで、配線ＳＡ＿ＧＢＬおよび配線ＳＡ＿ＧＢＬＢの配線対、配線ＧＢＬおよび配線ＧＢＬＢの配線対の電位が確定する。
　時刻Ｔ１９では、信号ＳＷ０をＬレベル、信号ＳＷ１をＨレベルとし、配線ＧＢＬおよび配線ＧＢＬＢの配線対の電位を、読み出したデータに応じて切り替える。具体的には、データがＨレベルの場合、配線ＧＢＬおよび配線ＧＢＬＢの配線対の電位がともにＨレベルに切り替えられる。またデータがＬレベルの場合、配線ＧＢＬおよび配線ＧＢＬＢの配線対の電位がともにＬレベルに切り替えられる。この状態で配線ＷＬをＨレベルとすることで読み出されたデータの論理に応じた電圧を再びメモリセル３２に書き戻すことができる。
　時刻Ｔ２０では、信号ＭＵＸ、配線ＷＬ、信号ＷＥをＬレベルとする。メモリセル３２では、読み出したデータの論理に応じたデータをリフレッシュすることができる。
　なお本発明の一態様の半導体装置１０では、メモリセル３２を有する素子層３０を積層する構成となる。当該構成は、配線ＬＢＬを短くし、メモリセル３２の容量素子３８の容量を小さくすることができる。
　本発明の一形態の半導体装置は、素子層３０に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスを用いる。ＯＳトランジスタは、Ｓｉトランジスタが設けられる素子層２０が設けられる基板上に積層して設けることができる。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセル３２を構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、半導体装置の小型化を図ることができる。
　加えて本発明の一形態は、増幅回路５１を有する素子層５０を備えている。機能回路は、配線ＬＢＬをトランジスタ５２のゲートに接続するため、トランジスタ５２を増幅器として機能させることができる。当該構成にすることで、読み出し時に配線ＬＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプ６６を駆動することができる。Ｓｉトランジスタを用いたセンスアンプ６６等の回路を小型化できるため、半導体装置の小型化を図ることができる。またメモリセル３２が有する容量素子３８の容量を小さくしても動作させることが可能となる。
［半導体装置の変形例］
　次いで、半導体装置１０の変形例として、演算回路２３として、バックアップ回路を有するＣＰＵを適用した場合について説明する。ＣＰＵのレジスタなどにＯＳトランジスタを有するバックアップ回路を組み合わせることで、ノーマリーオフＣＰＵ（ＮｏｆｆＣＰＵ（登録商標））を実現できる。
　ＮｏｆｆＣＰＵは、ＮｏｆｆＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、ＮｏｆｆＣＰＵは、電力使用量を最小限にすることができる。
　図１９には、ＣＰＵ４１、メモリ回路４８が、バスＢＵＬを介して接続されているブロック図を示す。ＣＰＵ４１は、プログラムを実行するための演算を行う機能を有する。
　図１９に示すＣＰＵ４１は、ＣＰＵコア４２を示している。ＣＰＵコア４２はそれぞれ、レジスタ部４３および演算部４４を有する。レジスタ部４３は、フリップフロップ４７（Ｆｌｉｐ−ｆｌｏｐ）を有する。フリップフロップ４７はスキャンフリップフロップ（Ｓｃａｎ　Ｆｌｉｐ−ｆｌｏｐ）４５、バックアップ回路（Ｂａｃｋｕｐ　Ｃｉｒｃｕｉｔ）４６を有する。
　図１９に示すメモリ回路４８は、メモリセル３２を有するメモリセルアレイ３１、増幅回路５１、および駆動回路６１を有する。
　図２０Ａにフリップフロップ４７の回路構成例を示す。
　スキャンフリップフロップ４５は、ノードＤ１、Ｑ１、ＳＤ、ＳＥ、ＲＴ、ＣＫ、クロックバッファ回路４５Ａを有する。
　ノードＤ１はデータ（ｄａｔａ）入力ノードであり、ノードＱ１はデータ出力ノードであり、ノードＳＤはスキャンテスト用データの入力ノードである。ノードＳＥは信号ＳＣＥの入力ノードである。ノードＣＫはクロック信号ＧＣＬＫ１の入力ノードである。クロック信号ＧＣＬＫ１はクロックバッファ回路４５Ａに入力される。スキャンフリップフロップ４５のアナログスイッチは、クロックバッファ回路４５ＡのノードＣＫ１、ＣＫＢ１に接続される。ノードＲＴはリセット信号（ｒｅｓｅｔ　ｓｉｇｎａｌ）の入力ノードである。ノードＳＥは、スキャンイネーブル信号の入力ノードである。
　スキャンフリップフロップ４５の回路構成は、図２０Ａに限定されない。標準的な回路ライブラリに用意されているフリップフロップを適用することができる。
　バックアップ回路４６は、ノードＳＤ＿ＩＮ、ＳＮ１１、トランジスタＭ１１乃至Ｍ１３、容量Ｃ１１を有する。
　ノードＳＤ＿ＩＮは、スキャンテストデータの入力ノードであり、スキャンフリップフロップ４５のノードＱ１に接続される。ノードＳＮ１１は、バックアップ回路４６の保持ノードである。容量Ｃ１１はノードＳＮ１１の電圧を保持するための保持容量である。
　トランジスタＭ１１はノードＱ１とノードＳＮ１１間の導通状態を制御する。トランジスタＭ１２はノードＳＮ１１とノードＳＤ間の導通状態を制御する。トランジスタＭ１３はノードＳＤ＿ＩＮとノードＳＤ間の導通状態を制御する。トランジスタＭ１１、Ｍ１３のオンオフは信号ＢＫＨで制御され、トランジスタＭ１２のオンオフは信号ＲＣＨで制御される。
　トランジスタＭ１１乃至Ｍ１３は、メモリセル３２および増幅回路５１が有するトランジスタと同様に、ＯＳトランジスタである。トランジスタＭ１１乃至Ｍ１３はバックゲート有する構成を図示している。トランジスタＭ１１乃至Ｍ１３のバックゲートは、電圧ＶＢＧ１を供給する電源線に接続されている例を示している。
　少なくともトランジスタＭ１１、Ｍ１２がＯＳトランジスタであることが好ましい。オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ１１の電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、バックアップ回路４６は不揮発性の特性をもつ。容量Ｃ１１の充放電によってデータを書き換えるため、バックアップ回路４６は原理的には書き換え回数に制約はなく、低エネルギーで、データの書き込みおよび読み出しが可能である。
　バックアップ回路４６の全てのトランジスタはＯＳトランジスタであることが非常に好ましい。図２０Ｂに示すように、シリコンＣＭＯＳ回路で構成されるスキャンフリップフロップ４５上にバックアップ回路４６を積層することができる。
　バックアップ回路４６は、スキャンフリップフロップ４５と比較して素子数が非常に少ないので、バックアップ回路４６を積層するためにスキャンフリップフロップ４５の回路構成およびレイアウトの変更が必要ない。つまり、バックアップ回路４６は、汎用性が非常に高いバックアップ回路である。また、スキャンフリップフロップ４５が形成されている領域内に重なるようにバックアップ回路４６を設けることができるので、バックアップ回路４６を組み込んでも、フリップフロップ４７の面積オーバーヘッドはゼロにすることが可能である。よって、バックアップ回路４６をフリップフロップ４７に設けることで、ＣＰＵコア４２のパワーゲーティングが可能となる。パワーゲーティングに必要なエネルギーが少ないため、ＣＰＵコア４２を高効率にパワーゲーティングすることが可能である。
　バックアップ回路４６を設けることによって、トランジスタＭ１１による寄生容量がノードＱ１に付加されることになるが、ノードＱ１に接続される論理回路による寄生容量と比較して小さいので、スキャンフリップフロップ４５の動作に影響はない。つまり、バックアップ回路４６を設けても、フリップフロップ４７の性能は実質的に低下しない。
　ＣＰＵコア４２の低消費電力状態（非動作状態）として、例えば、クロックゲーティング状態、パワーゲーティング状態、休止状態を設定することができる。例えば、通常動作状態からクロックゲーティング状態に移行する場合、クロック信号ＧＣＬＫ１の供給が停止される。
　ＣＰＵコア４２を通常動作状態からパワーゲーティング状態に移行する場合には、スキャンフリップフロップ４５のデータをバックアップ回路４６にバックアップする動作が行われる。ＣＰＵコア４２をパワーゲーティング状態から通常動作状態に復帰する際には、バックアップ回路４６のデータをスキャンフリップフロップ４５に書き戻すリカバリ動作が行われる。
　図１９に示す、ＣＰＵ４１およびメモリ回路４８は、バックアップ回路４６、増幅回路５１、およびメモリセル３２が有するトランジスタをＯＳトランジスタとすることで、Ｓｉトランジスタが設けられる基板表面に垂直な方向（ｚ方向ともいう）にＯＳトランジスタを有する層を積層して設けることができる。
　図２１Ａは、Ｓｉトランジスタを有する層と、ＯＳトランジスタを有する層と、を積層した断面模式図において、図１９に示す構成の配置を模式的に表す図である。図２１Ａにおいて、Ｓｉトランジスタを有する層ＳＩＬと、ＯＳトランジスタを有する層ＯＳＬと、が、ｚ方向に積層して設けられている。ＯＳトランジスタを有する層ＯＳＬは、ＯＳトランジスタを有する複数の層を積層して設けることができ、例えば上記説明した素子層５０および素子層３０を図示している。なおトランジスタを有する各層の間には、配線層などを適宜設けることができる。
　図２１Ａに示す断面模式図では、層ＳＩＬにおいて、図１９で説明したＣＰＵ４１が有する演算部４４およびスキャンフリップフロップ４５、並びにメモリ回路４８が有する駆動回路６１を設けることができる。また、層ＳＩＬの上に設けられる素子層５０には、スキャンフリップフロップ４５に接続されるバックアップ回路４６、並びにメモリ回路４８が有する増幅回路５１を設けることができる。また、素子層５０の上に設けられる素子層３０には、メモリセルアレイ３１を設けることができる。メモリセルアレイ３１が有するメモリセル３２は、複数の層を積層して設けることができるため、単位面積当たりのメモリセル３２を高密度に配置することが可能である。
　図２１Ａに示すように、ＳｉＣＭＯＳ回路を設けることができる層ＳＩＬ上に、ＣＰＵ４１が有するバックアップ回路４６、およびメモリ回路４８が有する増幅回路５１を有する素子層５０を設け、その上にメモリセル３２を有する素子層３０を積層して設ける構成とすることができる。つまりＣＰＵ４１の上にＤＯＳＲＡＭといったメモリ回路４８をモノリシック積層した構成（オンチップメモリ）とすることができる。オンチップメモリの構成とすることで、ＣＰＵと、メモリとのインターフェース部分の動作を高速にすることが可能となる。またオンチップメモリの構成とすることで、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また図２１Ｂに示す半導体装置１０Ｅは、上記図１３Ａで図示した斜視図において、素子層２０に設けられるスキャンフリップフロップ４５、および素子層５０に設けられるバックアップ回路４６の一例である。素子層５０において、増幅回路５１とバックアップ回路４６と、を共通の層に設けることで、ＯＳトランジスタを設ける素子層を削減することができる。図２１Ｂに図示するようにバックアップ回路４６をスキャンフリップフロップ４５の直上に配置することが可能となるとともに、素子層５０において、増幅回路５１が設けられない領域を有効に利用する構成とすることができる。
　図２１Ａおよび図２１Ｂに図示するように三次元方向において回路を集積化して配置する構成とすることによって、シリコン貫通電極（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ：ＴＳＶ）などを用いた積層構造などと比較して各層の回路同士を接続する配線を短くできるため、当該配線の寄生容量を小さくすることができる。各配線の充放電に要する消費電力を削減することができる。そのため、演算処理効率の向上を図ることができる。また図２１Ａおよび図２１Ｂに図示する構成では、回路面積を縮小することが可能である。そのため、回路面積の小型化による低消費電力化を図ることが可能である。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
　半導体装置の断面構造の一部を図２２に示す。図２２に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量６００と、を有している。図２３Ａはトランジスタ５００のチャネル長方向の断面図であり、図２３Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図２３Ｃはトランジスタ５５０のチャネル幅方向の断面図である。例えば、トランジスタ５００は上記実施の形態に示したＳｉトランジスタに相当し、トランジスタ５５０はＯＳトランジスタに相当する。
　図２２では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
　トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　図２３Ｃに示すように、トランジスタ５５０は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
　なお、トランジスタ５５０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ヒ化ガリウム）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　トランジスタ５５０は、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
　また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板、または水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
　トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２２では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
　絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図２２では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図２２では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図２２では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素、水素などに対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜または酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量６００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図２３Ａおよび図２３Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
　また、図２３Ａおよび図２３Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図２３Ａおよび図２３Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図２３Ａおよび図２３Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
　なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
　また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図２２、および図２３Ａに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるため、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
　本明細書等において、第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタを、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタをＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、又はＬＧＡＡ構造とすることで、酸化物５３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに当該開口を埋め込むように導電体５０３ａ上に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
　絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補償すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａおよび５４２ｂにゲッタリングされる場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素、不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、酸化物５３０などが有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、オフ電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、またはトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
　なお、図２３Ａおよび図２３Ｂのトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。
　酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行ってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行ってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
　また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
　また、図２３Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
　また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図２３Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２ａおよび５４２ｂが酸化するのを抑制することができる。
　絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、オフ電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
　第１のゲート電極として機能する導電体５６０は、図２３Ａおよび図２３Ｂでは２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構成としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素、水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
　導電体５４６、および導電体５４８は、容量６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
　なお、本発明に用いることができるトランジスタは、図２３Ａ及び図２３Ｂに示すトランジスタ５００に限られるものではない。例えば、図２４に示す構造のトランジスタ５００を用いてもよい。図２４に示すトランジスタ５００は、絶縁体５５５が用いられている点、ならびに導電体５４２ａ（導電体５４２ａ１および導電体５４２ａ２）及び導電体５４２ｂ（導電体５４２ｂ１および導電体５４２ｂ２）が、積層構造である点において、図２３Ａ及び図２３Ｂに示すトランジスタと異なる。
　導電体５４２ａは、導電体５４２ａ１と、導電体５４２ａ１上の導電体５４２ａ２の積層構造であり、導電体５４２ｂは、導電体５４２ｂ１と、導電体５４２ｂ１上の導電体５４２ｂ２の積層構造である。酸化物５３０ｂに接する導電体５４２ａ１及び導電体５４２ｂ１は、金属窒化物などの酸化しにくい導電体であることが好ましい。これにより、酸化物５３０ｂに含まれる酸素によって、導電体５４２ａ及び導電体５４２ｂが過剰に酸化されるのを防ぐことができる。また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１より導電性が高い、金属層などの導電体であることが好ましい。これにより、導電体５４２ａ及び導電体５４２ｂを、導電性が高い配線または電極として機能させることができる。このようにして、活性層として機能する酸化物５３０の上面に接して、配線または電極として機能する導電体５４２ａ及び導電体５４２ｂが設けられた、半導体装置を提供することができる。
　導電体５４２ａ１、５４２ｂ１としては、金属窒化物を用いることが好ましく、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１よりも、導電性が高いことが好ましい。例えば、導電体５４２ａ２及び導電体５４２ｂ２の膜厚を、導電体５４２ａ１及び導電体５４２ｂ１の膜厚より大きくすることが好ましい。導電体５４２ａ２及び導電体５４２ｂ２としては、上記導電体５６０ｂに用いることが可能な導電体を用いればよい。上記のような構造にすることで、導電体５４２ａ２及び導電体５４２ｂ２の抵抗を低減することができる。
　例えば、導電体５４２ａ１及び導電体５４２ｂ１として、窒化タンタルまたは窒化チタンを用い、導電体５４２ａ２及び導電体５４２ｂ２として、タングステンを用いることができる。
　図２４に示すように、トランジスタ５００のチャネル長方向の断面視において、導電体５４２ａ１と導電体５４２ｂ１の間の距離は、導電体５４２ａ２と導電体５４２ｂ２の間の距離より小さい。このような構成にすることで、ソースとドレインの間の距離をより短くし、それに応じてチャネル長を短くすることが可能になる。よって、トランジスタ５００の周波数特性を向上させることができる。このように、半導体装置の微細化を図ることで、動作速度の向上した半導体装置を提供することができる。
　絶縁体５５５は、窒化物などの酸化しにくい絶縁体であることが好ましい。絶縁体５５５は、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接して形成されており、導電体５４２ａ２、及び導電体５４２ｂ２を保護する機能を有する。絶縁体５５５は、酸化雰囲気に曝されるため、酸化されにくい無機絶縁体が好ましい。また、絶縁体５５５は、導電体５４２ａ２及び導電体５４２ｂ２に接するため、導電体５４２ａ２、５４２ｂ２を酸化させにくい、無機絶縁体であることが好ましい。よって、絶縁体５５５は、酸素に対するバリア性を有する絶縁性材料を用いることが好ましい。例えば、絶縁体５５５として、窒化シリコンを用いることができる。
　図２４に示すトランジスタ５００は、絶縁体５８０及び絶縁体５４４に開口を形成し、当該開口の側壁に接して絶縁体５５５を形成し、さらにマスクを用いて、導電体５４２ａ１と導電体５４２ｂ１を分断することで、形成される。ここで、上記開口は、導電体５４２ａ２と導電体５４２ｂ２の間の領域と重畳する。また、導電体５４２ａ１及び導電体５４２ｂ１の一部は、上記開口内に突出するように形成されている。よって、絶縁体５５５は、上記開口内で、導電体５４２ａ１の上面、導電体５４２ｂ１の上面、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接する。また、絶縁体５４５は、導電体５４２ａ１と導電体５４２ｂ１の間の領域において、酸化物５３０の上面と接する。
　導電体５４２ａ１と導電体５４２ｂ１を分断した後で、絶縁体５４５を成膜する前に、酸素を含む雰囲気で熱処理を行うことが好ましい。これにより、酸化物５３０ａ及び酸化物５３０ｂに酸素を供給して、酸素欠損の低減を図ることができる。さらに、絶縁体５５５が、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接して形成されていることで、導電体５４２ａ２及び導電体５４２ｂ２が過剰に酸化されるのを防ぐことができる。以上により、トランジスタの電気特性、及び信頼性を向上させることができる。また、同一基板上に複数形成されるトランジスタの電気特性のばらつきを抑制することができる。
　また、トランジスタ５００において、図２４に示すように、絶縁体５２４を島状に形成してもよい。ここで、絶縁体５２４は、酸化物５３０と側端部が概略一致するように形成してもよい。
　また、トランジスタ５００において、図２４に示すように、絶縁体５２２が絶縁体５１６及び導電体５０３と接する構成にしてもよい。言い換えると、図２３Ａ及び図２３Ｂに示す絶縁体５２０を設けない構成にしてもよい。
　続いて、トランジスタ５００の上方には、容量６００が設けられている。容量６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
　また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
　導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構成と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。
　導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
　本発明の一態様の半導体装置に用いることができる基板としては、ガラス基板、石英基板、サファイア基板、セラミックス基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、またはアルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。他にも、結晶化ガラスなどを用いることができる。
　または、基板として、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどを用いることができる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド樹脂、エポキシ樹脂、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
　また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタ、抵抗、および／または容量などを形成してもよい。または、基板と、トランジスタ、抵抗、および／または容量などの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタ、抵抗、および／または容量などは耐熱性の劣る基板、可撓性の基板などにも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構成の構成、基板上にポリイミド等の有機樹脂膜が形成された構成、水素を含むシリコン膜等を用いることができる。
　つまり、ある基板上に半導体装置を形成し、その後、別の基板に半導体装置を転置してもよい。半導体装置が転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、可撓性を有する半導体装置の製造、壊れにくい半導体装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
　可撓性を有する基板上に半導体装置を設けることで、重量の増加を抑え、且つ破損しにくい半導体装置を提供することができる。
　なお、図２２に示すトランジスタ５５０は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、トランジスタ５５０の構成を、トランジスタ５００と同様の構成にすればよい。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、ＤＯＳＲＡＭおよびＮＯＳＲＡＭといった、上記実施の形態で説明したＯＳトランジスタを有するメモリ装置の断面構成例について説明する。
　図２５に、ＤＯＳＲＡＭの回路構成を用いた場合の断面構成例を示す。図２５では、駆動回路層７０１の上に記憶層７００［１］乃至記憶層７００［４］が積層されている場合を例示している。
　また、図２５では、駆動回路層７０１が有するトランジスタ５５０を例示している。トランジスタ５５０は、上記実施の形態で説明したトランジスタ５５０を適用することができる。
　なお、図２５に示すトランジスタ５５０は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
　駆動回路層７０１と記憶層７００の間、または、ｋ層目の記憶層７００とｋ＋１層目の記憶層７００の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。なお、本実施の形態などでは、ｋ層目の記憶層７００を記憶層７００［ｋ］と示し、ｋ＋１層目の記憶層７００を記憶層７００［ｋ＋１］と示す場合がある。ここで、ｋは１以上Ｎ以下の整数である。また、本実施の形態などにおいて「ｋ＋α（αは１以上の整数）」または「ｋ−α」と示した場合、「ｋ＋α」および「ｋ−α」それぞれの解は１以上Ｎ以下の整数とする。
　また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ５５０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０および絶縁体３２２には導電体３２８などが埋め込まれている。また、絶縁体３２４および絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８および導電体３３０はコンタクトプラグまたは配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２０の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、図２５において、絶縁体３２６および導電体３３０上に、絶縁体３５０、絶縁体３５７、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。絶縁体３５０、絶縁体３５７、および絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグまたは配線として機能する。
　絶縁体３５４の上には記憶層７００［１］が有する絶縁体５１４が設けられている。また、絶縁体５１４および絶縁体３５４には導電体３５８が埋め込まれている。導電体３５８は、コンタクトプラグまたは配線として機能する。例えば、配線ＢＬとトランジスタ５５０は、導電体３５８、導電体３５６、および導電体３３０などを介して接続される。
　図２６Ａに記憶層７００［ｋ］の断面構造例を示す。また、図２６Ｂに、図２６Ａの等価回路図を示す。図２６Ａでは、１つの配線ＢＬに２つのメモリセルＭＣが接続する例を示している。
　図２５および図２６Ａに示すメモリセルＭＣは、トランジスタＭ１および容量素子Ｃを有する。トランジスタＭ１として、例えば、上記実施の形態に示したトランジスタ５００を用いることができる。
　なお、本実施の形態では、トランジスタＭ１としてトランジスタ５００の変形例を示している。具体的には、トランジスタＭ１では、導電体５４２ａおよび導電体５４２ｂが、金属酸化物５３１（金属酸化物５３１ａおよび金属酸化物５３１ｂ）の端部を越えて延在している点が、トランジスタ５００と異なる。
　また、図２５および図２６Ａに示すメモリセルＭＣは、容量素子Ｃの一方の端子として機能する導電体１５６と、誘電体として機能する絶縁体１５３と、容量素子Ｃの他方の端子として機能する導電体１６０（導電体１６０ａおよび導電体１６０ｂ）と、を有する。導電体１５６は導電体５４２ｂの一部と接続される。また、導電体１６０は配線ＰＬ（図２６Ａに図示せず。）と接続される。
　容量素子Ｃは、絶縁体５７４、絶縁体５８０、および絶縁体５５４の一部を除去して設けられた開口部に形成されている。導電体１５６、絶縁体５８０、および絶縁体５５４は、該開口部の側面に沿って形成されるため、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましい。
　また、導電体１５６および導電体１６０は、導電体５０５または導電体５６０に用いることができる導電体を用いればよい。例えば、導電体１５６として、ＡＬＤ法を用いて形成した窒化チタンを用いればよい。また、導電体１６０ａとして、ＡＬＤ法を用いて形成した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて形成したタングステンを用いればよい。なお、絶縁体１５３に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて形成したタングステンの単層膜を用いてもよい。
　絶縁体１５３には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体を用いることが好ましい。例えば、高誘電率材料の絶縁体として、アルミニウム、ハフニウム、ジルコニウム、及びガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、または窒化物を用いることができる。また、上記酸化物、酸化窒化物、窒化酸化物、または窒化物に、シリコンを含有させてもよい。また、上記の材料からなる絶縁層を積層して用いることもできる。絶縁体１５３としては、例えば、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムとの、３層の積層構造などが挙げられる。なお、当該３層の積層構造は、ＺｒＯｘａ＼ＡｌＯｘｂ＼ＺｒＯｘｃ（ＺＡＺ）と呼称してもよい。なお、上述のｘａ、ｘｂ、及びｘｃは、それぞれ任意単位である。
　例えば、高誘電率材料の絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびジルコニウムを有する酸化物、シリコンおよびジルコニウムを有する酸化窒化物、ハフニウムおよびジルコニウムを有する酸化物、ハフニウムおよびジルコニウムを有する酸化窒化物、などを用いることができる。このような高誘電率材料を用いることで、オフ電流を抑制できる程度に絶縁体１５３を厚くし、かつ、容量素子Ｃの静電容量を十分確保することができる。
　また、上記の材料からなる絶縁層を積層して用いることが好ましく、高誘電率材料と、当該高誘電率材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１５３として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子Ｃの静電破壊を抑制することができる。
　図２７Ａに示す容量素子Ｃ１は、図２６Ａに示す容量素子Ｃの変形例である。
　図２７Ａに示す容量素子Ｃ１は、図２６Ａに示す容量素子Ｃとは、導電体１５６、絶縁体１５３および導電体１６０の形状が異なる。図２７Ａに示す容量素子Ｃ１の構成とすることで、導電体１５６と、絶縁体１５３と、導電体１６０と、の重なる面積を増やすことができるため、容量を大きくすることができる。
　絶縁体１５３は、導電体１５６が有する凹部の内側、および導電体１５６の上面と接する。さらに、絶縁体１５３は、導電体１５６の外側の側面の一部と接する領域を有する。また、絶縁体１５３は、絶縁体５７４と接する領域を有する。
　導電体１６０は、導電体１５６が有する開口を埋め込むように設けられている。さらに、導電体１６０は、絶縁体１５３を介して、導電体１５６の外側の側面の一部と重畳する領域を有する。
　上記構成にすることで、単位面積当たりの静電容量をより大きくすることができる。
　図２７Ｂに示す容量素子Ｃ２は、図２６Ａに示す容量素子Ｃの変形例である。
　図２７Ｂに示す容量素子Ｃ２は、図２６Ａに示す容量素子Ｃとは、導電体１５６、絶縁体１５３および導電体１６０の形状が異なる。
　導電体１５６は、導電体５４２ｂ上の導電体１５６ａと、導電体１５６ａ上の導電体１５６ｂとを有する。導電体１５６ｂは、中空部を有する円筒形状を有する。
　絶縁体１５３は、導電体１５６ｂの側面及び上面、ならびに導電体１５６ａの上面と接するように設けられる。
　導電体１６０は、絶縁体１５３を介して、導電体１５６ｂの有する中空部を埋め込むように設けられている。
　上記構成にすることで、単位面積当たりの静電容量をより大きくすることができる。
　図２７Ｃに示す容量素子Ｃ３は、図２６Ａに示す容量素子Ｃの変形例である。
　図２７Ｃに示す容量素子Ｃ３は、図２６Ａに示す容量素子Ｃとは、導電体１５６、絶縁体１５３および導電体１６０の形状が異なる。
　導電体１５６は、導電体５４２ｂ上の導電体１５６ａと、導電体１５６ａ上の導電体１５６ｂとを有する。導電体１５６ｂは、円筒形状を有する。
　絶縁体１５３は、導電体１５６ｂの側面及び上面、ならびに導電体１５６ａの上面と接するように設けられる。
　導電体１６０は、絶縁体１５３を介して、導電体１５６ｂの上面および側面を覆うように設けられている。
　上記構成にすることで、単位面積当たりの静電容量をより大きくすることができる。
　なお、図２７Ｃでは、導電体１５６ｂの側面が、導電体５４２ｂに対して垂直となる構成を示しているが、本発明はこれに限られない。例えば、図２７Ｄに示すように、導電体１５６ｂの側面は、テーパ形状になっていてもよい。当該開口の側面をテーパ形状にすることで、これより後の工程において、絶縁体１５３および導電体１６０の被覆性が向上し、鬆などの欠陥を低減することができる。
　なお図２５では、積層された記憶層７００にあるトランジスタＭ１および容量素子Ｃが重なる、すなわちトランジスタＭ１同士、および容量素子Ｃ同士が重なる構成について示したが他の構成でもよい。例えば、図２８に示すように、積層された記憶層７００にある容量素子Ｃの電極をトランジスタＭ１のバックゲートとして機能する導電体と重なる位置に配置する構成としてもよい。図２８の構成とすることで、トランジスタＭ１のバックゲートとして機能する導電体を形成する工程を簡略化することができる。
　図２９に、ＮＯＳＲＡＭのメモリセルの回路構成を用いた場合の断面構成例を示す。なお、図２９は、図２５の変形例でもある。また、図３０Ａに記憶層７００［ｋ］の断面構造例を示す。また、図３０Ｂに、図３０Ａの等価回路図を示す。
　図２９および図３０Ａに示すメモリセルＭＣは、絶縁体５１４の上にトランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３を有する。また、絶縁体５１４の上に導電体２１５が設けられている。導電体２１５は導電体５０５と同じ材料かつ同じ工程で同時に形成できる。
　また、図２９および図３０Ａに示すトランジスタＭ２およびトランジスタＭ３は、１つの島状の金属酸化物５３１を両者が共用している。言い換えると、１つの島状の金属酸化物５３１の一部がトランジスタＭ２のチャネル形成領域として機能し、他の一部がトランジスタＭ３のチャネル形成領域として機能する。また、トランジスタＭ２のソースとトランジスタＭ３のドレイン、もしくは、トランジスタＭ２のドレインとトランジスタＭ３のソースが共用される。よって、トランジスタＭ２とトランジスタＭ３をそれぞれ独立して設ける場合よりも、トランジスタの占有面積が少ない。
　また、図２９および図３０Ａに示すメモリセルＭＣは、絶縁体５８１の上に絶縁体２８７が設けられ、絶縁体２８７に導電体１６１が埋め込まれている。また、絶縁体２８７および導電体１６１の上に記憶層７００［ｋ＋１］の絶縁体５１４が設けられている。
　図２９および図３０Ａにおいて、記憶層７００［ｋ＋１］の導電体２１５が容量素子Ｃの一方の端子として機能し、記憶層７００［ｋ＋１］の絶縁体５１４が容量素子Ｃの誘電体として機能し、導電体１６１が容量素子Ｃの他方の端子として機能する。また、トランジスタＭ１のソースまたはドレインの他方はコンタクトプラグを介して導電体１６１と接続され、トランジスタＭ２のゲートは他のコンタクトプラグを介して導電体１６１と接続される。
　なお図２９では、積層された記憶層７００にあるトランジスタＭ１乃至Ｍ３が有するバックゲートとして機能する導電体と、容量素子Ｃの一方の端子として機能する導電体と、を別の構成とする例について示したが他の構成でもよい。例えば、図３１に示すように、積層された記憶層７００にある容量素子Ｃの一方の端子にあたる導電体２１５と、トランジスタＭ１乃至Ｍ３の導電体のバックゲートとして機能する導電体と、が同電位となるよう導電体動詞を接続する構成としてもよい。図２８の構成とすることで、容量素子Ｃの導電体２１５を大きくし、容量素子Ｃの容量を大きくすることができる。
　本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
［ＯＳトランジスタ］
　ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７０９が実装された基板（実装基板７０４）の斜視図を、図３２Ａに示す。図３２Ａに示す電子部品７０９は、モールド７１１内に半導体装置７１０を有している。図３２Ａは、電子部品７０９の内部を示すために、一部の記載を省略している。電子部品７０９は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して接続されている。電子部品７０９は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図３２Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３２Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
　次に、電子機器６５００の斜視図を図３３Ａに示す。図３３Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。
　図３３Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図３３Ｃに示す。図３３Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図３３Ｄに示す斜視図の構成とすることができる。図３３Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図３３Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図３３Ｅには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参照すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７０９を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、情報を処理および記憶する機器などの宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図３４には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３４においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、図３４には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図３５にデータセンターに適用可能なストレージシステムを示す。図３５に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
＜本明細書等の記載に関する付記＞
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　また本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
　本実施例では、ＯＳトランジスタを有する層が複数重ねて設けられる半導体装置を作製した。その後、当該半導体装置の断面観察を行った。また設計した半導体装置に基づく書き込み動作および読み出し動作のシミュレーションを行った。
＜作製した半導体装置の構成＞
　作製した半導体装置では、ＯＳトランジスタを有する素子層を４層積層する構成とし、１層目と２層目の素子層の間に中間層（配線層）を有する構成とした。図３６には、半導体装置の断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）観察結果を示す。
　図３６に示す素子層３０＿１乃至３０＿４において、作製したＯＳトランジスタ（トランジスタ３７）の断面を確認できた。また、図３６に示す素子層３０＿２乃至３０＿４において、容量素子３８の断面を確認できた。また素子層３０＿１乃至３０＿４、および素子層３０＿１と３０＿２との間の中間層において、配線として機能する電極３９を介してＯＳトランジスタ（トランジスタ３７）および容量素子３８がモノリシックに積層して設けられる断面を確認できた。
＜積層したＯＳトランジスタを用いて作製されるＯＳメモリとＤＲＡＭ、ＳＲＡＭとの比較結果＞
　積層した素子層に作製されるＯＳトランジスタを有するＯＳメモリと、Ｓｉトランジスタで作成されるＤＲＡＭと、の比較結果について説明する。表１には、ＯＳメモリであるＤＯＳＲＡＭと、Ｓｉトランジスタで作成されるＤＲＡＭと、の書込時間、読出時間、密度、および保持を比較した結果を示す。
Figure JPOXMLDOC01-appb-T000001
　表１に示すようにＯＳトランジスタを有するＤＯＳＲＡＭでは、温度補正なしの状態（初期状態）、および温度補正ありの状態（温度補正）で分けて示している。ＤＯＳＲＡＭにおける温度補正は、上記実施の形態１等で説明したＯＳトランジスタのバックゲート電圧の制御により行うことが可能である。またＤＯＳＲＡＭは、ＯＳトランジスタを２０ｎｍのデザインルールで作製し、図２５で図示した構成（Ｓｉトランジスタを有する素子層上にＯＳトランジスタを有する素子層を４層積層した構成）で見積もった。またＤＯＳＲＡＭにおいて、セル容量１．５ｆＦで見積もった。また表１に示すようにＳｉトランジスタを有するＤＲＡＭは、Ｓｉトランジスタを１４ｎｍのデザインルールとして見積もった。
　その結果、表１に示すようにＤＲＡＭの書込時間および読出時間が２０ｎｓに対して、ＤＯＳＲＡＭは書込期間が短く、読出時間が温度補正を行うことで同程度となることがわかった。つまりＤＯＳＲＡＭは、温度補正を行うことで、ＤＲＡＭと同等以上の性能である可能性があることがわかった。
　またメモリ密度を比較する密度の項目では、ＤＲＡＭの３８３ｃｅｌｌ／μｍ２に対して、ＤＯＳＲＡＭでは１層辺り１８１ｃｅｌｌ／μｍ２となるため、多層化を図ることより３層積層で５４０ｃｅｌｌ／μｍ２となり、１０層積層で５０００ｃｅｌｌ／μｍ２を上回ることがわかった。その結果、ＤＯＳＲＡＭは、現行のＤＲＡＭの性能を上回る可能性があることがわかった。
　またデータの保持時間を比較する保持の項目では、ＤＲＡＭで６４ｍｓに１回、全メモリセルのデータをリフレッシュする構成に対して、ＤＯＳＲＡＭでは６．４ｓに１回以上のリフレッシュと見積もられる。この結果、ＤＯＳＲＡＭは、ＤＲＡＭのリフレッシュに係る電力を１／１００に省電力化できる可能性があることがわかった。
　また表２には、積層した素子層に作製されるＯＳトランジスタを有するＯＳメモリの別の例として、ＯＳメモリであるＮＯＳＲＡＭと、Ｓｉトランジスタで作成されるＳＲＡＭと、の書込時間、読出時間、密度、および保持を比較した結果を示す。
Figure JPOXMLDOC01-appb-T000002
　表２に示すようにＯＳトランジスタを有するＮＯＳＲＡＭでは、温度補正なしの状態（初期状態）、および温度補正ありの状態（温度補正）で分けて示している。ＮＯＳＲＡＭにおける温度補正は、上記実施の形態１等で説明したＯＳトランジスタのバックゲート電圧の制御により行うことが可能である。またＮＯＳＲＡＭは、ＯＳトランジスタを２０ｎｍのデザインルールで作製し、図２９で図示した構成（Ｓｉトランジスタを有する素子層上にＯＳトランジスタを有する素子層を４層積層した構成）で見積もった。またＮＯＳＲＡＭにおいて、セル容量０．４ｆＦで見積もった。また表２に示すようにＳｉトランジスタを有するＳＲＡＭは、Ｓｉトランジスタを５ｎｍのデザインルールとして見積もった。
　その結果、表２に示すようにＳＲＡＭの書込時間および読出時間がＬ１キャッシュで１ｎｓ、ラストレベルキャッシュ（大容量オンチップメモリ）で１０ｎｓに対して、ＮＯＳＲＡＭは書込期間および読出時間ともにＬ１キャッシュには及ばないものの、温度補正を行うことでラストレベルキャッシュと同程度となることがわかった。
　またメモリ密度を比較する密度の項目では、ＳＲＡＭの４７．６ｃｅｌｌ／μｍ２に対して、ＮＯＳＲＡＭでは１層辺り４５ｃｅｌｌ／μｍ２となるため、多層化を図らずともＳＲＡＭと同程度であることがわかった。その結果、ＮＯＳＲＡＭは、多層化を図ることで、現行のＳＲＡＭの性能を上回る可能性があることがわかった。
　またデータの保持時間を比較する保持の項目では、ＳＲＡＭで電源オン時にはデータ不変であるものの電源オフ時にデータが消えてしまう構成に対して、ＮＯＳＲＡＭは６．４ｓに１回以上のリフレッシュと見積もられる。この結果、ＮＯＳＲＡＭは、ＤＲＡＭのリフレッシュに係る電極を１／１００に省電力化できる可能性があることがわかった。
＜ＯＳトランジスタ特性の基づくシミュレーション結果＞
　作製した半導体装置を適用可能なＯＳメモリの特性評価を行うため、実施の形態２で説明したＤＯＳＲＡＭの構成に基づいて半導体チップを設計し、シミュレーションを行った。
　設計した半導体チップの平面レイアウトを図３７に示す。図３７に示す半導体チップは、ＯＳトランジスタ６０ｎｍルール、Ｓｉトランジスタを１３０ｎｍルールで設計し、チップサイズは４ｍｍ角である。
　図３７において、領域８０１には、メモリセル３層、増幅回路１層、Ｓｉトランジスタを有するセンスアンプ１層が設けられる。領域８０２には、ワード線ドライバ、ＯＳ回路ドライバなどの駆動回路が設けられる。領域８０３には、Ｓｉトランジスタを有するセンスアンプが設けられる。領域８０４には、カラムドライバが設けられる。領域８０５には、コントローラが設けられる。
　図３８Ａ乃至図３８Ｄには、シミュレーションに用いたＯＳトランジスタのＩｄ−Ｖｇ特性を示す。図３８Ａは、増幅回路が設けられるＯＳトランジスタを有する素子層（１層目）のＯＳトランジスタのＩｄ−Ｖｇ特性である。また図３８Ｂ乃至図３８Ｄは、メモリセルが設けられるＯＳトランジスタを有する素子層（２層目乃至４層目）が有するＯＳトランジスタのＩｄ−Ｖｇ測定結果を示す。なおＯＳトランジスタのチャネル長（Ｌ）、およびチャネル幅（Ｗ）は、６０ｎｍおよび６０ｎｍで見積もった。
　また２層目乃至４層目に設けられるＤＯＳＲＡＭのメモリセルにおいて、書き込み時間（Ｗｒｉｔｅ　ｔｉｍｅ）および読み出し時間（Ｒｅａｄ　ｔｉｍｅ）についてシミュレーションによる見積もりを行った。表３において、２層目乃至４層目のＯＳトランジスタ（ＯＳＦＥＴ）を用いたメモリの書き込み時間および読み出し時間を示す。なお１層目のＯＳトランジスタは増幅回路のＯＳトランジスタであるため、書き込み時間および読み出し時間の見積もりはない。
Figure JPOXMLDOC01-appb-T000003
　表３に示すように、積層されたＯＳＦＥＴを用いたメモリにおいて、書き込み時間および読み出し時間共に良好な結果であった。
　また図３９Ａ、図３９Ｂは、書き込み動作におけるビット線（ＢＬ）およびメモリセルが有するストレージノード（ＳＮ）（容量素子が接続されるノード）の信号のシミュレーション波形を示す図である。図３９Ａは、ビット線を充電し、ストレージノードの電圧の変化を表す図である。図３９Ａは、ビット線を放電し、ストレージノードの電圧の変化を表す図である。図３９Ａ、図３９Ｂに示すようにビット線の充電及び放電時において、ストレージノードが充放電されることが確認できた。
　また図３９Ｃ、図３９Ｄは、読み出し動作におけるワード線（ＷＬ）、ビット線（ＢＬ）および反転ビット線（ＢＬＢ）の信号のシミュレーション波形を示す図である。ビット線（ＢＬ）、反転ビット線（ＢＬＢ）は、実施の形態２における配線ＧＢＬ、ＧＢＬＢに相当する。図３９Ｃは、ワード線をＨレベルにしてＯＳトランジスタをオン状態とし、ストレージノード（ＳＮ）に保持された充電されたデータをチャージシェアリングすることによるビット線（ＢＬ）、反転ビット線（ＢＬＢ）の電圧の変化を表す図である。図３９Ｄは、ワード線をＨレベルにしてＯＳトランジスタをオン状態とし、ストレージノード（ＳＮ）に保持された充電された反転データをチャージシェアリングすることによるビット線（ＢＬ）、反転ビット線（ＢＬＢ）の電圧の変化を表す図である。図３９Ｃ、図３９Ｄに示すようにビット線（ＢＬ）および反転ビット線（ＢＬＢ）に電位の変動を確認できた。
　本実施例は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１０：半導体装置、１５：温度検知回路、１６：電圧生成回路、２０：素子層、２１：電圧制御回路、２２：周辺回路、２３：演算回路、３０：素子層、３１：メモリセルアレイ、３２：メモリセル、３７：トランジスタ

Claims (13)

  1. 　温度検知回路および電圧生成回路が設けられた第１素子層と、
    　メモリセルが設けられた複数の第２素子層と、を有し、
    　複数の前記第２素子層は、前記第１素子層上に積層して設けられ、
    　前記メモリセルは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタを有し、
    　前記トランジスタは、バックゲートを有し、
    　前記電圧生成回路は、前記バックゲートに供給されるバックゲート電圧を生成する機能を有し、
    　前記温度検知回路は、検知した温度に応じて前記バックゲート電圧を制御する機能を有し、
    　前記電圧生成回路は、前記バックゲート電圧を、複数の前記第２素子層ごとに異なる電圧として供給する機能を有する、半導体装置。
  2. 　請求項１において、
    　複数の前記第２素子層において、上層に設けられる前記第２素子層が有する前記トランジスタに供給されるバックゲート電圧は、下層に設けられる前記第２素子層が有する前記トランジスタに供給されるバックゲート電圧より大きい、半導体装置。
  3. 　請求項１において、
    　前記第１素子層は、演算回路を有し、
    　積層された前記第２素子層は、前記演算回路が設けられる領域に重ねて設けられる、半導体装置。
  4. 　請求項１において、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
  5. 　第１素子層と、
    　温度検知回路、電圧生成回路、およびメモリセルが各層に設けられた複数の第２素子層と、を有し、
    　複数の前記第２素子層は、前記第１素子層上に積層して設けられ、
    　前記メモリセルは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタを有し、
    　前記トランジスタは、バックゲートを有し、
    　各層に設けられた前記電圧生成回路は、同層に設けられる前記メモリセルが有する前記トランジスタの前記バックゲートに供給されるバックゲート電圧を生成する機能を有し、
    　前記温度検知回路は、検知した温度に応じて前記バックゲート電圧を制御する機能を有する、半導体装置。
  6. 　請求項５において、
    　複数の前記第２素子層において、上層に設けられる前記第２素子層が有する前記トランジスタに供給されるバックゲート電圧は、下層に設けられる前記第２素子層が有する前記トランジスタに供給されるバックゲート電圧より大きい、半導体装置。
  7. 　請求項５において、
    　前記第１素子層は、演算回路を有し、
    　積層された前記第２素子層は、前記演算回路が設けられる領域に重ねて設けられる、半導体装置。
  8. 　請求項５において、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
  9. 　請求項５において、
    　前記温度検知回路は、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタを有する、半導体装置。
  10. 　温度検知回路および電圧生成回路が設けられた第１素子層と、
    　増幅回路を有する第２素子層と、
    　メモリセルが設けられた複数の第３素子層と、を有し、
    　複数の前記第２素子層は、前記第１素子層上に積層して設けられ、
    　複数の前記第３素子層は、前記第２素子層上に積層して設けられ、
    　前記増幅回路は、前記メモリセルの信号を増幅する機能を有し、
    　前記増幅回路および前記メモリセルは、チャネル形成領域を有する半導体層が酸化物半導体を有するトランジスタを有し、
    　前記トランジスタは、バックゲートを有し、
    　前記電圧生成回路は、前記バックゲートに供給されるバックゲート電圧を生成する機能を有し、
    　前記温度検知回路は、検知した温度に応じて前記バックゲート電圧を制御する機能を有し、
    　前記電圧生成回路は、前記バックゲート電圧を、前記第２素子層および複数の前記第３素子層ごとに異なる電圧として供給する機能を有する、半導体装置。
  11. 　請求項１０において、
    　複数の前記第２素子層において、上層に設けられる前記第２素子層が有する前記トランジスタに供給されるバックゲート電圧は、下層に設けられる前記第２素子層が有する前記トランジスタに供給されるバックゲート電圧より大きい、半導体装置。
  12. 　請求項１０において、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
  13. 　請求項１０において、
    　前記第１素子層は、スキャンフリップフロップを有する演算回路を有し、
    　前記スキャンフリップフロップは、前記スキャンフリップフロップのデータを保持する機能を有するバックアップ回路に電気的に接続され、
    　前記バックアップ回路は、前記スキャンフリップフロップが設けられる領域に重なる前記第２素子層の領域に設けられる、半導体装置。
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* Cited by examiner, † Cited by third party
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