TW202401582A - 半導體裝置 - Google Patents
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Abstract
提供一種具有新穎結構的半導體裝置。該半導體裝置包括第一元件層以及在各層中設置溫度檢測電路、電壓生成電路及記憶單元的多個第二元件層。多個第二元件層層疊設置在第一元件層上。記憶單元包括具有通道形成區域的半導體層包含氧化物半導體的電晶體。電晶體包括背閘極。設置在各層中的電壓生成電路具有生成供應給設置在同一層中的記憶單元所包括的電晶體的背閘極的背閘極電壓的功能。溫度檢測電路具有根據檢測溫度控制背閘極電壓的功能。在第二元件層中，供應給設置在上層中的第二元件層所包括的電晶體的背閘極電壓比供應給設置在下層中的第二元件層所包括的電晶體的背閘極電壓大。
Description
本發明的一個實施方式係關於一種半導體裝置等。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。此外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。因此，明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的例子可以舉出半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、這些裝置的驅動方法或這些裝置的製造方法。
近年來，對三維層疊設置包括SRAM單元或DRAM單元等的具有不同功能的電路的多個晶粒(例如矽晶粒)的結構的研究開發非常活躍(例如非專利文獻1及非專利文獻2)。
此外，近年來，藉由使用將氧化物半導體用於通道形成區域的電晶體(以下，OS電晶體)，能夠根據資料保持電荷的半導體裝置已在進行技術開發。包括OS電晶體的層可以以層疊在包括將矽用於通道形成區域的電晶體(以下，Si電晶體)的晶粒上的方式設置。專利文獻1公開了包括多個OS電晶體的層以三維層疊在包括Si電晶體的晶粒上的方式設置的結構。
[專利文獻1]國際專利申請公開第2020/152522號
[非專利文獻1]W. Gomes et al.，ISSCC Dig.Tech. Papers、pp.42-43、2022.
[非專利文獻2]M. Park et al.，ISSCC Dig.Tech. Papers、pp.444-445、2022.
在包括Si電晶體的晶粒(元件層)因電路工作發熱時，因熱而上層的元件層所包括的電晶體的電特性變動。在包括Si電晶體的元件層上三維層疊設置包括多個OS電晶體的元件層的結構中，按包括多個OS電晶體的層的每一個溫度不同，例如上層的溫度與下層的溫度不同。因此，有如下擔憂：按包括多個OS電晶體的層的每一個電晶體的電特性變動量不同。即有如下擔憂：在層疊包括多個OS電晶體的層提高電晶體密度的結構中每個層的OS電晶體的臨界電壓等電特性不均勻。其結果是，有功耗的增加或因電晶體的電特性不均勻而半導體裝置的可靠性損失的擔憂。
本發明的一個實施方式的目的之一是提供一種電晶體的電特性不均勻的影響得到減少的半導體裝置。本發明的一個實施方式的目的之一是提供一種功耗降低方面優異的半導體裝置。本發明的一個實施方式的目的之一是提供一種記憶密度提高方面優異的半導體裝置。本發明的一個實施方式的目的之一是提供一種具有新穎結構的半導體裝置。
注意，本發明的一個實施方式的目的不侷限於上述目的。上述列舉的目的並不妨礙其他目的的存在。其他目的是指將在下面的記載中描述的上述以外的目的。本領域技術人員可以從說明書或圖式等的記載中導出並適當抽出上面沒有提到的目的。注意，本發明的一個實施方式實現上述目的及/或其他目的中的至少一個目的。
本發明的一個實施方式是一種半導體裝置，包括：設置溫度檢測電路及電壓生成電路的第一元件層；以及設置記憶單元的多個第二元件層，其中，多個第二元件層層疊設置在第一元件層上，記憶單元包括具有通道形成區域的半導體層包含氧化物半導體的電晶體，電晶體包括背閘極，電壓生成電路具有生成供應給背閘極的背閘極電壓的功能，溫度檢測電路具有根據檢測溫度控制背閘極電壓的功能，並且，電壓生成電路具有對多個第二元件層的每一個供應背閘極電壓作為不同電壓的功能。
在本發明的一個實施方式中，較佳的是，供應給設置在上層中的第二元件層所包括的電晶體的背閘極電壓比供應給設置在下層中的第二元件層所包括的電晶體的背閘極電壓大。
在本發明的一個實施方式中，較佳的是，第一元件層包括運算電路，並且層疊的第二元件層重疊設置在設置運算電路的區域。
在本發明的一個實施方式中，氧化物半導體較佳為包含In、Ga及Zn。
本發明的一個實施方式是一種半導體裝置，包括：第一元件層；以及在各層中設置溫度檢測電路、電壓生成電路及記憶單元的多個第二元件層，其中，多個第二元件層層疊設置在第一元件層上，記憶單元包括具有通道形成區域的半導體層包含氧化物半導體的電晶體，電晶體包括背閘極，設置在各層中的電壓生成電路具有生成供應給設置在同一層中的記憶單元所包括的電晶體的背閘極的背閘極電壓的功能，並且，溫度檢測電路具有根據檢測溫度控制背閘極電壓的功能。
在本發明的一個實施方式中，較佳的是，供應給設置在上層中的第二元件層所包括的電晶體的背閘極電壓比供應給設置在下層中的第二元件層所包括的電晶體的背閘極電壓大。
在本發明的一個實施方式中，較佳的是，第一元件層包括運算電路，並且層疊的第二元件層重疊設置在設置運算電路的區域。
在本發明的一個實施方式中，氧化物半導體較佳為包含In、Ga及Zn。
在本發明的一個實施方式中，溫度檢測電路較佳為包括具有通道形成區域的半導體層包含氧化物半導體的電晶體。
本發明的一個實施方式是一種半導體裝置，包括：設置溫度檢測電路及電壓生成電路的第一元件層；包括放大電路的第二元件層；以及設置記憶單元的多個第三元件層，其中，多個第二元件層層疊設置在第一元件層上，多個第三元件層層疊設置在第二元件層上，放大電路具有放大記憶單元的信號的功能，放大電路及記憶單元包括具有通道形成區域的半導體層包含氧化物半導體的電晶體，電晶體包括背閘極，電壓生成電路具有生成供應給背閘極的背閘極電壓的功能，溫度檢測電路具有根據檢測溫度控制背閘極電壓的功能，並且，電壓生成電路具有對第二元件層及多個第三元件層的每一個供應背閘極電壓作為不同電壓的功能。
在本發明的一個實施方式中，較佳的是，在多個第二元件層中，供應給設置在上層中的第二元件層所包括的電晶體的背閘極電壓比供應給設置在下層中的第二元件層所包括的電晶體的背閘極電壓大。
在本發明的一個實施方式中，氧化物半導體較佳為包含In、Ga及Zn。
在本發明的一個實施方式中，較佳的是，第一元件層包括具有掃描正反器的運算電路，掃描正反器與具有保持掃描正反器的資料的功能的備份電路電連接，並且備份電路設置在重疊於設置掃描正反器的區域的第二元件層的區域中。
注意，本發明的其他實施方式記載於下面所述的實施方式中的說明及圖式中。
本發明的一個實施方式可以提供一種電晶體的電特性的不均勻的影響得到減少的半導體裝置。本發明的一個實施方式可以提供一種功耗降低方面優異的半導體裝置。本發明的一個實施方式可以提供一種記憶密度提高方面優異的半導體裝置。本發明的一個實施方式可以提供一種具有新穎結構的半導體裝置。
注意，這些效果的記載並不妨礙其他效果的存在。注意，本發明的一個實施方式並不需要具有所有上述效果。注意，可以從說明書、圖式、申請專利範圍等的記載得知並衍生上述以外的效果。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。
另外，在本說明書等中，在沒有特別的說明的情況下，關態電流是指電晶體處於關閉狀態(也稱為非導通狀態、遮斷狀態)時的汲極電流。在沒有特別的說明的情況下，在n通道電晶體中，關閉狀態是指閘極與源極間的電壓V
gs低於臨界電壓V
th(p通道型電晶體中V
gs高於V
th)的狀態。
在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體(Oxide Semiconductor，也可以簡稱為OS)等。例如，在將金屬氧化物用於電晶體的半導體層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，OS電晶體可以是指包含金屬氧化物或氧化物半導體的電晶體。
實施方式1
在本實施方式中，對半導體裝置的結構例子進行說明。本發明的一個實施方式中說明的半導體裝置除了CPU及快取記憶體以外具有包括記憶體或週邊電路等的多個同步電路的SoC(System on a chip：系統級晶片)的功能。
圖1A是本發明的一個實施方式的半導體裝置的立體示意圖。圖1A所示的半導體裝置10包括元件層20及多個元件層(作為一個例子，在圖1A中是元件層30_1至30_4)。圖1B是以在圖1A的結構中使元件層20及多個元件層30_1至30_4隔開的方式示出的立體圖。此外，圖2是說明圖1A、圖1B所示的結構的方塊圖。
元件層20是包括電晶體(Si電晶體)的層，該電晶體中的包括通道形成區域的半導體層含有矽。作為一個例子，元件層20包括電壓控制電路21、週邊電路22及運算電路23。元件層30_1至30_4各自都包括記憶單元陣列31。記憶單元陣列31包括記憶單元32。記憶單元32包括具有背閘極的電晶體37。
電壓控制電路21具有對元件層30_1至30_4的各層供應施加到記憶單元陣列31所包括的電晶體37的背閘極的電壓(背閘極電壓)的功能。背閘極電壓為按元件層30_1至30_4的各層不同的電壓。此外，背閘極電壓根據由電壓控制電路21檢測的溫度控制。藉由採用該結構，由於對離元件層20近的元件層30_1及離元件層20遠的元件層30_4供應不同的背閘極電壓，所以可以降低按元件層30_1至30_4的各層不同的電晶體的電特性不均勻的影響。
週邊電路22具有控制對設置在元件層30_1至30_4的各層中的記憶單元陣列31所包括的記憶單元32進行資料寫入或讀出的功能。週邊電路22包括用來驅動連接於記憶單元32的字線及位元線等信號線的多個驅動電路及控制電路。在例如採用n層(n為2以上的整數)的元件層30時，用來驅動連接於記憶單元32的字線及位元線的驅動電路較佳為設置n個。
運算電路23具有使用儲存在層疊的記憶單元陣列31的記憶單元32中的資料進行運算處理的功能。例如，運算電路23可以利用從所有記憶單元陣列31讀出的資料進行運算，也可以利用從一個記憶單元陣列31讀出的資料進行運算，或者還可以利用從多個記憶單元陣列31讀出的資料進行運算。注意，以運算電路23為一個例子進行說明，也可以為快取記憶體或控制器電路等具有其他功能的電路。
在圖1A、圖1B及圖2的結構中包括Si電晶體的元件層20可以具有形成CMOS電路(Si CMOS電路)的結構。由於電壓控制電路21、週邊電路22及運算電路23可以由CMOS電路形成，所以可以進行高速工作。
另外，Si電晶體的包括通道形成區域的半導體層可以使用單晶半導體、多晶半導體、微晶半導體或非晶半導體等中的一種或其組合。半導體材料不侷限於矽，例如也可以使用鍺等。此外，還可以使用矽鍺、碳化矽、砷化鎵或氮化物半導體等化合物半導體。
在圖1A、圖1B及圖2的結構中，從元件層30_1至30_4的記憶單元陣列31到運算電路23的路徑或從記憶單元陣列31輸出的資料的放大電路到運算電路23的路徑可以比將多個記憶單元陣列31並列配置在元件層20中的情況更短。換言之，在圖1A、圖1B及圖2的結構中，可以減少位於元件層20附近的元件層30_1的記憶單元陣列31(最下層的元件層中的記憶單元陣列31)與設置在離元件層20的表面較遠處的元件層30_4中的記憶單元陣列31(最上層的存儲層中的記憶單元陣列)到運算電路23的路徑差。
記憶單元陣列31與運算電路23間的路徑長度的差異導致寄生電容及寄生電阻的差異，進而導致信號延遲和功耗的差異。因此，在圖1A、圖1B及圖2的結構中，無論從各元件層30_1至30_4的哪個記憶單元陣列31讀出資料，都能以同程度的信號延遲及功耗進行資料讀出。因此，無論將資料儲存到哪個記憶單元陣列31，運算性能、功耗及運算效率上差異都不大，由此儲存資料時的彈性得到提高。
注意，藉由重疊配置運算電路23與元件層30_1至30_4，由運算電路23的驅動產生的熱傳遞到元件層30_1至30_4。其結果是，可以提高元件層30_1至30_4所包括的OS電晶體的場效移動率。此外，可以實現元件層30_1至30_4的高速工作。
元件層30_1至30_4為包括將氧化物半導體用於通道形成區域的電晶體(以下，OS電晶體)的元件層。在元件層20上層疊設置元件層30_1至30_4。圖1A、圖1B中的Z方向表示垂直於設置有元件層20的基板的表面(以X方向-Y方向表示的面)的方向或在元件層20上層疊設置元件層30_1至30_4的方向。
圖1A、圖1B及圖2所示的半導體裝置10示出在元件層20上層疊設置包括記憶單元陣列31的元件層30_1至30_4的情況。藉由在元件層20上設置包括記憶單元陣列31的元件層30，可以降低半導體裝置10所佔的佔有面積。此外，藉由層疊設置包括記憶單元陣列31的元件層30，可以提高單位面積的記憶容量。
記憶單元32例如較佳為採用為包括OS電晶體的記憶體電路(有時也稱為“OS記憶體”)的DOSRAM。DOSRAM(註冊商標)是“Dynamic Oxide Semiconductor Random Access Memory：動態氧化物半導體隨機存取記憶體”的簡稱。DOSRAM是包括1T(電晶體)1C(電容)型記憶單元的RAM。DOSRAM是使用OS電晶體形成的DRAM，DOSRAM是暫時儲存從外部發來的資訊的記憶體。DOSRAM是利用OS電晶體的關態電流低這一特性的記憶體。
OS電晶體在關閉狀態下源極與汲極間流過的電流，即關態電流極小。在DOSRAM中，藉由關閉存取電晶體(使其處於非導通狀態)，可以長時間保持根據保持在電容(電容器)(有時也稱為“單元電容”)中的資料的電荷。因此，與使用在通道形成區域中包含矽的電晶體(以下，也被稱為“Si電晶體”)構成的DRAM相比，DOSRAM的更新工作的頻率可以更低。其結果是，可以實現低功耗化。
記憶單元32藉由層疊配置OS電晶體，可以層疊設置包括記憶單元陣列31的元件層30_1至30_4。元件層30所包括的元件層30_1至30_4藉由在垂直於設置有元件層20的基板表面的方向上配置，可以提高記憶單元32的記憶密度。此外，元件層30可以在垂直方向上反覆使用相同的製程製造。半導體裝置10可以降低元件層30的製造成本。
注意，雖然本實施方式中以DOSRAM為例對可用於記憶單元32的結構進行了說明，但也可以採用可在元件層20上層疊地形成存儲層的其他結構。例如，也可以採用為包括OS電晶體的記憶體電路的NOSRAM。NOSRAM(註冊商標)是“Nonvolatile Oxide Semiconductor Random Access Memory(RAM)”的簡稱。NOSRAM的記憶單元為雙電晶體型(2T)或三電晶體型(3T)增益單元。
另外，較佳為記憶單元32所包括的電晶體都為OS電晶體。OS電晶體在關閉狀態下源極與汲極間流過的電流(亦即，關態電流)極小。NOSRAM可以藉由利用關態電流極小這一特性將對應於資料的電荷保持在記憶單元32內而被用作非揮發性記憶體。尤其是，NOSRAM能夠以不破壞所保持的資料的方式進行讀出(非破壞讀出)，因此適用於僅大量反覆進行資料讀出工作的運算處理。
在圖1A、圖1B及圖2中，作為第一層的元件層30示出元件層30_1，作為第二層的元件層30示出元件層30_2，作為第三層的元件層30示出元件層30_3。另外，將第k層(k是1以上且n以下的整數)的元件層30記作元件層30_k，將第n層的元件層30記作元件層30_n。注意，在本實施方式等中，在說明與整個n層的元件層30有關的事項時，或者在示出在n層元件層30的各層中共通的事項時，有時僅記作“元件層30”。
圖1A、圖1B及圖2所示的電壓控制電路21包括溫度檢測電路15及多個電壓生成電路16_1至16_4。此外，圖2所示的記憶單元32所包括的電晶體37為包括第一閘極(也稱為“前閘極”或簡稱為“閘極”)及第二閘極(也稱為“背閘極”)的電晶體。第一閘極與第二閘極具有隔著半導體層彼此重疊的區域。第二閘極例如具有控制電晶體37的臨界電壓的功能。
圖2所示的溫度檢測電路15具有輸出對應元件層20的溫度的信號T
20的功能。溫度檢測電路15例如包括溫度感測器。作為溫度感測器，例如可以使用鉑、鎳或銅等測溫電阻體、熱敏電阻器(thermistor)、熱電偶(thermocouple)、IC溫度感測器等。
溫度檢測電路15也可以包括類比數位轉換電路。藉由將溫度檢測電路15測出的類比信號的溫度資訊轉換為數位信號而輸出，可以減少因佈線電阻及寄生電容引起的信號衰減或雜訊的影響。因此，即使將溫度檢測電路15設置在遠離電壓生成電路16_1至16_4的位置，也可以將溫度資訊準確地傳遞給電壓生成電路16_1至16_4。
根據元件層20的溫度變化，元件層30_1至30_4中的電晶體的臨界電壓等電特性變化。例如根據元件層20中的運算電路23的驅動電流流過而發熱，運算電路23上方的元件層30_1至30_4的溫度變動。在溫度檢測電路15中，藉由測量元件層20的溫度變化，輸出用來控制對應因元件層30_1至30_4的溫度變化導致的電特性變化的信號。
圖2所示的電壓生成電路16_1至16_4具有生成供應給元件層30_1至30_4所包括的記憶單元32中的電晶體37的背閘極的背閘極電壓VBG_1至VBG_4的功能。電壓生成電路16_1至16_4例如為與基準電壓生成電路及降壓型(或升壓型)電荷泵組合而生成所希望的背閘極電壓的電路即可。
電壓生成電路16_1至16_4所生成的背閘極電壓VBG_1至VBG_4根據因元件層30_1至30_4的溫度變化導致的電特性變化而生成。例如，在由於運算電路23的驅動元件層20處於高溫的情況下，由於下層的元件層30_1的溫度為與元件層20相等的高溫，且上層的元件層30_4遠離元件層20，所以元件層30_4的溫度比元件層30_1低。也就是說，為了降低因對應元件層20的溫度產生的元件層30_1至30_4的溫度梯度導致的電特性不均勻，生成背閘極電壓VBG_1至VBG_4。
在由於上述運算電路23的驅動元件層20處於高溫的情況下，下層的元件層30_1與上層的元件層30_4間電晶體的電特性不同，因此包括溫度檢測電路15及多個電壓生成電路16_1至16_4的電壓控制電路21對下層的元件層30_1所包括的電晶體37的背閘極施加VBG_1的背閘極電壓且對上層的元件層30_4所包括的電晶體37的背閘極施加VBG_4(＞VBG_1)的背閘極電壓，由此可以控制以降低電特性不均勻。
注意，較佳為以背閘極電壓VBG_1至VBG_4滿足VBG_4＞VBG_3＞VBG_2＞VBG_1的方式供應給各元件層的電晶體37。藉由採用該結構，可以使上層的元件層30_4所包括的電晶體37的電特性與下層的元件層30_1所包括的電晶體37的電特性接近，因此可以降低電特性不均勻。
用於OS電晶體的金屬氧化物，例如可以舉出銦氧化物、鎵氧化物及鋅氧化物。另外，金屬氧化物較佳為包含選自銦、元素M和鋅中的二或三種。元素M是選自鎵、鋁、矽、硼、釔、錫、銅、釩、鈹、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢及鎂中的一種或多種。尤其是，元素M較佳為選自鋁、鎵、釔和錫中的一種或多種。
尤其是，作為金屬氧化物較佳為使用包含銦(In)、鎵(Ga)及鋅(Zn)的氧化物(也記作IGZO)。或者，較佳為使用包含銦、錫及鋅的氧化物(也記作ITZO(註冊商標))。或者，較佳為使用包含銦、鎵、錫及鋅的氧化物。或者，較佳為使用包含銦(In)、鋁(Al)及鋅(Zn)的氧化物(也記作IAZO)。或者，較佳為使用包含銦(In)、鋁(Al)、鎵(Ga)及鋅(Zn)的氧化物(也記作IAGZO)。或者，較佳為使用包含銦(In)、鎵(Ga)、鋅(Zn)及錫(Sn)的氧化物(也記作IGZTO)。
另外，用於OS電晶體的金屬氧化物也可以包括組成互不相同的兩層以上的金屬氧化物層。例如，可以適當地使用具有In：M：Zn=1：3：4[原子個數比]或其附近的組成的第一金屬氧化物層與設置在該第一金屬氧化物層上的具有In：M：Zn=1：1：1[原子個數比]或其附近的組成的第二金屬氧化物層的疊層結構。
另外，例如，也可以使用選自銦氧化物、銦鎵氧化物和IGZO中的任一個與選自IAZO、IAGZO及ITZO中的任一個的疊層結構等。
此外，用於OS電晶體的金屬氧化物較佳為具有結晶性。作為具有結晶性的氧化物半導體，可以舉出CAAC(c-axis-aligned crystalline)-OS、nc(nanocrystalline)-OS等。藉由使用具有結晶性的氧化物半導體，可以提供可靠性高的半導體裝置。
另外，OS電晶體在高溫環境下也能穩定地工作，特性變動較少。例如，即便在高溫環境下關態電流也幾乎沒有增加。明確而言，即便在室溫以上且200℃以下的環境溫度下關態電流也幾乎不增加。另外，即便在高溫環境下，通態電流也不易下降。因此，具有OS電晶體的記憶單元在高溫環境下也可以穩定地工作而具有高可靠性。
這裡，對電晶體的電特性之一的Id-Vg特性的溫度依賴性進行說明。圖3A示出OS電晶體(OS-FET)的Id-Vg特性。圖3B示出Si電晶體(Si-FET)的Id-Vg特性。注意，圖3A及圖3B都示出n通道型電晶體的Id-Vg特性。Id-Vg特性表示相對於閘極電壓(Vg)變化的汲極電流(Id)變化。圖3A及圖3B的橫軸以線性標度示出Vg。此外，圖3A及圖3B的縱軸以對數標度示出Id。
如圖3A所示，OS電晶體即使在高溫下工作，關態電流也不易增加。此外，OS電晶體隨著工作溫度的上升Vth向負方向漂移，工作電壓VG的通態電流隨著工作溫度的上升增加。另一方面，如圖3B所示，Si電晶體隨著工作溫度的上升，關態電流增加。另外，Si電晶體隨著工作溫度的上升Vth向正方向漂移，工作電壓VG的通態電流隨著工作溫度的上升降低。
藉由作為層疊設置的元件層30所包括的電晶體37使用OS電晶體，即使在高溫下工作也可以實現低關態電流。即使在高溫下工作也可以降低包括電晶體37的半導體裝置整體的功耗。
圖4A是示出根據圖3A所示的OS電晶體的Id-Vg特性的溫度變化的對於溫度變化的通態電流Ion(以工作電壓VG流過的汲極電流Id)的關係的圖。如圖4A所示，由於根據溫度不同通態電流Ion不同，所以產生因上述元件層30_1至30_4的溫度變化導致的電特性變化。
上述電壓控制電路21為了減小由於因元件層30_1至30_4的溫度變化導致的電特性變化的電特性變化，生成供應給元件層30_1至30_4所包括的記憶單元32的電晶體37的背閘極的背閘極電壓VBG_1至VBG_4。明確而言，如圖4B所示，在元件層30_1至30_4的溫度分佈越下方的層溫度越高的情況下，背閘極電壓VBG_1至VBG_4中越下方的層電壓越低。就是說，採用在按T
30_4、T
30_3、T
30_2、T
30_1的順序溫度越高時按VBG1、VBG2、VBG3、VBG4的順序供應越高的電壓的結構即可。藉由該結構，例如如圖4C所示的Id-Vg特性，可以緩和因元件層30_1至30_4的溫度變化的不均勻導致的電特性不均勻。
注意，如圖4B所示，在校正低溫一側的元件層的結構中，如圖5A所示，採用以增大上層的元件層(低溫一側)的電晶體的通態電流的方式校正的結構(將虛線的電特性校正成實線的電特性)，但也可以採用其他結構。例如，如圖5B所示，也可以採用以減小下層的元件層(高溫一側)的電晶體的通態電流的方式校正的結構(將虛線的電特性校正成實線的電特性)。藉由採用該結構，可以降低上層與下層的元件層30間的通態電流的不均勻。
圖6示出包括上述半導體裝置10的積體電路(也稱為IC晶片)的一個例子。藉由半導體裝置10將多個元件層安裝在封裝基板上，可以成為一個IC晶片。圖6示出其結構的一個例子。
圖6所示的IC晶片100的剖面示意圖示出在封裝基板101上包括基礎裸片的元件層20，作為一個例子示出四層元件層30_1至30_4層疊在元件層20上的半導體裝置10。封裝基板101上設置有IC晶片100與印刷電路板等連接的焊球102。用來連接元件層20與元件層30_1至30_4的電極39可以在製造Si電晶體的電晶體49或OS電晶體的電晶體37的製程中設置。
圖6的結構可以為在包括電晶體49的元件層20與包括電晶體37的元件層30_1至30_4之間的連接不利用使用TSV(Through Silicon Via：矽通孔)等貫通電極的技術或Cu-Cu直接接合技術的單片結構。元件層20上的元件層30_1至30_4可以具有將與元件層30_1至30_4所包括的電晶體37一起設置的佈線用作連接上層或下層的元件層的電極39的結構。
與電晶體37一起設置的佈線的間隔與在TSV或Cu-Cu直接接合技術中使用的貫通電極相比能夠進行微型加工。因此，在圖6所示的半導體裝置10的結構中，可以增加用來連接上層或下層的元件層的電極的個數。因此，可以增加設置在元件層30_1至30_4中的包括記憶單元的記憶體電路與設置在元件層20中的運算電路23間的佈線數(信號線數)。換言之，可以增大運算電路與記憶體電路間的頻道數。因此，可以增大元件層20與元件層30之間進行發送及接收的信號的傳輸量(頻寬)。藉由增大頻寬，可以增加單位時間的資料傳輸量。
圖7A是說明與圖1A中說明的本發明的一個實施方式的半導體裝置不同的結構例子的半導體裝置的立體示意圖。圖7A所示的半導體裝置10A包括元件層20及多個元件層(作為一個例子，圖7A中的元件層30_1至30_4)。圖7B是使圖7A的結構中的元件層20及多個元件層30_1至30_4隔開而示出的立體圖。此外，圖8是說明圖7A、圖7B所示的結構的方塊圖。此外，在以下的圖7A、圖7B及圖8的說明中，與圖1A、圖1B及圖2的說明相同的部分使用相同的符號而省略其說明。
圖7A、圖7B及圖8所示的結構與圖1A、圖1B及圖2的不同之處在於元件層30_1至30_4的每個層包括溫度檢測電路15及電壓生成電路16。即每個元件層30包括溫度檢測電路15及電壓生成電路16。注意，電壓生成電路16也可以設置在元件層20中。
如圖7B及圖8所示，設置在每個層中的溫度檢測電路15_1至15_4具有輸出對應元件層30_1至30_4的溫度的信號T
30_1至T
30_4的功能。作為一個例子，溫度檢測電路15_1至15_4包括具有OS電晶體的溫度感測器。
如圖7B及圖8所示，設置在每個層中的電壓生成電路16_1至16_4根據因元件層30_1至30_4的溫度變化導致的電特性變化生成設置在相同的層中的電晶體37所包括的背閘極電壓VBG_1至VBG_4。
電壓生成電路16_1至16_4所生成的背閘極電壓VBG_1至VBG_4根據因元件層30_1至30_4的溫度變化導致的電特性變化而生成。例如，在由於運算電路23的驅動元件層20處於高溫的情況下，由於下層的元件層30_1的溫度為與元件層20相等的高溫，且上層的元件層30_4遠離元件層20，所以元件層30_4的溫度比元件層30_1低。也就是說，為了降低因對應元件層20的溫度產生的元件層30_1至30_4的溫度梯度導致的電特性不均勻，生成背閘極電壓VBG_1至VBG_4。
在由於上述運算電路23的驅動元件層20處於高溫時，藉由對下層的元件層30_1所包括的電晶體37的背閘極施加VBG_1的背閘極電壓且對上層的元件層30_4所包括的電晶體37的背閘極施加VBG_4(＞VBG_1)的背閘極電壓，降低電特性不均勻。注意，較佳為以背閘極電壓VBG_1至VBG_4滿足VBG_4＞VBG_3＞VBG_2＞VBG_1的方式供應給各元件層的電晶體37。藉由採用該結構，可以使上層的元件層30_4所包括的電晶體37的電特性與下層的元件層30_1所包括的電晶體37的電特性接近，因此可以降低電特性不均勻。
說明包括OS電晶體的溫度感測器的結構例子。圖9A示出由OS電晶體的電晶體18A、18B構成的溫度檢測電路15的結構例子。
在圖9A所示的溫度檢測電路15中，對電晶體18A的閘極及汲極供應V1的電位且對電晶體18B的閘極供應0V。電晶體18A的源極與汲極之間成為導通狀態(開啟)，電晶體18B的源極與汲極之間成為非導通狀態(關閉)。輸出VOUT由於電晶體18A成為導通狀態，電位從0V上升至V1(＞0V)。該電位的上升在電晶體18A的臨界電壓為VTH的情況下輸出VOUT成為V1-VTH時停止。
利用電晶體18A的臨界電壓VTH基於溫度的變動進行溫度檢測。輸出VOUT由於包括VTH，所以可以為對應溫度的輸出。此外，輸出VOUT藉由將電晶體18B的閘極設定為V1且使電晶體18B開啟可以進行重設(0V)。輸出VOUT可以藉由類比數位轉換電路作為數位信號而輸出。
作為其他溫度檢測電路15的結構，圖9B示出由OS電晶體的電晶體18A及定電流源19構成的溫度檢測電路15A的結構例子。定電流源19可以由OS電晶體構成。在圖9B所示的結構中，利用電晶體18A的臨界電壓VTH基於溫度的變動進行溫度檢測。輸出VOUT由於包括VTH，所以可以為對應溫度的輸出。
圖9C中說明電壓生成電路的結構。電壓生成電路16包括邏輯電路34、多個緩衝器(圖9C中示出BF1至BF4)及多個電容元件(圖9C中示出C1、C2、C4、C8)。邏輯電路34具有根據從溫度檢測電路15供應的輸出信號(溫度資訊)對緩衝器BF1至BF4供應電壓的功能。例如，將從溫度檢測電路15供應的串列信號轉換為並行信號並供應給緩衝器BF1至BF4。
電容元件C1的一個電極與緩衝器BF1的輸出連接，另一個電極與將背閘極電壓VBG供應給電晶體37的背閘極的佈線連接。電容元件C2的一個電極與緩衝器BF2的輸出連接，另一個電極與將背閘極電壓VBG供應給電晶體37的背閘極的佈線連接。電容元件C4的一個電極與緩衝器BF3的輸出連接，另一個電極與將背閘極電壓VBG供應給電晶體37的背閘極的佈線連接。電容元件C8的一個電極與緩衝器BF4的輸出連接，另一個電極與將背閘極電壓VBG供應給電晶體37的背閘極的佈線連接。
對將背閘極電壓VBG從電壓生成電路16供應給電晶體37的背閘極的佈線施加的電壓根據電容元件C1、電容元件C2、電容元件C4及電容元件C8的合成電容和將背閘極電壓VBG供應給電晶體37的背閘極的佈線中產生的寄生電容的比例而決定。電容元件C1的電容值較佳為充分大於該寄生電容的電容值。明確而言，電容元件C1的電容值較佳為該寄生電容的電容值的5倍以上，更佳為10倍以上。如此，藉由在包括記憶單元32的各元件層中配置溫度檢測電路15及電壓生成電路16，可以對應各元件層中的溫度變化改變背閘極電壓VBG。
電壓生成電路16的結構不侷限於圖9C所示的結構，也可以採用其他結構。例如，也可以採用使用電荷泵電路等的結構。
此外，也可以採用在電壓生成電路16與將背閘極電壓VBG供應給電晶體37的背閘極的佈線之間包括具有保持背閘極電壓VBG的功能的電壓保持電路的結構。參照圖10A至圖10D說明電壓保持電路的結構例子。
圖10A示出電壓生成電路16與將背閘極電壓VBG供應給電晶體37的背閘極的佈線之間包括電壓保持電路35的結構例子。電壓保持電路35包括電晶體36。電晶體36的第一端子(源極和汲極中的一個)與電壓生成電路16連接，電晶體36的第二端子(源極和汲極中的另一個)與將背閘極電壓VBG供應給電晶體37的背閘極的佈線連接。
電壓保持電路35具有使電晶體36處於開啟狀態且將電壓生成電路16所生成的電壓VBG0供應給將背閘極電壓VBG供應給電晶體37的背閘極的佈線的功能。在將電晶體36的臨界電壓設定為Vth1而使電晶體36變為開啟狀態時，較佳為對電晶體36的閘極施加VBG0+Vth1以上的電壓。此外，電壓保持電路35具有保持在使電晶體36變為關閉狀態而將背閘極電壓VBG供應給電晶體37的背閘極的佈線的電壓的功能。藉由保持背閘極電壓VBG，可以間歇地停止電壓生成電路16，由此可以實現低功耗化。
在作為電壓VBG0供應負電位時，作為電晶體36也可以使用包括第一閘極及第二閘極的電晶體並使第一閘極及第二閘極與第二端子連接(參照圖10B)。此時，電晶體36A可以被用作二極體。此外，在將從電晶體36A輸出的電壓記作電壓VBG1時，成立VBG1=VBG+Vth1的關係。藉由將電晶體36A的第一端子設定為GND，可以保持寫入到將背閘極電壓VBG供應給電晶體37的背閘極的佈線中的負電位。
在圖10B所示的電晶體36A中，將負電位供應給將背閘極電壓VBG供應給電晶體37的背閘極的佈線之後將第一端子設定為GND時，閘極電壓(Vg)成為0V。因此，較佳為Vg為0V時的Id(也稱為“截止電流(cutoff current)”)小。藉由充分減小截止電流，可以長期間保持寫入到將背閘極電壓VBG供應給電晶體37的背閘極的佈線的負電位。
電晶體36A的通道長度較佳為比電晶體37的通道長度長。例如，在電晶體37的通道長度小於1μm的情況下，電晶體36A的通道長度為1μm以上，更佳為3μm以上，進一步較佳為5μm以上，更進一步較佳為10μm以上。藉由延長電晶體36A的通道長度，電晶體36A不受到短通道效應的影響，可以抑制截止電流。此外，可以提高電晶體36A的源極與汲極間的耐壓。在電晶體36A的源極與汲極間的耐壓高時，即使電壓生成電路16所生成的電壓為高電壓，也可以容易與電晶體37連接，因此是較佳的。
電晶體36A較佳為使用OS電晶體。OS電晶體的截止電流小且源極與汲極間的耐壓高。
如圖10C、圖10D所示，電壓保持電路35可以使用電壓保持電路35B、35C的結構。圖10C、圖10D示出使用串聯連接的多個電晶體36B、36C形成電壓保持電路的結構。
在圖11A至圖11E中，說明可用於上述記憶單元32的包括OS電晶體的記憶單元的結構例子。作為包括OS電晶體的記憶單元的結構的一個例子，如上所述那樣可以舉出DOSRAM或NOSRAM。
圖11A示出可用於記憶單元32的1T1C(電容)型DOSRAM的記憶單元的例子。圖11A所示的記憶單元32與用作字線的佈線WL、用作位元線的佈線BL、用作電容線的佈線CDL、用作供應背閘極電壓的佈線的佈線BGL連接。記憶單元32包括電晶體37、電容元件38。電晶體37的背閘極與佈線BGL連接。
電晶體37是OS電晶體。OS電晶體的關態電流極小。因此，記憶單元32可以降低資料的更新頻率。由此，可以降低資料保持所需的功耗。
圖11B示出可用於記憶單元32的兩個電晶體型(2T)增益單元的NOSRAM的記憶單元的例子。圖11B所示的記憶單元32A包括電晶體37A、37B、電容元件38。此外，NOSRAM的記憶單元所包括的電容元件38可以利用電晶體的閘極電容等的寄生電容而省略。電晶體37A為寫入電晶體，電晶體37B為讀出電晶體。電晶體37A、37B的背閘極與佈線BGL連接。
由於由OS電晶體構成寫入電晶體，所以藉由使寫入電晶體關閉，可以繼續保持對應資料的電荷。因此，記憶單元32A在保持資料時不消耗功率。因此，記憶單元32A可以被用作能夠長期間保持資料的低功耗記憶單元。
參照圖11C至圖11E說明可用於NOSRAM的記憶單元的其他結構例子。
圖11C所示的記憶單元32B為3T型增益單元，並包括電晶體37A、37B、37C及電容元件38。電晶體37A、37B、37C分別為寫入電晶體、讀出電晶體、選擇電晶體。電晶體37A、37B、37C的背閘極與佈線BGL連接。記憶單元32B與佈線RWL、WWL、佈線RBL、WBL、佈線CDL、電源線PL2連接。例如，佈線CDL、佈線PL2被輸入電壓GND(低位準一側電源電壓)。
圖11D示出2T型增益單元的其他結構例子。圖11D所示的記憶單元32C與圖11B所示的記憶單元32A的不同之處在於讀出電晶體由不包括背閘極的OS電晶體構成。
圖11E示出3T型增益單元的其他結構例子。圖11E所示的記憶單元32D與圖11B所示的記憶單元32A的不同之處在於讀出電晶體、選擇電晶體由不包括背閘極的OS電晶體構成。
在上述增益單元中，也可以設置兼用作佈線RBL、佈線WBL的位元線。
在記憶單元32為DOSRAM、NOSRAM時，可以對與存取電晶體的電晶體(圖11A至圖11E的電晶體37、37A)的閘極連接的佈線(圖11A至圖11E的佈線WL、WWL)施加該電晶體成為關閉的電壓且使其他部分成為電源閘控。藉由採用該結構，可以在記憶單元32儲存有資料的狀態下停止電源電壓的供應。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式2
在本實施方式中，說明作為在上述實施方式中說明的半導體裝置所包括的記憶單元使用DOSRAM的結構中包括層疊的記憶單元的元件層之間設置包括具有使保持在記憶單元中的資料電位放大而輸出的功能的放大電路的元件層的結構例子。
[半導體裝置的結構例子]
圖12是示出根據本發明的一個實施方式的半導體裝置10D的結構例子的方塊圖。圖12所示的半導體裝置10D包括元件層20及層疊的元件層70。層疊的元件層70除了層疊的元件層30[1]至30[m]以外還包括具有放大電路51的元件層50。
圖12示出元件層30[1]至30[m]包括配置為m行n列(m及n為2以上的整數)的矩陣狀的多個記憶單元32的例子。此外，作為一個例子按每個用作位元線的佈線BL設置放大電路51。圖12示出包括對應n個佈線BL設置的多個放大電路51(放大電路51[1]至放大電路51[n])的例子。
在圖12中，將第1行第1列記憶單元32表示為記憶單元32[1，1]，將第m行第n列記憶單元32表示為記憶單元32[m，n]。另外，在本實施方式等中，有時記作“i行”來表示任意行。另外，有時記作“j列”來表示任意列。因此，i為1以上且m以下的整數，j為1以上且n以下的整數。另外，在本實施方式等中，將第i行第j列記憶單元32表示為記憶單元32[i，j]。在本實施方式等中，當表示為“i+α”(α為正整數或負整數)時，“i+α”不小於1且不大於m。同樣，當表示為“j+α”時，“j+α”不小於1且不大於n。
另外，元件層30[1]至30[m]包括延伸在行方向上的m個佈線WL、延伸在行方向上的m個佈線PL以及延伸在列方向上的n個佈線BL。在本實施方式等中，將第一個(第1行)設置的佈線WL表示為佈線WL[1]，將第m個(第m行)設置的佈線WL表示為佈線WL[m]。同樣地，將第一個(第1行)設置的佈線PL表示為佈線PL[1]，將第m個(第m行)設置的佈線PL表示為佈線PL[m]。同樣地，將第一個(第1列)設置的佈線BL表示為佈線BL[1]，將第n個(第n列)設置的佈線BL表示為佈線BL[n]。
設置在第i行的多個記憶單元32與第i行佈線WL(佈線WL[i])和第i行佈線PL(佈線PL[i])連接。設置在第j列的多個記憶單元32與第j列佈線BL(佈線BL[j])連接。
佈線BL被用作進行資料的寫入及讀出的位元線。佈線WL被用作控制用作開關的存取電晶體的開啟或關閉(導通狀態或非導通狀態)的字線。佈線PL除了作為連接到電容器的恆電位線的功能以外還具有向作為存取電晶體的OS電晶體的背閘極傳輸背閘極電位的功能。作為傳輸背閘極電位的佈線，可以另行設置佈線CL(未圖示)。
元件層30[1]至30[m]分別包括的記憶單元32藉由佈線BL與放大電路51連接。佈線BL可以配置在垂直於設置有元件層20的基板表面的方向上。藉由將從元件層30[1]至30[m]所包括的記憶單元32延伸設置的佈線BL設置在垂直於基板表面的方向上，可以縮短元件層30與放大電路51之間的佈線的長度。因此，由於可以縮短連接於位元線的兩個電路之間的信號傳輸距離且可以大幅度降低位元線的電阻及寄生電容，所以可以降低功耗及信號延遲。此外，即使降低記憶單元32所包括的電容器的電容也可以進行工作。
放大電路51具有放大保持在記憶單元32中的資料電位並將其藉由後述的佈線GBL(未圖示)輸出到元件層20所包括的感測放大器66的功能。藉由採用該結構，可以在讀出資料時將佈線BL的微小的電位差放大。佈線GBL與佈線BL同樣地可以配置在垂直於設置有元件層20的基板表面的方向上。藉由將從元件層30[1]至30[m]所包括的記憶單元32延伸設置的佈線BL及佈線GBL設置在垂直於基板表面的方向上，可以縮短放大電路51與感測放大器66之間的佈線的長度。因此，由於可以縮短連接於佈線GBL的兩個電路之間的信號傳輸距離且大幅度降低佈線GBL的電阻及寄生電容，所以可以降低功耗及信號延遲。
佈線BL以與記憶單元32所包括的電晶體的半導體層接觸的方式設置。或者佈線BL以與記憶單元32所包括的電晶體的半導體層的用作源極或汲極的區域接觸的方式設置。或者佈線BL以與接觸於記憶單元32所包括的電晶體的半導體層的用作源極或汲極的區域的導電體接觸的方式設置。也就是說，佈線BL可以說是使元件層30的各層中的記憶單元32所包括的電晶體的源極和汲極中的一個與放大電路51在垂直方向上連接的佈線。
層疊的元件層70可以重疊設置在元件層20上。藉由重疊設置元件層20和層疊的元件層70，可以縮短元件層30與元件層50以及元件層20與元件層50之間的信號傳輸距離。因此，元件層間的電阻及寄生電容得到降低，可以實現功耗及信號延遲的降低。另外，可以實現半導體裝置10D的小型化。
藉由與DOSRAM的記憶單元32所包括的電晶體同樣地由OS電晶體構成放大電路51，可以與元件層30[1]至30[m]同樣地將放大電路51自由地配置在使用Si電晶體的電路上等，由此可以容易地進行集成化。藉由採用由放大電路51放大信號的結構可以使後級的電路的感測放大器66等的電路小型化，從而可以實現半導體裝置10D的小型化。
元件層20包括PSW71(功率開關)、PSW72及週邊電路22。週邊電路22包括驅動電路61、控制電路73(Control Circuit)及電壓生成電路74。
在半導體裝置10D中，根據需要可以適當地取捨上述各電路、各信號及各電壓。或者，也可以增加其它電路或其它信號。信號BW、信號CE、信號GW、信號CLK、信號WAKE、信號ADDR、信號WDA、信號PON1、信號PON2為從外部輸入的信號，信號RDA為輸出到外部的信號。信號CLK為時脈信號。
此外，信號BW、信號CE及信號GW為控制信號。信號CE為晶片賦能信號，信號GW為全局寫入賦能信號，信號BW為位元組寫入賦能信號。信號ADDR為位址信號。信號WDA為寫入資料，信號RDA為讀出資料。信號PON1、PON2為電源閘控控制用信號。此外，信號PON1、信號PON2也可以在控制電路73中生成。
控制電路73為具有控制半導體裝置10D的整體工作的功能的邏輯電路。例如，控制電路對信號CE、信號GW及信號BW進行邏輯運算來決定半導體裝置10D的工作模式(例如，寫入工作、讀出工作)。或者，控制電路73生成驅動電路61的控制信號，以執行上述工作模式。
電壓生成電路74具有生成負電壓的功能。信號WAKE具有控制對電壓生成電路74輸入信號CLK的功能。例如，當信號WAKE被施加H位準的信號時，信號CLK被輸入到電壓生成電路74，電壓生成電路74生成負電壓。
驅動電路61是用來對記憶單元32進行資料的寫入及讀出的電路。此外，驅動電路61是輸出用來控制放大電路51的各種信號的電路。驅動電路61包括行解碼器62(Row Decoder)、列解碼器64(Column Decoder)、行驅動器63(Row Driver)、列驅動器65(Column Driver)、輸入電路67(Input Cir.)、輸出電路68(Output Cir.)及感測放大器66(Sense Amplifier)。
行解碼器62及列解碼器64具有對信號ADDR進行解碼的功能。行解碼器62是用來指定要訪問行的電路，列解碼器64是用來指定要訪問列的電路。行驅動器63具有選擇由行解碼器62指定的佈線WL的功能。列驅動器65具有如下功能：將資料寫入到記憶單元32的放大；從記憶單元32讀出資料的功能；保持所讀出的資料的功能等。
輸入電路67具有保持信號WDA的功能。輸入電路67中保持的資料輸出到列驅動器65。輸入電路67的輸出資料是寫入到記憶單元32的資料(Din)。由列驅動器65從記憶單元32讀出的資料(Dout)被輸出至輸出電路68。輸出電路68具有保持Dout的功能。此外，輸出電路68具有將Dout輸出到半導體裝置10D的外部的功能。從輸出電路68輸出的資料為信號RDA。
PSW71具有控制向週邊電路22供給VDD的功能。PSW72具有控制向行驅動器63供給VHM的功能。在此，半導體裝置10D的高電源電壓為VDD，低電源電壓為GND(接地電位)。此外，VHM是用來使字線成為高位準的高電源電壓，其高於VDD。利用信號PON1控制PSW71的開啟/關閉，利用信號PON2控制PSW72的開啟/關閉。在圖12中，週邊電路22中被供應VDD的電源域的個數為1，但是也可以為多個。此時，可以對各電源域設置功率開關。
元件層30[1]至30[m]及元件層50可以重疊設置在元件層20上。圖13A是示出元件層20上重疊設置5層(m=5)元件層30[1]至30[5]及元件層50的情況的半導體裝置10D的立體圖。
在圖13A中，將設置在第一層中的元件層30記作元件層30[1]，將設置在第二層中的元件層30記作元件層30[2]，將設置在第五層中的元件層30記作元件層30[5]。圖13A示出延伸設置在X方向上的佈線WL、佈線PL及佈線CL以及延伸設置在Z方向(垂直於設置有驅動電路的基板表面的方向)上的佈線BL。注意，為了使圖式更易懂，省略元件層30的每一個所包括的佈線WL及佈線PL的一部分的記載。
圖13B示出說明圖13A所示的連接於佈線BL的放大電路51及連接於佈線BL的元件層30[1]至30[5]所包括的記憶單元32的結構例子的示意圖。此外，圖13B示出設置在放大電路51與驅動電路61之間的佈線GBL。另外，將一個佈線BL與多個記憶單元(記憶單元32)連接的結構也稱為“記憶體串(memory string)”。注意，在圖式中，為了提高易見度，有時用粗線示出佈線GBL。
圖13B示出連接於佈線BL的記憶單元32的電路結構的一個例子。記憶單元32包括電晶體37及電容元件38。關於電晶體37、電容元件38及各佈線(BL及WL等)，例如有時將佈線BL[1]及佈線WL[1]稱為佈線BL及佈線WL等。
在記憶單元32中，電晶體37的源極和汲極中的一個與佈線BL連接。電晶體37的源極和汲極中的另一個與電容元件38的一個電極連接。電容元件38的另一個電極與佈線PL連接。電晶體37的閘極與佈線WL連接。電晶體37的背閘極與佈線CL連接。
佈線PL是供應用來儲存電容元件38的電位的恆電位的佈線。佈線CL是用來控制電晶體37的臨界電壓的恆電位。佈線PL與佈線CL的電位也可以相等。此時，藉由連接兩個佈線，可以減少連接於記憶單元32的佈線數。
圖13B所示的佈線GBL以連接放大電路51與驅動電路61之間的方式設置。圖14A示出包括以放大電路51以及元件層30[1]至30[m]為重複單位的層疊的元件層70的半導體裝置10D的示意圖。雖然圖14A中示出一個佈線GBL，但也可以根據元件層50中的放大電路51的數量適當地設置佈線GBL。
佈線GBL以與放大電路51所包括的電晶體的半導體層接觸的方式設置。或者，佈線GBL以與放大電路51所包括的電晶體的半導體層的用作源極或汲極的區域接觸的方式設置。或者，佈線GBL以與接觸於放大電路51所包括的電晶體的半導體層的用作源極或汲極的區域的導電體接觸的方式設置。也就是說，佈線GBL可以說是使元件層50的放大電路51所包括的電晶體的源極和汲極中的一個與元件層20在垂直方向上連接的佈線。
此外，也可以具有層疊包括放大電路51及元件層30[1]至30[m]的的層疊的元件層70的結構。本發明的一個實施方式的半導體裝置10D_A如圖14B所示可以包括層疊的元件層70[1]至70[p](p為2以上的整數)。佈線GBL與層疊的元件層70所包括的元件層50連接。根據放大電路51的個數適當地設置佈線GBL即可。
在本發明的一個實施方式中，在層疊設置OS電晶體的同時將用作位元線的佈線配置在垂直於設置有元件層20的基板表面的方向上。藉由在垂直於基板表面的方向上設置從元件層30延伸設置的用作位元線的佈線，可以縮短元件層30與元件層20之間的佈線的長度。因此，可以大幅度降低位元線的寄生電容。
本發明的一個實施方式在設置有元件層30的層中包括元件層50，該元件層50包括具有放大保持在記憶單元32中的資料電位並將其輸出的功能的放大電路51。藉由採用該結構，可以將讀出資料時用作位元線的佈線BL的微小的電位差放大而可以驅動元件層20所包括的感測放大器66。由於可以使感測放大器等的電路小型化，所以可以實現半導體裝置10D的小型化。此外，即使降低記憶單元32所包括的電容器的電容也可以進行工作。
[記憶單元32、放大電路51及控制電路81的結構例子]
圖15A、圖15B示出說明對應圖13B等中說明的記憶單元32的電路圖及對應該電路圖的電路方塊的圖。如圖15A、圖15B所示，有時記憶單元32在圖式等中表示為方塊。此外，如圖15A、圖15B所示，連接於記憶單元32的佈線LBL為了與用作位元線的其他佈線進行區別可以表示用作局部位元線的佈線LBL。佈線WL為了與其他佈線進行區別可以表示用作字線的佈線WL。
圖15C、圖15D示出說明對應圖12等中說明的包括放大電路51的元件層50的電路圖及對應該電路圖的電路方塊的圖。如圖15C、圖15D所示，包括電晶體52至55的放大電路51有時在圖式等中表示為放大電路51的方塊。放大電路51具有放大佈線LBL的電位並傳送佈線GBL的功能。放大電路51可以藉由設定校正期間進行校正相當於電晶體52的臨界電壓的變動的工作。佈線GBL為了與用作位元線的其他佈線進行區別可以表示用作局部位元線的佈線GBL。信號WE、RE、MUX為用來控制放大電路51的控制信號。佈線SL為供應恆電位的佈線。
圖16A示出圖12等中說明的包括感測放大器66的控制電路81的電路結構例子。控制電路81示出與開關電路82、預充電電路83、預充電電路84、感測放大器66、控制電路81連接的佈線SA_GBL、佈線SA_GBLB、佈線BL、BLB。
如圖16A所示，例如開關電路82包括n通道型電晶體82_1、82_2。電晶體82_1、82_2根據信號CSEL而切換一對佈線SA_GBL和佈線SA_GBLB與一對佈線BL和佈線BLB的導通狀態。
如圖16A所示，預充電電路83由n通道型電晶體83_1至83_3構成。預充電電路83是用來根據信號EQ而將佈線BL及佈線BLB預充電至相當於電位VDD/2的中間電位VPRE的電路。
如圖16A所示，預充電電路84由p通道型電晶體84_1至84_3構成。預充電電路84是用來根據信號EQB而將佈線BL及佈線BLB預充電至相當於電位VDD/2的中間電位VPRE的電路。
如圖16A所示，感測放大器66由連接於佈線SAP或佈線SAN的p通道型電晶體85_1、85_2及n通道型電晶體85_3、85_4構成。佈線SAP或佈線SAN是具有供應VDD或VSS的功能的佈線。電晶體85_1至85_4是構成反相器環路的電晶體。
圖16B示出說明對應圖16A等中說明的控制電路81的電路方塊的圖。如圖16B所示，有時控制電路81在圖式等中表示為方塊。
圖17是說明圖12的半導體裝置10D的工作例子的電路圖。圖17示出圖15A至圖15D及圖16A、圖16B中說明的電路方塊。
如圖17所示，包括元件層30[m]的層疊的元件層70包括記憶單元32。記憶單元32與一對佈線LBL及佈線LBL_pre連接。與佈線LBL連接的記憶單元32為被進行資料寫入或讀出的記憶單元。佈線LBL_pre為被進行預充電的局部位元線，連接於該佈線LBL_pre的記憶單元32繼續保持資料。
佈線LBL藉由放大電路51與佈線GBL連接。佈線LBL_pre藉由放大電路51_pre與佈線GBLB連接。
電晶體97被用作切換佈線GBL與佈線GBLB之間的導通狀態的開關。電晶體97的開啟或關閉可以由信號SW0切換。
電晶體98被用作切換佈線GBL與控制電路81一側的佈線SA_GBL之間的導通狀態的開關。電晶體98的開啟或關閉可以由信號SW1切換。
電晶體99被用作切換佈線GBLB與控制電路81一側的佈線SA_GBLB之間的導通狀態的開關。電晶體99的開啟或關閉可以由信號SW2切換。
如圖17所示，記憶單元32可以具有藉由設置在最短距離的垂直方向上的佈線LBL及佈線GBL使放大電路51與控制電路81連接的結構。包括構成放大電路51的電晶體的元件層50增加，但藉由降低佈線LBL的負載，可以縮短寫入時間且可以易於讀出資料。
如圖17所示，放大電路51、51_pre所包括的各電晶體根據信號WE、RE及MUX控制。各電晶體可以根據各信號將佈線LBL的電位經過佈線輸出到控制電路81。放大電路51、51_pre可以被用作由OS電晶體構成的感測放大器。藉由採用該結構，可以在讀出時使佈線LBL的微小的電位差放大，可以驅動感測放大器66。
[記憶單元32、放大電路51及控制電路81的工作例子]
圖18示出說明圖17所示的電路圖的工作的時序圖，也說明記憶單元32、放大電路51及控制電路81的工作例子。在圖18的時序圖中示出資料為H位準(data=H)及資料為L位準(data=L)的各情況下的一對佈線SA_GBL和佈線SA_GBLB、一對佈線GBL和佈線GBLB的佈線。
在圖18所示的時序圖中，時間T11至時間T13相當於資料寫入的期間。時間T13至時間T16相當於校正期間。時間T16至時間T18相當於資料讀出的期間。注意，信號CSEL在時間T11至T20為H位準。
在時間T11，信號MUX、信號WE為H位準。信號SW1、SW2為H位準，信號SW0為L位準。然後，藉由對佈線SAP、SAN供應電源電壓(VDD、VSS)，一對全局位元線SA_GBL和全局位元線SA_GBLB中的一個、一對全局位元線GBL和全局位元線GBLB中的一個被充電。佈線LBL的電位上升。將佈線WL的電位設定為H位準並將供應到佈線LBL的電位(圖18中的H位準)寫入到記憶單元32。
在時間T12，將佈線WL的電位設定為L位準。記憶單元32保持資料。
在時間T13中，將佈線SAP、SAN都設定為VDD，反轉信號EQ、EQB，將一對全局位元線SA_GBL和全局位元線SA_GBLB及一對全局位元線GBL和全局位元線GBLB都設定為H位準。佈線LBL_pre被預充電至H位準的電位。然後，將信號MUX設定為L位準。此外，也可以將信號WE設定為低位準。
在時間T14，將信號RE、信號WE設定為H位準。佈線LBL的電位及佈線LBL_pre的電位因藉由電晶體52的放電降低。該放電在電晶體52的閘極和源極之間的電壓成為電晶體52的臨界電壓時停止。
在時間T15，將信號WE及信號RE都設定為L位準。佈線LBL及佈線LBL_pre保持對應於電晶體52的臨界電壓的電位。再次使EQ、EQB反轉，停止預充電。也就是說，一對佈線SA_GBL和佈線SA_GBLB、一對佈線GBL和佈線GBLB成為電浮動狀態，即浮動狀態。
在時間T16，將佈線WL設定為H位準，進行電荷共用。佈線LBL的電位根據寫入到記憶單元32中的資料而改變。在將H位準的資料寫入到記憶單元32中時，佈線LBL的電位上升，在將L位準的資料寫入到記憶單元32中時，佈線LBL的電位降低。另一方面，因為在佈線LBL_pre中不進行利用佈線WL的工作的電荷共用，所以電位不改變。
在時間T17，藉由將信號RE、信號MUX設定為H位準，根據佈線LBL及佈線LBL_pre的電位而使電流流過放大電路51所包括的電晶體52及放大電路51_pre所包括的電晶體52。由於佈線LBL及佈線LBL_pre的電位不同，所以流過放大電路51所包括的電晶體52的電流和流過放大電路51_pre所包括的電晶體52的電流有差異。該電流差與因電荷共用而改變的佈線LBL的電位，即從記憶單元32讀出的資料對應。因此，如圖18所示，記憶單元32的資料可以轉換為一對佈線SA_GBL和佈線SA_GBLB、一對佈線GBL和佈線GBLB的電位的變化量。
在時間T18，將信號RE設定為L位準。然後，對佈線SAP、SAN供應電源電壓(VDD、VSS)來使感測放大器66工作。由於感測放大器66的工作確定一對佈線SA_GBL和佈線SA_GBLB、一對佈線GBL和佈線GBLB的電位。
在時間T19，將信號SW0設定為L位準，將信號SW1設定為H位準，根據所讀出的資料切換一對佈線GBL和佈線GBLB的電位。明確而言，在資料為H位準時，一對佈線GBL和佈線GBLB的電位都被切換為H位準。此外，在資料為L位準時，一對佈線GBL和佈線GBLB的電位都被切換為L位準。藉由在這狀態下將佈線WL設定為H位準，對應於所讀出的資料的邏輯的電壓可以再次被寫入記憶單元32中。
在時間T20，將信號MUX、佈線WL、信號WE設定為L位準。在記憶單元32中可以更新對應於所讀出的資料的邏輯的資料。
本發明的一個實施方式的半導體裝置10採用層疊有包括記憶單元32的元件層30的結構。藉由採用該結構，可以縮短佈線LBL並縮小記憶單元32的電容元件38的電容。
在本發明的一個實施方式的半導體裝置中，作為設置在元件層30的電晶體使用關態電流極小的OS電晶體。OS電晶體可以層疊地設置設有包括Si電晶體的元件層20的基板上。因此，可以向垂直方向上反覆利用相同的製程而製造，從而能夠實現製造成本的降低。另外，在本發明的一個實施方式中，構成記憶單元32的電晶體也可以不向平面方向而向垂直方向上配置來提高記憶體密度，因此能夠實現半導體裝置的小型化。
另外，本發明的一個實施方式具備包括放大電路51的元件層50。在功能電路中，將佈線LBL連接於電晶體52的閘極，因此電晶體52可以被用作放大器。藉由採用該結構，可以在讀出時將佈線LBL的微小的電位差放大，而驅動使用Si電晶體的感測放大器66。可以使使用Si電晶體的感測放大器66等的電路小型化，因而可以實現半導體裝置的小型化。另外，即使降低記憶單元32所包括的電容元件38的電容也可以進行工作。
[半導體裝置的變形例子]
接著，作為半導體裝置10的變形例子說明運算電路23使用包括備份電路的CPU的情況。藉由組合CPU的暫存器等與包括OS電晶體的備份電路，可以實現常關閉CPU(NoffCPU(註冊商標))。
在NoffCPU中，可以停止向NoffCPU中的不需要工作的電路的供電，使該電路處於待機狀態。在供電停止而處於待機狀態的電路中，沒有電力消耗。因此，NoffCPU可以將用電量抑制到最小限度。
圖19示出CPU41與記憶體電路48藉由匯流排BUL連接的方塊圖。CPU41具有進行執行程式的運算的功能。
圖19所示的CPU41示出CPU核心42。CPU核心42包括暫存器部43及運算部44。暫存器部43包括正反器47(Flip-flop)。正反器47包括掃描正反器(Scan Flip-flop)45、備份電路(Backup Circuit)46。
圖19所示的記憶體電路48包括具有記憶單元32的記憶單元陣列31、放大電路51及驅動電路61。
圖20A示出正反器47的電路結構例子。
掃描正反器45包括節點D1、Q1、SD、SE、RT、CK、時脈緩衝電路45A。
節點D1是資料(data)輸入節點，節點Q1是資料輸出節點，節點SD是掃描測試用資料的輸入節點。節點SE是信號SCE的輸入節點。節點CK是時脈信號GCLK1的輸入節點。時脈信號GCLK1被輸入到時脈緩衝電路45A。掃描正反器45的類比開關與時脈緩衝電路45A的節點CK1、CKB1連接。節點RT是重設信號(reset signal)的輸入節點。節點SE是掃描賦能信號的輸入節點。
掃描正反器45的電路結構不侷限於圖20A。此外，也可以使用在標準的電路庫中準備的正反器。
備份電路46包括節點SD_IN、SN11、電晶體M11至M13及電容器C11。
節點SD_IN是掃描測試資料的輸入節點，連接於掃描正反器45的節點Q1。節點SN11是備份電路46的保持節點。電容器C11是用來保持節點SN11的電壓的儲存電容器。
電晶體M11控制節點Q1與節點SN11之間的導通狀態。電晶體M12控制節點SN11與節點SD之間的導通狀態。電晶體M13控制節點SD_IN與節點SD之間的導通狀態。電晶體M11、M13的開啟/關閉被信號BKH控制，電晶體M12的開啟/關閉被信號RCH控制。
與記憶單元32及放大電路51所包括的電晶體同樣，電晶體M11至M13是OS電晶體。圖式示出電晶體M11至M13採用包括背閘極的結構。示出電晶體M11至M13的背閘極與供應電壓VBG1的電源線電連接的例子。
較佳的是，至少電晶體M11、M12為OS電晶體。借助於OS電晶體的關態電流極小的特徵，可以抑制節點SN11的電壓下降，並且在保持資料時幾乎不耗電，所以備份電路46具有非揮發性特性。由於藉由電容器C11的充放電改寫資料，所以備份電路46在原理上對改寫次數沒有限制，可以以低能量進行資料的寫入及讀出。
特別較佳的是，備份電路46的所有電晶體為OS電晶體。如圖20B所示，可以在由矽CMOS電路構成的掃描正反器45上層疊備份電路46。
與掃描正反器45相比，備份電路46的元件個數非常少，由此不需要為了層疊備份電路46而改變掃描正反器45的電路結構及佈局。也就是說，備份電路46是通用性非常高的備份電路。此外，可以以重疊的方式在形成有掃描正反器45的區域內設置備份電路46，由此即使安裝備份電路46也可以使正反器47的附加面積為0。因此，藉由將備份電路46設置在正反器47，可以進行CPU核心42的電源閘控。電源閘控所需要的能量少，所以能夠高效地進行CPU核心42的電源閘控。
藉由設置備份電路46，雖然電晶體M11所產生的寄生電容附加到節點Q1，但是其小於與節點Q1連接的邏輯電路所產生的寄生電容，因此不影響到掃描正反器45的工作。也就是說，即使設置備份電路46，實質上正反器47的性能也不會下降。
作為CPU核心42的低功耗狀態(非工作狀態)，例如，可以設定時脈閘控狀態、電源閘控狀態及休眠狀態。例如，在從正常工作狀態轉移到時脈閘控狀態時，停止時脈信號GCLK1的供應。
在將CPU核心42從正常工作狀態轉移到電源閘控狀態時，進行將掃描正反器45的資料備份到備份電路46的工作。在將CPU核心42從電源閘控狀態恢復到正常工作狀態時進行將備份電路46的資料再次寫回到正反器45的恢復工作。
在圖19所示的CPU41及記憶體電路48中，藉由備份電路46、放大電路51及記憶單元32所包括的電晶體為OS電晶體，可以在垂直於設置有Si電晶體的基板表面的方向(也稱為z方向)上層疊設置包括OS電晶體的層。
圖21A是層疊有包括Si電晶體的層與包括OS電晶體的層的剖面示意圖，並是示意性地示出圖19所示的各組件的配置的圖。在圖21A中，在z方向上層疊有包括Si電晶體的層SIL與包括OS電晶體的層OSL。在包括OS電晶體的層OSL中，可以層疊多個包括OS電晶體的層，例如示出上述說明的元件層50及元件層30。此外，可以在包括電晶體的各層間適當地設置佈線層等。
在圖21A所示的剖面示意圖中，可以在層SIL中設置包括圖19中說明的CPU41的運算部44及掃描正反器45以及記憶體電路48所包括的驅動電路61。此外，可以在設置於層SIL上的元件層50中設置連接於掃描正反器45的備份電路46以及記憶體電路48所包括的放大電路51。此外，可以在設置於元件層50上的元件層30中設置記憶單元陣列31。由於記憶單元陣列31所包括的記憶單元32可以層疊設置多個層，由此可以以高密度配置單位面積的記憶單元32。
如圖21A所示，可以採用如下結構：在可設置SiCMOS電路的層SIL上設置包括CPU41所包括的備份電路46及記憶體電路48所包括的放大電路51的元件層50，在其上層疊設置包括記憶單元32的元件層30。也就是說，可以採用在CPU41上以單片的方式層疊DOSRAM等的記憶體電路48的結構(晶載記憶體)。藉由採用晶載記憶體的結構，可以高速進行CPU與記憶體的介面部分的工作。此外，藉由採用晶載記憶體的結構，可以縮小連接佈線等的尺寸，因此可以增加引腳數量。藉由增加引腳數量，可以進行並列工作，因此可以提高記憶體的頻寬(也稱為記憶體頻寬)。
圖21B所示的半導體裝置10E是在上述圖13A所示的立體圖中設置於元件層20中的掃描正反器45及設置於元件層50中的備份電路46的一個例子。在元件層50中，藉由在共用層中設置放大電路51及備份電路46，可以減少設置OS電晶體的元件層。如圖21B所示，在可以在掃描正反器45正上配置備份電路46的同時，可以有效地利用在元件層50中不設置放大電路51的區域。
如圖21A及圖21B所示，藉由在三維方向上積體電路，與使用矽貫通電極(Through Silicon Via：TSV)等的疊層結構等相比，可以使各層的電路彼此連接的佈線變短，可以減小該佈線的寄生電容。還可以降低各佈線的充放電所需的功耗。由此，可以提高運算處理效率。此外，在圖21A及圖21B所示的結構中可以縮小電路面積。由此，可以借助電路面積的小型化來實現低功耗化。
本實施方式可以與本說明書所示的其他實施方式等適當地組合。
實施方式3
在本實施方式中，說明可應用於上述實施方式所說明的半導體裝置的電晶體結構。作為一個例子，說明層疊具有不同的電特性的電晶體的結構。藉由採用該結構，可以提高半導體裝置的設計彈性。此外，藉由層疊具有不同的電特性的電晶體，可以提高半導體裝置的積體度。
圖22示出半導體裝置的部分剖面結構。圖22所示的半導體裝置包括電晶體550、電晶體500及電容600。圖23A是電晶體500的通道長度方向上的剖面圖，圖23B是電晶體500的通道寬度方向上的剖面圖，圖23C是電晶體550的通道寬度方向上的剖面圖。例如，電晶體500相當於上述實施方式所示的Si電晶體，電晶體550相當於OS電晶體｡
在圖22中，電晶體500設置在電晶體550的上方，電容600設置在電晶體550及電晶體500的上方。
電晶體550設置在基板311上，並包括導電體316、絕緣體315、由基板311的一部分構成的半導體區域313以及用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b。
如圖23C所示，在電晶體550中，導電體316隔著絕緣體315覆蓋半導體區域313的頂面及通道寬度方向的側面。如此，藉由使電晶體550具有Fin型結構，實效通道寬度增加，從而可以提高電晶體550的通態特性。此外，由於可以增強閘極電極的電場的作用，所以可以提高電晶體550的關態特性。
此外，電晶體550既可為p通道電晶體又可為n通道電晶體。
半導體區域313的通道形成區域或其附近的區域、用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b等較佳為包含矽類半導體等半導體，更佳為包含單晶矽。此外，也可以使用包含Ge(鍺)、SiGe(矽鍺)、GaAs(砷化鎵)、GaAlAs(鎵鋁砷)等的材料形成。可以使用使晶格受到應力，以改變晶面間距來控制有效品質的矽。此外，電晶體550也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高電子移動率電晶體)。
在低電阻區域314a及低電阻區域314b中，除了應用於半導體區域313的半導體材料之外，還包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。
作為用作閘極電極的導電體316，可以使用包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素的矽等半導體材料、金屬材料、合金材料或金屬氧化物材料等導電材料。
此外，由於導電體的材料決定功函數，所以藉由選擇導電體的材料，可以調整電晶體的臨界電壓。明確而言，作為導電體較佳為使用氮化鈦或氮化鉭等材料。為了兼具導電性和嵌入性，作為導電體較佳為使用鎢或鋁等金屬材料的疊層，尤其在耐熱性方面較佳為使用鎢。
此外，電晶體550也可以使用SOI(Silicon on Insulator：絕緣層上覆矽)基板等形成。
此外，作為SOI基板可以使用：藉由在對鏡面拋光薄片注入氧離子之後進行高溫加熱，在離表面有一定深度的區域中形成氧化層，並消除產生在表面層中的缺陷而形成的SIMOX(Separation by Implanted Oxygen：注入氧隔離)基板；利用藉由注入氫離子而形成的微小空隙經過加熱處理成長而使半導體基板劈開的智能剝離法或ELTRAN法(註冊商標：Epitaxial Layer Transfer：磊晶層轉移)等形成的SOI基板。使用單晶基板形成的電晶體在通道形成區域中包括單晶半導體。
以覆蓋電晶體550的方式依次層疊有絕緣體320、絕緣體322、絕緣體324及絕緣體326。
作為絕緣體320、絕緣體322、絕緣體324及絕緣體326，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁及氮化鋁等。
注意，在本說明書中，氧氮化矽是指在其組成中氧含量多於氮含量的材料，而氮氧化矽是指在其組成中氮含量多於氧含量的材料。注意，在本說明書中，氧氮化鋁是指氧含量多於氮含量的材料，“氮氧化鋁”是指氮含量多於氧含量的材料。
絕緣體322也可以被用作用來使因設置在其下方的電晶體550等而產生的步階平坦化的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，其頂面也可以藉由利用化學機械拋光(CMP:Chemical Mechanical Polishing)法等的平坦化處理被平坦化。
作為絕緣體324，較佳為使用能夠防止氫、雜質等從基板311或電晶體550等擴散到設置有電晶體500的區域中的具有阻擋性的膜。
作為對氫具有阻擋性的膜的一個例子，例如可以使用藉由CVD法形成的氮化矽。在此，有時氫擴散到電晶體500等具有氧化物半導體的半導體元件中，導致該半導體元件的特性下降。因此，較佳為在電晶體500與電晶體550之間設置抑制氫的擴散的膜。明確而言，抑制氫的擴散的膜是指氫的脫離量少的膜。
氫的脫離量例如可以利用熱脫附譜分析法(TDS)等測量。例如，在TDS分析中的膜表面溫度為50℃至500℃的範圍內，當將換算為氫原子的脫離量換算為絕緣體324的單位面積的量時，絕緣體324中的氫的脫離量為1×10
16atoms/cm
2以下，較佳為5×10
15atoms/cm
2以下，即可。
注意，絕緣體326的介電常數較佳為比絕緣體324低。例如，絕緣體326的相對介電常數較佳為低於4，更佳為低於3。例如，絕緣體326的相對介電常數較佳為絕緣體324的相對介電常數的0.7倍以下，更佳為0.6倍以下。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
此外，在絕緣體320、絕緣體322、絕緣體324及絕緣體326中嵌入與電容600或電晶體500連接的導電體328、導電體330等。此外，導電體328及導電體330具有插頭或佈線的功能。注意，有時使用同一符號表示具有插頭或佈線的功能的多個導電體。此外，在本說明書等中，佈線、與佈線連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
作為各插頭及佈線(導電體328、導電體330等)的材料，可以使用金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等導電材料的單層或疊層。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，較佳為使用鎢。或者，較佳為使用鋁或銅等低電阻導電材料。藉由使用低電阻導電材料，可以降低佈線電阻。
此外，也可以在絕緣體326及導電體330上設置佈線層。例如，在圖22中，依次層疊有絕緣體350、絕緣體352及絕緣體354。此外，在絕緣體350、絕緣體352及絕緣體354中形成有導電體356。導電體356具有與電晶體550連接的插頭或佈線的功能。此外，導電體356可以使用與導電體328及導電體330同樣的材料。
此外，與絕緣體324同樣，絕緣體350例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體356較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體350所具有的開口部中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用阻擋層將電晶體550與電晶體500分離，從而可以抑制氫從電晶體550擴散到電晶體500中。
注意，作為對氫具有阻擋性的導電體，例如較佳為使用氮化鉭等。此外，藉由層疊氮化鉭和導電性高的鎢，不但可以保持作為佈線的導電性而且可以抑制氫從電晶體550擴散。此時，對氫具有阻擋性的氮化鉭層較佳為與對氫具有阻擋性的絕緣體350接觸。
此外，也可以在絕緣體354及導電體356上設置佈線層。例如，在圖22中，依次層疊有絕緣體360、絕緣體362及絕緣體364。此外，在絕緣體360、絕緣體362及絕緣體364中形成有導電體366。導電體366具有插頭或佈線的功能。此外，導電體366可以使用與導電體328及導電體330同樣的材料。
此外，與絕緣體324同樣，絕緣體360例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體366較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體360所具有的開口部中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用阻擋層將電晶體550與電晶體500分離，從而可以抑制氫從電晶體550擴散到電晶體500中。
此外，也可以在絕緣體364及導電體366上設置佈線層。例如，在圖22中，依次層疊有絕緣體370、絕緣體372及絕緣體374。此外，在絕緣體370、絕緣體372及絕緣體374中形成有導電體376。導電體376具有插頭或佈線的功能。此外，導電體376可以使用與導電體328及導電體330同樣的材料。
此外，與絕緣體324同樣，絕緣體370例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體376較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體370所具有的開口部中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用阻擋層將電晶體550與電晶體500分離，從而可以抑制氫從電晶體550擴散到電晶體500中。
此外，也可以在絕緣體374及導電體376上設置佈線層。例如，在圖22中，依次層疊有絕緣體380、絕緣體382及絕緣體384。此外，在絕緣體380、絕緣體382及絕緣體384中形成有導電體386。導電體386具有插頭或佈線的功能。此外，導電體386可以使用與導電體328及導電體330同樣的材料。
此外，與絕緣體324同樣，絕緣體380例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體386較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體380所具有的開口部中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用阻擋層將電晶體550與電晶體500分離，從而可以抑制氫從電晶體550擴散到電晶體500中。
在上面說明包括導電體356的佈線層、包括導電體366的佈線層、包括導電體376的佈線層及包括導電體386的佈線層，但是根據本實施方式的半導體裝置不侷限於此。與包括導電體356的佈線層同樣的佈線層可以為三層以下，與包括導電體356的佈線層同樣的佈線層可以為五層以上。
在絕緣體384上依次層疊有絕緣體510、絕緣體512、絕緣體514及絕緣體516。作為絕緣體510、絕緣體512、絕緣體514及絕緣體516中的任一個，較佳為使用對氧、氫等具有阻擋性的物質。
例如，作為絕緣體510及絕緣體514，較佳為使用防止氫、雜質等從基板311或設置有電晶體550的區域等擴散到設置有電晶體500的區域的具有阻擋性的膜。因此，絕緣體510及絕緣體514可以使用與絕緣體324同樣的材料。
作為對氫具有阻擋性的膜的一個例子，可以使用藉由CVD法形成的氮化矽。在此，有時氫擴散到電晶體500等具有氧化物半導體的半導體元件中，導致該半導體元件的特性下降。因此，較佳為在電晶體550與電晶體500之間設置抑制氫的擴散的膜。
例如，作為對氫具有阻擋性的膜，絕緣體510及絕緣體514較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。
尤其是，氧化鋁的不使氧及導致電晶體的電特性變動的氫、水分等雜質透過的阻擋效果高。因此，在電晶體的製程中及製程之後，氧化鋁可以防止氫、水分等雜質進入電晶體500中。此外，氧化鋁可以抑制氧從構成電晶體500的氧化物釋放。因此，氧化鋁適合用於電晶體500的保護膜。
例如，作為絕緣體512及絕緣體516，可以使用與絕緣體320同樣的材料。此外，藉由對上述絕緣體使用介電常數較低的材料，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體512及絕緣體516，可以使用氧化矽膜和氧氮化矽膜等。
此外，在絕緣體510、絕緣體512、絕緣體514及絕緣體516中嵌入導電體518、構成電晶體500的導電體(例如，導電體503)等。此外，導電體518被用作與電容600或電晶體550連接的插頭或佈線。導電體518可以使用與導電體328及導電體330同樣的材料。
尤其是，與絕緣體510及絕緣體514接觸的區域的導電體518較佳為對氧、氫及水具有阻擋性的導電體。藉由採用該結構，可以利用對氧、氫及水具有阻擋性的層將電晶體550與電晶體500分離，從而可以抑制氫從電晶體550擴散到電晶體500中。
在絕緣體516的上方設置有電晶體500。
如圖23A和圖23B所示，電晶體500包括以嵌入絕緣體514及絕緣體516的方式配置的導電體503、配置在絕緣體516及導電體503上的絕緣體520、配置在絕緣體520上的絕緣體522、配置在絕緣體522上的絕緣體524、配置在絕緣體524上的氧化物530a、配置在氧化物530a上的氧化物530b、彼此分開地配置在氧化物530b上的導電體542a及導電體542b、配置在導電體542a及導電體542b上並以重疊於導電體542a和導電體542b之間的方式形成開口的絕緣體580、配置在開口的底面及側面的絕緣體545以及配置在絕緣體545的形成面上的導電體560。
此外，如圖23A和圖23B所示，較佳為在氧化物530a、氧化物530b、導電體542a及導電體542b與絕緣體580之間配置有絕緣體544。此外，如圖23A和圖23B所示，導電體560較佳為包括設置在絕緣體545內側的導電體560a以及以嵌入導電體560a內側的方式設置的導電體560b。此外，如圖23A和圖23B所示，較佳為在絕緣體580、導電體560及絕緣體545上配置有絕緣體574。
注意，在本說明書等中，有時將氧化物530a及氧化物530b統稱為氧化物530。
在電晶體500中，在形成通道的區域及其附近層疊有氧化物530a及氧化物530b的兩層，但是本發明不侷限於此。例如，可以具有氧化物530b的單層結構，也可以具有三層以上的疊層結構。
此外，在電晶體500中，導電體560具有兩層結構，但是本發明不侷限於此。例如，導電體560也可以具有單層結構或三層以上的疊層結構。注意，圖22及圖23A所示的電晶體500的結構只是一個例子而不侷限於上述結構，可以根據電路結構或驅動方法使用適當的電晶體。
在此，導電體560被用作電晶體的閘極電極，導電體542a及導電體542b被用作源極電極或汲極電極。如上所述，導電體560以嵌入絕緣體580的開口中及夾在導電體542a與導電體542b之間的區域的方式設置。導電體560、導電體542a及導電體542b的配置根據絕緣體580的開口而自對準地被選擇。換言之，在電晶體500中，可以在源極電極與汲極電極之間自對準地配置閘極電極。由此，可以在不設置用於對準的餘地的方式形成導電體560，所以可以實現電晶體500的佔有面積的縮小。由此，可以實現半導體裝置的微型化及高積體化。
再者，導電體560自對準地形成在導電體542a與導電體542b之間的區域，所以導電體560不包括與導電體542a或導電體542b重疊的區域。由此，可以降低形成在導電體560與導電體542a及導電體542b之間的寄生電容。因此，可以提高電晶體500的切換速度，從而電晶體500可以具有高頻率特性。
導電體560有時被用作第一閘極(也稱為頂閘極)電極。導電體503有時被用作第二閘極(也稱為底閘極)電極。在此情況下，藉由獨立地改變供應到導電體503的電位而不使其與供應到導電體560的電位聯動，可以控制電晶體500的臨界電壓。尤其是，藉由對導電體503供應負電位，可以使電晶體500的臨界電壓超過0V來可以減小關態電流。因此，與不對導電體503施加負電位時相比，在對導電體503施加負電位的情況下，可以減小對導電體560施加的電位為0V時的汲極電流。
導電體503以與氧化物530及導電體560重疊的方式配置。由此，在對導電體560及導電體503供應電位的情況下，從導電體560產生的電場和從導電體503產生的電場連接，可以覆蓋形成在氧化物530中的通道形成區域。
在本說明書等中，由第一閘極電極的電場電圍繞通道形成區域的電晶體的結構被稱為surrounded channel(S-channel)結構。此外，本說明書等中公開的S-channel結構具有與Fin型結構及平面型結構不同的結構。另一方面，也可以將本說明書等中公開的S-channel結構看作Fin型結構之一種。在本說明書等中，Fin型結構是指以圍繞通道的至少兩個面以上(明確而言，兩個面、三個面或四個面等)的方式配置閘極電極的結構。藉由採用Fin型結構及S-channel結構，可以實現對短通道效應的耐性得到提高的電晶體，換言之，可以實現不容易發生短通道效應的電晶體。
藉由採用具有上述S-channel結構的電晶體，可以電圍繞通道形成區域。此外，S-channel結構因電圍繞通道形成區域而也可以說實質上與GAA(Gate All Around:閘極全環)結構或LGAA(Lateral Gate All Around：側向閘極全環)結構相等。藉由使電晶體具有S-channel結構、GAA結構或LGAA結構，可以將形成在氧化物530與閘極絕緣體的介面或其附近的通道形成區域設置在氧化物530的整個塊體。因此，可以提高流過電晶體的電流密度，所以可以期待電晶體的通態電流或電晶體的場效移動率的提高。
此外，導電體503具有與導電體518相同的結構，以與絕緣體514及絕緣體516的開口的內壁接觸的方式形成有導電體503a，並且以嵌入該開口的方式在導電體503a上形成有導電體503b。此外，在電晶體500中，層疊有導電體503a與導電體503b，但是本發明不侷限於此。例如，導電體503可以具有單層結構，也可以具有三層以上的疊層結構。
在此，作為導電體503a較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的導電材料。此外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的導電材料。在本說明書中，抑制雜質或氧的擴散的功能是指抑制上述雜質和上述氧中的任一個或全部的擴散的功能。
例如，藉由使導電體503a具有抑制氧的擴散的功能，可以抑制因導電體503b氧化而導致導電率的下降。
此外，在導電體503還具有佈線的功能的情況下，作為導電體503b，較佳為使用以鎢、銅或鋁為主要成分的導電性高的導電材料。此外，雖然在本實施方式中示出由導電體503a及導電體503b的疊層構成的導電體503，但是導電體503也可以具有單層結構。
絕緣體520、絕緣體522及絕緣體524被用作第二閘極絕緣膜。
在此，與氧化物530接觸的絕緣體524較佳為使用包含超過化學計量組成的氧的絕緣體。該氧藉由加熱容易從膜中釋放。在本說明書等中，有時將藉由加熱釋放的氧稱為“過量氧”。就是說，在絕緣體524中較佳為形成有包含過量氧的區域(也稱為“過量氧區域”)。藉由以與氧化物530接觸的方式設置上述包含過量氧的絕緣體，可以減少氧化物530中的氧空位(V
O：oxygen vacancy)，從而可以提高電晶體500的可靠性。此外，在氫進入氧化物530的氧空位中的情況下，有時該缺陷(以下，有時稱為V
OH)被用作施體而產生作為載子的電子。此外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含多量的氫的氧化物半導體的電晶體容易具有常開啟特性。此外，因為氧化物半導體中的氫因受熱、電場等作用而容易移動，所以當氧化物半導體包含多量的氫時可能會導致電晶體的可靠性降低。在本發明的一個實施方式中，較佳為儘量降低氧化物530中的V
OH而成為高純度本質或實質上高純度本質。如此，為了得到這種V
OH被充分減少的氧化物半導體，重要的是：去除氧化物半導體中的水分、氫等雜質(有時也稱為脫水、脫氫化處理)；以及對氧化物半導體供應氧來填補氧空位(有時也稱為加氧化處理)。藉由將V
OH等雜質被充分減少的氧化物半導體用於電晶體的通道形成區域，可以賦予穩定的電特性。
明確而言，作為具有過量氧區域的絕緣體，較佳為使用藉由加熱使一部分的氧脫離的氧化物材料。藉由加熱使氧脫離的氧化物是指在TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析中換算為氧原子的氧的脫離量為1.0×10
18atoms/cm
3以上，較佳為1.0×10
19atoms/cm
3以上，更佳為2.0×10
19atoms/cm
3以上，或者3.0×10
20atoms/ cm
3以上的氧化物膜。此外，進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且400℃以下的範圍內。
此外，也可以以使上述具有過量氧區域的絕緣體和氧化物530彼此接觸的方式進行加熱處理、微波處理或RF處理中的任一個或多個處理。藉由進行該處理，可以去除氧化物530中的水或氫。例如，在氧化物530中發生VoH鍵合被切斷的反應，換言之，發生“V
OH→Vo+H”的反應而可以進行脫氫化。此時產生的氫的一部分有時與氧鍵合併從氧化物530或氧化物530附近的絕緣體被去除作為H
2O。此外，氫的一部分有時被導電體542a及542b吸雜。
此外，作為上述微波處理，例如較佳為使用包括產生高密度電漿的電源的裝置或包括對基板一側施加RF的電源的裝置。例如，藉由使用包含氧的氣體及高密度電漿，可以生成高密度的氧自由基，並且藉由對基板一側施加RF，可以將由高密度電漿生成的氧自由基高效地導入氧化物530或氧化物530附近的絕緣體中。此外，在上述微波處理中，壓力為133Pa以上，較佳為200Pa以上，更佳為400Pa以上。此外，作為對進行微波處理的裝置內導入的氣體，例如使用氧及氬，並且氧流量比(O
2/(O
2+Ar))為50%以下，較佳為10%以上且30%以下。
此外，在電晶體500的製程中，較佳為在氧化物530的表面露出的狀態下進行加熱處理。該加熱處理例如以100℃以上且450℃以下，更佳為以350℃以上且400℃以下進行，即可。此外，加熱處理在氮氣體或惰性氣體的氛圍或包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，加熱處理較佳為在氧氛圍下進行。由此，可以對氧化物530供應氧來減少氧空位(V
O)。此外，加熱處理也可以在減壓狀態下進行。或者，也可以在氮氣體或惰性氣體的氛圍下進行加熱處理，然後為了填補脫離的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理。或者，也可以在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理，然後在氮氣體或惰性氣體的氛圍下連續進行加熱處理。
此外，藉由對氧化物530進行加氧化處理，可以由被供應的氧填補氧化物530中的氧空位，換言之，可以促進“Vo+O→null”的反應。再者，藉由使殘留在氧化物530中的氫與被供應的氧起反應，可以去除該氫作為H
2O(脫水化)。由此，可以抑制殘留在氧化物530中的氫與氧空位重新鍵合而形成V
OH。
當絕緣體524具有過量氧區域時，絕緣體522較佳為具有抑制氧(例如，氧原子、氧分子等)的擴散的功能(不容易使上述氧透過)。
當絕緣體522具有抑制氧、雜質等的擴散的功能時，氧化物530所包含的氧不擴散到絕緣體520一側，所以是較佳的。此外，可以抑制導電體503與絕緣體524或氧化物530等所包含的氧起反應。
作為絕緣體522，例如較佳為使用包含氧化鋁、氧化鉿、含有鋁及鉿的氧化物(鋁酸鉿)、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO
3)或(Ba，Sr)TiO
3(BST)等所謂的high-k材料的絕緣體的單層或疊層。當進行電晶體的微型化及高積體化時，由於閘極絕緣膜的薄膜化，有時發生關態電流等問題。藉由作為用作閘極絕緣膜的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
尤其是，較佳為使用作為具有抑制雜質及氧等的擴散的功能(不容易使上述氧透過)的絕緣材料的包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。當使用這種材料形成絕緣體522時，絕緣體522被用作抑制氧從氧化物530釋放或氫等雜質從電晶體500的周圍部進入氧化物530的層。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對上述絕緣體進行氮化處理。此外，還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。
絕緣體520較佳為具有熱穩定性。例如，因為氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。此外，藉由組合high-k材料的絕緣體與氧化矽或氧氮化矽，可以形成具有熱穩定性且相對介電常數高的疊層結構的絕緣體520。
此外，在圖23A和圖23B的電晶體500中，作為由三層的疊層結構而成的第二閘極絕緣膜示出絕緣體520、絕緣體522及絕緣體524，但是第二閘極絕緣膜也可以具有單層結構、兩層結構或四層以上的疊層結構。此時，不侷限於採用由相同材料而成的疊層結構，也可以採用由不同材料而成的疊層結構。
在電晶體500中，將起到氧化物半導體作用的金屬氧化物用作包含通道形成區域的氧化物530。
用作氧化物半導體的金屬氧化物可以使用濺射法形成，也可以使用ALD(Atomic Layer Deposition：原子層沉積)法形成。在其他實施方式中詳細地說明用作氧化物半導體的金屬氧化物。
此外，作為在氧化物530中用作通道形成區域的金屬氧化物，較佳為使用其能帶間隙為2eV以上，更佳為2.5eV以上的金屬氧化物。如此，藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體的關態電流。
在氧化物530中，當在氧化物530b之下設置有氧化物530a時，可以抑制雜質從形成在氧化物530a下方的結構物擴散到氧化物530b。
此外，氧化物530較佳為具有各金屬原子的原子個數比互不相同的多個氧化物層的結構。明確而言，用於氧化物530a的金屬氧化物的構成元素中的元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物的構成元素中的元素M的原子個數比。此外，用於氧化物530a的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物中的相對於In的元素M的原子個數比。此外，用於氧化物530b的金屬氧化物中的相對於元素M的In的原子個數比較佳為大於用於氧化物530a的金屬氧化物中的相對於元素M的In的原子個數比。
較佳的是，使氧化物530a的導帶底的能量高於氧化物530b的導帶底的能量。換言之，氧化物530a的電子親和力較佳為小於氧化物530b的電子親和力。
在此，在氧化物530a及氧化物530b的接合部中，導帶底的能階平緩地變化。換言之，也可以將上述情況表達為氧化物530a及氧化物530b的接合部的導帶底的能階連續地變化或者連續地接合。為此，較佳為降低形成在氧化物530a與氧化物530b的介面的混合層的缺陷態密度。
明確而言，藉由使氧化物530a與氧化物530b除了氧之外還包含共同元素(為主要成分)，可以形成缺陷態密度低的混合層。例如，在氧化物530b為In-Ga-Zn氧化物的情況下，作為氧化物530a較佳為使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化鎵等。
此時，載子的主要路徑為氧化物530b。藉由使氧化物530a具有上述結構，可以降低氧化物530a與氧化物530b的介面的缺陷態密度。因此，介面散射對載子傳導的影響減少，可以提高電晶體500的通態電流。
在氧化物530b上設置有用作源極電極及汲極電極的導電體542a及導電體542b。作為導電體542a及導電體542b，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。此外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。氮化鉭等的金屬氮化物膜對氫或氧具有阻擋性，所以是更佳的。
此外，雖然在圖23A示出導電體542a及導電體542b的單層結構，但是也可以採用兩層以上的疊層結構。例如，較佳為層疊氮化鉭膜及鎢膜。此外，也可以層疊鈦膜及鋁膜。此外，也可以採用在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構。
此外，也可以使用：在鈦膜或氮化鈦膜上層疊鋁膜或銅膜並在其上形成鈦膜或氮化鈦膜的三層結構、在鉬膜或氮化鉬膜上層疊鋁膜或銅膜並在其上形成鉬膜或氮化鉬膜的三層結構等。此外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
此外，如圖23A所示，有時在氧化物530與導電體542a(導電體542b)的介面及其附近作為低電阻區域形成有區域543a及區域543b。此時，區域543a被用作源極區域和汲極區域中的一個，區域543b被用作源極區域和汲極區域中的另一個。此外，通道形成區域形成在夾在區域543a和區域543b之間的區域中。
藉由以與氧化物530接觸的方式設置上述導電體542a(導電體542b)，區域543a(區域543b)的氧濃度有時降低。此外，在區域543a(區域543b)中有時形成含有包含在導電體542a(導電體542b)中的金屬及氧化物530的成分的金屬化合物層。在此情況下，區域543a(區域543b)的載子濃度增加，區域543a(區域543b)成為低電阻區域。
絕緣體544以覆蓋導電體542a及導電體542b的方式設置，抑制導電體542a及導電體542b的氧化。此時，絕緣體544也可以以覆蓋氧化物530的側面且與絕緣體524接觸的方式設置。
作為絕緣體544，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺、釹、鑭或鎂等中的一種或兩種以上的金屬氧化物。此外，作為絕緣體544也可以使用氮氧化矽或氮化矽等。
尤其是，作為絕緣體544，較佳為使用作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體的氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。尤其是，鋁酸鉿的耐熱性比氧化鉿膜高。因此，在後面的製程的熱處理中不容易晶化，所以是較佳的。此外，在導電體542a及導電體542b由具有耐氧化性的材料或者吸收氧也其導電性不會顯著降低的材料構成的情況下，不需要必須設置絕緣體544。根據所需要的電晶體特性，適當地設計即可。
藉由包括絕緣體544，可以抑制絕緣體580所包含的水、氫等雜質擴散到氧化物530b。此外，可以抑制絕緣體580所包含的過量氧使導電體542a及542b氧化。
絕緣體545被用作第一閘極絕緣膜。絕緣體545較佳為與上述絕緣體524同樣地使用包含過剩的氧並藉由加熱而釋放氧的絕緣體形成。
明確而言，可以使用包含過量氧的氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
藉由作為絕緣體545設置包含過量氧的絕緣體，可以從絕緣體545對氧化物530b的通道形成區域有效地供應氧。此外，與絕緣體524同樣，較佳為降低絕緣體545中的水或氫等雜質的濃度。絕緣體545的厚度較佳為1nm以上且20nm以下。
此外，為了將絕緣體545所包含的過量氧高效地供應到氧化物530，也可以在絕緣體545與導電體560之間設置金屬氧化物。該金屬氧化物較佳為抑制從絕緣體545到導電體560的氧擴散。藉由設置抑制氧的擴散的金屬氧化物，從絕緣體545到導電體560的過量氧的擴散受到抑制。換言之，可以抑制供應到氧化物530的過量氧量減少。此外，可以抑制因過量氧導致的導電體560的氧化。作為該金屬氧化物，可以使用可用於絕緣體544的材料。
此外，與第二閘極絕緣膜同樣，絕緣體545也可以具有疊層結構。由於當進行電晶體的微型化及高積體化時，有時閘極絕緣膜的薄膜化導致關態電流等問題，因此藉由使用作閘極絕緣膜的絕緣體具有high-k材料與具有熱穩定性的材料的疊層結構，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。此外，可以實現具有熱穩定性及高相對介電常數的疊層結構。
在圖23A及圖23B中，用作第一閘極電極的導電體560具有兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
作為導電體560a，較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N
2O、NO、NO
2等)、銅原子等雜質的擴散的功能的導電材料。此外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。藉由使導電體560a具有抑制氧的擴散的功能，可以抑制因絕緣體545所包含的氧導致導電體560b氧化而導電率下降。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕或氧化釕等。此外，作為導電體560a可以使用可應用於氧化物530的氧化物半導體。在此情況下，藉由採用濺射法形成導電體560b，可以降低導電體560a的電阻值來使其成為導電體。其可以稱為OC(Oxide Conductor)電極。
作為導電體560b，較佳為使用以鎢、銅或鋁為主要成分的導電材料。由於導電體560b還被用作佈線，所以較佳為使用導電性高的導電體。導電體560b也可以具有疊層結構，例如，可以採用鈦或氮化鈦和上述導電材料的疊層結構。
絕緣體580較佳為隔著絕緣體544設置在導電體542a及導電體542b上。絕緣體580較佳為具有過量氧區域。例如，絕緣體580較佳為包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。尤其是，氧化矽和具有空孔的氧化矽容易在後面的製程中形成過量氧區域，所以是較佳的。
絕緣體580較佳為具有過量氧區域。藉由設置藉由加熱而釋放氧的絕緣體580，可以將絕緣體580中的氧高效地供應到氧化物530。此外，較佳為降低絕緣體580中的水或氫等雜質的濃度。
絕緣體580的開口以與導電體542a和導電體542b之間的區域重疊的方式形成。由此，導電體560以嵌入絕緣體580的開口中及夾在導電體542a與導電體542b之間的區域的方式設置。
在進行半導體裝置的微型化時，需要縮短閘極長度，但是需要防止導電體560的導電性的下降。為此，在增大導電體560的厚度的情況下，導電體560有可能具有縱橫比高的形狀。在本實施方式中，由於將導電體560以嵌入絕緣體580的開口的方式設置，所以即使導電體560具有縱橫比高的形狀，在製程中也不發生導電體560的倒塌。
絕緣體574較佳為以與絕緣體580的頂面、導電體560的頂面及絕緣體545的頂面接觸的方式設置。藉由利用濺射法形成絕緣體574，可以在絕緣體545及絕緣體580中形成過量氧區域。由此，可以將氧從該過量氧區域供應到氧化物530中。
例如，作為絕緣體574，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。
尤其是，氧化鋁具有高阻擋性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氫及氮的擴散。由此，藉由利用濺射法形成的氧化鋁可以在被用作氧供應源的同時還具有氫等雜質的阻擋膜的功能。
此外，較佳為在絕緣體574上設置用作層間膜的絕緣體581。與絕緣體524等同樣，較佳為降低絕緣體581中的水或氫等雜質的濃度。
此外，在形成於絕緣體581、絕緣體574、絕緣體580及絕緣體544中的開口配置導電體540a及導電體540b。導電體540a及導電體540b以隔著導電體560彼此對置的方式設置。導電體540a及導電體540b具有與後面說明的導電體546及導電體548同樣的結構。
在絕緣體581上設置有絕緣體582。絕緣體582較佳為使用對氧、氫等具有阻擋性的物質。因此，作為絕緣體582可以使用與絕緣體514同樣的材料。例如，作為絕緣體582較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。
尤其是，氧化鋁的不使氧及導致電晶體的電特性變動的氫、水分等雜質透過的阻擋效果高。因此，在電晶體的製程中及製程之後，氧化鋁可以防止氫、水分等雜質進入電晶體500中。此外，氧化鋁可以抑制氧從構成電晶體500的氧化物釋放。因此，氧化鋁適合用於電晶體500的保護膜。
此外，在絕緣體582上設置有絕緣體586。作為絕緣體586可以使用與絕緣體320同樣的材料。此外，藉由作為這些絕緣體應用介電常數較低的材料，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體586，可以使用氧化矽膜及氧氮化矽膜等。
此外，在絕緣體520、絕緣體522、絕緣體524、絕緣體544、絕緣體580、絕緣體574、絕緣體581、絕緣體582及絕緣體586中嵌入導電體546及導電體548等。
導電體546及導電體548被用作與電容600、電晶體500或電晶體550連接的插頭或佈線。導電體546及導電體548可以使用與導電體328及導電體330同樣的材料。
此外，也可以在形成電晶體500之後，以圍繞電晶體500的方式形成開口，並以覆蓋該開口的方式形成對氫或水具有高阻擋性的絕緣體。藉由由上述高阻擋性的絕緣體包裹電晶體500，可以防止水分及氫從外部進入。或者，多個電晶體500都可以由對氫或水具有高阻擋性的絕緣體包裹。此外，在圍繞電晶體500地形成開口的情況下，例如，當形成到達絕緣體522或絕緣體514的開口並接觸於絕緣體522或絕緣體514地形成上述高阻擋性的絕緣體時可以兼作電晶體500的製程的一部分，所以是較佳的。此外，作為對氫或水具有高阻擋性的絕緣體，例如使用與絕緣體522或絕緣體514同樣的材料即可。
可用於本發明的電晶體不侷限於圖23A及圖23B所示的電晶體500。例如，也可以使用圖24所示的結構的電晶體500。圖24所示的電晶體500與圖23A及圖23B所示的電晶體的不同之處在於使用絕緣體555以及導電體542a(導電體542a1及導電體542a2)及導電體542b(導電體542b1及導電體542b2)具有疊層結構。
導電體542a具有導電體542a1及導電體542a1上的導電體542a2的疊層結構，導電體542b具有導電體542b1及導電體542b1上的導電體542b2的疊層結構。接觸於氧化物530b的導電體542a1及導電體542b1較佳為金屬氮化物等不容易氧化的導電體。由此，可以防止因包含在氧化物530b中的氧導致的導電體542a及導電體542b過量氧化。此外，導電體542a2及導電體542b2較佳為其導電性比導電體542a1及導電體542b1高的金屬層等導電體。由此，導電體542a及導電體542b可以被用作導電性高的佈線或電極。如此，可以提供以接觸於用作活性層的氧化物530頂面的方式設置用作佈線或電極的導電體542a及導電體542b的半導體裝置。
作為導電體542a1、542b1較佳為使用金屬氮化物，例如較佳為使用包含鉭的氮化物、包含鈦的氮化物、包含鉬的氮化物、包含鎢的氮化物、包含鉭及鋁的氮化物、包含鈦及鋁的氮化物等。在本發明的一個實施方式中，尤其較佳為採用包含鉭的氮化物。此外，例如也可以使用釕、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。這些材料是不容易氧化的導電材料或者即使吸收氧也維持導電性的材料，所以是較佳的。
導電體542a2及導電體542b2的導電性較佳為比導電體542a1及導電體542b1高。例如，導電體542a2及導電體542b2的厚度較佳為比導電體542a1及導電體542b1的厚度大。作為導電體542a2及導電體542b2使用可用於上述導電體560b的導電體即可。藉由採用上述結構，可以降低導電體542a2及導電體542b2的電阻。
例如，作為導電體542a1及導電體542b1可以使用氮化鉭或氮化鈦，作為導電體542a2及導電體542b2可以使用鎢。
如圖24所示，當從電晶體500的通道長度方向上的剖面看時，導電體542a1與導電體542b1間的距離小於導電體542a2與導電體542b2間的距離。藉由採用這種結構，可以進一步縮短源極與汲極間的距離，與此相應地可以縮短通道長度。因此，可以提高電晶體500的頻率特性。如此，藉由實現半導體裝置的微型化，可以提供工作速度得到提高的半導體裝置。
絕緣體555較佳為氮化物等不容易氧化的絕緣體。絕緣體555以與導電體542a2的側面及導電體542b2的側面接觸的方式形成，並具有保護導電體542a2及導電體542b2的功能。絕緣體555由於暴露於氧化氛圍，所以較佳為使用不容易氧化的無機絕緣體。此外，絕緣體555因為與導電體542a2及導電體542b2接觸，所以較佳為不容易使導電體542a2、542b2氧化的無機絕緣體。因此，絕緣體555較佳為使用對氧具有阻擋性的絕緣材料。例如，作為絕緣體555可以使用氮化矽。
在絕緣體580及絕緣體544中形成開口，以與該開口的側壁接觸的方式形成絕緣體555，使用遮罩使導電體542a1和導電體542b1分開，由此形成圖24所示的電晶體500。這裡，上述開口重疊於導電體542a2和導電體542b2之間的區域。此外，導電體542a1及導電體542b1的一部分向上述開口內突出。因此，絕緣體555在上述開口內與導電體542a1的頂面、導電體542b1的頂面、導電體542a2的側面及導電體542b2的側面接觸。此外，絕緣體545在導電體542a1與導電體542b1之間的區域與氧化物530的頂面接觸。
較佳的是，在使導電體542a1與導電體542b1分開之後，在沉積絕緣體545之前，在含氧氛圍下進行熱處理。由此，對氧化物530a及氧化物530b供應氧，由此可以減少氧空位。再者，藉由絕緣體555以與導電體542a2的側面及導電體542b2的側面接觸的方式形成，可以防止導電體542a2及導電體542b2過剩地被氧化。由此，可以提高電晶體的電特性及可靠性。此外，可以抑制在同一基板上形成多個電晶體的電特性不均勻。
如圖24所示，在電晶體500中，也可以將絕緣體524形成為島狀。這裡，絕緣體524的側端部也可以與氧化物530大致一致。
如圖24所示，在電晶體500中，絕緣體522也可以與絕緣體516及導電體503接觸。換言之，也可以不設置圖23A及圖23B所示的絕緣體520。
接著，在電晶體500的上方設置有電容600。電容600包括導電體610、導電體620及絕緣體630。
此外，也可以在導電體546及導電體548上設置導電體612。導電體612被用作與電晶體500連接的插頭或者佈線。導電體610被用作電容600的電極。此外，可以同時形成導電體612及導電體610。
作為導電體612及導電體610可以使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鉭膜、氮化鈦膜、氮化鉬膜、氮化鎢膜)等。或者，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。
在本實施方式中，導電體612及導電體610具有單層結構，但是不侷限於此，也可以具有兩層以上的疊層結構。例如，也可以在具有阻擋性的導電體與導電性高的導電體之間形成對具有阻擋性的導電體及導電性高的導電體具有高緊密性的導電體。
以隔著絕緣體630重疊於導電體610的方式設置導電體620。作為導電體620可以使用金屬材料、合金材料、金屬氧化物材料等導電材料。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。當與導電體等其他組件同時形成導電體620時，使用低電阻金屬材料的Cu(銅)或Al(鋁)等即可。
在導電體620及絕緣體630上設置有絕緣體640。絕緣體640可以使用與絕緣體320同樣的材料。此外，絕緣體640可以被用作覆蓋其下方的凹凸形狀的平坦化膜。
藉由採用本結構，可以實現使用包含氧化物半導體的電晶體的半導體裝置的微型化或高積體化。
作為可用於本發明的一個實施方式的半導體裝置的基板，可以使用玻璃基板、石英基板、藍寶石基板、陶瓷基板、金屬基板(例如，不鏽鋼基板、包含不鏽鋼箔的基板、鎢基板、包含鎢箔的基板等)、半導體基板(例如，單晶半導體基板、多晶半導體基板或化合物半導體基板)、SOI(SOI：Silicon on Insulator，絕緣層上覆矽)基板等。此外，也可以使用可承受本實施方式的處理溫度的耐熱性的塑膠基板。作為玻璃基板的一個例子，可以舉出鋇硼矽酸鹽玻璃、鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃或鈉鈣玻璃等。此外，也可以使用晶化玻璃等。
此外，作為基板可以使用撓性基板、貼合薄膜、包含纖維狀材料的紙或基材薄膜等。作為撓性基板、貼合薄膜、基材薄膜等，可以舉出如下例子。例如可以舉出以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)、聚四氟乙烯(PTFE)為代表的塑膠。或者，作為一個例子，可以舉出丙烯酸樹脂等合成樹脂等。或者，作為一個例子，可以舉出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。或者，作為一個例子，可以舉出聚醯胺、聚醯亞胺、芳香族聚醯胺樹脂、環氧樹脂、無機蒸鍍薄膜、紙類等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體，能夠製造特性、尺寸或形狀等的偏差小、電流能力高且尺寸小的電晶體。當利用上述電晶體構成電路時，可以實現電路的低功耗化或電路的高積體化。
此外，也可以作為基板使用撓性基板，並在撓性基板上直接形成電晶體、電阻及/或電容等。或者，也可以在基板與電晶體、電阻及/或電容等之間設置剝離層。剝離層可以在如下情況下使用，即在剝離層上製造半導體裝置的一部分或全部，然後將其從基板分離並轉置到其他基板上的情況。此時，也可以將電晶體、電阻及/或電容等轉置到耐熱性低的基板或撓性基板等上。此外，作為上述剝離層，例如可以使用鎢膜與氧化矽膜的無機膜的疊層結構、基板上形成有聚醯亞胺等有機樹脂膜的結構或含有氫的矽膜等。
就是說，也可以在於一個基板上形成半導體裝置之後將該半導體裝置轉置到其他基板上。作為半導體裝置被轉置的基板，不僅可以使用上述可以形成電晶體的基板，還可以使用紙基板、玻璃紙基板、芳香族聚醯胺薄膜基板、聚醯亞胺薄膜基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(醋酯纖維、銅氨纖維、人造纖維、再生聚酯)等)、皮革基板、橡皮基板等。藉由使用這種基板，可以實現具有撓性的半導體裝置的製造、不易損壞的半導體裝置的製造、耐熱性的提高、輕量化或薄型化。
藉由在具有撓性的基板上設置半導體裝置，可以提供抑制重量增加且不易損壞的半導體裝置。
圖22所示的電晶體550的結構只是一個例子而不侷限於上述結構，可以根據電路結構、驅動方法等使用適當的電晶體。例如，當半導體裝置為只有OS電晶體的單極性電路(是指只有n通道型電晶體的情況等相同極性的電晶體)時，使電晶體550具有與電晶體500同樣的結構即可。
本實施方式所示的構成、結構、方法等可以與其他的實施方式及實施例等所示的構成、結構、方法等適當地組合而使用。
實施方式4
在本實施方式中，說明如DOSRAM及NOSRAM等上述實施方式中說明的包括OS電晶體的記憶體裝置的剖面結構例子。
圖25示出採用DOSRAM的電路結構時的剖面結構例子。圖25示出在驅動電路層701上層疊存儲層700[1]至存儲層700[4]的情況的例子。
此外，圖25示出驅動電路層701所具有的電晶體550的例子。作為電晶體550，可以應用上述實施方式中說明的電晶體550。
此外，圖25所示的電晶體550只是一個例子，也可以根據電路結構或驅動方法使用適當的電晶體而不侷限於其結構。
在驅動電路層701與存儲層700之間或者在第k層存儲層700與第k+1層存儲層700之間，也可以設置設有層間膜、佈線以及插頭等的佈線層。此外，在本實施方式等中，有時將第k層存儲層700記為存儲層700[k]，並將第k+1層的存儲層700記為存儲層700[k+1]。在此，k為1以上且N以下的整數。此外，在本實施方式等中，當記為“k+α(α為1以上的整數)”或“k-α”時，“k+α”及“k-α”各自的解為1以上且N以下的整數。
此外，佈線層可以根據設計而設置為多個層。此外，在本說明書等中，佈線、與佈線連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
例如，在電晶體550上，作為層間膜依次層疊有絕緣體320、絕緣體322、絕緣體324及絕緣體326。此外，在絕緣體320及絕緣體322中嵌入導電體328等。此外，在絕緣體324及絕緣體326中嵌入導電體330等。此外，導電體328及導電體330被用作接觸插頭或佈線。
此外，用作層間膜的絕緣體可以被用作覆蓋其下方的凹凸形狀的平坦化膜。例如，為了提高絕緣體320的頂面的平坦性，也可以藉由利用CMP法等的平坦化處理實現平坦化。
此外，也可以在絕緣體326及導電體330上設置佈線層。例如，在圖25中，在絕緣體326及導電體330上依次層疊有絕緣體350、絕緣體357、絕緣體352以及絕緣體354。此外，在絕緣體350、絕緣體357及絕緣體352中形成有導電體356。導電體356被用作接觸插頭或佈線。
在絕緣體354上設置有存儲層700[1]所具有的絕緣體514。此外，在絕緣體514及絕緣體354中嵌入導電體358。導電體358被用作接觸插頭或佈線。例如，佈線BL與電晶體550藉由導電體358、導電體356以及導電體330等連接。
圖26A示出存儲層700[k]的剖面結構例子。此外，圖26B是圖26A的等效電路圖。圖26A示出一個佈線BL與兩個記憶單元MC連接的例子。
圖25及圖26A所示的記憶單元MC包括電晶體M1及電容元件C。作為電晶體M1，例如可以使用上述實施方式所示的電晶體500。
在本實施方式中，作為電晶體M1示出電晶體500的變形例子。明確而言，電晶體M1的與電晶體500不同之處在於導電體542a及導電體542b以超過金屬氧化物531(金屬氧化物531a及金屬氧化物531b)的端部的方式延伸。
此外，圖25及圖26A所示的記憶單元MC包括用作電容元件C的一個端子的導電體156、用作介電體的絕緣體153以及用作電容元件C的另一個端子的導電體160(導電體160a及導電體160b)。導電體156與導電體542b的一部分連接。此外，導電體160與佈線PL(在圖26A中未圖示)連接。
電容元件C形成在去除絕緣體574、絕緣體580以及絕緣體554的一部分而設置的開口部。因為導電體156、絕緣體580以及絕緣體554沿著該開口部的側面形成，所以較佳為使用ALD法或CVD法等進行沉積。
此外，作為導電體156及導電體160，可以使用可以用於導電體505或導電體560的導電體。例如，作為導電體156，可以使用藉由ALD法而沉積的氮化鈦。此外，作為導電體160a，可以使用藉由ALD法而沉積的氮化鈦，並且作為導電體160b，可以使用藉由CVD法而沉積的鎢。此外，當鎢與絕緣體153的密接性十分高時，作為導電體160也可以使用藉由CVD法而沉積的鎢的單層膜。
作為絕緣體153，較佳為使用由高介電常數(high-k)材料(相對介電常數較高的材料)構成的絕緣體。例如，作為由高介電常數材料構成的絕緣體，可以使用包含選自鋁、鉿、鋯以及鎵等中的一種以上的金屬元素的氧化物、氧氮化物、氮氧化物或氮化物。此外，上述氧化物、氧氮化物、氮氧化物或氮化物也可以包含矽。此外，也可以層疊由上述材料構成的絕緣層。作為絕緣體153，例如可以舉出氧化鋯、氧化鋁、氧化鋯的三層疊層結構等。此外，也可以將該三層疊層結構稱為ZrO
xa\AlO
xb\ ZrO
xc(ZAZ)。上述xa、xb及xc都為任意單位。
例如，作為由高介電常數材料構成的絕緣體，可以使用氧化鋁、氧化鉿、氧化鋯、包含鋁及鉿的氧化物、包含鋁及鉿的氧氮化物、包含矽及鉿的氧化物、包含矽及鉿的氧氮化物、包含矽及鋯的氧化物、包含矽及鋯的氧氮化物、包含鉿及鋯的氧化物、包含鉿及鋯的氧氮化物等。藉由使用這種高介電常數材料，可以將絕緣體153的厚度增加到能夠抑制關態電流的程度，並可以充分確保電容元件C的靜電容量。
此外，較佳為層疊由上述材料構成的絕緣層，較佳為使用高介電常數材料與其絕緣耐性高於該高介電常數材料的絕緣耐性的材料的疊層結構。例如，作為絕緣體153，可以使用依次層疊有氧化鋯、氧化鋁以及氧化鋯的絕緣膜。此外，例如可以使用依次層疊有氧化鋯、氧化鋁、氧化鋯以及氧化鋁的絕緣膜。此外，例如可以使用依次層疊有鉿鋯氧化物、氧化鋁、鉿鋯氧化物以及氧化鋁的絕緣膜。藉由層疊如氧化鋁等絕緣耐性比較高的絕緣體，可以提高絕緣耐性來抑制電容元件C的靜電破壞。
圖27A所示的電容元件C1是圖26A所示的電容元件C的變形例子。
圖27A所示的電容元件C1的與圖26A所示的電容元件C不同之處是導電體156、絕緣體153及導電體160的形狀不同。藉由採用圖27A所示的電容元件C1的結構，可以增大導電體156、絕緣體153、導電體160的重疊面積，因此可以增加電容。
絕緣體153與導電體156所包括的凹部的內側及導電體156的頂面接觸。並且，絕緣體153包括與導電體156的外側的側面的一部分接觸的區域。此外，絕緣體153包括與絕緣體574接觸的區域。
導電體160以嵌入導電體156所包括的開口的方式設置。再者，導電體160包括隔著絕緣體153與導電體156的外側的側面的一部分重疊的區域。
藉由上述結構，可以進一步增大單位面積的靜電電容。
圖27B所示的電容元件C2是圖26A所示的電容元件C的變形例子。
圖27B所示的電容元件C2的與圖26A所示的電容元件C不同之處是導電體156、絕緣體153及導電體160的形狀不同。
導電體156包括導電體542b上的導電體156a及導電體156a上的導電體156b。導電體156b具有具備空心部的圓筒形狀。
絕緣體153以與導電體156b的側面及頂面以及導電體156a的頂面接觸的方式設置。
導電體160以隔著絕緣體153嵌入導電體156b所包括的空心部的方式設置。
藉由上述結構，可以進一步增大單位面積的靜電電容。
圖27C所示的電容元件C3是圖26A所示的電容元件C的變形例子。
圖27C所示的電容元件C3的與圖26A所示的電容元件C不同之處是導電體156、絕緣體153及導電體160的形狀不同。
導電體156包括導電體542b上的導電體156a及導電體156a上的導電體156b。導電體156b具有圓筒形狀。
絕緣體153以與導電體156b的側面及頂面以及導電體156a的頂面接觸的方式設置。
導電體160以隔著絕緣體153覆蓋導電體156b的頂面及側面的方式設置。
藉由上述結構，可以進一步增大單位面積的靜電電容。
圖27C示出導電體156b的側面垂直於導電體542b的結構，但本發明不侷限於此。例如，如圖27D所示，導電體156b的側面也可以具有錐形形狀。在該開口的側面具有錐形形狀時，在以後的製程中絕緣體153及導電體160的覆蓋性得到提高，由此可以減少空洞等缺陷。
圖25示出層疊的存儲層700中的電晶體M1及電容元件C重疊，即電晶體M1彼此重疊以及電容元件C彼此重疊的結構，但也可以採用其他結構。例如，如圖28所示，層疊的存儲層700中的電容元件C的電極也可以配置在與用作電晶體M1的背閘極的導電體重疊的位置上。藉由採用圖28的結構，可以簡化形成用作電晶體M1的背閘極的導電體的製程。
圖29示出採用NOSRAM的記憶單元的電路結構時的剖面結構例子。此外，圖29也是圖25的變形例子。此外，圖30A示出存儲層700[k]的剖面結構例子。此外，圖30B是圖30A的等效電路圖。
圖29及圖30A所示的記憶單元MC包括絕緣體514上的電晶體M1、電晶體M2以及電晶體M3。此外，在絕緣體514上設置有導電體215。導電體215可以使用與導電體505相同的材料及相同的製程同時形成。
此外，圖29及圖30A所示的電晶體M2及電晶體M3共同使用一個島狀金屬氧化物531。換言之，一個島狀金屬氧化物531的一部分被用作電晶體M2的通道形成區域，另一部分被用作電晶體M3的通道形成區域。此外，電晶體M2的源極與電晶體M3的汲極或電晶體M2的汲極與電晶體M3的源極被共同使用。因此，與分別獨立地設置電晶體M2及電晶體M3的情況相比，電晶體的佔有面積小。
此外，在圖29及圖30A所示的記憶單元MC中，在絕緣體581上設置有絕緣體287，並且在絕緣體287中嵌入導電體161。此外，在絕緣體287及導電體161上設置有存儲層700[k+1]的絕緣體514。
在圖29及圖30A中，存儲層700[k+1]的導電體215被用作電容元件C的一個端子，存儲層700[k+1]的絕緣體514被用作電容元件C的介電體，並且導電體161被用作電容元件C的另一個端子。此外，電晶體M1的源極及汲極中的另一個藉由接觸插頭連接於導電體161，電晶體M2的閘極藉由另一接觸插頭連接於導電體161。
圖29示出層疊的存儲層700中的電晶體M1至M3所包括的用作背閘極的導電體和用作電容元件C的一個端子的導電體具有不同結構的例子，但也可以採用其他結構。例如，如圖31所示，也可以以層疊的存儲層700的電容元件C的一個端子的導電體215與用作電晶體M1至M3的導電體的背閘極的導電體成為同一電位的方式使導電體彼此連接。藉由採用圖28的結構，可以增大電容元件C的導電體215，由此可以增大電容元件C的電容。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，說明在通道形成區域中包含氧化物半導體的電晶體(OS電晶體)。此外，在OS電晶體的說明中，簡單地說明與在通道形成區域中包含矽的電晶體(也稱為Si電晶體)的對比。
[OS電晶體]
較佳為將載子濃度低的氧化物半導體用於OS電晶體。例如，氧化物半導體的通道形成區域的載子濃度為1×10
18cm
-3以下，較佳為低於1×10
17cm
-3，更佳為低於1×10
16cm
-3，進一步較佳為低於1×10
13cm
-3，還進一步較佳為低於1×10
10cm
-3，且為1×10
-9cm
-3以上。在以降低氧化物半導體膜的載子濃度為目的的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為高純度本質或實質上高純度本質。此外，有時將載子濃度低的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。
因為高純度本質或實質上高純度本質的氧化物半導體具有較低的缺陷態密度，所以有時具有較低的陷阱態密度。此外，被氧化物半導體的陷阱態俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質可以舉出氫、氮等。注意，氧化物半導體中的雜質例如是指構成氧化物半導體的主要成分之外的元素。例如，濃度低於0.1原子%的元素可以說是雜質。
在OS電晶體中，當氧化物半導體的通道形成區域中存在雜質及氧空位時，電特性容易變動而可能使可靠性下降。此外，在OS電晶體中，氫進入氧化物半導體中的氧空位而形成缺陷(下面有時稱為V
OH)，可能會產生成為載子的電子。另外，當在通道形成區域中形成V
OH時，有時通道形成區域中的施體濃度增加。隨著通道形成區域中的施體濃度增加，有時臨界電壓不均勻。因此，當在氧化物半導體的通道形成區域中包含氧空位時，電晶體會具有常開啟特性(即使不對閘極電極施加電壓也存在通道而在電晶體中電流流過的特性)。由此，在氧化物半導體的通道形成區域中，較佳為儘量減少雜質、氧空位及V
OH。
另外，氧化物半導體的能帶間隙較佳為比矽的能帶間隙(典型的是1.1eV)大，較佳為2eV以上，更佳為2.5eV以上，更佳為3.0eV以上。藉由使用具有比矽大的能帶間隙的氧化物半導體，可以減少電晶體的關態電流(也稱為Ioff)。
例如，在Si電晶體中，隨著電晶體的微型化發展，出現短通道效應(Short Channel Effect：也稱為SCE)。因此，Si電晶體的微型化很困難。作為出現短通道效應的原因之一可以舉出矽的能帶間隙較小。另一方面，在OS電晶體中，使用作為能帶間隙大的半導體材料的氧化物半導體，因此可以抑制短通道效應。換言之，OS電晶體是沒有短通道效應或短通道效應極少的電晶體。
短通道效應是指隨著電晶體的微型化(通道長度的縮小)出現的電特性的下降。作為短通道效應的具體例子，有臨界電壓的降低、次臨界擺幅值(有時記載為S值)的增大、洩漏電流的增大等。在此，S值是指：以固定的汲極電壓使汲極電流的值變化一個位數的次臨界值區域中的閘極電壓的變化量。
作為對短通道效應的耐性的指標，廣泛地使用特徵長度(Characteristic Length)。特徵長度是指通道形成區域的勢的彎曲性指標。特徵長度越小，勢越急劇上升，因此可以說抗短通道效應能力高。
OS電晶體為積累型電晶體，Si電晶體為反型電晶體。因此，與Si電晶體相比，OS電晶體中的源極區域-通道形成區域間的特徵長度及汲極區域-通道形成區域間的特徵長度小。因此，OS電晶體的抗短通道效應能力比Si電晶體高。就是說，當想要製造通道長度小的電晶體時，OS電晶體比Si電晶體更合適。
即使在將氧化物半導體的載子濃度降低到通道形成區域被i型化或實質上被i型化的情況下，在短通道電晶體中由於Conduction-Band-Lowering(CBL，導帶降低)效應而通道形成區域的導帶底也變低，因此源極區域或汲極區域與通道形成區域之間的導帶底的能量差有可能減小到0.1eV以上且0.2eV以下。由此，可以將OS電晶體看作具有n
+/n
-/n
+的積累型無結電晶體結構或n
+/n
-/n
+的積累型non-junction電晶體結構，其中通道形成區域為n
-型區域，源極區域及汲極區為n
+型區域。
當作為OS電晶體採用上述結構時，即便使半導體裝置微型化或高積體化也可以實現良好的電特性。例如，即使OS電晶體的閘極長度為20nm以下、15nm以下、10nm以下、7nm以下或6nm以下且1nm以上、3nm以上或5nm以上，也可以得到良好的電特性。另一方面，在Si電晶體中，因為出現短通道效應所以有時難以具有20nm以下或15nm以下的閘極長度。因此，與Si電晶體相比，OS電晶體更適合用作通道長度小的電晶體。閘極長度是電晶體工作時載子移動通道形成區域內部的方向上的閘極電極的長度，是電晶體的俯視圖中的閘極電極的底面的寬度。
此外，藉由使OS電晶體微型化可以提高電晶體的高頻特性。明確而言，可以提高電晶體的截止頻率。當OS電晶體的閘極長度在於上述範圍內時，例如在室溫環境下，電晶體的截止頻率可以為50GHz以上，較佳為100GHz以上，更佳為150GHz以上。
如以上的說明那樣，OS電晶體具有比Si電晶體優異的效果，諸如關態電流小以及可以製造通道長度小的電晶體。
本實施方式所示的構成、結構、方法等可以與其他實施方式等所示的構成、結構、方法等適當地組合而使用。
實施方式6
在本實施方式中，說明可以使用在上述實施方式中說明的半導體裝置的電子構件、電子裝置、大型電腦、太空設備及資料中心(Data Center：也稱為DC)。使用本發明的一個實施方式的半導體裝置的電子構件、電子裝置、大型電腦、太空設備及資料中心對低功耗等高性能的實現很有效。
[電子構件]
圖32A示出安裝有電子構件709的基板(電路板704)的立體圖。圖32A所示的電子構件709在模子711內包括半導體裝置710。在圖32A中，省略電子構件709的一部分記載以表示其內部。電子構件709在模子711的外側包括連接盤(land)712。連接盤712連接於電極焊盤713，電極焊盤713藉由引線714連接於半導體裝置710。電子構件709例如安裝於印刷電路板702上。藉由組合多個該電子構件並使其分別在印刷電路板702上連接，由此完成電路板704。
另外，半導體裝置710包括驅動電路層715及存儲層716。存儲層716具有層疊有多個記憶單元陣列的結構。層疊有驅動電路層715及存儲層716的結構可以採用單片疊層的結構。在單片疊層的結構中，可以不用TSV(Through Silicon Via：矽通孔)等貫通電極技術及Cu-Cu直接接合等接合技術而連接各層間。當以單片的方式層疊驅動電路層715和存儲層716時，例如，可以實現在處理器上直接形成記憶體的所謂的晶載記憶體的結構。藉由採用晶載記憶體的結構，可以實現處理器與記憶體的介面部分的高速工作。
另外，藉由採用晶載記憶體的結構，與使用TSV等貫通電極的技術相比，可以縮小連接佈線等的尺寸，因此可以增加引腳數量。藉由增加引腳數量可以進行並聯工作，由此可以提高記憶體的帶寬度(也稱為記憶體頻寬)。
另外，較佳的是，使用OS電晶體形成存儲層716中的多個記憶單元陣列，以單片的方式層疊該多個記憶單元陣列。當多個記憶單元陣列採用單片疊層時，可以提高記憶體的帶寬度和記憶體的訪問延遲中的任一者或兩者。帶寬度是指單位時間的資料傳輸量，訪問延遲是指訪問和開始資料的交換之間的時間。當在存儲層716中使用Si電晶體時，與OS電晶體相比，實現單片疊層的結構更困難。因此，在單片疊層的結構中，OS電晶體比Si電晶體優異。
另外，可以將半導體裝置710稱為裸片。在本說明書等中，裸片是指在半導體晶片的製程中例如在圓盤狀的基板(也稱為晶圓)等上形成電路圖案，切割成矩形小片而得的晶片。作為可用於裸片的半導體材料，例如可以舉出矽(Si)、碳化矽(SiC)或氮化鎵(GaN)等。例如，有時將從矽基板(也稱為矽晶圓)得到的裸片稱為矽晶圓。
接著，圖32B示出電子構件730的立體圖。電子構件730是SiP(System in Package：系統封裝)或MCM(Multi Chip Module：多晶片模組)的一個例子。在電子構件730中，封裝基板732(印刷電路板)上設置有插板(interposer)731，插板731上設置有半導體裝置735及多個半導體裝置710。
電子構件730示出將半導體裝置710用作高頻寬記憶體(HBM：High Bandwidth Memory)的例子。此外，半導體裝置735可以用於CPU(Central Processing Unit)、GPU(Graphics Processing Unit：圖形處理器)或FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等積體電路。
封裝基板732例如可以使用陶瓷基板、塑膠基板或玻璃環氧基板。插板731例如可以使用矽插板或樹脂插板。
插板731具有多個佈線並具有連接端子間距不同的多個積體電路的功能。多個佈線由單層或多層構成。此外，插板731具有將設置於插板731上的積體電路與設置於封裝基板732上的電極連接的功能。因此，有時將插板也稱為“重佈線基板(rewiring substrate)”或“中間基板”。此外，有時藉由在插板731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板732連接。此外，在使用矽插板的情況下，也可以使用TSV作為貫通電極。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
此外，在使用矽插板的SiP及MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。此外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝(2.5D安裝)，其中多個積體電路橫著排放並配置於插板上。
另一方面，當利用矽插板及TSV等使端子間距不同的多個積體電路連接時，需要該端子間距的寬度等的空間。因此，當想要縮小電子構件730的尺寸時，上述端子間距的寬度成為問題，有時難以設置為實現較寬的記憶體頻寬需要的較多的佈線。於是，如上所述，使用OS電晶體的單片疊層的結構是較佳的。另外，也可以採用組合利用TSV層疊的記憶單元陣列與以單片的方式層疊的記憶單元陣列的複合結構。
此外，也可以與電子構件730重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為使設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件730中，較佳為使半導體裝置710與半導體裝置735的高度一致。
為了將電子構件730安裝在其他基板上，也可以在封裝基板732的底部設置電極733。圖32B示出用焊球形成電極733的例子。藉由在封裝基板732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)的安裝。此外，電極733也可以使用導電針形成。藉由在封裝基板732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)的安裝。
電子構件730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。作為安裝方法例如可以舉出SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA(Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)及QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)。
[電子裝置]
接著，圖33A示出電子裝置6500的立體圖。圖33A所示的電子裝置6500是可用作智慧手機的可攜式資訊終端。電子裝置6500包括外殼6501、顯示部6502、電源按鈕6503、按鈕6504、揚聲器6505、麥克風6506、相機6507、光源6508及控制裝置6509等。控制裝置6509例如包括選自CPU、GPU及記憶體裝置中的任一個或多個。可以將本發明的一個實施方式的半導體裝置用於顯示部6502、控制裝置6509等。
圖33B所示的電子裝置6600是可用作筆記本式個人電腦的資訊終端。電子裝置6600包括外殼6611、鍵盤6612、指向裝置6613、外部連接埠6614、顯示部6615、控制裝置6616等。控制裝置6616例如包括選自CPU、GPU及記憶體裝置中的任一個或多個。可以將本發明的一個實施方式的半導體裝置用於顯示部6615、控制裝置6616等。此外，藉由將本發明的一個實施方式的半導體裝置用於上述控制裝置6509及控制裝置6616，可以降低功耗，所以是較佳的。
[大型電腦]
接著，圖33C示出大型電腦5600的立體圖。在圖33C所示的大型電腦5600中，多個機架式電腦5620收納在機架5610中。此外，也可以將大型電腦5600稱為超級電腦。
電腦5620例如可以具有圖33D所示的立體圖的結構。在圖33D中，電腦5620包括主機板5630，主機板5630包括多個插槽5631以及多個連接端子等。插槽5631插入有個人電腦卡5621。並且，個人電腦卡5621包括連接端子5623、連接端子5624、連接端子5625，它們連接到主機板5630。
圖33E所示的個人電腦卡5621是包括CPU、GPU、記憶體裝置等的處理板的一個例子。個人電腦卡5621具有板5622。此外，板5622包括連接端子5623、連接端子5624、連接端子5625、半導體裝置5626、半導體裝置5627、半導體裝置5628以及連接端子5629。注意，圖33E示出半導體裝置5626、半導體裝置5627以及半導體裝置5628以外的半導體裝置，關於這些半導體裝置的說明，參照以下記載的半導體裝置5626、半導體裝置5627以及半導體裝置5628的說明即可。
連接端子5629具有可以插入主機板5630的插槽5631的形狀，連接端子5629被用作連接個人電腦卡5621與主機板5630的介面。作為連接端子5629的規格例如可以舉出PCIe等。
連接端子5623、連接端子5624、連接端子5625例如可以被用作用來對個人電腦卡5621供電或輸入信號等的介面。此外，例如，可以被用作用來進行個人電腦卡5621所計算的信號的輸出等的介面。作為連接端子5623、連接端子5624、連接端子5625各自的規格例如可以舉出USB(通用序列匯流排)、SATA(Serial ATA：串列ATA)、SCSI(Small Computer System Interface：小型電腦系統介面)等。此外，當從連接端子5623、連接端子5624、連接端子5625輸出視頻信號時，作為各規格可以舉出HDMI(註冊商標)等。
半導體裝置5626包括進行信號的輸入及輸出的端子(未圖示)，藉由將該端子插入板5622所包括的插座(未圖示)，可以連接半導體裝置5626與板5622。
半導體裝置5627包括多個端子，例如藉由將該端子以回流焊方式銲接到板5622所包括的佈線，可以連接半導體裝置5627與板5622。作為半導體裝置5627，例如，可以舉出FPGA、GPU、CPU等。作為半導體裝置5627，例如可以使用電子構件730。
半導體裝置5628包括多個端子，例如藉由將該端子以回流焊方式銲接到板5622所包括的佈線，可以連接半導體裝置5628與板5622。作為半導體裝置5628，例如，可以舉出記憶體裝置等。作為半導體裝置5628，例如可以使用電子構件709。
大型電腦5600可以用作平行電腦。藉由將大型電腦5600用作平行電腦，例如可以進行人工智慧的學習及推論所需要的大規模計算。
[太空設備]
可以將本發明的一個實施方式的半導體裝置適用於處理並儲存資訊的設備等的太空設備。
本發明的一個實施方式的半導體裝置可以包括OS電晶體。該OS電晶體的因被照射輻射線而導致的電特性變動小。換言之，對於輻射線的耐性高，所以在有可能入射輻射線的環境下也可以適當地使用。例如，可以在宇宙空間中使用的情況下適當地使用OS電晶體。
在圖34中，作為太空設備的一個例子示出人造衛星6800。人造衛星6800包括主體6801、太陽能電池板6802、天線6803、二次電池6805以及控制裝置6807。另外，圖34示出在宇宙空間有行星6804的例子。注意，宇宙空間例如是指高度100km以上，但是本說明書所示的宇宙空間也可以包括熱層、中間層及平流層。
另外，雖然圖34中未圖示，但是也可以將電池管理系統(也稱為BMS)或電池控制電路設置到二次電池6805。當將OS電晶體用於上述電池管理系統或電池控制電路時，功耗低，並且即使在宇宙空間也實現高可靠性，所以是較佳的。
另外，宇宙空間是其輻射劑量為地面的100倍以上的環境。作為輻射線，例如可以舉出：以X射線及γ射線為代表的電磁波(電磁輻射線)；以及以α射線、β射線、中子射線、質子射線、重離子射線、介子射線等為代表的粒子輻射線。
在陽光照射到太陽能電池板6802時產生人造衛星6800進行工作所需的電力。然而，例如在陽光不照射到太陽能電池板的情況或者在照射到太陽能電池板的陽光量較少的情況下，所產生的電力量減少。因此，有可能不會產生人造衛星6800進行工作所需的電力。為了在所產生的電力較少的情況下也使人造衛星6800工作，較佳為在人造衛星6800中設置二次電池6805。另外，有時將太陽能電池板稱為太陽能電池模組。
人造衛星6800可以生成信號。該信號藉由天線6803傳送，例如地面上的接收機或其他人造衛星可以接收該信號。藉由接收人造衛星6800所傳送的信號，可以測量接收該信號的接收機的位置。由此，人造衛星6800可以構成衛星定位系統。
另外，控制裝置6807具有控制人造衛星6800的功能。控制裝置6807例如使用選自CPU、GPU和記憶體裝置中的任一個或多個構成。另外，較佳為將本發明的一個實施方式的半導體裝置用於控制裝置6807。與Si電晶體相比，OS電晶體的因被照射輻射線而導致的電特性變動小。因此，OS電晶體在有可能入射輻射線的環境下也可靠性高且可以適當地使用。
另外，人造衛星6800可以包括感測器。例如藉由包括可見光感測器，人造衛星6800可以具有檢測地面上的物體反射的陽光的功能。或者，藉由包括熱紅外線感測器，人造衛星6800可以具有檢測從地表釋放的熱紅外線的功能。由此，人造衛星6800例如可以被用作地球觀測衛星。
注意，在本實施方式中，作為太空設備的一個例子示出人造衛星，但是不侷限於此。例如，本發明的一個實施方式的半導體裝置可以適當地應用於太空船、太空艙、太空探測器等太空設備。
如以上的說明那樣，與Si電晶體相比，OS電晶體具有優異的效果，諸如可以實現較寬的記憶體頻寬、耐輻射線高。
[資料中心]
例如，可以將本發明的一個實施方式的半導體裝置適用於資料中心等採用的存儲系統。資料中心被要求保證資料不變性等進行資料的長期管理。在進行資料的長期管理時需要使設施大型化，諸如設置用來儲存龐大的資料的存儲及伺服器、確保穩定的電源以保持資料或者確保在資料的保持中需要的冷卻設備等。
藉由將本發明的一個實施方式的半導體裝置用於資料中心採用的存儲系統，可以實現資料保持所需的功率的降低、保持資料的半導體裝置小型化。因此，可以實現存儲系統的小型化、用來保持資料的電源的小型化、冷卻設備規模的縮小等。由此，可以實現資料中心的省空間。
此外，本發明的一個實施方式的半導體裝置的功耗少，因此可以降低電路發熱。由此，可以減少因該發熱而給電路本身、週邊電路及模組帶來的負面影響。此外，藉由使用本發明的一個實施方式的半導體裝置，可以實現高溫環境下也穩定工作的資料中心。因此，可以提高資料中心的可靠性。
圖35示出可用於資料中心的存儲系統。圖35所示的存儲系統7000作為主機7001(圖示為主機電腦)包括多個伺服器7001sb。另外，作為存儲7003(圖示為存儲)包括多個記憶體裝置7003md。示出主機7001和存儲7003藉由記憶體區域網路7004(圖示為SAN：Storage Area Network)及記憶體控制電路7002(圖示為記憶體控制器)連接的形態。
主機7001相當於訪問儲存在存儲7003中的資料的電腦。主機7001彼此也可以藉由網路連接。
在存儲7003中，藉由使用快閃記憶體縮短資料的存取速度，即縮短資料的存儲及輸出所需要的時間，但是該時間比可用作存儲中的快取記憶體的DRAM所需要的時間長得多。在存儲系統中，為了解決存儲7003的存取速度較長的問題，一般在存儲中設置快取記憶體來縮短資料的存儲及輸出。
在記憶體控制電路7002及存儲7003中使用上述快取記憶體。主機7001和存儲7003交換的資料在儲存在記憶體控制電路7002及存儲7003中的該快取記憶體之後輸出到主機7001或存儲7003。
當作為用來儲存上述快取記憶體的資料的電晶體使用OS電晶體來保持對應於資料的電位時，可以減少更新頻率來降低功耗。此外，藉由層疊記憶單元陣列可以實現小型化。
注意，藉由將本發明的一個實施方式的半導體裝置用於選自電子構件、電子裝置、大型電腦、太空設備和資料中心中的任一個或多個，可期待功耗降低的效果。因此，目前被認為隨著半導體裝置的高性能化或高積體化能量需求增加，藉由使用本發明的一個實施方式的半導體裝置，也可以減少以二氧化碳(CO
2)為代表的溫室氣體的排放量。另外，本發明的一個實施方式的半導體裝置具有低功耗，因此作為全球暖化的措施也有效。
本實施方式所示的構成、結構、方法等可以與其他實施方式等所示的構成、結構、方法等適當地組合而使用。
＜關於本說明書等的記載的注釋＞
下面，對上述實施方式及實施方式中的各結構的說明附加注釋。
各實施方式所示的結構可以與其他實施方式所示的結構適當地組合而構成本發明的一個實施方式。此外，當在一個實施方式中示出多個結構實例時，可以適當地組合這些結構實例。
此外，可以將某一實施方式中說明的內容(或其一部分)應用，組合或者替換成該實施方式中說明的其他內容(或其一部分)及/或另一個或多個其他實施方式中說明的內容(或其一部分)。
在實施方式中說明的內容是指在各實施方式中利用各種圖式說明的內容或利用說明書所記載的文章說明的內容。
此外，藉由將某一實施方式中示出的圖式(或其一部分)與該圖式的其他部分、該實施方式中示出的其他圖式(或其一部分)及/或另一個或多個其他實施方式中示出的圖式(或其一部分)組合，可以構成更多圖。
在本說明書等中，根據功能對組件進行分類並在方塊圖中以彼此獨立的方塊表示。然而，在實際的電路等中難以根據功能對組件進行分類，有時一個電路涉及到多個功能或者多個電路涉及到一個功能。因此，方塊圖中的方塊的分割不侷限於說明書中說明的組件，而可以根據情況適當地不同。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。圖式是為了明確起見而示出任意的大小的，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜波或定時偏差等所引起的信號、電壓或電流的不均勻等。
在本說明書等中，在說明電晶體的連接關係時，使用“源極和汲極中的一個”(第一電極或第一端子)、“源極和汲極中的另一個”(第二電極或第二端子)的表述。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等而互換的緣故。注意，根據情況可以將電晶體的源極和汲極適當地換稱為源極(汲極)端子或源極(汲極)電極等。
此外，在本說明書等中，“電極”或“佈線”不限定組件的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”、“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。
此外，在本說明書等中，可以適當地調換電壓和電位。電壓是指與參考電位之間的電位差，例如在參考電位為地電壓(接地電壓)時，可以將電壓換稱為電位。接地電位不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據參考電位而變化。
在本說明書等中，根據情況或狀態，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”調換為“絕緣層”。
在本說明書等中，開關是指具有藉由變為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。
在本說明書等中，例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極重疊的區域或者形成通道的區域中的源極和汲極之間的距離。
在本說明書等中，例如，通道寬度是指半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。
在本說明書等中，節點也可以根據電路結構或器件結構等被稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，也可以將端子、佈線等稱作節點。
在本說明書等中，“A與B連接”是指A與B電連接。在此，“A與B電連接”是指在A和B之間存在物件(開關、電晶體元件或二極體等的元件、或者包含該元件及佈線的電路等)時可以在A和B間傳送電信號的連接。注意，A與B電連接的情況包括A與B直接連接的情況。在此，A與B直接連接是指A和B能夠不經過上述物件而在其間藉由佈線(或者電極)等傳送電信號的連接。換言之，直接連接是指在使用等效電路表示時可以看作相同的電路圖的連接。
實施例
在本實施例中，製造重疊設置多個包括OS電晶體的層的半導體裝置。然後，觀察該半導體裝置的剖面。此外，進行基於設計的半導體裝置的寫入工作及讀出工作的模擬。
＜製造的半導體裝置的結構＞
在製造的半導體裝置中，包括OS電晶體的元件層具有四層疊層，第一層與第二層的元件層之間包括中間層(佈線層)。圖36示出半導體裝置的剖面STEM(Scanning Transmission Electron Microscope：掃描穿透式電子顯微鏡)觀察結果。
在圖36所示的元件層30_1至30_4中，可確認到製造的OS電晶體(電晶體37)的剖面。此外，在圖36所示的元件層30_2至30_4中，可確認到電容元件38的剖面。可確認到在元件層30_1至30_4及元件層30_1與30_2之間的中間層中隔著用作佈線的電極39以單片方式層疊設置OS電晶體(電晶體37)及電容元件38的剖面。
＜使用層疊的OS電晶體製造的OS記憶體及DRAM、SRAM的比較結果＞
對包括在層疊的元件層中製造的OS電晶體的OS記憶體與由Si電晶體形成的DRAM的比較結果進行說明。表1示出OS記憶體的DOSRAM和由Si電晶體形成的DRAM的寫入時間、讀出時間、密度及保持的比較結果。
如表1示出對包括OS電晶體的DOSRAM不進行溫度校正的狀態(初始狀態)及進行溫度校正的狀態(溫度校正)。DOSRAM的溫度校正可以利用上述實施方式1等中說明的OS電晶體的背閘極電壓控制來進行。此外，DOSRAM估計以20nm的設計規則製造OS電晶體且圖25所示的結構(包括Si電晶體的元件層上層疊四層包括OS電晶體的元件層的結構)。DOSRAM估計單元電容為1.5fF。此外，如表1所示，包括Si電晶體的DRAM估計以14nm的設計規則製造Si電晶體。
其結果是，如表1所示，可知與DRAM的寫入時間及讀出時間為20ns相比，DOSRAM的寫入期間短，DOSRAM的讀出時間藉由進行溫度校正與DRAM大致相等。即可知DOSRAM藉由進行溫度校正具有相等於或高於DRAM的性能。
關於比較記憶體密度的密度，可知與DRAM的383cell/μm
2相比DOSRAM的每一層密度為181cell/μm
2且藉由實現多層化三層疊層為540cell/μm
2，十層疊層超過5000cell/μm
2。其結果是，可知DOSRAM有可能超過習知的DRAM的性能。
此外，關於比較資料保持時間的保持，估計為與DRAM以64ms一次更新全記憶單元的資料的結構相比DOSRAM以6.4s更新一次以上。其結果是，可知DOSRAM的功率有可能降低為更新DRAM時所需的功率的1/100。
在表2中作為包括製造在層疊的元件層中的OS電晶體的OS記憶體的其他例子示出對OS記憶體的NOSRAM和由Si電晶體形成的SRAM的寫入時間、讀出時間、密度及保持進行比較的結果。
如表2示出對包括OS電晶體的NOSRAM不進行溫度校正的狀態(初始狀態)及進行溫度校正的狀態(溫度校正)。NOSRAM的溫度校正可以利用上述實施方式1等中說明的OS電晶體的背閘極電壓的控制來進行。此外，NOSRAM估計以20nm的設計規則製造OS電晶體且圖29所示的結構(包括Si電晶體的元件層上層疊四層包括OS電晶體的元件層的結構)。NOSRAM估計單元電容為0.4fF。如表2所示，包括Si電晶體的SRAM估計以5nm的設計規則製造Si電晶體。
其結果是，如表2所示，可知與SRAM的寫入時間及讀出時間中L1快取記憶體為1ns且最後一級快取記憶體(大容量晶片記憶體)為10ns相比，NOSRAM中寫入期間及讀出時間都不到L1快取記憶體，但藉由進行溫度校正與最後一級快取記憶體大致相等。
關於比較記憶體密度的密度，可知與SRAM的47.6cell/μm
2相比，NOSRAM的每一層密度為45cell/μm
2，因此不進行多層化也與SRAM大致相等。其結果是，可知NOSRAM藉由進行多層化有可能超過習知的SRAM的性能。
關於比較資料保持時間的保持，估計為與SRAM在電源開啟時資料不變但電源關閉時資料消失的結構相比NOSRAM以6.4s更新一次以上。其結果是，可知NOSRAM的功率有可能降低為更新DRAM時所需的功率的1/100。
＜基於OS電晶體特性的模擬結果＞
為了進行可使用所製造的半導體裝置的OS記憶體的特性評價，基於實施方式2中說明的DOSRAM的結構設置半導體晶片，並進行模擬。
圖37示出所設計的半導體晶片的平面佈局。圖37所示的半導體晶片中，以60nm規則設置OS電晶體且以130nm規則設置Si電晶體，晶片尺寸為4mm平方。
在圖37中，區域801設置有三層記憶單元、一層放大電路、一層包括Si電晶體的感測放大器。區域802中設置有字線驅動器、OS電路驅動器等驅動電路。區域803中設置有包括Si電晶體的感測放大器。區域804中設置有列驅動器。區域805中設置有控制器。
圖38A至圖38D示出使用模擬的OS電晶體的I
d-V
g特性。圖38A是設置有放大電路的包括OS電晶體的元件層(第一層)的OS電晶體的I
d-V
g特性。圖38B至圖38D示出設置有記憶單元的包括OS電晶體的元件層(第二層至第四層)所包括的OS電晶體的I
d-V
g測量結果。OS電晶體的通道長度(L)及通道寬度(W)估計為60nm及60nm。
在設置在第二層至第四層中的DOSRAM的記憶單元中，利用模擬估計寫入時間(Write time)及讀出時間(Read time)。表3示出使用第二層至第四層的OS電晶體(OSFET)的記憶體的寫入時間及讀出時間。此外，由於第一層OS電晶體為放大電路的OS電晶體，所以不估計寫入時間及讀出時間。
如表3所示，在使用層疊的OSFET的記憶體中，寫入時間及讀出時間都具有良好結果。
圖39A、圖39B是示出寫入工作的位元線(BL)及記憶單元所包括的存儲節點(SN)(連接於電容元件的節點)的信號的模擬波形的圖。圖39A是示出對位元線進行充電並存儲節點的電壓變化的圖。圖39A是示出使位元線放電並存儲節點的電壓變化的圖。如圖39A、圖39B所示，可確認到位元線的充電及放電時存儲節點充放電。
圖39C、圖39D是示出讀出工作的字線(WL)、位元線(BL)及反轉位元線(BLB)的信號的模擬波形的圖。位元線(BL)、反轉位元線(BLB)相當於實施方式2中的佈線GBL、GBLB。圖39C是示出將字線設定為H位準且使OS電晶體處於開啟狀態而對保持在存儲節點(SN)中的充電資料進行電荷共用的位元線(BL)、反轉位元線(BLB)的電壓變化的圖。圖39D是示出將字線設定為H位準且使OS電晶體處於開啟狀態而對保持在存儲節點(SN)中的充電的反轉資料進行電荷共用的位元線(BL)、反轉位元線(BLB)的電壓變化的圖。如圖39C、圖39D所示，可確認到位元線(BL)及反轉位元線(BLB)中產生電位變動。
本實施例的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
10:半導體裝置
15:溫度檢測電路
16:電壓生成電路
20:元件層
21:電壓控制電路
22:週邊電路
23:運算電路
30:元件層
31:記憶單元陣列
32:記憶單元
37:電晶體
[圖1A]及[圖1B]是說明半導體裝置的結構例子的圖。
[圖2]是說明半導體裝置的結構例子的圖。
[圖3A]及[圖3B]是說明半導體裝置的圖。
[圖4A]至[圖4C]是說明半導體裝置的圖。
[圖5A]及[圖5B]是說明半導體裝置的圖。
[圖6]是說明半導體裝置的結構例子的圖。
[圖7A]及[圖7B]是說明半導體裝置的結構例子的圖。
[圖8]是說明半導體裝置的結構例子的圖。
[圖9A]至[圖9C]是說明半導體裝置的結構例子的圖。
[圖10A]至[圖10D]是說明半導體裝置的結構例子的圖。
[圖11A]至[圖11E]是說明半導體裝置的結構例子的圖。
[圖12]是說明半導體裝置的結構例子的圖。
[圖13A]及[圖13B]是說明半導體裝置的結構例子的圖。
[圖14A]及[圖14B]是說明半導體裝置的結構例子的圖。
[圖15A]至[圖15D]是說明半導體裝置的結構例子的圖。
[圖16A]及[圖16B]是說明半導體裝置的結構例子的圖。
[圖17]是說明半導體裝置的結構例子的圖。
[圖18]是說明半導體裝置的結構例子的圖。
[圖19]是說明半導體裝置的結構例子的圖。
[圖20A]及[圖20B]是說明半導體裝置的結構例子的圖。
[圖21A]及[圖21B]是說明半導體裝置的結構例子的圖。
[圖22]是說明半導體裝置的結構例子的圖。
[圖23A]至[圖23C]是說明半導體裝置的結構例子的圖。
[圖24]是說明半導體裝置的結構例子的圖。
[圖25]是說明記憶部的結構例子的圖。
[圖26A]是說明存儲層的結構例子的圖。[圖26B]是說明存儲層的等效電路的圖。
[圖27A]至[圖27D]是說明半導體裝置的結構例子的圖。
[圖28]是說明半導體裝置的結構例子的圖。
[圖29]是說明記憶部的結構例子的圖。
[圖30A]是說明存儲層的結構例子的圖。[圖30B]是說明存儲層的等效電路的圖。
[圖31]是說明半導體裝置的結構例子的圖。
[圖32A]及[圖32B]是示出電子構件的一個例子的圖。
[圖33A]及[圖33B]是示出電子裝置的一個例子的圖，[圖33C]至[圖33E]是示出大型電腦的一個例子的圖。
[圖34]是示出太空設備的一個例子的圖。
[圖35]是示出能夠用於資料中心的存儲系統的一個例子的圖。
[圖36]是說明半導體裝置的剖面的結構的圖。
[圖37]是說明半導體晶片的佈局的圖。
[圖38A]至[圖38D]是說明半導體晶片的工作模擬的圖。
[圖39A]至[圖39D]是說明半導體晶片的工作模擬的圖。
10:半導體裝置
15:溫度檢測電路
16_1:電壓生成電路
16_2:電壓生成電路
16_3:電壓生成電路
16_4:電壓生成電路
20:元件層
21:電壓控制電路
30_1:元件層
30_2:元件層
30_3:元件層
30_4:元件層
32:記憶單元
37:電晶體
Claims (13)
- 一種半導體裝置，包括： 設置溫度檢測電路及電壓生成電路的第一元件層；以及 設置記憶單元的多個第二元件層， 其中，多個該第二元件層層疊設置在該第一元件層上， 該記憶單元包括具有通道形成區域的半導體層包含氧化物半導體的電晶體， 該電晶體包括背閘極， 該電壓生成電路具有生成供應給該背閘極的背閘極電壓的功能， 該溫度檢測電路具有根據檢測溫度控制該背閘極電壓的功能， 並且，該電壓生成電路具有對多個該第二元件層的每一個供應該背閘極電壓作為不同電壓的功能。
- 如請求項1之半導體裝置， 其中在多個該第二元件層中，供應給設置在上層中的該第二元件層所包括的該電晶體的背閘極電壓比供應給設置在下層中的該第二元件層所包括的該電晶體的背閘極電壓大。
- 如請求項1之半導體裝置， 其中該第一元件層包括運算電路， 並且層疊的該第二元件層重疊設置在設置該運算電路的區域。
- 如請求項1之半導體裝置， 其中該氧化物半導體包含In、Ga及Zn。
- 一種半導體裝置，包括： 第一元件層；以及 在各層中設置溫度檢測電路、電壓生成電路及記憶單元的多個第二元件層， 其中，多個該第二元件層層疊設置在該第一元件層上， 該記憶單元包括具有通道形成區域的半導體層包含氧化物半導體的電晶體， 該電晶體包括背閘極， 設置在各層中的該電壓生成電路具有生成供應給設置在同一層中的該記憶單元所包括的該電晶體的該背閘極的背閘極電壓的功能， 並且，該溫度檢測電路具有根據檢測溫度控制該背閘極電壓的功能。
- 如請求項5之半導體裝置， 其中在多個該第二元件層中，供應給設置在上層中的該第二元件層所包括的該電晶體的背閘極電壓比供應給設置在下層中的該第二元件層所包括的該電晶體的背閘極電壓大。
- 如請求項5之半導體裝置， 其中該第一元件層包括運算電路， 並且層疊的該第二元件層重疊設置在設置該運算電路的區域。
- 如請求項5之半導體裝置， 其中該氧化物半導體包含In、Ga及Zn。
- 如請求項5之半導體裝置， 其中該溫度檢測電路包括具有通道形成區域的半導體層包含氧化物半導體的電晶體。
- 一種半導體裝置，包括： 設置溫度檢測電路及電壓生成電路的第一元件層； 包括放大電路的第二元件層；以及 設置記憶單元的多個第三元件層， 其中，多個該第二元件層層疊設置在該第一元件層上， 多個該第三元件層層疊設置在該第二元件層上， 該放大電路具有放大該記憶單元的信號的功能， 該放大電路及該記憶單元包括具有通道形成區域的半導體層包含氧化物半導體的電晶體， 該電晶體包括背閘極， 該電壓生成電路具有生成供應給該背閘極的背閘極電壓的功能， 該溫度檢測電路具有根據檢測溫度控制該背閘極電壓的功能， 並且，該電壓生成電路具有對該第二元件層及多個該第三元件層的每一個供應該背閘極電壓作為不同電壓的功能。
- 如請求項10之半導體裝置， 其中在多個該第二元件層中，供應給設置在上層中的該第二元件層所包括的該電晶體的背閘極電壓比供應給設置在下層中的該第二元件層所包括的該電晶體的背閘極電壓大。
- 如請求項10之半導體裝置， 其中該氧化物半導體包含In、Ga及Zn。
- 如請求項10之半導體裝置， 其中該第一元件層包括具有掃描正反器的運算電路， 該掃描正反器與具有保持該掃描正反器的資料的功能的備份電路電連接， 並且該備份電路設置在重疊於設置該掃描正反器的區域的該第二元件層的區域中。
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