JP2023177765A - 半導体装置 - Google Patents

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義元 黒川
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Abstract

【課題】新規な半導体装置を提供する。【解決手段】フリップフロップと、第１メモリ回路と、第２メモリ回路と、を備え、フリップフロップは、基板に形成され、第１メモリ回路は、基板の上の第１ダイに形成され、第２メモリ回路は、第１ダイの上の第２ダイに形成され、フリップフロップは、第１メモリ回路と、第２メモリ回路と、のそれぞれに電気的に接続され、フリップフロップは、実行中のタスクに対応する第１データを保持する機能を有し、第１メモリ回路は、タスクの切り替えに伴って、第１データを保持する機能を有し、第２メモリ回路は、タスクの切り替えに伴って、第１メモリ回路に第２データが保持されている場合、第１データを保持する機能を有する。【選択図】図２

Description

本発明の一態様は、半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、駆動方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。より具体的には、本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、光学装置、撮像装置、照明装置、演算装置、制御装置、記憶装置、入力装置、出力装置、入出力装置、信号処理装置、電子計算機、電子機器、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
近年、半導体装置の開発が進められ、例えば、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、およびメモリなどが、主に半導体装置に用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を有し、接続端子である電極が形成された、半導体素子（例えば、トランジスタ、またはダイオードなど）の集合体である。例えば、ＬＳＩ、ＣＰＵ、またはメモリなどのＩＣチップは、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路、画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵ等が開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置等が、開示されている。
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３および非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。
特開２０１２－２５７１８７号公報 特開２０１１－１５１３８３号公報 国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ ｅｔ．ａｌ，"３Ｄ－Ｓｔａｃｋｅｄ ＣＡＡＣ－Ｉｎ－Ｇａ－Ｚｎ Ｏｘｉｄｅ ＦＥＴｓ ｗｉｔｈ Ｇａｔｅ Ｌｅｎｇｔｈ ｏｆ ７２ｎｍ"，ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．，２０１９，ｐｐ．５０－５３
例えばＣＰＵなどの半導体装置では、プログラムデータに応じた処理を逐次実行することで、一連の処理（タスク）を実行することができる。当該半導体装置は、複数のタスクを実行する場合、各タスクを小さい処理単位に分割し、各タスクの処理単位を順次実行することで、あたかも複数のタスクを同時に実行しているように見せかけることができる。このような処理を実行するため、各タスクを実行する際の当該半導体装置の状態（コンテキストともいう）を保持することができるレジスタバンク（汎用レジスタのセット）が複数用意される。当該半導体装置は、各タスクに対応するレジスタバンクを順次切り替えることで、複数のタスクを実行することができる。すなわち、当該半導体装置は、タスクを切り替える際に、実行中のタスクのコンテキストを、対応するレジスタバンクにセーブ（退避、ストア、又はバックアップともいう）した上で、処理を中断し、かつ、次に実行されるタスクのコンテキストを、対応するレジスタバンクからリストア（復帰、ロード、またはリカバリーともいう）した上で、処理を再開する。よって、当該半導体装置は、コンテキストのセーブおよびリストアに要する時間を短くすることで動作速度を向上させ、演算性能の向上を図ることができる。
本発明の一態様は、動作速度を向上させた半導体装置を提供することを課題の一つとする。または、消費電力を低減させた半導体装置を提供することを課題の一つとする。または、演算性能を向上させた半導体装置を提供することを課題の一つとする。または、新規な半導体装置を提供することを課題の一つとする。
なお、上記列挙した課題は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、上記列挙した課題の全てを解決する必要はないものとする。なお、上記列挙した課題以外の他の課題は、明細書、図面、または特許請求の範囲等の記載から、自ずと明らかとなるものであり、明細書、図面、または特許請求の範囲等の記載から、上記列挙した課題以外の他の課題を抽出することが可能である。
（１）
本発明の一態様は、フリップフロップと、第１メモリ回路と、第２メモリ回路と、を備え、フリップフロップは、基板に形成され、第１メモリ回路は、基板の上の第１ダイに形成され、第２メモリ回路は、第１ダイの上の第２ダイに形成され、フリップフロップは、第１メモリ回路と、第２メモリ回路と、のそれぞれに電気的に接続され、フリップフロップは、実行中のタスクに対応する第１データを保持する機能を有し、第１メモリ回路は、タスクの切り替えに伴って、第１データを保持する機能を有し、第２メモリ回路は、タスクの切り替えに伴って、第１メモリ回路に第２データが保持されている場合、第１データを保持する機能を有する、半導体装置である。
（２）
また、上記（１）において、基板は、第１電極を備え、第１ダイは、第１ダイの一方の面側に形成された第２電極と、第１ダイの他方の面側に形成された第３電極と、を備え、第２ダイは、第４電極を備え、第１電極は、第２電極と接合され、第３電極は、第４電極と接合されてもよい。
（３）
また、上記（１）または上記（２）において、第１ダイは、第１トランジスタを備え、第２ダイは、第２トランジスタを備え、第１トランジスタは、第１メモリ回路および第２メモリ回路のそれぞれにデータが保持されていない場合、フリップフロップと、第１メモリ回路と、の間を非導通状態にする機能を有し、第２トランジスタは、第２メモリ回路にデータが保持されていない場合、フリップフロップと、第２メモリ回路と、の間を非導通状態にする機能を有してもよい。
（４）
また、上記（３）において、第１トランジスタおよび第２トランジスタは、チャネル形成領域に酸化物半導体を含むトランジスタであってもよい。
本発明の一態様は、動作速度を向上させた半導体装置を提供することができる。または、消費電力を低減させた半導体装置を提供することができる。または、演算性能を向上させた半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、上記列挙した効果は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、上記列挙した効果の全てを有する必要はない。なお、上記列挙した効果以外の他の効果は、明細書、図面、または特許請求の範囲等の記載から、自ずと明らかとなるものであり、明細書、図面、または特許請求の範囲等の記載から、上記列挙した効果以外の他の効果を抽出することが可能である。
図１は、半導体装置の構成例を説明する図である。 図２（Ａ）は、半導体装置の構成例を説明する図である。図２（Ｂ）は、半導体装置の構成例を説明する回路図である。 図３は、半導体装置の動作例を説明するフローチャートである。 図４は、半導体装置の動作例を説明するフローチャートである。 図５は、半導体装置の動作例を説明するフローチャートである。 図６（Ａ）乃至図６（Ｄ）は、半導体装置の動作例を説明するフローチャートである。 図７（Ａ）乃至図７（Ｄ）は、半導体装置の動作例を説明するフローチャートである。 図８は、半導体装置の動作例を説明する図である。 図９は、半導体装置の構成例を説明する回路図である。 図１０は、半導体装置の動作例を説明するタイミングチャートである。 図１１（Ａ）乃至図１１（Ｄ）は、半導体装置の動作例を説明する図である。 図１２（Ａ）乃至図１２（Ｄ）は、半導体装置の動作例を説明する図である。 図１３は、半導体装置の構成例を説明する回路図である。 図１４は、半導体装置の動作例を説明するタイミングチャートである。 図１５（Ａ）は、半導体装置の構成例を説明する図である。図１５（Ｂ）は、半導体装置の構成例を説明する回路図である。 図１６は、半導体装置の動作例を説明するフローチャートである。 図１７は、半導体装置の動作例を説明するフローチャートである。 図１８（Ａ）乃至図１８（Ｃ）は、半導体装置の動作例を説明するフローチャートである。 図１９は、半導体装置の動作例を説明する図である。 図２０は、半導体装置の構成例を説明する回路図である。 図２１は、半導体装置の動作例を説明するタイミングチャートである。 図２２（Ａ）乃至図２２（Ｄ）は、半導体装置の動作例を説明する図である。 図２３（Ａ）乃至図２３（Ｄ）は、半導体装置の動作例を説明する図である。 図２４は、半導体装置の構成例を説明する図である。 図２５（Ａ）乃至図２５（Ｃ）は、半導体装置の構成例を説明する図である。 図２６は、半導体装置の構成例を説明する図である。 図２７は、記憶部の構成例を説明する図である。 図２８（Ａ）は、記憶層の構成例を説明する図である。図２８（Ｂ）は、記憶層の等価回路を説明する図である。 図２９は、記憶部の構成例を説明する図である。 図３０（Ａ）は、記憶層の構成例を説明する図である。図３０（Ｂ）は、記憶層の等価回路を説明する図である。 図３１（Ａ）及び図３１（Ｂ）は、電子部品の一例を示す図である。 図３２（Ａ）及び図３２（Ｂ）は、電子機器の一例を示す図である。図３２（Ｃ）乃至図３２（Ｅ）は、大型計算機の一例を示す図である。 図３３は、宇宙用機器の一例を示す図である。 図３４は、データセンターに適用可能なストレージシステムの一例を示す図である。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、例えば、半導体素子（例えば、トランジスタ、またはダイオードなど）を含む回路、または同回路を有する装置などをいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、半導体素子を含む集積回路、集積回路を備えたチップ、チップをパッケージに収納した電子部品、または電子部品を実装した電子機器などは、半導体装置の一例である。また、例えば、表示装置、発光装置、蓄電装置、光学装置、撮像装置、照明装置、演算装置、制御装置、記憶装置、入力装置、出力装置、入出力装置、信号処理装置、電子計算機、または電子機器などは、それ自体が半導体装置であり、かつ、半導体装置を有している場合がある。
以下、実施の形態について、図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能である。よって、その趣旨および範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書等において、各実施の形態に示す構成を、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることが可能である。また、１つの実施の形態の中に複数の構成が示される場合、それらの構成を適宜組み合わせて、本発明の一態様とすることが可能である。
なお、実施の形態を説明する図面は、発明の構成において、同一部分または同様な機能を有する部分に、同一の符号を異なる図面間で共通して用いることで、その繰り返しの説明を省略する場合がある。また、図面は、同様の機能を指す場合、例えば、ハッチングパターンなどを同じくし、特に符号を付さない場合がある。また、図面は、理解しやすくするため、例えば、斜視図または上面図（「平面図」ともいう）などにおいて、一部の構成要素の記載を省略する場合がある。また、図面は、例えば、一部の隠れ線の記載を省略する場合がある。また、図面は、例えば、ハッチングパターンなどの記載を省略する場合がある。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、図面は、例えば、その大きさまたは縦横比などに限定されない。なお、図面は、理想的な例を模式的に示したものであり、例えば、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、例えばエッチングなどの処理により、例えば層またはレジストマスクなどが意図せずに目減りすることがあるが、理解を容易にするため、これらを図面に反映しない場合がある。また、例えば、実際の回路動作において、例えばノイズまたはタイミングのずれなどにより、例えば電圧または電流などのばらつきが生じることがあるが、理解を容易にするため、これらを図面に反映しない場合がある。
また、本明細書および図面等において、本発明の構成要素を機能毎に分類し、互いに独立した要素として示す場合がある。しかしながら、構成要素を機能毎に切り分けることが難しく、一つの要素に複数の機能が関わる場合、または、複数の要素にわたって一つの機能が関わる場合、がある。そのため、本明細書および図面等に示す要素は、その説明に限定されず、状況に応じて適切に言い換えることができる場合がある。
また、本明細書および図面等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に、例えば、“Ａ”、“ｂ”、“＿１”、“［ｎ］”、または“［ｍ，ｎ］”などの識別用の符号を付して記載する場合がある。
なお、本明細書等において、トランジスタの「導通状態」または「オン状態」とは、例えば、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態、または、ソースとドレインとの間に電流を流すことができる状態、などをいう。例えば、ｎチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも高い状態、または、ｐチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも低い状態、などを、「導通状態」または「オン状態」という場合がある。また、トランジスタの「非導通状態」、「遮断状態」、または「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。例えば、ｎチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも低い状態、または、ｐチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも高い状態、などを、「非導通状態」、「遮断状態」、または「オフ状態」という場合がある。
また、本明細書等において、トランジスタの「オフ電流」とは、特に断りがない場合、トランジスタがオフ状態にあるときの、ソースとドレインの間に流れる電流（ドレイン電流ともいう）をいう。なお、本明細書等において、トランジスタがオフ状態にあるときの、ドレイン電流、および、ゲートとソースまたはドレインの間に流れる電流（ゲートリーク電流ともいう）を、リーク電流という場合がある。
（実施の形態１）
本発明の一態様に係る半導体装置について、図面を参照しながら説明する。なお、本発明の一態様の係る半導体装置は、例えば、中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の一部として、好適に用いられてもよい。
図１は、本発明の一態様に係る半導体装置１００の構成例を説明するブロック図である。
図１に示す半導体装置１００は、状態制御部１０１およびＣＰＵコア１０２を備える。ＣＰＵコア１０２は、レジスタ部１０３および演算部１０４を備える。レジスタ部１０３は、複数のレジスタバンク１０５を備える。レジスタバンク１０５は、複数の汎用レジスタ１０６を備える。汎用レジスタ１０６は、複数のレジスタ１１０を備える。
半導体装置１００は、プログラムデータに応じた処理を逐次実行することで、一連の処理（タスク）を実行することができる。半導体装置１００は、複数のタスクを実行することができる。
状態制御部１０１は、例えば、半導体装置１００の外部から入力される割り込み信号（Ｉｎｔｅｒｒｕｐｔｓ）、またはＣＰＵコア１０２が生成するスリープ信号などの信号に応じて、複数のタスクを切り替えるための制御信号を出力する機能を有する。例えば、複数のタスクを切り替える際に、ＣＰＵコア１０２内のレジスタ１１０の動作を制御するための信号を生成し、当該レジスタ１１０に供給する機能を有する。
なお、状態制御部１０１は、例えば、ＣＰＵコア１０２のパワーゲーティングを制御するための信号を出力する機能を有してもよい。
ＣＰＵコア１０２は、レジスタ部１０３に保持されたプログラムデータに応じて、演算部１０４で演算処理を行う機能を有する。ＣＰＵコア１０２は、プロセッサコアという場合がある。半導体装置１００は、ＣＰＵコア１０２を１つ（シングルコア）備える構成としてもよいし、２つ以上（例えばデュアルコアまたはメニーコアなどのマルチコア）備える構成としてもよい。
レジスタ部１０３は、例えば、パイプラインレジスタ、およびレジスタファイルなどが設けられるレジスタバンク１０５を備える。レジスタ部１０３は、演算部１０４での演算処理を行うためのプログラムデータ、演算処理に用いられるデータ、および演算処理によって得られたデータを、一時的に保持する機能を有する。
演算部１０４は、レジスタ部１０３に保持されたプログラムデータに応じて、例えば、四則演算、および論理演算などの各種演算処理を行う機能を有する。演算部１０４は、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）という場合がある。ＣＰＵコア１０２は、レジスタ部１０３、および演算部１０４の他に、例えば、プログラムカウンタ、またはコントロール回路などを備えてもよい。
レジスタバンク１０５は、プログラムデータに応じた処理によって実行される複数のタスクごとに設けられる。レジスタバンク１０５内の複数の汎用レジスタ１０６は、それぞれ、各タスクを実行する際の、演算処理を行うためのプログラムデータ、演算処理に用いられるデータ、または演算処理によって得られるデータを保持する機能を有する。汎用レジスタ１０６内のレジスタ１１０は、データ保持する機能を有する記憶回路に相当する。
すなわち、各タスクを実行する際の半導体装置１００の状態（コンテキストともいう）が、タスクごとに設けられたレジスタバンク１０５のそれぞれに、保持される。
半導体装置１００は、複数のタスクを切り替える際に、各タスクに対応するレジスタバンク１０５に切り替わるように、状態制御部１０１によって動作が制御される。すなわち、半導体装置１００は、タスクを切り替える際に、実行中のタスクのコンテキストを、対応するレジスタバンク１０５にセーブ（退避、ストア、又はバックアップともいう）した上で、処理を中断し、かつ、次に実行されるタスクのコンテキストを、対応するレジスタバンク１０５からリストア（復帰、ロード、またはリカバリーともいう）した上で、処理を再開するように、状態制御部１０１によって制御される。このようにレジスタバンク１０５を切り替えながら複数のタスクを実行することで、各タスクを実行するためのデータのやり取りを、半導体装置１００の外部に設けられたメモリ（例えば、キャッシュメモリ、またはメインメモリなど）との間で行う必要がない。そのため、半導体装置１００の動作速度の向上を図ることができる。すなわち、半導体装置１００の演算性能の向上を図ることができる。
＜構成例Ａ＞
本発明の一態様に係るレジスタ１１０として、さまざまな構成を用いることができる。
図２（Ａ）は、本発明の一態様に係る半導体装置１１０Ａの構成例を説明する模式図である。半導体装置１１０Ａは、上述したレジスタ１１０に好適に用いることができる構成の一例である。
図２（Ａ）に示すように、半導体装置１１０Ａは、基板１７１を備える。基板１７１は、例えば、シリコンを含む基板などである。なお、基板１７１として、例えば、シリコンカーバイド、またはガリウムナイトライドなどの化合物半導体を含む基板を用いてもよい。
なお、図２（Ａ）では、半導体装置１１０Ａを構成する各要素の位置関係の説明をわかりやすくするため、Ｚ方向を規定している。図２（Ａ）において、Ｚ方向は、基板１７１の面に対して垂直方向または概略垂直方向であるとする。本実施の形態等において、概略垂直とは、対象となる二つの要素のなす角度が、８５度以上９５度以下である状態をいう。本実施の形態等では、理解を容易にするため、Ｚ方向を垂直方向と呼ぶ場合がある。
基板１７１の上の垂直方向に積層して、ダイ１８０［１］乃至ダイ１８０［ｋ］（ｋは２以上の整数）が配置される。ダイ１８０［１］乃至ダイ１８０［ｋ］のそれぞれは、例えば、シリコンダイなどである。
なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン、シリコンカーバイド、またはガリウムナイトライドなどが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
基板１７１、およびダイ１８０［１］乃至ダイ１８０［ｋ］のそれぞれは、Ｓｉトランジスタ（チャネル形成領域にシリコンを含むトランジスタ）、またはＳｉトランジスタを含む回路が設けられる領域である。
基板１７１の一方の面側に、スキャンフリップフロップ１２０が形成される。
また、ダイ１８０［１］乃至ダイ１８０［ｋ］のそれぞれの一方の面側に、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれが、一対一で対応するように形成される。なお、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］によって、データ保持回路１３０Ａが形成される。
基板１７１、およびダイ１８０［１］乃至ダイ１８０［ｋ］のそれぞれの一方の面側に、電極１７３が形成される。ダイ１８０［１］乃至ダイ１８０［ｋ］のそれぞれの他方の面側に、電極１７４が形成される。ダイ１８０［１］乃至ダイ１８０［ｋ］のそれぞれのダイにおいて、電極１７３と電極１７４とを電気的に接続するプラグ１７５が、当該ダイを貫通して形成される。プラグ１７５は、例えば、シリコン貫通電極（ＴＳＶ：（Ｔｈｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）である。
基板１７１およびダイ１８０［１］のそれぞれは、基板１７１およびダイ１８０［１］のそれぞれの一方の面側に形成された電極１７３同士が接合されることで、互いに電気的に接続される。すなわち、基板１７１およびダイ１８０［１］のそれぞれの一方の面側に形成された電極１７３同士が接合されることで、スキャンフリップフロップ１２０と、メモリ回路１３１［１］とが、互いに電気的に接続される。また、ダイ１８０［１］乃至ダイ１８０［ｋ］のそれぞれは、ダイ１８０［１］乃至ダイ１８０［ｋ－１］のそれぞれの他方の面側に形成された電極１７４と、ダイ１８０［２］乃至ダイ１８０［ｋ］のそれぞれの一方の面側に形成された電極１７３と、が接合されることで、互いに電気的に接続される。すなわち、ダイ１８０［１］乃至ダイ１８０［ｋ－１］のそれぞれの他方の面側に形成された電極１７４と、ダイ１８０［２］乃至ダイ１８０［ｋ］のそれぞれの一方の面側に形成された電極１７３と、が接合されることで、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれが、互いに電気的に接続される。例えば、ダイ１８０［１］の他方の面側に形成された電極１７４と、ダイ１８０［２］の一方の面側に形成された電極１７３と、が接合されることで、メモリ回路１３１［１］と、メモリ回路１３１［２］とが、互いに電気的に接続される。
なお、電極１７３および電極１７４のそれぞれに、同じ導電性材料を用いることが好ましい。電極１７３および電極１７４の導電性材料として、例えば、アルミニウム、クロム、銅、タンタル、スズ、亜鉛、金、銀、白金、チタン、モリブデン、およびタングステンから選ばれた元素を含む金属膜、または、上記の元素を成分とする金属窒化物膜（例えば、窒化チタン膜、窒化モリブデン膜、または窒化タングステン膜など）、などを用いることができる。特に、電極１７３および電極１７４の導電性材料として、銅を用いることが好ましい。これによって、Ｃｕ－Ｃｕ直接接合技術（銅（Ｃｕ）の電極同士を接続することで電気的導通を図る技術）を適用することができる。なお、電極１７３と電極１７４との間にマイクロバンプが形成される、マイクロバンプ接合技術を適用してもよい。
なお、例えば、ダイ１８０［ｋ］において、電極１７４およびプラグ１７５が形成されなくてもよい場合がある。
また、例えば、ダイ１８０［１］乃至ダイ１８０［ｋ］のそれぞれの他方の面側に、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれが、一対一で対応するように形成されてもよい。
また、例えば、図２（Ａ）では、基板１７１の一方の面側と、ダイ１８０［１］乃至ダイ１８０［ｋ］のそれぞれの一方の面側とが、互いに向き合うように配置されるが、これに限らない。例えば、基板１７１の一方の面側と、ダイ１８０［１］乃至ダイ１８０［ｋ］の少なくとも一の他方の面側とが、互いに向き合うように配置されてもよい。この場合、ダイ１８０［１］乃至ダイ１８０［ｋ］のそれぞれにおいて、例えば、電極１７３同士または電極１７４同士が接合されることで、互いに電気的に接続される場合がある。また、例えば、ダイ１８０［ｋ］において、電極１７３およびプラグ１７５が形成されなくてもよい場合がある。
なお、基板１７１の一方の面側に、例えば、半導体装置１００が備える状態制御部１０１、および演算部１０４などが形成されてもよい。また、基板１７１の一方の面側に、例えば、半導体装置１００の外部に設けられるメモリなどが形成されてもよい。
図２（Ｂ）は、半導体装置１１０Ａの構成例を説明する回路図である。
図２（Ｂ）に示すように、半導体装置１１０Ａは、スキャンフリップフロップ１２０およびデータ保持回路１３０Ａを備える。スキャンフリップフロップ１２０は、セレクタ１２１およびフリップフロップ１２２を備える。データ保持回路１３０Ａは、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］を備える。また、半導体装置１１０Ａは、トランジスタ１２３を備える。トランジスタ１２３は、例えば、基板１７１の一方の面側に形成される。
半導体装置１１０Ａの動作を制御する各種信号（信号ＢＫ［１］乃至信号ＢＫ［ｋ］、信号ＲＥ［１］乃至信号ＲＥ［ｋ］、信号ＳＥ、信号ＣＬＫ、および信号ＢＫ［０］）が、半導体装置１１０Ａに供給される。当該各種信号は、上述した状態制御部１０１で生成することができる。
なお、本明細書等において、例えば、各信号は、ハイレベルまたはローレベルのいずれかの電位であるとし、かつ、ハイレベルは、ローレベルよりも、高い電位であるとする。例えば、ハイレベルとローレベルとの電位差は、各信号が与えられるトランジスタのしきい値電圧よりも大きいことが好ましい。なお、ハイレベル、およびローレベルのそれぞれは、信号ごとに異なっていてもよい。
なお、本明細書等において、ハイレベルを、「“Ｈ”」、または「Ｈｉｇｈ」と表し、ローレベルを、「“Ｌ”」、または「Ｌｏｗ」と表す場合がある。また、信号をハイレベルとすることを、「信号を“Ｈ”とする」、または「信号＝“Ｈ”とする」のように表し、信号をローレベルとすることを、「信号を“Ｌ”とする」、または「信号＝“Ｌ”とする」のように表す場合がある。
信号ＢＫ［１］乃至信号ＢＫ［ｋ］のそれぞれは、スキャンフリップフロップ１２０内のフリップフロップ１２２に保持されているデータのセーブ（退避、ストア、またはバックアップともいう）を制御する信号である。データのセーブによって、フリップフロップ１２２に保持されるデータは、データ保持回路１３０Ａ内のメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に、書き込まれた後、保持される。
信号ＲＥ［１］乃至信号ＲＥ［ｋ］のそれぞれは、データ保持回路１３０Ａ内のメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に保持されたデータのリストア（復帰、ロード、またはリカバリーともいう）を制御する回路である。データのリストアによって、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に保持されているデータは、スキャンフリップフロップ１２０内のフリップフロップ１２２に、書き戻された後、保持される。
信号ＳＥは、セレクタ１２１の出力を選択するための切り替え信号である。
信号ＣＬＫは、フリップフロップ１２２を動作させるためのクロック信号である。
半導体装置１１０Ａは、信号ＣＬＫに同期して、端子Ｄから入力されるデータまたは端子ＳＤから入力されるデータを、スキャンフリップフロップ１２０内のフリップフロップ１２２に格納して保持し、端子Ｑより出力する。フリップフロップ１２２に保持されたデータは、信号ＢＫ［１］乃至信号ＢＫ［ｋ］の制御によって、端子Ｑから、データ保持回路１３０Ａ内のメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に、セーブされる。メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に保持されたデータは、信号ＲＥ［１］乃至信号ＲＥ［ｋ］の制御によって、端子ＳＤから、フリップフロップ１２２に、リストアされる。
セレクタ１２１は、信号ＳＥの制御によって、端子Ｄまたは端子ＳＤの信号をフリップフロップ１２２に伝える機能を有する。端子Ｄは、半導体装置１１０Ａの外部より入力されるデータが与えられる端子である。端子ＳＤは、データ保持回路１３０Ａより入力されるデータ、または端子ＳＤ＿ＩＮより入力されるデータが与えられる端子である。端子ＳＤ＿ＩＮは、スキャンテスト用データが与えられる端子である。端子ＳＤ＿ＩＮより入力されるデータは、信号ＢＫ［０］によって導通状態または非導通状態が制御されるトランジスタ１２３を介して、端子ＳＤに与えられる。
フリップフロップ１２２は、標準的な回路ライブラリに用意されているフリップフロップを適用することができる。フリップフロップ１２２は、例えば、ポジティブエッジトリガ型のＤフリップフロップを用いることができる。フリップフロップ１２２は、例えばインバータループなどの回路を備えることで、１つのデータを保持することができる。フリップフロップ１２２は、信号ＣＬＫに同期して、入力端子Ｄｆのデータを保持し、保持されたデータを、出力端子Ｑｆより端子Ｑに出力する。
データ保持回路１３０Ａは、複数のタスクの切り替えに伴って生じる、タスクごとのスキャンフリップフロップ１２０の状態を、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれに、一対一で対応するように、保持することができる。データ保持回路１３０Ａは、データのセーブを行う際に、信号ＢＫ［１］乃至信号ＢＫ［ｋ］の制御によって、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一、が選択される。また、データ保持回路１３０Ａは、データのリストアを行う際に、信号ＲＥ［１］乃至信号ＲＥ［ｋ］の制御によって、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一、が選択される。
データ保持回路１３０Ａが備えるメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］として、さまざまな回路構成を用いることができる。メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれは、例えばインバータループなどの回路を備えることで、１つのデータを保持することができる。メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］の具体的な構成例については、後述する。
なお、半導体装置１００は、タスクを切り替える際に、各タスクのタスクＩＤを、例えば、状態制御部１０１に設けられた記憶回路（例えばレジスタなど）に保持させることができる。これによって、状態制御部１０１は、各タスクに対応するスキャンフリップフロップ１２０の状態が、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれに保持されているかを把握することができる。
なお、複数のタスクの数に対して、データ保持回路１３０Ａが備えるメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］の数が足りなくなった場合、例えば、半導体装置１００の外部に設けられたメモリに対して、データのセーブおよびリストアが行われる。外部に設けられるメモリは、例えば、メインメモリ（主記憶装置ともいう）、またはキャッシュメモリ（緩衝記憶装置ともいう）などである。
メインメモリには、一般的にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられる。また、ＤＲＡＭに換えて、ＤＯＳＲＡＭ（登録商標）を用いてもよい。ＤＯＳＲＡＭは、Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙの略称である。ＤＯＳＲＡＭは、ＤＲＡＭと同様に、一つのトランジスタと一つの容量で構成されるが、当該トランジスタに、オフ電流が極めて低いＯＳトランジスタ（チャネル形成領域に酸化物半導体を含むトランジスタ）を用いることで、データを長期間記憶することができる。そのため、ＤＯＳＲＡＭは、ＤＲＡＭに比べて、リフレッシュサイクルを大幅に減らすことができる。例えば、ＤＲＡＭのリフレッシュサイクルは、ミリ秒以下であるが、ＤＯＳＲＡＭのリフレッシュサイクルは、１時間乃至１年程度でよい。また、ＤＯＳＲＡＭは、例えば、基板１７１上に複数の層を設け、当該複数の層に配置することができる。これらの特長によって、ＤＯＳＲＡＭは、ＤＲＡＭに比べて、高速動作をさせることができ、かつ、アクセスエネルギー（データの書き込みまたは読み出しによって消費されるエネルギー）を小さくすることができる。ＤＯＳＲＡＭの具体的な構成例については、後述する。
キャッシュメモリには、一般的にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられる。また、ＳＲＡＭに換えて、ＮＯＳＲＡＭ（登録商標）を用いてもよい。ＮＯＳＲＡＭは、Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙの略称である。ＮＯＳＲＡＭは、オフ電流が極めて低いＯＳトランジスタの特性を活かして、電荷を長期間保持させることでデータを記憶する、不揮発性のメモリである。また、ＮＯＳＲＡＭは、原理的に書き換え回数の制限がない、多値のデータの書き込みが可能である、といった特長がある。また、ＮＯＳＲＡＭは、例えば、基板１７１上に層を設け、当該層に自由に配置可能であるため、集積化が容易である。ＮＯＳＲＡＭの具体的な構成例については、後述する。
＜動作例Ａ＞
本発明の一態様に係る半導体装置１１０Ａは、複数のタスクの切り替えに伴って生じる、タスクごとのスキャンフリップフロップ１２０の状態をセーブする際に、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のうち、スキャンフリップフロップ１２０に近い方から順にデータが保持されるように、状態制御部１０１によって制御される。例えば、既にメモリ回路１３１［１］にデータが保持されている場合、タスクの切り替えに伴って、メモリ回路１３１［２］にデータが保持される。同様に、例えば、既にメモリ回路１３１［１］乃至メモリ回路１３１［ｋ－１］にデータが保持されている場合、タスクの切り替えに伴って、メモリ回路１３１［ｋ］にデータが保持される。メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のうち、スキャンフリップフロップ１２０に近い方が、配線の寄生抵抗および寄生容量による信号の遅延時間が短いため、セーブまたはリストアに要する時間を短くすることができる。よって、半導体装置１１０Ａの動作速度の向上を図ることができる。
図３、図４、図５、図６（Ａ）乃至図６（Ｄ）、および図７（Ａ）乃至図７（Ｄ）は、半導体装置１１０Ａの動作例を説明するフローチャートである。
以下に説明する半導体装置１１０Ａの動作例では、一例として、半導体装置１１０Ａ内のデータ保持回路１３０Ａが備えるメモリ回路１３１が、３つである場合について説明する。すなわち、データ保持回路１３０Ａが、メモリ回路１３１［１］乃至メモリ回路１３１［３］で構成される場合について説明する。なお、データ保持回路１３０Ａが備えるメモリ回路１３１が、２つである場合、または４つ以上である場合についても、以下の説明を適宜参酌できる。
メモリ回路１３１［１］乃至メモリ回路１３１［３］は、それぞれ、書き込み権限の有無を設定することができる。書き込み権限の有無を設定することによって、半導体装置１１０Ａは、メモリ回路１３１［１］乃至メモリ回路１３１［３］のうち、書き込み権限有り（ｗｒｉｔａｂｌｅ）のメモリに対してデータのセーブを行い、書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）のメモリに対してデータのセーブを行わないように、状態制御部１０１によって制御される。メモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれの、書き込み権限の有無の情報は、例えば、状態制御部１０１に設けられた記憶回路（例えばレジスタなど）に保持される。
図３に示すフローチャートに従って、データのセーブが行われる。図３に示すフローチャートについて、図５、および図６（Ａ）乃至図６（Ｄ）を参酌しながら、以下に説明する。
まず、処理Ａ１（Ｐｒｏｃｅｓｓ Ａ１）が行われる（図３のステップＳ１０１）。
処理Ａ１では、メモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれが、書き込み権限有り（ｗｒｉｔａｂｌｅ）に設定される（図５のステップＳ１３１）。
次に、タスクの切り替えが発生したがどうか判定される（図３のステップＳ１０３）。
タスクの切り替えが発生した場合、まずは、実行中のタスクに対応するスキャンフリップフロップ１２０の状態がセーブされる。
まず、メモリ回路１３１［１］の書き込み権限の有無が判定される（図３のステップＳ１０４）。
メモリ回路１３１［１］が書き込み権限有り（ｗｒｉｔａｂｌｅ）であれば、処理Ａ３１（Ｐｒｏｃｅｓｓ Ａ３１）が行われる（図３のステップＳ１０５）。
メモリ回路１３１［１］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）であれば、メモリ回路１３１［２］の書き込み権限の有無が判定される（図３のステップＳ１０６）。
メモリ回路１３１［２］が書き込み権限有り（ｗｒｉｔａｂｌｅ）であれば、処理Ａ３２（Ｐｒｏｃｅｓｓ Ａ３２）が行われる（図３のステップＳ１０７）。
メモリ回路１３１［２］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）であれば、メモリ回路１３１［３］の書き込み権限の有無が判定される（図３のステップＳ１０８）。
メモリ回路１３１［３］が書き込み権限有り（ｗｒｉｔａｂｌｅ）であれば、処理Ａ３３（Ｐｒｏｃｅｓｓ Ａ３３）が行われる（図３のステップＳ１０９）。
メモリ回路１３１［３］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）であれば、処理Ａ４（Ｐｒｏｃｅｓｓ Ａ４）が行われる（図３のステップＳ１１０）。
処理Ａ３１では、実行中のタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［１］にセーブされ（図６（Ａ）のステップＳ１５１２）、メモリ回路１３１［１］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）に設定される（図６（Ａ）のステップＳ１５１３）。
処理Ａ３２では、実行中のタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［２］にセーブされ（図６（Ｂ）のステップＳ１５２２）、メモリ回路１３１［２］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）に設定される（図６（Ｂ）のステップＳ１５２３）。
処理Ａ３３では、実行中のタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［３］にセーブされ（図６（Ｃ）のステップＳ１５３２）、メモリ回路１３１［３］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）に設定される（図６（Ｃ）のステップＳ１５３３）。
処理Ａ４では、実行中のタスクに対応するスキャンフリップフロップ１２０の状態が半導体装置１００の外部に設けられたメモリ（ＥＸＭＥＭ）にバックアップされる（図６（Ｄ）のステップＳ１６１）。
なお、処理Ａ３１、処理Ａ３２、処理Ａ３３、および処理Ａ４のそれぞれにおいて、実行中のタスクに対応するスキャンフリップフロップ１２０の状態がセーブまたはバックアップされた後、タスクが中断される。このとき、中断したタスクのタスクＩＤが、例えば、状態制御部１０１に設けられた記憶回路（例えばレジスタなど）に保持される。
処理Ａ３１、処理Ａ３２、処理Ａ３３、または処理Ａ４が完了し、タスクが中断された後、再開するタスクに対応するスキャンフリップフロップ１２０の状態がリストアされる。
図４に示すフローチャートに従って、データのリストアが行われる。図４に示すフローチャートについて、図７（Ａ）乃至図７（Ｄ）を参酌しながら、以下に説明する。
まず、再開するタスクに対応するスキャンフリップフロップ１２０の状態が、メモリ回路１３１［１］乃至メモリ回路１３１［３］のいずれに保持されているか判定される（図４のステップＳ１２１）。例えば、再開が要求されたタスクのタスクＩＤと、状態制御部１０１に設けられた記憶回路（例えばレジスタなど）に保持されているタスクＩＤと、を照会することで判定される。
再開するタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［１］に保持されている場合、処理Ａ５１（Ｐｒｏｃｅｓｓ Ａ５１）が行われる（図４のステップＳ１２２）。
再開するタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［２］に保持されている場合、処理Ａ５２（Ｐｒｏｃｅｓｓ Ａ５２）が行われる（図４のステップＳ１２３）。
再開するタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［３］に保持されている場合、処理Ａ５３（Ｐｒｏｃｅｓｓ Ａ５３）が行われる（図４のステップＳ１２４）。
再開するタスクに対応するスキャンフリップフロップ１２０の状態が、メモリ回路１３１［１］乃至メモリ回路１３１［３］のいずれにも保持されておらず、半導体装置１００の外部に設けられたメモリ（ＥＸＭＥＭ）に記憶されている場合、処理Ａ６（Ｐｒｏｃｅｓｓ Ａ６）が行われる（図４のステップＳ１２５）。
処理Ａ５１では、再開するタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［１］からリストアされ（図７（Ａ）のステップＳ１７１１）、メモリ回路１３１［１］が書き込み権限有り（ｗｒｉｔａｂｌｅ）に設定される（図７（Ａ）のステップＳ１７１２）。
処理Ａ５２では、再開するタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［２］からリストアされ（図７（Ｂ）のステップＳ１７２１）、メモリ回路１３１［２］が書き込み権限有り（ｗｒｉｔａｂｌｅ）に設定される（図７（Ｂ）のステップＳ１７２２）。
処理Ａ５３では、再開するタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［３］からリストアされ（図７（Ｃ）のステップＳ１７３１）、メモリ回路１３１［３］が書き込み権限有り（ｗｒｉｔａｂｌｅ）に設定される（図７（Ｃ）のステップＳ１７３２）。
処理Ａ６では、再開するタスクに対応するスキャンフリップフロップ１２０の状態が半導体装置１００の外部に設けられたメモリ（ＥＸＭＥＭ）からリストアされる（図７（Ｄ）のステップＳ１８１）。
処理Ａ５１、処理Ａ５２、処理Ａ５３、または処理Ａ６が完了し、タスクが再開された後、タスクの切り替えが発生したがどうかの判定に戻る（図３のステップＳ１０３）。
図８は、タスクの切り替えに伴う半導体装置１１０Ａの動作の一例を説明する図である。
図８では、時刻Ｔ１乃至時刻Ｔ６のそれぞれの時刻において、タスク１（ｔａｓｋ１）と、タスク２（ｔａｓｋ２）と、タスク３（ｔａｓｋ３）と、の３つのタスクが順次切り替わりながら実行される様子を図示している。また、タスクが切り替わる際に、タスク１乃至タスク３のそれぞれを実行するためのデータが、スキャンフリップフロップ１２０内からメモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれにセーブ（Ｓａｖｅ）される様子、および、メモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれからスキャンフリップフロップ１２０内にリストア（Ｒｅｓｔｏｒｅ）される様子、を破線矢印で示している。また、タスクが切り替わる際に、メモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれの、書き込み権限の状態（書き込み権限有り（ｗｒｉｔａｂｌｅ）または書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ））が切り替わる様子を図示している。
なお、時刻Ｔ１の直前において、タスク１が実行されているとする。また、メモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれの書き込み権限が、書き込み権限有りに設定されているとする。
時刻Ｔ１において、タスク１が中断され、タスク２が開始される。すなわち、タスク１が実行されている状態で、スキャンフリップフロップ１２０内のデータをメモリ回路１３１［１］にセーブし、タスク２を実行可能な状態に切り替えられる。ここでは、一例として、タスク２を実行するためのデータが、メモリ回路１３１［１］乃至メモリ回路１３１［３］のいずれにも保持されておらず、外部メモリからスキャンフリップフロップ１２０内に書き込まれるとする。メモリ回路１３１［１］へのセーブが完了した後、メモリ回路１３１［１］の書き込み権限が、書き込み権限無しに設定される。
時刻Ｔ２において、タスク２が中断され、タスク１が再開される。すなわち、タスク２が実行されている状態で、スキャンフリップフロップ１２０内のデータをメモリ回路１３１［２］にセーブし、メモリ回路１３１［１］のデータをスキャンフリップフロップ１２０内にリストアすることで、タスク１を実行可能な状態に切り替えられる。これによって、タスク１は、時刻Ｔ１で中断された時点から再開される。メモリ回路１３１［２］へのセーブが完了した後、メモリ回路１３１［２］の書き込み権限が、書き込み権限無しに設定される。また、メモリ回路１３１［１］からのリストアが完了した後、メモリ回路１３１［１］の書き込み権限が、書き込み権限有りに設定される。
時刻Ｔ３において、タスク１が中断され、タスク３が開始される。すなわち、タスク１が実行されている状態で、スキャンフリップフロップ１２０内のデータをメモリ回路１３１［１］にセーブし、タスク３を実行可能な状態に切り替えられる。ここでは、一例として、タスク３を実行するためのデータが、メモリ回路１３１［１］乃至メモリ回路１３１［３］のいずれにも保持されておらず、外部メモリからスキャンフリップフロップ１２０内に書き込まれるとする。メモリ回路１３１［１］へのセーブが完了した後、メモリ回路１３１［１］の書き込み権限が、書き込み権限無しに設定される。
時刻Ｔ４において、タスク３が中断され、タスク２が再開される。すなわち、タスク３が実行されている状態で、スキャンフリップフロップ１２０内のデータをメモリ回路１３１［３］にセーブし、メモリ回路１３１［２］のデータをスキャンフリップフロップ１２０内にリストアすることで、タスク２を実行可能な状態に切り替えられる。これによって、タスク２は、時刻Ｔ２で中断された時点から再開される。メモリ回路１３１［３］へのセーブが完了した後、メモリ回路１３１［３］の書き込み権限が、書き込み権限無しに設定される。また、メモリ回路１３１［２］からのリストアが完了した後、メモリ回路１３１［２］の書き込み権限が、書き込み権限有りに設定される。
時刻Ｔ５において、タスク２が完了し、タスク３が再開される。すなわち、タスク２が完了した状態で、メモリ回路１３１［３］のデータをスキャンフリップフロップ１２０内にリストアすることで、タスク３を実行可能な状態に切り替えられる。これによって、タスク３は、時刻Ｔ４で中断された時点から再開される。メモリ回路１３１［３］からのリストアが完了した後、メモリ回路１３１［３］の書き込み権限が、書き込み権限有りに設定される。
時刻Ｔ６において、タスク３が中断され、タスク１が再開される。すなわち、タスク３が実行されている状態で、スキャンフリップフロップ１２０内のデータをメモリ回路１３１［２］にセーブし、メモリ回路１３１［１］のデータをスキャンフリップフロップ１２０内にリストアすることで、タスク１を実行可能な状態に切り替えられる。これによって、タスク１は、時刻Ｔ３で中断された時点から再開される。メモリ回路１３１［２］へのセーブが完了した後、メモリ回路１３１［２］の書き込み権限が、書き込み権限無しに設定される。また、メモリ回路１３１［１］からのリストアが完了した後、メモリ回路１３１［１］の書き込み権限が、書き込み権限有りに設定される。
半導体装置１１０Ａは、上述したように動作させることで、タスクの切り替えによって中断した時点から、タスクを再開することができる。また、半導体装置１１０Ａは、上述したように動作させることで、タスクの切り替えに伴ってタスクを実行するためのデータをセーブする際に、メモリ回路１３１［１］乃至メモリ回路１３１［３］のうち、スキャンフリップフロップ１２０に近い方から順にデータを保持することができる。半導体装置１１０Ａでは、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一うち、スキャンフリップフロップ１２０に近い方が、配線の寄生抵抗および寄生容量による信号の遅延時間が短い。そのため、半導体装置１１０Ａは、上述したように動作させることで、セーブまたはリストアに要する時間を短くすることができる。よって、半導体装置１１０Ａの動作速度の向上を図ることができる。
〔構成例Ａａ〕
上述したように、データ保持回路１３０Ａが備えるメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］として、さまざまな回路構成を用いることができる。
図９は、一例として、データ保持回路１３０Ａａを備える半導体装置１１０Ａａの構成例を説明する回路図である。
データ保持回路１３０Ａａは、メモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［ｋ］を備える。
信号ＢＫ［１］乃至信号ＢＫ［ｋ］のそれぞれ、および信号ＲＥ［１］乃至信号ＲＥ［ｋ］のそれぞれが、メモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［ｋ］のそれぞれに、一対一で対応するように供給される。
なお、本実施の形態等において、メモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［ｋ］のそれぞれに共通する内容を、メモリ回路１３１ａと記載して説明する場合がある。その場合、信号ＢＫ［１］乃至信号ＢＫ［ｋ］のそれぞれを、信号ＢＫと記載し、かつ、信号ＲＥ［１］乃至信号ＲＥ［ｋ］のそれぞれを、信号ＲＥと記載して説明する場合がある。
図９に示すように、メモリ回路１３１ａは、端子Ｑおよび端子ＳＤに接続される。メモリ回路１３１ａにおいて、端子Ｑに接続される端子（配線）を入力端子とし、かつ、端子ＳＤに接続される端子（配線）を出力端子とする。つまり、半導体装置１１０Ａａにおいて、フリップフロップ１２２の出力端子Ｑｆは、メモリ回路１３１ａの入力端子に電気的に接続され、かつ、フリップフロップ１２２の入力端子Ｄｆは、セレクタ１２１を介して、メモリ回路１３１ａの出力端子に電気的に接続される。
メモリ回路１３１ａは、インバータ１３ａと、インバータ１３ｂと、クロックドインバータ１３２と、インバータ１３３と、クロックドインバータ１３４と、インバータ１３５と、を備える。
なお、インバータ１３ａ、インバータ１３ｂ、インバータ１３３、およびインバータ１３５のそれぞれは、標準的な回路ライブラリに用意されているインバータを適用することができる。また、クロックドインバータ１３２、およびクロックドインバータ１３４のそれぞれは、標準的な回路ライブラリに用意されているクロックドインバータを適用することができる。
メモリ回路１３１ａにおいて、クロックドインバータ１３２の入力端子は、端子Ｑに電気的に接続される。クロックドインバータ１３２の出力端子は、インバータ１３ａの入力端子と、インバータ１３ｂの出力端子と、クロックドインバータ１３４の入力端子と、に電気的に接続される。インバータ１３ａの出力端子は、インバータ１３ｂの入力端子に電気的に接続される。クロックドインバータ１３４の出力端子は、端子ＳＤに接続される。
すなわち、クロックドインバータ１３２の入力端子は、メモリ回路１３１ａの入力端子であり、かつ、クロックドインバータ１３４の出力端子は、メモリ回路１３１ａの出力端子である。
なお、メモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［ｋ］のそれぞれにおいて、インバータ１３ａの出力端子とインバータ１３ｂの入力端子とが電気的に接続されるノードを、ノードＳＮ［１］乃至ノードＳＮ［ｋ］と記載して説明する場合がある。また、メモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［ｋ］のそれぞれに共通する内容を説明する場合、ノードＳＮ［１］乃至ノードＳＮ［ｋ］のそれぞれを、ノードＳＮと記載して説明する場合がある。
メモリ回路１３１ａは、インバータ１３ａとインバータ１３ｂとで形成されるインバータループによって、ノードＳＮに、１つのデータを保持することができる。
信号ＢＫは、クロックドインバータ１３２の制御端子の一方に供給され、かつ、インバータ１３３を介して、クロックドインバータ１３２の制御端子の他方に供給される。信号ＢＫは、フリップフロップ１２２が保持するデータを、メモリ回路１３１ａにセーブするための信号である。
クロックドインバータ１３２は、信号ＢＫに応じて、インバータまたは非導通状態となる。例えば、クロックドインバータ１３２は、信号ＢＫ＝“Ｈ”とすることで、インバータとなり、または、信号ＢＫを＝“Ｌ”とすることで、非導通状態になる。
信号ＲＥは、クロックドインバータ１３４の制御端子の一方に供給され、かつ、インバータ１３５を介して、クロックドインバータ１３４の制御端子の他方に供給される。信号ＲＥは、メモリ回路１３１ａに保持したデータを、フリップフロップ１２２にリストアするための信号である。
クロックドインバータ１３４は、信号ＲＥに応じて、インバータまたは非導通状態となる。例えば、クロックドインバータ１３４は、信号ＲＥ＝“Ｈ”とすることで、インバータとなり、または、信号ＲＥ＝“Ｌ”とすることで、非導通状態になる。
セレクタ１２１は、信号ＳＥに応じて、端子ＳＤまたは端子Ｄの信号を選択して出力する。例えば、セレクタ１２１は、信号ＳＥ＝“Ｈ”とすることで、端子ＳＤの信号を選択して出力し、または、信号ＳＥ＝“Ｌ”とすることで、端子Ｄの信号を選択して出力する。
メモリ回路１３１ａは、例えば、信号ＢＫ＝“Ｈ”とすることで、フリップフロップ１２２が保持するデータを、ノードＳＮに書き込むことができる。また、メモリ回路１３１ａは、例えば、信号ＲＥ＝“Ｈ”、かつ、信号ＳＥ＝“Ｈ”とすることで、ノードＳＮに保持したデータを、フリップフロップ１２２に書き戻すことができる。
データ保持回路１３０Ａａは、信号ＢＫ［１］乃至信号ＢＫ［ｋ］のいずれか一を“Ｈ”とすることで、フリップフロップ１２２が保持するデータを、メモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［ｋ］のいずれか一にセーブすることができる。例えば、信号ＢＫ［１］＝“Ｈ”とすることで、フリップフロップ１２２が保持するデータを、メモリ回路１３１ａ［１］のノードＳＮ［１］に書き込むことができる。同様に、例えば、信号ＢＫ［ｋ］＝“Ｈ”とすることで、フリップフロップ１２２が保持するデータを、メモリ回路１３１ａ［ｋ］のノードＳＮ［ｋ］に書き込むことができる。
データ保持回路１３０Ａａは、信号ＲＥ［１］乃至信号ＲＥ［ｋ］のいずれか一を“Ｈ”とすることで、メモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［ｋ］のいずれか一に保持したデータを、フリップフロップ１２２にリストアすることができる。例えば、信号ＲＥ［１］＝“Ｈ”、かつ、信号ＳＥ＝“Ｈ”とすることで、メモリ回路１３１ａ［１］のノードＳＮ［１］に保持したデータを、フリップフロップ１２２に書き戻すことができる。同様に、例えば、信号ＲＥ［ｋ］＝“Ｈ”、かつ、信号ＳＥ＝“Ｈ”とすることで、メモリ回路１３１ａ［ｋ］のノードＳＮ［ｋ］に保持したデータを、フリップフロップ１２２に書き戻すことができる。
〔動作例Ａａ〕
データ保持回路１３０Ａａの動作について、説明する。
図１０は、一例として、データ保持回路１３０Ａａを備える半導体装置１１０Ａａの動作例を説明するタイミングチャートである。なお、一例として、半導体装置１１０Ａａ内のデータ保持回路１３０Ａａが備えるメモリ回路１３１ａが、３つである場合について説明する。
図１０では、期間Ｔ１１乃至期間Ｔ１８のそれぞれの期間における、信号ＣＬＫ、信号ＢＫ［１］乃至信号ＢＫ［３］、信号ＲＥ［１］乃至信号ＲＥ［３］、および信号ＳＥのそれぞれの信号の状態（ハイレベル（Ｈｉｇｈ）またはローレベル（Ｌｏｗ））を図示している。また、端子Ｑ、端子Ｄ、端子ＳＤ、およびノードＳＮ［１］乃至ノードＳＮ［３］のそれぞれに与えられているデータの状態（データＤ１乃至データＤ７のいずれか一）を図示している。また、メモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［３］のそれぞれの書き込み権限の状態（書き込み権限有り（ｗｒｉｔａｂｌｅ）または書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ））を図示している。
期間Ｔ１１乃至期間Ｔ１８のそれぞれの期間において、フリップフロップ１２２は、信号ＣＬＫが“Ｌ”から“Ｈ”に切り替わるタイミング（立ち上がりエッジ）に同期して、入力端子Ｄｆのデータを格納し、出力端子Ｑｆから出力する。
図１１（Ａ）乃至図１１（Ｄ）、および図１２（Ａ）乃至図１２（Ｄ）は、図１０に示すタイミングチャートの各期間における半導体装置１１０Ａａの状態を説明するための模式図である。
図１１（Ａ）乃至図１１（Ｄ）、および図１２（Ａ）乃至図１２（Ｄ）のそれぞれでは、期間Ｔ１１乃至期間Ｔ１８のそれぞれの期間において、信号ＣＬＫの立ち上がりエッジよりも前の期間における半導体装置１１０Ａａの状態（各期間の符号に“－１”を付して図示）と、信号ＣＬＫの立ち上がりエッジよりも後の期間における半導体装置１１０Ａａの状態（各期間の符号に“－２”を付して図示）と、を図示している。
期間Ｔ１１において、信号ＢＫ［１］乃至信号ＢＫ［３］、信号ＲＥ［１］乃至信号ＲＥ［３］、および信号ＳＥのそれぞれの信号は、“Ｌ”であるとする。また、メモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［３］のそれぞれの書き込み権限は、書き込み権限有りであるとする。なお、以下の説明において、各信号および各メモリ回路の書き込み権限の有無について特に明記が無い場合、直前の期間における状態が維持されるとする。
信号ＣＬＫの立ち上がりエッジに同期して、端子Ｄに与えられたデータＤ１が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される（図１１（Ａ）の期間Ｔ１１－２）。
期間Ｔ１２において、まず、メモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［３］のそれぞれの書き込み権限は、書き込み権限有りである。また、スキャンフリップフロップ１２０に格納されているデータＤ１が、端子Ｑに出力されている。ここで、信号ＢＫ［１］＝“Ｈ”とすることで、端子Ｑに出力されたデータＤ１が、メモリ回路１３１ａ［１］のノードＳＮ［１］に格納される（図１１（Ｂ）の期間Ｔ１２－１）。その後、信号ＢＫ［１］＝“Ｌ”とすることで、ノードＳＮ［１］に格納されたデータＤ１が、保持される。また、メモリ回路１３１ａ［１］の書き込み権限が、書き込み権限無しに設定される。
続いて、信号ＣＬＫの立ち上がりエッジに同期して、端子Ｄに与えられたデータＤ２が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される（図１１（Ｂ）の期間Ｔ１２－２）。
期間Ｔ１３において、まず、メモリ回路１３１ａ［２］およびメモリ回路１３１ａ［３］のそれぞれの書き込み権限は、書き込み権限有りであり、かつ、メモリ回路１３１ａ［１］の書き込み権限は、書き込み権限無しである。また、スキャンフリップフロップ１２０に格納されているデータＤ２が、端子Ｑに出力されている。ここで、信号ＢＫ［２］＝“Ｈ”とすることで、端子Ｑに出力されたデータＤ２が、メモリ回路１３１ａ［２］のノードＳＮ［２］に格納される（図１１（Ｃ）の期間Ｔ１３－１）。その後、信号ＢＫ［２］＝“Ｌ”とすることで、ノードＳＮ［２］に格納されたデータＤ２が、保持される。また、メモリ回路１３１ａ［２］の書き込み権限が、書き込み権限無しに設定される。
続いて、信号ＲＥ［１］＝“Ｈ”とすることで、メモリ回路１３１ａ［１］のノードＳＮ［１］に格納されているデータＤ１が、端子ＳＤに与えられる。なお、データＤ３が、端子Ｄに与えられるが、信号ＳＥ＝“Ｈ”とすることで、端子ＳＤが選択される。ここで、信号ＣＬＫの立ち上がりエッジに同期して、端子ＳＤに与えられたデータＤ１が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される（図１１（Ｃ）の期間Ｔ１３－２）。その後、信号ＲＥ［１］＝“Ｌ”、かつ、信号ＳＥ＝“Ｌ”とする。また、メモリ回路１３１ａ［１］の書き込み権限が、書き込み権限有りに設定される。
期間Ｔ１４において、まず、メモリ回路１３１ａ［１］およびメモリ回路１３１ａ［３］のそれぞれの書き込み権限は、書き込み権限有りであり、かつ、メモリ回路１３１ａ［２］の書き込み権限は、書き込み権限無しである。また、スキャンフリップフロップ１２０に格納されているデータＤ１が、端子Ｑに出力されている（図１１（Ｄ）の期間Ｔ１４－１）。
続いて、信号ＣＬＫの立ち上がりエッジに同期して、端子Ｄに与えられたデータＤ４が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される（図１１（Ｄ）の期間Ｔ１４－２）。
期間Ｔ１５において、まず、メモリ回路１３１ａ［１］およびメモリ回路１３１ａ［３］のそれぞれの書き込み権限は、書き込み権限有りであり、かつ、メモリ回路１３１ａ［２］の書き込み権限は、書き込み権限無しである。また、スキャンフリップフロップ１２０に格納されているデータＤ４が、端子Ｑに出力されている。ここで、信号ＢＫ［１］＝“Ｈ”とすることで、端子Ｑに出力されたデータＤ４が、メモリ回路１３１ａ［１］のノードＳＮ［１］に格納される（図１２（Ａ）の期間Ｔ１５－１）。その後、信号ＢＫ［１］＝“Ｌ”とすることで、ノードＳＮ［１］に格納されたデータＤ４が、保持される。また、メモリ回路１３１ａ［１］の書き込み権限が、書き込み権限無しに設定される。
続いて、信号ＣＬＫの立ち上がりエッジに同期して、端子Ｄに与えられたデータＤ５が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される（図１２（Ａ）の期間Ｔ１５－２）。
期間Ｔ１６において、まず、メモリ回路１３１ａ［３］の書き込み権限は、書き込み権限有りであり、かつ、メモリ回路１３１ａ［１］およびメモリ回路１３１ａ［２］のそれぞれの書き込み権限は、書き込み権限無しである。また、スキャンフリップフロップ１２０に格納されているデータＤ５が、端子Ｑに出力されている。ここで、信号ＢＫ［３］＝“Ｈ”とすることで、端子Ｑに出力されたデータＤ５が、メモリ回路１３１ａ［３］のノードＳＮ［３］に格納される（図１２（Ｂ）の期間Ｔ１６－１）。その後、信号ＢＫ［３］＝“Ｌ”とすることで、ノードＳＮ［３］に格納されたデータＤ５が、保持される。また、メモリ回路１３１ａ［３］の書き込み権限が、書き込み権限無しに設定される。
続いて、信号ＲＥ［２］＝“Ｈ”とすることで、メモリ回路１３１ａ［２］のノードＳＮ［２］に格納されているデータＤ２が、端子ＳＤに与えられる。なお、データＤ６が、端子Ｄに与えられるが、信号ＳＥ＝“Ｈ”とすることで、端子ＳＤが選択される。ここで、信号ＣＬＫの立ち上がりエッジに同期して、端子ＳＤに与えられたデータＤ２が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される（図１２（Ｂ）の期間Ｔ１６－２）。その後、信号ＲＥ［２］＝“Ｌ”、かつ、信号ＳＥ＝“Ｌ”とする。また、メモリ回路１３１ａ［２］の書き込み権限が、書き込み権限有りに設定される。
期間Ｔ１７において、まず、メモリ回路１３１ａ［２］の書き込み権限は、書き込み権限有りであり、かつ、メモリ回路１３１ａ［１］およびメモリ回路１３１ａ［３］のそれぞれの書き込み権限は、書き込み権限無しである。また、スキャンフリップフロップ１２０に格納されているデータＤ２が、端子Ｑに出力されている（図１２（Ｃ）の期間Ｔ１７－１）。
続いて、信号ＲＥ［３］＝“Ｈ”とすることで、メモリ回路１３１ａ［３］のノードＳＮ［３］に格納されているデータＤ５が、端子ＳＤに与えられる。なお、データＤ７が、端子Ｄに与えられるが、信号ＳＥ＝“Ｈ”とすることで、端子ＳＤが選択される。ここで、信号ＣＬＫの立ち上がりエッジに同期して、端子ＳＤに与えられたデータＤ５が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される（図１２（Ｃ）の期間Ｔ１７－２）。その後、信号ＲＥ［３］＝“Ｌ”、かつ、信号ＳＥ＝“Ｌ”とする。また、メモリ回路１３１ａ［３］の書き込み権限が、書き込み権限有りに設定される。
期間Ｔ１８において、まず、メモリ回路１３１ａ［２］およびメモリ回路１３１ａ［３］のそれぞれの書き込み権限は、書き込み権限有りであり、かつ、メモリ回路１３１ａ［１］の書き込み権限は、書き込み権限無しである。また、スキャンフリップフロップ１２０に格納されているデータＤ５が、端子Ｑに出力されている（図１２（Ｄ）の期間Ｔ１８－１）。
〔構成例Ａｂ〕
データ保持回路１３０Ａが備えるメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］として、上述したメモリ回路１３１ａと異なる回路構成を用いることもできる。ここでは、一例として、メモリ回路１３１ｂを備えるデータ保持回路１３０Ａｂ、およびデータ保持回路１３０Ａｂを備える半導体装置１１０Ａｂについて説明する。なお、半導体装置１１０Ａｂは、上述した半導体装置１１０Ａａの変形例である。よって、上述した説明を適宜参酌できるため、主に異なる点について説明し、同様の点についての説明を省略する場合がある。
図１３は、一例として、データ保持回路１３０Ａｂを備える半導体装置１１０Ａｂの構成例を説明する回路図である。
半導体装置１１０Ａｂは、データ保持回路１３０Ａａに換えて、データ保持回路１３０Ａｂを備える点が、半導体装置１１０Ａａと異なる。また、データ保持回路１３０Ａｂは、メモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［ｋ］に換えて、メモリ回路１３１ｂ［１］乃至メモリ回路１３１ｂ［ｋ］を備える点が、データ保持回路１３０Ａａと異なる。
なお、本実施の形態等において、メモリ回路１３１ｂ［１］乃至メモリ回路１３１ｂ［ｋ］のそれぞれに共通する内容を、メモリ回路１３１ｂと記載して説明する場合がある。
また、半導体装置１１０Ａｂは、半導体装置１１０Ａａの構成に加えて、インバータ１２４と、プリチャージ回路１２５と、センスアンプ１２６と、を備える。インバータ１２４と、プリチャージ回路１２５と、センスアンプ１２６と、のそれぞれは、基板１７１の一方の面側に形成される。
プリチャージ回路１２５の動作を制御する信号ＰＣ＿ＥＮが、半導体装置１１０Ａｂに供給される。信号ＰＣ＿ＥＮは、上述した状態制御部１０１で生成することができる。
図１３に示すように、メモリ回路１３１ｂは、端子Ｑと、端子ＱＢと、ノードＢＬｂと、ノードＢＬＢｂと、に接続される。メモリ回路１３１ｂにおいて、端子Ｑに接続される端子（配線）を入力端子の一方とし、かつ、端子ＱＢに接続される端子（配線）を入力端子の他方とする。また、メモリ回路１３１ｂにおいて、ノードＢＬｂに接続される端子（配線）を出力端子の一方とし、ノードＢＬＢｂの接続される端子を出力端子の他方とする。
また、図１３に示すように、端子Ｑは、インバータ１２４の入力端子に接続され、かつ、端子ＱＢは、インバータ１２４の出力端子に接続される。また、ノードＢＬｂは、プリチャージ回路１２５を介して、センスアンプ１２６の入力端子の一方に接続され、かつ、ノードＢＬＢｂは、プリチャージ回路１２５を介して、センスアンプ１２６の入力端子の他方に接続される。端子ＳＤは、センスアンプ１２６の出力端子に接続される。
つまり、半導体装置１１０Ａｂにおいて、フリップフロップ１２２の出力端子Ｑｆは、メモリ回路１３１ｂの入力端子の一方に電気的に接続され、かつ、インバータ１２４を介して、メモリ回路１３１ｂの入力端子の他方に電気的に接続される。また、フリップフロップの入力端子Ｄｆは、セレクタ１２１を介して、センスアンプ１２６の出力端子に電気的に接続される。また、センスアンプ１２６の入力端子の一方は、プリチャージ回路１２５と、ノードＢＬｂと、を介して、メモリ回路１３１ｂの出力端子の一方に電気的に接続され、かつ、センスアンプ１２６の入力端子の他方は、プリチャージ回路１２５と、ノードＢＬＢｂと、を介して、メモリ回路１３１ｂの出力端子の他方に電気的に接続される。
メモリ回路１３１ｂは、インバータ１３ａと、インバータ１３ｂと、トランジスタ１３６と、トランジスタ１３７と、トランジスタ１３８と、トランジスタ１３９と、を備える。
メモリ回路１３１ｂにおいて、トランジスタ１３６のソースまたはドレインの一方は、インバータ１３ａの出力端子と、インバータ１３ｂの入力端子と、トランジスタ１３８のソースまたはドレインの一方と、に電気的に接続される。トランジスタ１３７のソースまたはドレインの一方は、インバータ１３ａの入力端子と、インバータ１３ｂの出力端子と、トランジスタ１３９のソースまたはドレインの一方と、に電気的に接続される。トランジスタ１３６のソースまたはドレインの他方は、端子Ｑに電気的に接続される。トランジスタ１３７のソースまたはドレインの他方は、端子ＱＢに電気的に接続される。トランジスタ１３８のソースまたはドレインの他方は、ノードＢＬｂに電気的に接続される。トランジスタ１３９のソースまたはドレインの他方は、ノードＢＬＢｂに電気的に接続される。
すなわち、トランジスタ１３６のソースまたはドレインの他方は、メモリ回路１３１ｂの入力端子の一方であり、かつ、トランジスタ１３７のソースまたはドレインの他方は、メモリ回路１３１ｂの入力端子の他方である。また、トランジスタ１３８のソースまたはドレインの他方は、メモリ回路１３１ｂの出力端子の一方であり、かつ、トランジスタ１３９のソースまたはドレインの他方は、メモリ回路１３１ｂの出力端子の他方である。
信号ＢＫは、トランジスタ１３６のゲート、およびトランジスタ１３７のゲートに供給される。
トランジスタ１３６、およびトランジスタ１３７は、それぞれ、信号ＢＫに応じて、導通状態または非導通状態となる。例えば、トランジスタ１３６、およびトランジスタ１３７は、それぞれ、信号ＢＫ＝“Ｈ”とすることで、導通状態になり、または、信号ＢＫ＝“Ｌ”とすることで、非導通状態になる。
信号ＲＥは、トランジスタ１３８のゲート、およびトランジスタ１３９のゲートに供給される。
トランジスタ１３８、およびトランジスタ１３９は、それぞれ、信号ＲＥに応じて、導通状態または非導通状態となる。例えば、トランジスタ１３８、およびトランジスタ１３９は、それぞれ、信号ＲＥ＝“Ｈ”とすることで、導通状態になり、または、信号ＢＫ＝“Ｌ”とすることで、非導通状態になる。
メモリ回路１３１ｂは、例えば、信号ＢＫ＝“Ｈ”とすることで、フリップフロップ１２２が保持するデータを、ノードＳＮに書き込むことができる。また、メモリ回路１３１ｂは、例えば、信号ＲＥ＝“Ｈ”、かつ、信号ＳＥ＝“Ｈ”とすることで、ノードＳＮに保持したデータを、プリチャージ回路１２５と、センスアンプ１２６と、を介して、フリップフロップ１２２に書き戻すことができる。
プリチャージ回路１２５は、信号ＰＣ＿ＥＮの制御によって、信号ＲＥ＝“Ｈ”とする直前に、ノードＢＬｂおよびノードＢＬＢｂのそれぞれを、プリチャージする機能を有する。例えば、プリチャージ回路１２５は、信号ＰＣ＿ＥＮの制御によって、ノードＢＬｂおよびノードＢＬＢｂのそれぞれを、ハイレベルとローレベルとの間の中間電位にプリチャージすることができる。
センスアンプ１２６は、入力端子の一方と他方との間の電位差を増幅して、出力端子に出力する機能を有する。例えば、プリチャージ回路１２５によってノードＢＬｂおよびノードＢＬＢｂのそれぞれをプリチャージした後に、信号ＲＥ＝“Ｈ”とすることで、ノードＢＬｂまたはノードＢＬＢｂの一方は、プリチャージされた電位より高い電位となり、かつ、ノードＢＬｂまたはノードＢＬＢｂの他方は、プリチャージ回路１２５によってプリチャージされた電位より低い電位となる。そのため、ノードＢＬｂとノードＢＬＢｂとの間に電位差が生じる。センスアンプ１２６は、ノードＢＬｂとノードＢＬＢｂとの間に生じた電位差を増幅して、端子ＳＤに出力することができる。
〔動作例Ａｂ〕
データ保持回路１３０Ａｂの動作について、説明する。
図１４は、一例として、データ保持回路１３０Ａｂを備える半導体装置１１０Ａｂの動作例を説明するタイミングチャートである。なお、一例として、半導体装置１１０Ａｂ内のデータ保持回路１３０Ａｂが備えるメモリ回路１３１ｂが、３つである場合について説明する。
図１４に示すタイミングチャートは、図１０に示すタイミングチャートに加えて、信号ＰＣ＿ＥＮの状態（ハイレベル（Ｈｉｇｈ）またはローレベル（Ｌｏｗ））を図示している。なお、信号ＰＣ＿ＥＮ以外の信号の状態は、図１０に示すタイミングチャートと同様である。
図１４に示すタイミングチャートでは、期間Ｔ１３、期間Ｔ１６、および期間Ｔ１７のそれぞれの期間において、信号ＲＥ＝“Ｈ”とする前の一定期間に、信号ＰＣ＿ＥＮ＝“Ｈ”としている様子を示している。信号ＰＣ＿ＥＮ＝“Ｈ”とすることで、ノードＢＬｂおよびノードＢＬＢｂのそれぞれへの、プリチャージが開始される。一定期間後、信号ＰＣ＿ＥＮ＝“Ｌ”とすることで、ノードＢＬｂおよびノードＢＬＢｂのそれぞれへの、プリチャージが停止される。その後、信号ＲＥ＝“Ｈ”とすることで、ノードＳＮに保持したデータに応じて、ノードＢＬｂとノードＢＬＢｂとの間に電位差が生じる。かつ、信号ＳＥ＝“Ｈ”とすることで、ノードＢＬｂとノードＢＬＢｂとの間の電位差を、センスアンプ１２６で増幅して、フリップフロップ１２２に書き戻すことができる。
図９に示す半導体装置１１０Ａａと、図１３に示す半導体装置１１０Ａｂと、のそれぞれの構成は、それぞれの特長を活かして適宜使い分けることができる。例えば、半導体装置１１０Ａｂが備えるメモリ回路１３１ｂは、半導体装置１１０Ａａが備えるメモリ回路１３１ａよりも、トランジスタの数が少ない。そのため、半導体装置１１０Ａｂは、半導体装置１１０Ａａよりも、記憶密度を高くすることができる。一方、例えば、半導体装置１１０Ａａは、ノードＳＮのデータをフリップフロップ１２２に書き戻す際に、プリチャージを行う必要がない。そのため、半導体装置１１０Ａａは、半導体装置１１０Ａｂよりも、動作速度を速くすることができる。
＜構成例Ｂ＞
本発明の一態様に係るレジスタ１１０として、上述した半導体装置１１０Ａと異なる構成を用いることもできる。ここでは、一例として、半導体装置１１０Ｂについて説明する。なお、半導体装置１１０Ｂは、上述した半導体装置１１０Ａの変形例である。よって、上述した説明を適宜参酌できるため、主に異なる点について説明し、同様の点についての説明を省略する場合がある。
図１５（Ａ）は、本発明の一態様に係る半導体装置１１０Ｂの構成例を説明する模式図である。半導体装置１１０Ｂは、上述したレジスタ１１０に好適に用いることができる構成の一例である。
半導体装置１１０Ｂは、データ保持回路１３０Ａに換えて、データ保持回路１３０Ｂを備える点が、半導体装置１１０Ａと異なる。
データ保持回路１３０Ｂは、データ保持回路１３０Ａの構成に加えて、ダイ１８０［１］乃至ダイ１８０［ｋ］のそれぞれの一方の面側に、層１８２［１］乃至層１８２［ｋ］のそれぞれが、一対一で対応するように形成される。層１８２［１］乃至層１８２［ｋ］のそれぞれは、ＯＳトランジスタ、またはＯＳトランジスタを含む回路が設けられる層である。
ＯＳトランジスタは、チャネルが形成される酸化物半導体のバンドギャップが２ｅＶ以上であるため、オフ電流（トランジスタがオフ状態であるときにソースとドレインの間に流れる電流）が極めて低いという特性を有する。室温下における、チャネル幅１μｍあたりのＯＳトランジスタのオフ電流値は、１ａＡ（１×１０－１８Ａ）以下、１ｚＡ（１×１０－２１Ａ）以下、または１ｙＡ（１×１０－２４Ａ）以下とすることができる。なお、Ｓｉトランジスタの場合、室温下における、チャネル幅１μｍあたりのオフ電流値は、１ｆＡ（１×１０－１５Ａ）以上かつ１ｐＡ（１×１０－１２Ａ）以下である。したがって、ＯＳトランジスタのオフ電流は、Ｓｉトランジスタのオフ電流よりも１０桁程度低いともいえる。
また、ＯＳトランジスタは、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、ＯＳトランジスタは、高温環境下でもオン電流が低下しにくい。一方で、Ｓｉトランジスタは、高温環境下においてオン電流が低下する。すなわち、ＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも、オン電流が高くなる。また、ＯＳトランジスタは、１２５℃以上かつ１５０℃以下といった環境温度下においても、オン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。よって、ＯＳトランジスタを含む半導体装置は、高温環境下においても動作が安定し、高い信頼性が得られる。
ＯＳトランジスタの半導体層は、インジウムおよび亜鉛の少なくとも一を含むと好ましい。また、ＯＳトランジスタの半導体層は、例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、スズ、シリコン、ホウ素、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、およびコバルト、から選ばれた一種または複数種）と、亜鉛と、を有することが好ましい。特に、Ｍは、ガリウム、アルミニウム、イットリウム、およびスズ、から選ばれた一種または複数種であることが好ましい。
特に、半導体層としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む酸化物（「ＩＧＺＯ」とも記す）を用いることが好ましい。または、半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、および亜鉛（Ｚｎ）を含む酸化物（「ＩＡＺＯ」とも記す）を用いてもよい。または、半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む酸化物（「ＩＡＧＺＯ」とも記す）を用いてもよい。
半導体層がＩｎ－Ｍ－Ｚｎ酸化物の場合、当該Ｉｎ－Ｍ－Ｚｎ酸化物におけるＩｎの原子数比は、Ｍの原子数比以上であることが好ましい。このようなＩｎ－Ｍ－Ｚｎ酸化物の金属元素の原子数比としては、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝２：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝３：１：２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：７またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：８またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝６：１：６またはその近傍の組成、または、Ｉｎ：Ｍ：Ｚｎ＝５：２：５またはその近傍の組成、などが挙げられる。また、当該Ｉｎ－Ｍ－Ｚｎ酸化物におけるＩｎの原子数比は、Ｍの原子数比より小さくてもよい場合がある。このようなＩｎ－Ｍ－Ｚｎ酸化物の金属元素の原子数比としては、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２またはその近傍の組成、または、Ｉｎ：Ｍ：Ｚｎ＝１：３：４またはその近傍の組成、などが挙げられる。なお、近傍の組成とは、所望の原子数比の、プラスマイナス３０％の範囲を含む。
層１８２［１］乃至層１８２［ｋ］のそれぞれにおいて、電極１７３とプラグ１７５とを電気的に接続する導電体１７２が形成される。導電体１７２は、プラグまたは配線としての機能を有する。すなわち、電極１７３は、導電体１７２とプラグ１７５とを順に介して、電極１７４に電気的に接続される。なお、本明細書等において、配線と、配線と電気的に接続するプラグと、が一体物であってもよい。すなわち、導電体の一部が配線として機能し、かつ、導電体の一部がプラグとして機能する場合もある。
なお、導電体１７２の材料として、例えば、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。導電体１７２の材料として、耐熱性と導電性とを両立する、例えば、タングステン、またはモリブデンなどの高融点材料を用いることが好ましい。または、導電体１７２の材料として、アルミニウム、または銅などの低抵抗導電性材料を用いることが好ましい。導電体１７２に低抵抗導電性材料を用いることで、配線抵抗を低くすることができる。半導体装置１１０Ｂにおいて、導電体１７２の配線抵抗を低くすることで、信号の遅延時間が短くなるため、セーブまたはリストアに要する時間を短くすることができる。よって、半導体装置１１０Ｂの動作速度の向上を図ることができる。
図１５（Ｂ）は、半導体装置１１０Ｂの構成例を説明する回路図である。
図１５（Ｂ）に示すように、半導体装置１１０Ｂが備えるデータ保持回路１３０Ｂは、データ保持回路１３０Ａの構成に加えて、層１８２［１］乃至層１８２［ｋ］を備える。層１８２［１］乃至層１８２［ｋ］のそれぞれに、トランジスタＭＳ１［１］乃至トランジスタＭＳ１［ｋ］のそれぞれ、およびトランジスタＭＳ２［１］乃至トランジスタＭＳ２［ｋ］のそれぞれが、一対一で対応するように形成される。
信号ＳＷ［１］乃至信号ＳＷ［ｋ］のそれぞれが、トランジスタＭＳ１［１］乃至トランジスタＭＳ１［ｋ］のそれぞれのゲート、およびトランジスタＭＳ２［１］乃至トランジスタＭＳ２［ｋ］のそれぞれゲートに、一対一で対応するように供給される。信号ＳＷ［１］乃至信号ＳＷ［ｋ］のそれぞれは、上述した状態制御部１０１で生成することができる。
トランジスタＭＳ１［１］乃至トランジスタＭＳ１［ｋ］のそれぞれ、およびトランジスタＭＳ２［１］乃至トランジスタＭＳ２［ｋ］のそれぞれは、信号ＳＷ［１］乃至信号ＳＷ［ｋ］のそれぞれに応じて、導通状態または非導通状態となる。例えば、トランジスタＭＳ１［１］、およびトランジスタＭＳ２［１］は、信号ＳＷ［１］＝“Ｈ”とすることで、導通状態になり、または、信号ＳＷ［１］＝“Ｌ”とすることで、非導通状態になる。同様に、例えば、トランジスタＭＳ１［ｋ］、およびトランジスタＭＳ２［ｋ］は、信号ＳＷ［ｋ］＝“Ｈ”とすることで、導通状態になり、または、信号ＳＷ［ｋ］＝“Ｌ”とすることで、非導通状態になる。トランジスタＭＳ１［２］乃至トランジスタＭＳ１［ｋ－１］のそれぞれ、およびトランジスタＭＳ２［２］乃至トランジスタＭＳ２［ｋ－１］のそれぞれについても、同様である。
トランジスタＭＳ１［１］乃至トランジスタＭＳ１［ｋ］のそれぞれのソースまたはドレインの一方は、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれに、一対一で対応するように電気的に接続される。トランジスタＭＳ１［１］のソースまたはドレインの他方は、端子Ｑに電気的に接続される。トランジスタＭＳ１［２］乃至トランジスタＭＳ１［ｋ］のそれぞれのソースまたはドレインの他方は、トランジスタＭＳ１［１］乃至トランジスタＭＳ１［ｋ－１］のそれぞれのソースまたはドレインの一方に、一対一で対応するように電気的に接続される。
トランジスタＭＳ２［１］乃至トランジスタＭＳ２［ｋ］のそれぞれのソースまたはドレインの一方は、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれに、一対一で対応するように電気的に接続される。トランジスタＭＳ２［１］のソースまたはドレインの他方は、端子ＳＤに電気的に接続される。トランジスタＭＳ２［２］乃至トランジスタＭＳ２［ｋ］のそれぞれのソースまたはドレインの他方は、トランジスタＭＳ２［１］乃至トランジスタＭＳ２［ｋ－１］のそれぞれのソースまたはドレインの一方に、一対一で対応するように電気的に接続される。
＜動作例Ｂ＞
本発明の一態様に係る半導体装置１１０Ｂは、上述した半導体装置１１０Ａと同様に、複数のタスクの切り替えに伴って生じる、タスクごとのスキャンフリップフロップ１２０の状態をセーブする際に、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のうち、スキャンフリップフロップ１２０に近い方から順にデータを保持するように、状態制御部１０１によって制御される。
その際、半導体装置１１０Ｂは、信号ＳＷ［１］乃至信号ＳＷ［ｋ］の制御によって、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のうち、データが保持されているメモリ回路１３１と、端子Ｑおよび端子ＳＤと、の間を導通状態にし、かつ、データが保持されていないメモリ回路１３１と、端子Ｑおよび端子ＳＤと、の間を非導通状態にすることができる。例えば、メモリ回路１３１［１］にデータが保持されており、かつ、メモリ回路１３１［２］乃至メモリ回路１３１［ｋ］にデータが保持されていない場合、信号ＳＷ［１］を“Ｈ”とすることで、トランジスタＭＳ１［１］、およびトランジスタＭＳ２［１］を導通状態にし、かつ、信号ＳＷ［２］乃至信号ＳＷ［ｋ］を“Ｌ”とすることで、トランジスタＭＳ１［２］乃至トランジスタＭＳ１［ｋ］、およびトランジスタＭＳ２［２］乃至トランジスタＭＳ２［ｋ］を非導通状態にすることができる。
半導体装置１１０Ｂは、データが保持されていないメモリ回路１３１と、端子Ｑおよび端子ＳＤと、の間を非導通状態にすることで、データが保持されているメモリ回路１３１と、端子Ｑおよび端子ＳＤと、の間の配線の寄生容量を低減することができる。つまり、例えば、半導体装置１１０Ｂは、実行されるタスクの数が少ない場合、信号ＳＷ［１］乃至信号ＳＷ［ｋ］の制御によって、スキャンフリップフロップ１２０と、データが保持されているメモリ回路１３１と、の間の配線の寄生容量を低減することができる。そのため、セーブまたはリストアに伴うエネルギー消費を低減することができる。また、信号の遅延時間が短くなるため、セーブまたはリストアに要する時間を短くすることができる。よって、半導体装置１１０Ｂの、消費電力の低減、および動作速度の向上を図ることができる。
なお、上述したように、トランジスタＭＳ１［１］乃至トランジスタＭＳ１［ｋ］のそれぞれ、およびトランジスタＭＳ２［１］乃至トランジスタＭＳ２［ｋ］のそれぞれは、ＯＳトランジスタであるため、非導通状態において、オフ電流が極めて低い。また、例えば、半導体装置１００内の演算部１０４で演算処理を行うことによる発熱の影響を受けやすい環境下においても、オフ電流がほとんど増加しない。
よって、半導体装置１１０Ｂは、例えば、長期間使用されないタスクがある場合、当該タスクに対応するデータが保持されているメモリ回路１３１と、端子Ｑおよび端子ＳＤと、の間を非導通状態にすることで、当該タスクに対応するデータを長期間保持しつつ、配線の寄生容量を低減することができる。そのため、半導体装置１１０Ｂの消費電力の低減、および動作速度の向上を図ることができる。
図１６、図１７、および図１８（Ａ）乃至図１８（Ｃ）は、半導体装置１１０Ｂの動作例を説明するフローチャートである。なお、以下に説明する半導体装置１１０Ｂの動作例において、図４、図５、図６（Ｄ）、および図７（Ａ）乃至図７（Ｄ）も適宜参酌できる。
以下に説明する半導体装置１１０Ｂの動作例では、一例として、半導体装置１１０Ｂ内のデータ保持回路１３０Ｂが備えるメモリ回路１３１が、３つである場合について説明する。半導体装置１１０Ｂの動作例として、図３に示すフローチャートに換えて、図１６に示すフローチャートが行われる。図１６に示すフローチャートでは、図３に示すフローチャートに加えて、ステップＳ２０２が行われる。また、図１６に示すフローチャートでは、ステップＳ１０５、ステップＳ１０７、およびステップＳ１０９のそれぞれに換えて、ステップＳ２０５、ステップＳ２０７、およびステップＳ２０９が行われる点が、図３に示すフローチャートと異なる。
図１６に示すフローチャートに従って、データのセーブが行われる。図１６に示すフローチャートについて、図５、図６（Ｄ）、図１７、および図１８（Ａ）乃至図１８（Ｃ）を参酌しながら、以下に説明する。
まず、処理Ａ１が行われる（図１６のステップＳ１０１）。
次に、処理Ｂ２（Ｐｒｏｃｅｓｓ Ｂ２）が行われる（図１６のステップＳ２０２）。
処理Ｂ２では、図１７に示すフローチャートに従って、メモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれの書き込み権限の有無に応じて、信号ＳＷ［１］乃至信号ＳＷ［３］のそれぞれが、ハイレベル（Ｈｉｇｈ）またはローレベル（Ｌｏｗ）に設定される。
まず、メモリ回路１３１［３］の書き込み権限の有無が判定される（図１７のステップＳ２４１）。
メモリ回路１３１［３］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）であれば、処理Ｂ２が完了する。メモリ回路１３１［３］が書き込み権限有り（ｗｒｉｔａｂｌｅ）であれば、信号ＳＷ［３］＝“Ｌ”に設定される（図１７のステップＳ２４２）。
次に、メモリ回路１３１［２］の書き込み権限の有無が判定される（図１７のステップＳ２４３）。
メモリ回路１３１［２］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）であれば、処理Ｂ２が完了する。メモリ回路１３１［２］が書き込み権限有り（ｗｒｉｔａｂｌｅ）であれば、信号ＳＷ［２］＝“Ｌ”に設定される（図１７のステップＳ２４４）。
次に、メモリ回路１３１［１］の書き込み権限の有無が判定される（図１７のステップＳ２４５）。
メモリ回路１３１［１］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）であれば、処理Ｂ２が完了する。メモリ回路１３１［１］が書き込み権限有り（ｗｒｉｔａｂｌｅ）であれば、信号ＳＷ［１］＝“Ｌ”に設定され（図１７のステップＳ２４６）、処理Ｂ２が完了する。
処理Ｂ２が完了した後、タスクの切り替えが発生したがどうか判定される（図１６のステップＳ１０３）。
タスクの切り替えが発生した場合、まずは、実行中のタスクに対応するスキャンフリップフロップ１２０の状態がセーブされる。
まず、メモリ回路１３１［１］の書き込み権限の有無が判定される（図１６のステップＳ１０４）。
メモリ回路１３１［１］が書き込み権限有り（ｗｒｉｔａｂｌｅ）であれば、処理Ｂ３１（Ｐｒｏｃｅｓｓ Ｂ３１）が行われる（図１６のステップＳ２０５）。
メモリ回路１３１［１］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）であれば、メモリ回路１３１［２］の書き込み権限の有無が判定される（図１６のステップＳ１０６）。
メモリ回路１３１［２］が書き込み権限有り（ｗｒｉｔａｂｌｅ）であれば、処理Ｂ３２（Ｐｒｏｃｅｓｓ Ｂ３２）が行われる（図１６のステップＳ２０７）。
メモリ回路１３１［２］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）であれば、メモリ回路１３１［３］の書き込み権限の有無が判定される（図１６のステップＳ１０８）。
メモリ回路１３１［３］が書き込み権限有り（ｗｒｉｔａｂｌｅ）であれば、処理Ｂ３３（Ｐｒｏｃｅｓｓ Ｂ３３）が行われる（図１６のステップＳ２０９）。
メモリ回路１３１［３］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）であれば、処理Ａ４（Ｐｒｏｃｅｓｓ Ａ４）が行われる（図１６のステップＳ１１０）。
処理Ｂ３１では、まず、信号ＳＷ［１］＝“Ｈ”に設定される（図１８（Ａ）のステップＳ２５１１）。その後、実行中のタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［１］にセーブされ（図１８（Ａ）のステップＳ１５１２）、メモリ回路１３１［１］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）に設定される（図１８（Ａ）のステップＳ１５１３）。
処理Ｂ３２では、まず、信号ＳＷ［２］＝“Ｈ”に設定される（図１８（Ｂ）のステップＳ２５２１）。その後、実行中のタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［２］にセーブされ（図１８（Ｂ）のステップＳ１５２２）、メモリ回路１３１［２］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）に設定される（図１８（Ｂ）のステップＳ１５２３）。
処理Ｂ３３では、まず、信号ＳＷ［３］＝“Ｈ”に設定される（図１８（Ｃ）のステップＳ２５３１）。その後、実行中のタスクに対応するスキャンフリップフロップ１２０の状態がメモリ回路１３１［３］にセーブされ（図１８（Ｃ）のステップＳ１５３２）、メモリ回路１３１［３］が書き込み権限無し（ｕｎｗｒｉｔａｂｌｅ）に設定される（図１８（Ｃ）のステップＳ１５３３）。
処理Ｂ３１、処理Ｂ３２、処理Ｂ３３、または処理Ａ４が完了し、タスクが中断された後、図４に示すフローチャートと同様の動作が行われることで、再開するタスクに対応するスキャンフリップフロップ１２０の状態がリストアされる。
すなわち、図４に示すフローチャートにおいて、処理Ａ５１、処理Ａ５２、処理Ａ５３、または処理Ａ６が完了し、タスクが再開された後、処理Ｂ２に戻る（図１６のステップＳ２０２）。
図１９は、タスクの切り替えに伴う半導体装置１１０Ｂの動作の一例を説明する図である。
図１９では、図８に加えて、タスクが切り替わる際に、信号ＳＷ１［１］乃至信号ＳＷ［３］のそれぞれの信号の状態（ハイレベル（Ｈｉｇｈ）またはローレベル（Ｌｏｗ））を図示している。
なお、時刻Ｔ１の直前において、信号ＳＷ［１］乃至信号ＳＷ［３］のそれぞれ信号が、“Ｌ”に設定されているとする。すなわち、メモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれと、端子Ｑおよび端子ＳＤと、の間は、非導通状態である。
時刻Ｔ１において、スキャンフリップフロップ１２０内のデータをメモリ回路１３１［１］にセーブする前に、信号ＳＷ［１］＝“Ｈ”に設定される。すると、メモリ回路１３１［１］と、端子Ｑおよび端子ＳＤと、の間が、導通状態になる。よって、メモリ回路１３１［１］に対して、セーブまたはリストアすることが可能になる。
時刻Ｔ２において、スキャンフリップフロップ１２０内のデータをメモリ回路１３１［２］にセーブする前に、信号ＳＷ［２］＝“Ｈ”に設定される。すると、メモリ回路１３１［２］と、端子Ｑおよび端子ＳＤと、の間が、導通状態になる。よって、メモリ回路１３１［２］に対して、セーブまたはリストアすることが可能になる。
時刻Ｔ４において、スキャンフリップフロップ１２０内のデータをメモリ回路１３１［３］にセーブする前に、信号ＳＷ［３］＝“Ｈ”に設定される。すると、メモリ回路１３１［３］と、端子Ｑおよび端子ＳＤと、の間が、導通状態になる。よって、メモリ回路１３１［３］に対して、セーブまたはリストアすることが可能になる。
時刻Ｔ５において、メモリ回路１３１［３］のデータをスキャンフリップフロップ１２０内にリストアした後に、信号ＳＷ［３］＝“Ｌ”に設定される。すると、メモリ回路１３１［３］と、端子Ｑおよび端子ＳＤと、の間が、非導通状態になる。また、時刻Ｔ４において、メモリ回路１３１［２］のデータをスキャンフリップフロップ１２０内にリストアしたため、信号ＳＷ［２］＝“Ｌ”に設定される。すると、メモリ回路１３１［２］と、端子Ｑおよび端子ＳＤと、の間が、非導通状態になる。
時刻Ｔ６において、スキャンフリップフロップ１２０内のデータをメモリ回路１３１［２］にセーブする前に、信号ＳＷ［２］＝“Ｈ”に設定される。すると、メモリ回路１３１［２］と、端子Ｑおよび端子ＳＤと、の間が、導通状態になる。よって、メモリ回路１３１［２］に対して、セーブまたはリストアすることが可能になる。
半導体装置１１０Ｂは、上述したように動作させることで、実行されるタスクの数が少ない場合に、スキャンフリップフロップ１２０と、データが保持されているメモリ回路１３１と、の間の配線の寄生容量を低減することができる。例えば、時刻Ｔ５における動作によって、メモリ回路１３１［１］と、端子Ｑおよび端子ＳＤと、の間の配線の寄生容量を低減することができる。そのため、セーブまたはリストアに伴うエネルギー消費を低減することができる。また、信号の遅延時間が短くなるため、セーブまたはリストアに要する時間を短くすることができる。よって、半導体装置１１０Ｂの、消費電力の低減、および動作速度の向上を図ることができる。
〔構成例Ｂａ〕
上述したように、データ保持回路１３０Ｂが備えるメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］として、さまざまな回路構成を用いることができる。
図２０は、一例として、データ保持回路１３０Ｂａを備える半導体装置１１０Ｂａの構成例を説明する回路図である。
図２０に示すデータ保持回路１３０Ｂａは、データ保持回路１３０Ｂが備えるメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］として、図９に示すメモリ回路１３１ａ［１］乃至メモリ回路１３１ａ［ｋ］を適用した構成である。
〔動作例Ｂａ〕
データ保持回路１３０Ｂａの動作について、説明する。
図２１は、一例として、データ保持回路１３０Ｂａを備える半導体装置１１０Ｂａの動作例を説明するタイミングチャートである。なお、一例として、半導体装置１１０Ｂａ内のデータ保持回路１３０Ｂａが備えるメモリ回路１３１ａが、３つである場合について説明する。
図２１に示すタイミングチャートは、図１０に示すタイミングチャートに加えて、信号ＳＷ［１］乃至信号ＳＷ［３］のそれぞれの信号の状態（ハイレベル（Ｈｉｇｈ）またはローレベル（Ｌｏｗ））を図示している。なお、信号ＳＷ［１］乃至信号ＳＷ［３］以外の信号の状態は、図１０に示すタイミングチャートと同様である。
図２２（Ａ）乃至図２２（Ｄ）、および図２３（Ａ）乃至図２３（Ｄ）は、図２１に示すタイミングチャートの各期間における半導体装置１１０Ｂａの状態を説明するための模式図である。
図２２（Ａ）乃至図２２（Ｄ）、および図２３（Ａ）乃至図２３（Ｄ）のそれぞれでは、期間Ｔ１１乃至期間Ｔ１８のそれぞれの期間において、トランジスタＭＳ１［１］乃至トランジスタＭＳ１［３］、およびトランジスタＭＳ２［１］乃至トランジスタＭＳ２［３］の図示を省略し、導通状態のトランジスタを配線の短絡として、かつ、非導通状態のトランジスタを配線の開放として、図示している。
期間Ｔ１１において、信号ＳＷ［１］乃至信号ＳＷ［３］のそれぞれの信号は、“Ｌ”であるとする。そのため、トランジスタＭＳ１［１］乃至トランジスタＭＳ１［３］のそれぞれ、およびトランジスタＭＳ２［１］乃至トランジスタＭＳ２［３］のそれぞれは、非導通状態である。よって、メモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれと、端子Ｑおよび端子ＳＤと、の間は、非導通状態である。（図２２（Ａ）の期間Ｔ１１－２）。なお、以下の説明において、各信号および各トランジスタについて特に明記が無い場合、直前の期間における状態が維持されるとする。
期間Ｔ１２において、信号ＳＷ［１］＝“Ｈ”とすることで、トランジスタＭＳ１［１］、およびトランジスタＭＳ２［１］が、導通状態になる。よって、メモリ回路１３１［１］と、端子Ｑおよび端子ＳＤと、の間が、導通状態になる（図２２（Ｂ）の期間Ｔ１２－１および期間Ｔ１２－２）。
期間Ｔ１３において、信号ＳＷ［２］＝“Ｈ”とすることで、トランジスタＭＳ１［２］、およびトランジスタＭＳ２［２］が、導通状態になる。よって、メモリ回路１３１［２］と、端子Ｑおよび端子ＳＤと、の間が、導通状態になる（図２２（Ｃ）の期間Ｔ１３－１および期間Ｔ１３－２）。
期間Ｔ１４、および期間Ｔ１５のそれぞれにおいて、信号ＳＷ［１］乃至信号ＳＷ［３］のそれぞれの信号は、前の期間における状態が維持される。そのため、トランジスタＭＳ１［１］乃至トランジスタＭＳ１［３］のそれぞれ、およびトランジスタＭＳ２［１］乃至トランジスタＭＳ２［３］のそれぞれの、導通状態または非導通状態が維持される。よって、メモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれと、端子Ｑおよび端子ＳＤと、の間の、導通状態または非導通状態が維持される（図２２（Ｄ）の期間Ｔ１４－１、期間Ｔ１４－２、図２３（Ａ）の期間Ｔ１５－１、および期間Ｔ１５－２）。
期間Ｔ１６において、信号ＳＷ［３］＝“Ｈ”とすることで、トランジスタＭＳ１［３］、およびトランジスタＭＳ２［３］が、導通状態になる。よって、メモリ回路１３１［３］と、端子Ｑおよび端子ＳＤと、の間が導通状態になる（図２３（Ｂ）の期間Ｔ１６－１および期間Ｔ１６－２）。
期間Ｔ１７において、信号ＳＷ［１］乃至信号ＳＷ［３］のそれぞれの信号は、前の期間における状態が維持される。そのため、トランジスタＭＳ１［１］乃至トランジスタＭＳ１［３］のそれぞれ、およびトランジスタＭＳ２［１］乃至トランジスタＭＳ２［３］のそれぞれの、導通状態または非導通状態が維持される。よって、メモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれと、端子Ｑおよび端子ＳＤと、の間の、導通状態または非導通状態が維持される（図２３（Ｃ）の期間Ｔ１７－１および期間Ｔ１７－２）。
期間Ｔ１８において、信号ＳＷ［３］＝“Ｌ”とすることで、トランジスタＭＳ１［３］、およびトランジスタＭＳ２［３］が、非導通状態になる。よって、メモリ回路１３１［３］と、端子Ｑおよび端子ＳＤと、の間が非導通状態になる。また、信号ＳＷ［２］＝“Ｌ”とすることで、トランジスタＭＳ１［２］、およびトランジスタＭＳ２［２］が、非導通状態になる。よって、メモリ回路１３１［２］と、端子Ｑおよび端子ＳＤと、の間が非導通状態になる。（図２３（Ｄ）の期間Ｔ１８－１）。
なお、本発明の一態様に係る半導体装置は、本実施の形態で説明した半導体装置に限定されない。本実施の形態で例示した構成例、動作例、およびそれらに対応する図面等は、少なくともその一部を、本明細書中に記載する他の構成例、他の動作例、他の図面、および他の実施の形態等と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
半導体装置の断面構造の一部を図２４に示す。図２４に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量６００と、を有している。図２５（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図２５（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図２５（Ｃ）はトランジスタ５５０のチャネル幅方向の断面図である。例えば、トランジスタ５００は上記実施の形態に示したＯＳトランジスタに相当し、トランジスタ５５０はＳｉトランジスタに相当する。
図２４では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
図２５（Ｃ）に示すように、トランジスタ５５０は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することで、トランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
なお、トランジスタ５５０は、ｐチャネル型またはｎチャネル型のいずれでもよい。
トランジスタ５５０は、例えば、半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域またはドレイン領域の一方となる低抵抗領域３１４ａ、および、ソース領域またはドレイン領域の他方となる低抵抗領域３１４ｂ、などにおいて、例えば、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、トランジスタ５５０は、例えば、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、またはＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。または、トランジスタ５５０は、結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。または、トランジスタ５５０は、例えば、ＧａＡｓおよびＧａＡｌＡｓなどを用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａおよび低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、例えば、ヒ素、もしくはリンなどのｎ型の導電性を付与する元素、または、例えばホウ素などのｐ型の導電性を付与する元素、を含む。
ゲート電極として機能する導電体３１６は、例えば、ヒ素、またはリンなどのｎ型の導電性を付与する元素、または、例えばホウ素などのｐ型の導電性を付与する元素、を含む例えばシリコンなどの半導体材料を用いることができる。または、例えば、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に、例えば、窒化チタン、または窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体に、例えば、タングステン、またはアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
トランジスタ５５０は、例えばＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板を用いてもよい。または、例えば、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、またはＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。なお、単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、または窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。
絶縁体３２２は、その下方に設けられる例えばトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、例えば、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、例えば水素または不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。例えばトランジスタ５００などの酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、容量６００、またはトランジスタ５００と接続する、例えば、導電体３２８、および導電体３３０などが埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグと、が一体物であってもよい。すなわち、導電体の一部が配線として機能し、かつ、導電体の一部がプラグとして機能する場合もある。
各プラグまたは配線（例えば、導電体３２８、または導電体３３０など）の材料としては、例えば、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。当該プラグまたは配線の材料としては、耐熱性と導電性を両立する、例えば、タングステン、またはモリブデンなどの高融点材料を用いることが好ましい。または、当該プラグまたは配線の材料としては、アルミニウム、または銅などの低抵抗導電性材料で形成することが好ましい。当該プラグまたは配線に低抵抗導電性材料を用いることで、配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２４では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグまたは配線としての機能を有する。なお、導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができる。そのため、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタルなどを用いるとよい。また、窒化タンタルと、導電性が高いタングステンと、を積層するとよい。導電体３５６を、窒化タンタルとタングステンとの積層とすることで、導電体３５６は、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する導電体３５６の窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図２４では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができる。そのため、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図２４では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができる。そのため、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図２４では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができる。そのため、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層と同様の配線層を４層にする一例について、すなわち、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、例えば酸素および水素などに対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、例えば水素または不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体５１０、および絶縁体５１４には、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。例えばトランジスタ５００などの酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、例えば、酸化アルミニウム、酸化ハフニウム、または酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、および、トランジスタの電気特性の変動要因となる例えば水素または水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、例えば水素または水分などの不純物のトランジスタ５００への混入を防止することができる。また、酸化アルミニウムは、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、酸化アルミニウムは、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、例えば、酸化シリコン膜、または酸化窒化シリコン膜などを用いることができる。
絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、例えば、導電体５１８、および、トランジスタ５００を構成する導電体（例えば、導電体５０３）、などが埋め込まれている。なお、導電体５１８は、容量６００、またはトランジスタ５５０と接続する、プラグまたは配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図２５（Ａ）および図２５（Ｂ）に示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
また、図２５（Ａ）および図２５（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０と、の間に絶縁体５４４が配置されることが好ましい。また、図２５（Ａ）および図２５（Ｂ）に示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図２５（Ａ）および図２５（Ｂ）に示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
なお、本明細書等において、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域およびその近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、チャネルが形成される領域およびその近傍において、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図２４、および図２５（Ａ）に示すトランジスタ５００は一例であり、その構成に限定されず、例えば、回路構成、または駆動方法などに応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれ、ソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口に、かつ、導電体５４２ａと導電体５４２ｂとに挟まれた領域に、埋め込まれるように形成される。導電体５６０と、導電体５４２ａおよび導電体５４２ｂと、の配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極との間に、自己整合的に配置させることができる。よって、導電体５６０を、位置合わせのマージンを設けることなく形成することができる。そのため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化および高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂとの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と、導電体５４２ａおよび導電体５４２ｂと、の間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
ここで、導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、トランジスタ５００において、導電体５０３に印加する電位を、導電体５６０に印加する電位から独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
本明細書等において、第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面など）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ－ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高めたトランジスタとすることができる。別言すると、短チャネル効果が発生し難いトランジスタとすることができる。
トランジスタを、上記のＳ－ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ－ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタをＳ－ｃｈａｎｎｅｌ構造、ＧＡＡ構造、またはＬＧＡＡ構造とすることで、酸化物５３０とゲート絶縁体との、界面または界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、または、トランジスタの電界効果移動度の向上、が実現できる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
ここで、導電体５０３ａは、例えば、水素原子、水素分子、水分子、または銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、導電体５０３ａは、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物または酸素の拡散を抑制する機能とは、上記不純物または上記酸素の、いずれか一またはすべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を、導電体５０３ａと導電体５０３ｂとの積層で図示したが、導電体５０３は単層構成であってもよい。
絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書等では、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、例えば、熱、または電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の例えば水分または水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補償すること（「加酸素化処理」ともいう。）が重要である。例えばＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して、加熱処理、マイクロ波処理、またはＲＦ処理、のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きて、脱水素化することができる。別言すると、酸化物５３０において、「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合したＨ２Ｏとして、酸化物５３０、または酸化物５３０の近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２（導電体５４２ａおよび導電体５４２ｂ）にゲッタリングされる場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置、を用いると好適である。例えば、酸素を含むガスを用い、かつ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０の近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンと、を用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または、酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気、で行う。例えば、加熱処理は、酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は、減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素と、供給された酸素と、が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、例えば酸素または不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、例えば、絶縁体５２４、または酸化物５３０などが有する酸素と反応することを抑制することができる。
絶縁体５２２には、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体を用いることが好ましい。絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体、を単層または積層で用いることが好ましい。トランジスタの微細化および高集積化が進むと、ゲート絶縁膜の薄膜化により、例えばリーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、例えば不純物および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料である、アルミニウムまたはハフニウムの、一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムまたはハフニウムの、一方または双方の酸化物を含む絶縁体として、例えば、酸化アルミニウム、酸化ハフニウム、または、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、または、トランジスタ５００の周辺部から酸化物５３０への例えば水素などの不純物の混入、を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、または酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。上記の絶縁体に、酸化シリコン、酸化窒化シリコン、または窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を、酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
なお、図２５（Ａ）および図２５（Ｂ）のトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、第２のゲート絶縁膜は、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
トランジスタ５００では、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物が用いられる。酸化物５３０として、例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、スズ、シリコン、ホウ素、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、およびコバルト、から選ばれた一種または複数種）と、亜鉛と、を有する金属酸化物を用いるとよい。
酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行ってもよいし、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で行ってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
また、酸化物５３０において、チャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、酸化物５３０にバンドギャップの大きい金属酸化物を用いることで、トランジスタ５００のオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの、不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化する、または、連続接合する、ともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａとして、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、または酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極またはドレイン電極として機能する、導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、もしくはランタンから選ばれた金属元素、上述した金属元素を成分とする合金、または、上述した金属元素を組み合わせた合金、などを用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムとを含む窒化物、タンタルとアルミニウムとを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムとを含む酸化物、または、ランタンとニッケルとを含む酸化物、などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムとを含む窒化物、タンタルとアルミニウムとを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムとを含む酸化物、または、ランタンとニッケルとを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料、であるため、好ましい。更に、例えば、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
また、図２５（Ａ）では、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。導電体５４２ａ、および導電体５４２ｂとして、例えば、窒化タンタル膜とタングステン膜とを積層するとよい。また、導電体５４２ａ、および導電体５４２ｂとして、例えば、チタン膜とアルミニウム膜とを積層してもよい。また、導電体５４２ａ、および導電体５４２ｂとして、例えば、タングステン膜上にアルミニウム膜を積層する二層構成、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、または、タングステン膜上に銅膜を積層する二層構成、としてもよい。
また、導電体５４２ａ、および導電体５４２ｂとして、例えば、チタン膜または窒化チタン膜の上に重ねて、アルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、または、モリブデン膜または窒化モリブデン膜の上に重ねて、アルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成、などとしてもよい。なお、導電体５４２ａ、および導電体５４２ｂとして、例えば、酸化インジウム、酸化錫、または酸化亜鉛を含む透明導電材料を用いてもよい。
また、図２５（Ａ）に示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂとに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に、導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分と、を含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、例えば、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン、またはマグネシウムなどから選ばれた、一種または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、例えば、窒化酸化シリコン、または窒化シリコンなども用いることができる。
特に、絶縁体５４４として、アルミニウムまたはハフニウムの、一方または双方の酸化物を含む絶縁体である、例えば、酸化アルミニウム、酸化ハフニウム、または、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが、耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料、である場合、絶縁体５４４は、必須の構成ではない。絶縁体５４４は、求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５４４を有することで、絶縁体５８０に含まれる例えば水または水素などの不純物が、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２（導電体５４２ａおよび導電体５４２ｂ）が酸化するのを抑制することができる。
絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、または酸化窒化シリコンは熱に対し安定であるため好ましい。
過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の例えば水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５４５が有する過剰酸素を効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。絶縁体５４５と導電体５６０との間に、酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化および高集積化が進むと、ゲート絶縁膜の薄膜化により、例えばリーク電流などの問題が生じる場合がある。そのため、ゲート絶縁膜として機能する絶縁体５４５を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料と、の積層構成とすることで、絶縁体５４５の物理膜厚を保ちながら、かつ、トランジスタ５００の動作時のゲート電位の低減が可能となる。また、絶縁体５４５は、熱的に安定かつ比誘電率の高い積層構成とすることができる。
なお、第１のゲート電極として機能する導電体５６０は、図２５（Ａ）および図２５（Ｂ）では２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
導電体５６０ａは、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、またはＮＯ２など）、または銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて、導電体にすることができる。これを、ＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは、積層構成としてもよい。導電体５６０ｂは、例えば、チタンまたは窒化チタンと、上記導電性材料と、の積層構成としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。絶縁体５８０として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、または酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、または空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の例えば水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂとの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂとに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設ける。そのため、導電体５６０をアスペクト比の高い形状にしても、工程中に倒壊させることなく、導電体５６０を形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０に、過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
絶縁体５７４として、例えば、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた、一種または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムは、バリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、例えば水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、例えば絶縁体５２４などと同様に、膜中の例えば水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設けられる。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、例えば酸素および水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。絶縁体５８２には、例えば、酸化アルミニウム、酸化ハフニウム、または酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、および、トランジスタの電気特性の変動要因となる例えば水素または水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、例えば水素または水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。絶縁体５８６として、例えば、酸化シリコン膜、または酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、例えば、導電体５４６、および導電体５４８などが埋め込まれている。
導電体５４６、および導電体５４８は、容量６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグまたは配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
なお、本発明に用いることができるトランジスタは、図２５に示すトランジスタ５００に限られるものではない。例えば、図２６に示す構造のトランジスタ５００を用いてもよい。図２６に示すトランジスタ５００は、絶縁体５５５が用いられている点、ならびに、導電体５４２ａおよび導電体５４２ｂが積層構造である点、において、図２５に示すトランジスタと異なる。
導電体５４２ａは、導電体５４２ａ１と、導電体５４２ａ１上の導電体５４２ａ２と、の積層構造である。導電体５４２ｂは、導電体５４２ｂ１と、導電体５４２ｂ１上の導電体５４２ｂ２と、の積層構造である。酸化物５３０ｂに接する導電体５４２ａ１および導電体５４２ｂ１は、例えば金属窒化物などの酸化しにくい導電体であることが好ましい。これにより、酸化物５３０ｂに含まれる酸素によって、導電体５４２ａおよび導電体５４２ｂが過剰に酸化されるのを防ぐことができる。また、導電体５４２ａ２および導電体５４２ｂ２は、導電体５４２ａ１および導電体５４２ｂ１より導電性が高い、例えば金属層などの導電体であることが好ましい。これにより、導電体５４２ａおよび導電体５４２ｂを、導電性が高い配線または電極として機能させることができる。このようにして、活性層として機能する酸化物５３０の上面に接して、配線または電極として機能する導電体５４２ａおよび導電体５４２ｂが設けられた、半導体装置を提供することができる。
導電体５４２ａ１および導電体５４２ｂ１としては、金属窒化物を用いることが好ましい。例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、または、チタンおよびアルミニウムを含む窒化物、などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムおよびルテニウムを含む酸化物、または、ランタンおよびニッケルを含む酸化物、などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料、であるため、好ましい。
また、導電体５４２ａ２および導電体５４２ｂ２は、導電体５４２ａ１および導電体５４２ｂ１よりも、導電性が高いことが好ましい。例えば、導電体５４２ａ２および導電体５４２ｂ２の膜厚を、導電体５４２ａ１および導電体５４２ｂ１の膜厚より大きくすることが好ましい。導電体５４２ａ２および導電体５４２ｂ２としては、上記導電体５６０ｂに用いることが可能な導電体を用いればよい。上記のような構造にすることで、導電体５４２ａ２および導電体５４２ｂ２の抵抗を低減することができる。
例えば、導電体５４２ａ１および導電体５４２ｂ１として、窒化タンタルまたは窒化チタンを用い、導電体５４２ａ２および導電体５４２ｂ２として、タングステンを用いることができる。
図２６に示すように、トランジスタ５００のチャネル長方向の断面視において、導電体５４２ａ１と導電体５４２ｂ１との間の距離は、導電体５４２ａ２と導電体５４２ｂ２との間の距離より小さい。このような構成にすることで、ソースとドレインとの間の距離をより短くし、それに応じてチャネル長を短くすることが可能になる。よって、トランジスタ５００の周波数特性を向上させることができる。このように、半導体装置の微細化を図ることで、動作速度の向上した半導体装置を提供することができる。
絶縁体５５５は、例えば窒化物などの酸化しにくい絶縁体であることが好ましい。絶縁体５５５は、導電体５４２ａ２の側面、および、導電体５４２ｂ２の側面、に接して形成されており、導電体５４２ａ２および導電体５４２ｂ２を保護する機能を有する。絶縁体５５５は、酸化雰囲気に曝されるので、酸化されにくい無機絶縁体が好ましい。また、絶縁体５５５は、導電体５４２ａ２および導電体５４２ｂ２に接するので、導電体５４２ａ２および導電体５４２ｂ２を酸化させにくい、無機絶縁体であることが好ましい。よって、絶縁体５５５は、酸素に対するバリア性を有する絶縁性材料を用いることが好ましい。例えば、絶縁体５５５として、窒化シリコンを用いることができる。
図２６に示すトランジスタ５００は、絶縁体５８０および絶縁体５４４に開口を形成し、当該開口の側壁に接して絶縁体５５５を形成し、さらにマスクを用いて、導電体５４２ａ１と導電体５４２ｂ１とを分断することで、形成される。ここで、上記開口は、導電体５４２ａ２と導電体５４２ｂ２との間の領域と重畳する。また、導電体５４２ａ１および導電体５４２ｂ１の一部は、上記開口内に突出するように形成されている。よって、絶縁体５５５は、上記開口内で、導電体５４２ａ１の上面、導電体５４２ｂ１の上面、導電体５４２ａ２の側面、および、導電体５４２ｂ２の側面、に接する。また、絶縁体５４５は、導電体５４２ａ１と導電体５４２ｂ１との間の領域において、酸化物５３０の上面と接する。
導電体５４２ａ１と導電体５４２ｂ１とを分断した後で、絶縁体５４５を成膜する前に、酸素を含む雰囲気で熱処理を行うことが好ましい。これにより、酸化物５３０ａおよび酸化物５３０ｂに酸素を供給して、酸素欠損の低減を図ることができる。さらに、絶縁体５５５が、導電体５４２ａ２の側面、および、導電体５４２ｂ２の側面、に接して形成されていることで、導電体５４２ａ２および導電体５４２ｂ２が過剰に酸化されるのを防ぐことができる。以上により、トランジスタの電気特性および信頼性を向上させることができる。また、同一基板上に複数形成されるトランジスタの電気特性のばらつきを抑制することができる。
また、トランジスタ５００において、図２６に示すように、絶縁体５２４を島状に形成してもよい。ここで、絶縁体５２４は、絶縁体５２４の側端部と酸化物５３０の側端部とが概略一致するように形成してもよい。
また、トランジスタ５００において、図２６に示すように、絶縁体５２２が絶縁体５１６および導電体５０３と接する構成にしてもよい。言い換えると、図２５（Ａ）および図２５（Ｂ）に示す絶縁体５２０を設けない構成にしてもよい。
続いて、トランジスタ５００の上方に、容量６００が設けられている。容量６００は、導電体６１０と、導電体６２０と、絶縁体６３０と、を有する。
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグまたは配線としての機能を有する。導電体６１０は、容量６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
導電体６１２、および導電体６１０には、例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、およびスカンジウムから選ばれた元素を含む金属膜、または、上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、または窒化タングステン膜）、などを用いることができる。または、導電体６１２、および導電体６１０には、例えば、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、または、酸化ケイ素を添加したインジウム錫酸化物、などの導電性材料を適用することもできる。
本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、導電体６１２、および導電体６１０は、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および、導電性が高い導電体に対して密着性が高い導電体、を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、例えば、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。導電体６２０は、例えば、耐熱性と導電性を両立するタングステン、またはモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体６２０は、例えば、他の導電体などの他の構成と同時に形成する場合は、低抵抗金属材料である、例えば、銅、またはアルミニウムなどを用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
なお、本発明の一態様の半導体装置に用いることができる基板として、例えば、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、またはタングステン・ホイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）、または、ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、基板として、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板として、例えば、バリウムホウケイ酸ガラス、アルミノシリケートガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。他にも、ガラス基板として、例えば、結晶化ガラスなどを用いることができる。
また、基板として、例えば、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどを用いることができる。例えば、可撓性基板、貼り合わせフィルム、または基材フィルムなどとして、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、またはポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、例えば、アクリルなどの合成樹脂などがある。または、例えば、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、例えば、ポリアミド、ポリイミド、アラミド樹脂、エポキシ樹脂、無機蒸着フィルム、または紙類などがある。特に、例えば、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、例えば、特性、サイズ、または形状などのばらつきが少なく、かつ、電流能力が高く、かつ、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または、回路の高集積化、を図ることができる。
また、基板として、可撓性基板を用い、かつ、可撓性基板上に直接、例えば、トランジスタ、抵抗、および容量などの一以上を形成してもよい。または、基板と、例えば、トランジスタ、抵抗、および容量などの一以上と、の間に剥離層を設けてもよい。当該剥離層は、その上に半導体装置を一部または全部完成させた後、基板より分離し、かつ、他の基板に転載するために用いることができる。その際、例えば、トランジスタ、抵抗、および容量などの一以上は、例えば、耐熱性の劣る基板、または可撓性の基板などにも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜が積層された構成、基板上にポリイミドなどの有機樹脂膜が形成された構成、または、水素を含むシリコン膜、などを用いることができる。
つまり、ある基板上に半導体装置を形成し、その後、別の基板に半導体装置を転置してもよい。半導体装置が転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、例えば、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（例えば、天然繊維（絹、綿、または麻）、合成繊維（ナイロン、ポリウレタン、またはポリエステル）、または、再生繊維（アセテート、キュプラ、レーヨン、または再生ポリエステル）、などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、可撓性を有する半導体装置の製造、または、壊れにくい半導体装置の製造、を図ることができる。また、半導体装置への耐熱性の付与を図ることができる。また、半導体装置の軽量化または薄型化を図ることができる。
可撓性を有する基板上に半導体装置を設けることで、重量の増加を抑え、かつ、破損しにくい半導体装置を提供することができる。
なお、図２４に示すトランジスタ５５０は一例であり、その構成に限定されず、例えば、回路構成、または駆動方法などに応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（例えば、ｎチャネル型のトランジスタのみで構成された回路、または、ｐチャネル型のトランジスタのみで構成された回路、を意味する。）とする場合、トランジスタ５５０の構成を、トランジスタ５００と同様の構成にすればよい。
本実施の形態に示す構成、構造、または方法等は、他の実施の形態および実施例等に示す構成、構造、または方法等と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、ＤＯＳＲＡＭおよびＮＯＳＲＡＭといった、上記実施の形態で説明したＯＳトランジスタを有する記憶装置の断面構成例について説明する。
図２７に、ＤＯＳＲＡＭの回路構成を用いた場合の断面構成例を示す。図２７では、駆動回路層４０１の上に、記憶層４００［１］乃至記憶層４００［４］が積層されている場合を例示している。
また、図２７では、駆動回路層４０１が有するトランジスタ５５０を例示している。トランジスタ５５０は、上記実施の形態で説明したトランジスタ５５０を適用することができる。よって、上述したトランジスタ５５０の説明を適宜参酌できる。
なお、図２７に示すトランジスタ５５０は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
駆動回路層４０１と記憶層４００の間、または、ｋ層目の記憶層４００とｋ＋１層目の記憶層４００の間には、例えば、層間膜、配線、およびプラグなどが設けられた配線層が設けられていてもよい。なお、本実施の形態等では、ｋ層目の記憶層４００を記憶層４００［ｋ］と示し、ｋ＋１層目の記憶層４００を記憶層４００［ｋ＋１］と示す場合がある。ここで、ｋは１以上の整数である。
また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグと、が一体物であってもよい。すなわち、導電体の一部が配線として機能し、かつ、導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ５５０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が、順に積層して設けられている。また、絶縁体３２０および絶縁体３２２には、例えば導電体３２８などが埋め込まれている。また、絶縁体３２４、および絶縁体３２６には、例えば導電体３３０などが埋め込まれている。なお、導電体３２８および導電体３３０は、コンタクトプラグまたは配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２０の上面は、平坦性を高めるために、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、図２７において、絶縁体３２６および導電体３３０上に、絶縁体３５０、絶縁体３５７、絶縁体３５２、および絶縁体３５４が、順に積層して設けられている。絶縁体３５０、絶縁体３５７、および絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグまたは配線として機能する。
絶縁体３５４の上には、記憶層４００［１］が有する絶縁体５１４が設けられている。また、絶縁体５１４および絶縁体３５４には、導電体３５８が埋め込まれている。導電体３５８は、コンタクトプラグまたは配線として機能する。例えば、ビット線ＢＬとトランジスタ５５０とは、例えば、導電体３５８、導電体３５６、および導電体３３０などを介して電気的に接続される。
図２８（Ａ）に、記憶層４００［ｋ］の断面構造例を示す。また、図２８（Ｂ）に、図２８（Ａ）の等価回路図を示す。図２８（Ａ）では、１つのビット線ＢＬに２つのメモリセルＭＣが電気的に接続する例を示している。
図２７、図２８（Ａ）、および図２８（Ｂ）に示すメモリセルＭＣは、トランジスタＭ１および容量Ｃを有する。トランジスタＭ１として、例えば、上記実施の形態に示したトランジスタ５００を用いることができる。よって、上述したトランジスタ５００の説明を適宜参酌できる。
なお、本実施の形態では、トランジスタＭ１としてトランジスタ５００の変形例を示している。具体的には、トランジスタＭ１では、導電体５４２ａおよび導電体５４２ｂが、金属酸化物５３１（酸化物５３１ａおよび酸化物５３１ｂ）の端部を越えて延在している点が、トランジスタ５００と異なる。
図２７および図２８（Ａ）に示すメモリセルＭＣは、容量Ｃの一方の端子として機能する導電体１５６と、誘電体として機能する絶縁体１５３と、容量Ｃの他方の端子として機能する導電体１６０（導電体１６０ａおよび導電体１６０ｂ）と、を有する。導電体１５６は、導電体５４２ｂの一部と電気的に接続される。また、導電体１６０は配線ＰＬ（図２８（Ａ）に図示せず）と電気的に接続される。
また、トランジスタＭ１のソースまたはドレインの一方は、導電体５４２ｂの一部と電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、導電体５４２ａの一部と電気的に接続される。トランジスタＭ１のゲートは、ワード線ＷＬと電気的に接続される。導電体５４２ａの一部は、ビット線ＢＬと電気的に接続される。
容量Ｃは、絶縁体５７４、絶縁体５８０、および絶縁体５５４の一部を除去して設けられた開口部に形成されている。導電体１５６、絶縁体５８０、および絶縁体５５４は、該開口部の側面に沿って形成されるため、例えば、ＡＬＤ法、またはＣＶＤ法などを用いて成膜することが好ましい。
また、導電体１５６および導電体１６０は、導電体５０５または導電体５６０に用いることができる導電体を用いればよい。例えば、導電体１５６として、ＡＬＤ法を用いて形成した窒化チタンを用いればよい。また、導電体１６０ａとして、ＡＬＤ法を用いて形成した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて形成したタングステンを用いればよい。なお、絶縁体１５３に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて形成したタングステンの単層膜を用いてもよい。
絶縁体１５３には、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体を用いることが好ましい。例えば、高誘電率材料の絶縁体として、例えば、アルミニウム、ハフニウム、ジルコニウム、およびガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、または窒化物、を用いることができる。また、上記、酸化物、酸化窒化物、窒化酸化物、または窒化物に、シリコンを含有させてもよい。また、高誘電率材料の絶縁体として、上記の材料からなる絶縁層を積層して用いることもできる。
また、高誘電率材料の絶縁体として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびジルコニウムを有する酸化物、シリコンおよびジルコニウムを有する酸化窒化物、ハフニウムおよびジルコニウムを有する酸化物、または、ハフニウムおよびジルコニウムを有する酸化窒化物、などを用いることができる。このような高誘電率材料を用いることで、リーク電流を抑制できる程度に絶縁体１５３を厚くし、かつ、容量Ｃの静電容量を十分確保することができる。
また、絶縁体１５３として、上記の材料からなる絶縁層を積層して用いることが好ましく、高誘電率材料と、当該高誘電率材料より絶縁耐力が大きい材料と、の積層構造を用いることが好ましい。絶縁体１５３として、例えば、酸化ジルコニウム、酸化アルミニウム、および酸化ジルコニウムが、この順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、および酸化アルミニウムが、この順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、および酸化アルミニウムが、この順番で積層された絶縁膜を用いることができる。絶縁体１５３として、酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量Ｃの静電破壊を抑制することができる。
図２９に、ＮＯＳＲＡＭのメモリセルの回路構成を用いた場合の断面構成例を示す。なお、図２９は、図２７の変形例でもある。また、図３０（Ａ）に、記憶層４００［ｋ］の断面構造例を示す。また、図３０（Ｂ）に、図３０（Ａ）の等価回路図を示す。
図２９および図３０（Ａ）に示すメモリセルＭＣは、絶縁体５１４の上にトランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３を有する。また、絶縁体５１４の上の絶縁体５１６に埋め込まれるように、導電体２１５が設けられている。導電体２１５は導電体５０５と同じ材料かつ同じ工程で同時に形成できる。
また、図２９および図３０（Ａ）に示すトランジスタＭ２およびトランジスタＭ３は、１つの島状の金属酸化物５３１を両者が共用している。言い換えると、１つの島状の金属酸化物５３１の一部がトランジスタＭ２のチャネル形成領域として機能し、他の一部がトランジスタＭ３のチャネル形成領域として機能する。また、トランジスタＭ２のソースとトランジスタＭ３のドレイン、もしくは、トランジスタＭ２のドレインとトランジスタＭ３のソースが共用される。よって、トランジスタＭ２とトランジスタＭ３をそれぞれ独立して設ける場合よりも、トランジスタの占有面積が少ない。
また、図２９および図３０（Ａ）に示すメモリセルＭＣは、絶縁体５８１の上に絶縁体２８７が設けられ、絶縁体２８７に導電体１６１が埋め込まれている。また、絶縁体２８７および導電体１６１の上に、記憶層４００［ｋ＋１］の絶縁体５１４が設けられている。
記憶層４００［ｋ］の導電体１６１の一部と、記憶層４００［ｋ＋１］の導電体２１５の一部とが、絶縁体５１４を介して重畳している領域が、容量Ｃとして機能する。すなわち、記憶層４００［ｋ］の導電体１６１が容量Ｃの一方の端子として機能し、記憶層４００［ｋ＋１］の絶縁体５１４が容量Ｃの誘電体として機能し、記憶層４００［ｋ＋１］の導電体２１５が容量Ｃの他方の端子として機能する。また、トランジスタＭ１のソースまたはドレインの一方は、コンタクトプラグを介して導電体１６１と電気的に接続され、トランジスタＭ２のゲートは、他のコンタクトプラグを介して導電体１６１と電気的に接続される。導電体１６１は、電荷保持ノードＦＮとして機能する。導電体２１５は、配線ＰＬと電気的に接続される。
また、トランジスタＭ１のソースまたはドレインの他方は、ビット線ＷＢＬと電気的に接続される。トランジスタＭ１のゲートは、ワード線ＷＷＬと電気的に接続される。トランジスタＭ２のソースまたはドレインの一方は、金属酸化物５３１を共用することで、トランジスタＭ３のソースまたはドレインの一方と電気的に接続される。トランジスタＭ２のソースまたはドレインの他方は、ソース線ＳＬ（図３０（Ａ）に図示せず）と電気的に接続される。トランジスタＭ３のソースまたはドレインの他方は、ビット線ＲＢＬと電気的に接続される。トランジスタＭ３のゲートは、ワード線ＲＷＬと電気的に接続される。
本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、チャネル形成領域に酸化物半導体を含むトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを含むトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
〔ＯＳトランジスタ〕
ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ－３以下、好ましくは１×１０１７ｃｍ－３未満、より好ましくは１×１０１６ｃｍ－３未満、さらに好ましくは１×１０１３ｃｍ－３未満、さらに好ましくは１×１０１０ｃｍ－３未満であり、かつ、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを、高純度真性または実質的に高純度真性という。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、例えば水素または窒素などが挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物といえる。
また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物または酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、ＯＳトランジスタは、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。これによって、ＯＳトランジスタは、チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨは、できる限り低減されていることが好ましい。
また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、例えば、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、および漏れ電流の増大などがある。ここで、Ｓ値とは、サブスレッショルド領域において、ドレイン電圧が一定で、ドレイン電流を１桁変化させる際の、ゲート電圧の変化量をいう。
また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較して、ソース領域－チャネル形成領域間の特性長、およびドレイン領域－チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
チャネル形成領域がｉ型または実質的にｉ型となるまで酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタでは、Ｃｏｎｄｕｃｔｉｏｎ－Ｂａｎｄ－Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域と、の間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ－型の領域となり、ソース領域およびドレイン領域のそれぞれがｎ＋型の領域となる、ｎ＋／ｎ－／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ－ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ－／ｎ＋の蓄積型ｎｏｎ－ｊｕｎｃｔｉｏｎトランジスタ構造、と捉えることもできる。
ＯＳトランジスタは、上記の構造とすることで、微細化または高集積化しても、良好な電気特性を有することができる。例えば、ＯＳトランジスタは、ゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、かつ、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較して、チャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さい、かつ、チャネル長の短いトランジスタの作製が可能である、といった優れた効果を有する。
本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。
〔電子部品〕
図３１（Ａ）は、電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図である。図３１（Ａ）に示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図３１（Ａ）は、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は、電極パッド７１３と電気的に接続されている。電極パッド７１３は、ワイヤ７１４によって、半導体装置７１０と電気的に接続されている。電子部品７００は、例えば、プリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれの電子部品がプリント基板７０２上で電気的に接続されることで、実装基板７０４が完成する。
また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）などの貫通電極技術、および、Ｃｕ－Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリと、のインターフェース部分の動作を高速にすることが可能となる。
また、オンチップメモリの構成とすることで、例えばＴＳＶなどの貫通電極を用いる技術と比較し、例えば接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
また、記憶層７１６が有する複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、およびメモリのアクセスレイテンシの、いずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量である。また、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
すなわち、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能である、といった優れた効果を有する。
なお、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン、シリコンカーバイド、またはガリウムナイトライドなどが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
図３１（Ｂ）は、電子部品７３０の斜視図である。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の半導体装置７１０が設けられている。
電子部品７３０において、半導体装置７１０は、例えば、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いることができる。また、半導体装置７３５は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、またはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などの集積回路（半導体装置）として用いることができる。
パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、または樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、当該複数の配線のそれぞれを介して、端子ピッチの異なる複数の集積回路のそれぞれを電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路と、パッケージ基板７３２に設けられた電極と、を電気的に接続する機能を有する。これらのことから、インターポーザ７３１を、「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１は、貫通電極を設けることで、当該貫通電極を用いて、集積回路と、パッケージ基板７３２と、を電気的に接続する場合もある。また、インターポーザ７３１は、シリコンインターポーザを用いる場合、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることもできる。
インターポーザ７３１は、シリコンインターポーザを用いることが好ましい。シリコンインターポーザは、能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。また、シリコンインターポーザは、配線形成を半導体プロセスで行うことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭは、広いメモリバンド幅を実現するために、多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザは、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザは、シリコンインターポーザを用いることが好ましい。
また、例えば、シリコンインターポーザを用いた、ＳｉＰまたはＭＣＭなどは、集積回路とインターポーザとの間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは、表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザとの間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）は、シリコンインターポーザを用いることが好ましい。
一方で、例えば、シリコンインターポーザ、およびＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、例えば、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
電子部品７３０を実装した基板は、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合、インターポーザ７３１上に設ける集積回路は、高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０は、半導体装置７１０と半導体装置７３５との高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２は、底部に電極７３３を設けてもよい。図３１（Ｂ）は、電極７３３を半田ボールで形成する例を示している。電子部品７３０は、パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。なお、電極７３３は、導電性のピンで形成してもよい。電子部品７３０は、パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡまたはＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
〔電子機器〕
図３２（Ａ）は、電子機器６５００の斜視図である。図３２（Ａ）に示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、例えば、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、および制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、例えば、表示部６５０２、または制御装置６５０９などに適用することができる。本発明の一態様の半導体装置を、制御装置６５０９に用いることで、消費電力を低減させることができるため好適である。
図３２（Ｂ）は、電子機器６６００の斜視図である。図３２（Ｂ）に示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、例えば、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、および制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、例えば、制御装置６５０９、または制御装置６６１６などに適用することができる。本発明の一態様の半導体装置を、制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
〔大型計算機〕
図３２（Ｃ）は、大型計算機５６００の斜視図である。図３２（Ｃ）に示す大型計算機５６００には、ラック５６１０に、ラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
図３２（Ｄ）は、計算機５６２０の構成例を説明する斜視図である。図３２（Ｄ）において、計算機５６２０は、マザーボード５６３０を有する。マザーボード５６３０は、複数のスロット５６３１と、複数の接続端子（図示しない。）と、を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、および接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図３２（Ｅ）に示すＰＣカード５６２１は、例えば、ＣＰＵ、ＧＰＵ、および記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図３２（Ｅ）には、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）などが挙げられる。
接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれは、例えば、ＰＣカード５６２１に対して、例えば、電力供給、または信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、またはＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれから映像信号を出力する場合、それぞれの規格としては、例えば、ＨＤＭＩ（登録商標）（Ｈｉｇｈ－Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２とを電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、またはＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、上述した電子部品７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２とを電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、上述した電子部品７００を用いることができる。
大型計算機５６００は、並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習および推論に必要な大規模の計算を行うことができる。
〔宇宙用機器〕
本発明の一態様の半導体装置は、例えば、情報を処理し、かつ記憶する機器などの宇宙用機器に好適に用いることができる。
本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり、当該ＯＳトランジスタは、放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
図３３は、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３３は、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、および成層圏を含んでもよい。
また、図３３には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、かつ宇宙空間においても高い信頼性を有するため好適である。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線は、例えば、Ｘ線もしくはガンマ線に代表される電磁波（電磁放射線）、または、例えば、アルファ線、ベータ線、中性子線、陽子線、重イオン線、もしくは中間子線などに代表される粒子放射線、が挙げられる。
ソーラーパネル６８０２は、太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えば、ソーラーパネル６８０２に太陽光が照射されない状況、またはソーラーパネル６８０２に照射される太陽光の光量が少ない状況では、ソーラーパネル６８０２は、生成される電力が少なくなる。よって、人工衛星６８００は、動作するために必要な電力が生成されない可能性がある。ソーラーパネル６８０２で生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００は、二次電池６８０５を設けるとよい。なお、ソーラーパネル６８０２は、太陽電池モジュールと呼ばれる場合がある。
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信される。また、例えば、地上に設けられた受信機、または他の人工衛星は、当該信号を受信することができる。例えば、受信機は、人工衛星６８００が送信した信号を受信することにより、当該受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７は、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり、ＯＳトランジスタは、放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
すなわち、ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線耐性が高い、といった優れた効果を有する。
また、人工衛星６８００は、センサを有する構成とすることができる。例えば、人工衛星６８００は、可視光センサを有する構成とすることにより、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。また、人工衛星６８００は、熱赤外センサを有する構成とすることにより、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば、地球観測衛星としての機能を有することができる。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、または宇宙探査機などの宇宙用機器に好適に用いることができる。
〔データセンター〕
本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、例えば、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、例えば、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、または、データの保持に要する冷却設備の確保、などが必要となる。そのため、例えば、データセンターの建屋の大型化が必要となる。
データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、および、データを保持する半導体装置の小型化、を図ることができる。そのため、例えば、ストレージシステムの小型化、データを保持するための電源の小型化、および、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱による、その回路自体、周辺回路、および周辺モジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よって、データセンターの信頼性を高めることができる。
図３４にデータセンターに適用可能なストレージシステムを示す。図３４に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。また、ホスト７００１とストレージ７００３とが、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている。
ホスト７００１は、ストレージ７００３に記憶されているデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
ストレージ７００３は、フラッシュメモリを用いることで、データへのアクセススピード、つまりデータの書き込みまたは読み出しに要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの書き込みまたは読み出しに要する時間を短くしている。
上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、当該キャッシュメモリのリフレッシュする頻度を減らし、かつ、当該キャッシュメモリの消費電力を小さくすることができる。また、メモリセルアレイが積層された構成とすることで、当該キャッシュメモリの小型化が可能である。
なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力の低減を図ることができる。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため、地球温暖化対策としても有効である。
本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
本明細書等において、ＸとＹとが接続されている、と記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係、に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ＸおよびＹは、それぞれ、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、または層など）であるとする。
ＸとＹとが電気的に接続されているとは、ＸとＹとの間で、何らかの電気的作用を有する対象物が存在するとき、ＸとＹとの電気信号の授受を可能とするものをいう。ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、または負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路、またはＮＯＲ回路など）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路、またはガンマ補正回路など）、電位レベル変換回路（例えば、電源回路（例えば、昇圧回路、または降圧回路など）、または信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅もしくは電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、またはバッファ回路など）、信号生成回路、記憶回路、または制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（本明細書等では、第１の端子および第２の端子の一方と呼称する場合がある）とドレイン（本明細書等では、第１の端子および第２の端子の他方と呼称する場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソースはＸと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、ＸおよびＹは、それぞれ、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、または層など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば、配線の一部が電極としても機能する場合、一の導電膜が、配線および電極の、両方の構成要素の機能を併せ持っている。したがって、本明細書等における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、または配線などを用いることができる。そのため、本明細書等において、「抵抗素子」は、例えば、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、またはコイルなどを含むものとする。そのため、「抵抗素子」という用語は、例えば、「抵抗」、「負荷」、または「抵抗値を有する領域」などの用語に言い換えることができるものとする。逆に、「抵抗」、「負荷」、または「抵抗値を有する領域」という用語は、例えば、「抵抗素子」などの用語に言い換えることができるものとする。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、さらに好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、配線を抵抗素子として用いる場合、当該抵抗素子は、当該配線の長さによって抵抗値を決める場合がある。または、抵抗素子は、配線として用いる導電体とは異なる抵抗率を有する導電体を用いる場合がある。または、半導体を抵抗素子として用いる場合、当該抵抗素子は、当該半導体に不純物をドーピングすることで抵抗値を決める場合がある。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、またはトランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけに限らない。「容量素子」は、例えば、配線と配線との間に生じる寄生容量、または、トランジスタのソースまたはドレインの一方とゲートとの間に生じるゲート容量、などを含むものとする。また、例えば、「容量素子」、「寄生容量」、または「ゲート容量」などという用語は、例えば、「容量」などの用語に言い換えることができるものとする。逆に、「容量」という用語は、例えば、「容量素子」、「寄生容量」、または「ゲート容量」などの用語に言い換えることができるものとする。また、「容量」の「一対の電極」という用語は、例えば、「一対の導電体」、「一対の導電領域」、または「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート（ゲート端子、ゲート領域、またはゲート電極ともいう）、ソース（ソース端子、ソース領域、またはソース電極ともいう）、およびドレイン（ドレイン端子、ドレイン領域、またはドレイン電極ともいう）と呼ばれる３つの端子を有する。また、トランジスタは、ドレインとソースとの間にチャネルが形成される領域（チャネル形成領域ともいう）を有する。トランジスタは、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、チャネル形成領域は、電流が主として流れる領域である。ゲートは、ソースとドレインとの間の、チャネル形成領域に流れる電流量を制御する制御端子である。ソースまたはドレインとして機能する２つの端子は、トランジスタの入出力端子である。
なお、２つの入出力端子は、トランジスタの導電型（ｎチャネル型またはｐチャネル型）およびトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。また、例えば、回路動作において電流の方向が変化する場合などにおいて、ソースとしての機能とドレインとしての機能とが入れ替わることがある。このため、本明細書等においては、「ソース」と「ドレイン」の用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、または「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。
なお、トランジスタは、構造によって、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲートまたはバックゲートの一方を第１ゲートと呼称し、トランジスタのゲートまたはバックゲートの他方を第２ゲートと呼称することがある。さらに、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合、本明細書等においては、それぞれのゲートを、例えば、第１ゲート、第２ゲート、または第３ゲートなどと呼称することがある。
なお、本明細書等において、トランジスタは、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造のトランジスタは、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造のトランジスタは、オフ電流の低減、およびトランジスタの耐圧向上（信頼性の向上）を図ることができる。また、マルチゲート構造のトランジスタは、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を持つトランジスタは、理想的な電流源回路、または非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、傾きがフラットである電圧・電流特性を持つトランジスタは、例えば、特性のよい差動回路、またはカレントミラー回路などを実現することができる。
また、本明細書等において、回路図上で、単一の回路素子が図示されている場合、当該回路素子は、複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合、当該抵抗は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合、当該容量は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合、当該トランジスタは、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合、当該スイッチは、２個以上のトランジスタを有し、かつ、２個以上のトランジスタが直列または並列に電気的に接続され、かつ、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
また、本明細書等において、「ノード」は、例えば、回路構成、またはデバイス構造などに応じて、例えば、「端子」、「配線」、「電極」、「導電層」、「導電体」、または「不純物領域」などと言い換えることが可能である。また、例えば、「端子」、または「配線」などは、「ノード」と言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことである。例えば、基準となる電位をグラウンド電位（接地電位）とすると、「電圧」は、「電位」に言い換えることができる。なお、グラウンド電位は、必ずしも０Ｖを意味するとは限らない。また、電位は、相対的なものである。すなわち、基準となる電位が変わることによって、例えば、配線に与えられる電位、例えば回路などに印加される電位、または、例えば回路などから出力される電位なども、変化する。
また、本明細書等において、「高レベル電位（「ハイレベル電位」、「Ｈ電位」、または「Ｈ」ともいう）」または「低レベル電位（「ローレベル電位」、「Ｌ電位」、または「Ｌ」ともいう）」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
また、本明細書等において、「電流」とは、電荷の移動現象（電気伝導）のことである。例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、例えば、電子、正孔、アニオン、カチオン、または錯イオンなどが挙げられる。なお、キャリアは、電流の流れる系（例えば、半導体、金属、電解液、または真空中など）によって異なる。また、例えば配線などにおける「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（または電流の向き）について断りがない場合、例えば「素子Ａから素子Ｂに電流が流れる」などの記載は、例えば「素子Ｂから素子Ａに電流が流れる」などに言い換えることができるものとする。また、例えば「素子Ａに電流が入力される」などの記載は、「素子Ａから電流が出力される」などに言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、または「第３」という序数詞は、構成要素の混同を避けるために付したものである。したがって、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態あるいは特許請求の範囲等において、「第２」に言及された構成要素とされることもありうる。また、例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態あるいは特許請求の範囲等において、省略されることもありうる。
また、本明細書等において、例えば、「上に」、「下に」、「上方に」、または「下方に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、本明細書等で説明した配置を示す語句は、それに限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。また、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを９０度回転することによって、「導電体の左面（もしくは右面）に位置する絶縁体」と言い換えることができる。
また、「上」または「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現は、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、マトリクス状に配置された構成要素、およびその位置関係を説明するために、例えば、「行」または「列」などの語句を使用する場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、本明細書等で説明した、例えば、「行」または「列」などの語句は、それに限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる。
また、本明細書等において、例えば、「重なる」などの用語は、例えば構成要素の積層順などの状態を限定するものではない。例えば、「絶縁層Ａに重なる電極Ｂ」の表現は、絶縁層Ａの上に電極Ｂが形成されている状態に限らない。「絶縁層Ａに重なる電極Ｂ」の表現は、例えば、絶縁層Ａの下に電極Ｂが形成されている状態、または、絶縁層Ａの右側（もしくは左側）に電極Ｂが形成されている状態、などを除外しない。
また、本明細書等において、「隣接」または「近接」の用語は、構成要素が直接接していることを限定するものではない。例えば、「絶縁層Ａに隣接する電極Ｂ」の表現は、絶縁層Ａと電極Ｂとが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、例えば、「膜」または「層」などの語句は、状況に応じて、互いに入れ換えることが可能な場合がある。例えば、「導電層」という用語は、「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語は、「絶縁層」という用語に変更することが可能な場合がある。また、例えば、「膜」または「層」などの語句は、それらの語句を使わずに、状況に応じて、別の用語に入れ換えることが可能な場合がある。例えば、「導電層」または「導電膜」という用語は、「導電体」という用語に変更することが可能な場合がある。また、「導電体」という用語は、「導電層」または「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁層」または「絶縁膜」という用語は、「絶縁体」という用語に変更することが可能な場合がある。また、「絶縁体」という用語は、「絶縁層」または「絶縁膜」という用語に変更することが可能な場合がある。
また、本明細書等において、例えば、「電極」、「配線」、または「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は、「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、例えば、複数の「電極」または「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は、「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。さらに、「端子」の用語は、例えば、複数の「電極」、「配線」、または「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は、「配線」または「端子」の一部とすることができる。また、例えば、「端子」は、「配線」または「電極」の一部とすることができる。また、例えば、「電極」、「配線」、または「端子」などの用語は、例えば、「領域」などの用語に置き換える場合がある。
また、本明細書等において、例えば、「配線」、「信号線」、または「電源線」などの用語は、状況に応じて、互いに入れ換えることが可能な場合がある。例えば、「配線」という用語は、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語は、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号線」または「電源線」などの用語は、「配線」という用語に変更することが可能な場合がある。また、例えば、「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語は、状況に応じて、例えば、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
また、本明細書等において、「スイッチ」とは、複数の端子を備え、かつ、当該端子間の導通または非導通を切り換える（選択する）機能を備える。例えば、スイッチが２つの端子を備え、かつ、両端子間が導通している場合、当該スイッチは、「導通状態である」または「オン状態である」という。また、両端子間が非導通である場合、当該スイッチは、「非導通状態である」または「オフ状態である」という。なお、当該スイッチは、導通状態もしくは非導通状態の一方の状態に切り換えること、または、導通状態もしくは非導通状態の一方の状態を維持することを、「導通状態を制御する」という場合がある。
つまり、スイッチとは、電流を流すか流さないかを制御する機能を備えるものをいう。または、スイッチとは、電流を流す経路を選択して切り換える機能を備えるものをいう。スイッチとして、例えば、電気的なスイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
なお、スイッチの種類として、通常は非導通状態で、導通状態を制御することで導通状態となるスイッチがあり、このようなスイッチは、「Ａ接点」という場合がある。また、スイッチの種類として、通常は導通状態で、導通状態を制御することで非導通状態となるスイッチがあり、このようなスイッチは、「Ｂ接点」という場合がある。
電気的なスイッチの一例としては、例えば、トランジスタ（例えば、バイポーラトランジスタ、またはＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、またはダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。なお、トランジスタを単なるスイッチとして動作させる場合、トランジスタの極性（導電型）は、特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を備え、かつ、その電極が動くことによって、導通状態または非導通状態を選択する。
本明細書等において、トランジスタの「チャネル長」とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域におけるソースとドレインとの間の距離、または、チャネルが形成される領域におけるソースとドレインとの間の距離、をいう。
また、本明細書等において、トランジスタの「チャネル幅」とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域におけるソースとドレインとが向かい合っている部分の長さ、または、チャネルが形成される領域におけるソースとドレインとが向かい合っている部分の長さ、をいう。
本明細書等において、例えば、「基板」、「ウエハ」、または「ダイ」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「基板」、「ウエハ」、または「ダイ」などの用語は、状況に応じて、互いに入れ換えることが可能な場合がある。
本明細書等において、「平行」とは、２つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、２つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、２つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、２つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書等において、「高さが一致または概略一致」とは、断面視において、基準となる面（例えば、基板表面などの平坦な面）からの高さが等しいことをいう。例えば、半導体装置の製造プロセスにおいて、平坦化処理を行うことで、単層または複数の層の表面が露出する場合がある。この場合、平坦化処理の被処理面は、基準となる面からの高さが等しくなる。ただし、当該被処理面は、平坦化処理の際の、処理装置、処理方法、または被処理面の材料によって、複数の層の高さが厳密には等しくならない場合がある。本明細書等において、この場合も、「高さが一致または概略一致」という。例えば、基準面に対して、高さが異なる２つの層（ここでは第１の層と、第２の層とする）を有する場合、第１の層の上面の高さと、第２の層の上面の高さと、の差が、２０ｎｍ以下である場合も、「高さが一致または概略一致」という。
なお、本明細書等において、「端部が一致または概略一致」とは、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、半導体装置の製造プロセスにおいて、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、または、上層の輪郭が下層の輪郭より外側に位置することもある。本明細書等において、この場合も、「端部が一致または概略一致」という。
なお、本明細書等において、例えば、計数値および計量値に関して、または、計数値もしくは計量値に換算可能な、物、方法、および事象などに関して、例えば、「同一」、「同じ」、「等しい」、または「均一」（これらの同意語を含む）などと言う場合、これらは、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は、不純物である。半導体は、不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、または、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、当該半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、または酸化物半導体の主成分以外の遷移金属などがある。特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、または窒素などがある。酸化物半導体は、例えば、不純物の混入によって、当該酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）が形成される場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、例えば、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、または酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物は、酸化物半導体と呼称する場合がある。つまり、増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得るものとして、金属酸化物を用いた場合、当該金属酸化物は、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、「ＯＳトランジスタ」の記載は、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物は、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書に係る図面等において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。本明細書等において、「Ｘ方向」は、Ｘ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」および「Ｚ方向」についても、同様である。また、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
１００ 半導体装置
１０１ 状態制御部
１０２ ＣＰＵコア
１０３ レジスタ部
１０４ 演算部
１０５ レジスタバンク
１０６ 汎用レジスタ
１１０ レジスタ
１１０Ａ 半導体装置
１２０ スキャンフリップフロップ
１２１ セレクタ
１２２ フリップフロップ
１２３ トランジスタ
１３０Ａ データ保持回路
１３１ メモリ回路
１７１ 基板
１７３ 電極
１７４ 電極
１７５ プラグ
１８０ ダイ
ＢＫ 信号
ＲＥ 信号
ＳＥ 信号
ＣＬＫ 信号
Ｄ 端子
ＳＤ 端子
Ｑ 端子
Ｄｆ 入力端子
Ｑｆ 出力端子
ＳＤ＿ＩＮ 端子
Ｓ１０１ ステップ
Ｓ１０３ ステップ
Ｓ１０４ ステップ
Ｓ１０５ ステップ
Ｓ１０６ ステップ
Ｓ１０７ ステップ
Ｓ１０８ ステップ
Ｓ１０９ ステップ
Ｓ１１０ ステップ
Ｓ１２１ ステップ
Ｓ１２２ ステップ
Ｓ１２３ ステップ
Ｓ１２４ ステップ
Ｓ１２５ ステップ
Ｓ１３１ ステップ
Ｓ１５１２ ステップ
Ｓ１５１３ ステップ
Ｓ１５２２ ステップ
Ｓ１５２３ ステップ
Ｓ１５３２ ステップ
Ｓ１５３３ ステップ
Ｓ１６１ ステップ
Ｓ１７１１ ステップ
Ｓ１７１２ ステップ
Ｓ１７２１ ステップ
Ｓ１７２２ ステップ
Ｓ１７３１ ステップ
Ｓ１７３２ ステップ
Ｓ１８１ ステップ
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
１１０Ａａ 半導体装置
１３０Ａａ データ保持回路
１３１ａ メモリ回路
１３ａ インバータ
１３ｂ インバータ
１３２ クロックドインバータ
１３３ インバータ
１３４ クロックドインバータ
１３５ インバータ
ＳＮ ノード
Ｔ１１ 期間
Ｔ１２ 期間
Ｔ１３ 期間
Ｔ１４ 期間
Ｔ１５ 期間
Ｔ１６ 期間
Ｔ１７ 期間
Ｔ１８ 期間
Ｄ１ データ
Ｄ２ データ
Ｄ３ データ
Ｄ４ データ
Ｄ５ データ
Ｄ６ データ
Ｄ７ データ
１１０Ａｂ 半導体装置
１２４ インバータ
１２５ プリチャージ回路
１２６ センスアンプ
１３０Ａｂ データ保持回路
１３１ｂ メモリ回路
１３６ トランジスタ
１３７ トランジスタ
１３８ トランジスタ
１３９ トランジスタ
ＰＣ＿ＥＮ 信号
ＱＢ 端子
ＢＬｂ ノード
ＢＬＢｂ ノード
１１０Ｂ 半導体装置
１３０Ｂ データ保持回路
１８２ 層
ＭＳ１ トランジスタ
ＭＳ２ トランジスタ
ＳＷ 信号
Ｓ２０２ ステップ
Ｓ２０５ ステップ
Ｓ２０７ ステップ
Ｓ２０９ ステップ
Ｓ２４１ ステップ
Ｓ２４２ ステップ
Ｓ２４３ ステップ
Ｓ２４４ ステップ
Ｓ２４５ ステップ
Ｓ２４６ ステップ
Ｓ２５１１ ステップ
Ｓ２５２１ ステップ
Ｓ２５３１ ステップ
１１０Ｂａ 半導体装置
１３０Ｂａ データ保持回路
３１１ 基板
５００ トランジスタ
５５０ トランジスタ
７１０ 半導体装置
７３３ 電極
７３５ 半導体装置
５６２６ 半導体装置
５６２７ 半導体装置
５６２８ 半導体装置

Claims (4)

  1. フリップフロップと、第１メモリ回路と、第２メモリ回路と、を備え、
    前記フリップフロップは、基板に形成され、
    前記第１メモリ回路は、前記基板の上の第１ダイに形成され、
    前記第２メモリ回路は、前記第１ダイの上の第２ダイに形成され、
    前記フリップフロップは、前記第１メモリ回路と、前記第２メモリ回路と、のそれぞれに電気的に接続され、
    前記フリップフロップは、実行中のタスクに対応する第１データを保持する機能を有し、
    前記第１メモリ回路は、タスクの切り替えに伴って、前記第１データを保持する機能を有し、
    前記第２メモリ回路は、前記タスクの切り替えに伴って、前記第１メモリ回路に第２データが保持されている場合、前記第１データを保持する機能を有する、
    半導体装置。
  2. 請求項１において、
    前記基板は、第１電極を備え、
    前記第１ダイは、前記第１ダイの一方の面側に形成された第２電極と、前記第１ダイの他方の面側に形成された第３電極と、を備え、
    前記第２ダイは、第４電極を備え、
    前記第１電極は、前記第２電極と接合され、
    前記第３電極は、前記第４電極と接合される、
    半導体装置。
  3. 請求項１または請求項２において、
    前記第１ダイは、第１トランジスタを備え、
    前記第２ダイは、第２トランジスタを備え、
    前記第１トランジスタは、前記第１メモリ回路および前記第２メモリ回路のそれぞれにデータが保持されていない場合、前記フリップフロップと、前記第１メモリ回路と、の間を非導通状態にする機能を有し、
    前記第２トランジスタは、前記第２メモリ回路にデータが保持されていない場合、前記フリップフロップと、前記第２メモリ回路と、の間を非導通状態にする機能を有する、
    半導体装置。
  4. 請求項３において、
    前記第１トランジスタおよび前記第２トランジスタは、チャネル形成領域に酸化物半導体を含むトランジスタである、
    半導体装置。
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