WO2023209484A1 - 半導体装置 - Google Patents

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WO2023209484A1
WO2023209484A1 PCT/IB2023/053816 IB2023053816W WO2023209484A1 WO 2023209484 A1 WO2023209484 A1 WO 2023209484A1 IB 2023053816 W IB2023053816 W IB 2023053816W WO 2023209484 A1 WO2023209484 A1 WO 2023209484A1
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WO
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conductor
insulator
transistor
oxide
memory cell
Prior art date
Application number
PCT/IB2023/053816
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English (en)
French (fr)
Inventor
大貫達也
國武寛司
中島基
Original Assignee
株式会社半導体エネルギー研究所
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Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • One embodiment of the present invention relates to a semiconductor device, a memory device, and an electronic device. Further, one embodiment of the present invention relates to a method for manufacturing a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices (for example, touch sensors), input/output devices (for example, touch panels), An example of such a driving method or a manufacturing method thereof can be mentioned.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • Semiconductor elements such as transistors, semiconductor circuits, arithmetic devices, and storage devices are one form of semiconductor devices.
  • Display devices liquid crystal display devices, light emitting display devices, etc.
  • projection devices lighting devices, electro-optical devices, power storage devices, storage devices, semiconductor circuits, imaging devices, electronic equipment, and the like may be said to include semiconductor devices.
  • LSI Large Scale Integration
  • CPU Central Processing Unit
  • memory storage device
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • flash memory flash memory
  • Patent Document 1 and Non-Patent Document 1 disclose memory cells formed by stacking transistors.
  • Non-Patent Document 2 and Non-Patent Document 3 disclose a vertically structured transistor having a metal oxide in a region where a channel is formed (also referred to as a channel formation region).
  • An object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated.
  • An object of one embodiment of the present invention is to provide a semiconductor device that operates at high speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with good electrical characteristics.
  • An object of one embodiment of the present invention is to provide a semiconductor device with less variation in the electrical characteristics of transistors.
  • An object of one embodiment of the present invention is to provide a highly reliable semiconductor device.
  • An object of one embodiment of the present invention is to provide a semiconductor device with a large on-state current.
  • An object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • An object of one aspect of the present invention is to provide a storage device with a large storage capacity.
  • An object of one aspect of the present invention is to provide a storage device that occupies a small area.
  • An object of one embodiment of the present invention is to provide a highly reliable storage device.
  • An object of one embodiment of the present invention is to provide a storage device with low power consumption.
  • An object of one aspect of the present invention is to provide a novel storage device.
  • One embodiment of the present invention includes a first conductor, a first insulator on the first conductor, a second conductor on the first insulator, and a second conductor on the second conductor.
  • the second insulator, the fourth conductor, and the third insulator are provided with a first opening that reaches the third conductor.
  • the fourth insulator has a region in contact with the side surface of the fourth conductor in the first opening.
  • the first oxide includes a region facing the fourth conductor via the fourth insulator, a region in contact with at least a portion of the upper surface of the third conductor, and at least a lower surface of the fifth conductor. It has an area that touches some parts.
  • the first insulator, the second conductor, the second insulator, and the third insulator are provided with second openings that reach the first conductor.
  • the fifth insulator has a region in contact with the side surface of the second conductor in the second opening.
  • the second oxide includes a region facing the second conductor via the fifth insulator, a region in contact with at least a portion of the upper surface of the first conductor, and at least a lower surface of the fifth conductor. It has an area that touches some parts.
  • the direction in which the fourth conductor extends is preferably parallel to the direction in which the first conductor extends.
  • the diameter of the second opening is larger than the diameter of the first opening in plan view.
  • the side wall of the first opening and the side wall of the second opening each have a tapered shape.
  • One embodiment of the present invention includes a first insulator, a first conductor and a second conductor on the first insulator, a first insulator, a first conductor, and a second conductor on the first insulator.
  • a second insulator on the conductor a third conductor on the second insulator, a fourth conductor on the third conductor, a second insulator, a third conductor.
  • the semiconductor device includes an upper sixth conductor, a first oxide, a second oxide, a fifth insulator, and a sixth insulator.
  • the first conductor has a region that overlaps with the third conductor via the second insulator.
  • the third insulator, the fifth conductor, and the fourth insulator are provided with a first opening that reaches the fourth conductor.
  • the fifth insulator has a region in contact with the side surface of the fifth conductor in the first opening.
  • the first oxide is arranged in a region facing the fifth conductor via the fifth insulator, a region in contact with at least a portion of the upper surface of the fourth conductor, and at least a lower surface of the sixth conductor. It has an area that touches some parts.
  • the second insulator, the third conductor, the third insulator, and the fourth insulator are provided with second openings that reach the second conductor.
  • the sixth insulator has a region in contact with the side surface of the third conductor in the second opening.
  • the second oxide includes a region facing the third conductor via the sixth insulator, a region in contact with at least a portion of the upper surface of the second conductor, and at least a lower surface of the sixth conductor. It has an area that touches some parts.
  • the direction in which the first conductor extends is parallel to the direction in which the second conductor extends
  • the direction in which the fifth conductor extends is parallel to the direction in which the second conductor extends.
  • it is parallel to the extending direction.
  • the first conductor is preferably provided in the same layer as the second conductor.
  • One embodiment of the present invention includes a first insulator, a first conductor and a second conductor on the first insulator, a first insulator, a first conductor, and a second conductor on the first insulator.
  • a second insulator on the conductor a third conductor on the second insulator, a fourth conductor on the third conductor, a second insulator, a third conductor.
  • a semiconductor device having the above sixth conductor, seventh conductor, first oxide, second oxide, fifth insulator, and sixth insulator. .
  • the first conductor has a region that overlaps with the third conductor via the second insulator.
  • the third insulator, the fifth conductor, and the fourth insulator are provided with a first opening that reaches the fourth conductor.
  • the fifth insulator has a region in contact with the side surface of the fifth conductor in the first opening.
  • the first oxide is arranged in a region facing the fifth conductor via the fifth insulator, a region in contact with at least a portion of the upper surface of the fourth conductor, and at least a lower surface of the sixth conductor. It has an area that touches some parts.
  • the second insulator, the third conductor, the third insulator, and the fourth insulator are provided with second openings that reach the second conductor.
  • the sixth insulator has a region in contact with the side surface of the third conductor in the second opening.
  • the second oxide is arranged in a region facing the third conductor via the sixth insulator, a region in contact with at least a portion of the upper surface of the second conductor, and at least a lower surface of the seventh conductor. It has an area that touches some parts.
  • the direction in which the first conductor extends is parallel to the direction in which the second conductor extends
  • the direction in which the fifth conductor extends is parallel to the direction in which the second conductor extends.
  • the direction in which the sixth conductor extends is preferably parallel to the direction in which the seventh conductor extends.
  • the first conductor is provided in the same layer as the second conductor, and the sixth conductor is provided in the same layer as the seventh conductor.
  • the metal oxide has two or three selected from indium, element M, and zinc, and element M is selected from aluminum, gallium, yttrium, and tin.
  • element M is selected from aluminum, gallium, yttrium, and tin.
  • one or more types are used.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device that operates at high speed can be provided.
  • a semiconductor device having good electrical characteristics can be provided.
  • a semiconductor device with less variation in electric characteristics of transistors can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with a large on-state current can be provided.
  • a semiconductor device with low power consumption can be provided.
  • a novel semiconductor device can be provided.
  • a storage device with a large storage capacity can be provided.
  • a storage device that occupies a small area can be provided.
  • a highly reliable storage device can be provided.
  • a storage device with low power consumption can be provided.
  • a novel storage device can be provided.
  • FIG. 1A is a perspective view showing a configuration example of a semiconductor device.
  • FIG. 1B is a top view showing a configuration example of a semiconductor device.
  • FIG. 2A is a top view showing a configuration example of a semiconductor device.
  • 2B to 2D are cross-sectional views showing an example of the configuration of a semiconductor device.
  • FIG. 2E is a circuit diagram for explaining the configuration of the semiconductor device.
  • FIG. 3A is a top view showing a configuration example of a semiconductor device.
  • 3B to 3D are cross-sectional views showing an example of the configuration of a semiconductor device.
  • FIG. 4A is a top view showing a configuration example of a semiconductor device. 4B to 4D are cross-sectional views showing an example of the configuration of a semiconductor device.
  • FIG. 1A is a perspective view showing a configuration example of a semiconductor device.
  • FIG. 1B is a top view showing a configuration example of a semiconductor device.
  • FIG. 2A is a
  • FIG. 5A is a top view showing a configuration example of a semiconductor device.
  • 5B to 5D are cross-sectional views showing an example of the configuration of a semiconductor device.
  • FIG. 6A is a top view showing a configuration example of a semiconductor device.
  • 6B to 6D are cross-sectional views showing an example of the structure of a semiconductor device.
  • FIG. 7A is a top view showing a configuration example of a semiconductor device.
  • 7B to 7D are cross-sectional views showing an example of the configuration of a semiconductor device.
  • 8A and 8B are top views showing a configuration example of a semiconductor device.
  • FIG. 9A is a top view showing a configuration example of a semiconductor device.
  • 9B to 9D are cross-sectional views showing an example of the configuration of a semiconductor device.
  • FIG. 9E is a circuit diagram for explaining the configuration of the semiconductor device.
  • FIG. 10A is a top view showing a configuration example of a semiconductor device.
  • 10B to 10D are cross-sectional views showing an example of the configuration of a semiconductor device.
  • FIG. 10E is a circuit diagram for explaining the configuration of the semiconductor device.
  • FIG. 11A is a top view showing a configuration example of a semiconductor device.
  • FIGS. 11B to 11D are cross-sectional views showing configuration examples of semiconductor devices.
  • FIG. 12A is a top view showing a configuration example of a semiconductor device.
  • 12B to 12D are cross-sectional views showing an example of the configuration of a semiconductor device.
  • FIG. 12E is a circuit diagram for explaining the configuration of the semiconductor device.
  • FIG. 10A is a top view showing a configuration example of a semiconductor device.
  • 10B to 10D are cross-sectional views showing an example of the configuration of a semiconductor device.
  • FIG. 10E is a circuit
  • 13A is a top view showing a configuration example of a semiconductor device.
  • 13B to 13D are cross-sectional views showing an example of the configuration of a semiconductor device.
  • FIG. 13E is a circuit diagram for explaining the configuration of the semiconductor device.
  • 14A, 14C, and 14E are top views showing an example of a method for manufacturing a semiconductor device.
  • 14B, 14D, and 14F are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 15A and 15C are top views showing an example of a method for manufacturing a semiconductor device.
  • 15B and 15D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 16A and 16C are top views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 16B and 16D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 17A is a block diagram showing a configuration example of a storage device.
  • FIG. 17B is a perspective view showing a configuration example of a storage device.
  • 18A to 18E are circuit diagrams showing configuration examples of memory cells.
  • 18F and 18G are perspective views showing an example of the configuration of a storage device.
  • FIG. 19 is a cross-sectional view showing a configuration example of a storage device.
  • FIG. 20 is a cross-sectional view showing a configuration example of a storage device.
  • 21A to 21E are diagrams for explaining an example of a storage device.
  • 22A and 22B are diagrams showing an example of an electronic component.
  • FIGS. 23A and 23B are diagrams showing an example of an electronic device
  • FIGS. 23C to 23E are diagrams showing an example of a large-sized computer
  • FIG. 24 is a diagram showing an example of space equipment
  • FIG. 25 is a diagram illustrating an example of a storage system applicable to a data center.
  • the size, layer thickness, or region may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples and are not limited to the shapes or values shown in the drawings.
  • a layer, resist mask, etc. may be unintentionally reduced due to a process such as etching, but this may not be reflected in the diagram for ease of understanding.
  • the same reference numerals are used for the same parts or parts having similar functions in different drawings, and repeated explanation thereof may be omitted.
  • the hatching pattern may be the same and no particular reference numeral may be attached.
  • ordinal numbers such as “first” and “second” are used for convenience, and do not limit the number of components or the order of the components (for example, the order of steps or the order of lamination). It's not something you do. Further, the ordinal number attached to a constituent element in a certain part of this specification may not match the ordinal number attached to the constituent element in another part of this specification or in the claims.
  • film and “layer” can be interchanged depending on the situation or circumstances.
  • conductive layer can be changed to the term “conductive film.”
  • insulating film can be changed to the term “insulating layer.”
  • the term “insulator” can be translated as an insulating film or an insulating layer. Further, the term “conductor” can be translated as a conductive film or a conductive layer. Further, the term “semiconductor” can be translated as a semiconductor film or a semiconductor layer.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitrided oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • the heights match refers to a configuration in which the heights from a reference surface (for example, a flat surface such as a substrate surface) are equal in cross-sectional view.
  • a reference surface for example, a flat surface such as a substrate surface
  • the surface of a single layer or a plurality of layers may be exposed by performing a planarization process (typically a chemical mechanical polishing (CMP) process).
  • CMP chemical mechanical polishing
  • the surfaces to be subjected to CMP processing have the same height from the reference surface.
  • the heights of the plurality of layers may differ depending on the processing apparatus, processing method, or material of the surface to be processed during CMP processing.
  • the heights match In this specification, this case is also treated as "the heights match.”
  • the height of the top surface of the first layer and the height of the second layer are If the difference from the height of the top surface of the layer is 20 nm or less, it is also said that the heights match.
  • the ends coincide means that at least a portion of the outlines of the stacked layers overlap when viewed from above. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the contours do not overlap, and the contour of the upper layer may be located inside the contour of the lower layer, or the contour of the upper layer may be located outside the contour of the lower layer. "Concordance”.
  • match includes both a complete match and a general match.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, the case where the temperature is greater than or equal to -5 degrees and less than or equal to 5 degrees is also included.
  • substantially parallel refers to a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, cases where the angle is greater than or equal to 85 degrees and less than or equal to 95 degrees are also included.
  • substantially perpendicular refers to a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • One embodiment of the present invention relates to a semiconductor device provided over a substrate.
  • the semiconductor device includes a first transistor and a second transistor, and can constitute a memory cell.
  • a semiconductor device according to one embodiment of the present invention includes a memory cell and therefore has a function of storing data. Therefore, the semiconductor device of one embodiment of the present invention can be called a memory device.
  • the semiconductor device of one embodiment of the present invention may further include a capacitor, or may further include a third transistor and a capacitor.
  • the semiconductor device of one embodiment of the present invention preferably includes a transistor (OS transistor) including an oxide semiconductor in a channel formation region.
  • the OS transistor has a small off-state current. Therefore, by using an OS transistor in a semiconductor device that can function as a memory device, memory contents can be retained for a long period of time. In other words, since no refresh operation is required or the frequency of refresh operations is extremely low, the power consumption of the semiconductor device can be sufficiently reduced. Therefore, a semiconductor device with low power consumption can be provided. Further, since the frequency characteristics of the OS transistor are high, the semiconductor device can read and write data at high speed. Therefore, a semiconductor device with high operating speed can be provided.
  • Each of the first transistor and the second transistor has a configuration in which current flows in the vertical direction because one of the source electrode and the drain electrode is located below and the other is located above.
  • the channel length direction of the first transistor and the second transistor is the vertical direction. That is, the first transistor and the second transistor have a vertical structure.
  • a vertical structure transistor can be miniaturized. Therefore, by forming the first transistor and the second transistor in a vertical structure, the transistors can be arranged with high density, and high integration in the semiconductor device can be achieved.
  • a transistor with a vertical structure can have a larger channel width per unit area. Therefore, the current density flowing through the transistor is increased, the on-state current of the transistor is increased, and the frequency characteristics can be improved.
  • OS transistors are resistant to short channel effects. Therefore, compared to transistors that have silicon in the channel formation region (also called Si transistors), OS transistors are less susceptible to substrate floating effects even in vertical structures, and the channel length can be reduced even when the gate insulating film is thick. Can be easily shortened. That is, since gate leakage current can be reduced, retention characteristics of the memory device can be improved.
  • Short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Short channel effects include drain-induced barrier lowering, electron velocity saturation, and hot carrier degradation.
  • specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value, and an increase in leakage current.
  • the subthreshold swing value refers to the amount of change in gate voltage in a subthreshold region that changes the drain current by one order of magnitude when the drain voltage is constant.
  • channel length of a vertically structured transistor can be controlled by the thickness of the film provided between the source electrode and the drain electrode, processing variations in channel length can be reduced compared to horizontally structured transistors. In other words, variations in current density flowing through the transistor can be suppressed. Therefore, frequency characteristics can be improved.
  • the first transistor and the second transistor when a memory cell is configured using a first transistor and a second transistor, one of the first transistor and the second transistor functions as a write transistor, and the other functions as a read transistor.
  • the read transistor has high on-current characteristics.
  • the write transistor has low off-current characteristics.
  • the first transistor and the second transistor which are transistors with a vertical structure, have different sizes depending on the size (also called the diameter) in plan view (also called top view) of the opening in which some of the transistor components are provided. Channel width related to on-current can be adjusted. Therefore, by making the opening in which part of the component of the first transistor is different from the opening in which part of the component of the second transistor is provided, a memory device with excellent performance can be manufactured.
  • the semiconductor device of one embodiment of the present invention has a structure in which one of the source electrode and the drain electrode of the first transistor is directly connected to the gate electrode of the second transistor. Therefore, there is no need to provide an electrode for connecting one of the source electrode and drain electrode of the first transistor and the gate electrode of the second transistor, and a memory cell can be formed without reducing transistor density. Therefore, the degree of integration of memory cells can be increased and the storage capacity can be increased. Further, the number of steps in the manufacturing process of a semiconductor device can be reduced.
  • Example of configuration of semiconductor device A configuration example of a semiconductor device according to one embodiment of the present invention will be described below. Note that each of the components included in the semiconductor device of this embodiment may have a single layer structure or a laminated structure.
  • FIG. 1A and 1B are a perspective view and a top view illustrating a configuration example of a semiconductor device according to one embodiment of the present invention.
  • FIG. 1A is a perspective view of the semiconductor device 10.
  • FIG. 1B is a top view of the semiconductor device 10.
  • arrows indicating the X direction, Y direction, and Z direction may be attached.
  • the "X direction” refers to the direction along the X axis, and the forward direction and reverse direction may not be distinguished unless explicitly stated.
  • the X direction, the Y direction, and the Z direction are directions that intersect with each other. More specifically, the X direction, the Y direction, and the Z direction are directions that are orthogonal to each other.
  • one of the X direction, the Y direction, or the Z direction may be referred to as a "first direction” or a “first direction.”
  • the other one may be called a "second direction” or a “second direction”.
  • the remaining one may be referred to as a "third direction” or "third direction.”
  • the semiconductor device 10 has a plurality of memory cells 100.
  • FIG. 1A shows an example in which the semiconductor device 10 includes a plurality of memory cells 100 arranged in a matrix of m rows and n columns (m and n are each independently an integer of 2 or more).
  • a memory cell array can be configured by arranging the memory cells 100 in a matrix.
  • the rows and columns extend in directions perpendicular to each other.
  • the X direction is defined as a "row”
  • the Y direction is defined as a "column”. Note that the X direction may be a "column” and the Y direction may be a "row”.
  • the memory cell 100 in the first row and first column is indicated as a memory cell 100[1,1]
  • the memory cell 100 in the second row and first column is indicated as a memory cell 100[2,1]
  • the memory cell 100 in the first row and first column is indicated as a memory cell 100[2,1].
  • the second memory cell 100 is denoted as memory cell 100[m,1].
  • the memory cell 100 in the first row and second column is indicated as a memory cell 100[1,2]
  • the memory cell 100 in the first row and nth column is indicated as a memory cell 100[1,n].
  • the memory cell 100 in the mth row and nth column is referred to as a memory cell 100[m,n].
  • i is an integer of 1 or more and m or less
  • j is an integer of 1 or more and n or less.
  • the memory cell 100 in the i-th row and j-th column is referred to as a memory cell 100[i,j]. Note that in this embodiment and the like, when expressed as "i+ ⁇ " ( ⁇ is a positive or negative integer), "i+ ⁇ " is not less than 1 and does not exceed m. Similarly, in the case of "j+ ⁇ ", "j+ ⁇ " is not less than 1 and not more than n.
  • the semiconductor device 10 also includes m conductors 262 extending in the row direction, m conductors 242 extending in the row direction, and n conductors 246 extending in the column direction.
  • the i-th conductor 262 (i-th row) is referred to as a conductor 262[i]
  • the i-th conductor 242 (i-th row) is referred to as a conductor 242[i].
  • i] the j-th conductor 246 (j-th column) is referred to as a conductor 246[j].
  • the memory cell 100[i,j] is electrically connected to each of the conductor 262[i], the conductor 242[i], and the conductor 246[j].
  • the conductor 262[i] is electrically connected to n memory cells (memory cells 100[i,1] to memory cells 100[i,n])
  • the conductor 242[i] is , n memory cells (memory cells 100[i,1] to memory cells 100[i,n])
  • the conductor 246[j] is electrically connected to m memory cells (memory cells 100[i,n]). 1,j] to memory cell 100[m,j]).
  • the conductor 262 hereinafter refers to any one or more of the conductors 262[1] to 262[m]
  • the conductor 242 hereinafter refers to the conductors 242[1] to 242[m]. Refers to one or more of [m].
  • the conductor 246 described below refers to one or more of the conductors 246[1] to 246[n].
  • the memory cell 100 described below refers to one or more of memory cells 100[1,1] to memory cells 100[m,n].
  • the conductor 262, the conductor 242, and the conductor 246 function as wiring.
  • the direction in which the conductor 262 extends is preferably different from the direction in which the conductor 246 extends, and more preferably perpendicular to the direction in which the conductor 246 extends.
  • the direction in which the conductor 242 extends is preferably different from the direction in which the conductor 246 extends, and more preferably perpendicular to the direction in which the conductor 246 extends.
  • FIG. 2A to 2D are a top view and a cross-sectional view illustrating a configuration example of a memory cell included in a semiconductor device of one embodiment of the present invention.
  • FIG. 2A is a top view of memory cell 100.
  • FIG. 2B is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 2A.
  • FIG. 2C is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 2A.
  • 2D is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of a portion indicated by a dashed line B3-B4 in FIG. 2A. Note that in the top view of FIG. 2A, some elements are omitted for clarity.
  • memory cells 100[1,1] to 100[m,n] have the same configuration, they are referred to as memory cells 100 in FIG. 2A and the like, and no identification code is added.
  • a semiconductor device of one embodiment of the present invention includes an insulator 212 over a substrate (not shown), a memory cell 100 over the insulator 212, and an insulator over the insulator 212. 270, an insulator 272 on the insulator 270, and an insulator 274 on the insulator 272.
  • the memory cell 100 shown in FIGS. 2A to 2D includes a transistor 200a and a transistor 200b.
  • the transistor 200a and the transistor 200b are provided over an insulator 212.
  • the transistor 200a includes an oxide 230a, an insulator 250a, a conductor 244, a conductor 262 on the conductor 244, and a conductor 246 on the conductor 262.
  • Insulator 272 has a region located between conductor 244 and conductor 262
  • insulator 274 has a region located between conductor 262 and conductor 246.
  • the insulator 272, the conductor 262, and the insulator 274 are provided with a first opening that reaches the conductor 244.
  • the first opening has a region that overlaps with the conductor 244 in plan view.
  • the first opening can be said to include an opening that the insulator 272 has, an opening that the conductor 262 has, and an opening that the insulator 274 has. Further, it can be said that the conductor 262 has an opening that overlaps with the conductor 244 in a plan view.
  • An insulator 250a and an oxide 230a are arranged inside the first opening.
  • the insulator 250a has a region in contact with the side surface of the conductor 262 at the first opening. Further, the insulator 250a has a region in contact with the side surface of the insulator 272 at the first opening, and a region in contact with the side surface of the insulator 274 in the first opening.
  • the insulator 250a has a region in contact with the side surface of the oxide 230a, a region in contact with the side surface of the conductor 262, a region in contact with at least a portion of the side surface of the insulator 272, and a region in contact with at least a portion of the side surface of the insulator 274. has a region.
  • the insulator 250a has a cylindrical shape with a hollow portion.
  • the oxide 230a is provided so as to fill the first opening with the insulator 250a interposed therebetween.
  • Oxide 230a has a region in contact with the side surface of insulator 250a, a region in contact with at least a portion of the upper surface of conductor 244, and a region in contact with at least a portion of the lower surface of conductor 246.
  • Oxide 230a has a region facing conductor 262 with insulator 250a in between.
  • FIG. 2A shows a configuration in which the top surface shape of the first opening in which the oxide 230a and the insulator 250a are provided is circular
  • the present invention is not limited to this.
  • the top surface shape of the first opening may be an ellipse, a polygon, or a polygon with rounded corners.
  • the polygonal shape refers to a triangle, a quadrilateral, a pentagon, a hexagon, and the like.
  • the conductor 262 has a region that functions as a gate electrode of the transistor 200a.
  • Insulator 250a has a region that functions as a gate insulator of transistor 200a. Note that the gate insulator is sometimes called a gate insulating layer or a gate insulating film.
  • the conductor 244 has a region that functions as one of a source electrode and a drain electrode of the transistor 200a.
  • the conductor 246 has a region that functions as the other of the source electrode and the drain electrode of the transistor 200a.
  • a region of the oxide 230a that faces the conductor 262 with the insulator 250a interposed therebetween functions as a channel formation region of the transistor 200a.
  • the transistor 200b includes an oxide 230b, an insulator 250b, a conductor 242, a conductor 260 on the conductor 242, and a conductor 246 on the conductor 260.
  • Insulator 270 has a region located between conductor 242 and conductor 260, and insulator 272 and insulator 274 have regions located between conductor 260 and conductor 246.
  • a second opening reaching the conductor 242 is provided in the insulator 270, the conductor 260, the insulator 272, and the insulator 274.
  • the second opening has a region that overlaps with the conductor 242 in plan view.
  • the second opening can be said to include an opening that the insulator 270 has, an opening that the conductor 260 has, an opening that the insulator 272 has, and an opening that the insulator 274 has.
  • the conductor 260 has an opening that overlaps the conductor 242 in a plan view.
  • An insulator 250b and an oxide 230b are arranged inside the second opening.
  • the insulator 250b has a region in contact with the side surface of the conductor 260 at the second opening. Furthermore, the insulator 250b has a region in contact with the side surface of the insulator 270 in the second opening, a region in contact with the side surface of the insulator 272 in the second opening, and a region in contact with the side surface of the insulator 274 in the second opening. and has.
  • the insulator 250b has a region in contact with the side surface of the oxide 230b, a region in contact with the side surface of the conductor 260, a region in contact with at least a portion of the side surface of the insulator 270, and a region in contact with at least a portion of the side surface of the insulator 272. and a region in contact with at least a portion of the side surface of the insulator 274. It can be said that the insulator 250b has a cylindrical shape with a hollow portion.
  • the oxide 230b is provided so as to fill the second opening with the insulator 250b interposed therebetween.
  • Oxide 230b has a region in contact with the side surface of insulator 250b, a region in contact with at least a portion of the upper surface of conductor 242, and a region in contact with at least a portion of the lower surface of conductor 246. Oxide 230b has a region facing conductor 260 with insulator 250b in between.
  • FIG. 2A shows a configuration in which the top surface shape of the second opening in which the oxide 230b and the insulator 250b are provided is circular
  • the present invention is not limited to this.
  • the upper surface shape of the opening may be an ellipse, a polygon, or a polygon with rounded corners.
  • the conductor 260 has a region that functions as a gate electrode of the transistor 200b.
  • Insulator 250b has a region that functions as a gate insulator of transistor 200b.
  • the conductor 242 has a region that functions as one of a source electrode and a drain electrode of the transistor 200b.
  • the conductor 246 has a region that functions as the other of the source electrode and the drain electrode of the transistor 200b.
  • a region of the oxide 230b that faces the conductor 260 via the insulator 250b functions as a channel formation region of the transistor 200b.
  • the transistor 200 when explaining matters common to constituent elements that are distinguished by alphabets, symbols omitting the alphabets may be used for explanations.
  • the transistor 200 when describing matters common to the transistor 200a and the transistor 200b, the transistor 200 may be written as the transistor 200.
  • the term oxide 230 when describing matters common to the oxide 230a and the oxide 230b, the term oxide 230 may be used.
  • the term "insulator 250" when describing matters common to the insulator 250a and the insulator 250b, the term "insulator 250" may be used.
  • the transistor 200 is a so-called vertical transistor in which one of the source electrode and the drain electrode is located below the channel formation region, and the other is located above the channel formation region, so that current flows in the vertical direction. Further, the transistor 200 has a structure in which a gate electrode surrounds a channel formation region. Therefore, the transistor 200 can be said to be a gate-all-around (GAA) transistor or a vertical GAA (vertical GAA) transistor.
  • GAA gate-all-around
  • vertical GAA vertical GAA
  • the channel length of the transistor 200 is the length of the region where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate electrode face each other, or the length of the channel formation region in a cross-sectional view. , refers to the distance between the source (source region or source electrode) and the drain (drain region or drain electrode).
  • the channel length of the transistor 200a corresponds to the length of the oxide 230a in the Z direction, and the length of the oxide 230a in the Z direction corresponds to the depth of the first opening in which the oxide 230a is provided (length in the Z direction). Matches or roughly matches. Therefore, the channel length of the transistor 200a can be adjusted by the depth (length in the Z direction) of the first opening. Note that if the conductor 244 does not have a recess in the region overlapping with the first opening, the channel length of the transistor 200a can be regarded as the shortest distance from the top surface of the conductor 244 to the bottom surface of the conductor 246 in cross-sectional view. may be possible.
  • the depth (length in the Z direction) of the first opening matches or approximately matches the total thickness of the region of the insulator 272 overlapping with the conductor 244 and the film thickness of the insulator 274.
  • the channel length of the transistor 200a can be adjusted by adjusting the thickness of the insulator 272, the conductor 262, and the insulator 274. For example, by reducing the thicknesses of the insulators 272 and 274, the transistor 200a can have a short channel length.
  • the channel length of the transistor 200b corresponds to the length of the oxide 230b in the Z direction, and the length of the oxide 230b in the Z direction corresponds to the depth of the second opening in which the oxide 230b is provided (length in the Z direction). Matches or roughly matches. Therefore, the channel length of the transistor 200b can be adjusted by the depth (length in the Z direction) of the second opening. Note that if the conductor 242 does not have a recess in the region overlapping with the second opening, the channel length of the transistor 200b can be regarded as the shortest distance from the top surface of the conductor 242 to the bottom surface of the conductor 246 in cross-sectional view. may be possible.
  • the depth of the second opening is the sum of the film thickness of the region of the insulator 270 overlapping with the conductor 242, the film thickness of the insulator 272, and the film thickness of the insulator 274. Matches or roughly matches.
  • the channel length of the transistor 200b can be adjusted by adjusting the thickness of the insulator 270, the insulator 272, and the insulator 274. For example, by reducing the thicknesses of the insulators 270, 272, and 274, the transistor 200b can have a short channel length.
  • the off-state current of the OS transistor is extremely small, the off-state current of the transistor 200 can be made small even if the channel length is short.
  • the channel length of the transistor may be increased in order to improve electrical characteristics in the saturated region. Since the transistor 200 is a vertical transistor, the area occupied by the transistor 200 in plan view does not depend on the above film thickness. Therefore, the transistor 200 may have a long channel length.
  • the channel length of the transistor 200 is set to be 10 nm or more and 200 nm or less, preferably 20 nm or more and 150 nm or less, and more preferably 30 nm or more and 100 nm or less.
  • the channel width of the transistor 200 is defined as the length of the region where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate electrode face each other, or the length of the channel formation region in plan view. , refers to the length of the channel forming region in the vertical direction with respect to the channel length direction (Z direction). In other words, the channel width of the transistor 200 corresponds to the outer periphery of the oxide 230 in plan view. Note that in one transistor, the channel width does not necessarily take the same value in all regions. That is, the channel width of one transistor may not be determined to one value. For example, as will be described later, the side surface of the oxide 230 has a tapered shape in a cross-sectional view of the transistor. Therefore, in this specification and the like, the channel width is defined as any one value, maximum value, minimum value, or average value in the channel formation region.
  • the values of the channel length and channel width can be determined by, for example, analyzing a cross-sectional TEM image.
  • the conductor 244 has a region in contact with the conductor 260.
  • the conductor 244 has a region in contact with the upper surface of the conductor 260. Since the conductor 244 has a region in contact with the conductor 260, one of the source electrode and the drain electrode of the transistor 200a and the gate electrode of the transistor 200b are directly connected. Therefore, there is no need to provide an electrode for connecting one of the source electrode and drain electrode of the transistor 200a and the gate electrode of the transistor 200b, and a memory cell can be formed without reducing transistor density. Therefore, the degree of integration of memory cells can be increased and the storage capacity can be increased. Further, the number of steps in the manufacturing process of a semiconductor device can be reduced.
  • the length of the oxide 230b in the Z direction is longer than the length of the oxide 230a in the Z direction due to the thickness of the insulator 270 in the region overlapping with the conductor 242, the film of the conductor 260, etc.
  • the length increases by the thickness and the film thickness of the conductor 244.
  • the conductor 262 and the conductor 242 are provided extending in the X direction. That is, the direction in which the conductor 262 extends is parallel to the direction in which the conductor 242 extends. Further, the conductor 246 is provided extending in the Y direction. That is, the conductor 246 extends in a direction perpendicular to the direction in which the conductor 262 extends. Further, the conductor 246 extends in a direction perpendicular to the direction in which the conductor 242 extends.
  • a metal oxide that functions as a semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used for the oxide 230 including the channel formation region.
  • the oxide 230 preferably includes a metal oxide (oxide semiconductor).
  • metal oxides that can be used for the oxide 230 include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide contains at least indium (In) or zinc (Zn).
  • the metal oxide has two or three selected from indium, element M, and zinc.
  • the element M is a metal element or a metalloid element that has a high bonding energy with oxygen, for example, a metal element or a metalloid element that has a higher bonding energy with oxygen than indium.
  • the element M includes aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, and calcium. , strontium, barium, boron, silicon, germanium, and antimony.
  • the element M included in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and further gallium. preferable. Note that in this specification and the like, metal elements and metalloid elements may be collectively referred to as "metal elements," and the "metal elements" described in this specification and the like may include semimetal elements.
  • the oxide 230 is, for example, indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), indium gallium oxide (In- Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide), gallium zinc oxide (Ga-Zn oxide, also written as GZO) , aluminum zinc oxide (Al-Zn oxide), indium aluminum zinc oxide (In-Al-Zn oxide, also referred to as IAZO), indium tin zinc oxide (In-Sn-Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (also referred to as In-Ga-Zn oxide, IGZO), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide, also referred to as IGZTO) ), indium gallium aluminum zinc oxide (also referred to as In-Ga
  • the field effect mobility of the transistor can be increased.
  • the metal oxide may contain one or more metal elements having a large periodic number in the periodic table of elements.
  • the metal element examples include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide may contain one or more types of nonmetallic elements.
  • the metal oxide contains a nonmetal element, the field effect mobility of the transistor can be increased in some cases.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. . Therefore, fluctuations in the electrical characteristics of the transistor are suppressed, and reliability can be improved.
  • metal oxides can be used.
  • the nearby composition includes a range of ⁇ 30% of the desired atomic ratio.
  • the element M it is preferable to use gallium.
  • the electrical characteristics and reliability of the transistor vary depending on the composition of the metal oxide applied to the oxide 230. Therefore, by varying the composition of the metal oxide depending on the electrical characteristics and reliability required of the transistor, a semiconductor device that has both excellent electrical characteristics and high reliability can be obtained.
  • a substrate floating effect occurs, making the electrical characteristics of the transistor unstable.
  • metal oxides such as IGZO, IAZO, and IAGZO have a large hole effective mass. Therefore, by using the metal oxide in the channel formation region, accumulation of holes in the channel formation region can be suppressed, and a transistor can be manufactured in which the influence of the substrate floating effect is small or substantially absent. In other words, even when the channel length of the transistor is short, stable electrical characteristics can be imparted to the transistor by using the above metal oxide in the channel formation region. Therefore, a transistor having good electrical characteristics and a semiconductor device including the transistor can be provided. Further, a transistor with little variation in electrical characteristics and a semiconductor device including the transistor can be provided.
  • a transistor using an oxide semiconductor when impurities and oxygen vacancies are present in a channel formation region in the oxide semiconductor, electrical characteristics tend to fluctuate, and reliability may deteriorate in some cases. Furthermore, hydrogen near the oxygen vacancy may form a defect in which hydrogen is present in the oxygen vacancy (hereinafter sometimes referred to as V OH ), and generate electrons that serve as carriers. Therefore, if the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor exhibits normally-on characteristics (a channel exists even when no voltage is applied to the gate electrode, and current flows through the transistor). It's easy to become. Therefore, in the channel formation region in the oxide semiconductor, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible.
  • the insulator can be converted to an oxide semiconductor. It can supply oxygen and reduce oxygen vacancies and V OH .
  • the impurity concentration in the oxide 230 In order to stabilize the electrical characteristics of the transistor, it is effective to reduce the impurity concentration in the oxide 230. Furthermore, in order to reduce the impurity concentration of the oxide 230, it is preferable to also reduce the impurity concentration in adjacent films.
  • oxide semiconductor 230 it is preferable to use an oxide semiconductor having crystallinity.
  • oxide semiconductors with crystallinity include CAAC-OS (c-axis aligned crystalline oxide semiconductor), nc-OS (nanocrystalline oxide semiconductor), and many others. Examples include crystalline oxide semiconductors, single crystal oxide semiconductors, and the like.
  • CAAC-OS c-axis aligned crystalline oxide semiconductor
  • nc-OS nanocrystalline oxide semiconductor
  • examples include crystalline oxide semiconductors, single crystal oxide semiconductors, and the like.
  • CAAC-OS or nc-OS it is preferable to use CAAC-OS.
  • CAAC-OS is a metal oxide that has a highly crystalline and dense structure and has few impurities and defects (for example, oxygen vacancies).
  • heat treatment at a temperature that does not polycrystallize the metal oxide (e.g., 400°C or higher and 600°C or lower) allows CAAC-OS to have a more highly crystalline and dense structure. It can be done. In this way, by further increasing the density of the CAAC-OS, it is possible to further reduce the diffusion of impurities or oxygen in the CAAC-OS.
  • CAAC-OS it is difficult to confirm clear grain boundaries, so it can be said that reduction in electron mobility due to grain boundaries is less likely to occur. Therefore, the metal oxide with CAAC-OS has stable physical properties. Therefore, metal oxides with CAAC-OS are resistant to heat and have high reliability.
  • oxygen from the oxide 230 can be removed by the conductors 242, 244, 246, 260, and 262. It is possible to suppress the withdrawal of As a result, even if heat treatment is performed, oxygen can be suppressed from being extracted from the oxide 230, so that the transistor is stable against high temperatures (so-called thermal budget) during the manufacturing process. Further, it is possible to suppress a decrease in the conductivity of the conductors 242, 244, 246, 260, and 262.
  • the nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • the nc-OS has minute crystals (also referred to as nanocrystals).
  • no regularity is observed in the crystal orientation between different nanocrystals, so no orientation is observed in the entire film. That is, when an nc-OS is used as the oxide 230, the film characteristics of the oxide 230 are constant regardless of the direction of carriers flowing in the oxide 230, so the electrical characteristics of the transistor are stable.
  • the oxide 230 is a CAAC-OS, a nc-OS, an amorphous-like oxide semiconductor (a-like OS), an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, a CAC-OS ( cloud-aligned composite oxide semiconductor).
  • the position of the peak (2 ⁇ value) indicating c-axis orientation may vary depending on the type, composition, etc. of the metal element constituting the CAAC-OS.
  • a plurality of bright points (spots) are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at positions that are symmetrical with respect to the spot of the incident electron beam that has passed through the sample (also referred to as a direct spot) as the center of symmetry.
  • electron beam diffraction also called nanobeam electron diffraction
  • an electron beam with a probe diameter equal to or smaller than the nanocrystal for example, from 1 nm to 30 nm
  • An electron diffraction pattern in which a plurality of spots are observed within a ring-shaped region centered on the spot may be obtained.
  • the oxide 230 can be rephrased as a semiconductor layer including the channel formation region of the transistor 200.
  • the material applicable to the semiconductor layer is not limited to a metal oxide that functions as a semiconductor (oxide semiconductor).
  • a semiconductor such as single crystal silicon, polycrystalline silicon, or amorphous silicon may be used as the semiconductor layer, and for example, low temperature polysilicon (LTPS) may be used.
  • LTPS low temperature polysilicon
  • the semiconductor layer may be a transition metal chalcogenide that functions as a semiconductor, such as molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ). , hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), zirconium selenide (typically ZrSe 2 ), and the like may be used.
  • molybdenum sulfide typically MoS 2
  • molybdenum selenide typically MoSe 2
  • molybdenum tellurium typically MoTe 2
  • the insulator 250 may have a single layer structure or a laminated structure.
  • insulator 250 for example, silicon oxide, silicon oxynitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide with holes, etc. can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • insulator 250 includes at least oxygen and silicon.
  • the concentration of impurities such as water and hydrogen in the insulator 250 is reduced.
  • insulator 250a and the insulator 250b are formed in the same process. Therefore, insulator 250a has the same insulating material as insulator 250b. Furthermore, the thickness of the insulator 250a is equal to the thickness of the insulator 250b.
  • an insulator having barrier properties against oxygen may be provided between the insulator 250 and the oxide 230.
  • the insulator is provided in contact with the side surface of the insulator 250 and the side surface of the oxide 230. Since the insulator has barrier properties against oxygen, oxygen contained in the insulator 250 can be supplied to the channel formation region, and oxygen contained in the insulator 250 can be prevented from being excessively supplied to the channel formation region. Therefore, when heat treatment or the like is performed, desorption of oxygen from the oxide 230 can be suppressed, and the formation of oxygen vacancies in the oxide 230 can be suppressed. Therefore, the electrical characteristics of the transistor 200 can be improved and reliability can be improved.
  • an insulator containing oxides of one or both of aluminum and hafnium is preferable to use as the insulator having barrier properties against oxygen.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate), or the like can be used. It is more preferable to use aluminum oxide as the insulator.
  • the insulator includes at least oxygen and aluminum. Note that the above insulator only needs to be less permeable to oxygen than the insulator 250, for example. Further, as the insulator, a material that is less permeable to oxygen than the insulator 250 may be used, for example. Further, as the insulator, for example, magnesium oxide, gallium oxide, gallium zinc oxide, indium gallium zinc oxide, or the like may be used.
  • an atomic layer deposition (ALD) method In order to form the oxide 230 and the insulator 250 in the openings provided in the insulator 272, the insulator 274, etc., it is preferable to use an atomic layer deposition (ALD) method.
  • ALD atomic layer deposition
  • the ALD method include a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy, and a PEALD method in which a plasma-excited reactant is used.
  • a plasma-excited reactant In the PEALD method, by using plasma, it is possible to form a film at a lower temperature, which may be preferable.
  • the ALD method can deposit atoms one layer at a time, it is possible to form extremely thin films, to form structures with high aspect ratios, to form films with few defects such as pinholes, and to improve coverage. It has effects such as being able to form an excellent film and forming a film at a low temperature. Therefore, the oxide 230 and the insulator 250 can be formed on the side surfaces of the openings provided in the insulators 272, 274, etc. with good coverage.
  • a film formed by the ALD method may contain more impurities such as carbon than a film formed by other film forming methods.
  • the impurities can be quantified using secondary ion mass spectrometry (SIMS), X-ray photoelectron spectroscopy (XPS), or Auger electron spectroscopy (AES). Auger Electron Spectroscopy) It can be done using
  • the conductor 242 is provided on the insulator 212.
  • the conductor 244 is provided on the conductor 260.
  • the conductor 246 is provided on the insulator 274.
  • the conductor 242, the conductor 244, and the conductor 246, it is preferable to use a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing oxygen diffusion, respectively.
  • the conductive material include a conductive material containing nitrogen and a conductive material containing oxygen.
  • the conductor material it is possible to suppress a decrease in the conductivity of the conductors 242, 244, and 246.
  • each of the conductor 242, the conductor 244, and the conductor 246 contains at least a metal and nitrogen. .
  • the conductor 242, the conductor 244, and the conductor 246 may each be made of, for example, a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, or a nitride containing tantalum and aluminum. It is preferable to use a nitride containing , titanium, aluminum, or the like. In one aspect of the invention, nitrides containing tantalum are particularly preferred. Further, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel may be used. These materials are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen.
  • FIGS. 2B to 2D show a structure in which each of the conductor 242, the conductor 244, and the conductor 246 is a single layer. Note that one or more of the conductor 242, the conductor 244, and the conductor 246 may have a laminated structure of two or more layers.
  • each of the conductor 242 and the conductor 246 may have a two-layer structure of a first conductor and a second conductor.
  • the conductors 242 and 246 also function as wiring, it is preferable to use conductors with high conductivity. Therefore, it is preferable that the second conductor of the conductor 242 and the conductor 246 located on the side not in contact with the oxide 230 has higher conductivity than the first conductor of the conductor 242 and the conductor 246.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used for the second conductor of the conductor 242 and the conductor 246.
  • the thickness of the second conductor of the conductor 242 and the conductor 246 is preferably larger than the thickness of the first conductor of the conductor 242 and the conductor 246.
  • tantalum nitride or titanium nitride can be used as the first conductor of the conductor 242 and the conductor 246, and tungsten can be used as the second conductor of the conductor 242 and the conductor 246.
  • the conductor 244 may have the same structure as the laminated structure of the conductor 242 and the conductor 246.
  • FIGS. 2B and 2C show a configuration in which the conductor 244 does not have a recess in the region overlapping with the first opening where the oxide 230a and the insulator 250a are provided. Note that the present invention is not limited to this.
  • the conductor 244 may have a recessed portion in a region overlapping with the first opening. In other words, a portion of the upper surface of the conductor 244 may be removed in a region that overlaps with the first opening.
  • FIGS. 2B and 2D show a configuration in which the conductor 242 does not have a recess in the region overlapping the second opening where the oxide 230b and the insulator 250b are provided. Note that the present invention is not limited to this.
  • the conductor 242 may have a recess in a region overlapping with the second opening. In other words, a portion of the upper surface of the conductor 242 may be removed in a region that overlaps with the second opening.
  • the conductor 260 is provided on the insulator 270.
  • the conductor 262 is provided on the insulator 272.
  • each of the conductor 260 and the conductor 262 can be made of a conductive material containing tungsten, copper, or aluminum as a main component.
  • FIGS. 2B to 2D show a structure in which the conductor 260 and the conductor 262 are a single layer, the present invention is not limited to this.
  • One or both of the conductor 260 and the conductor 262 may have a laminated structure of two or more layers.
  • the insulator 212 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the transistor from the substrate side. Therefore, the insulator 212 has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2 , etc.), and copper atoms. It is preferable to use an insulating material (through which the impurities described above are difficult to pass). Alternatively, it is preferable to have an insulating material that has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the above-mentioned oxygen is difficult to permeate).
  • oxygen for example, at least one of oxygen atoms and oxygen molecules
  • the insulator 212 preferably has an insulator that has the function of suppressing the diffusion of impurities such as water and hydrogen, as well as oxygen, and includes, for example, aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, etc. , silicon nitride, silicon nitride oxide, or the like can be used.
  • silicon nitride which has higher hydrogen barrier properties, as the insulator 212.
  • the insulator 212 preferably includes aluminum oxide, magnesium oxide, or the like, which has a high ability to capture and fix hydrogen. Thereby, impurities such as water and hydrogen can be suppressed from diffusing from the substrate side to the transistor via the insulator 212.
  • oxygen contained in the insulator 270 and the like can be suppressed from diffusing toward the substrate side.
  • barrier insulating film refers to an insulating film having barrier properties.
  • barrier property is defined as a function of suppressing the diffusion of a corresponding substance (also referred to as low permeability).
  • the function is to capture and fix a corresponding substance (also called gettering).
  • the insulator 270 is provided on the insulator 212 and the conductor 242.
  • the insulator 272 is provided on the insulator 270, the conductor 260, and the conductor 244.
  • An insulator 274 is provided on the insulator 272 and the conductor 262.
  • an insulator containing excess oxygen as the insulator 270, the insulator 272, and the insulator 274 having openings in which the insulator 250 and the oxide 230 are disposed.
  • the insulator 270, the insulator 272, and the insulator 274 are, for example, silicon oxide, silicon oxynitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or having holes. It is preferable to use an oxide containing silicon such as silicon oxide. In particular, silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having vacancies are preferable because they can easily form a region containing excess oxygen.
  • oxygen can be supplied from the insulator to the oxide 230 and oxygen vacancies and V O H can be reduced.
  • the concentrations of impurities such as water and hydrogen in the insulator 270, the insulator 272, and the insulator 274 are reduced.
  • the insulator 270, the insulator 272, and the insulator 274 preferably include silicon oxide or an oxide containing silicon such as silicon oxynitride.
  • the insulator 270, the insulator 272, and the insulator 274 function as interlayer films.
  • Insulator 270, insulator 272, and insulator 274 each preferably have a lower dielectric constant than insulator 212.
  • parasitic capacitance generated between wirings can be reduced.
  • the insulator 270, the insulator 272, and the insulator 274 are each made of silicon oxide, silicon oxynitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and It is preferable to have one or more silicon oxides having pores.
  • the upper surfaces of the insulator 270, the insulator 272, and the insulator 274 may each be flattened.
  • a semiconductor device having the memory cell 100 can be used as a memory device.
  • FIG. 2E shows a circuit diagram when a semiconductor device having the memory cell 100 is used as a memory device.
  • Memory cell 100 includes a transistor 200a and a transistor 200b.
  • the gate of the transistor 200a is electrically connected to the wiring WOL
  • one of the source and drain of the transistor 200a is electrically connected to the gate of the transistor 200b
  • the other of the source and drain of the transistor 200b is electrically connected to the wiring WOL. It is electrically connected to the wiring BIL.
  • One of the source and drain of the transistor 200b is electrically connected to the wiring SL
  • the other of the source and drain of the transistor 200b is electrically connected to the wiring BIL.
  • the wiring WOL functions as a word line
  • the wiring BIL functions as a bit line
  • the wiring SL functions as a selection line.
  • the wiring WOL corresponds to the conductor 262
  • the wiring BIL corresponds to the conductor 246, and the wiring SL corresponds to the conductor 242. That is, the conductor 262 has a region that functions as a word line, the conductor 246 has a region that functions as a bit line, and the conductor 242 has a region that functions as a selection line.
  • the side surface of the opening of the conductor 260 is in contact with the insulator 250b. At this time, an insulator may be formed between the conductor 260 and the insulator 250b. Further, the side surface of the opening of the conductor 262 is in contact with the insulator 250a. At this time, an insulator may be formed between the conductor 262 and the insulator 250a.
  • FIG. 3A is a top view of the memory cell 100.
  • FIG. 3B is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 3A.
  • FIG. 3C is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 3A.
  • FIG. 3D is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of a portion indicated by a dashed line B3-B4 in FIG. 3A. Note that in the top view of FIG. 3A, some elements are omitted for clarity.
  • an insulator 261 is provided between the conductor 260 and the insulator 250b, and an insulator 263 is provided between the conductor 262 and the insulator 250a.
  • the insulator 261 functions as a gate insulator of the transistor 200b. Therefore, in addition to considering the size of the insulator 261 in the A1-A2 direction, the thickness of the insulator 250b, the size of the second opening in which the insulator 250b is provided, etc. are determined as appropriate in accordance with the characteristics required for the transistor 200b. It is recommended to set this. Further, the insulator 263 functions as a gate insulator of the transistor 200a. Therefore, in addition to considering the size of the insulator 263 in the A1-A2 direction, the film thickness of the insulator 250a, the size of the first opening in which the insulator 250a is provided, etc. are determined as appropriate in accordance with the characteristics required for the transistor 200a. It is recommended to set this.
  • the insulator 261 contains the elements included in the conductor 260 and oxygen.
  • the insulator 263 contains the elements included in the conductor 262 and oxygen.
  • the insulator 261 and the insulator 263 contain the metal element and oxygen.
  • the insulator 261 and the insulator 263 include the metal element, oxygen, and nitrogen.
  • FIGS. 2B to 2D show a configuration in which the sidewall of the opening in which the oxide 230 and the insulator 250 are provided is perpendicular to the substrate surface (not shown), the present invention is not limited to this. .
  • the side wall of the opening may have a tapered shape with respect to the substrate surface. Note that in this specification and the like, a side wall of an opening refers to a side surface of the opening of a structure in which the opening is provided. Therefore, the "side wall of the opening" described in this specification and the like can be paraphrased as the side surface of the opening of a structure provided with the opening.
  • the side wall of the first opening can be referred to as a side surface of at least one of the insulator 272, the conductor 262, and the insulator 274 in the first opening.
  • the side wall of the second opening can be referred to as at least one side surface of the insulator 270, the conductor 260, the insulator 272, and the insulator 274 in the second opening.
  • the "side wall of the opening" described in this specification and the like may be referred to as the "side wall of the opening.”
  • a tapered shape refers to a shape in which at least a part of the side surface of the structure is inclined with respect to the substrate surface or the surface to be formed.
  • it refers to a shape having a region in which the angle between the inclined side surface and the substrate surface or the surface to be formed (also referred to as a taper angle) is less than 90 degrees.
  • the side surfaces of the structure and the substrate surface do not necessarily have to be completely flat, and may be substantially planar with minute curvatures or substantially planar with minute irregularities.
  • FIG. 4A is a top view of the memory cell 100.
  • FIG. 4B is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 4A.
  • FIG. 4C is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 4A.
  • FIG. 4D is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line B3-B4 in FIG. 4A. Note that in the top view of FIG. 4A, some elements are omitted for clarity.
  • the side walls of the second openings provided in the insulator 270, the conductor 260, the insulator 272, and the insulator 274 have a tapered shape with a taper angle ⁇ .
  • the taper angle ⁇ is the angle formed between the side wall of the second opening and the substrate surface.
  • one of the two sides extending from the apex of the taper angle ⁇ is not limited to the substrate surface, but may be the upper surface of the conductor 242. That is, the taper angle ⁇ may be an angle between the side wall of the second opening and the top surface of the conductor 242.
  • the side wall of the second opening has a tapered shape, the coverage of the insulator 250b provided inside the second opening is improved, and defects such as holes can be reduced. Moreover, the coverage of the oxide 230b provided on the insulator 250b is improved, and defects such as holes can be reduced.
  • the side walls of the first openings provided in the insulator 272, the conductor 262, and the insulator 274 have a tapered shape in a cross-sectional view. Further, the angle formed between the side wall of the first opening and the substrate surface matches or approximately matches the taper angle ⁇ . Note that depending on the combination of the materials used for the insulator 270 and the materials used for the insulator 272, the angle formed by the side wall of the first opening and the substrate surface may not match the taper angle ⁇ .
  • the side wall of the first opening has a tapered shape, the coverage of the insulator 250a provided inside the first opening is improved, and defects such as holes can be reduced. Further, the coverage of the oxide 230a provided on the insulator 250a is improved, and defects such as holes can be reduced.
  • the taper angle ⁇ is preferably 80 degrees or more, 85 degrees or more, or 87 degrees or more, and less than 90 degrees.
  • FIGS. 5A to 5D Modifications of the memory cell 100 shown in FIGS. 2A to 2D are shown in FIGS. 5A to 5D.
  • FIG. 5A is a top view of memory cell 100.
  • FIG. 5B is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 5A.
  • FIG. 5C is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 5A.
  • FIG. 5D is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line B3-B4 in FIG. 5A. Note that in the top view of FIG. 5A, some elements are omitted for clarity.
  • the memory cell 100 shown in FIGS. 5A to 5D differs in the size of the first opening in which the oxide 230a and the insulator 250a are provided and the size of the second opening in which the oxide 230b and the insulator 250b are provided. This is different from the memory cell 100 shown in FIGS. 2A and 2B.
  • the width of the first opening in which the oxide 230a and the insulator 250a are provided is defined as the width R1
  • the width of the second opening (the second opening provided in the insulator 270, the conductor 260, the insulator 272, and the insulator 274) in which the object 230b and the insulator 250b are provided is defined as a width R2.
  • the width R1 can be said to be the size of the diameter of the first opening in plan view.
  • the width R2 can be said to be the size of the diameter of the second opening in plan view.
  • the width R2 is preferably larger than the width R1. Although the details will be described later, since the insulator 250a and the insulator 250b are formed from the same insulating film, their film thicknesses are the same. Therefore, by making the width R2 larger than the width R1, the width of the oxide 230b becomes larger than the width of the oxide 230a. In other words, the channel width of the transistor 200b can be made larger than the channel width of the transistor 200a. On-current can be increased by increasing the channel width. For example, by increasing the width R2, the on-current of the transistor 200b functioning as a read transistor increases, and a memory cell and a semiconductor device with high read speed can be realized.
  • the oxide 230b and the insulator may be The second opening provided with body 250b may not be filled. Further, the oxide 230b may have a recess that reflects the shape of the second opening. At this time, it is preferable to provide an insulator in a region between the oxide 230b and the conductor 246.
  • FIGS. 6A to 6D Modifications of the memory cell 100 shown in FIGS. 5A to 5D are shown in FIGS. 6A to 6D.
  • FIG. 6A is a top view of memory cell 100.
  • FIG. 6B is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 6A.
  • FIG. 6C is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 6A.
  • FIG. 6D is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line B3-B4 in FIG. 6A. Note that in the top view of FIG. 6A, some elements are omitted for clarity.
  • an insulator 275 is provided in a region surrounded by the oxide 230b and the conductor 246. Further, the insulator 275 is provided so as to fill the recessed portion of the oxide 230b. Further, the insulator 275 has a region in contact with the upper surface of the oxide 230b. For the insulator 275, an insulating material applicable to the insulator 212, the insulator 250, etc. can be used. By providing the insulator 275, formation of the conductor 246 in the recessed portion of the oxide 230b can be suppressed.
  • the conductor 246 may be formed even if the insulator 275 is not provided in the recessed portion of the oxide 230b. It may not be formed in the recessed portion of the oxide 230b. For example, this is the case when the width of the recessed portion of the oxide 230b (length in the A1-A2 direction) is small. At this time, the region between the oxide 230b and the conductor 246 becomes a void.
  • the voids may contain one or more of air, nitrogen, oxygen, carbon dioxide, and Group 18 elements (typically helium, neon, argon, xenon, krypton, etc.). have
  • FIG. 7A is a top view of memory cell 100.
  • FIG. 7B is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 7A.
  • FIG. 7C is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 7A.
  • FIG. 7D is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line B3-B4 in FIG. 7A. Note that in the top view of FIG. 7A, some elements are omitted for clarity.
  • an insulator 254a having barrier properties against oxygen between the conductor 262 and the insulator 250a.
  • oxygen contained in the insulator 250a can be suppressed from diffusing into the conductor 262.
  • a decrease in the amount of oxygen supplied to the oxide 230a can be suppressed.
  • oxidation of the conductor 262 due to oxygen contained in the insulator 250a can be suppressed.
  • formation of the insulator 263 shown in FIGS. 3B and 3C can be suppressed.
  • an insulator 254b having barrier properties against oxygen between the conductor 260 and the insulator 250b it is preferable to provide an insulator 254b having barrier properties against oxygen between the conductor 260 and the insulator 250b.
  • oxygen contained in the insulator 250b can be suppressed from diffusing into the conductor 260. In other words, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230b.
  • oxidation of the conductor 260 due to oxygen contained in the insulator 250b can be suppressed.
  • formation of the insulator 261 shown in FIGS. 3B and 3D can be suppressed.
  • insulator 254a and the insulator 254b it is preferable to use an insulator having barrier properties against oxygen as described above. Note that the insulator 254a and the insulator 254b are formed in the same process. Therefore, insulator 254a has the same insulating material as insulator 254b. Furthermore, the thickness of the insulator 254a is equal to the thickness of the insulator 254b.
  • an insulator having barrier properties against oxygen as described above between the conductor and the insulator containing oxygen.
  • an insulator having barrier properties against oxygen between the conductor and the insulator containing oxygen it is possible to suppress oxygen contained in the insulator from diffusing into the conductor. In other words, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed. Furthermore, oxidation of the conductor due to oxygen contained in the insulator can be suppressed.
  • an insulator 281 is provided between the conductor 242 and the insulator 270.
  • an insulator 282 is provided between the conductor 260 and the insulator 270.
  • an insulator 283 is provided between the conductor 244 and the conductor 260 and the insulator 272.
  • an insulator 284 is provided between the conductor 262 and the insulator 272.
  • an insulator 285 is provided between the conductor 262 and the insulator 274.
  • an insulator 286 is provided between the conductor 246 and the insulator 274.
  • the insulators 281 to 286 are insulators having barrier properties against oxygen.
  • insulators 281 to 286 it is not necessary to provide all of the insulators 281 to 286 in the memory cell 100.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing oxygen diffusion is used as the conductor of the memory cell 100. Therefore, it is preferable to provide one or more of the insulators 281 to 286.
  • FIG. 2A shows a configuration in which the conductor 246 is provided extending in the Y direction. Note that the present invention is not limited to this as long as the direction in which the conductor 246 extends is different from the direction in which the conductor 262 and the conductor 242 extend.
  • FIG. 8A is a top view of a semiconductor device having a memory cell 100. Note that FIG. 8A shows a region including memory cell 100[i,j], memory cell 100[i+1,j], memory cell 100[i,j+1], and memory cell 100[i+1,j+1].
  • the conductor 262 and the conductor 242 may extend in the X direction, and the conductor 246 may extend at an angle in the X direction.
  • a line segment connecting the transistor 200a and the transistor 200b included in one memory cell 100 is parallel to the direction in which the conductor 246 extends.
  • a line segment connecting the center of the first opening and the center of the second opening included in one memory cell 100 is parallel to the direction in which the conductor 246 extends.
  • the number of conductors 246 connected to one memory cell 100 is one.
  • the transistors 200 are arranged in a zigzag pattern along the Y direction.
  • the transistor 200a and the transistor 200b included in the memory cell 100[i,j] and the transistor 200a and the transistor 200b included in the memory cell 100[i+1,j] are arranged in a zigzag pattern along the Y direction.
  • FIG. 8B and FIGS. 9A to 9D Examples of configurations different from the memory cell 100 described above are shown in FIG. 8B and FIGS. 9A to 9D.
  • FIG. 8B and FIGS. 9A to 9D Examples of configurations different from the memory cell 100 described above are shown in FIG. 8B and FIGS. 9A to 9D.
  • structures having the same functions as the structures constituting the above-described memory cell 100 are given the same reference numerals.
  • parts that are different from the above-described memory cell 100 will be mainly described, and descriptions of overlapping parts will be omitted.
  • FIG. 8B is a top view of a semiconductor device having a memory cell 100A. Note that FIG. 8B shows a region including memory cell 100A[i,j], memory cell 100A[i+1,j], memory cell 100A[i,j+1], and memory cell 100A[i+1,j+1].
  • the memory cell 100A differs from the memory cell 100 shown in FIG. 8A in that the line segment connecting the transistor 200a and the transistor 200b is not parallel to the direction in which the conductor 246 extends. In other words, it differs from the memory cell 100 shown in FIG. 8A in that the number of conductors 246 connected to one memory cell 100A is two.
  • the memory cell 100A[i,j] is connected to each of the conductor 246[j] and the conductor 246[j+1].
  • the transistor 200a included in the memory cell 100A[i,j] is connected to the conductor 246[j+1]
  • the transistor 200b included in the memory cell 100A[i,j] is connected to the conductor 246[j].
  • the conductor 246 connected to the transistor 200a and the conductor 246 connected to the transistor 200b have different configurations.
  • FIG. 9A is a top view of the memory cell 100A.
  • FIG. 9B is a cross-sectional view of the memory cell 100A, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 9A.
  • FIG. 9C is a cross-sectional view of the memory cell 100A, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 9A.
  • FIG. 9D is a cross-sectional view of the memory cell 100A, and is also a cross-sectional view of the portion indicated by the dashed line B3-B4 in FIG. 9A. Note that in the top view of FIG. 9A, some elements are omitted for clarity.
  • the memory cell 100A differs from the memory cell 100 shown in FIGS. 2A to 2D in that it has a conductor 246a and a conductor 246b instead of the conductor 246.
  • the conductor 246a is electrically connected to the oxide 230a, and the conductor 246b is electrically connected to the oxide 230b.
  • the conductor 246a has a region in contact with the upper surface of the oxide 230a
  • the conductor 246b has a region in contact with the upper surface of the oxide 230b.
  • the direction in which the conductor 246a extends is parallel to the direction in which the conductor 246b extends.
  • the direction in which the conductor 246a extends is different from the direction in which the conductor 262 extends.
  • the direction in which the conductor 246b extends is different from the direction in which the conductor 242 extends.
  • the conductor 246a has a function as the other of the source electrode and drain electrode of the transistor 200a, and a function as a wiring.
  • the conductor 246b functions as the other of the source electrode and drain electrode of the transistor 200b, and functions as a wiring.
  • the conductor 246a is preferably provided in the same layer as the conductor 246b.
  • the conductor 246a is preferably formed using the same material and in the same process as the conductor 246b. At this time, the conductor 246a has the same conductive material as the conductor 246b.
  • the conductor 246b corresponds to the conductor 246[j] shown in FIG. 8B.
  • the conductor 246b corresponds to the conductor 246[j+2] shown in FIG. 8B.
  • a semiconductor device having the memory cell 100A can be used as a memory device.
  • FIG. 9E shows a circuit diagram when a semiconductor device having the memory cell 100A is used as a memory device.
  • the memory cell 100A includes a transistor 200a and a transistor 200b.
  • the gate of the transistor 200a is electrically connected to the wiring WOL
  • one of the source and drain of the transistor 200a is electrically connected to the gate of the transistor 200b
  • the other of the source and drain of the transistor 200a is electrically connected to the wiring WOL. It is electrically connected to the wiring WBL.
  • One of the source and drain of the transistor 200b is electrically connected to the wiring SL
  • the other of the source and drain of the transistor 200b is electrically connected to the wiring RBL.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line.
  • the wiring WOL corresponds to the conductor 262
  • the wiring WBL corresponds to the conductor 246a
  • the wiring RBL corresponds to the conductor 246b
  • the wiring SL corresponds to the conductor 242. That is, the conductor 262 has a region that functions as a word line
  • the conductor 246a has a region that functions as a write bit line
  • the conductor 246b has a region that functions as a read bit line
  • the conductor 242 has a region that functions as a write bit line. It has an area that functions as a selection line.
  • one of the source and drain of the transistor 200b may be electrically connected to the wiring RBL, and the other of the source and drain of the transistor 200b may be electrically connected to the wiring SL.
  • the wiring RBL corresponds to the conductor 242
  • the wiring SL corresponds to the conductor 246b. That is, the conductor 242 has a region that functions as a read bit line, and the conductor 246b has a region that functions as a selection line.
  • the write bit line and read bit line of the memory cell can be made independent.
  • FIGS. 10A to 10D Examples of configurations different from the memory cell 100 described above are shown in FIGS. 10A to 10D.
  • FIGS. 10A to 10D Examples of configurations different from the memory cell 100 described above are shown in FIGS. 10A to 10D.
  • structures having the same functions as the structures constituting the above-described memory cell 100 are given the same reference numerals.
  • parts that are different from the above-described memory cell 100 will be mainly described, and descriptions of overlapping parts will be omitted.
  • FIG. 10A is a top view of the memory cell 100B.
  • FIG. 10B is a cross-sectional view of the memory cell 100B, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 10A.
  • FIG. 10C is a cross-sectional view of the memory cell 100B, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 10A.
  • FIG. 10D is a cross-sectional view of the memory cell 100B, and is also a cross-sectional view of the portion indicated by the dashed line B3-B4 in FIG. 10A. Note that in the top view of FIG. 10A, some elements are omitted for clarity.
  • the memory cell 100B differs from the memory cell 100 shown in FIGS. 2A to 2D in that it has a capacitor 201 below the transistor 200a.
  • Memory cell 100B includes a transistor 200a, a transistor 200b, and a capacitor 201.
  • the memory cell 100B differs from the memory cell 100 shown in FIGS. 2A to 2D in that it includes a conductor 242c.
  • an identification code is added to the conductor 242 that functions as one of the source electrode and the drain electrode of the transistor 200b.
  • a conductor that functions as one of a source electrode and a drain electrode of the transistor 200b is referred to as a conductor 242b. Therefore, for the conductor 242b, the description of the conductor 242 described above in [Memory Cell 100] can be referred to.
  • the capacitor 201 includes a conductor 242c, an insulator 270 on the conductor 242c, and a conductor 260 on the insulator 270.
  • the conductor 242c has a region that functions as one electrode of the capacitor 201
  • the conductor 260 has a region that functions as the other electrode of the capacitor 201
  • the insulator 270 has a region that functions as a dielectric of the capacitor 201.
  • the capacitor 201 constitutes an MIM (Metal-Insulator-Metal) capacitor.
  • the conductor 242c is provided on the insulator 212.
  • the conductor 242c has a region that overlaps with the conductor 260 with the insulator 270 in between.
  • the conductor 242c is provided extending in the X direction. That is, the direction in which the conductor 242c extends is parallel to the direction in which the conductor 242b extends.
  • the conductor 242c has a function as a wiring.
  • the conductor 242c is preferably provided in the same layer as the conductor 242b.
  • the conductor 242c is preferably formed using the same material and the same process as the conductor 242b. At this time, the conductor 242c has the same conductive material as the conductor 242b.
  • the channel length of transistor 200b is longer than that of transistor 200a. Therefore, the transistor 200b has a larger channel capacitance (capacitance between the gate electrode and the channel formation region) than the transistor 200a. Therefore, the capacity of the capacitor 201 may be small.
  • FIG. 10E shows a circuit diagram when a semiconductor device having a memory cell 100B is used as a memory device.
  • Memory cell 100B includes a transistor 200a, a transistor 200b, and a capacitor 201.
  • the memory cell 100B can be said to be a memory cell composed of two transistors and one capacitor.
  • a memory cell composed of two transistors and one capacitor is also called a 2Tr1C type memory cell. Therefore, the memory cell 100B is a 2Tr1C type memory cell.
  • the gate of the transistor 200a is electrically connected to the wiring WOL
  • one of the source and drain of the transistor 200a is electrically connected to one electrode of the capacitor 201
  • the source and drain of the transistor 200a are electrically connected to one electrode of the capacitor 201.
  • the other side is electrically connected to the wiring BIL.
  • the gate of the transistor 200b is electrically connected to one electrode of the capacitor 201
  • one of the source and drain of the transistor 200b is electrically connected to the wiring SL
  • the other of the source and drain of the transistor 200b is electrically connected to the wiring BIL. connected to.
  • the other electrode of the capacitor 201 is electrically connected to the wiring CAL.
  • the wiring CAL functions as a capacitor line.
  • the wiring WOL corresponds to the conductor 262
  • the wiring BIL corresponds to the conductor 246
  • the wiring SL corresponds to the conductor 242b
  • the wiring CAL corresponds to the conductor 242c. That is, the conductor 262 has a region that functions as a word line, the conductor 246 has a region that functions as a bit line, the conductor 242b has a region that functions as a selection line, and the conductor 242c has a region that functions as a capacitor line. It has an area that functions as a
  • FIG. 11A is a top view of memory cell 100B.
  • FIG. 11B is a cross-sectional view of the memory cell 100B, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 11A.
  • FIG. 11C is a cross-sectional view of the memory cell 100B, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 11A.
  • FIG. 11A is a top view of memory cell 100B.
  • FIG. 11B is a cross-sectional view of the memory cell 100B, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 11A.
  • FIG. 11C is a cross-sectional view of the memory cell 100B, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 11A.
  • 11D is a cross-sectional view of the memory cell 100B, and is also a cross-sectional view of the portion indicated by the dashed line B3-B4 in FIG. 11A. Note that in the top view of FIG. 11A, some elements are omitted for clarity.
  • the memory cell 100B may further include a conductor 243.
  • the conductor 243 is provided on the conductor 242c and has a region overlapping with the conductor 260. At this time, the conductor 243 functions as one electrode of the capacitor 201, and the conductor 242c functions as a wiring.
  • the conductor 243 By providing the conductor 243, the distance between the pair of electrodes of the capacitor 201 can be shortened. Therefore, the capacity of the capacitor 201 can be increased. Furthermore, by separating the conductor that functions as one electrode of the capacitor 201 and the conductor that functions as a wiring, a semiconductor device can be manufactured using materials suitable for each.
  • FIG. 11B shows a configuration in which the end of the conductor 243 in the Y direction coincides with the end of the conductor 242 in the Y direction. Note that the present invention is not limited to this.
  • the end of the conductor 243 in the Y direction may be located inside the end of the conductor 242 in the Y direction.
  • FIG. 11C shows a configuration in which the end of the conductor 243 in the X direction coincides with the end of the conductor 260 in the X direction.
  • the present invention is not limited to this.
  • the end of the conductor 243 in the X direction may be located inside the end of the conductor 260 in the X direction, or it may be located outside the end of the conductor 260 in the X direction. good.
  • an insulator 271 may be provided on the insulator 270.
  • the insulator 271 is provided between a pair of electrodes of the capacitor 201 and has a region that functions as a dielectric of the capacitor 201.
  • insulator 271 is provided between conductor 243 and conductor 260.
  • high dielectric constant (high-k) material a material with a high relative dielectric constant
  • high dielectric constant (high-k) materials include oxides, oxynitrides, nitride oxides, and nitrides containing one or more metal elements selected from aluminum, hafnium, zirconium, gallium, etc. It will be done. Further, the above oxide, oxynitride, nitride oxide, or nitride may contain silicon. Furthermore, insulators made of the above-mentioned materials can be stacked and used.
  • High dielectric constant (high-k) materials include, specifically, aluminum oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, Examples include oxynitrides containing silicon and hafnium, oxides containing silicon and zirconium, oxynitrides containing silicon and zirconium, oxides containing hafnium and zirconium, and oxynitrides containing hafnium and zirconium.
  • the insulator 271 can be made thick enough to suppress leakage current, and the capacitance of the capacitor 201 can be sufficiently secured.
  • insulators made of the above-mentioned materials in a laminated manner, and a laminated structure of a high dielectric constant (high-k) material and a material having a higher dielectric strength than the high dielectric constant (high-k) material is used.
  • high-k high dielectric constant
  • high-k high dielectric constant
  • the insulator 271 an insulator in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order can be used.
  • an insulator in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulator having a relatively high dielectric strength, such as aluminum oxide the dielectric strength is improved and electrostatic breakdown of the capacitor 201 can be suppressed.
  • FIGS. 11A to 11D show a configuration in which a conductor 243 and an insulator 271 are provided, the present invention is not limited to this.
  • Memory cell 100B may include one of a conductor 243 and an insulator 271.
  • FIGS. 12A to 12D Configuration examples different from the above-described memory cell 100A and memory cell 100B are shown in FIGS. 12A to 12D. Note that in the memory cells shown below, structures having the same functions as the structures constituting the above-described memory cell 100A or memory cell 100B are given the same reference numerals. In addition, hereinafter, portions that are different from the above-described memory cell 100A or memory cell 100B will be mainly explained, and descriptions of overlapping portions will be omitted.
  • FIG. 12A is a top view of the memory cell 100C.
  • FIG. 12B is a cross-sectional view of the memory cell 100C, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 12A.
  • FIG. 12C is a cross-sectional view of the memory cell 100C, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 12A.
  • FIG. 12D is a cross-sectional view of the memory cell 100C, and is also a cross-sectional view of the portion indicated by the dashed line B3-B4 in FIG. 12A. Note that in the top view of FIG. 12A, some elements are omitted for clarity.
  • the memory cell 100C differs from the memory cell 100A shown in FIGS. 9A to 9D in that it has a capacitor 201 below the transistor 200a. Therefore, the memory cell 100C can also be said to be a modification of the memory cell 100A shown in FIGS. 9A to 9D.
  • the memory cell 100C includes a transistor 200a, a transistor 200b, and a capacitor 201. Therefore, the memory cell 100C is a 2Tr1C type memory cell.
  • the memory cell 100C differs from the memory cell 100B shown in FIGS. 10A to 10D in that it has a conductor 246a and a conductor 246b instead of the conductor 246. Therefore, the memory cell 100C can also be said to be a modification of the memory cell 100B shown in FIGS. 10A to 10D.
  • a semiconductor device having the memory cell 100C can be used as a memory device.
  • FIG. 12E shows a circuit diagram when a semiconductor device having a memory cell 100C is used as a memory device.
  • the memory cell 100C includes a transistor 200a, a transistor 200b, and a capacitor 201.
  • the gate of the transistor 200a is electrically connected to the wiring WOL
  • one of the source and drain of the transistor 200a is electrically connected to one electrode of the capacitor 201
  • the source and drain of the transistor 200a are electrically connected to one electrode of the capacitor 201.
  • the other side is electrically connected to the wiring WBL.
  • the gate of the transistor 200b is electrically connected to one electrode of the capacitor 201
  • one of the source and drain of the transistor 200b is electrically connected to the wiring SL
  • the other of the source and drain of the transistor 200b is electrically connected to the wiring RBL. connected to.
  • the other electrode of the capacitor 201 is electrically connected to the wiring CAL.
  • the wiring WOL corresponds to the conductor 262
  • the wiring WBL corresponds to the conductor 246a
  • the wiring RBL corresponds to the conductor 246b
  • the wiring SL corresponds to the conductor 242b
  • the wiring CAL corresponds to the conductor 242c. That is, the conductor 262 has a region that functions as a word line
  • the conductor 246a has a region that functions as a write bit line
  • the conductor 246b has a region that functions as a read bit line
  • the conductor 242b has a region that functions as a read bit line.
  • the conductor 242c has a region that functions as a selection line
  • the conductor 242c has a region that functions as a capacitor line.
  • one of the source and drain of the transistor 200b may be electrically connected to the wiring RBL, and the other of the source and drain of the transistor 200b may be electrically connected to the wiring SL.
  • the wiring RBL corresponds to the conductor 242
  • the wiring SL corresponds to the conductor 246b. That is, the conductor 242 has a region that functions as a read bit line, and the conductor 246b has a region that functions as a selection line.
  • FIGS. 13A to 13D Examples of configurations different from the above-described memory cell 100B are shown in FIGS. 13A to 13D. Note that in the memory cells shown below, structures having the same functions as the structures constituting the above-described memory cell 100B are given the same reference numerals. In addition, hereinafter, parts that are different from the above-described memory cell 100B will be mainly described, and descriptions of overlapping parts will be omitted.
  • FIG. 13A is a top view of the memory cell 100D.
  • FIG. 13B is a cross-sectional view of the memory cell 100D, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 13A.
  • FIG. 13C is a cross-sectional view of the memory cell 100D, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 13A.
  • FIG. 13D is a cross-sectional view of the memory cell 100D, and is also a cross-sectional view of the portion indicated by the dashed line B3-B4 in FIG. 13A. Note that in the top view of FIG. 13A, some elements are omitted for clarity.
  • the memory cell 100D differs from the memory cell 100B shown in FIGS. 10A to 10D in that it includes a transistor 200c instead of the transistor 200b.
  • the memory cell 100D includes a transistor 200a, a transistor 200c, and a capacitor 201.
  • the memory cell 100D differs from the memory cell 100B shown in FIGS. 10A to 10D in that it has a conductor 262c between the conductor 260 and the conductor 246. Note that in FIGS. 13A to 13D, identification symbols are added to the conductor 262 that functions as the gate electrode of the transistor 200a. Specifically, a conductor that functions as a gate electrode of the transistor 200a is referred to as a conductor 262a. Therefore, for the conductor 262a, the description of the conductor 262 described above in [Memory Cell 100] can be referred to.
  • the transistor 200c includes a conductor 242, a conductor 260 above the conductor 242, a conductor 262c above the conductor 260, a conductor 246 above the conductor 262c, an oxide 230b, and an insulator 250b. and has. Insulator 272 has a region located between conductor 260 and conductor 262c, and insulator 274 has a region located between conductor 262c and conductor 246.
  • Openings that reach the conductor 242 are provided in the insulator 270, the conductor 260, the insulator 272, the conductor 262c, and the insulator 274.
  • An insulator 250b and an oxide 230b are arranged inside the opening.
  • the insulator 250b has a region in contact with the side surface of the oxide 230b, a region in contact with the side surface of the conductor 260, a region in contact with the side surface of the conductor 262c, a region in contact with at least part of the side surface of the insulator 270, and an insulating region.
  • Oxide 230b has a region in contact with the side surface of insulator 250b, a region in contact with at least a portion of the upper surface of conductor 242, and a region in contact with at least a portion of the lower surface of conductor 246.
  • the conductor 260 has a region that functions as the first gate electrode of the transistor 200c.
  • the conductor 262c has a region that functions as a second gate electrode of the transistor 200c.
  • Insulator 250b has a region that functions as a gate insulator of transistor 200c.
  • the conductor 242 has a region that functions as one of a source electrode and a drain electrode of the transistor 200c.
  • the conductor 246 has a region that functions as the other of the source electrode and the drain electrode of the transistor 200c.
  • a region of the oxide 230b that faces the conductor 260 with the insulator 250b in between, and a region of the oxide 230b that faces the conductor 262c with the insulator 250b in between function as a channel formation region of the transistor 200c.
  • the conductor 260 and the conductor 262c may be electrically connected so that the conductor 262c and the conductor 260 are at the same potential.
  • the transistor 200c can be said to be a double-gate transistor.
  • a double-gate transistor refers to a transistor that has two gates and that the two gates are electrically connected. By using a double-gate transistor, more current can flow. Therefore, the on-state current of the transistor 200c functioning as a read transistor is increased, and a memory cell and a semiconductor device with high read speed can be realized.
  • the conductor 242b and the conductor 242c shown in FIGS. 10A to 10D are used instead of the conductor 242. It is good to have one. Thereby, a memory cell having the circuit configuration shown in FIG. 10E can be configured. At this time, the transistor 200b shown in FIG. 10E becomes a double-gate transistor.
  • the conductor 262a and the conductor 262c shown in FIGS. 13A to 13D may be provided in place of the conductor 262 of the memory cell 100B shown in FIGS. 10A to 10D.
  • a memory cell 100B having a double-gate transistor 200b can be configured.
  • the potential of the conductor 262c may be changed independently without being linked to the potential of the conductor 260.
  • the transistor 200c has a configuration in which two transistors are connected in series.
  • the memory cell 100D can be said to be a memory cell composed of three transistors and one capacitor.
  • a memory cell composed of three transistors and one capacitor is also called a 3Tr1C type memory cell. Therefore, the memory cell 100D is a 3Tr1C type memory cell.
  • the conductor 262c when the potential of the conductor 262c is changed independently from the potential of the conductor 260, the conductor 262c has a region that functions as a wiring.
  • the direction in which the conductor 262c extends and the direction in which the conductor 246 extends are preferably different, and more preferably orthogonal to each other. Further, the direction in which the conductor 262a extends is the same as the direction in which the conductor 262c extends.
  • the conductor 262c is preferably provided in the same layer as the conductor 262a.
  • the conductor 262c is preferably formed using the same material and the same process as the conductor 262a. At this time, the conductor 262c has the same conductive material as the conductor 262a.
  • FIG. 13E shows a circuit diagram when a semiconductor device having a memory cell 100D is used as a memory device.
  • the memory cell 100D includes a transistor 200a, a transistor 200c, and a capacitor 201.
  • the transistor 200c includes a transistor 200c1 and a transistor 200c2 connected in series.
  • the conductor 260 has a region that functions as a gate electrode of the transistor 200c1, and the conductor 262c has a region that functions as a gate electrode of the transistor 200c2. has.
  • the insulator 250b includes a region that functions as a gate insulator of the transistor 200c1 and a region that functions as a gate insulator of the transistor 200c2.
  • the conductor 242 has a region that functions as one of the source electrode and the drain electrode of the transistor 200c1, and the conductor 246 has a region that functions as the other of the source electrode and the drain electrode of the transistor 200c2.
  • the gate of the transistor 200a is electrically connected to the wiring WWL
  • one of the source and drain of the transistor 200a is electrically connected to one electrode of the capacitor 201
  • the source and drain of the transistor 200a are electrically connected to one electrode of the capacitor 201.
  • the other side is electrically connected to the wiring BIL.
  • the gate of the transistor 200c1 is electrically connected to one electrode of the capacitor 201
  • one of the source and drain of the transistor 200c1 is electrically connected to the wiring GNDL
  • the other of the source and drain of the transistor 200c1 is electrically connected to the source and drain of the transistor 200c2.
  • the gate of the transistor 200c2 is electrically connected to the wiring RWL
  • the other of the source and drain of the transistor 200c2 is electrically connected to the wiring BIL.
  • the other electrode of the capacitor 201 is electrically connected to the wiring GNDL.
  • the wiring WWL functions as a write word line
  • the wiring RWL functions as a read word line
  • the wiring GNDL functions as a wiring that provides a low-level potential.
  • the wiring WWL corresponds to the conductor 262a
  • the wiring RWL corresponds to the conductor 262c
  • the wiring BIL corresponds to the conductor 246,
  • the wiring GNDL corresponds to the conductor 242. That is, conductor 262a has a region that functions as a write word line, conductor 262c has a region that functions as a read word line, conductor 246 has a region that functions as a bit line, and conductor 242 has a region that functions as a read word line. It has a region that functions as a wiring that provides a low-level potential.
  • an insulating substrate for example, an insulating substrate, a semiconductor substrate, or a conductive substrate may be used.
  • the insulating substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as an yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the semiconductor substrate described above such as an SOI (Silicon On Insulator) substrate.
  • the conductive substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • substrates containing metal nitrides, substrates containing metal oxides, and the like there are substrates in which an insulator substrate is provided with a conductor or a semiconductor, a semiconductor substrate in which a conductor or an insulator is provided, and a conductor substrate in which a semiconductor or an insulator is provided.
  • these substrates provided with elements may be used.
  • Elements provided on the substrate include capacitive elements, resistive elements, switch elements, light emitting elements, and memory elements.
  • insulator examples include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides having insulating properties.
  • Insulators with high dielectric constants include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, and silicon and hafnium. There are oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
  • Insulators with low dielectric constants include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, Examples include silicon oxide or resin that has pores.
  • insulators that have the function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or in a laminated manner.
  • the insulator that functions as the gate insulator is preferably an insulator that has a region containing oxygen that is desorbed by heating.
  • the oxide 230 by forming a structure in which silicon oxide or silicon oxynitride having a region containing oxygen that is released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated for.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the following, an alloy containing the above-mentioned metal elements as a component, an alloy containing a combination of the above-mentioned metal elements, or the like.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a plurality of conductive layers formed of the above materials may be stacked and used.
  • a layered structure may be used in which a material containing the metal element described above and a conductive material containing oxygen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • the conductor that functions as the gate electrode should have a stacked structure that is a combination of a material containing the aforementioned metal element and a conductive material containing oxygen. is preferred. In this case, it is preferable to provide a conductive material containing oxygen on the channel forming region side. By providing a conductive material containing oxygen on the side of the channel formation region, oxygen released from the conductive material is easily supplied to the channel formation region.
  • a conductive material containing oxygen and a metal element contained in the metal oxide in which the channel is formed as the conductor functioning as the gate electrode.
  • a conductive material containing the aforementioned metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may also be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • FIGS. 14A to 16D A, C, and E in each figure indicate a top view.
  • B, D, and F of each figure are sectional drawings corresponding to the site
  • an insulating material for forming an insulator, a conductive material for forming a conductor, or a semiconductor material for forming a semiconductor is used by a plating method, a sputtering method, a CVD method, an MBE method, or a PLD method.
  • the film can be formed using an ALD method or the like as appropriate.
  • sputtering methods include an RF sputtering method that uses a high frequency power source as a sputtering power source, and a DC sputtering method that uses a direct current power source.
  • the DC sputtering method further includes a pulsed DC sputtering method in which the voltage applied to the electrodes is changed in a pulsed manner.
  • the RF sputtering method is mainly used when forming an insulating film
  • the DC sputtering method is mainly used when forming a metal conductive film.
  • the pulsed DC sputtering method is mainly used when forming a film of a compound such as an oxide, nitride, or carbide by a reactive sputtering method.
  • the CVD method can be classified into a plasma CVD (PECVD) method that uses plasma, a thermal CVD (TCVD) method that uses heat, a photo CVD (Photo CVD) method that uses light, and the like. Furthermore, it can be divided into a metal CVD (MCVD) method and a metal organic CVD (MOCVD) method depending on the raw material gas used.
  • PECVD plasma CVD
  • TCVD thermal CVD
  • Photo CVD Photo CVD
  • MCVD metal CVD
  • MOCVD metal organic CVD
  • the plasma CVD method can obtain high-quality films at relatively low temperatures. Further, since the thermal CVD method does not use plasma, it is a film forming method that can reduce plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitors, etc.) included in a semiconductor device may be charged up by receiving charges from plasma. At this time, the accumulated charges may destroy wiring, electrodes, elements, etc. included in the semiconductor device. On the other hand, in the case of a thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased. Further, in the thermal CVD method, since plasma damage does not occur during film formation, a film with fewer defects can be obtained.
  • ALD method a thermal ALD method, a PEALD method, or the like can be used.
  • the CVD method and ALD method are different from the sputtering method in which particles emitted from a target or the like are deposited. Therefore, this is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for coating the surface of an opening with a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film formation rate, it may be preferable to use it in combination with other film formation methods such as the CVD method, which has a fast film formation rate.
  • a film of any composition can be formed by changing the flow rate ratio of source gases.
  • the flow rate ratio of source gases by changing the flow rate ratio of source gases during film formation, it is possible to form a film whose composition changes continuously.
  • the time required for film formation is reduced because it does not require time for transport or pressure adjustment. can do. Therefore, it may be possible to improve the productivity of semiconductor devices.
  • a film of any composition can be formed by simultaneously introducing a plurality of different types of precursors.
  • a film of any composition can be formed by controlling the number of cycles for each precursor.
  • a substrate (not shown) is prepared, and an insulator 212 is formed on the substrate.
  • a conductor 242 is formed on the insulator 212, and an insulator 270 is formed on the conductor 242 and the insulator 212.
  • the insulator 270 preferably has a flat top surface.
  • the upper surface of the insulator 270 may be flattened by performing CMP treatment after forming the insulator 270.
  • a conductor 260 is formed over the insulator 270, a conductor 244 is formed over the conductor 260, and an insulator 272 is formed over the conductor 260, the conductor 244, and the insulator 270 (see FIG. 14A and FIG. 14B).
  • the insulator 272 preferably has a flat top surface.
  • the upper surface of the insulator 272 may be flattened by performing CMP treatment after forming the insulator 272.
  • a conductor 262 is formed on the insulator 272, and an insulator 274 is formed on the conductor 262 and the insulator 272 (FIGS. 14C and 14D).
  • the insulator 274 preferably has a flat top surface.
  • the upper surface of the insulator 274 may be flattened by performing CMP treatment after forming the insulator 274.
  • the insulator 270, the conductor 260, the insulator 272, the conductor 262, and the insulator 274 are processed to form the opening 258a that reaches the conductor 244 and the conductor 242.
  • a reaching opening 258b is formed (FIGS. 14E and 14F).
  • the opening 258a corresponds to the first opening described above
  • the opening 258b corresponds to the second opening described above.
  • wet etching may be used to form the openings 258a and 258b, it is preferable to use dry etching for fine processing.
  • the conductor 244 and the conductor 260 it is preferable to use a different material for the conductor 244 and the conductor 260, and to select an etching method that has a high etching rate selectivity.
  • the conductor 244 can function as an etching stop film when forming the openings 258a and 258b. Therefore, it is possible to prevent the opening 258a from becoming excessively deep.
  • the opening 258a and the opening 258b can be formed under the same conditions. Therefore, the manufacturing process of a semiconductor device can be simplified and productivity can be improved.
  • an insulating film 250A is formed (FIGS. 15A and 15B).
  • the insulating film 250A is preferably formed using an ALD method.
  • the insulator 250 is preferably formed to have a small thickness, and it is preferable to reduce variations in the thickness.
  • the ALD method is a film forming method in which a precursor and a reactant (for example, an oxidizing agent) are introduced alternately, and the film thickness can be adjusted by the number of times this cycle is repeated, making it possible to precisely adjust the film thickness. be.
  • the insulating film 250A is preferably formed on the bottom and side surfaces of the openings 258a and 258b with good coverage.
  • the insulator 250a and the insulator 250b can be formed with good coverage over the openings 258a and 258b, respectively.
  • ozone (O 3 ), oxygen (O 2 ), water (H 2 O), or the like can be used as an oxidizing agent.
  • oxygen (O 2 ), or the like that does not contain hydrogen can be reduced.
  • the insulating film 250A is anisotropically etched to form an insulator 250a in contact with the side surface of the opening 258a of each of the insulator 272, the conductor 262, and the insulator 274.
  • An insulator 250b is formed in contact with the side surface of the opening 258b of each of the insulator 260, the insulator 272, and the insulator 274 (FIGS. 15C and 15D).
  • a dry etching method may be used as the anisotropic etching of the insulating film 250A.
  • an insulating film to be the insulator 254a and the insulator 254b and an insulating film 250A are formed in this order, and then It is recommended to perform anisotropic etching.
  • an oxide film 230A is formed on the insulator 250a and the insulator 250b (FIGS. 16A and 16B). It is preferable to form the oxide film 230A using an ALD method. By using the ALD method, a film with a uniform thickness can be formed even in grooves or openings with a large aspect ratio. Further, by using the PEALD method, the oxide film 230A can be formed at a lower temperature than the thermal ALD method. Note that the oxide film 230A may be formed using a sputtering method.
  • the oxide film using the ALD method it is preferable to perform microwave treatment, and it is more preferable to perform microwave treatment in an atmosphere containing oxygen.
  • oxygen gas By performing microwave processing in an atmosphere containing oxygen, oxygen gas can be turned into plasma using high frequency waves such as microwaves and RF, and the oxygen plasma can be made to act on the oxide film.
  • the oxide film can also be irradiated with high frequency waves such as microwaves and RF waves.
  • microwaves, high frequency waves such as RF, oxygen plasma, etc. can be applied to the oxide film.
  • the impurity concentration in the oxide film can be reduced by the action of radio frequency, oxygen plasma, etc.
  • hydrogen in the oxide film can be desorbed as water molecules.
  • carbon in the oxide film can be desorbed as oxocarbon (CO and/or CO 2 ).
  • oxygen radicals generated by oxygen plasma to the oxide film, oxygen vacancies, V OH , etc. in the oxide film can be reduced.
  • the crystallinity of the oxide film tends to improve as the impurity concentration and the amount of defects (oxygen vacancies, V OH , etc.) are reduced. That is, microwave treatment in an atmosphere containing oxygen reduces the impurity concentration and the amount of defects in the oxide film, and improves the crystallinity of the oxide film.
  • oxide 230a is formed to fill opening 258a
  • oxide 230b is formed to fill opening 258b (FIGS. 16C and 16D).
  • part of the insulator 274 may be removed by the CMP process. This allows the insulator 274 to be planarized. In this way, the top surface of the oxide 230a, the top surface of the oxide 230b, the top surface of the insulator 250a, the top surface of the insulator 250b, and the top surface of the insulator 274 have the same height.
  • the oxide film 230A it is preferable to form the oxide film 230A, then form an insulating film that will become the insulator 275, and then perform the above CMP process.
  • microwave treatment may not be performed after the formation of the oxide film 230A, but the microwave treatment may be performed after the CMP treatment described above.
  • a conductor 246 is formed on the oxide 230a, the oxide 230b, the insulator 250a, the insulator 250b, and the insulator 274.
  • the memory cell 100 shown in FIGS. 2A to 2D can be manufactured.
  • a semiconductor device having the memory cell 100 shown in FIGS. 2A to 2D can be manufactured.
  • a memory device of one embodiment of the present invention is a memory device (hereinafter sometimes referred to as an OS memory device) to which a transistor using an oxide semiconductor (hereinafter sometimes referred to as an OS transistor) is applied. .
  • FIG. 17A shows an example of the configuration of an OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 is a circuit that has a function of writing data into the memory cells included in the memory cell array 1470 and reading data from the memory cells included in the memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying data signals read from memory cells. Note that the above wiring is a wiring connected to a memory cell included in the memory cell array 1470, and will be described in detail later.
  • the amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440.
  • the row circuit 1420 includes, for example, a row decoder, a word line driver circuit, etc., and can select a row to be accessed.
  • the storage device 1400 is supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 as power supply voltages from the outside. Furthermore, control signals (CE, WE, RES), address signal ADDR, and data signal WDATA are input to the storage device 1400 from the outside. Address signal ADDR is input to the row decoder and column decoder, and data signal WDATA is input to the write circuit.
  • VSS low power supply voltage
  • VDD high power supply voltage
  • VIL high power supply voltage
  • the control logic circuit 1460 processes control signals (CE, WE, RES) input from the outside to generate control signals for the row decoder and column decoder.
  • Control signal CE is a chip enable signal
  • control signal WE is a write enable signal
  • control signal RES is a read enable signal.
  • the signals processed by the control logic circuit 1460 are not limited to these, and other control signals may be input as necessary.
  • the memory cell array 1470 has a plurality of memory cells MC arranged in rows and columns and a plurality of wirings. Note that the number of wires connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC in one column, and the like. Further, the number of wires connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC in one row, and the like.
  • FIG. 17A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • a memory cell array 1470 may be provided over a part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap below the memory cell array 1470.
  • FIGS. 18A to 18E A configuration example of a memory cell that can be applied to the above-described memory cell MC will be described using FIGS. 18A to 18E.
  • FIG. 18A shows an example of a circuit configuration of a two-transistor gain cell type memory cell.
  • a memory cell 1471 shown in FIG. 18A includes a transistor M1 and a transistor M2. Note that the transistor M1 and the transistor M2 are transistors with a single gate structure.
  • the first terminal of the transistor M1 is connected to the gate of the transistor M2, the second terminal of the transistor M1 is connected to the wiring BIL, and the gate of the transistor M1 is connected to the wiring WOL.
  • a first terminal of the transistor M2 is connected to the wiring BIL, and a second terminal of the transistor M2 is connected to the wiring SL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line
  • the wiring SL functions as a selection line.
  • the gate capacitance of the transistor M2 is used as a storage capacitor.
  • the memory cell 1471 can be said to be a capacitorless memory cell. Therefore, it can also be said to be a gain cell type memory cell with two transistors and zero capacitive elements.
  • the memory cell 100 shown in FIGS. 2A to 2D, etc. can be applied as the memory cell 1471 shown in FIG. 18A.
  • the transistor M1 corresponds to the transistor 200a
  • the transistor M2 corresponds to the transistor 200b.
  • the wiring BIL corresponds to the conductor 246, the wiring WOL corresponds to the conductor 262, and the wiring SL corresponds to the conductor 242.
  • FIG. 18B shows another circuit configuration example of a two-transistor gain cell type memory cell.
  • Memory cell 1472 shown in FIG. 18B includes a transistor M1 and a transistor M2. Note that the transistor M1 and the transistor M2 are transistors with a single gate structure.
  • the first terminal of the transistor M1 is connected to the gate of the transistor M2, the second terminal of the transistor M1 is connected to the wiring WBL, and the gate of the transistor M1 is connected to the wiring WOL.
  • a first terminal of the transistor M2 is connected to the wiring RBL, and a second terminal of the transistor M2 is connected to the wiring SL.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line.
  • the memory cell 1472 uses the gate capacitance of the transistor M2 as a storage capacitor.
  • an OS transistor By turning off the transistor M1, the charge at the node where one of the source and drain of the transistor M1 and the gate of the transistor M2 are electrically connected is kept for a very long time. It becomes possible to hold the Therefore, it is possible to realize a nonvolatile memory cell.
  • the memory cell 100A shown in FIGS. 9A to 9D can be applied as the memory cell 1472 shown in FIG. 18B.
  • the transistor M1 corresponds to the transistor 200a
  • the transistor M2 corresponds to the transistor 200b.
  • the wiring WBL corresponds to the conductor 246a
  • the wiring RBL corresponds to the conductor 246b
  • the wiring WOL corresponds to the conductor 262
  • the wiring SL corresponds to the conductor 242.
  • the memory cell MC is not limited to the memory cell 1471 or the memory cell 1472, and the circuit configuration can be changed as appropriate.
  • transistor M1 and transistor M2 may have a back gate.
  • the back gate may be electrically connected to the gate of the transistor M1, or may be electrically connected to a wiring for applying a potential to the back gate. The same applies when transistor M2 has a back gate.
  • FIGS. 18C and 18D show circuit configuration examples of a gain cell type memory cell having two transistors and one capacitive element.
  • Memory cell 1473 shown in FIG. 18C includes a transistor M3, a transistor M4, and a capacitor CA.
  • the transistor M3 and the transistor M4 are transistors with a single gate structure.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • the first terminal of the transistor M3 is connected to the first terminal of the capacitive element CA, the second terminal of the transistor M3 is connected to the wiring WBL, and the gate of the transistor M3 is connected to the wiring WOL.
  • a second terminal of the capacitive element CA is connected to the wiring CAL.
  • a first terminal of the transistor M4 is connected to the wiring RBL, a second terminal of the transistor M4 is connected to the wiring SL, and a gate of the transistor M4 is connected to the first terminal of the capacitive element CA.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitive element CA. It is preferable to apply a high-level potential to the wiring CAL when writing data and reading data. Further, while data is being held, it is preferable to apply a low level potential to the wiring CAL.
  • the memory cell MC is not limited to the memory cell 1473, and the circuit configuration can be changed as appropriate.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are combined into one wiring BIL, like a memory cell 1474 shown in FIG. 18D.
  • the transistor M3 may have a back gate. When the transistor M3 has a back gate, the back gate may be electrically connected to the gate of the transistor M3, or may be electrically connected to a wiring for applying a potential to the back gate.
  • the transistor 200 can be used as the transistor M3.
  • the leakage current of the transistor M3 can be made very small.
  • the written data can be held for a long time by the transistor M3, so that the frequency of refreshing the memory cells can be reduced.
  • the memory cell refresh operation can be made unnecessary.
  • the leakage current is very small, multi-value data or analog data can be held in the memory cell 1473. The same applies to memory cell 1474.
  • an OS transistor can be used as the transistor M4.
  • the transistor 200a can be used as the transistor M3, and the transistor 200b or the double-gate transistor 200c can be used as the transistor M4.
  • the memory cell array 1470 can be configured using only n-type transistors.
  • the memory cell 100C shown in FIGS. 12A to 12D can be applied as the memory cell 1473 shown in FIG. 18C.
  • the transistor M3 corresponds to the transistor 200a
  • the transistor M4 corresponds to the transistor 200b.
  • the wiring WBL corresponds to the conductor 246a
  • the wiring RBL corresponds to the conductor 246b
  • the wiring WOL corresponds to the conductor 262
  • the wiring SL corresponds to the conductor 242b
  • the wiring CAL corresponds to the conductor 242c.
  • the memory cell 1474 shown in FIG. 18D the memory cell 100B shown in FIGS. 10A to 10D etc. can be applied.
  • the transistor M3 corresponds to the transistor 200a
  • the transistor M4 corresponds to the transistor 200b.
  • the wiring BIL corresponds to the conductor 246, the wiring WOL corresponds to the conductor 262, the wiring SL corresponds to the conductor 242b, and the wiring CAL corresponds to the conductor 242c.
  • the transistor M4 may be a transistor having silicon in a channel formation region (hereinafter sometimes referred to as a Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • Si transistors may have higher field effect mobility than OS transistors. Therefore, a Si transistor may be used as the transistor M4 that functions as a read transistor.
  • the transistor M3 can be stacked on top of the transistor M4, so that the area occupied by the memory cell can be reduced and the storage device can be highly integrated.
  • FIG. 18E shows an example of a gain cell type memory cell with three transistors and one capacitive element.
  • a memory cell 1475 shown in FIG. 18E includes transistors M5 to M7 and a capacitor CB. Capacitive element CB is provided as appropriate.
  • the memory cell 1475 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, and the wiring GNDL.
  • the wiring GNDL is a wiring that provides a low level potential. Note that the memory cell 1475 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M5 is an OS transistor with a single gate structure. Note that the transistor M5 may have a back gate. When the transistor M5 has a back gate, the back gate may be electrically connected to the gate of the transistor M5, or may be electrically connected to a wiring for applying a potential to the back gate.
  • the transistor 200 can be used as the transistor M5.
  • the leakage current of the transistor M5 can be made very small.
  • OS transistors can be used as the transistors M5 to M7.
  • the transistor 200a can be used as the transistor M5
  • the transistor 200c having a configuration in which two transistors are connected in series can be used as the transistor M6 and the transistor M7.
  • the memory cell array 1470 can be constructed using only n-type transistors.
  • the transistor M6 and the transistor M7 may each be an n-channel type Si transistor or a p-channel type Si transistor.
  • the memory cell 100D shown in FIGS. 13A to 13D can be applied as the memory cell 1475 shown in FIG. 18E.
  • the transistor M5 corresponds to the transistor 200a
  • the transistor M6 corresponds to one of the two transistors connected in series
  • the transistor M7 corresponds to the other of the two transistors connected in series.
  • the wiring BIL corresponds to the conductor 246,
  • the wiring WWL corresponds to the conductor 262a
  • the wiring RWL corresponds to the conductor 262c,
  • the wiring GNDL corresponds to the conductor 242.
  • the memory cells MC are not limited to the memory cells 1471 to 1475, and the circuit configuration can be changed.
  • the transistor M1 can be formed during a BEOL (back end of line) process for forming wiring of a memory device. Further, when using Si transistors in the peripheral circuit 1411 that overlaps under the memory cell array 1470, a technology (referred to as BEOL-Tr technology) in which an OS transistor is directly formed above the Si transistor can be applied. By using this technology, 3D functional circuits can be constructed while maintaining design rules, and high functionality can be achieved with low power consumption and low cost.
  • FIG. 18F shows a perspective view of the storage device 1400.
  • Storage device 1400 has layer 1480 and layer 1490.
  • FIG. 18G is a perspective view for explaining the configuration of the storage device 1400, and shows a layer 1480 and a layer 1490 separately.
  • the layer 1480 is a layer including a transistor.
  • the semiconductor layer including the channel formation region of the transistor may be formed using a single semiconductor material or a combination of semiconductor materials such as a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, or an amorphous semiconductor.
  • semiconductor material silicon, germanium, or the like can be used, for example.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • gallium arsenide aluminum gallium arsenide, indium gallium arsenide, gallium nitride, indium phosphide, silicon germanium, or the like, which is applicable to HEMT (High Electron Mobility Transistor), may be used.
  • HEMT High Electron Mobility Transistor
  • the layer 1490 is a layer including a transistor.
  • a semiconductor layer including a channel formation region of the transistor may be formed using a semiconductor material that can be formed into a thin film, such as an oxide semiconductor or silicon.
  • layer 1490 can be provided on layer 1480. Therefore, a miniaturized storage device 1400 can be realized.
  • the transistor included in the layer 1480 is a Si transistor.
  • the layer 1480 can be provided with a peripheral circuit 1411.
  • a transistor included in the layer 1490 is an OS transistor.
  • a structure can be adopted in which a memory cell array 1470 is provided in the layer 1480.
  • the storage device 1400 can be manufactured using the BEOL-Tr technology. Therefore, the area occupied by the storage device 1400 can be reduced.
  • peripheral circuit 1411 memory cell array 1470, etc. shown in this embodiment are not limited to the above.
  • the arrangement or functions of these circuits and the wiring, circuit elements, etc. connected to the circuits may be changed, deleted, or added as necessary.
  • FIG. 19 shows an example of a cross-sectional configuration of the storage device 1400 shown in FIG. 17A.
  • FIG. 19 shows a part of the storage device 1400 shown in FIG. 17A.
  • the storage device 1400 includes a layer 1480 and a layer 1490 above the layer 1480.
  • a peripheral circuit 1411 is provided in the layer 1480.
  • the layer 1480 can be said to be a layer including the peripheral circuit 1411.
  • a memory cell array 1470 is provided in the layer 1490.
  • the semiconductor device described in the previous embodiment can be used for the memory cells included in memory cell array 1470. That is, layer 1480 is located below the semiconductor device shown in the previous embodiment.
  • FIG. 19 shows a transistor 300 included in layer 1480.
  • Transistor 300 functions as part of the sense amplifier described above.
  • the layer 1480 can be regarded as a substrate on which a semiconductor circuit including a transistor is formed.
  • FIG. 19 shows a part of the memory cell array 1470 provided in the layer 1490. Specifically, FIG. 19 illustrates two memory cells MC provided in layer 1490.
  • the conductor 262 corresponds to the wiring WOL. Furthermore, the conductor 244 corresponds to the wiring BIL. Furthermore, the conductor 246 corresponds to the wiring SL.
  • FIG. 19 shows a configuration in which one layer 1490 including the memory cell array 1470 is provided, the present invention is not limited to this. For example, a plurality of layers including the memory cell array 1470 may be stacked.
  • FIG. 20 shows a structure in which a layer 1490_1 including a memory cell array and a layer 1490_2 including a memory cell array are stacked. Note that the number of layers to be stacked may be three or more. In this way, by using OS transistors as transistors included in the memory cell 100, a plurality of memory cell arrays 1470 can be stacked and provided. That is, the amount of data that can be stored per unit area can be increased.
  • the transistor 300 is provided over a substrate 311 and includes a conductor 316 that functions as a gate, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that is a part of the substrate 311, and functions as a source region or a drain region. It has a low resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape.
  • a conductor 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulator 315 in between.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 300 is also called a FIN type transistor because it utilizes a convex portion of a semiconductor substrate.
  • an insulator may be provided in contact with the upper portion of the convex portion to function as a mask for forming the convex portion.
  • a semiconductor film having a convex shape may be formed by processing an SOI substrate.
  • transistor 300 shown in FIG. 19 is an example, and the structure is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer including an interlayer film, wiring, plug, etc. may be provided between each structure. Further, a plurality of wiring layers can be provided depending on the design.
  • a conductor having a function as a plug or a wiring a plurality of structures may be given the same reference numeral. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked and provided as interlayer films. Furthermore, a conductor 328, a conductor 330, and the like that are electrically connected to the transistor 200 are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326. Note that the conductor 328 and the conductor 330 function as a plug or wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape underneath.
  • the upper surface of the insulator 322 may be planarized by a planarization process using chemical mechanical polishing (CMP) or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are stacked in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or wiring.
  • Examples of insulators that can be used as an interlayer film include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides that have insulating properties.
  • the material should be selected depending on the function of the insulator.
  • the insulator 322, the insulator 352, the insulator 354, etc. have an insulator with a low relative dielectric constant.
  • the insulator preferably includes silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide with holes, resin, or the like.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or oxide with holes. It is preferable to have a laminated structure of silicon and resin.
  • Silicon oxide and silicon oxynitride are thermally stable, so by combining them with resin, a laminated structure that is thermally stable and has a low dielectric constant can be obtained.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, and acrylic.
  • an insulator that has a function of suppressing the permeation of impurities such as hydrogen and oxygen may be used as the insulator 350 and the like.
  • Examples of insulators that have the function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or in a stacked layer.
  • aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or Metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride, etc. can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing one or more metal elements selected from , ruthenium, etc. can be used.
  • a semiconductor having high electrical conductivity, typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material formed of the above materials is used in a single layer. Alternatively, they can be used in a stacked manner. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferable to use a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • FIGS. 21A to 21E schematically show several configuration examples of removable storage devices.
  • the semiconductor device shown in the previous embodiment is processed into a packaged memory chip and used in various storage devices and removable memories.
  • FIG. 21A is a schematic diagram of a USB memory.
  • USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the board 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the memory device or semiconductor device described in the previous embodiment can be incorporated into the memory chip 1105 or the like.
  • FIG. 21B is a schematic diagram of the external appearance of the SD card
  • FIG. 21C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the board 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113. Thereby, data can be read from and written to the memory chip 1114 through wireless communication between the host device and the SD card 1110.
  • the memory device or semiconductor device described in the previous embodiment can be incorporated into the memory chip 1114 or the like.
  • FIG. 21D is a schematic diagram of the external appearance of the SSD
  • FIG. 21E is a schematic diagram of the internal structure of the SSD.
  • SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • the board 1153 is housed in a housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and may be a DOSRAM chip, for example.
  • the memory device or semiconductor device described in the previous embodiment can be incorporated into the memory chip 1154 or the like.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , and even more preferably 1 ⁇ It is less than 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and more than 1 ⁇ 10 ⁇ 9 cm ⁇ 3 . Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic or a substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has a low defect level density
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • V OH oxygen vacancy in an oxide semiconductor
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage may vary. Therefore, if the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor exhibits normally-on characteristics (a channel exists even when no voltage is applied to the gate electrode, and current flows through the transistor). It's easy to become. Therefore, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible in the channel formation region in the oxide semiconductor.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • off-state current also referred to as Ioff
  • Ioff off-state current
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in a subthreshold region that causes a drain current to change by one order of magnitude with a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor has an n + / n- / n + accumulation type junction-less transistor structure, in which the channel forming region becomes an n-type region and the source and drain regions become n + -type regions, or , n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor By making the OS transistor have the above structure, it can have good electrical characteristics even if the semiconductor device is miniaturized or highly integrated. For example, even if the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and it is 1 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics cannot be obtained. can. On the other hand, since a short channel effect occurs in a Si transistor, it may be difficult to set the gate length to 20 nm or less or 15 nm or less. Therefore, the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor. Note that the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have superior effects compared to Si transistors, such as lower off-state current and the ability to manufacture transistors with shorter channel lengths.
  • FIG. 22A A perspective view of a board (mounted board 704) on which electronic component 700 is mounted is shown in FIG. 22A.
  • An electronic component 700 shown in FIG. 22A includes a semiconductor device 710 within a mold 711. In FIG. 22A, some descriptions are omitted to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713, and electrode pad 713 is electrically connected to semiconductor device 710 via wire 714.
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 702.
  • the semiconductor device 710 includes a drive circuit layer 715 and a memory layer 716.
  • the storage layer 716 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 715 and the memory layer 716 are stacked can be a monolithic stacked structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring etc.
  • connection wiring etc.
  • TSV through silicon vias
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • the plurality of memory cell arrays included in the storage layer 716 be formed using OS transistors, and the plurality of memory cell arrays be monolithically stacked.
  • OS transistors the plurality of memory cell arrays be monolithically stacked.
  • bandwidth is the amount of data transferred per unit time
  • access latency is the time from access to the start of data exchange.
  • the semiconductor device 710 may be referred to as a die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 are provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 can be used for an integrated circuit such as a CPU, a GPU (Graphics Processing Unit), or an FPGA (Field Programmable Gate Array).
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 731, and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV can also be used as the through electrode.
  • HBM In HBM, it is necessary to connect many wires to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer in SiP, MCM, etc. using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • a heat sink may be provided overlapping the electronic component 730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 710 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package board 732.
  • FIG. 22B shows an example in which the electrode 733 is formed with a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), and QFJ (Quad Flat J-lead). d package) and QFN (Quad Flat Non-leaded package) can be mentioned.
  • FIG. 23A a perspective view of electronic device 6500 is shown in FIG. 23A.
  • Electronic device 6500 shown in FIG. 23A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, a control device 6509, and the like.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6502, the control device 6509, and the like.
  • An electronic device 6600 shown in FIG. 23B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 includes a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, a control device 6616, and the like.
  • the control device 6616 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6615, the control device 6616, and the like. Note that it is preferable to use the semiconductor device of one embodiment of the present invention for the above-described control device 6509 and control device 6616 because power consumption can be reduced.
  • FIG. 23C a perspective view of large computer 5600 is shown in FIG. 23C.
  • a plurality of rack-mount computers 5620 are stored in a rack 5610.
  • the large computer 5600 may be called a supercomputer.
  • the computer 5620 can have the configuration shown in the perspective view shown in FIG. 23D.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 23E is an example of a processing board that includes a CPU, GPU, storage device, and the like.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 23E shows semiconductor devices other than the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628, these semiconductor devices are similar to the semiconductor device 5626, semiconductor device 5627, and Please refer to the description of semiconductor device 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be used as an interface for supplying power, inputting signals, etc. to the PC card 5621, for example. Further, for example, it can be used as an interface for outputting a signal calculated by the PC card 5621.
  • the respective standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface). Examples include.
  • USB Universal Serial Bus
  • SATA Serial ATA
  • SCSI Serial Computer System Interface
  • Examples include.
  • HDMI registered trademark
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 can be connected. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device.
  • the electronic component 700 can be used as the semiconductor device 5628.
  • the large computer 5600 can also function as a parallel computer. By using the large-scale computer 5600 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, artificial intelligence learning and inference.
  • a semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as equipment that processes and stores information.
  • a semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation. In other words, since it has high resistance to radiation, it can be suitably used in environments where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIG. 24 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. It is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • BMS battery management system
  • OS transistor it is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. It will be done.
  • the electric power necessary for the operation of the artificial satellite 6800 is generated.
  • the power necessary for satellite 6800 to operate may not be generated.
  • the solar panel is sometimes called a solar cell module.
  • the satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a ground-based receiver or other satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • an OS transistor which is one embodiment of the present invention, is preferably used for the control device 6807. Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • OS transistors have superior effects compared to Si transistors, such as being able to realize a wide memory bandwidth and having high radiation resistance.
  • a semiconductor device can be suitably used in, for example, a storage system applied to a data center or the like.
  • Data centers are required to perform long-term data management, including ensuring data immutability.
  • it is necessary to install storage and servers to store huge amounts of data, secure a stable power supply to retain data, or secure cooling equipment required to retain data, etc. due to large buildings. ization is required.
  • the semiconductor device of one embodiment of the present invention in a storage system applied to a data center, the power required to hold data can be reduced and the semiconductor device that holds data can be made smaller. Therefore, it is possible to downsize the storage system, downsize the power supply for holding data, and downsize the cooling equipment. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, the adverse effect of the heat generation on the circuit itself, peripheral circuits, and module can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG. 25 shows a storage system applicable to data centers.
  • the storage system 7000 shown in FIG. 25 has a plurality of servers 7001sb as hosts 7001 (shown as Host Computer). It also includes a plurality of storage devices 7003md as storage 7003 (shown as Storage).
  • a host 7001 and a storage 7003 are shown connected via a storage area network 7004 (SAN: Storage Area Network) and a storage control circuit 7002 (Storage Controller).
  • SAN Storage Area Network
  • Storage Controller Storage Controller
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the storage 7003 uses flash memory to shorten the data access speed, that is, the time required to store and output data, this time is the same as the time required by DRAM, which can be used as a cache memory in the storage. It is much longer than .
  • a cache memory is usually provided in the storage to shorten the time required to store and output data.
  • the cache memory described above is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • an OS transistor as a transistor for storing data in the cache memory described above and maintaining a potential according to the data, the frequency of refreshing can be reduced and power consumption can be reduced. Further, size reduction is possible by using a structure in which memory cell arrays are stacked.
  • the semiconductor device of one embodiment of the present invention by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, large computers, space equipment, and data centers, power consumption can be reduced. There is expected. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • ADDR Address signal BIL wiring, CA: capacitive element, CAL: wiring, CB: capacitive element, CE: control signal, GNDL: wiring, MC: memory cell, RBL: wiring, RDATA: data signal, RES: control signal, RWL : Wiring, SL: Wiring, WBL: Wiring, WDATA: Data signal, WE: Control signal, WOL: Wiring, WWL: Wiring, 10: Semiconductor device, 100A: Memory cell, 100B: Memory cell, 100C: Memory cell, 100D : memory cell, 100: memory cell, 200a: transistor, 200b: transistor, 200c: transistor, 200c1: transistor, 200c2: transistor, 200: transistor, 201: capacitor, 212: insulator, 230a: oxide, 230A: oxide film, 230b: oxide, 230: oxide, 242b: conductor, 242c: conductor, 242: conductor, 243: conductor, 244: conductor, 246a: conductor

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Abstract

微細化又は高集積化が可能な半導体装置を提供する。半導体装置は、第１の導電体と、第１の導電体の上方の第２の導電体と、第２の導電体の上面に接する第３の導電体と、第３の導電体の上方の第４の導電体と、第２の導電体及び第４の導電体の上方の第５の導電体と、第１及び第２の酸化物と、第４及び第５の絶縁体と、を有する。第４の絶縁体及び第１の酸化物は、第４の導電体等に設けられた第１の開口の内側に配置され、第１の酸化物は、第４の絶縁体を介して第４の導電体と対向する領域、第３の導電体の上面と接する領域、及び第５の導電体の下面と接する領域を有する。第５の絶縁体及び第２の酸化物は、第２の導電体等に設けられた第２の開口の内側に配置され、第２の酸化物は、第５の絶縁体を介して第２の導電体と対向する領域、第１の導電体の上面と接する領域、及び第５の導電体の下面と接する領域を有する。

Description

半導体装置
　本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの製造方法を一例として挙げることができる。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタ等の半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置等）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器等は、半導体装置を有するといえる場合がある。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリ（記憶装置）等の半導体装置の開発が進められている。これらの半導体装置は、コンピュータ、携帯情報端末等様々な電子機器に使用されている。また、演算処理実行時の一時記憶、データの長期記憶等、用途に応じて様々な記憶方式のメモリが開発されている。代表的な記憶方式のメモリとして、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、及びフラッシュメモリが挙げられる。
　また、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。特許文献１及び非特許文献１では、トランジスタを積層して形成したメモリセルが開示されている。
　また、半導体装置の記憶容量を大きくするために、半導体装置に含まれるトランジスタの微細化が進められている。トランジスタの微細化を図るために、縦型構造のトランジスタの研究が盛んに行われている。例えば、非特許文献２及び非特許文献３には、チャネルが形成される領域（チャネル形成領域ともいう）に金属酸化物を有する、縦型構造のトランジスタが開示されている。
国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ　ｅｔ　ａｌ．，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３ Ｘ．Ｄｕａｎ　ｅｔ　ａｌ．，"Ｎｏｖｅｌ　Ｖｅｒｔｉｃａｌ　Ｃｈａｎｎｅｌ−Ａｌｌ−Ａｒｏｕｎｄ（ＣＡＡ）ＩＧＺＯ　ＦＥＴｓ　ｆｏｒ　２Ｔ０Ｃ　ＤＲＡＭ　ｗｉｔｈ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　ｂｅｙｏｎｄ　４Ｆ▲２▼　ｂｙ　Ｍｏｎｏｌｉｔｈｉｃ　Ｓｔａｃｋｉｎｇ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０２１，ｐｐ．２２２−２２５ Ｈ．Ｆｕｊｉｗａｒａ　ｅｔ　ａｌ．，"Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｖｅｒｔｉｃａｌ−Ｃｈａｎｎｅｌ　ＦＥＴ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　４０ｎｍ　Ｕｓｉｎｇ　ＢＥＯＬ　Ｃｏｍｐａｔｉｂｌｅ　Ｈｉｇｈ−Ｔｈｅｒｍａｌ−Ｔｏｌｅｒａｎｃｅ　Ｉｎ−Ａｌ−Ｚｎ　Ｏｘｉｄｅ　Ｃｈａｎｎｅｌ"，２０２０　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ，ＴＨ２．２
　本発明の一態様は、微細化又は高集積化が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、動作速度が速い半導体装置を提供することを課題の一とする。本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一とする。本発明の一態様は、トランジスタの電気特性のばらつきが少ない半導体装置を提供することを課題の一とする。本発明の一態様は、信頼性が高い半導体装置を提供することを課題の一とする。本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力が少ない半導体装置を提供することを課題の一とする。本発明の一態様は、新規の半導体装置を提供することを課題の一とする。
　本発明の一態様は、記憶容量が大きい記憶装置を提供することを課題の一とする。本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。本発明の一態様は、信頼性が高い記憶装置を提供することを課題の一とする。本発明の一態様は、消費電力が少ない記憶装置を提供することを課題の一とする。本発明の一態様は、新規な記憶装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の第２の導電体と、第２の導電体上の第３の導電体と、第１の絶縁体、第２の導電体、及び第３の導電体上の第２の絶縁体と、第２の絶縁体上の第４の導電体と、第４の導電体上の第３の絶縁体と、第３の絶縁体上の第５の導電体と、第１の酸化物と、第２の酸化物と、第４の絶縁体と、第５の絶縁体と、を有する半導体装置である。第２の絶縁体、第４の導電体、及び第３の絶縁体には、第３の導電体に達する第１の開口が設けられている。第４の絶縁体は、第１の開口における第４の導電体の側面と接する領域を有する。第１の酸化物は、第４の絶縁体を介して第４の導電体と対向する領域、第３の導電体の上面の少なくとも一部と接する領域、及び第５の導電体の下面の少なくとも一部と接する領域を有する。第１の絶縁体、第２の導電体、第２の絶縁体、及び第３の絶縁体には、第１の導電体に達する第２の開口が設けられている。第５の絶縁体は、第２の開口における第２の導電体の側面と接する領域を有する。第２の酸化物は、第５の絶縁体を介して第２の導電体と対向する領域、第１の導電体の上面の少なくとも一部と接する領域、及び第５の導電体の下面の少なくとも一部と接する領域を有する。
　上記半導体装置において、第４の導電体が延在する方向は、第１の導電体が延在する方向と平行であることが好ましい。
　また、上記半導体装置において、平面視における、第２の開口の径の大きさは、第１の開口の径の大きさよりも大きいことが好ましい。
　また、上記半導体装置の断面視において、第１の開口の側壁、及び第２の開口の側壁はそれぞれ、テーパ形状を有することが好ましい。
　本発明の一態様は、第１の絶縁体と、第１の絶縁体上の、第１の導電体及び第２の導電体と、第１の絶縁体、第１の導電体、及び第２の導電体上の第２の絶縁体と、第２の絶縁体上の第３の導電体と、第３の導電体上の第４の導電体と、第２の絶縁体、第３の導電体、及び第４の導電体上の第３の絶縁体と、第３の絶縁体上の第５の導電体と、第５の導電体上の第４の絶縁体と、第４の絶縁体上の第６の導電体と、第１の酸化物と、第２の酸化物と、第５の絶縁体と、第６の絶縁体と、を有する半導体装置である。第１の導電体は、第２の絶縁体を介して第３の導電体と重なる領域を有する。第３の絶縁体、第５の導電体、及び第４の絶縁体には、第４の導電体に達する第１の開口が設けられている。第５の絶縁体は、第１の開口における第５の導電体の側面と接する領域を有する。第１の酸化物は、第５の絶縁体を介して第５の導電体と対向する領域、第４の導電体の上面の少なくとも一部と接する領域、及び第６の導電体の下面の少なくとも一部と接する領域を有する。第２の絶縁体、第３の導電体、第３の絶縁体、及び第４の絶縁体には、第２の導電体に達する第２の開口が設けられている。第６の絶縁体は、第２の開口における第３の導電体の側面と接する領域を有する。第２の酸化物は、第６の絶縁体を介して第３の導電体と対向する領域、第２の導電体の上面の少なくとも一部と接する領域、及び第６の導電体の下面の少なくとも一部と接する領域を有する。
　上記半導体装置において、第１の導電体が延在する方向は、第２の導電体が延在する方向と平行であり、第５の導電体が延在する方向は、第２の導電体が延在する方向と平行であることが好ましい。
　また、上記半導体装置において、第１の導電体は、第２の導電体と同一層に設けられることが好ましい。
　本発明の一態様は、第１の絶縁体と、第１の絶縁体上の、第１の導電体及び第２の導電体と、第１の絶縁体、第１の導電体、及び第２の導電体上の第２の絶縁体と、第２の絶縁体上の第３の導電体と、第３の導電体上の第４の導電体と、第２の絶縁体、第３の導電体、及び第４の導電体上の第３の絶縁体と、第３の絶縁体上の第５の導電体と、第５の導電体上の第４の絶縁体と、第４の絶縁体上の、第６の導電体及び第７の導電体と、第１の酸化物と、第２の酸化物と、第５の絶縁体と、第６の絶縁体と、を有する半導体装置である。第１の導電体は、第２の絶縁体を介して第３の導電体と重なる領域を有する。第３の絶縁体、第５の導電体、及び第４の絶縁体には、第４の導電体に達する第１の開口が設けられている。第５の絶縁体は、第１の開口における第５の導電体の側面と接する領域を有する。第１の酸化物は、第５の絶縁体を介して第５の導電体と対向する領域、第４の導電体の上面の少なくとも一部と接する領域、及び第６の導電体の下面の少なくとも一部と接する領域を有する。第２の絶縁体、第３の導電体、第３の絶縁体、及び第４の絶縁体には、第２の導電体に達する第２の開口が設けられている。第６の絶縁体は、第２の開口における第３の導電体の側面と接する領域を有する。第２の酸化物は、第６の絶縁体を介して第３の導電体と対向する領域、第２の導電体の上面の少なくとも一部と接する領域、及び第７の導電体の下面の少なくとも一部と接する領域を有する。
　上記半導体装置において、第１の導電体が延在する方向は、第２の導電体が延在する方向と平行であり、第５の導電体が延在する方向は、第２の導電体が延在する方向と平行であり、第６の導電体が延在する方向は、第７の導電体が延在する方向と平行であることが好ましい。
　また、上記半導体装置において、第１の導電体は、第２の導電体と同一層に設けられ、第６の導電体は、第７の導電体と同一層に設けられることが好ましい。
　また、上記半導体装置において、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有し、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種である、ことが好ましい。
　本発明の一態様により、微細化又は高集積化が可能な半導体装置を提供できる。本発明の一態様により、動作速度が速い半導体装置を提供できる。本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。本発明の一態様により、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。本発明の一態様により、信頼性が高い半導体装置を提供できる。本発明の一態様により、オン電流が大きい半導体装置を提供できる。本発明の一態様により、消費電力が少ない半導体装置を提供できる。本発明の一態様により、新規の半導体装置を提供できる。
　本発明の一態様により、記憶容量が大きい記憶装置を提供できる。本発明の一態様により、占有面積が小さい記憶装置を提供できる。本発明の一態様により、信頼性が高い記憶装置を提供できる。本発明の一態様により、消費電力が少ない記憶装置を提供できる。本発明の一態様により、新規な記憶装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１Ａは、半導体装置の構成例を示す斜視図である。図１Ｂは、半導体装置の構成例を示す上面図である。
図２Ａは、半導体装置の構成例を示す上面図である。図２Ｂ乃至図２Ｄは、半導体装置の構成例を示す断面図である。図２Ｅは、半導体装置の構成を説明するための回路図である。
図３Ａは、半導体装置の構成例を示す上面図である。図３Ｂ乃至図３Ｄは、半導体装置の構成例を示す断面図である。
図４Ａは、半導体装置の構成例を示す上面図である。図４Ｂ乃至図４Ｄは、半導体装置の構成例を示す断面図である。
図５Ａは、半導体装置の構成例を示す上面図である。図５Ｂ乃至図５Ｄは、半導体装置の構成例を示す断面図である。
図６Ａは、半導体装置の構成例を示す上面図である。図６Ｂ乃至図６Ｄは、半導体装置の構成例を示す断面図である。
図７Ａは、半導体装置の構成例を示す上面図である。図７Ｂ乃至図７Ｄは、半導体装置の構成例を示す断面図である。
図８Ａ及び図８Ｂは、半導体装置の構成例を示す上面図である。
図９Ａは、半導体装置の構成例を示す上面図である。図９Ｂ乃至図９Ｄは、半導体装置の構成例を示す断面図である。図９Ｅは、半導体装置の構成を説明するための回路図である。
図１０Ａは、半導体装置の構成例を示す上面図である。図１０Ｂ乃至図１０Ｄは、半導体装置の構成例を示す断面図である。図１０Ｅは、半導体装置の構成を説明するための回路図である。
図１１Ａは、半導体装置の構成例を示す上面図である。図１１Ｂ乃至図１１Ｄは、半導体装置の構成例を示す断面図である。
図１２Ａは、半導体装置の構成例を示す上面図である。図１２Ｂ乃至図１２Ｄは、半導体装置の構成例を示す断面図である。図１２Ｅは、半導体装置の構成を説明するための回路図である。
図１３Ａは、半導体装置の構成例を示す上面図である。図１３Ｂ乃至図１３Ｄは、半導体装置の構成例を示す断面図である。図１３Ｅは、半導体装置の構成を説明するための回路図である。
図１４Ａ、図１４Ｃ、及び図１４Ｅは、半導体装置の作製方法例を示す上面図である。図１４Ｂ、図１４Ｄ、及び図１４Ｆは、半導体装置の作製方法例を示す断面図である。
図１５Ａ及び図１５Ｃは、半導体装置の作製方法例を示す上面図である。図１５Ｂ及び図１５Ｄは、半導体装置の作製方法例を示す断面図である。
図１６Ａ及び図１６Ｃは、半導体装置の作製方法例を示す上面図である。図１６Ｂ及び図１６Ｄは、半導体装置の作製方法例を示す断面図である。
図１７Ａは、記憶装置の構成例を示すブロック図である。図１７Ｂは、記憶装置の構成例を示す斜視図である。
図１８Ａ乃至図１８Ｅは、メモリセルの構成例を示す回路図である。図１８Ｆ及び図１８Ｇは、記憶装置の構成例を示す斜視図である。
図１９は、記憶装置の構成例を示す断面図である。
図２０は、記憶装置の構成例を示す断面図である。
図２１Ａ乃至図２１Ｅは、記憶装置の一例を説明するための図である。
図２２Ａ及び図２２Ｂは、電子部品の一例を示す図である。
図２３Ａ及び図２３Ｂは、電子機器の一例を示す図であり、図２３Ｃ乃至図２３Ｅは、大型計算機の一例を示す図である。
図２４は、宇宙用機器の一例を示す図である。
図２５は、データセンターに適用可能なストレージシステムの一例を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層、レジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　また、特に斜視図又は上面図（「平面図」ともいう）などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。また、図面は、例えば、ハッチングパターンなどの表記を省略する場合がある。また、同一の構成要素に対して、上面図におけるハッチングパターンと、断面図におけるハッチングパターンとを異ならせる場合がある。
　なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、又は、構成要素の順序（例えば、工程順、又は積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、又は特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。
　なお、「膜」という言葉と、「層」という言葉とは、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　なお、本明細書等において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　本明細書等において、「上に」、「下に」、「上方に」、又は「下方に」等の配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、本明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下に位置する絶縁体」と言い換えることができる。
　本明細書等において、「高さが一致」とは、断面視において、基準となる面（例えば、基板表面等の平坦な面）からの高さが等しい構成を示す。例えば、半導体装置の製造プロセスにおいて、平坦化処理（代表的には化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理）を行うことで、単層又は複数の層の表面を露出する場合がある。この場合、ＣＭＰ処理の被処理面は、基準となる面からの高さが等しい構成となる。ただし、ＣＭＰ処理の際の処理装置、処理方法、又は被処理面の材料によって、複数の層の高さが異なる場合がある。本明細書等においては、この場合も「高さが一致」として扱う。例えば、基準面に対して、２つの高さを有する層（ここでは第１の層と、第２の層とする）を有する場合であって、第１の層の上面の高さと、第２の層の上面の高さとの差が２０ｎｍ以下である場合も、「高さが一致」という。
　本明細書等において、「端部が一致」とは、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、又は一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、又は、上層の輪郭が下層の輪郭より外側に位置することもあり、この場合も「端部が一致」という。
　なお、一般に、「完全一致」と「概略一致」の差を明確に区分けするのは困難である。このため、本明細書等において「一致」とは、完全に一致している場合と、概略一致している場合のいずれも含むものとする。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置、及び半導体装置の作製方法について図面を用いて説明する。
　本発明の一態様は、基板上に設けられる半導体装置に関する。半導体装置は、第１のトランジスタと、第２のトランジスタと、を有し、これらによりメモリセルを構成することができる。本発明の一態様の半導体装置は、メモリセルを有することから、データを記憶する機能を有する。よって、本発明の一態様の半導体装置は、記憶装置ということができる。なお、本発明の一態様の半導体装置は、容量をさらに有してもよいし、第３のトランジスタ及び容量をさらに有してもよい。
　本発明の一態様の半導体装置は、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を有することが好ましい。ＯＳトランジスタは、オフ電流が小さい。よって、ＯＳトランジスタを記憶装置とすることができる半導体装置に用いることにより長期にわたり記憶内容を保持できる。つまり、リフレッシュ動作を必要としない、又は、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減できる。よって、消費電力が少ない半導体装置を提供できる。また、ＯＳトランジスタの周波数特性は高いため、半導体装置はデータの読み出し、及び書き込みを高速に行うことができる。よって、動作速度が速い半導体装置を提供できる。
　第１のトランジスタ及び第２のトランジスタのそれぞれは、ソース電極及びドレイン電極の一方が下方に位置し、他方が上方に位置することから、電流が上下方向に流れる構成を有する。別言すると、第１のトランジスタ及び第２のトランジスタのチャネル長方向は上下方向となる。つまり、第１のトランジスタ及び第２のトランジスタは、縦型構造のトランジスタである。電流が横方向に流れる、所謂横型構造のトランジスタと比較して、縦型構造のトランジスタは、微細化を図ることができる。したがって、第１のトランジスタ及び第２のトランジスタの構造を縦型構造とすることで、トランジスタを高密度に配置でき、半導体装置における高集積化を実現できる。また、横型構造のトランジスタと比較して、縦型構造のトランジスタは単位面積あたりのチャネル幅を大きくすることができる。したがって、トランジスタに流れる電流密度が高くなり、トランジスタのオン電流を増大させ、周波数特性を向上させることができる。
　また、ＯＳトランジスタは、短チャネル効果に強い。したがって、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）と比較して、ＯＳトランジスタは、縦型構造でも基板浮遊効果の影響を受けにくく、かつ、ゲート絶縁膜が厚くてもチャネル長を容易に短くすることができる。すなわち、ゲートリーク電流を小さくできるため、記憶装置の保持特性を向上させることができる。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果には、ドレイン誘起障壁低下、電子速度飽和、ホットキャリア劣化などがある。また、短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値の増大、漏れ電流の増大などがある。ここで、サブスレッショルドスイング値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、縦型構造のトランジスタのチャネル長は、ソース電極とドレイン電極の間に設ける膜の膜厚で制御できるため、横型構造のトランジスタと比較して、チャネル長の加工ばらつきを小さくできる。つまり、トランジスタに流れる電流密度のばらつきを抑制できる。したがって、周波数特性を向上させることができる。
　また、第１のトランジスタ及び第２のトランジスタを用いてメモリセルを構成する場合、第１のトランジスタ及び第２のトランジスタの一方は書き込みトランジスタとして機能し、他方は読み出しトランジスタとして機能する。読み出しトランジスタは、高いオン電流特性を有することが好ましい。また、書き込みトランジスタは、低いオフ電流特性を有することが好ましい。つまり、性能の優れた記憶装置を作製するには、要求される特性を有するようにトランジスタを作り分けることが望まれる。縦型構造のトランジスタである第１のトランジスタ及び第２のトランジスタは、トランジスタの構成要素の一部が設けられる開口の平面視（上面視ともいう）における大きさ（径ともいう）によって、トランジスタのオン電流に関わるチャネル幅を調整できる。よって、第１のトランジスタの構成要素の一部が設けられる開口と、第２のトランジスタの構成要素の一部が設けられる開口と異ならせることで、性能の優れた記憶装置を作製できる。
　また、本発明の一態様の半導体装置は、第１のトランジスタのソース電極及びドレイン電極の一方と、第２のトランジスタのゲート電極とが直接接続する構成を有する。したがって、第１のトランジスタのソース電極及びドレイン電極の一方と、第２のトランジスタのゲート電極とを接続するための電極を設ける必要が無くなり、トランジスタ密度を低下させることなくメモリセルを形成できる。したがって、メモリセルの集積度を高め、記憶容量を増大できる。また、半導体装置の作製工程における工程数の低減を図ることができる。
＜半導体装置の構成例＞
　以下では、本発明の一態様の半導体装置の構成例について説明する。なお、本実施の形態の半導体装置が有する構成要素はそれぞれ、単層構造であってもよく、積層構造であってもよい。
　図１Ａ及び図１Ｂは、本発明の一態様の半導体装置の構成例を示す斜視図及び上面図である。図１Ａは半導体装置１０の斜視図である。また、図１Ｂは半導体装置１０の上面図である。
　なお、本明細書に係る図面等において、Ｘ方向、Ｙ方向、及びＺ方向を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」及び「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、又はＺ方向の１つを「第１方向」又は「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」又は「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」又は「第３の方向」と呼ぶ場合がある。
　半導体装置１０は、複数のメモリセル１００を有する。図１Ａでは、半導体装置１０がｍ行ｎ列（ｍ及びｎは各々独立に２以上の整数である）のマトリクス状に配置された複数のメモリセル１００を有する例を示している。メモリセル１００をマトリクス状に配置することで、メモリセルアレイを構成することができる。
　なお、行と列は互いに直交する方向に延在する。本実施の形態では、Ｘ方向を「行」とし、Ｙ方向を「列」とする。なお、Ｘ方向を「列」とし、Ｙ方向を「行」としてもよい。
　図１Ａでは、１行１列目のメモリセル１００をメモリセル１００［１，１］と示し、２行１列目のメモリセル１００をメモリセル１００［２，１］と示し、ｍ行１列目のメモリセル１００をメモリセル１００［ｍ，１］と示す。また、１行２列目のメモリセル１００をメモリセル１００［１，２］と示し、１行ｎ列目のメモリセル１００をメモリセル１００［１，ｎ］と示す。また、ｍ行ｎ列目のメモリセル１００をメモリセル１００［ｍ，ｎ］と示す。
　また、本実施の形態等では、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態等では、ｉ行ｊ列目のメモリセル１００をメモリセル１００［ｉ，ｊ］と示している。なお、本実施の形態等において、「ｉ＋α」（αは正または負の整数である）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
　また、半導体装置１０は、行方向に延在するｍ個の導電体２６２と、行方向に延在するｍ個の導電体２４２と、列方向に延在するｎ個の導電体２４６と、を有する。本実施の形態等では、ｉ本目（ｉ行目）に設けられた導電体２６２を導電体２６２［ｉ］と示し、ｉ本目（ｉ行目）に設けられた導電体２４２を導電体２４２［ｉ］と示す。同様に、ｊ本目（ｊ列目）に設けられた導電体２４６を導電体２４６［ｊ］と示す。
　メモリセル１００［ｉ，ｊ］は、導電体２６２［ｉ］、導電体２４２［ｉ］、及び導電体２４６［ｊ］のそれぞれと電気的に接続される。別言すると、導電体２６２［ｉ］は、ｎ個のメモリセル（メモリセル１００［ｉ，１］乃至メモリセル１００［ｉ，ｎ］）と電気的に接続し、導電体２４２［ｉ］は、ｎ個のメモリセル（メモリセル１００［ｉ，１］乃至メモリセル１００［ｉ，ｎ］）と電気的に接続し、導電体２４６［ｊ］は、ｍ個のメモリセル（メモリセル１００［１，ｊ］乃至メモリセル１００［ｍ，ｊ］）と電気的に接続する。
　以降で表記する導電体２６２は、導電体２６２［１］乃至導電体２６２［ｍ］のいずれか一または複数を指し、以降で表記する導電体２４２は、導電体２４２［１］乃至導電体２４２［ｍ］のいずれか一または複数を指す。同様に、以降で表記する導電体２４６は、導電体２４６［１］乃至導電体２４６［ｎ］のいずれか一または複数を指す。同様に、以降で表記するメモリセル１００は、メモリセル１００［１，１］乃至メモリセル１００［ｍ，ｎ］のいずれか一または複数を指す。
　導電体２６２、導電体２４２、及び導電体２４６は、配線として機能する。半導体装置１０を記憶装置として用いる場合、導電体２６２が延在する方向は、導電体２４６が延在する方向と異なることが好ましく、直交することがより好ましい。また、導電体２４２が延在する方向は、導電体２４６が延在する方向と異なることが好ましく、直交することがより好ましい。
［メモリセル１００］
　図２Ａ乃至図２Ｄは、本発明の一態様の半導体装置が有するメモリセルの構成例を説明する上面図及び断面図である。図２Ａはメモリセル１００の上面図である。図２Ｂはメモリセル１００の断面図であり、図２ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図２Ｃはメモリセル１００の断面図であり、図２ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図２Ｄはメモリセル１００の断面図であり、図２ＡにＢ３−Ｂ４の一点鎖線で示す部位の断面図でもある。なお、図２Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　メモリセル１００［１，１］乃至メモリセル１００［ｍ，ｎ］は同じ構成を有するため、図２Ａ等ではメモリセル１００と表記し、識別用の符号は付記しない。
　図２Ａ乃至図２Ｄに示すように、本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１２と、絶縁体２１２上のメモリセル１００と、絶縁体２１２上の絶縁体２７０と、絶縁体２７０上の絶縁体２７２と、絶縁体２７２上の絶縁体２７４と、を有する。
　また、図２Ａ乃至図２Ｄに示すメモリセル１００は、トランジスタ２００ａと、トランジスタ２００ｂと、を有する。トランジスタ２００ａ及びトランジスタ２００ｂは、絶縁体２１２上に設けられている。
　トランジスタ２００ａは、酸化物２３０ａと、絶縁体２５０ａと、導電体２４４と、導電体２４４上の導電体２６２と、導電体２６２上の導電体２４６と、を有する。絶縁体２７２は、導電体２４４と導電体２６２との間に位置する領域を有し、絶縁体２７４は、導電体２６２と導電体２４６との間に位置する領域を有する。
　絶縁体２７２、導電体２６２、及び絶縁体２７４には、導電体２４４に達する第１の開口が設けられている。第１の開口は、平面視において導電体２４４と重なる領域を有する。なお、第１の開口は、絶縁体２７２が有する開口と、導電体２６２が有する開口と、絶縁体２７４が有する開口とを含むと言える。また、導電体２６２は、平面視において導電体２４４と重なる開口を有すると言える。
　第１の開口の内側に、絶縁体２５０ａ及び酸化物２３０ａが配置されている。絶縁体２５０ａは、第１の開口における導電体２６２の側面と接する領域を有する。また、絶縁体２５０ａは、第１の開口における絶縁体２７２の側面と接する領域と、第１の開口における絶縁体２７４の側面と接する領域と、を有する。絶縁体２５０ａは、酸化物２３０ａの側面に接する領域と、導電体２６２の側面に接する領域と、絶縁体２７２の側面の少なくとも一部に接する領域と、絶縁体２７４の側面の少なくとも一部に接する領域と、を有する。絶縁体２５０ａは、中空部が設けられた円筒形状を有すると言える。酸化物２３０ａは、絶縁体２５０ａを介して第１の開口を埋め込むように設けられる。酸化物２３０ａは、絶縁体２５０ａの側面に接する領域と、導電体２４４の上面の少なくとも一部に接する領域と、導電体２４６の下面の少なくとも一部と接する領域と、を有する。酸化物２３０ａは、絶縁体２５０ａを介して導電体２６２と対向する領域を有する。
　なお、図２Ａでは、酸化物２３０ａ及び絶縁体２５０ａが設けられる第１の開口の上面形状が、円形状を有する構成を示しているが、本発明はこれに限られない。例えば、第１の開口の上面形状は、楕円形状、多角形状、又は、角が丸みを帯びている多角形状であってもよい。ここで、多角形状とは、三角形、四角形、五角形、及び六角形等を指す。
　導電体２６２は、トランジスタ２００ａのゲート電極として機能する領域を有する。絶縁体２５０ａは、トランジスタ２００ａのゲート絶縁体として機能する領域を有する。なお、ゲート絶縁体は、ゲート絶縁層又はゲート絶縁膜と呼ぶ場合もある。導電体２４４は、トランジスタ２００ａのソース電極及びドレイン電極の一方として機能する領域を有する。導電体２４６は、トランジスタ２００ａのソース電極及びドレイン電極の他方として機能する領域を有する。酸化物２３０ａの絶縁体２５０ａを介して導電体２６２と対向する領域は、トランジスタ２００ａのチャネル形成領域として機能する。
　トランジスタ２００ｂは、酸化物２３０ｂと、絶縁体２５０ｂと、導電体２４２と、導電体２４２上の導電体２６０と、導電体２６０上の導電体２４６と、を有する。絶縁体２７０は、導電体２４２と導電体２６０との間に位置する領域を有し、絶縁体２７２及び絶縁体２７４は、導電体２６０と導電体２４６との間に位置する領域を有する。
　絶縁体２７０、導電体２６０、絶縁体２７２、及び絶縁体２７４には、導電体２４２に達する第２の開口が設けられている。第２の開口は、平面視において導電体２４２と重なる領域を有する。なお、第２の開口は、絶縁体２７０が有する開口と、導電体２６０が有する開口と、絶縁体２７２が有する開口と、絶縁体２７４が有する開口とを含むと言える。また、導電体２６０は、平面視において導電体２４２と重なる開口を有すると言える。
　第２の開口の内側に、絶縁体２５０ｂ及び酸化物２３０ｂが配置されている。絶縁体２５０ｂは、第２の開口における導電体２６０の側面と接する領域を有する。また、絶縁体２５０ｂは、第２の開口における絶縁体２７０の側面と接する領域と、第２の開口における絶縁体２７２の側面と接する領域と、第２の開口における絶縁体２７４の側面と接する領域と、を有する。絶縁体２５０ｂは、酸化物２３０ｂの側面に接する領域と、導電体２６０の側面に接する領域と、絶縁体２７０の側面の少なくとも一部に接する領域と、絶縁体２７２の側面の少なくとも一部に接する領域と、絶縁体２７４の側面の少なくとも一部に接する領域と、を有する。絶縁体２５０ｂは、中空部が設けられた円筒形状を有すると言える。酸化物２３０ｂは、絶縁体２５０ｂを介して第２の開口を埋め込むように設けられる。酸化物２３０ｂは、絶縁体２５０ｂの側面に接する領域と、導電体２４２の上面の少なくとも一部に接する領域と、導電体２４６の下面の少なくとも一部と接する領域と、を有する。酸化物２３０ｂは、絶縁体２５０ｂを介して導電体２６０と対向する領域を有する。
　なお、図２Ａでは、酸化物２３０ｂ及び絶縁体２５０ｂが設けられる第２の開口の上面形状が、円形状を有する構成を示しているが、本発明はこれに限られない。例えば、当該開口の上面形状は、楕円形状、多角形状、又は、角が丸みを帯びている多角形状であってもよい。
　導電体２６０は、トランジスタ２００ｂのゲート電極として機能する領域を有する。絶縁体２５０ｂは、トランジスタ２００ｂのゲート絶縁体として機能する領域を有する。導電体２４２は、トランジスタ２００ｂのソース電極及びドレイン電極の一方として機能する領域を有する。導電体２４６は、トランジスタ２００ｂのソース電極及びドレイン電極の他方として機能する領域を有する。酸化物２３０ｂの絶縁体２５０ｂを介して導電体２６０と対向する領域は、トランジスタ２００ｂのチャネル形成領域として機能する。
　以降において、アルファベットで区別する構成要素について、これらに共通する事項を説明する場合には、アルファベットを省略した符号を用いて説明する場合がある。例えば、トランジスタ２００ａとトランジスタ２００ｂに共通する事項を説明する場合には、トランジスタ２００と記載する場合がある。また、酸化物２３０ａと酸化物２３０ｂに共通する事項を説明する場合には、酸化物２３０と記載する場合がある。また、絶縁体２５０ａと絶縁体２５０ｂに共通する事項を説明する場合には、絶縁体２５０と記載する場合がある。
　トランジスタ２００は、ソース電極及びドレイン電極の一方がチャネル形成領域の下方に位置し、他方がチャネル形成領域の上方に位置することで電流が縦方向に流れる、所謂縦型トランジスタである。また、トランジスタ２００は、ゲート電極がチャネル形成領域を取り囲む構造を有する。したがって、トランジスタ２００は、ＧＡＡ（Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ）構造のトランジスタ、又は縦型ＧＡＡ（Ｖｅｒｔｉｃａｌ　ＧＡＡ）構造のトランジスタと言える。
　なお、トランジスタ２００のチャネル長は、断面視において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに対向する領域の長さ、又はチャネル形成領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。
　トランジスタ２００ａのチャネル長は酸化物２３０ａのＺ方向の長さに相当し、酸化物２３０ａのＺ方向の長さは、酸化物２３０ａが設けられる第１の開口の深さ（Ｚ方向の長さ）と一致又は概略一致する。よって、トランジスタ２００ａのチャネル長は、第１の開口の深さ（Ｚ方向の長さ）によって調整できる。なお、導電体２４４が第１の開口と重なる領域に凹部を有さない場合、トランジスタ２００ａのチャネル長は、断面視における、導電体２４４の上面から導電体２４６の下面までの最短距離とみなすことができる場合がある。別言すると、第１の開口の深さ（Ｚ方向の長さ）は、絶縁体２７２の導電体２４４と重なる領域の膜厚、及び絶縁体２７４の膜厚の合計と一致又は概略一致する。つまり、トランジスタ２００ａのチャネル長は、絶縁体２７２の膜厚、導電体２６２の膜厚、及び絶縁体２７４の膜厚によって調整できる。例えば、絶縁体２７２及び絶縁体２７４の膜厚を薄くすることで、チャネル長の短いトランジスタ２００ａを作製できる。
　トランジスタ２００ｂのチャネル長は酸化物２３０ｂのＺ方向の長さに相当し、酸化物２３０ｂのＺ方向の長さは、酸化物２３０ｂが設けられる第２の開口の深さ（Ｚ方向の長さ）と一致又は概略一致する。よって、トランジスタ２００ｂのチャネル長は、第２の開口の深さ（Ｚ方向の長さ）によって調整できる。なお、導電体２４２が第２の開口と重なる領域に凹部を有さない場合、トランジスタ２００ｂのチャネル長は、断面視における、導電体２４２の上面から導電体２４６の下面までの最短距離とみなすことができる場合がある。別言すると、第２の開口の深さ（Ｚ方向の長さ）は、絶縁体２７０の導電体２４２と重なる領域の膜厚、絶縁体２７２の膜厚、及び絶縁体２７４の膜厚の合計と一致又は概略一致する。つまり、トランジスタ２００ｂのチャネル長は、絶縁体２７０の膜厚、絶縁体２７２の膜厚、及び絶縁体２７４の膜厚によって調整できる。例えば、絶縁体２７０、絶縁体２７２、及び絶縁体２７４の膜厚を薄くすることで、チャネル長の短いトランジスタ２００ｂを作製できる。
　なお、ＯＳトランジスタはオフ電流が極めて小さいため、チャネル長が短くても、トランジスタ２００のオフ電流を小さくすることができる。
　一方、トランジスタを飽和領域で動作させる場合、飽和領域における電気特性を向上させるために、トランジスタのチャネル長を長くする場合がある。トランジスタ２００は縦型トランジスタであるため、トランジスタ２００の平面視における占有面積は、上記の膜厚に依存しない。よって、トランジスタ２００は、チャネル長が長くてもよい。
　以上より、トランジスタ２００のチャネル長は、１０ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上１５０ｎｍ以下、より好ましくは３０ｎｍ以上１００ｎｍ以下とする。
　また、トランジスタ２００のチャネル幅は、平面視において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに対向する領域の長さ、又はチャネル形成領域における、チャネル長方向（Ｚ方向）を基準として垂直方向のチャネル形成領域の長さをいう。つまり、トランジスタ２００のチャネル幅は、平面視における酸化物２３０の外周に相当する。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。例えば、後述するように、トランジスタの断面視において、酸化物２３０の側面がテーパ形状を有する場合である。そのため、本明細書等では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値、又は平均値とする。
　なお、チャネル長及びチャネル幅は、例えば、断面ＴＥＭ像を解析することなどによって、値を決定することができる。
　第１のトランジスタ及び第２のトランジスタを用いてメモリセルを構成する場合、第１のトランジスタのソース電極及びドレイン電極の一方と第２のトランジスタのゲート電極とを接続する必要がある。第１のトランジスタのソース電極及びドレイン電極の一方と第２のトランジスタのゲート電極とを接続するための電極（接続電極ともいう）を設ける場合、接続電極を配置するための領域を設けることで、メモリセルの占有面積が増大し、及びメモリセルの集積度が低下する恐れがある。
　本発明の一態様では、導電体２４４は導電体２６０と接する領域を有する。例えば、導電体２４４は導電体２６０の上面と接する領域を有する。導電体２４４が導電体２６０と接する領域を有することで、トランジスタ２００ａのソース電極及びドレイン電極の一方と、トランジスタ２００ｂのゲート電極とが直接接続される。したがって、トランジスタ２００ａのソース電極及びドレイン電極の一方とトランジスタ２００ｂのゲート電極とを接続するための電極を設ける必要が無くなり、トランジスタ密度を低下させることなくメモリセルを形成できる。したがって、メモリセルの集積度を高め、記憶容量を増大できる。また、半導体装置の作製工程における工程数の低減を図ることができる。
　また、図２Ｂに示すように、酸化物２３０ｂのＺ方向の長さは、酸化物２３０ａのＺ方向の長さよりも、導電体２４２と重なる領域の絶縁体２７０の厚さ、導電体２６０の膜厚、及び導電体２４４の膜厚の分だけ長くなる。トランジスタ２００ｂのチャネル長を長くすることで、読み出しトランジスタとして機能するトランジスタ２００ｂのしきい値電圧（Ｖｔｈ）のばらつきが低減される。したがって、読み出し精度が高いメモリセル及び半導体装置を実現できる。また、書き込みトランジスタとして機能するトランジスタ２００ａのチャネル長を短くすることで、書き込み速度が速いメモリセル及び半導体装置を実現できる。
　図２Ａに示すように、導電体２６２及び導電体２４２はＸ方向に延在して設けられる。つまり、導電体２６２が延在する方向は、導電体２４２が延在する方向と平行である。また、導電体２４６はＹ方向に延在して設けられる。つまり、導電体２４６は、導電体２６２が延在する方向と直交する方向に延在している。また、導電体２４６は、導電体２４２が延在する方向と直交する方向に延在している。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　酸化物２３０は、金属酸化物（酸化物半導体）を有することが好ましい。酸化物２３０に用いることができる金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。金属酸化物は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウムがさらに好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
　酸化物２３０は、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯまたはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。
　金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。
　なお、金属酸化物は、インジウムに代えて、又は、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、元素周期表における周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。元素周期表における周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。
　また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損が形成されるのを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　具体的には、酸化物２３０として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　前述したように、酸化物２３０に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立した半導体装置とすることができる。
　チャネル長の短いトランジスタのチャネル形成領域にシリコンを用いる場合、基板浮遊効果が生じることで、トランジスタの電気特性が不安定となる。一方、ＩＧＺＯ、ＩＡＺＯ、及びＩＡＧＺＯなどの金属酸化物は、正孔有効質量が大きい。したがって、当該金属酸化物をチャネル形成領域に用いることで、チャネル形成領域において正孔が蓄積されるのを抑制し、基板浮遊効果の影響が小さい又は実質的にないトランジスタを作製できる。つまり、トランジスタのチャネル長が短い場合においても、チャネル形成領域に上記金属酸化物を用いることで、トランジスタに安定した電気特性を付与することができる。したがって、良好な電気特性を有するトランジスタ、及び当該トランジスタを有する半導体装置を提供できる。また、電気特性のばらつきが少ないトランジスタ、及び当該トランジスタを有する半導体装置を提供できる。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損及びＶＯＨを低減できる。
　トランジスタの電気特性を安定にするためには、酸化物２３０中の不純物濃度を低減することが有効である。また、酸化物２３０の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
　酸化物２３０は、結晶性を有する酸化物半導体を用いることが好ましい。結晶性を有する酸化物半導体として、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、単結晶酸化物半導体等が挙げられる。酸化物２３０として、ＣＡＡＣ−ＯＳ又はｎｃ−ＯＳを用いることが好ましく、ＣＡＡＣ−ＯＳを用いることが特に好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物又は酸素の拡散をより低減できる。
　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、酸化物２３０としてＣＡＡＣ−ＯＳ等の結晶性を有する酸化物を用いることで、導電体２４２、導電体２４４、導電体２４６、導電体２６０、及び導電体２６２による、酸化物２３０からの酸素の引き抜きを抑制できる。これにより、熱処理を行なっても、酸化物２３０から酸素が引き抜かれることを抑制できるため、トランジスタは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。また、導電体２４２、導電体２４４、導電体２４６、導電体２６０、及び導電体２６２の導電率が低下することを抑制できる。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶（ナノ結晶ともいう）を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られないため、膜全体で配向性が見られない。すなわち、酸化物２３０としてｎｃ−ＯＳを用いる場合、酸化物２３０中を流れるキャリアの方向によらず酸化物２３０の膜特性が一定となるため、トランジスタの電気特性は安定する。
　なお、酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。酸化物２３０は、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、多結晶酸化物半導体、ＣＡＣ−ＯＳ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のうち、二種以上を有してもよい。
　なお、ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°又はその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
　また、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと同等又はナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
　酸化物２３０は、トランジスタ２００のチャネル形成領域を含む半導体層と言い換えることができる。なお、当該半導体層に適用可能な材料は、半導体として機能する金属酸化物（酸化物半導体）に限られない。例えば、当該半導体層として、単結晶シリコン、多結晶シリコン、又は非晶質シリコン等の半導体を用いてもよく、例えば低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）を用いてもよい。
　又は、上記半導体層として、半導体として機能する遷移金属カルコゲナイドを用いてもよく、例えば、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などを用いてもよい。
　絶縁体２５０は、単層構造であってもよく、積層構造であってもよい。
　絶縁体２５０として、例えば、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体２５０は、少なくとも酸素と、シリコンと、を有する。
　絶縁体２５０中の水、及び水素等の不純物濃度は低減されていることが好ましい。
　詳細は後述するが、絶縁体２５０ａ及び絶縁体２５０ｂは同じ工程で形成される。したがって、絶縁体２５０ａは、絶縁体２５０ｂと同じ絶縁性材料を有する。また、絶縁体２５０ａの膜厚は、絶縁体２５０ｂの膜厚と等しくなる。
　なお、絶縁体２５０と酸化物２３０との間に、酸素に対するバリア性を有する絶縁体を設けてもよい。当該絶縁体は、絶縁体２５０の側面、及び酸化物２３０の側面に接して設けられる。当該絶縁体が酸素に対するバリア性を有することで、絶縁体２５０に含まれる酸素をチャネル形成領域に供給し、絶縁体２５０に含まれる酸素がチャネル形成領域に過剰に供給されるのを抑制できる。よって、熱処理などを行なった際に、酸化物２３０から酸素が脱離するのを抑制し、酸化物２３０における酸素欠損の形成を抑制できる。したがって、トランジスタ２００の電気特性を良好にし、信頼性を向上させることができる。
　酸素に対するバリア性を有する絶縁体として、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いることが好ましい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。上記絶縁体として、酸化アルミニウムを用いることがより好ましい。この場合、上記絶縁体は、少なくとも酸素と、アルミニウムと、を有する。なお、上記絶縁体は、例えば絶縁体２５０よりも酸素を透過しにくければよい。また、上記絶縁体として、例えば絶縁体２５０よりも酸素を透過しにくい材料を用いればよい。また、上記絶縁体として、例えば、酸化マグネシウム、酸化ガリウム、ガリウム亜鉛酸化物、又はインジウムガリウム亜鉛酸化物などを用いてもよい。
　酸化物２３０及び絶縁体２５０を、絶縁体２７２及び絶縁体２７４などに設けられた開口内に形成するには、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法等がある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホール等の欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、及び低温での成膜が可能等の効果がある。よって、酸化物２３０及び絶縁体２５０を、絶縁体２７２及び絶縁体２７４などに設けられた開口における側面に被覆性良く成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには例えば炭素を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素等の不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、又はオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　導電体２４２は、絶縁体２１２上に設けられている。導電体２４４は、導電体２６０上に設けられている。導電体２４６は、絶縁体２７４上に設けられている。
　導電体２４２、導電体２４４、及び導電体２４６として、それぞれ、酸化しにくい導電性材料、又は酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。当該導電性材料を用いることで、導電体２４２、導電体２４４、及び導電体２４６の導電率が低下することを抑制できる。導電体２４２、導電体２４４、及び導電体２４６として金属及び窒素を含む導電性材料を用いる場合、導電体２４２、導電体２４４、及び導電体２４６のそれぞれは、少なくとも金属と、窒素と、を有する。
　導電体２４２、導電体２４４、及び導電体２４６としては、それぞれ、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物等を用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物等を用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　図２Ｂ乃至図２Ｄでは、導電体２４２、導電体２４４、及び導電体２４６のそれぞれを単層とする構成を示している。なお、導電体２４２、導電体２４４、及び導電体２４６の一つ又は複数は、２層以上の積層構造としてもよい。
　例えば、導電体２４２及び導電体２４６のそれぞれは、第１の導電体と第２の導電体の２層構造を有してもよい。このとき、酸化物２３０に接する、導電体２４２及び導電体２４６の第１の導電体として、酸化しにくい導電性材料、又は酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。これにより、導電体２４２及び導電体２４６の導電率が低下することを抑制できる。
　また、導電体２４２及び導電体２４６は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。そこで、酸化物２３０と接しない側に位置する、導電体２４２及び導電体２４６の第２の導電体は、導電体２４２及び導電体２４６の第１の導電体よりも導電性が高いことが好ましい。例えば、導電体２４２及び導電体２４６の第２の導電体には、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２４２及び導電体２４６の第２の導電体の膜厚は、導電体２４２及び導電体２４６の第１の導電体の膜厚より大きいことが好ましい。
　例えば、導電体２４２及び導電体２４６の第１の導電体として、窒化タンタル又は窒化チタンを用い、導電体２４２及び導電体２４６の第２の導電体として、タングステンを用いることができる。なお、導電体２４４を積層構造とする場合、導電体２４２及び導電体２４６の積層構造と同様の構成としてもよい。
　図２Ｂ及び図２Ｃでは、導電体２４４が、酸化物２３０ａ及び絶縁体２５０ａが設けられる第１の開口と重なる領域に凹部を有さない構成を示している。なお、本発明はこれに限られない。導電体２４４は、第１の開口と重なる領域に凹部を有してもよい。別言すると、導電体２４４は、第１の開口と重なる領域の上面の一部が除去されてもよい。
　同様に、図２Ｂ及び図２Ｄでは、導電体２４２が、酸化物２３０ｂ及び絶縁体２５０ｂが設けられる第２の開口と重なる領域に凹部を有さない構成を示している。なお、本発明はこれに限られない。導電体２４２は、第２の開口と重なる領域に凹部を有してもよい。別言すると、導電体２４２は、第２の開口と重なる領域の上面の一部が除去されてもよい。
　導電体２６０は、絶縁体２７０上に設けられている。導電体２６２は、絶縁体２７２上に設けられている。
　導電体２６０及び導電体２６２は、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０及び導電体２６２のそれぞれは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。
　図２Ｂ乃至図２Ｄでは、導電体２６０及び導電体２６２を単層とする構成について示したが、本発明はこれに限られない。導電体２６０及び導電体２６２の一方又は双方は、２層以上の積層構造としてもよい。
　絶縁体２１２は、水、及び水素等の不純物が、基板側からトランジスタに拡散することを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１２は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を有することが好ましい。又は、酸素（例えば、酸素原子、及び酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を有することが好ましい。
　絶縁体２１２は、水、及び水素等の不純物、並びに酸素の拡散を抑制する機能を有する絶縁体を有することが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、又は窒化酸化シリコン等を用いることができる。例えば、絶縁体２１２として、より水素バリア性が高い、窒化シリコンを用いることが好ましい。また、例えば、絶縁体２１２は、水素を捕獲及び水素を固着する機能が高い、酸化アルミニウム、又は酸化マグネシウム等を有することが好ましい。これにより、水、及び水素等の不純物が絶縁体２１２を介して、基板側からトランジスタに拡散することを抑制できる。又は、絶縁体２７０等に含まれる酸素が、基板側に拡散することを抑制できる。
　なお、本明細書等において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。又は、対応する物質を、捕獲及び固着する（ゲッタリングともいう）機能とする。
　絶縁体２７０は、絶縁体２１２及び導電体２４２上に設けられている。絶縁体２７２は、絶縁体２７０、導電体２６０、及び導電体２４４上に設けられている。絶縁体２７４は、絶縁体２７２及び導電体２６２上に設けられている。
　絶縁体２５０及び酸化物２３０が配置される開口を有する絶縁体２７０、絶縁体２７２、及び絶縁体２７４として、過剰酸素を含む絶縁体を用いることが好ましい。絶縁体２７０、絶縁体２７２、及び絶縁体２７４は、例えば、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどのシリコンを含む酸化物を用いることが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。また、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、過剰酸素を含む領域を容易に形成できるため好ましい。酸化物２３０の近傍に過剰酸素を含む絶縁体を設けて熱処理を行うことで、当該絶縁体から酸化物２３０に酸素を供給し、酸素欠損及びＶＯＨを低減できる。
　また、絶縁体２７０中、絶縁体２７２中、及び絶縁体２７４中の水、及び水素等の不純物濃度は低減されていることが好ましい。例えば、絶縁体２７０、絶縁体２７２、及び絶縁体２７４は、酸化シリコン、又は酸化窒化シリコン等のシリコンを含む酸化物を有することが好ましい。
　絶縁体２７０、絶縁体２７２、及び絶縁体２７４は、層間膜として機能する。絶縁体２７０、絶縁体２７２、及び絶縁体２７４は、それぞれ、絶縁体２１２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。
　例えば、絶縁体２７０、絶縁体２７２、及び絶縁体２７４は、それぞれ、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、及び、空孔を有する酸化シリコンのうち一つ又は複数を有することが好ましい。
　また、絶縁体２７０、絶縁体２７２、及び絶縁体２７４の上面はそれぞれ、平坦化されていてもよい。
　メモリセル１００を有する半導体装置は記憶装置として用いることができる。メモリセル１００を有する半導体装置を記憶装置として用いる場合の回路図を図２Ｅに示す。メモリセル１００は、トランジスタ２００ａと、トランジスタ２００ｂと、を有する。
　図２Ｅに示すように、トランジスタ２００ａのゲートは配線ＷＯＬと電気的に接続され、トランジスタ２００ａのソース及びドレインの一方はトランジスタ２００ｂのゲートと電気的に接続され、トランジスタ２００ｂのソース及びドレインの他方は配線ＢＩＬと電気的に接続される。トランジスタ２００ｂのソース及びドレインの一方は配線ＳＬと電気的に接続され、トランジスタ２００ｂのソース及びドレインの他方は配線ＢＩＬと電気的に接続される。
　配線ＷＯＬはワード線として機能し、配線ＢＩＬはビット線として機能し、配線ＳＬは選択線として機能する。
　配線ＷＯＬは導電体２６２に対応し、配線ＢＩＬは導電体２４６に対応し、配線ＳＬは導電体２４２に対応する。つまり、導電体２６２はワード線として機能する領域を有し、導電体２４６はビット線として機能する領域を有し、導電体２４２は選択線として機能する領域を有する。
　なお、メモリセルの構成、及びメモリセルを有する記憶装置については実施の形態２で説明する。
　図２Ｂ乃至図２Ｄに示すように、導電体２６０が有する開口の側面は絶縁体２５０ｂと接する。このとき、導電体２６０と絶縁体２５０ｂとの間に絶縁体が形成される場合がある。また、導電体２６２が有する開口の側面は絶縁体２５０ａと接する。このとき、導電体２６２と絶縁体２５０ａとの間に絶縁体が形成される場合がある。
　図３Ａはメモリセル１００の上面図である。図３Ｂはメモリセル１００の断面図であり、図３ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図３Ｃはメモリセル１００の断面図であり、図３ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図３Ｄはメモリセル１００の断面図であり、図３ＡにＢ３−Ｂ４の一点鎖線で示す部位の断面図でもある。なお、図３Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図３Ａ乃至図３Ｄに示すメモリセル１００では、導電体２６０と絶縁体２５０ｂとの間に絶縁体２６１が設けられ、導電体２６２と絶縁体２５０ａとの間に絶縁体２６３が設けられる。
　絶縁体２６１はトランジスタ２００ｂのゲート絶縁体として機能する。よって、絶縁体２６１のＡ１−Ａ２方向の大きさを考慮するとともに、トランジスタ２００ｂに求める特性に合わせて、絶縁体２５０ｂの膜厚、絶縁体２５０ｂが設けられる第２の開口の大きさなどを適宜設定するとよい。また、絶縁体２６３はトランジスタ２００ａのゲート絶縁体として機能する。よって、絶縁体２６３のＡ１−Ａ２方向の大きさを考慮するとともに、トランジスタ２００ａに求める特性に合わせて、絶縁体２５０ａの膜厚、絶縁体２５０ａが設けられる第１の開口の大きさなどを適宜設定するとよい。
　絶縁体２６１は、導電体２６０が有する元素と、酸素とを含む。同様に、絶縁体２６３は、導電体２６２が有する元素と、酸素とを含む。例えば、導電体２６０及び導電体２６２として金属元素を含む材料を用いる場合、絶縁体２６１及び絶縁体２６３は当該金属元素と、酸素と、を有する。また、例えば、導電体２６０及び導電体２６２として金属元素と窒素とを含む導電性材料を用いる場合、絶縁体２６１及び絶縁体２６３は当該金属元素と、酸素と、窒素と、を有する。
　図２Ｂ乃至図２Ｄでは、酸化物２３０及び絶縁体２５０が設けられる開口部の側壁が基板面（図示せず）に対して垂直である構成を示しているが、本発明はこれに限られない。当該開口部の側壁は、基板面に対してテーパ形状を有してもよい。なお、本明細書等では、開口部の側壁とは、当該開口が設けられた構造の、当該開口における側面を指す。したがって、本明細書等に記載の「開口部の側壁」は、開口が設けられた構造の、当該開口における側面と言い換えることができる。例えば、第１の開口部の側壁は、第１の開口における、絶縁体２７２、導電体２６２、及び絶縁体２７４の少なくとも一つの側面と言い換えることができる。また、例えば、第２の開口部の側壁は、第２の開口における、絶縁体２７０、導電体２６０、絶縁体２７２、及び絶縁体２７４の少なくとも一つの側面と言い換えることができる。また、本明細書等に記載の「開口部の側壁」を、「開口の側壁」と呼ぶことがある。
　本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面又は被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面又は被形成面とのなす角（テーパ角ともいう）が、９０度未満である領域を有する形状のことを指す。なお、構造の側面及び基板面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、又は微細な凹凸を有する略平面状であってもよい。
　図４Ａはメモリセル１００の上面図である。図４Ｂはメモリセル１００の断面図であり、図４ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図４Ｃはメモリセル１００の断面図であり、図４ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図４Ｄはメモリセル１００の断面図であり、図４ＡにＢ３−Ｂ４の一点鎖線で示す部位の断面図でもある。なお、図４Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図４Ｂ及び図４Ｄに示すように、断面視において、絶縁体２７０、導電体２６０、絶縁体２７２、及び絶縁体２７４に設けられる第２の開口部の側壁は、テーパ角θのテーパ形状を有してもよい。ここで、テーパ角θは、第２の開口部の側壁と基板面のなす角である。ただし、テーパ角θの頂点から出る２辺の一方は、基板面に限らず、導電体２４２の上面であってもよい。つまり、テーパ角θは、第２の開口部の側壁と、導電体２４２の上面とのなす角としてもよい。
　第２の開口部の側壁がテーパ形状を有することで、第２の開口の内側に設ける絶縁体２５０ｂの被覆性が向上し、鬆等の欠陥を低減できる。また、絶縁体２５０ｂ上に設ける酸化物２３０ｂの被覆性が向上し、鬆等の欠陥を低減できる。
　なお、上記構成とする場合、断面視において、絶縁体２７２、導電体２６２、及び絶縁体２７４に設けられる第１の開口部の側壁は、テーパ形状を有する。また、第１の開口部の側壁と基板面のなす角は、テーパ角θと一致又は概略一致する。なお、絶縁体２７０に用いる材料と絶縁体２７２に用いる材料との組み合わせなどによっては、第１の開口部の側壁と基板面のなす角は、テーパ角θと一致しない場合がある。
　第１の開口部の側壁がテーパ形状を有することで、第１の開口の内側に設ける絶縁体２５０ａの被覆性が向上し、鬆等の欠陥を低減できる。また、絶縁体２５０ａ上に設ける酸化物２３０ａの被覆性が向上し、鬆等の欠陥を低減できる。
　なお、テーパ角θは９０度に近いほど、トランジスタ２００の占有面積を低減できる。例えば、テーパ角θは８０度以上、８５度以上、又は８７度以上であって、９０度未満にするとよい。
［メモリセル１００の変形例］
　以下では、図２Ａ乃至図２Ｄに示すメモリセル１００の変形例について、図５Ａ乃至図８Ａを用いて説明する。
　図２Ａ乃至図２Ｄに示すメモリセル１００の変形例を図５Ａ乃至図５Ｄに示す。図５Ａはメモリセル１００の上面図である。図５Ｂはメモリセル１００の断面図であり、図５ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図５Ｃはメモリセル１００の断面図であり、図５ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図５Ｄはメモリセル１００の断面図であり、図５ＡにＢ３−Ｂ４の一点鎖線で示す部位の断面図でもある。なお、図５Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図５Ａ乃至図５Ｄに示すメモリセル１００は、酸化物２３０ａ及び絶縁体２５０ａが設けられる第１の開口の大きさと、酸化物２３０ｂ及び絶縁体２５０ｂが設けられる第２の開口の大きさとが異なる点で、図２Ａ乃至図２Ｂに示すメモリセル１００とは異なる。
　図５Ｂに示すように、酸化物２３０ａ及び絶縁体２５０ａが設けられる第１の開口（絶縁体２７２、導電体２６２、及び絶縁体２７４に設けられる第１の開口）の幅を幅Ｒ１とし、酸化物２３０ｂ及び絶縁体２５０ｂが設けられる第２の開口（絶縁体２７０、導電体２６０、絶縁体２７２、及び絶縁体２７４に設けられる第２の開口）の幅を幅Ｒ２とする。なお、幅Ｒ１は、平面視における第１の開口の径の大きさといえる。また、幅Ｒ２は、平面視における第２の開口の径の大きさといえる。
　幅Ｒ２は、幅Ｒ１よりも大きいことが好ましい。詳細は後述するが、絶縁体２５０ａ及び絶縁体２５０ｂは、同一の絶縁膜から形成されるため、膜厚が一致する。よって、幅Ｒ２を幅Ｒ１よりも大きくすることで、酸化物２３０ｂの幅は、酸化物２３０ａの幅よりも大きくなる。つまり、トランジスタ２００ｂのチャネル幅を、トランジスタ２００ａのチャネル幅よりも大きくすることができる。チャネル幅を大きくすることでオン電流を大きくすることができる。例えば、幅Ｒ２を大きくすることで、読み出しトランジスタとして機能するトランジスタ２００ｂのオン電流が大きくなり、読み出し速度が速いメモリセル及び半導体装置を実現できる。
　なお、図５Ａ乃至図５Ｄに示す構成において、絶縁体２５０ａ及び絶縁体２５０ｂとなる絶縁膜の膜厚と、酸化物２３０ａ及び酸化物２３０ｂとなる酸化膜の膜厚によっては、酸化物２３０ｂ及び絶縁体２５０ｂが設けられる第２の開口が埋まらない場合がある。また、酸化物２３０ｂは、第２の開口の形状を反映した凹部を有する場合がある。このとき、酸化物２３０ｂと導電体２４６との間の領域に絶縁体を設けるとよい。
　図５Ａ乃至図５Ｄに示すメモリセル１００の変形例を図６Ａ乃至図６Ｄに示す。図６Ａはメモリセル１００の上面図である。図６Ｂはメモリセル１００の断面図であり、図６ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図６Ｃはメモリセル１００の断面図であり、図６ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図６Ｄはメモリセル１００の断面図であり、図６ＡにＢ３−Ｂ４の一点鎖線で示す部位の断面図でもある。なお、図６Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図６Ａ乃至図６Ｄに示すメモリセル１００では、酸化物２３０ｂと導電体２４６とで囲まれる領域に絶縁体２７５が設けられている。また、絶縁体２７５は酸化物２３０ｂが有する凹部を埋め込むように設けられている。また、絶縁体２７５は酸化物２３０ｂの上面と接する領域を有する。絶縁体２７５は、絶縁体２１２、又は絶縁体２５０等に適用可能な絶縁性材料を用いることができる。絶縁体２７５を設けることで、導電体２４６が酸化物２３０ｂの有する凹部に形成されるのを抑制できる。
　なお、酸化物２３０ｂが有する凹部の幅（Ａ１−Ａ２方向の長さ）、導電体２４６の形成方法などによっては、酸化物２３０ｂが有する凹部に絶縁体２７５を設けなくても、導電体２４６が酸化物２３０ｂの有する凹部に形成されないことがある。例えば、酸化物２３０ｂが有する凹部の幅（Ａ１−Ａ２方向の長さ）が小さい場合である。このとき、酸化物２３０ｂと導電体２４６との間の領域は空隙となる。当該空隙は、例えば、空気、窒素、酸素、二酸化炭素、及び第１８族元素（代表的には、ヘリウム、ネオン、アルゴン、キセノン、及び、クリプトン等）の中から選ばれるいずれか一または複数を有する。
　図２Ａ乃至図２Ｄに示すメモリセル１００の別の変形例を図７Ａ乃至図７Ｄに示す。図７Ａはメモリセル１００の上面図である。図７Ｂはメモリセル１００の断面図であり、図７ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図７Ｃはメモリセル１００の断面図であり、図７ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図７Ｄはメモリセル１００の断面図であり、図７ＡにＢ３−Ｂ４の一点鎖線で示す部位の断面図でもある。なお、図７Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図７Ｂ及び図７Ｃに示すように、導電体２６２と絶縁体２５０ａとの間に、酸素に対するバリア性を有する絶縁体２５４ａを設けることが好ましい。絶縁体２５４ａを設けることで、絶縁体２５０ａに含まれる酸素が導電体２６２へ拡散するのを抑制できる。つまり、酸化物２３０ａへ供給する酸素量の減少を抑制できる。また、絶縁体２５０ａに含まれる酸素による導電体２６２の酸化を抑制できる。また、図３Ｂ及び図３Ｃに示す絶縁体２６３が形成されるのを抑制できる。
　図７Ｂ及び図７Ｄに示すように、導電体２６０と絶縁体２５０ｂとの間に、酸素に対するバリア性を有する絶縁体２５４ｂを設けることが好ましい。絶縁体２５４ｂを設けることで、絶縁体２５０ｂに含まれる酸素が導電体２６０へ拡散するのを抑制できる。つまり、酸化物２３０ｂへ供給する酸素量の減少を抑制できる。また、絶縁体２５０ｂに含まれる酸素による導電体２６０の酸化を抑制できる。また、図３Ｂ及び図３Ｄに示す絶縁体２６１が形成されるのを抑制できる。
　絶縁体２５４ａ及び絶縁体２５４ｂは、上述した酸素に対するバリア性を有する絶縁体を用いるとよい。なお、絶縁体２５４ａ及び絶縁体２５４ｂは同じ工程で形成される。したがって、絶縁体２５４ａは、絶縁体２５４ｂと同じ絶縁性材料を有する。また、絶縁体２５４ａの膜厚は、絶縁体２５４ｂの膜厚と等しくなる。
　また、導電体と酸素を含む絶縁体との間に、上述した酸素に対するバリア性を有する絶縁体を設けることが好ましい。導電体と酸素を含む絶縁体との間に、酸素に対するバリア性を有する絶縁体を設けることで、絶縁体に含まれる酸素が導電体へ拡散するのを抑制できる。つまり、酸化物２３０へ供給する酸素量の減少を抑制できる。また、絶縁体に含まれる酸素による導電体の酸化を抑制できる。
　例えば、図７Ａ乃至図７Ｄに示すメモリセル１００では、導電体２４２と絶縁体２７０との間に絶縁体２８１が設けられている。また、導電体２６０と絶縁体２７０との間に絶縁体２８２が設けられている。また、導電体２４４及び導電体２６０と絶縁体２７２との間に絶縁体２８３が設けられている。また、導電体２６２と絶縁体２７２との間に絶縁体２８４が設けられている。また、導電体２６２と絶縁体２７４との間に絶縁体２８５が設けられている。また、導電体２４６と絶縁体２７４との間に絶縁体２８６が設けられている。絶縁体２８１乃至絶縁体２８６は、酸素に対するバリア性を有する絶縁体である。
　なお、メモリセル１００に絶縁体２８１乃至絶縁体２８６の全てを設けなくてもよい。例えば、メモリセル１００が有する導電体として、酸化しにくい導電性材料、又は酸素の拡散を抑制する機能を有する導電性材料を用いる場合である。そのため、絶縁体２８１乃至絶縁体２８６の一つ又は複数を設けるとよい。
　図２Ａでは、導電体２４６がＹ方向に延在して設けられている構成を示している。なお、導電体２４６の延在する方向が、導電体２６２及び導電体２４２の延在する方向と異なるのであれば、本発明はこれに限られない。
　図２Ａに示すメモリセル１００の別の変形例を図８Ａに示す。図８Ａはメモリセル１００を有する半導体装置の上面図である。なお、図８Ａでは、メモリセル１００［ｉ，ｊ］、メモリセル１００［ｉ＋１，ｊ］、メモリセル１００［ｉ，ｊ＋１］、及びメモリセル１００［ｉ＋１，ｊ＋１］を含む領域を示している。
　例えば、図８Ａに示すように、導電体２６２及び導電体２４２がＸ方向に延在し、導電体２４６がＸ方向に傾いて延在していてもよい。このとき、平面視において、一つのメモリセル１００に含まれるトランジスタ２００ａ及びトランジスタ２００ｂを結ぶ線分が導電体２４６が延在する方向と平行である。別言すると、平面視において、一つのメモリセル１００に含まれる第１の開口の中心及び第２の開口の中心を結ぶ線分が導電体２４６が延在する方向と平行である。つまり、一つのメモリセル１００に接続する導電体２４６の数は一つである。
　また、図８Ａに示すように、トランジスタ２００は、Ｙ方向に沿ってジグザグに配置されている。例えば、メモリセル１００［ｉ，ｊ］が有するトランジスタ２００ａ及びトランジスタ２００ｂ、並びに、メモリセル１００［ｉ＋１，ｊ］が有するトランジスタ２００ａ及びトランジスタ２００ｂは、Ｙ方向に沿ってジグザグに配置されている。
　図８Ａに示す構成にすることで、半導体装置のメモリ密度をより高めることができる場合がある。
　なお、［メモリセル１００］及び［メモリセル１００の変形例］で説明した構成の一部は、以降で説明するメモリセルに適用してもよい。
［メモリセル１００Ａ］
　前述のメモリセル１００と異なる構成例を、図８Ｂ、及び図９Ａ乃至図９Ｄに示す。なお、以下に示すメモリセルにおいて、前述のメモリセル１００を構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、前述のメモリセル１００と異なる部分について主に説明し、重複する部分については説明を省略する。
　図８Ｂは、メモリセル１００Ａを有する半導体装置の上面図である。なお、図８Ｂでは、メモリセル１００Ａ［ｉ，ｊ］、メモリセル１００Ａ［ｉ＋１，ｊ］、メモリセル１００Ａ［ｉ，ｊ＋１］、及びメモリセル１００Ａ［ｉ＋１，ｊ＋１］を含む領域を示している。
　メモリセル１００Ａは、トランジスタ２００ａ及びトランジスタ２００ｂを結ぶ線分が導電体２４６が延在する方向と平行でない点で、図８Ａに示すメモリセル１００とは異なる。別言すると、一つのメモリセル１００Ａに接続する導電体２４６の数が２つである点で、図８Ａに示すメモリセル１００とは異なる。
　図８Ｂに示すように、メモリセル１００Ａ［ｉ，ｊ］は、導電体２４６［ｊ］及び導電体２４６［ｊ＋１］のそれぞれと接続する。具体的には、メモリセル１００Ａ［ｉ，ｊ］が有するトランジスタ２００ａは導電体２４６［ｊ＋１］と接続し、メモリセル１００Ａ［ｉ，ｊ］が有するトランジスタ２００ｂは導電体２４６［ｊ］と接続する。つまり、トランジスタ２００ａに接続する導電体２４６と、トランジスタ２００ｂに接続する導電体２４６とが異なる構成になる。
　図９Ａはメモリセル１００Ａの上面図である。図９Ｂはメモリセル１００Ａの断面図であり、図９ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図９Ｃはメモリセル１００Ａの断面図であり、図９ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図９Ｄはメモリセル１００Ａの断面図であり、図９ＡにＢ３−Ｂ４の一点鎖線で示す部位の断面図でもある。なお、図９Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　メモリセル１００Ａは、導電体２４６に代えて、導電体２４６ａ及び導電体２４６ｂを有する点で、図２Ａ乃至図２Ｄに示すメモリセル１００とは異なる。
　導電体２４６ａは酸化物２３０ａと電気的に接続し、導電体２４６ｂは酸化物２３０ｂと電気的に接続する。具体的には、導電体２４６ａは酸化物２３０ａの上面と接する領域を有し、導電体２４６ｂは酸化物２３０ｂの上面と接する領域を有する。また、導電体２４６ａが延在する方向は、導電体２４６ｂが延在する方向と平行である。また、導電体２４６ａが延在する方向は、導電体２６２が延在する方向と異なる。また、導電体２４６ｂが延在する方向は、導電体２４２が延在する方向と異なる。
　導電体２４６ａはトランジスタ２００ａのソース電極及びドレイン電極の他方としての機能と、配線としての機能とを有する。導電体２４６ｂはトランジスタ２００ｂのソース電極及びドレイン電極の他方としての機能と、配線としての機能とを有する。
　図９Ｂに示すように、導電体２４６ａは、導電体２４６ｂと同一層に設けられることが好ましい。導電体２４６ａは、導電体２４６ｂと同じ材料及び同じ工程で形成することが好ましい。このとき、導電体２４６ａは導電体２４６ｂと同じ導電性材料を有する。導電体２４６ａを導電体２４６ｂと同じ材料及び同じ工程で形成することで、工程数を増やすことなく、メモリセル１００Ａを含む半導体装置を作製できる。
　例えば、図８Ｂに示す導電体２４６［ｊ＋１］を導電体２４６ａとする場合、導電体２４６ｂは、図８Ｂに示す導電体２４６［ｊ］に対応する。また、例えば、図８Ｂに示す導電体２４６［ｊ＋１］を導電体２４６ｂとする場合、導電体２４６ｂは、図８Ｂに示す導電体２４６［ｊ＋２］に対応する。
　メモリセル１００Ａを有する半導体装置は記憶装置として用いることができる。メモリセル１００Ａを有する半導体装置を記憶装置として用いる場合の回路図を図９Ｅに示す。メモリセル１００Ａは、トランジスタ２００ａと、トランジスタ２００ｂと、を有する。
　図９Ｅに示すように、トランジスタ２００ａのゲートは配線ＷＯＬと電気的に接続され、トランジスタ２００ａのソース及びドレインの一方はトランジスタ２００ｂのゲートと電気的に接続され、トランジスタ２００ａのソース及びドレインの他方は配線ＷＢＬと電気的に接続される。トランジスタ２００ｂのソース及びドレインの一方は配線ＳＬと電気的に接続され、トランジスタ２００ｂのソース及びドレインの他方は配線ＲＢＬと電気的に接続される。
　配線ＷＢＬは書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能する。
　配線ＷＯＬは導電体２６２に対応し、配線ＷＢＬは導電体２４６ａに対応し、配線ＲＢＬは導電体２４６ｂに対応し、配線ＳＬは導電体２４２に対応する。つまり、導電体２６２はワード線として機能する領域を有し、導電体２４６ａは書き込みビット線として機能する領域を有し、導電体２４６ｂは読み出しビット線として機能する領域を有し、導電体２４２は選択線として機能する領域を有する。
　なお、トランジスタ２００ｂのソース及びドレインの一方は配線ＲＢＬと電気的に接続され、トランジスタ２００ｂのソース及びドレインの他方は配線ＳＬと電気的に接続されてもよい。このとき、配線ＲＢＬは導電体２４２に対応し、配線ＳＬは導電体２４６ｂに対応する。つまり、導電体２４２は読み出しビット線として機能する領域を有し、導電体２４６ｂは選択線として機能する領域を有する。
　上記構成にすることで、メモリセルの書き込みビット線と読み出しビット線を独立させることができる。
　なお、メモリセルの構成、及びメモリセルを有する記憶装置については実施の形態２で説明する。
［メモリセル１００Ｂ］
　前述のメモリセル１００と異なる構成例を、図１０Ａ乃至図１０Ｄに示す。なお、以下に示すメモリセルにおいて、前述のメモリセル１００を構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、前述のメモリセル１００と異なる部分について主に説明し、重複する部分については説明を省略する。
　図１０Ａはメモリセル１００Ｂの上面図である。図１０Ｂはメモリセル１００Ｂの断面図であり、図１０ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図１０Ｃはメモリセル１００Ｂの断面図であり、図１０ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図１０Ｄはメモリセル１００Ｂの断面図であり、図１０ＡにＢ３−Ｂ４の一点鎖線で示す部位の断面図でもある。なお、図１０Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　メモリセル１００Ｂは、トランジスタ２００ａの下方に容量２０１を有する点で、図２Ａ乃至図２Ｄに示すメモリセル１００とは異なる。メモリセル１００Ｂは、トランジスタ２００ａと、トランジスタ２００ｂと、容量２０１と、を有する。
　また、メモリセル１００Ｂは、導電体２４２ｃを有する点で、図２Ａ乃至図２Ｄに示すメモリセル１００とは異なる。なお、図１０Ａ乃至図１０Ｄでは、トランジスタ２００ｂのソース電極及びドレイン電極の一方として機能する導電体２４２に識別用の符号を付記している。具体的には、トランジスタ２００ｂのソース電極及びドレイン電極の一方として機能する導電体を、導電体２４２ｂと記す。よって、導電体２４２ｂは、先の［メモリセル１００］で説明した導電体２４２の記載を参照できる。
　容量２０１は、導電体２４２ｃと、導電体２４２ｃ上の絶縁体２７０と、絶縁体２７０上の導電体２６０と、を有する。導電体２４２ｃは容量２０１の一方の電極として機能する領域を有し、導電体２６０は容量２０１の他方の電極として機能する領域を有し、絶縁体２７０は容量２０１の誘電体として機能する領域を有する。容量２０１は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
　導電体２４２ｃは、絶縁体２１２上に設けられている。導電体２４２ｃは、絶縁体２７０を介して導電体２６０と重なる領域を有する。導電体２４２ｃは、Ｘ方向に延在して設けられている。つまり、導電体２４２ｃが延在する方向は、導電体２４２ｂが延在する方向と平行である。導電体２４２ｃは、配線としての機能を有する。
　図１０Ｂに示すように、導電体２４２ｃは、導電体２４２ｂと同一層に設けられることが好ましい。導電体２４２ｃは、導電体２４２ｂと同じ材料及び同じ工程で形成することが好ましい。このとき、導電体２４２ｃは導電体２４２ｂと同じ導電性材料を有する。導電体２４２ｃを導電体２４２ｂと同じ材料及び同じ工程で形成することで、半導体装置の作製工程において、工程数を増やすことなく容量を形成することができる。
　上述したように、トランジスタ２００ｂのチャネル長は、トランジスタ２００ａのチャネル長よりも長い。よって、トランジスタ２００ｂは、トランジスタ２００ａよりもチャネル容量（ゲート電極とチャネル形成領域の間の容量）が大きい。よって、容量２０１の容量は小さくてもよい。
　メモリセル１００Ｂを有する半導体装置は記憶装置として用いることができる。メモリセル１００Ｂを有する半導体装置を記憶装置として用いる場合の回路図を図１０Ｅに示す。メモリセル１００Ｂは、トランジスタ２００ａと、トランジスタ２００ｂと、容量２０１と、を有する。つまり、メモリセル１００Ｂは２つのトランジスタと１つの容量で構成されるメモリセルと言える。２つのトランジスタと１つの容量で構成されるメモリセルを、２Ｔｒ１Ｃ型のメモリセルともいう。よって、メモリセル１００Ｂは、２Ｔｒ１Ｃ型のメモリセルである。
　図１０Ｅに示すように、トランジスタ２００ａのゲートは配線ＷＯＬと電気的に接続され、トランジスタ２００ａのソース及びドレインの一方は容量２０１の一方の電極と電気的に接続され、トランジスタ２００ａのソース及びドレインの他方は配線ＢＩＬと電気的に接続される。トランジスタ２００ｂのゲートは容量２０１の一方の電極と電気的に接続され、トランジスタ２００ｂのソース及びドレインの一方は配線ＳＬと電気的に接続され、トランジスタ２００ｂのソース及びドレインの他方は配線ＢＩＬと電気的に接続される。容量２０１の他方の電極は、配線ＣＡＬと電気的に接続される。
　配線ＣＡＬは容量線として機能する。
　配線ＷＯＬは導電体２６２に対応し、配線ＢＩＬは導電体２４６に対応し、配線ＳＬは導電体２４２ｂに対応し、配線ＣＡＬは導電体２４２ｃに対応する。つまり、導電体２６２はワード線として機能する領域を有し、導電体２４６はビット線として機能する領域を有し、導電体２４２ｂは選択線として機能する領域を有し、導電体２４２ｃは容量線として機能する領域を有する。
　なお、メモリセルの構成、及びメモリセルを有する記憶装置については実施の形態２で説明する。
　ここで、図１０Ａ乃至図１０Ｄに示すメモリセル１００Ｂの変形例を図１１Ａ乃至図１１Ｄに示す。図１１Ａはメモリセル１００Ｂの上面図である。図１１Ｂはメモリセル１００Ｂの断面図であり、図１１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図１１Ｃはメモリセル１００Ｂの断面図であり、図１１ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図１１Ｄはメモリセル１００Ｂの断面図であり、図１１ＡにＢ３−Ｂ４の一点鎖線で示す部位の断面図でもある。なお、図１１Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図１１Ａ乃至図１１Ｄに示すように、メモリセル１００Ｂは導電体２４３をさらに有してもよい。導電体２４３は、導電体２４２ｃ上に設けられ、導電体２６０と重なる領域を有する。このとき、導電体２４３は、容量２０１の一方の電極として機能し、導電体２４２ｃは、配線として機能する。導電体２４３を設けることで、容量２０１の一対の電極間の距離を短くすることができる。よって、容量２０１の容量を大きくすることができる。また、容量２０１の一方の電極として機能する導電体と、配線として機能する導電体とを分離することで、それぞれに適した材料を用いて半導体装置の作製を行うことができる。
　図１１Ｂでは、導電体２４３のＹ方向の端部が、導電体２４２のＹ方向の端部と一致する構成を示している。なお、本発明はこれに限られない。例えば、導電体２４３のＹ方向の端部は、導電体２４２のＹ方向の端部よりも内側に位置してもよい。
　図１１Ｃでは、導電体２４３のＸ方向の端部が、導電体２６０のＸ方向の端部と一致する構成を示している。なお、本発明はこれに限られない。例えば、導電体２４３のＸ方向の端部は、導電体２６０のＸ方向の端部よりも内側に位置してもよいし、導電体２６０のＸ方向の端部よりも外側に位置してもよい。
　また、図１１Ｂ乃至図１１Ｄに示すように、絶縁体２７０上に絶縁体２７１を設けてもよい。絶縁体２７１は、容量２０１の一対の電極間に設けられ、容量２０１の誘電体として機能する領域を有する。図１１Ｂ乃至図１１Ｄでは、絶縁体２７１は、導電体２４３と導電体２６０との間に設けられている。
　絶縁体２７１には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）を用いることが好ましい。高誘電率（ｈｉｇｈ−ｋ）材料としては、例えば、アルミニウム、ハフニウム、ジルコニウム、及びガリウム等から選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、及び窒化物が挙げられる。また、上記の、酸化物、酸化窒化物、窒化酸化物、又は窒化物に、シリコンを含有させてもよい。また、上記の材料からなる絶縁体を積層して用いることもできる。
　高誘電率（ｈｉｇｈ−ｋ）材料として、具体的には、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、シリコン及びジルコニウムを有する酸化物、シリコン及びジルコニウムを有する酸化窒化物、ハフニウム及びジルコニウムを有する酸化物、並びに、ハフニウム及びジルコニウムを有する酸化窒化物が挙げられる。このようなｈｉｇｈ−ｋ材料からなる絶縁体を用いることで、リーク電流を抑制できる程度に絶縁体２７１を厚くし、且つ容量２０１の静電容量を十分確保することができる。
　また、上記の材料からなる絶縁体を積層して用いることが好ましく、高誘電率（ｈｉｇｈ−ｋ）材料と、当該高誘電率（ｈｉｇｈ−ｋ）材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体２７１として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁体を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁体を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量２０１の静電破壊を抑制することができる。
　図１１Ａ乃至図１１Ｄでは、導電体２４３及び絶縁体２７１を設ける構成を示しているが、本発明はこれに限られない。メモリセル１００Ｂは、導電体２４３及び絶縁体２７１の一方を有してもよい。
［メモリセル１００Ｃ］
　前述のメモリセル１００Ａ及びメモリセル１００Ｂと異なる構成例を、図１２Ａ乃至図１２Ｄに示す。なお、以下に示すメモリセルにおいて、前述のメモリセル１００Ａ又はメモリセル１００Ｂを構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、前述のメモリセル１００Ａ又はメモリセル１００Ｂと異なる部分について主に説明し、重複する部分については説明を省略する。
　図１２Ａはメモリセル１００Ｃの上面図である。図１２Ｂはメモリセル１００Ｃの断面図であり、図１２ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図１２Ｃはメモリセル１００Ｃの断面図であり、図１２ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図１２Ｄはメモリセル１００Ｃの断面図であり、図１２ＡにＢ３−Ｂ４の一点鎖線で示す部位の断面図でもある。なお、図１２Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　メモリセル１００Ｃは、トランジスタ２００ａの下方に容量２０１を有する点で、図９Ａ乃至図９Ｄに示すメモリセル１００Ａとは異なる。よって、メモリセル１００Ｃは、図９Ａ乃至図９Ｄに示すメモリセル１００Ａの変形例ともいえる。メモリセル１００Ｃは、トランジスタ２００ａと、トランジスタ２００ｂと、容量２０１と、を有する。よって、メモリセル１００Ｃは、２Ｔｒ１Ｃ型のメモリセルである。
　また、メモリセル１００Ｃは、導電体２４６に代えて、導電体２４６ａ及び導電体２４６ｂを有する点で、図１０Ａ乃至図１０Ｄに示すメモリセル１００Ｂとは異なる。よって、メモリセル１００Ｃは図１０Ａ乃至図１０Ｄに示すメモリセル１００Ｂの変形例ともいえる。
　トランジスタ２００ａ及びトランジスタ２００ｂのそれぞれの構成例の詳細については、先の［メモリセル１００Ａ］の記載を参照できる。また、容量２０１の構成例の詳細については、先の［メモリセル１００Ｂ］の記載を参照できる。
　メモリセル１００Ｃを有する半導体装置は記憶装置として用いることができる。メモリセル１００Ｃを有する半導体装置を記憶装置として用いる場合の回路図を図１２Ｅに示す。メモリセル１００Ｃは、トランジスタ２００ａと、トランジスタ２００ｂと、容量２０１と、を有する。
　図１２Ｅに示すように、トランジスタ２００ａのゲートは配線ＷＯＬと電気的に接続され、トランジスタ２００ａのソース及びドレインの一方は容量２０１の一方の電極と電気的に接続され、トランジスタ２００ａのソース及びドレインの他方は配線ＷＢＬと電気的に接続される。トランジスタ２００ｂのゲートは容量２０１の一方の電極と電気的に接続され、トランジスタ２００ｂのソース及びドレインの一方は配線ＳＬと電気的に接続され、トランジスタ２００ｂのソース及びドレインの他方は配線ＲＢＬと電気的に接続される。容量２０１の他方の電極は、配線ＣＡＬと電気的に接続される。
　配線ＷＯＬは導電体２６２に対応し、配線ＷＢＬは導電体２４６ａに対応し、配線ＲＢＬは導電体２４６ｂに対応し、配線ＳＬは導電体２４２ｂに対応し、配線ＣＡＬは導電体２４２ｃに対応する。つまり、導電体２６２はワード線として機能する領域を有し、導電体２４６ａは書き込みビット線として機能する領域を有し、導電体２４６ｂは読み出しビット線として機能する領域を有し、導電体２４２ｂは選択線として機能する領域を有し、導電体２４２ｃは容量線として機能する領域を有する。
　なお、トランジスタ２００ｂのソース及びドレインの一方は配線ＲＢＬと電気的に接続され、トランジスタ２００ｂのソース及びドレインの他方は配線ＳＬと電気的に接続されてもよい。このとき、配線ＲＢＬは導電体２４２に対応し、配線ＳＬは導電体２４６ｂに対応する。つまり、導電体２４２は読み出しビット線として機能する領域を有し、導電体２４６ｂは選択線として機能する領域を有する。
　なお、メモリセルの構成、及びメモリセルを有する記憶装置については実施の形態２で説明する。
［メモリセル１００Ｄ］
　前述のメモリセル１００Ｂと異なる構成例を、図１３Ａ乃至図１３Ｄに示す。なお、以下に示すメモリセルにおいて、前述のメモリセル１００Ｂを構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、前述のメモリセル１００Ｂと異なる部分について主に説明し、重複する部分については説明を省略する。
　図１３Ａはメモリセル１００Ｄの上面図である。図１３Ｂはメモリセル１００Ｄの断面図であり、図１３ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図１３Ｃはメモリセル１００Ｄの断面図であり、図１３ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図１３Ｄはメモリセル１００Ｄの断面図であり、図１３ＡにＢ３−Ｂ４の一点鎖線で示す部位の断面図でもある。なお、図１３Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　メモリセル１００Ｄは、トランジスタ２００ｂに代えて、トランジスタ２００ｃを有する点で、図１０Ａ乃至図１０Ｄに示すメモリセル１００Ｂとは異なる。メモリセル１００Ｄは、トランジスタ２００ａと、トランジスタ２００ｃと、容量２０１と、を有する。
　メモリセル１００Ｄは、導電体２６０と導電体２４６との間に導電体２６２ｃを有する点で、図１０Ａ乃至図１０Ｄに示すメモリセル１００Ｂとは異なる。なお、図１３Ａ乃至図１３Ｄでは、トランジスタ２００ａのゲート電極として機能する導電体２６２に識別用の符号を付記している。具体的には、トランジスタ２００ａのゲート電極として機能する導電体を、導電体２６２ａと記す。よって、導電体２６２ａは、先の［メモリセル１００］で説明した導電体２６２の記載を参照できる。
　トランジスタ２００ｃは、導電体２４２と、導電体２４２の上方の導電体２６０と、導電体２６０の上方の導電体２６２ｃと、導電体２６２ｃの上方の導電体２４６と、酸化物２３０ｂと、絶縁体２５０ｂと、を有する。絶縁体２７２は、導電体２６０と導電体２６２ｃとの間に位置する領域を有し、絶縁体２７４は、導電体２６２ｃと導電体２４６との間に位置する領域を有する。
　絶縁体２７０、導電体２６０、絶縁体２７２、導電体２６２ｃ、及び絶縁体２７４には、導電体２４２に達する開口が設けられている。当該開口の内側に、絶縁体２５０ｂ及び酸化物２３０ｂが配置されている。絶縁体２５０ｂは、酸化物２３０ｂの側面に接する領域と、導電体２６０の側面に接する領域と、導電体２６２ｃの側面に接する領域と、絶縁体２７０の側面の少なくとも一部に接する領域と、絶縁体２７２の側面の少なくとも一部に接する領域と、絶縁体２７４の側面の少なくとも一部に接する領域と、を有する。酸化物２３０ｂは、絶縁体２５０ｂの側面に接する領域と、導電体２４２の上面の少なくとも一部に接する領域と、導電体２４６の下面の少なくとも一部と接する領域と、を有する。
　導電体２６０は、トランジスタ２００ｃの第１のゲート電極として機能する領域を有する。導電体２６２ｃは、トランジスタ２００ｃの第２のゲート電極として機能する領域を有する。絶縁体２５０ｂは、トランジスタ２００ｃのゲート絶縁体として機能する領域を有する。導電体２４２は、トランジスタ２００ｃのソース電極及びドレイン電極の一方として機能する領域を有する。導電体２４６は、トランジスタ２００ｃのソース電極及びドレイン電極の他方として機能する領域を有する。酸化物２３０ｂの絶縁体２５０ｂを介して導電体２６０と対向する領域、及び酸化物２３０ｂの絶縁体２５０ｂを介して導電体２６２ｃと対向する領域は、トランジスタ２００ｃのチャネル形成領域として機能する。
　導電体２６０と導電体２６２ｃとを電気的に接続し、導電体２６２ｃと導電体２６０とを同電位としてもよい。このとき、トランジスタ２００ｃはダブルゲート型のトランジスタと言える。なお、本明細書等において、ダブルゲート型のトランジスタとは、２つのゲートを有し、且つ、当該２つのゲートが電気的に接続されるトランジスタを指す。ダブルゲート型のトランジスタを用いることで、より多くの電流を流すことができる。したがって、読み出しトランジスタとして機能するトランジスタ２００ｃのオン電流が大きくなり、読み出し速度が速いメモリセル及び半導体装置を実現できる。
　なお、図１３Ａ乃至図１３Ｄに示す構成において、導電体２６０と導電体２６２ｃとを電気的に接続する場合、導電体２４２に代えて、図１０Ａ乃至図１０Ｄに示す導電体２４２ｂ及び導電体２４２ｃを設けるとよい。これにより、図１０Ｅに示す回路構成を有するメモリセルを構成することができる。このとき、図１０Ｅに示すトランジスタ２００ｂはダブルゲート型のトランジスタになる。
　上記構成を鑑みると、図１０Ａ乃至図１０Ｄに示すメモリセル１００Ｂの導電体２６２に代えて、図１３Ａ乃至図１３Ｄに示す導電体２６２ａ及び導電体２６２ｃを設ける構成としてもよい。当該構成において、導電体２６０と導電体２６２ｃとを電気的に接続することで、ダブルゲート型構造のトランジスタ２００ｂを有するメモリセル１００Ｂを構成することができる。
　又は、導電体２６２ｃの電位は、導電体２６０の電位と連動させずに独立して変化させてもよい。このとき、トランジスタ２００ｃは、２つのトランジスタが直列に接続した構成を有すると言える。つまり、メモリセル１００Ｄは３つのトランジスタと１つの容量で構成されるメモリセルと言える。３つのトランジスタと１つの容量で構成されるメモリセルを、３Ｔｒ１Ｃ型のメモリセルともいう。よって、メモリセル１００Ｄは、３Ｔｒ１Ｃ型のメモリセルである。
　なお、導電体２６２ｃの電位を導電体２６０の電位と連動させずに独立して変化させる場合、導電体２６２ｃは配線として機能する領域を有する。このとき、導電体２６２ｃが延在する方向と、導電体２４６が延在する方向とは、異なることが好ましく、直交することがより好ましい。また、導電体２６２ａが延在する方向は、導電体２６２ｃが延在する方向と同じである。
　図１３Ｂに示すように、導電体２６２ｃは、導電体２６２ａと同一層に設けられることが好ましい。導電体２６２ｃは、導電体２６２ａと同じ材料及び同じ工程で形成することが好ましい。このとき、導電体２６２ｃは導電体２６２ａと同じ導電性材料を有する。導電体２６２ｃを導電体２６２ａと同じ材料及び同じ工程で形成することで、半導体装置の作製工程において、工程数を増やすことなく第２のゲート電極を形成することができる。
　メモリセル１００Ｄを有する半導体装置は記憶装置として用いることができる。メモリセル１００Ｄを有する半導体装置を記憶装置として用いる場合の回路図を図１３Ｅに示す。メモリセル１００Ｄは、トランジスタ２００ａと、トランジスタ２００ｃと、容量２０１と、を有する。なお、トランジスタ２００ｃは、直列に接続されたトランジスタ２００ｃ１及びトランジスタ２００ｃ２で構成される。
　トランジスタ２００ｃが、直列に接続されたトランジスタ２００ｃ１及びトランジスタ２００ｃ２で構成される場合、導電体２６０はトランジスタ２００ｃ１のゲート電極として機能する領域を有し、導電体２６２ｃはトランジスタ２００ｃ２のゲート電極として機能する領域を有する。また、絶縁体２５０ｂはトランジスタ２００ｃ１のゲート絶縁体として機能する領域と、トランジスタ２００ｃ２のゲート絶縁体として機能する領域と、を有する。また、導電体２４２はトランジスタ２００ｃ１のソース電極及びドレイン電極の一方として機能する領域を有し、導電体２４６はトランジスタ２００ｃ２のソース電極及びドレイン電極の他方として機能する領域を有する。
　図１３Ｅに示すように、トランジスタ２００ａのゲートは配線ＷＷＬと電気的に接続され、トランジスタ２００ａのソース及びドレインの一方は容量２０１の一方の電極と電気的に接続され、トランジスタ２００ａのソース及びドレインの他方は配線ＢＩＬと電気的に接続される。トランジスタ２００ｃ１のゲートは容量２０１の一方の電極と電気的に接続され、トランジスタ２００ｃ１のソース及びドレインの一方は配線ＧＮＤＬと電気的に接続され、トランジスタ２００ｃ１のソース及びドレインの他方はトランジスタ２００ｃ２のソース及びドレインの一方と電気的に接続される。トランジスタ２００ｃ２のゲートは配線ＲＷＬと電気的に接続され、トランジスタ２００ｃ２のソース及びドレインの他方は配線ＢＩＬと電気的に接続される。容量２０１の他方の電極は、配線ＧＮＤＬと電気的に接続される。
　配線ＷＷＬは書き込みワード線として機能し、配線ＲＷＬは読み出しワード線として機能し、配線ＧＮＤＬは低レベル電位を与える配線として機能する。
　配線ＷＷＬは導電体２６２ａに対応し、配線ＲＷＬは導電体２６２ｃに対応し、配線ＢＩＬは導電体２４６に対応し、配線ＧＮＤＬは導電体２４２に対応する。つまり、導電体２６２ａは書き込みワード線として機能する領域を有し、導電体２６２ｃは読み出しワード線として機能する領域を有し、導電体２４６はビット線として機能する領域を有し、導電体２４２は低レベル電位を与える配線として機能する領域を有する。
　なお、メモリセルの構成、及びメモリセルを有する記憶装置については実施の形態２で説明する。
［半導体装置の構成材料］
　以下では、半導体装置に用いることができる構成材料について説明する。
≪基板≫
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
≪絶縁体≫
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
≪導電体≫
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウムスズ酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
［半導体装置の作製方法例］
　次に、図２Ａ乃至図２Ｄに示すメモリセル１００を有する半導体装置の作製方法を、図１４Ａ乃至図１６Ｄを用いて説明する。
　図１４Ａ乃至図１６Ｄにおいて、各図のＡ、Ｃ、及びＥは、上面図を示す。また、各図のＢ、Ｄ、及びＦはそれぞれ、各図のＡ、Ｃ、及びＥにＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。なお、各図のＡ、Ｃ、及びＥの上面図では、図の明瞭化のために一部の要素を省いている。
　以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、又は半導体を形成するための半導体材料は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを適宜用いて成膜することができる。
　なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、および直流電源を用いるＤＣスパッタリング法がある。ＤＣスパッタリング法には、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、または光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、または有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、および素子（トランジスタ、および容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、および素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法としては、熱ＡＬＤ法、またはＰＥＡＬＤ法などを用いることができる。
　ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体２１２を成膜する。
　絶縁体２１２上に導電体２４２を形成し、導電体２４２及び絶縁体２１２上に、絶縁体２７０を形成する。なお、絶縁体２７０は、上面が平坦であると好ましい。例えば、絶縁体２７０を成膜した後にＣＭＰ処理を行うことで、絶縁体２７０の上面を平坦化するとよい。
　絶縁体２７０上に導電体２６０を形成し、導電体２６０上に導電体２４４を形成し、導電体２６０、導電体２４４、及び絶縁体２７０上に、絶縁体２７２を形成する（図１４Ａ及び図１４Ｂ）。なお、絶縁体２７２は、上面が平坦であると好ましい。例えば、絶縁体２７２を成膜した後にＣＭＰ処理を行うことで、絶縁体２７２の上面を平坦化するとよい。
　絶縁体２７２上に導電体２６２を形成し、導電体２６２及び絶縁体２７２上に、絶縁体２７４を形成する（図１４Ｃ及び図１４Ｄ）。なお、絶縁体２７４は、上面が平坦であると好ましい。例えば、絶縁体２７４を成膜した後にＣＭＰ処理を行うことで、絶縁体２７４の上面を平坦化するとよい。
　次に、リソグラフィ法及びエッチング法を用いて、絶縁体２７０、導電体２６０、絶縁体２７２、導電体２６２、及び絶縁体２７４を加工して、導電体２４４に達する開口２５８ａ、及び導電体２４２に達する開口２５８ｂを形成する（図１４Ｅ及び図１４Ｆ）。開口２５８ａは上述した第１の開口に対応し、開口２５８ｂは上述した第２の開口に対応する。開口２５８ａ及び開口２５８ｂの形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
　導電体２４４は導電体２６０と異なる材料を用い、これらのエッチング速度の選択比が高いエッチング方法を選択することが好ましい。導電体２４４と導電体２６０のエッチング選択性を高めることで、開口２５８ａ及び開口２５８ｂを形成する際に導電体２４４をエッチングストップ膜として機能させることができる。したがって、開口２５８ａが過剰に深くなるのを抑制できる。
　さらに、導電体２４４は導電体２６２と異なる材料を用い、これらのエッチング速度の選択比が高いエッチング方法を選択することが好ましい。また、導電体２４２は導電体２６０と異なる材料を用い、これらのエッチング速度の選択比が高いエッチング方法を選択することが好ましい。これにより、開口２５８ａ及び開口２５８ｂの形成を同一条件で行うことができる。したがって、半導体装置の作製工程を簡略化し、生産性の向上を図ることができる。
　次に、絶縁膜２５０Ａを成膜する（図１５Ａ及び図１５Ｂ）。絶縁膜２５０Ａは、ＡＬＤ法を用いて成膜することが好ましい。絶縁体２５０は、薄い膜厚で形成することが好ましく、膜厚のバラつきが小さくなるようにすることが好ましい。ＡＬＤ法は、プリカーサと、リアクタント（例えば酸化剤）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。また、図１５Ｂに示すように、絶縁膜２５０Ａは、開口２５８ａ及び開口２５８ｂの底面及び側面に、被覆性良く成膜されることが好ましい。ＡＬＤ法を用いることで、開口２５８ａ及び開口２５８ｂの底面及び側面において、原子の層を一層ずつ堆積させることができる。よって、絶縁体２５０ａ及び絶縁体２５０ｂをそれぞれ開口２５８ａ及び開口２５８ｂに対して良好な被覆性で形成できる。
　また、絶縁膜２５０ＡをＡＬＤ法で成膜する場合、酸化剤として、オゾン（Ｏ３）、酸素（Ｏ２）、又は水（Ｈ２Ｏ）等を用いることができる。水素を含まない、オゾン（Ｏ３）、又は酸素（Ｏ２）等を酸化剤として用いることで、後に形成する酸化物２３０に拡散する水素量を低減できる。
　次に、絶縁膜２５０Ａを異方性エッチングして、絶縁体２７２、導電体２６２、及び絶縁体２７４のそれぞれの、開口２５８ａにおける側面に接して絶縁体２５０ａを形成し、絶縁体２７０、導電体２６０、絶縁体２７２、及び絶縁体２７４のそれぞれの、開口２５８ｂにおける側面に接して絶縁体２５０ｂを形成する（図１５Ｃ及び図１５Ｄ）。絶縁膜２５０Ａの異方性エッチングとしては、例えばドライエッチング法を用いればよい。絶縁膜２５０Ａを異方性エッチングすることで、導電体２４２の上面の一部、及び導電体２４４の上面の一部を露出することができる。
　なお、図７Ｂに示す絶縁体２５４ａ及び絶縁体２５４ｂを形成する場合、開口２５８ａ及び開口２５８ｂを形成した後、絶縁体２５４ａ及び絶縁体２５４ｂとなる絶縁膜、絶縁膜２５０Ａを順に成膜し、上記異方性エッチングを行うとよい。
　次に、絶縁体２５０ａ及び絶縁体２５０ｂ上に酸化膜２３０Ａを成膜する（図１６Ａ及び図１６Ｂ）。酸化膜２３０Ａの成膜はＡＬＤ法を用いて行うことが好ましい。ＡＬＤ法を用いることで、アスペクト比の大きい溝または開口部に対しても、厚さの均一な膜を形成することができる。また、ＰＥＡＬＤ法を用いることで、熱ＡＬＤ法に比べて低温で酸化膜２３０Ａを形成することができる。なお、酸化膜２３０Ａの成膜は、スパッタリング法を用いて行なってもよい。
　なお、ＡＬＤ法を用いて酸化膜を成膜した後、マイクロ波処理を行うことが好ましく、酸素を含む雰囲気でマイクロ波処理を行うことがより好ましい。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、ＲＦなどの高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを酸化膜に作用させることができる。このとき、マイクロ波、ＲＦなどの高周波を酸化膜に照射することもできる。つまり、酸化膜に、マイクロ波、ＲＦなどの高周波、酸素プラズマなどを作用させることができる。
　高周波、酸素プラズマなどの作用により、酸化膜中の不純物濃度を低減できる。例えば、酸化膜中の水素を水分子として脱離することができる。また、例えば、酸化膜中の炭素をオキソカーボン（ＣＯおよび／またはＣＯ２）として脱離することができる。また、酸素プラズマで発生した酸素ラジカルを酸化膜に供給することで、酸化膜中の酸素欠損、ＶＯＨなどを低減できる。
　また、高周波、酸素プラズマなどの作用により、酸化膜中の原子に、マイクロ波処理の処理温度以上のエネルギーが与えられる。よって、酸化膜中の金属原子および酸素原子の再配列が促進され、酸化膜の結晶性を向上させることができる。なお、酸化膜の、不純物濃度および欠陥（酸素欠損、及びＶＯＨ等）の量を低減するほど、酸化膜の結晶性は向上しやすい傾向がある。つまり、酸素を含む雰囲気でのマイクロ波処理は、酸化膜中の不純物濃度及び欠陥量の低減、並びに酸化膜の結晶性向上をもたらす。
　続いて、ＣＭＰ処理を行うことで、酸化膜２３０Ａの一部を除去し、絶縁体２７４を露出する。その結果、開口２５８ａを埋めるように酸化物２３０ａが形成され、開口２５８ｂを埋めるように酸化物２３０ｂが形成される（図１６Ｃ及び図１６Ｄ）。なお、当該ＣＭＰ処理により、絶縁体２７４の一部が除去される場合がある。これにより、絶縁体２７４を平坦化することができる。このようにして、酸化物２３０ａの上面、酸化物２３０ｂの上面、絶縁体２５０ａの上面、絶縁体２５０ｂの上面、及び絶縁体２７４の上面は、それぞれ高さが一致する。
　なお、図６Ｂに示す絶縁体２７５を形成する場合、酸化膜２３０Ａを成膜した後、絶縁体２７５となる絶縁膜を成膜し、上記ＣＭＰ処理を行うとよい。
　なお、酸化膜２３０Ａの成膜後にマイクロ波処理を行わず、上記ＣＭＰ処理を行なった後にマイクロ波処理を行なってもよい。
　続いて、酸化物２３０ａ、酸化物２３０ｂ、絶縁体２５０ａ、絶縁体２５０ｂ、及び絶縁体２７４上に、導電体２４６を形成する。以上により、図２Ａ乃至図２Ｄに示すメモリセル１００を作製できる。また、図２Ａ乃至図２Ｄに示すメモリセル１００を有する半導体装置を作製できる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
　本実施の形態では、本発明の一態様の記憶装置について図面を用いて説明する。本発明の一態様の記憶装置は、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある）である。
＜記憶装置の構成例＞
　図１７ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、及びメモリセルアレイ１４７０を有する。周辺回路１４１１は、メモリセルアレイ１４７０が有するメモリセルへのデータの書き込み、及びメモリセルアレイ１４７０が有するメモリセルからのデータの読み出しを行う機能を有する回路である。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、及びコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥＳ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥＳ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥＳは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図１７Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られない。例えば、図１７Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図１８Ａ乃至図１８Ｅを用いて、上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
　図１８Ａに、２トランジスタのゲインセル型のメモリセルの回路構成例を示す。図１８Ａに示すメモリセル１４７１は、トランジスタＭ１と、トランジスタＭ２と、を有する。なお、トランジスタＭ１及びトランジスタＭ２は、シングルゲート構造のトランジスタである。
　トランジスタＭ１の第１端子はトランジスタＭ２のゲートと接続され、トランジスタＭ１の第２端子は配線ＢＩＬと接続され、トランジスタＭ１のゲートは配線ＷＯＬと接続されている。トランジスタＭ２の第１端子は配線ＢＩＬと接続され、トランジスタＭ２の第２端子は配線ＳＬと接続されている。
　配線ＢＩＬはビット線として機能し、配線ＷＯＬはワード線として機能し、配線ＳＬは選択線として機能する。
　メモリセル１４７１では、トランジスタＭ２のゲート容量を保持容量として用いる。つまり、メモリセル１４７１は、キャパシタレスメモリセルともいえる。よって、２トランジスタ０容量素子のゲインセル型のメモリセルともいえる。
　トランジスタＭ１としてＯＳトランジスタを用いることで、トランジスタＭ１をオフ状態とすることで、トランジスタＭ１のソース及びドレインの一方と、トランジスタＭ２のゲートとが電気的に接続されたノードの電荷を極めて長時間にわたって保持することが可能となる。したがって、不揮発性のメモリセルを実現することが可能である。
　図１８Ａに示すメモリセル１４７１として、図２Ａ乃至図２Ｄなどに示すメモリセル１００を適用できる。このとき、トランジスタＭ１はトランジスタ２００ａに、トランジスタＭ２はトランジスタ２００ｂにそれぞれ対応する。また、配線ＢＩＬは導電体２４６に、配線ＷＯＬは導電体２６２に、配線ＳＬは導電体２４２にそれぞれ対応する。
　図１８Ｂに、２トランジスタのゲインセル型のメモリセルの別の回路構成例を示す。図１８Ｂに示すメモリセル１４７２は、トランジスタＭ１と、トランジスタＭ２と、を有する。なお、トランジスタＭ１及びトランジスタＭ２は、シングルゲート構造のトランジスタである。
　トランジスタＭ１の第１端子はトランジスタＭ２のゲートと接続され、トランジスタＭ１の第２端子は配線ＷＢＬと接続され、トランジスタＭ１のゲートは配線ＷＯＬと接続されている。トランジスタＭ２の第１端子は配線ＲＢＬと接続され、トランジスタＭ２の第２端子は配線ＳＬと接続されている。
　配線ＷＢＬは書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能する。
　メモリセル１４７１と同様に、メモリセル１４７２では、トランジスタＭ２のゲート容量を保持容量として用いる。トランジスタＭ１としてＯＳトランジスタを用いることで、トランジスタＭ１をオフ状態とすることで、トランジスタＭ１のソース及びドレインの一方と、トランジスタＭ２のゲートとが電気的に接続されたノードの電荷を極めて長時間にわたって保持することが可能となる。したがって、不揮発性のメモリセルを実現することが可能である。
　図１８Ｂに示すメモリセル１４７２として、図９Ａ乃至図９Ｄに示すメモリセル１００Ａを適用できる。このとき、トランジスタＭ１はトランジスタ２００ａに、トランジスタＭ２はトランジスタ２００ｂにそれぞれ対応する。また、配線ＷＢＬは導電体２４６ａに、配線ＲＢＬは導電体２４６ｂに、配線ＷＯＬは導電体２６２に、配線ＳＬは導電体２４２にそれぞれ対応する。
　また、メモリセルＭＣは、メモリセル１４７１又はメモリセル１４７２に限定されず、回路の構成を適宜変更することができる。例えば、トランジスタＭ１及びトランジスタＭ２はバックゲートを有してもよい。トランジスタＭ１がバックゲートを有する場合、バックゲートはトランジスタＭ１のゲートと電気的に接続されてもよいし、バックゲートに電位を印加するための配線に電気的に接続されてもよい。トランジスタＭ２がバックゲートを有する場合も同様である。
［ＮＯＳＲＡＭ］
　図１８Ｃ及び図１８Ｄに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１８Ｃに示す、メモリセル１４７３は、トランジスタＭ３と、トランジスタＭ４と、容量素子ＣＡと、を有する。なお、トランジスタＭ３及びトランジスタＭ４は、シングルゲート構造のトランジスタである。本明細書等において、少なくともトランジスタＭ３にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ３の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ３の第２端子は、配線ＷＢＬと接続され、トランジスタＭ３のゲートは、配線ＷＯＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ４の第１端子は、配線ＲＢＬと接続され、トランジスタＭ４の第２端子は、配線ＳＬと接続され、トランジスタＭ４のゲートは、容量素子ＣＡの第１端子と接続されている。
　配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、およびデータの読み出し時において、配線ＣＡＬには、高レベル電位を印加するのが好ましい。また、データ保持中において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。
　また、メモリセルＭＣは、メモリセル１４７３に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１８Ｄに示すメモリセル１４７４のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。また、例えば、トランジスタＭ３はバックゲートを有してもよい。トランジスタＭ３がバックゲートを有する場合、バックゲートはトランジスタＭ３のゲートと電気的に接続されてもよいし、バックゲートに電位を印加するための配線に電気的に接続されてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７３等に用いる場合、トランジスタＭ３としてトランジスタ２００を用いることができる。トランジスタＭ３としてＯＳトランジスタを用いることによって、トランジスタＭ３のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ３によって長時間保持できるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７３に多値データ、又はアナログデータを保持できる。メモリセル１４７４も同様である。
　また、トランジスタＭ４としてＯＳトランジスタを用いることができる。例えば、トランジスタＭ３としてトランジスタ２００ａを用い、トランジスタＭ４としてトランジスタ２００ｂ又はダブルゲート型のトランジスタ２００ｃを用いることができる。トランジスタＭ３及びトランジスタＭ４にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　図１８Ｃに示すメモリセル１４７３として、図１２Ａ乃至図１２Ｄに示すメモリセル１００Ｃを適用できる。このとき、トランジスタＭ３はトランジスタ２００ａに、トランジスタＭ４はトランジスタ２００ｂにそれぞれ対応する。また、配線ＷＢＬは導電体２４６ａに、配線ＲＢＬは導電体２４６ｂに、配線ＷＯＬは導電体２６２に、配線ＳＬは導電体２４２ｂに、配線ＣＡＬは導電体２４２ｃにそれぞれ対応する。
　図１８Ｄに示すメモリセル１４７４として、図１０Ａ乃至図１０Ｄなどに示すメモリセル１００Ｂを適用できる。このとき、トランジスタＭ３はトランジスタ２００ａに、トランジスタＭ４はトランジスタ２００ｂにそれぞれ対応する。また、配線ＢＩＬは導電体２４６に、配線ＷＯＬは導電体２６２に、配線ＳＬは導電体２４２ｂに、配線ＣＡＬは導電体２４２ｃにそれぞれ対応する。
　なお、トランジスタＭ４は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ４として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ４にＳｉトランジスタを用いることで、トランジスタＭ４の上に積層してトランジスタＭ３を設けることができるため、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、図１８Ｅに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１８Ｅに示すメモリセル１４７５は、トランジスタＭ５乃至トランジスタＭ７、及び容量素子ＣＢを有する。容量素子ＣＢは適宜設けられる。メモリセル１４７５は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、及び配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７５を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
　トランジスタＭ５は、シングルゲート構造のＯＳトランジスタである。なお、トランジスタＭ５はバックゲートを有してもよい。トランジスタＭ５がバックゲートを有する場合、バックゲートはトランジスタＭ５のゲートと電気的に接続されてもよいし、バックゲートに電位を印加するための配線に電気的に接続されてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７５に用いる場合、トランジスタＭ５としてトランジスタ２００を用いることができる。トランジスタＭ５としてＯＳトランジスタを用いることによって、トランジスタＭ５のリーク電流を非常に小さくすることができる。
　また、トランジスタＭ５乃至トランジスタＭ７としてＯＳトランジスタを用いることができる。例えば、トランジスタＭ５としてトランジスタ２００ａを用い、トランジスタＭ６及びトランジスタＭ７として２つのトランジスタが直列に接続した構成を有するトランジスタ２００ｃを用いることができる。この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。なお、トランジスタＭ６及びトランジスタＭ７はそれぞれ、ｎチャネル型Ｓｉトランジスタ又はｐチャネル型Ｓｉトランジスタでもよい。
　図１８Ｅに示すメモリセル１４７５として、図１３Ａ乃至図１３Ｄに示すメモリセル１００Ｄを適用できる。このとき、トランジスタＭ５はトランジスタ２００ａに、トランジスタＭ６は直列に接続した２つのトランジスタの一方に、トランジスタＭ７は直列に接続した２つのトランジスタの他方にそれぞれ対応する。また、配線ＢＩＬは導電体２４６に、配線ＷＷＬは導電体２６２ａに、配線ＲＷＬは導電体２６２ｃに、配線ＧＮＤＬは導電体２４２にそれぞれ対応する。
　また、メモリセルＭＣは、メモリセル１４７１乃至メモリセル１４７５に限定されず、回路構成の変更を行うことができる。
　トランジスタＭ１としてＯＳトランジスタを用いることで、記憶装置の配線を形成するＢＥＯＬ（Ｂａｃｋ　ｅｎｄ　ｏｆ　ｌｉｎｅ）工程中にトランジスタＭ１を形成することができる。また、メモリセルアレイ１４７０の下に重なる周辺回路１４１１にＳｉトランジスタを用いる場合、Ｓｉトランジスタの上方に直接ＯＳトランジスタを形成する技術（ＢＥＯＬ−Ｔｒ技術と呼称する）を適用することができる。当該技術を用いることで、デザインルールを維持したままで３Ｄ機能回路を構築でき、高機能を低消費電力、低コストで実現できる。
　図１８Ｆに記憶装置１４００の斜視図を示す。記憶装置１４００は、層１４８０及び層１４９０を有する。図１８Ｇは、記憶装置１４００の構成を説明するための斜視図であり、層１４８０及び層１４９０を分けて示している。
　層１４８０は、トランジスタを含む層である。当該トランジスタのチャネル形成領域を含む半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、又は非晶質半導体などの半導体材料を、単体でまたは組み合わせて形成すればよい。当該半導体材料としては、例えば、シリコン、又はゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、及び窒化物半導体などの化合物半導体を用いてもよい。また、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、またはシリコンゲルマニウムなどを用いてもよい。
　層１４９０は、トランジスタを含む層である。当該トランジスタのチャネル形成領域を含む半導体層は、酸化物半導体又はシリコンなどの薄膜形成可能な半導体材料を用いて設ければよい。ＢＥＯＬ−Ｔｒ技術を用いることで、層１４８０上に層１４９０を設けることができる。よって、微細化された記憶装置１４００を実現できる。
　例えば、層１４８０に含まれるトランジスタをＳｉトランジスタとする。このとき、層１４８０に、周辺回路１４１１を設ける構成とすることができる。また、層１４９０に含まれるトランジスタをＯＳトランジスタとする。このとき、層１４８０にメモリセルアレイ１４７０を設ける構成とすることができる。
　以上より、ＢＥＯＬ−Ｔｒ技術を用いて、記憶装置１４００を作製できる。したがって、記憶装置１４００の占有面積を低減できる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　図１９に、図１７Ａに示す記憶装置１４００の断面構成例を示す。図１９では図１７Ａに示す記憶装置１４００の一部を示している。
　図１９に示すように、記憶装置１４００は、層１４８０と、層１４８０上の層１４９０と、を有する。層１４８０には周辺回路１４１１が設けられている。つまり、層１４８０は、周辺回路１４１１を含む層といえる。また、層１４９０にはメモリセルアレイ１４７０が設けられている。メモリセルアレイ１４７０が有するメモリセルに、先の実施の形態に示す半導体装置を用いることができる。つまり、層１４８０は、先の実施の形態に示す半導体装置の下方に位置する。
　図１９では、層１４８０に含まれるトランジスタ３００を示している。トランジスタ３００は、上述したセンスアンプの一部として機能する。このとき、層１４８０は、トランジスタを含む半導体回路が形成された基板とみなすことができる。
　また、図１９では、層１４９０に設けられているメモリセルアレイ１４７０の一部を示している。具体的には、図１９には、層１４９０に設けられている２つのメモリセルＭＣを図示している。
　導電体２６２は配線ＷＯＬに対応している。また、導電体２４４は配線ＢＩＬに対応している。また、導電体２４６は配線ＳＬに対応している。
　なお、図１９では、メモリセルアレイ１４７０を含む層１４９０が１層設けられた構成を示しているが、本発明はこれに限られない。例えば、メモリセルアレイ１４７０を含む層を複数積層して設けられてもよい。
　図２０には、メモリセルアレイを含む層１４９０＿１と、メモリセルアレイを含む層１４９０＿２が積層された構成を示す。なお、積層する数は３以上であってもよい。このように、メモリセル１００を構成するトランジスタにＯＳトランジスタを用いることで、メモリセルアレイ１４７０を複数積層して設けることができる。すなわち、単位面積あたりに記憶できるデータ量を増やすことができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６と、ゲート絶縁体として機能する絶縁体３１５と、基板３１１の一部からなる半導体領域３１３と、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。トランジスタ３００は、ｐチャネル型又はｎチャネル型のいずれでもよい。
　ここで、図１９に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６にはトランジスタ２００と電気的に接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８及び導電体３３０はプラグ又は配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６及び導電体３３０上に、配線層を設けてもよい。例えば、図１９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ又は配線として機能する。
　層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体３２２、絶縁体３５２、及び絶縁体３５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、及び導電体３５６等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態３）
　本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用することができる。図２１Ａ乃至図２１Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図２１ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
　図２１ＢはＳＤカードの外観の模式図であり、図２１Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
　図２１ＤはＳＳＤの外観の模式図であり、図２１Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
　本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
［ＯＳトランジスタ］
　ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さである。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７００が実装された基板（実装基板７０４）の斜視図を、図２２Ａに示す。図２２Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図２２Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシックに積層することで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図２２Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２２Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
　次に、電子機器６５００の斜視図を図２３Ａに示す。図２３Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。
　図２３Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図２３Ｃに示す。図２３Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図２３Ｄに示す斜視図の構成とすることができる。図２３Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図２３Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２３Ｅには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参照すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、情報を処理および記憶する機器などの宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図２４には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２４においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、図２４には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図２５にデータセンターに適用可能なストレージシステムを示す。図２５に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
［符号の説明］
ＡＤＤＲ　　アドレス信号
ＢＩＬ：配線、ＣＡ：容量素子、ＣＡＬ：配線、ＣＢ：容量素子、ＣＥ：制御信号、ＧＮＤＬ：配線、ＭＣ：メモリセル、ＲＢＬ：配線、ＲＤＡＴＡ：データ信号、ＲＥＳ：制御信号、ＲＷＬ：配線、ＳＬ：配線、ＷＢＬ：配線、ＷＤＡＴＡ：データ信号、ＷＥ：制御信号、ＷＯＬ：配線、ＷＷＬ：配線、１０：半導体装置、１００Ａ：メモリセル、１００Ｂ：メモリセル、１００Ｃ：メモリセル、１００Ｄ：メモリセル、１００：メモリセル、２００ａ：トランジスタ、２００ｂ：トランジスタ、２００ｃ：トランジスタ、２００ｃ１：トランジスタ、２００ｃ２：トランジスタ、２００：トランジスタ、２０１：容量、２１２：絶縁体、２３０ａ：酸化物、２３０Ａ：酸化膜、２３０ｂ：酸化物、２３０：酸化物、２４２ｂ：導電体、２４２ｃ：導電体、２４２：導電体、２４３：導電体、２４４：導電体、２４６ａ：導電体、２４６ｂ：導電体、２４６：導電体、２５０ａ：絶縁体、２５０Ａ：絶縁膜、２５０ｂ：絶縁体、２５０：絶縁体、２５４ａ：絶縁体、２５４ｂ：絶縁体、２５８ａ：開口、２５８ｂ：開口、２６０：導電体、２６１：絶縁体、２６２ａ：導電体、２６２ｃ：導電体、２６２：導電体、２６３：絶縁体、２７０：絶縁体、２７１：絶縁体、２７２：絶縁体、２７４：絶縁体、２７５：絶縁体、２８１：絶縁体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８５：絶縁体、２８６：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：半導体装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、１４７１：メモリセル、１４７２：メモリセル、１４７３：メモリセル、１４７４：メモリセル、１４７５：メモリセル、１４８０：層、１４９０＿１：層、１４９０＿２：層、１４９０：層、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５０９：制御装置、６６００：電子機器、６６１１：筐体、６６１２：キーボード、６６１３：ポインティングデバイス、６６１４：外部接続ポート、６６１５：表示部、６６１６：制御装置、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７０００：ストレージシステム、７００１ｓｂ：サーバ、７００１：ホスト、７００２：ストレージ制御回路、７００３ｍｄ：記憶装置、７００３：ストレージ

Claims (10)

  1. 　第１の導電体と、
    　前記第１の導電体上の第１の絶縁体と、
    　前記第１の絶縁体上の第２の導電体と、
    　前記第２の導電体上の第３の導電体と、
    　前記第１の絶縁体、前記第２の導電体、及び前記第３の導電体上の第２の絶縁体と、
    　前記第２の絶縁体上の第４の導電体と、
    　前記第４の導電体上の第３の絶縁体と、
    　前記第３の絶縁体上の第５の導電体と、
    　第１の酸化物と、
    　第２の酸化物と、
    　第４の絶縁体と、
    　第５の絶縁体と、
    　を有し、
    　前記第２の絶縁体、前記第４の導電体、及び前記第３の絶縁体には、前記第３の導電体に達する第１の開口が設けられ、
    　前記第４の絶縁体は、前記第１の開口における前記第４の導電体の側面と接する領域を有し、
    　前記第１の酸化物は、前記第４の絶縁体を介して前記第４の導電体と対向する領域、前記第３の導電体の上面の少なくとも一部と接する領域、及び前記第５の導電体の下面の少なくとも一部と接する領域を有し、
    　前記第１の絶縁体、前記第２の導電体、前記第２の絶縁体、及び前記第３の絶縁体には、前記第１の導電体に達する第２の開口が設けられ、
    　前記第５の絶縁体は、前記第２の開口における前記第２の導電体の側面と接する領域を有し、
    　前記第２の酸化物は、前記第５の絶縁体を介して前記第２の導電体と対向する領域、前記第１の導電体の上面の少なくとも一部と接する領域、及び前記第５の導電体の下面の少なくとも一部と接する領域を有する、半導体装置。
  2. 　請求項１において、
    　前記第４の導電体が延在する方向は、前記第１の導電体が延在する方向と平行である、半導体装置。
  3. 　請求項１において、
    　平面視における、前記第２の開口の径の大きさは、前記第１の開口の径の大きさよりも大きい、半導体装置。
  4. 　請求項１において、
    　断面視において、前記第１の開口の側壁、及び前記第２の開口の側壁はそれぞれ、テーパ形状を有する、半導体装置。
  5. 　第１の絶縁体と、
    　前記第１の絶縁体上の、第１の導電体及び第２の導電体と、
    　前記第１の絶縁体、前記第１の導電体、及び前記第２の導電体上の第２の絶縁体と、
    　前記第２の絶縁体上の第３の導電体と、
    　前記第３の導電体上の第４の導電体と、
    　前記第２の絶縁体、前記第３の導電体、及び前記第４の導電体上の第３の絶縁体と、
    　前記第３の絶縁体上の第５の導電体と、
    　前記第５の導電体上の第４の絶縁体と、
    　前記第４の絶縁体上の第６の導電体と、
    　第１の酸化物と、
    　第２の酸化物と、
    　第５の絶縁体と、
    　第６の絶縁体と、
    　を有し、
    　前記第１の導電体は、前記第２の絶縁体を介して前記第３の導電体と重なる領域を有し、
    　前記第３の絶縁体、前記第５の導電体、及び前記第４の絶縁体には、前記第４の導電体に達する第１の開口が設けられ、
    　前記第５の絶縁体は、前記第１の開口における前記第５の導電体の側面と接する領域を有し、
    　前記第１の酸化物は、前記第５の絶縁体を介して前記第５の導電体と対向する領域、前記第４の導電体の上面の少なくとも一部と接する領域、及び前記第６の導電体の下面の少なくとも一部と接する領域を有し、
    　前記第２の絶縁体、前記第３の導電体、前記第３の絶縁体、及び前記第４の絶縁体には、前記第２の導電体に達する第２の開口が設けられ、
    　前記第６の絶縁体は、前記第２の開口における前記第３の導電体の側面と接する領域を有し、
    　前記第２の酸化物は、前記第６の絶縁体を介して前記第３の導電体と対向する領域、前記第２の導電体の上面の少なくとも一部と接する領域、及び前記第６の導電体の下面の少なくとも一部と接する領域を有する、半導体装置。
  6. 　請求項５において、
    　前記第１の導電体が延在する方向は、前記第２の導電体が延在する方向と平行であり、
    　前記第５の導電体が延在する方向は、前記第２の導電体が延在する方向と平行である、半導体装置。
  7. 　請求項５において、
    　前記第１の導電体は、前記第２の導電体と同一層に設けられる、半導体装置。
  8. 　第１の絶縁体と、
    　前記第１の絶縁体上の、第１の導電体及び第２の導電体と、
    　前記第１の絶縁体、前記第１の導電体、及び前記第２の導電体上の第２の絶縁体と、
    　前記第２の絶縁体上の第３の導電体と、
    　前記第３の導電体上の第４の導電体と、
    　前記第２の絶縁体、前記第３の導電体、及び前記第４の導電体上の第３の絶縁体と、
    　前記第３の絶縁体上の第５の導電体と、
    　前記第５の導電体上の第４の絶縁体と、
    　前記第４の絶縁体上の、第６の導電体及び第７の導電体と、
    　第１の酸化物と、
    　第２の酸化物と、
    　第５の絶縁体と、
    　第６の絶縁体と、
    　を有し、
    　前記第１の導電体は、前記第２の絶縁体を介して前記第３の導電体と重なる領域を有し、
    　前記第３の絶縁体、前記第５の導電体、及び前記第４の絶縁体には、前記第４の導電体に達する第１の開口が設けられ、
    　前記第５の絶縁体は、前記第１の開口における前記第５の導電体の側面と接する領域を有し、
    　前記第１の酸化物は、前記第５の絶縁体を介して前記第５の導電体と対向する領域、前記第４の導電体の上面の少なくとも一部と接する領域、及び前記第６の導電体の下面の少なくとも一部と接する領域を有し、
    　前記第２の絶縁体、前記第３の導電体、前記第３の絶縁体、及び前記第４の絶縁体には、前記第２の導電体に達する第２の開口が設けられ、
    　前記第６の絶縁体は、前記第２の開口における前記第３の導電体の側面と接する領域を有し、
    　前記第２の酸化物は、前記第６の絶縁体を介して前記第３の導電体と対向する領域、前記第２の導電体の上面の少なくとも一部と接する領域、及び前記第７の導電体の下面の少なくとも一部と接する領域を有する、半導体装置。
  9. 　請求項８において、
    　前記第１の導電体が延在する方向は、前記第２の導電体が延在する方向と平行であり、
    　前記第５の導電体が延在する方向は、前記第２の導電体が延在する方向と平行であり、
    　前記第６の導電体が延在する方向は、前記第７の導電体が延在する方向と平行である、半導体装置。
  10. 　請求項８において、
    　前記第１の導電体は、前記第２の導電体と同一層に設けられ、
    　前記第６の導電体は、前記第７の導電体と同一層に設けられる、半導体装置。
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