JP2022028720A - 半導体装置 - Google Patents

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Abstract

【課題】単位面積あたりの記憶容量の大きい半導体装置を提供する。【解決手段】基板の上に互いに積層された複数のゲインセル型メモリセルを有し、各メモリセルの書き込みトランジスタのチャネル長方向の軸が、互いに重なり、基板の上面に略垂直であり、多値のデータを記憶できる半導体装置であって、読み出しトランジスタのチャネルは（それらのゲートを貫通する穴に埋め込まれた）柱状のシリコンであり、書き込みトランジスタのチャネルは（それらのゲート（書き込みワード線）と、読み出しトランジスタのゲートと、を貫通する穴に埋め込まれた）柱状の金属酸化物である。柱状のシリコンは、読み出しトランジスタのゲートと絶縁膜を介して面する。柱状の金属酸化物は、書き込みワード線とは、書き込みワード線を酸化して得られる絶縁膜を介して面し、読み出しトランジスタのゲートとは電気的に接続する。【選択図】なし

Description

本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例え
ば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表
示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。ま
たは、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。ま
たは、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発
明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション
・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路お
よび電子機器は、半導体装置を有する場合がある。
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、金属酸化物を半導体層に用いた
トランジスタと、を組み合わせてデータの読み出しと書き込みを可能にしたゲインセル型
半導体装置が注目されている（特許文献１乃至特許文献３参照）。
また、近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装
置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積
層して形成することが有効である（特許文献４参照）。メモリセルを積層して設けること
により、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができ
る。
米国特許公開２０１１／０１２１２８６Ａ１明細書 米国特許公開２０１１／０２２７０６２Ａ１明細書 米国特許公開２０１１／０２４９４８４Ａ１明細書 米国特許公開２０１１／００６５２７０Ａ１明細書
単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。また
は、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。ま
たは、新規な構造の半導体装置の駆動方法を提供することを課題の一とする。
または、該半導体装置を有するモジュールを提供することを課題の一とする。または、
該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュール
を提供することを課題の一とする。または、新規な電子機器を提供することを課題の一と
する。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
基板上に設けられた第１のメモリセルと、第１のメモリセル上に設けられた第２のメモ
リセルと、を有し、第１のメモリセルは、第１のトランジスタと、第２のトランジスタと
、第１の容量素子と、を有し、第２のメモリセルは、第３のトランジスタと、第４のトラ
ンジスタと、第２の容量素子と、を有し、第１のトランジスタのゲートは、第２のトラン
ジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタのソース
又はドレインの一方は、第１の容量素子の電極の一方と、電気的に接続され、第３のトラ
ンジスタのゲートは、第４のトランジスタのソース又はドレインの一方と、電気的に接続
され、第４のトランジスタのソース又はドレインの一方は、第２の容量素子の電極の一方
と、電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第３のトラ
ンジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、第１のト
ランジスタ及び第３のトランジスタのチャネル長方向の軸が互いに重なり、第２のトラン
ジスタ及び第４のトランジスタのチャネル長方向の軸が互いに重なることを特徴とする半
導体装置が開示される。
また、基板上に設けられた第１のメモリセルと、第１のメモリセル上に設けられた第２
のメモリセルと、を有し、第１のメモリセルは、第１のトランジスタと、第２のトランジ
スタと、第１の容量素子と、を有し、第２のメモリセルは、第３のトランジスタと、第４
のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのゲートは、第２の
トランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタの
ソース又はドレインの一方は、第１の容量素子の電極の一方と、電気的に接続され、第３
のトランジスタのゲートは、第４のトランジスタのソース又はドレインの一方と、電気的
に接続され、第４のトランジスタのソース又はドレインの一方は、第２の容量素子の電極
の一方と、電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第３
のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、第
１のトランジスタ乃至第４のトランジスタのチャネル長方向が基板の上面に略垂直である
ことを特徴とする半導体装置が開示される。
また、基板上に設けられた第１のメモリセルと、第１のメモリセル上に設けられた第２
のメモリセルと、を有し、第１のメモリセルは、第１のトランジスタと、第２のトランジ
スタと、第１の容量素子と、を有し、第２のメモリセルは、第３のトランジスタと、第４
のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのゲートは、第２の
トランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタの
ソース又はドレインの一方は、第１の容量素子の電極の一方と、電気的に接続され、第３
のトランジスタのゲートは、第４のトランジスタのソース又はドレインの一方と、電気的
に接続され、第４のトランジスタのソース又はドレインの一方は、第２の容量素子の電極
の一方と、電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第３
のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、第
２のトランジスタのゲートとして機能する第１の配線と、第１のトランジスタのゲートと
して機能する電極と、第１の配線、電極を貫通して形成された第１の穴を埋める第１の半
導体とを有し、第１の半導体と第１の配線との間には第１の絶縁膜があり、第１の半導体
と電極は電気的に接続している半導体装置が開示される。
ここで、第１の配線と電極の間に、絶縁体を有し、絶縁体は、加熱により水素を放出する
物性を有してもよい。また、電極は、第１の絶縁膜を形成する条件で、その表面の導電性
が維持される材料で構成されてもよい。さらに、電極は、（１）酸化されにくい金属ある
いは合金、（２）酸化物が導電性である金属あるいは合金、（３）導電性金属酸化物、（
４）酸化物が第１の配線の酸化物より容易に還元される金属あるいは合金、（５）酸化さ
れると気化し、表面に絶縁性の化合物が形成されない導電性材料、のいずれかで構成され
てもよい。
また、電極に第２の絶縁膜を介して面し、第１の配線と略同一方向に延在する第２の配
線を有し、第１の容量素子は、電極、第２の絶縁膜と第２の配線によって形成されていて
もよい。あるいは、第１の絶縁膜は、第１の配線に、電極に与えられるものとは異なる電
位を与えた状態で酸化されたものでもよい。
さらに、電極と第１の配線を積層し、電極と第１の配線を貫通する第１の穴を形成する
工程と、第１の配線を貫通する第２の穴を形成する工程と、第１の穴に面した第１の配線
の表面を酸化する工程と、第１の穴に第１の半導体を形成する工程と、第２の穴に面した
電極の側面に第３の絶縁膜を形成する工程と、第３の絶縁膜に重ねて第２の半導体を形成
する工程と、を有する半導体装置の作製方法が開示される。
上記において、第２のトランジスタ及び第４のトランジスタが金属酸化物を有してもよ
い。
単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または、メモ
リセルを積層した新規な構造の半導体装置を提供することができる。または、新規な構造
の半導体装置の駆動方法を提供することができる。
または、該半導体装置を有するモジュールを提供することができる。または、該半導体
装置、または該モジュールを有する電子機器を提供することができる。または、新規な半
導体装置を提供することができる。または、新規なモジュールを提供することができる。
または、新規な電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置を説明する回路図。 本発明の一態様に係る半導体装置の駆動方法を説明する図。 本発明の一態様に係る半導体装置の駆動方法を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置を説明する斜視図。 本発明の一態様に係る半導体装置を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する回路図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 金属酸化物の原子数比の範囲を説明する図。 本発明の一態様に係る記憶装置の模式図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易
に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるも
のではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じ
くし、特に符号を付さない場合がある。
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み
合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張され
ている場合がある。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置
されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成、作製方法およ
び動作について、図１乃至図１７を参照して説明する。なお、以下の記載において、例え
ば、“［ｘ，ｙ］”は第ｘ行第ｙ列の要素を意味し、“［ｚ］”は、第ｚ行あるいは第ｚ
列のいずれかの要素を意味する。特に行や列を指定する必要がないときは、これらの表記
は省略される。
はじめに、半導体装置のメモリセルアレイの回路構成について、図１を参照して説明す
る。図１には、ｎ行ｍ列のメモリセルアレイの回路図が示されている。すなわち、メモリ
セルＭＣ［１，１］乃至メモリセルＭＣ［ｎ，ｍ］のメモリセルと、それらを制御するた
めの書き込みワード線ＷＷＬ［１］乃至書き込みワード線ＷＷＬ［ｎ］、読み出しワード
線ＲＷＬ［１］乃至読み出しワード線ＲＷＬ［ｎ］、書き込みビット線ＷＢＬ［１］乃至
書き込みビット線ＷＢＬ［ｍ］、読み出しビット線ＲＢＬ［１］乃至読み出しビット線Ｒ
ＢＬ［ｍ］を有する。回路構成は、特許文献１乃至特許文献３を参照できる。
後述するように、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｎ，ｍ］は、基板（
半導体ウェハー等）の上に立体的に積層されている。具体的には、メモリセル層１１４［
１］（メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｍ］）の上にメモリセル層１
１４［２］（メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｍ］）、というように
積層されている。
例えば、それぞれのメモリセルＭＣは、書き込みトランジスタＷＴｒ、読み出しトラン
ジスタＲＴｒ、容量素子ＣＳを有する。書き込みトランジスタＷＴｒは、書き込みワード
線ＷＷＬでオンオフが制御される。保持容量の一方の電極の電位は、読み出しワード線Ｒ
ＷＬで制御される。保持容量の他方の電極は、読み出しトランジスタＲＴｒのゲートに電
気的に接続されている。保持容量の他方の電極をメモリノードとも言う。各メモリセルの
メモリノードは、書き込みトランジスタＷＴｒのソースとドレインの一方とも電気的に接
続する。
また、書き込みトランジスタＷＴｒのソースとドレインは、回路構成的には、隣接する
メモリセルの書き込みトランジスタＷＴｒのソースとドレインと直列に、電気的に接続す
る。同様に、読み出しトランジスタＲＴｒのソースとドレインは、隣接するメモリセルの
読み出しトランジスタＲＴｒのソースとドレインと直列に、電気的に接続する。
後述するように、各メモリセルＭＣの書き込みトランジスタＷＴｒ、読み出しトランジ
スタＲＴｒは、それぞれ、柱状の半導体を他のメモリセルＭＣと共有することで、上記の
ような回路構成を得ることができる。具体的には、ある列の書き込みトランジスタＷＴｒ
は、積層された書き込みワード線ＷＷＬ［１］乃至書き込みワード線ＷＷＬ［ｎ］と、そ
れらを貫通する第１の穴に埋め込まれた柱状の第１の半導体とによって構成できる。ここ
で、第１の穴の側面には、第１の半導体と書き込みワード線ＷＷＬ［１］乃至書き込みワ
ード線ＷＷＬ［ｎ］との間に絶縁膜が存在し、書き込みワード線ＷＷＬ［１］乃至書き込
みワード線ＷＷＬ［ｎ］と第１の半導体との間の電流の流れを妨げる作用を有する。
同様に、ある列の読み出しトランジスタＲＴｒは、積層された、各メモリセルＭＣのメ
モリノードに相当するｎの電極層（導電体層）と、それらを貫通する第２の穴に埋め込ま
れた柱状の第２の半導体とによって構成できる。ここで、第２の穴の側面には、第２の半
導体と読み出しワード線ＲＷＬ［１］乃至読み出しワード線ＲＷＬ［ｎ］との間に絶縁膜
が設けられている。一方、第１の穴は、ｎの電極層をも貫通し、第１の半導体とｎの電極
層それぞれとの間の電気的な接続が確保される。
動作方法例について、図２および図３を用いて説明するが、詳細は、特許文献１乃至特
許文献３を参照できる。なお、以下の説明で用いられる、ローレベル、ハイレベルは、特
定の電位を意味するものではなく、また、配線が異なれば、具体的な電位も異なる可能性
があることに注意すべきである。例えば、書き込みワード線ＷＷＬのハイレベル、ローレ
ベルは、読み出しワード線ＲＷＬのハイレベル、ローレベルと、それぞれ、異なる電位で
あってもよい。
最初に、データ（２値あるいは多値）を第ｉ行第ｊ列（ｉは１以上ｎ以下、ｊは１以上
ｍ以下）のメモリセルＭＣ［ｉ，ｊ］に書き込む例を、図２を用いて説明する。書き込む
データは、図１の上方（メモリセル層１１４［ｎ］側）から供給されるとする。したがっ
て、図１に示す回路では、書き込みは、下層のメモリ層から上層のメモリ層に向かって順
次おこなわれる。例えば、メモリセル層１１４［２］にデータを書き込んだ後、メモリセ
ル層１１４［１］にデータを書き込もうとすると、一度、メモリセル層１１４［２］に書
き込まれているデータを読み出して、保存しないと、メモリセル層１１４［１］にデータ
を書き込む段階で失われてしまう。
下層のメモリセル層のデータを保護するためには、書き込む層より下層にある書き込み
トランジスタＷＴｒをオフとする。したがって、図２に示されるように、メモリセルＭＣ
［ｉ，ｊ］にデータを書き込む場合には、書き込みワード線ＷＷＬ［１］乃至書き込みワ
ード線ＷＷＬ［ｉ－１］の電位はローレベルとして、メモリセル層１１４［１］乃至メモ
リセル層１１４［ｉ－１］には、データが供給されないようにする。
一方、メモリセル層１１４［ｉ＋１］乃至メモリセル層１１４［ｎ］の書き込みトラン
ジスタＷＴｒがオフであると、メモリセル層１１４［ｉ］に書き込むデータが到達しない
。したがって、図２に示されるように、書き込みワード線ＷＷＬ［ｉ］乃至書き込みワー
ド線ＷＷＬ［ｎ］の電位はハイレベルとして、それぞれが制御する書き込みトランジスタ
ＷＴｒをオンとし、メモリセル層１１４［ｉ］にデータが供給されるようにする。書き込
みビット線ＷＢＬ［ｊ］には、書き込むべきデータ（２値あるいは多値）に応じた電位が
供給される。理想的には、その電位が、メモリセルＭＣ［ｉ，ｊ］のメモリノードに供給
される。
なお、図１の回路では、読み出しビット線ＲＢＬは独立に制御できるので、特定の電位
にする必要は無いが、例えば、ローレベルとするとよい。また、読み出しワード線ＲＷＬ
の電位もローレベルとするとよい。
次に、メモリセルＭＣ［ｉ，ｊ］に保持されているデータを読み出す例を、図３を用い
て説明する。この際、各メモリセルＭＣに保持されたデータを維持するために、書き込み
トランジスタＷＴｒは、十分なオフ状態であることが求められる。そこで、書き込みワー
ド線ＷＷＬ［１］乃至書き込みワード線ＷＷＬ［ｎ］の電位はローレベルとされる。
図１に示す回路では、特定のメモリセルＭＣのデータの読み出しは、（そのメモリセル
の含まれる列の）他の全てのメモリセルの読み出しトランジスタＲＴｒをオンとした上で
、読み出すメモリセルＭＣの読み出しトランジスタＲＴｒの状態を、保持されているデー
タに応じたものとなるように設定することでおこなわれる。
そこで、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｉ－１，ｊ］およびメモリセ
ルＭＣ［ｉ＋１，ｊ］乃至メモリセルＭＣ［ｎ，ｊ］の読み出しトランジスタが（それぞ
れのメモリセルＭＣが保持しているデータに関わらず）オンとなるように、読み出しワー
ド線ＲＷＬ［１］乃至読み出しワード線ＲＷＬ［ｉ－１］と読み出しワード線ＲＷＬ［ｉ
＋１］乃至読み出しワード線ＲＷＬ［ｎ］の電位はハイレベルとされる。
一方、読み出しワード線ＲＷＬ［ｉ］の電位はローレベルとする。その結果、読み出し
ビット線ＲＢＬ［ｊ］の電位は、当初の電位から変動し、メモリセルＭＣ［ｉ，ｊ］のメ
モリノードの電位（すなわち、メモリセルＭＣ［ｉ，ｊ］の読み出しトランジスタＲＴｒ
のゲートの電位）に応じたものとすることができる。
例えば、読み出しビット線ＲＢＬ［ｊ］の一端（第１のノード）に０Ｖ、他端（第２の
ノード）に＋３Ｖの電位を与える。そして、第１のノードをフローティングにして、その
後の電位を観測する。図３に示すように、読み出しワード線ＲＷＬ［１］乃至読み出しワ
ード線ＲＷＬ［ｉ－１］と読み出しワード線ＲＷＬ［ｉ＋１］乃至読み出しワード線ＲＷ
Ｌ［ｎ］の電位をハイレベルとすると、第１のノードの電位は、第２のノードから供給さ
れる電荷によって上昇するが、メモリセルＭＣ［ｉ，ｊ］の読み出しトランジスタＲＴｒ
のみかけのしきい値を超えて上昇することは困難となる。
このようにして、メモリセルＭＣ［ｉ，ｊ］に保持されているデータを読み出すことが
できる。もちろん、メモリセルＭＣ［ｉ，ｊ］の読み出しトランジスタＲＴｒのみかけの
しきい値はアナログ値とすることもでき、それに応じて、第１のノードの電位もアナログ
値として読み出すこともできる。つまり、多値データを読み出すこともできる。
以下、本実施の形態の半導体装置の構造の理解を助けるため、その作製方法について、
図４乃至図１３を用いて説明する。なお、図４（Ａ）、図５（Ａ）、図６（Ａ）は、作製
途中の半導体装置を上方より見た模式図であり、図４（Ｂ）、図５（Ｂ）、図６（Ｂ）は
、図４（Ａ）、図５（Ａ）、図６（Ａ）中の点Ａと点Ｂを結ぶ直線での断面模式図である
。なお、図４（Ａ）、図５（Ａ）、図６（Ａ）中の点Ａと点Ｂの位置は同一である。図７
乃至図１３は、上記の点Ａと点Ｂを結ぶ直線での断面模式図である。
図４（Ｂ）に示すように、半導体装置の基板としては、既に素子分離絶縁体１０２、ト
ランジスタ１０３、層間絶縁物１０４、コンタクトプラグ１０５等を有する集積回路が形
成された半導体ウェハー１０１を用いる。層間絶縁物１０４、コンタクトプラグ１０５を
覆って、絶縁体１０６を形成する。さらに、その上に、例えば、加熱により水素を放出す
る物性を有する絶縁体１０７を形成する。絶縁体１０７としては、水素を含有する窒化珪
素を好適に用いることができる。
絶縁体１０６、絶縁体１０７は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏ
ｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕ
ｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ
Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ
Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ Ｃ
ＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用
いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ
（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
そして、絶縁体１０７に読み出しワード線ＲＷＬ［１］に相当する、第１の配線１０８
［１］を埋め込む。第１の配線１０８［１］は、その表面が酸化等の化学反応により絶縁
化するような材料であることが好ましい。例えば、珪素、アルミニウム等を用いることが
できる。第１の配線１０８［１］は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬ
Ｄ法、ＡＬＤ法などを用いて導電性の膜を形成した後、ＣＭＰ法でエッチングすることで
得られる。
図４（Ａ）に示すように、第１の配線１０８［１］は、一の方向に延在する。なお、図
４（Ａ）には、上記の第１の穴（穴１１９）、および第２の穴（穴１１６）を形成する場
所を点円で示す。図４（Ａ）からわかるように、第１の配線１０８［１］は、これらの穴
とは重ならないように設けられる。なお、穴１１６［１］、穴１１９［１］は、第１列の
メモリセルを貫通する穴を、穴１１６［２］、穴１１９［２］は、第２列のメモリセルを
貫通する穴を、それぞれ表す。なお、穴１１６［１］、穴１１６［２］、穴１１９［１］
、穴１１９［２］の位置は、図５（Ａ）、図６（Ａ）にも点円で示す。
次に、図５（Ｂ）に示されるように、絶縁体１０７、第１の配線１０８［１］の上に接
して容量絶縁膜１０９を形成する。容量絶縁膜１０９は、例えば、酸化珪素等の絶縁性の
高い材料を用いるとよい。あるいは、比誘電率が１０以上である高誘電性材料（例えば、
酸化ハフニウム、酸化ジルコニウム等）を用いてもよい。容量絶縁膜１０９は、スパッタ
リング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて形成することがで
きる。また、容量絶縁膜１０９は、加熱により水素を放出する物性を有してもよい。
容量絶縁膜１０９の上に、メモリノードとして、また、読み出しトランジスタのゲート
として機能するメモリノード電極１１０［１，１］を設ける。メモリノード電極１１０［
１，１］は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用
いて導電性の膜を形成した後、必要とする形状にエッチングすることで得られる。
図５（Ｂ）からわかるように、第１の配線１０８［１］は、容量絶縁膜１０９を介して
、メモリノード電極１１０［１，１］と対向する。したがって、第１の配線１０８［１］
と容量絶縁膜１０９とメモリノード電極１１０［１，１］とで、容量素子ＣＳを形成する
ことができる。
メモリノード電極１１０［１，１］は、その表面が化学的に安定である、あるいは、化
学反応によって変質しても導電性を維持できる材料、あるいは、化学反応によって変質し
ても、他の反応によって容易に導電性を回復できる材料、化学反応によって除去される材
料等で形成されることが望ましい。
例えば、上記化学反応が酸化反応である場合、（１）金や白金のように酸化されにくい
金属あるいは合金、（２）亜鉛のように酸化物が導電性である金属あるいは合金、（３）
酸化亜鉛、酸化インジウム、あるいは、亜鉛および／またはインジウムを有する導電性金
属酸化物（インジウム錫複合酸化物やインジウム亜鉛複合酸化物、アルミニウム亜鉛複合
酸化物、インジウム亜鉛ガリウム複合酸化物等、亜鉛および／またはインジウム以外に、
ガリウム、亜鉛、錫、アルミニウムのいずれか１以上を有する酸化物等）等、酸化反応に
よって導電性が著しく低下しない化合物、（４）錫、ニッケル、銅のように、酸化されて
も、容易に還元できる金属あるいは合金、あるいは、（５）グラファイト、グラフェンの
ように酸化されると気化し、表面に絶縁性の化合物が形成されない導電性材料、を用いる
とよい。
メモリノード電極１１０［１，１］は、加熱により水素を放出する材料を用いて形成さ
れてもよい。
図５（Ａ）からわかるように、メモリノード電極１１０［１，１］は、限られた大きさ
に形成される。また、メモリノード電極１１０［１，１］に隣接して、メモリノード電極
１１０［１，２］も設けられる。メモリノード電極１１０［１，１］はメモリノード電極
１１０［１，２］に物理的に接触しない。メモリノード電極１１０［１，１］、メモリノ
ード電極１１０［１，２］は、それぞれ、メモリセルＭＣ［１，１］と、その隣のメモリ
セルＭＣ［１，２］のメモリノードとして機能する。また、図５（Ａ）からわかるように
、メモリノード電極１１０［１，１］、メモリノード電極１１０［１，２］には、それぞ
れ、穴１１６［１］と穴１１９［１］、穴１１６［２］と穴１１９［２］が貫通する。
次に、図６（Ｂ）に示すように、例えば、加熱により水素を放出する物性を有する絶縁
体１１１を、容量絶縁膜１０９、メモリノード電極１１０［１，１］の上に形成する。絶
縁体１１１としては、水素を含有する窒化珪素を好適に用いることができる。絶縁体１１
１は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて形
成することができる。
さらに、その上に、例えば、加熱により水素を放出する物性を有する絶縁体１１２を形
成する。絶縁体１１２としては、水素を含有する窒化珪素を好適に用いることができる。
絶縁体１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法など
を用いて形成することができる。
そして、絶縁体１１２に書き込みワード線ＷＷＬ［１］に相当する、第２の配線１１３
［１］を埋め込む。第２の配線１１３［１］は、第１の配線１０８［１］と同様な材料と
作製方法を用いるとよい。このようにして、第１のメモリセル層１１４［１］を形成する
。
図６（Ａ）に示すように、第２の配線１１３［１］は、第１の配線１０８［１］と同じ
方向に延在する。また、図４（Ａ）からわかるように、第２の配線１１３［１］には、穴
１１９［１］、穴１１９［２］が貫通する。一方、第２の配線１１３［１］には、穴１１
６［１］、穴１１６［２］が貫通することはない。
以後は、上記を繰り返して、図７に示すように、メモリセル層１１４［２］乃至第ｎの
メモリセル層１１４［ｎ］をメモリセル層１１４［１］上に積層する。第ｎのメモリセル
層１１４［ｎ］の上には、加熱により水素を放出する物性を有する絶縁体１１５を形成す
る。絶縁体１１５としては、水素を含有する窒化珪素を好適に用いることができる。
その後、図８に示すように、絶縁体１１５からコンタクトプラグ１０５へ達する穴１１
６［１］を形成し、穴１１６［１］の側面を絶縁膜１１７で覆う。絶縁膜１１７は、酸化
珪素、酸化ハフニウム、酸化ジルコニウムのいずれか、あるいは、それらの多層膜を用い
、厚さ１０ｎｍ乃至３０ｎｍとなるようにするとよい。例えば、ＡＬＤ法等によって、絶
縁膜を形成した後、異方性エッチングによって、基板面に平行な部分をエッチングし、図
８に示すように、コンタクトプラグ１０５が露出する形状とできる。図４（Ａ）に示され
るように、穴１１６［１］（穴１１６［２］）は円形の断面を有するが、これに限られな
い。
その後、図９に示すように、穴１１６［１］を第１の半導体１１８［１］で埋める。第
１の半導体１１８は、ＣＶＤ法、ＭＢＥ法またはＡＬＤ法などを用いて形成することがで
きる。第１の半導体１１８は、多結晶でもよい。第１の半導体１１８としては、シリコン
、ゲルマニウムのような単体半導体、ガリウム砒素、窒化ガリウム、インジウムガリウム
亜鉛酸化物等の化合物半導体を用いることができる。特に、第１の半導体１１８は、読み
出しトランジスタＲＴｒのチャネルとなるので、オン抵抗が低いこと（オン電流が高いこ
と）が求められ、シリコンが好適である。
次に、図１０に示すように、絶縁体１１５から層間絶縁物１０４へ達する穴１１９［１
］を形成する。なお、穴１１９［１］は、少なくとも、絶縁体１１５からメモリセル層１
１４［１］のメモリノード電極１１０［１，１］までを貫通していればよい。
さらに、図１１に示すように、穴１１９［１］に面する第２の配線１１３の表面を酸化
し、酸化物膜１２０を形成する。例えば、第２の配線１１３に珪素を用いる場合には、熱
酸化により、表面に酸化珪素を形成することができる。一方で、この過程で、メモリノー
ド電極１１０は、穴１１９［１］に面する表面の導電性がある程度維持される、あるいは
、その後にある程度回復させることが必要とされる。メモリノード電極１１０が、上記（
１）乃至（５）に示した材料によって構成されると好ましい。
他の方法としては、第２の配線１１３が広い範囲に存在しているのに対し、メモリノー
ド電極１１０が絶縁体中に分散していることに着目して、第２の配線１１３とメモリノー
ド電極１１０との電気的な差を用いて選択的に酸化する方法がある。例えば、電解溶液中
あるいはプラズマ中で、第２の配線１１３に何らかの電位を供給することで、穴１１９［
１］に面する第２の配線１１３の表面を選択的に酸化させる。具体的には、陽極酸化法に
より、穴１１９［１］に面する第２の配線１１３の表面に絶縁性の酸化物膜を形成するこ
とができる。一方、メモリノード電極１１０には、そのような電位が供給されないので絶
縁性の酸化物膜は形成されない。
その後、図１２に示すように、穴１１９［１］を第２の半導体１２１［１］で埋める。
第２の半導体１２１は、ＣＶＤ法、ＭＢＥ法またはＡＬＤ法などを用いて形成することが
できる。第２の半導体１２１としては、シリコン、ゲルマニウムのような単体半導体、ガ
リウム砒素、窒化ガリウム、インジウムガリウム亜鉛酸化物等の化合物半導体を用いるこ
とができる。特に、第２の半導体１２１は、書き込みトランジスタＷＴｒのチャネルとな
るので、オフ抵抗が高いこと（オフ電流が低いこと）が求められ、インジウムガリウム亜
鉛酸化物が好適である。インジウムガリウム亜鉛酸化物については後述する。また、特許
文献１乃至特許文献３を参照してもよい。
第２の半導体１２１として、インジウムガリウム亜鉛酸化物を、絶縁体１０６、絶縁体
１０７、容量絶縁膜１０９、メモリノード電極１１０、絶縁体１１１として、加熱により
水素を放出する物性を有する材料を、それぞれ用いる場合には、その後、熱処理をおこな
うことにより、絶縁体１０６、絶縁体１０７、容量絶縁膜１０９、メモリノード電極１１
０、絶縁体１１１から、水素が第２の半導体１２１に拡散し、導電性を呈するようになる
。すなわち、図１３に示すように、導電性領域１２２が選択的に形成される。この際、第
２の半導体１２１のうち、導電性領域１２２が形成されない部分（第２の配線１１３と重
なる部分）は、トランジスタのチャネルとして機能する。
図１４には、第１のメモリセル層１１４［１］から第３のメモリセル層１１４［３］ま
でに含まれる、第１の配線１０８［１］乃至第１の配線１０８［３］、第２の配線１１３
［１］乃至第２の配線１１３［３］、第１の半導体１１８［１］乃至第１の半導体１１８
［３］、第２の半導体１２１［１］乃至第２の半導体１２１［３］、第１の半導体１１８
［１］乃至第１の半導体１１８［３］が貫通する９つのメモリノード電極１１０［１，１
］乃至メモリノード電極１１０［３，３］、の位置を立体的に示す。
なお、第２の半導体１２１［１］乃至第２の半導体１２１［３］は図１３に示すように
導電性領域１２２を有する。さらに、図１４には、第２の配線１１３を酸化して得られる
酸化物膜１２０も示されている。
図１と図４乃至図１４を照合すると以下のことが開示されている。まず、基板（半導体
ウェハー１０１）上にメモリセルＭＣ［１，１］が、さらに、その上にメモリセルＭＣ［
２，１］が設けられている。メモリセルＭＣ［１，１］、メモリセルＭＣ［２，１］は、
それぞれ、書き込みトランジスタＷＴｒ（第２の配線１１３と酸化物膜１２０と第２の半
導体１２１を有する）、読み出しトランジスタＲＴｒ（メモリノード電極１１０と絶縁膜
１１７と第１の半導体１１８を有する）、容量素子ＣＳ（第２の配線１１３に略平行に延
在する第１の配線１０８と容量絶縁膜１０９とメモリノード電極１１０を有する）を有す
る。
メモリセルＭＣ［１，１］の読み出しトランジスタＲＴｒのゲート（メモリノード電極
１１０［１，１］）は書き込みトランジスタＷＴｒのソースまたはドレインの一方（第２
の半導体１２１の導電性領域１２２のうち、第２の配線１１３［１］とメモリノード電極
１１０［１，１］との間の部分）および容量素子ＣＳの一方の電極（メモリノード電極１
１０［１，１］）と電気的に接続している。メモリセルＭＣ［２，１］の読み出しトラン
ジスタＲＴｒのゲートも同様である。
また、メモリセルＭＣ［１，１］の読み出しトランジスタＲＴｒのチャネル長方向の軸
とメモリセルＭＣ［２，１］の読み出しトランジスタＲＴｒのチャネル長方向の軸（図４
（Ａ）に示される穴１１６［１］を設ける位置を示す点円の中心）は、ともに、第１の半
導体１１８［１］あるいは穴１１６［１］にあり、互いに重なっている。同様に、メモリ
セルＭＣ［１，１］の書き込みトランジスタＷＴｒのチャネル長方向の軸とメモリセルＭ
Ｃ［２，１］の書き込みトランジスタＷＴｒのチャネル長方向の軸（図４（Ａ）に示され
る穴１１９［１］を設ける位置を示す点円の中心）は、ともに、第２の半導体１２１にあ
り、互いに重なっている。加えて、これら４つのトランジスタのチャネル長方向は、いず
れも基板（半導体ウェハー１０１）の上面に略垂直である。
さらに、例えば、メモリセルＭＣ［１，１］に着目すれば、書き込みトランジスタＷＴ
ｒのゲートとして機能する配線（第２の配線１１３［１］）と、読み出しトランジスタＲ
Ｔｒのゲートとして機能する電極（メモリノード電極１１０［１，１］）と、これらを貫
通して形成された穴（穴１１９［１］）を埋める半導体（第２の半導体１２１）とを有す
る。
そして、書き込みトランジスタＷＴｒのゲートとして機能する配線（第２の配線１１３
［１］）と穴（穴１１９［１］）を埋める半導体（第２の半導体１２１）との間に絶縁膜
（酸化物膜１２０）があり、一方、穴（穴１１９［１］）を埋める半導体（第２の半導体
１２１）と読み出しトランジスタＲＴｒのゲートとして機能する電極（メモリノード電極
１１０［１，１］）は電気的に接続している。なお、書き込みトランジスタＷＴｒのゲー
トとして機能する配線（第２の配線１１３［１］）と読み出しトランジスタＲＴｒのゲー
トとして機能する電極（メモリノード電極１１０［１，１］）との間には、加熱により水
素を放出する物性を有する絶縁体（絶縁体１１１）を有する。
書き込みトランジスタＷＴｒのゲートとして機能する配線（第２の配線１１３［１］）
と穴（穴１１９［１］）を埋める半導体（第２の半導体１２１）との間に絶縁膜（酸化物
膜１２０）を形成する条件では、読み出しトランジスタＲＴｒのゲートとして機能する電
極（メモリノード電極１１０［１，１］）の表面の導電性が維持される。あるいは、書き
込みトランジスタＷＴｒのゲートとして機能する配線（第２の配線１１３［１］）と読み
出しトランジスタＲＴｒのゲートとして機能する電極（メモリノード電極１１０［１，１
］）に異なる電位を与えた状態で、書き込みトランジスタＷＴｒのゲートとして機能する
配線（第２の配線１１３［１］）の表面が酸化される。
＜変形例１＞
図１３に示される半導体装置では、第１の半導体１１８の導電性が問題となるおそれが
ある。具体的には、第１の半導体１１８のうち、メモリノード電極１１０と重なる部分に
ついては、メモリノード電極１１０の電位を操作することで導電性を確保できる。一方、
それ以外の部分については、第１の半導体１１８自身の導電性、あるいは、第１の半導体
１１８とそれに接する絶縁膜１１７との界面準位等によって導電性が決定される。第１の
半導体１１８を過剰に導電的とすると、読み出しトランジスタＲＴｒのオフ特性が悪化し
、第１の半導体１１８を過剰に絶縁的とすると、読み出し速度が低下する。
この問題に対処するためには、図１５に示すように、例えば、第３の配線１２３と第４
の配線１２４を、それぞれ、第１の配線１０８、第２の配線１１３と平行に、かつ、穴１
１６で貫通する位置に形成すればよい。この結果、第１の半導体１１８の多くの部分がメ
モリノード電極１１０、第３の配線１２３、第４の配線１２４で覆われるため、第１の半
導体１１８自体の導電性が低くても、これらの配線、電極に供給される電位を操作するこ
とで、高い導電性を得ることができる。
図１５に示される半導体装置の回路構成を図１６に示す。図１と比較すると明らかであ
るが、読み出しトランジスタＲＴｒと直列に、複数のトランジスタ（寄生トランジスタＰ
Ｔｒ１、寄生トランジスタＰＴｒ２）が存在する。寄生トランジスタＰＴｒ１、寄生トラ
ンジスタＰＴｒ２は、それぞれ、寄生ワード線ＰＷＬ１（第３の配線１２３に相当）、寄
生ワード線ＰＷＬ２（第４の配線１２４に相当）でオンオフが制御される。すなわち、寄
生トランジスタＰＴｒ１、寄生トランジスタＰＴｒ２をオンとすることで、第１の半導体
１１８の局所的な導電性を高めることができる。
＜変形例２＞
図１３および図１５に示す半導体装置では、第１の半導体１１８、第２の半導体１２１
は、それぞれ、穴１１６、穴１１９に埋め込まれるため、柱状（例えば、円柱）であるが
、図１７に示すように筒状（例えば、円筒）の形状にしてもよい。図１７に示される半導
体装置は、円筒の第１の半導体１２５［１］と、円筒の第２の半導体１２７［１］が、穴
１１６、穴１１９に設けられる。また、第１の半導体１２５［１］と、第２の半導体１２
７［１］の中空部分は、絶縁体１２６、絶縁体１２８で、それぞれ埋められる。
＜第２の配線１１３の厚さ＞
第２の配線１１３の厚さは、書き込みトランジスタＷＴｒのチャネル長を決定する。一
般に、書き込みトランジスタＷＴｒのチャネルが短いと短チャネル効果でオンオフ比が低
下し、長いとオン電流が低下する。前者はメモリノード電極１１０に蓄積されている電荷
の漏出につながるため、データの保持時間を制約する要因となる。一方、後者は書き込み
に長時間を要する原因となる。
また、これらとは別に、図１３あるいは図１５より明らかなように、第２の配線１１３
の厚さは、第１の半導体１１８の高さとも関連する。すなわち、第２の配線１１３の厚い
と、その分、第１の半導体１１８も高くなり、結果的に、読み出しビット線ＲＢＬが長く
なり、それに伴って寄生容量も増加する。すなわち、データの読み出しに長時間を要する
原因となる。
＜メモリセルＭＣの特徴＞
メモリセルＭＣにおいては、従来のフローティングゲート型メモリセルにおいて指摘さ
れているトンネル絶縁膜の劣化が存在しない。これは、原理的な書き込み回数の制限が存
在しないことを意味するものである。また、従来のフローティングゲート型メモリセルに
おいて書き込みや消去の際に必要であった高電圧も不要である。
図１２あるいは図１３のようにメモリセルＭＣを構成することにより、その積層数に応
じて、単位面積あたりの記憶容量を増加させることができ、また、上述のように多値デー
タを書き込み読み出すことにより、大容量の半導体装置を提供することができる。
＜第１の半導体１１８＞
第１の半導体１１８としては、例えば、多結晶シリコン又は単結晶シリコンなどの結晶
性シリコンを用いることができる。ただしこれに限られず、微結晶シリコンやアモルファ
スシリコンなどを用いてもよいし、シリコンに限られず、ゲルマニウム、炭化シリコン、
シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなど
を用いてもよい。また、後述する第２の半導体１２１に用いることができる半導体を用い
てもよい。
また、第１の半導体１１８として多結晶シリコンなどを用いる場合、水素を供給してダ
ングリングボンドを終端する構成としてもよい。具体的には、絶縁体１０６、絶縁体１０
７、容量絶縁膜１０９、絶縁体１１１等に水素を放出する物性を有する絶縁物を用いるこ
とで、絶縁膜１１７を介して、第１の半導体１１８に水素を供給できる。あるいは、絶縁
体１２６に水素を放出する物性を有する絶縁物を用いることでも同様な効果が得られる。
また、第１の半導体１１８にｐ型の導電型を付与する不純物またはｎ型の導電型を付与
する不純物が含まれるようにしてもよい。第１の半導体１１８がシリコンであれば、ｐ型
の導電型を付与する不純物としては、例えば、硼素（Ｂ）やアルミニウム（Ａｌ）などを
用いればよい。ｎ型の導電型を付与する不純物としては、例えば、リンやヒ素などを用い
ればよい。
＜絶縁膜１１７と絶縁体１２６＞
絶縁膜１１７の詳細な構成について説明する。絶縁膜１１７としては、例えば、ホウ素
、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、ア
ルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、
ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば
、絶縁膜１１７としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは
酸化タンタルを用いればよい。なお、本明細書等において、窒化酸化シリコンとは、その
組成として、酸素よりも窒素の含有量が多いものを指し、酸化窒化シリコンとは、その組
成として窒素よりも酸素の含有量が多いものを指す。
絶縁体１２６としては、基本的に絶縁膜１１７として用いることができる材料を用いれ
ばよい。ただし、第１の半導体１２５のダングリングボンドを水素で終端する場合は、絶
縁体１２６に水素を含ませて第１の半導体１２５に水素を供給すればよい。
＜第２の半導体１２１＞
第２の半導体１２１は、インジウムガリウム亜鉛複合酸化物等の金属酸化物を用いるこ
とが好ましい。金属酸化物を用いたトランジスタは、オフ電流が極めて小さいという特徴
を有している（特許文献１乃至特許文献３参照）。このため、書き込みトランジスタＷＴ
ｒをオフ状態とすることで、メモリノード電極１１０の電位を極めて長時間にわたって保
持することが可能である。
例えば、書き込みトランジスタＷＴｒのオフ電流が１０ｚＡ（＝１×１０－２０Ａ）以
下であり、容量素子ＣＳの容量値が１ｆＦ程度である場合には、少なくとも１０３秒の期
間において、メモリノードの電位の変動を１％以下に抑制することが可能である。すなわ
ち、例えば、１０３秒間であれば、６４値のデータを毀損させずに保持することが可能で
ある。なお、保持特性が、書き込みトランジスタＷＴｒのチャネル長や容量素子ＣＳの容
量値にも依存することはいうまでもない。
第２の半導体１２１は、例えば、インジウムを含む金属酸化物である。金属酸化物は、
例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、第２の
半導体１２１は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、Ｔｉ、Ｇａ、Ｙ、Ｚ
ｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆを表すとする。ただし、元素Ｍとして、前述の元
素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギ
ーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素であ
る。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有
する元素である。また、第２の半導体１２１は、亜鉛を含むと好ましい。金属酸化物は、
亜鉛を含むと結晶化しやすくなる場合がある。このような酸化物をＩｎ－Ｍ－Ｚｎ酸化物
という。
ただし、第２の半導体１２１は、インジウムを含む金属酸化物に限定されない。第２の
半導体１２１は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含
まず、亜鉛を含む金属酸化物、ガリウムを含む金属酸化物、スズを含む金属酸化物などで
あっても構わない。
また、第２の半導体１２１は、外側（酸化物膜１２０側）と内側で組成が異なってもよ
い。例えば、外側と内側の元素Ｍの比率を高めて、より絶縁性とし、その間に、元素Ｍの
比率の低い層を有する３層構造であってもよい。ここでは、第２の半導体１２１は、外側
から、第１の層１２１ａ、第２の層１２１ｂ、第３の層１２１ｃの３層構造となっている
ものとする。なお、同様なことは図１７に示される第２の半導体１２７にも適用できる。
以下に、図１８（Ａ）、図１８（Ｂ）、および図１８（Ｃ）を用いて、Ｉｎ－Ｍ－Ｚｎ
酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明す
る。なお、図１８（Ａ）、図１８（Ｂ）、および図１８（Ｃ）には、酸素の原子数比につ
いては記載しない。また、Ｉｎ－Ｍ－Ｚｎ酸化物が有するインジウム、元素Ｍ、および亜
鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図１８（Ａ）、図１８（Ｂ）、および図１８（Ｃ）において、破線は、［Ｉｎ］：［Ｍ
］：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、および
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表
す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）と
なるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ
］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原
子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となる
ラインを表す。
また、図１８（Ａ）、図１８（Ｂ）、および図１８（Ｃ）に示す、［Ｉｎ］：［Ｍ］：
［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶
構造をとりやすい。
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例
えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネ
ル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：
［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状
の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結
晶構造の間において、結晶粒界が形成される場合がある。
図１８（Ａ）に示す領域Ａは、Ｉｎ－Ｍ－Ｚｎ酸化物が有する、インジウム、元素Ｍ、
および亜鉛の原子数比の好ましい範囲の一例について示している。
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（
電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物は
インジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が
低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近
傍値である場合（例えば図１８（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
例えば、第２の層１２１ｂに用いる金属酸化物は、キャリア移動度が高い、図１８（Ａ
）の領域Ａで示される原子数比を有することが好ましい。第２の層１２１ｂに用いる金属
酸化物は、例えば、ＭがＧａの場合、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、および
その近傍値程度になるようにすればよい。一方、第１の層１２１ａに用いる金属酸化物は
、絶縁性が比較的高い、図１８（Ｃ）の領域Ｃで示される原子数比を有することが好まし
い。第１の層１２１ａに用いる金属酸化物は、例えば、ＭがＧａの場合、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：３：４程度になるようにすればよい。
特に、図１８（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼
性が高い優れた金属酸化物が得られる。
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近
傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる
。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、およ
び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
また、スパッタリングターゲットとしては、多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むター
ゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタ
リングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
例えば、ＭがＧａの場合、スパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２
：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：
２：３［原子数比］の近傍となる場合がある。また、ＭがＧａの場合、スパッタリングタ
ーゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸
化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。な
お、金属酸化物が有する性質は、原子数比によって一義的に定まらない。また、図示する
領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ
乃至領域Ｃの境界は厳密ではない。
＜金属酸化物の構成＞
以下では、ＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ｍｅｔａｌ
ｏｘｉｄｅの構成について説明する。
ＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料のある部分では導電性の機能と、材料の別
の部分では絶縁性の機能とを有しつつも、材料の全体としては半導体としての機能を有す
る。なお、ＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導
電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は
、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それ
ぞれ相補的に作用させることで、スイッチングさせる機能（オンオフさせる機能）をＣＡ
Ｃ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅ
において、それぞれの機能を分離させることで、双方の機能を最大限に高めることができ
る。
また、ＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導
電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。
また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している
場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合があ
る。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、そ
れぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材
料中に分散している場合がある。ナノ粒子レベルではより巨視的な場合と比較すると、量
子的な効果が大きく、一概に、導電性領域と、絶縁性領域とは言えず、両者を合わせた物
性を評価する必要が生じることがある。
また、ＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により
構成される。例えば、ＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイド
ギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により
構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分におい
て、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有
する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有
する成分にもキャリアが流れる。このため、上記ＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトラ
ンジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力
、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ
ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃ
ｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分け
られる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌ
ｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多
結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈ
ｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導
体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連
結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する
領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列
の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合
がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある
。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウ
ンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒
界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向にお
いて酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が
変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元
素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶
構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置
換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ
）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，
Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な
結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こり
にくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって
低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化
物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安
定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナ
ノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋ
ｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様
の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎ
ｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜金属酸化物を有するトランジスタ＞
続いて、上記金属酸化物をトランジスタ（特にチャネルが形成される領域、活性層）に
用いる場合について説明する。
なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジ
スタを実現することができる。また、信頼性の高いトランジスタを実現することができる
。
また、トランジスタに用いる場合は、チャネルが形成される領域におけるキャリア密度
の低いことが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化
物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純
物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。
例えば、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未
満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とす
ればよい。
また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低い
ため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合
がある。
従って、トランジスタの電気特性を安定にするためには、チャネル中の不純物濃度を低
減することが有効である。また、チャネル中の不純物濃度を低減するためには、近接する
膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金
属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸
化物において欠陥準位が形成される。このため、チャネルにおけるシリコンや炭素の濃度
（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは
２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が
含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。この
ため、チャネルにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが
好ましい。具体的には、ＳＩＭＳにより得られるチャネル中のアルカリ金属またはアルカ
リ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａ
ｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型化しやすい。この結果、チャネルに窒素が含まれているトランジスタ
はノーマリーオン特性となりやすい。従って、チャネルにおいて、窒素はできる限り低減
されていることが好ましい、例えば、チャネル中の窒素濃度は、ＳＩＭＳにおいて、５×
１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、よ
り好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔ
ｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子
が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャ
リアである電子を生成することがある。従って、チャネルに水素が多く含まれているトラ
ンジスタはノーマリーオン特性となりやすい。このため、チャネル中の水素はできる限り
低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得ら
れる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏ
ｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
チャネル中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与
することができる。
（実施の形態２）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例につい
て説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報
端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも
含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、
ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや
、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含
むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、Ｓ
Ｄカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムー
バブル記憶装置に適用される。図１９にリムーバブル記憶装置の幾つかの構成例を模式的
に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチッ
プに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図１９（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ２００は、筐体２０１、キ
ャップ２０２、ＵＳＢコネクタ２０３および基板２０４を有する。基板２０４は、筐体２
０１に収納されている。例えば、基板２０４には、メモリチップ２０５、コントローラチ
ップ２０６が取り付けられている。基板２０４のメモリチップ２０５などに先の実施の形
態に示す半導体装置を組み込むことができる。
図１９（Ｂ）はＳＤカードの外観の模式図であり、図１９（Ｃ）は、ＳＤカードの内部
構造の模式図である。ＳＤカード２１０は、筐体２１１、コネクタ２１２および基板２１
３を有する。基板２１３は筐体２１１に収納されている。例えば、基板２１３には、メモ
リチップ２１４、コントローラチップ２１５が取り付けられている。基板２１３の裏面側
にもメモリチップ２１４を設けることで、ＳＤカード２１０の容量を増やすことができる
。また、無線通信機能を備えた無線チップを基板２１３に設けてもよい。これによって、
ホスト装置とＳＤカード２１０間の無線通信によって、メモリチップ２１４のデータの読
み出し、書き込みが可能となる。基板２１３のメモリチップ２１４などに先の実施の形態
に示す半導体装置を組み込むことができる。
図１９（Ｄ）はＳＳＤの外観の模式図であり、図１９（Ｅ）は、ＳＳＤの内部構造の模
式図である。ＳＳＤ２２０は、筐体２２１、コネクタ２２２および基板２２３を有する。
基板２２３は筐体２２１に収納されている。例えば、基板２２３には、メモリチップ２２
４、メモリチップ２２５、コントローラチップ２２６が取り付けられている。メモリチッ
プ２２５はコントローラチップ２２６のワークメモリであり、例えばＤＲＡＭチップを用
いればよい。基板２２３の裏面側にもメモリチップ２２４を設けることで、ＳＳＤ２２０
の容量を増やすことができる。基板２２３のメモリチップ２２４などに先の実施の形態に
示す半導体装置を組み込むことができる。
ＣＳ 容量素子
ＭＣ メモリセル
ＰＴｒ１ 寄生トランジスタ
ＰＴｒ２ 寄生トランジスタ
ＲＢＬ 読み出しビット線
ＲＴｒ 読み出しトランジスタ
ＲＷＬ 読み出しワード線
ＷＢＬ 書き込みビット線
ＷＴｒ 書き込みトランジスタ
ＷＷＬ 書き込みワード線
１０１ 半導体ウェハー
１０２ 素子分離絶縁体
１０３ トランジスタ
１０４ 層間絶縁物
１０５ コンタクトプラグ
１０６ 絶縁体
１０７ 絶縁体
１０８ 第１の配線
１０９ 容量絶縁膜
１１０ メモリノード電極
１１１ 絶縁体
１１２ 絶縁体
１１３ 第２の配線
１１４ メモリセル層
１１５ 絶縁体
１１６ 穴
１１７ 絶縁膜
１１８ 第１の半導体
１１９ 穴
１２０ 酸化物膜
１２１ 第２の半導体
１２２ 導電性領域
１２３ 第３の配線
１２４ 第４の配線
１２５ 第１の半導体
１２６ 絶縁体
１２７ 第２の半導体
１２８ 絶縁体
２００ ＵＳＢメモリ
２０１ 筐体
２０２ キャップ
２０３ ＵＳＢコネクタ
２０４ 基板
２０５ メモリチップ
２０６ コントローラチップ
２１０ ＳＤカード
２１１ 筐体
２１２ コネクタ
２１３ 基板
２１４ メモリチップ
２１５ コントローラチップ
２２０ ＳＳＤ
２２１ 筐体
２２２ コネクタ
２２３ 基板
２２４ メモリチップ
２２５ メモリチップ
２２６ コントローラチップ

Claims (1)

  1. 基板上に設けられた第１のメモリセルと、
    前記第１のメモリセル上に設けられた第２のメモリセルと、を有し、
    前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
    前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と、電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の電極の一方と、電気的に接続され、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と、電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２の容量素子の電極の一方と、電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、
    前記第１のトランジスタのチャネル長の方向は第１の方向であり、
    前記第３のトランジスタのチャネル長の方向は前記第１の方向であり、
    前記第２のトランジスタ及び前記第４のトランジスタが金属酸化物を有し、
    前記第１の上方に前記第２のトランジスタが配置される、半導体装置。
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