WO2024074968A1 - 半導体装置、及び演算装置 - Google Patents

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insulator
conductor
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circuit
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黒川義元
松嵜隆徳
小林英智
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株式会社半導体エネルギー研究所
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • One aspect of the present invention relates to a semiconductor device and a computing device.
  • one aspect of the present invention is not limited to the above technical field.
  • the technical field of one aspect of the invention disclosed in this specification relates to an object, a method, a driving method, or a manufacturing method.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition of matter.
  • examples of the technical field of one aspect of the present invention disclosed in this specification include semiconductor devices, display devices, light-emitting devices, power storage devices, optical devices, imaging devices, lighting devices, arithmetic devices, control devices, storage devices, input devices, output devices, input/output devices, signal processing devices, arithmetic processing devices, electronic computers, electronic devices, driving methods thereof, or manufacturing methods thereof.
  • OS transistors that include an oxide semiconductor in the channel formation region
  • the semiconductor device can achieve low power consumption by power gating or the like, for example, by configuring it to save (also called evacuation, storage, or backup) or load (also called return, restoration, or recovery) programs or data held in flip-flops or the like. For this reason, applications to CPUs (Central Processing Units) and the like are progressing (see, for example, Patent Document 1).
  • a CPU or other device executes a series of processes (tasks) by sequentially executing processes according to programs or data.
  • each task is divided into small processing units, and the processing units of each task are executed sequentially, making it appear as if multiple tasks are being executed simultaneously.
  • multiple register banks sets of general-purpose registers that can hold the state (also called context) of the CPU when executing each task are prepared, and multiple tasks are executed by sequentially switching to the register bank corresponding to each task.
  • the register bank is switched before the processing of the subroutine is executed, and after the processing of the subroutine is completed, the register bank is switched back to the original register bank before the processing of the main routine is executed.
  • a CPU or the like When switching tasks, a CPU or the like saves the data of the currently running task in the corresponding register bank, suspends the processing, and then loads the data of the next task to be executed from the corresponding register bank before resuming the processing.
  • energy is consumed by writing and writing back data between the external memory and the register.
  • the energy consumption associated with writing and writing back data between the external memory and the register can be reduced by providing a large number of register banks, this leads to an increase in the circuit layout area.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device or the like.
  • an object of one embodiment of the present invention is to provide a semiconductor device or the like having a novel structure that can suppress an increase in the circuit layout area.
  • an object of one embodiment of the present invention is to provide a semiconductor device or the like having a novel structure that is excellent in reducing power consumption.
  • an object of one embodiment of the present invention is to provide a semiconductor device or the like having a novel structure that is excellent in computing performance.
  • a plurality of memories each composed of an OS transistor and a capacitive element are stacked on a register, and a function of writing and writing back data to the register corresponding to a plurality of tasks is provided.
  • OS memories also called OS memories
  • the data in the register corresponding to the first task is written to the first OS memory
  • the data in the second OS memory corresponding to the second task which is the next task, is written back to the register.
  • the OS memory is configured such that the OS transistor is stacked on the capacitive element, and a part of the dielectric layer of the capacitive element and a part of the semiconductor layer including the channel formation region of the OS transistor are arranged perpendicular to the surface of the substrate on which the register is provided, thereby increasing the storage capacity per unit area.
  • One embodiment of the present invention includes a flip-flop circuit and a memory circuit.
  • the memory circuit includes a first transistor, a second transistor, a first capacitance element, and a second capacitance element.
  • One of a source or a drain of the first transistor is electrically connected to one of a source or a drain of the second transistor, one terminal of the first capacitance element, and one terminal of the second capacitance element.
  • the other of the source or the drain of the first transistor is electrically connected to an output terminal of the flip-flop circuit.
  • the other of the source or the drain of the second transistor is electrically connected to an input terminal of the flip-flop circuit.
  • the memory circuit includes a substrate, a first insulator, and a second insulator.
  • a first insulator is provided on a substrate, a second insulator is provided on the first insulator, the first insulator has a first opening and a second opening extending in a direction perpendicular to a surface of the substrate, the second insulator has a third opening and a fourth opening extending in a direction perpendicular to the surface of the substrate, a flip-flop circuit is provided on the substrate, at least a portion of each of the first capacitive element and the second capacitive element is provided in the first opening and the second opening, respectively, and at least a portion of each of the first transistor and the second transistor is provided in the third opening and the fourth opening, respectively.
  • At least a portion of the dielectric layer of each of the first capacitive element and the second capacitive element is provided along the sidewall of each of the first opening and the second opening, and at least a portion of the semiconductor layer including the channel formation region of each of the first transistor and the second transistor is provided along the sidewall of each of the third opening and the fourth opening.
  • the semiconductor layer may include an oxide semiconductor.
  • One embodiment of the present invention is an arithmetic device including the semiconductor device described in any one of (1) to (3) above and a control unit, where the control unit has a function of generating a signal to control operation of the semiconductor device, and the semiconductor device has a function of saving data held in a flip-flop circuit in a memory circuit by controlling the conductive state or non-conductive state of a first transistor, and a function of loading data held in the memory circuit into the flip-flop circuit by controlling the conductive state or non-conductive state of the second transistor.
  • the semiconductor device may have a plurality of memory circuits
  • the control unit may have a function of saving the first data held in the flip-flop circuit in any one of the plurality of memory circuits when switching tasks, and loading the second data held in any one of the plurality of memory circuits into the flip-flop circuit.
  • One aspect of the present invention can provide a novel semiconductor device or the like.
  • one aspect of the present invention can provide a semiconductor device or the like with a novel configuration that can suppress an increase in the circuit layout area.
  • one aspect of the present invention can provide a semiconductor device or the like with a novel configuration that is excellent in reducing power consumption.
  • one aspect of the present invention can provide a semiconductor device or the like with a novel configuration that is excellent in computing performance.
  • Fig. 1A is a circuit diagram illustrating a configuration example of a semiconductor device.
  • Fig. 1B is a schematic diagram illustrating a configuration example of a semiconductor device.
  • 2A and 2B are schematic diagrams and timing charts illustrating an example of the operation of the semiconductor device.
  • 3A to 3E are schematic diagrams illustrating an example of the operation of the semiconductor device.
  • FIG. 4 is a schematic diagram illustrating an example of the configuration of the arithmetic device.
  • FIG. 5 is a schematic diagram illustrating an example of the operation of the arithmetic device.
  • FIG. 6 is a diagram illustrating an example of the configuration of a semiconductor device.
  • FIG. 7 is a diagram illustrating an example of the configuration of a semiconductor device.
  • FIGS. 8A to 8C are diagrams illustrating an example of the configuration of a semiconductor device.
  • 9A and 9B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 10 is a diagram illustrating an example of the configuration of a semiconductor device.
  • 11A and 11B are diagrams illustrating a configuration example of a semiconductor device.
  • 12A and 12B are diagrams illustrating an example of an electronic component.
  • FIG. 14 is a diagram showing an example of space equipment.
  • FIG. 15 is a diagram illustrating an example of a storage system that can be applied to a data center.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to, for example, a circuit including a semiconductor element (e.g., a transistor or a diode) or a device having such a circuit. It also refers to any device that can function by utilizing semiconductor characteristics.
  • a semiconductor element e.g., a transistor or a diode
  • an integrated circuit including a semiconductor element, a chip equipped with an integrated circuit, an electronic component in which a chip is housed in a package, or an electronic device equipped with an electronic component are examples of semiconductor devices.
  • a display device may be a semiconductor device itself and may have a semiconductor device.
  • the size, layer thickness, or area may be exaggerated for clarity.
  • the drawings are not limited to, for example, their size or aspect ratio.
  • the drawings are schematic representations of ideal examples, and are not limited to, for example, the shapes or values shown in the drawings.
  • layers or resist masks may be unintentionally thinned by processes such as etching, but these may not be reflected in the drawings to facilitate understanding.
  • variations in voltage or current may occur due to noise or timing deviations, but these may not be reflected in the drawings to facilitate understanding.
  • components may be classified by function and shown as independent elements.
  • components may be classified by function and shown as independent elements.
  • the elements shown in this specification and the drawings are not limited to the explanations given, and may be rephrased appropriately depending on the situation.
  • the reference numeral when the same reference numeral is used for multiple elements, and particularly when it is necessary to distinguish between them, the reference numeral may be accompanied by an identifying symbol such as "A”, “b”, “_1”, “[n]", or “[m, n]". In addition, when explaining matters common to multiple elements accompanied by identifying symbols, or when it is not necessary to distinguish between them, the reference numeral may be omitted.
  • the "conductive state” or “on state” of a transistor refers to, for example, a state in which the source and drain of the transistor are considered to be electrically short-circuited, or a state in which a current can flow between the source and drain.
  • a state in which the voltage between the gate and source is higher than the threshold voltage or in a p-channel transistor, a state in which the voltage between the gate and source is lower than the threshold voltage, may be referred to as the "conductive state” or "on state”.
  • non-conductive state refers to a state in which the source and drain of the transistor are considered to be electrically cut off.
  • a state in which the voltage between the gate and source is lower than the threshold voltage or in a p-channel transistor, a state in which the voltage between the gate and source is higher than the threshold voltage, may be referred to as the "non-conductive state", “cut-off state”, or "off state”.
  • the voltage between the gate and the source may be referred to as the "gate voltage”
  • the voltage between the drain and the source may be referred to as the “drain voltage”
  • the voltage between the backgate and the source may be referred to as the “backgate voltage”.
  • the current flowing between the drain and the source may be referred to as the “drain current”. Note that, in an n-channel transistor, descriptions such as “high gate voltage”, “high drain voltage”, and “high backgate voltage” may be interchanged with descriptions such as “low gate voltage”, “low drain voltage”, and “low backgate voltage” in a p-channel transistor, as appropriate.
  • the "off-state current" of a transistor refers to the drain current when the transistor is in an off state. Note that in this specification, the off-state current and the current flowing between the gate and the source and drain (also referred to as gate leakage current) may be referred to as leakage current.
  • Embodiment 1 A semiconductor device according to one embodiment of the present invention will be described with reference to the drawings. Note that the semiconductor device according to one embodiment of the present invention may be used as a part of a register included in an arithmetic processing device such as a central processing unit (CPU), a micro processing unit (MPU), or a micro controller unit (MCU).
  • CPU central processing unit
  • MPU micro processing unit
  • MCU micro controller unit
  • Example of register configuration> 1A and 1B are schematic diagrams illustrating configuration examples of a register according to one embodiment of the present invention.
  • the register 110 shown in FIG. 1A and FIG. 1B includes a scan flip-flop 120 (volatile register) and a data retention circuit 130.
  • the scan flip-flop 120 includes a selector 121 and a flip-flop 122.
  • the data retention circuit 130 includes memory circuits 131[1] to 131[k] (k is an integer of 2 or more).
  • Each of the memory circuits 131[1] to 131[k] includes a transistor 132, a transistor 133, a transistor 134, a capacitor 135, and a capacitor 136.
  • the X-direction, Y-direction, and Z-direction are defined to make it easier to understand the positional relationship of each element constituting the register 110.
  • the Z-direction is defined as a direction perpendicular to the surface of the substrate on which the register 110 is provided. In this specification, perpendicular means that the angle between the two elements is 85 degrees or more and 95 degrees or less. In this specification, the Z-direction may be referred to as the vertical direction to make it easier to understand.
  • the surface of the substrate on which the register 110 is provided corresponds to a surface formed by the X-direction defined perpendicular to the Z-direction, and the Y-direction defined perpendicular to both the X-direction and the Z-direction.
  • the scan flip-flop 120 is provided in the element layer 20.
  • the element layer 20 is provided, for example, on a substrate containing silicon. Therefore, the scan flip-flop 120 can be configured, for example, using a Si transistor (a transistor containing silicon in the channel formation region).
  • the data retention circuit 130 is provided in an element layer 30 that is stacked in the vertical direction (Z direction) on the element layer 20.
  • the element layer 30 has an element layer 30a and an element layer 30b that is stacked in the vertical direction (Z direction) on the element layer 30a.
  • a capacitance element is provided in the element layer 30a. That is, the capacitance element 135 and the capacitance element 136 of the data retention circuit 130 are provided.
  • a transistor is provided in the element layer 30b. That is, the transistor 132, the transistor 133, and the transistor 134 of the data retention circuit 130 are provided.
  • a part of the dielectric layer of the capacitive element provided in the element layer 30a and a part of the semiconductor layer including the channel formation region of the transistor provided in the element layer 30b are each provided extending in a direction perpendicular to the surface of the substrate on which the element layer 20 is provided (Z direction). This makes it possible to reduce the layout area of the memory circuits 131[1] to 131[k].
  • the transistor provided in the element layer 30b is, for example, an OS transistor (a transistor that includes an oxide semiconductor in the channel formation region).
  • the OS transistor has a characteristic of having an extremely small off-state current because the band gap of the oxide semiconductor in which the channel is formed is 2 eV or more.
  • the off-state current value of an OS transistor per 1 ⁇ m of channel width at room temperature can be 1 aA (1 ⁇ 10 ⁇ 18 A) or less, 1 zA (1 ⁇ 10 ⁇ 21 A) or less, or 1 yA (1 ⁇ 10 ⁇ 24 A) or less.
  • the off-state current value of a Si transistor per 1 ⁇ m of channel width at room temperature is 1 fA (1 ⁇ 10 ⁇ 15 A) or more and 1 pA (1 ⁇ 10 ⁇ 12 A) or less. Therefore, it can be said that the off-state current of an OS transistor is about 10 orders of magnitude smaller than that of a Si transistor.
  • the off-current of an OS transistor hardly increases even in a high-temperature environment. Specifically, the off-current hardly increases even in an environmental temperature range of room temperature or higher and 200° C. or lower. In addition, the on-current of an OS transistor is unlikely to decrease even in a high-temperature environment.
  • the on-current of a Si transistor decreases in a high-temperature environment. That is, the on-current of an OS transistor is larger than that of a Si transistor in a high-temperature environment.
  • an OS transistor can perform a good switching operation because the ratio of the on-current to the off-current is large even in an environmental temperature range of 125° C. or higher and 150° C. or lower. Therefore, a semiconductor device including an OS transistor can operate stably and with high reliability even in a high-temperature environment.
  • register 110 As shown in FIG. 1A, various signals (signals BK[1] through BK[k], signals RE[1] through RE[k], signal SE, and signal CLK) that control the operation of register 110 are supplied to register 110.
  • each signal is assumed to have either a high level or a low level potential, and the high level is assumed to be a higher potential than the low level.
  • the potential difference between the high level and the low level is greater than the threshold voltage of the transistor to which each signal is applied. Note that the high level and the low level may each be different for each signal.
  • a high level may be expressed as “H” or “High,” and a low level may be expressed as “L” or “Low.”
  • Each of the signals BK[1] to BK[k] is a signal that controls the saving (also called evacuation, storage, or backup) of the data held in the flip-flop 122 in the scan flip-flop 120.
  • the data held in the flip-flop 122 is written to one of the memory circuits 131[1] to 131[k] in the data holding circuit 130 and then held therein.
  • Each of the signals RE[1] to RE[k] is a signal that controls the loading (also called restoration, restore, or recovery) of data held in any one of the memory circuits 131[1] to 131[k] in the data holding circuit 130.
  • the data held in any one of the memory circuits 131[1] to 131[k] is written back to the flip-flop 122 in the scan flip-flop 120 and then held therein.
  • Signal SE is a switching signal for selecting the output of selector 121.
  • Signal CLK is a clock signal for operating flip-flop 122.
  • the register 110 stores and holds the data input from terminal D or the data input from terminal SD in the flip-flop 122 in the scan flip-flop 120, and outputs it from terminal Q.
  • the data held in the flip-flop 122 is saved from terminal Q to one of the memory circuits 131[1] to 131[k] in the data holding circuit 130 under the control of the signals BK[1] to BK[k].
  • the data held in one of the memory circuits 131[1] to 131[k] is loaded from terminal SD to the flip-flop 122 under the control of the signals RE[1] to RE[k].
  • the selector 121 has a function of transmitting a signal from terminal D or terminal SD to the flip-flop 122 under the control of signal SE.
  • Terminal D is a terminal to which data input from outside the register 110 is applied.
  • Terminal SD is a terminal to which data held in any one of memory circuits 131[1] to 131[k] in the data holding circuit 130, or data input from terminal SD_IN is applied.
  • Terminal SD_IN is a terminal to which data for a scan test is applied.
  • the flip-flop 122 can be a flip-flop circuit provided in a standard circuit library. For example, a positive edge trigger type D flip-flop can be used for the flip-flop 122.
  • the flip-flop 122 can hold one piece of data by having a circuit such as an inverter loop.
  • the flip-flop 122 holds data at the input terminal Df in synchronization with the signal CLK, and outputs the held data from the output terminal Qf to the terminal Q.
  • the data retention circuit 130 can retain the state of the scan flip-flop 120 for each task that occurs when switching between multiple tasks, in a one-to-one correspondence with each of the memory circuits 131[1] to 131[k].
  • the data retention circuit 130 selects one of the memory circuits 131[1] to 131[k] under the control of signals BK[1] to BK[k].
  • the data retention circuit 130 selects one of the memory circuits 131[1] to 131[k] under the control of signals RE[1] to RE[k].
  • signals BK[1] through BK[k] and signals RE[1] through RE[k] are supplied to memory circuits 131[1] through 131[k] in a one-to-one correspondence.
  • each of signals BK[1] to BK[k] may be described as signal BK
  • each of signals RE[1] to RE[k] may be described as signal RE.
  • memory circuit 131 is connected to terminal Q and terminal SD.
  • the terminal (wiring) connected to terminal Q is the input terminal
  • the terminal (wiring) connected to terminal SD is the output terminal. That is, in register 110, output terminal Qf of flip-flop 122 is electrically connected to the input terminal of memory circuit 131, and input terminal Df of flip-flop 122 is electrically connected to the output terminal of memory circuit 131 via selector 121.
  • one of the source or drain of the transistor 133 is electrically connected to one terminal of the capacitor 135.
  • One of the source or drain of the transistor 134 is electrically connected to one terminal of the capacitor 136.
  • One terminal of the capacitor 135 and one terminal of the capacitor 136 are electrically connected to each other.
  • the other terminal of the capacitor 135 and the other terminal of the capacitor 136 are electrically connected to the wiring CL.
  • the other of the source or drain of transistor 133 is electrically connected to the input terminal (i.e., terminal Q) of memory circuit 131.
  • the other of the source or drain of transistor 134 is electrically connected to the output terminal (i.e., terminal SD) of memory circuit 131.
  • One of the source and drain of transistor 132 is electrically connected to terminal SD.
  • the other of the source and drain of transistor 132 is electrically connected to terminal SD_IN.
  • each of the memory circuits 131[1] to 131[k] the nodes (wirings) to which one terminal of the capacitor 135 and one terminal of the capacitor 136 are electrically connected may be described as nodes SN[1] to SN[k].
  • each of the nodes SN[1] to SN[k] may be described as a node SN.
  • OS transistors As described above, OS transistors have extremely low off-state current and the off-state current hardly increases even in a high-temperature environment.
  • the memory circuit 131 can hold one piece of data in node SN for a long period of time by turning off transistor 133 and transistor 134 (non-conducting state).
  • the memory circuit 131 can be used as a non-volatile memory.
  • data can be retained even in a power gating state (a state in which power is not supplied to the scan flip-flop 120).
  • the transistor 132 may be provided in the element layer 20 and a Si transistor may be used. Also, a single transistor 132 may be provided for multiple memory circuits 131.
  • Signal BK is supplied to the gate of transistor 133 and the gate of transistor 132.
  • Signal BK is a signal for saving the data held by flip-flop 122 in memory circuit 131.
  • Signal RE is supplied to the gate of transistor 134.
  • Signal RE is a signal for loading data held in memory circuit 131 into flip-flop 122.
  • the data retention circuit 130 can save the data held by the flip-flop 122 in one of the memory circuits 131[1] to 131[k] by setting any one of the signals BK[1] to BK[k] to "H” and all of the signals RE[1] to RE[k] to "L". For example, with all of the signals RE[1] to RE[k] set to "L", the data held by the flip-flop 122 can be written to the node SN[1] of the memory circuit 131[1] by setting the signal BK[1] to "H". Similarly, the data held by the flip-flop 122 can be written to the node SN[k] of the memory circuit 131[k] by setting the signal BK[k] to "H".
  • One aspect of the present invention is a configuration in which a data retention circuit 130 having multiple memory circuits 131 is stacked on top of a scan flip-flop 120 in a register 110.
  • the data retention circuit 130 can be provided in the register 110 without changing the circuit configuration and layout of the scan flip-flop 120. In other words, the data retention circuit 130 is a highly versatile circuit.
  • the layout area of the data retention circuit 130 is preferably smaller than the layout area of the scan flip-flop 120. This makes it possible to reduce the area overhead associated with providing the data retention circuit 130, and preferably to zero.
  • One aspect of the present invention is a configuration in which a transistor is stacked on a capacitive element in a memory circuit 131 stacked on a scan flip-flop 120.
  • a part of the dielectric layer of the capacitive element and a part of the semiconductor layer including a channel formation region of the transistor are arranged perpendicular to the surface of the substrate on which the scan flip-flop 120 is provided. Therefore, the layout area of the memory circuit 131 can be reduced. Therefore, in the register 110, the number of memory circuits 131 (the number k) that can be arranged in the data retention circuit 130 can be increased without increasing the area overhead. In other words, the storage capacity per unit area of the data retention circuit 130 can be increased while suppressing an increase in process cost.
  • multiple element layers 30 may be stacked and a data retention circuit 130 may be provided in each element layer 30.
  • FIG. 2A illustrates nodes SN[1] to SN[4] that retain data in memory circuits 131[1] to 131[4] in the data retention circuit 130.
  • Signals BK[1] to BK[4] and signals RE[1] to RE[4] that control memory circuits 131[1] to 131[4] are illustrated.
  • Figure 2B is a timing chart illustrating an example of the operation of the register 110 shown in Figure 2A.
  • Figure 2B illustrates the signal states (high level or low level) of signals CLK, BK[1], BK[2], RE[1], RE[2], and SE during the period from time T1 to time T8 (illustration of signals BK[3], BK[4], RE[3], and RE[4] is omitted). It also illustrates the state of data (any one of data D1 to D8) provided to terminals D, Q, SD, node SN[1], and node SN[2] (illustration of nodes SN[3] and SN[4] is omitted).
  • flip-flop 122 stores data at input terminal Df and outputs it from output terminal Qf in synchronization with the timing (rising edge) when signal CLK switches from "L” to "H".
  • Figures 3A to 3E are schematic diagrams for explaining the state of register 110 in the timing chart shown in Figure 2B.
  • Figure 3A illustrates the scan flip-flop 120 and memory circuits 131[1] to 131[4] of the data retention circuit 130.
  • Figures 3B, 3C, 3D, and 3E respectively illustrate how data is input to and output from the scan flip-flop 120 and memory circuits 131[1] to 131[4] of the data retention circuit 130 at times T3, T4, T6, and T7 of the timing chart shown in Figure 2B.
  • each of the signals BK[1] to BK[4], the signals RE[1] to RE[4], and the signal SE is set to "L".
  • the state of the data provided to each of the nodes SN[1] and SN[2] is set to be undefined (data D1 to D8 are not shown).
  • the potential provided to the wiring CL is set to a constant potential (for example, ground potential). In the following description, unless otherwise specified, each signal is set to maintain its previous state.
  • the data D3 stored in the node SN[2] of the memory circuit 131[2] is provided to the terminal SD.
  • register 110 can operate as described using Figures 2B and 3B to 3E.
  • One aspect of the present invention can be configured to save data of an interrupted task and load data of a task to be resumed in a CPU using the register 110, for example. That is, when switching between multiple tasks in the register 110, data of the scan flip-flop 120 can be written, held, and written back to any one of multiple memory circuits 131.
  • ⁇ Configuration example of arithmetic device> 4 is a block diagram illustrating an example of the configuration of a arithmetic unit including the above-described register 110.
  • the arithmetic unit according to one embodiment of the present invention may be used as a part of a CPU, for example.
  • the arithmetic device 100 shown in FIG. 4 has a control unit 101 and a CPU core 102.
  • the CPU core 102 has a register unit 103 and an arithmetic unit 104.
  • the register unit 103 has multiple register banks 105.
  • the register bank 105 has multiple general-purpose registers 106.
  • the general-purpose register bank 106 has multiple registers 110.
  • the arithmetic device 100 can execute a series of processes (tasks) by sequentially executing processes according to programs or data.
  • the arithmetic device 100 can execute multiple tasks.
  • the control unit 101 has a function of outputting a control signal for switching between multiple tasks in response to, for example, an interrupt signal (Interrupts) input from outside the arithmetic device 100 or a signal such as a sleep signal generated by the CPU core 102.
  • an interrupt signal Interrupts
  • the control unit 101 has a function of generating various signals (signals BK[1] through BK[k], signals RE[1] through RE[k], signal SE, and signal CLK) that control the operation of the register 110 in the CPU core 102 and supplying them to the register 110.
  • the control unit 101 may have a function to output a signal for controlling power gating of the CPU core 102, for example.
  • the CPU core 102 has a function of performing arithmetic processing in the arithmetic unit 104 according to the program data stored in the register unit 103.
  • the CPU core 102 is sometimes called a processor core.
  • the arithmetic device 100 may be configured to have one CPU core 102 (single core), or two or more CPU cores (e.g., multi-core such as dual core or many-core).
  • the register unit 103 has a register bank 105 in which, for example, a pipeline register and a register file are provided.
  • the register unit 103 has a function of temporarily holding program data for performing arithmetic processing in the arithmetic unit 104, data used in the arithmetic processing, and data obtained by the arithmetic processing.
  • the arithmetic unit 104 has a function of performing various arithmetic processing, such as arithmetic operations and logical operations, according to the program data stored in the register unit 103.
  • the arithmetic unit 104 is sometimes called an ALU (arithmetic logic unit).
  • the CPU core 102 may also have, for example, a program counter or a control circuit.
  • a register bank 105 is provided for each of a number of tasks that are executed by processing according to program data.
  • Each of a number of general-purpose registers 106 in the register bank 105 has the function of holding program data for performing arithmetic processing when executing each task, data used in the arithmetic processing, or data obtained by the arithmetic processing.
  • the state (also called the context) of the computing device 100 when executing each task is held in each of the register banks 105 provided for each task.
  • the control unit 101 controls the operation so that the register bank 105 corresponding to each task is switched to.
  • the arithmetic device 100 is controlled by the control unit 101 to save (also called evacuation, storage, or backup) the context of the task being executed in the corresponding register bank 105, suspend the processing, and load (also called return, restoration, or recovery) the context of the task to be executed next from the corresponding register bank 105, and then resume the processing.
  • save also called evacuation, storage, or backup
  • load also called return, restoration, or recovery
  • the operating speed of the arithmetic device 100 can be improved. In other words, the arithmetic device 100's arithmetic performance can be improved.
  • Figure 5 is a schematic diagram illustrating an example of an operation for switching between multiple tasks by applying the register 110 shown in Figure 2A to the arithmetic device 100 shown in Figure 4 and performing the operation described using Figure 2B.
  • FIG. 5 shows how three tasks, task 1, task 2, and task 3, are executed while being switched in sequence at each of the times Ta, Tb, and Tc.
  • the arrows also show how data for executing each of tasks 1 to 3 is saved from within scan flip-flop 120 to memory circuit 131[1] to memory circuit 131[3] when the tasks are switched, and how data is loaded from memory circuit 131[1] to memory circuit 131[3] to scan flip-flop 120. It is assumed that task 1 is executed immediately before time Ta.
  • task 1 is interrupted and task 2 is started. That is, while task 1 is being executed, the data in scan flip-flop 120 is saved to memory circuit 131[1]. After that, the data in memory circuit 131[2] is loaded into scan flip-flop 120, switching task 2 to an executable state.
  • task 2 is interrupted and task 3 is started. That is, while task 2 is being executed, the data in scan flip-flop 120 is saved to memory circuit 131[2]. After that, the data in memory circuit 131[3] is loaded into scan flip-flop 120, switching task 3 to an executable state.
  • task 3 is interrupted and task 1 is resumed. That is, while task 3 is being executed, the data in scan flip-flop 120 is saved to memory circuit 131[3]. Then, the data in memory circuit 131[1] is loaded into scan flip-flop 120, switching task 3 to an executable state. As a result, task 1 is resumed from the point where it was interrupted at time Ta.
  • the computing device 100 can resume a task from the point where it was interrupted due to task switching.
  • One aspect of the present invention is that, for example, in a CPU using the arithmetic device 100, a large number of registers can be provided while reducing power consumption. In addition, when switching tasks, processing can be resumed from where it was left off when the previous task was executed, improving arithmetic performance.
  • Figure 6 shows part of a cross-sectional structure of a semiconductor device that can be used for the register 110.
  • the semiconductor device shown in Figure 6 has a transistor 550, a transistor 37, a capacitor 38, a via 35, and a via 36.
  • Figure 7 is a cross-sectional view of the transistor 550 in the channel width direction. Note that Figure 6 also shows a cross-sectional view of the transistor 550 in the channel length direction.
  • Figure 8A is a top view of the transistor 37 and the capacitor 38, and Figures 8B and 8C are cross-sectional views of the transistor 37 and the capacitor 38.
  • the transistor 550 corresponds to a Si transistor included in the element layer 20 (e.g., a transistor constituting the scan flip-flop 120 in FIG. 1).
  • the transistor 37 corresponds to an OS transistor included in the element layer 30b (e.g., the transistors 133 and 134 in FIG. 1).
  • the capacitor 38 corresponds to a capacitor included in the element layer 30a (e.g., the capacitors 135 and 136 in FIG. 1).
  • terminal Q terminal Q
  • terminal SD terminal SD
  • node SN terminal Q
  • CL terminal CL
  • the transistor 37, the capacitance element 38, the via 35, and the via 36 are provided above the transistor 550.
  • the transistor 37 is provided above the capacitance element 38 or above the via 35.
  • the via 36 is provided above the via 35.
  • Via 35 is provided in element layer 30a and is made of a conductor that functions as a plug or wiring.
  • Via 36 is provided in element layer 30b and is made of a conductor that functions as a plug or wiring.
  • Transistor 37 can be electrically connected to transistor 550 provided in element layer 20 via via 35, or via via 36 and via 35.
  • the capacitive element 38 and the transistor 37 provided above the capacitive element 38 may be collectively referred to as the memory cell 32.
  • the via 35 and the transistor 37 provided above the via 35 may be collectively referred to as the functional element 33. Therefore, the semiconductor device shown in FIG. 6 can be said to have two memory cells 32 and one functional element 33.
  • the transistor 37 and the capacitor 38 of the memory cell 32 connected to the terminal Q correspond to the transistor 133 and the capacitor 135 shown in FIG. 1, respectively.
  • the transistor 37 and the capacitor 38 of the memory cell 32 connected to the terminal SD correspond to the transistor 134 and the capacitor 136 shown in FIG. 1, respectively.
  • the transistor 37 of the functional element 33 corresponds to the transistor 132 shown in FIG. 1.
  • one of the source and drain of the transistor 37 is electrically connected to one terminal of the capacitor 38.
  • the memory cell 32 can hold the charge stored in the capacitor 38 by turning off the transistor 37. Therefore, the memory cell 32 can store binary data by, for example, corresponding the level of the potential according to the amount of charge held in the capacitor 38 to "1" or "0.”
  • the transistor 550 is provided over a substrate 311 and has a conductor 316, an insulator 315, a semiconductor region 313 consisting of a part of the substrate 311, a low-resistance region 314a functioning as one of the source region and drain region, and a low-resistance region 314b functioning as the other of the source region and drain region.
  • the upper surface and the side surface in the channel width direction of the semiconductor region 313 of the transistor 550 are covered with the conductor 316 via the insulator 315.
  • the effective channel width is increased, and the on-characteristics of the transistor 550 can be improved.
  • the contribution of the electric field of the gate electrode can be increased, and therefore the off-characteristics of the transistor 550 can be improved.
  • the transistor 550 may be either a p-channel type or an n-channel type.
  • a CMOS circuit e.g., a circuit that operates complementarily, a CMOS logic gate, or a CMOS logic circuit, etc.
  • the transistor 550 preferably includes a semiconductor such as a silicon-based semiconductor in, for example, the region where the channel of the semiconductor region 313 is formed, the region nearby the region, the low-resistance region 314a which is one of the source region and the drain region, and the low-resistance region 314b which is the other of the source region and the drain region, and preferably includes single crystal silicon.
  • the transistor 550 may be formed of a material having, for example, Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), or GaAlAs (gallium aluminum arsenide).
  • the transistor 550 may be configured using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 550 may be a HEMT (High Electron Mobility Transistor) using, for example, GaAs and GaAlAs.
  • Low resistance region 314a and low resistance region 314b contain, in addition to the semiconductor material applied to semiconductor region 313, an element that imparts n-type conductivity, such as arsenic or phosphorus, or an element that imparts p-type conductivity, such as boron.
  • the conductor 316 functioning as the gate electrode can be a semiconductor material such as silicon containing an element that imparts n-type conductivity, such as arsenic or phosphorus, or an element that imparts p-type conductivity, such as boron.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used.
  • the work function is determined by the material of the conductor, so the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Furthermore, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and in particular, it is preferable to use tungsten in terms of heat resistance.
  • Transistor 550 may be formed using, for example, an SOI (Silicon on Insulator) substrate.
  • SOI Silicon on Insulator
  • a SIMOX (Separation by Implanted Oxygen) substrate may be used, which is formed by implanting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and eliminate defects that have occurred in the surface layer.
  • an SOI substrate formed using the Smart Cut method which uses the growth of microvoids formed by hydrogen ion implantation through heat treatment to cleave a semiconductor substrate, or the ELTRAN method (registered trademark: Epitaxial Layer Transfer) may be used.
  • a transistor formed using a single crystal substrate has a single crystal semiconductor in the channel formation region.
  • Insulator 320, insulator 322, insulator 324, and insulator 326 are stacked in order to cover transistor 550.
  • Insulators 320, 322, 324, and 326 can be made of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, or aluminum nitride.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen
  • aluminum oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • aluminum nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • the insulator 322 may function as a planarizing film that planarizes steps caused by the transistor 550 or the like provided below it.
  • the top surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve the planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having barrier properties that prevent hydrogen or impurities from diffusing from, for example, the substrate 311 or the transistor 550 to the region where the transistor 37 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element having an oxide semiconductor, such as transistor 37, the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses hydrogen diffusion between transistor 37 and transistor 550.
  • a film that suppresses hydrogen diffusion is a film that releases a small amount of hydrogen.
  • the amount of desorption of hydrogen can be analyzed, for example, by using thermal desorption spectroscopy (TDS) etc.
  • TDS thermal desorption spectroscopy
  • the amount of desorption of hydrogen from the insulator 324 may be 1 ⁇ 10 16 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less , converted into hydrogen atoms per area of the insulator 324, when the film surface temperature is in the range of 50° C. to 500° C., in a TDS analysis.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the relative dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably 0.7 times or less, and more preferably 0.6 times or less, the relative dielectric constant of the insulator 324.
  • conductors e.g., conductors 328 and 330, etc.
  • conductors 328 and 330 function as plugs or wiring.
  • conductors that function as plugs or wiring the same reference numeral may be given to multiple configurations.
  • the wiring and the plug that electrically connects to the wiring may be integrated. That is, there are cases where a part of the conductor functions as the wiring and a part of the conductor functions as the plug.
  • each plug or wiring may be, for example, a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material, in a single layer or in a laminated layer.
  • the material of the plug or wiring is preferably a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity.
  • the material of the plug or wiring is preferably formed from a low resistance conductive material such as aluminum or copper. By using a low resistance conductive material for the plug or wiring, the wiring resistance can be reduced.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are stacked in this order.
  • the conductor 356 is formed in the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as, for example, a plug or wiring that electrically connects the transistor 550 and the transistor 37.
  • the conductor 356 can be provided using, for example, a material similar to that of the conductor 328 or the conductor 330.
  • the insulator 350 is an insulator having a barrier property against hydrogen, similar to the insulator 324. It is also preferable that the conductor 356 includes a conductor having a barrier property against hydrogen. In particular, a conductor having a barrier property against hydrogen is formed in an opening of the insulator 350 having a barrier property against hydrogen. With this configuration, the transistor 550 and the transistor 37 can be separated by a barrier layer. Therefore, diffusion of hydrogen from the transistor 550 to the transistor 37 can be suppressed.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen.
  • tantalum nitride and highly conductive tungsten may be stacked.
  • the conductor 356 can suppress the diffusion of hydrogen from the transistor 550 while maintaining its conductivity as a wiring.
  • a wiring layer similar to the wiring layer including the conductor 356 may be a single layer or a stacked structure of two or more layers.
  • FIG. 8A to 8C are plan views and cross-sectional views of a transistor 37 and a capacitance element 38 included in a memory cell 32, which are applicable to each configuration of the element layer 30.
  • FIG. 8A is a plan view of the memory cell 32.
  • FIGS. 8B and 8C are cross-sectional views of the memory cell 32.
  • FIG. 8B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 8A.
  • FIG. 8C is a cross-sectional view of a portion indicated by a dashed line A3-A4 in FIG. 8A. Note that some elements are omitted in the plan view of FIG. 8A for clarity.
  • FIGS. 8A to 8C show an insulator 440, a conductor 410 on the insulator 440, a memory cell 32 on the conductor 410, an insulator 480 on the conductor 410, an insulator 280 on the insulator 480, and an insulator 283 on the memory cell 32.
  • the insulator 440, the insulator 480, the insulator 280, and the insulator 283 function as interlayer films.
  • the conductor 410 functions as wiring.
  • the memory cell 32 has a capacitive element 38 on the conductor 410 and a transistor 37 on the capacitive element 38.
  • the transistor 37 is provided so as to overlap with the capacitor 38.
  • the opening 290 in which part of the structure of the transistor 37 is provided has an area that overlaps with the opening 490 in which part of the structure of the capacitor 38 is provided.
  • the conductor 420 functions as one of the source and drain electrodes of the transistor 37 and as one of the pair of electrodes of the capacitor 38, so that the transistor 37 and the capacitor 38 share part of their structures.
  • the capacitance element 38 has a conductor 415 on the conductor 410, an insulator 430 on the conductor 415, and a conductor 420 on the insulator 430.
  • the conductor 420 functions as one of a pair of electrodes (sometimes referred to as an upper electrode)
  • the conductor 415 functions as the other of the pair of electrodes (sometimes referred to as a lower electrode)
  • the insulator 430 functions as a dielectric layer.
  • the capacitance element 38 constitutes a metal-insulator-metal (MIM) capacitance.
  • MIM metal-insulator-metal
  • the insulator 480 has an opening 490 that reaches the conductor 410. At least a portion of the conductor 415 is disposed in the opening 490.
  • the conductor 415 has a region that contacts the upper surface of the conductor 410 in the opening 490, a region that contacts the side surface of the insulator 480 in the opening 490, and a region that contacts at least a portion of the upper surface of the insulator 480.
  • the insulator 430 is disposed so that at least a portion of the insulator 430 is located in the opening 490.
  • the conductor 420 is disposed so that at least a portion of the conductor 420 is located in the opening 490. It is preferable that the conductor 420 is disposed so as to fill the opening 490, as shown in FIG. 8B and 8C.
  • the capacitive element 38 is configured such that the upper electrode and the lower electrode face each other with a dielectric layer sandwiched between them, not only on the bottom surface (sometimes called the bottom) but also on the side surface (sometimes called the sidewall), allowing the capacitance per unit area to be increased. Therefore, the deeper the opening 490, the greater the capacitance of the capacitive element 38 can be. Increasing the capacitance per unit area of the capacitive element 38 in this way allows the read operation in the memory cell array to be stabilized. It also allows for the miniaturization or high integration of memory cells to be promoted.
  • the sidewall of the opening 490 (sometimes referred to as the sidewall of the opening 490 of the insulator 480) is preferably perpendicular to the top surface of the conductor 410.
  • the insulator 480 can be said to have an opening 490 that extends perpendicularly to the top surface of the conductor 410.
  • the opening 490 has a cylindrical shape. With this configuration, it is possible to miniaturize or highly integrate the memory cells.
  • the opening 490 may be substantially circular such as an ellipse, polygonal such as a rectangle, or polygonal such as a rectangle with rounded corners in plan view.
  • the maximum width of the opening 490 may be calculated appropriately according to the shape of the top of the opening 490. For example, if the opening is rectangular in plan view, the maximum width of the opening 490 may be the length of the diagonal line of the top of the opening 490.
  • the portions of the conductor 415, the insulator 430, and the conductor 420 that are placed in the opening 490 are provided to reflect the shape of the opening 490.
  • the conductor 415 is provided to cover the bottom and sidewalls of the opening 490
  • the insulator 430 is provided to cover the conductor 415
  • the conductor 420 is provided to fill the recess in the insulator 430 that reflects the shape of the opening 490.
  • a portion of the dielectric layer (corresponding to the insulator 430) of the capacitance element 38 is provided along the side wall of the opening 490. That is, it is provided perpendicular to the upper surface of the conductor 410. In other words, it can be said that the surface where the upper electrode of the capacitance element 38 contacts the dielectric layer and the surface where the lower electrode contacts the dielectric layer each have a component perpendicular to the upper surface of the conductor 410.
  • the opening 490 is provided so that the sidewall of the opening 490 is perpendicular to the top surface of the conductor 410, but this is not a limitation of one embodiment of the present invention.
  • the sidewall of the opening 490 may be tapered.
  • a conductor 415 and an insulator 430 are laminated along the sidewall of the opening 490 and the top surface of the conductor 410.
  • a conductor 420 is provided on the insulator 430 so as to fill the opening 490.
  • a capacitance element 38 having such a configuration may be referred to as a trench type capacitance, a trench capacitance, or a deep hole laminate capacitance.
  • the insulator 280 is disposed on the capacitance element 38. That is, the insulator 280 is disposed on the conductor 415, the insulator 430, and the conductor 420. In other words, the conductor 420 is disposed below the insulator 280.
  • the conductor 410 functions, for example, as the wiring CL shown in FIG. 6.
  • the conductor 420 functions, for example, as the node SN shown in FIG. 6.
  • the conductor 410 is provided below the conductor 415.
  • the conductor 415 has an area in contact with the conductor 410.
  • the conductor 410 is provided on the insulator 440.
  • the conductor 410 can be provided, for example, in a planar shape.
  • the conductor 410 can be a single layer or a multilayer.
  • the conductor 410 can be made of a conductive material with high conductivity, such as tungsten. By using such a conductive material with high conductivity, the conductivity of the conductor 410 can be improved.
  • the conductor 415 is preferably made of a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen, and is used in a single layer or a stacked layer.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen may be used in a single layer or a stacked layer.
  • titanium nitride or indium tin oxide with added silicon may be used.
  • tungsten is stacked on tungsten
  • a structure in which tungsten is stacked on a first titanium nitride, and a second titanium nitride is stacked on the tungsten may be used.
  • the insulator 430 is provided on the conductor 415.
  • the insulator 430 is provided so as to contact the upper surface and side surfaces of the conductor 415.
  • the insulator 430 is structured so as to cover the side end portion of the conductor 415. This can prevent the conductor 415 and the conductor 420 from shorting out.
  • the insulator 430 may be provided so as to extend in contact with the upper surface of the insulator 480.
  • the side end of the insulator 430 may be aligned with the side end of the conductor 415.
  • the insulator 430 and the conductor 415 can be formed using the same mask, and the manufacturing process of the element layer 30 can be simplified.
  • the insulator 430 it is preferable to use a material with a high dielectric constant, a so-called high-k material, as the insulator 430.
  • a material with a high dielectric constant a so-called high-k material
  • the insulator 430 can be made thick enough to suppress the gate leakage current, and the capacitance of the capacitance element 38 can be sufficiently ensured.
  • the insulator 430 is preferably made of a laminate of insulating layers made of a high-k material, and preferably has a laminate structure of a high-k material and a material having a higher dielectric strength than the high-k material.
  • an insulating film laminated in the order of zirconium oxide, aluminum oxide, and zirconium oxide can be used as the insulator 430.
  • an insulating film laminated in the order of zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide can be used.
  • an insulating film laminated in the order of hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide can be used.
  • a material that can have ferroelectricity may be used as the insulator 430.
  • materials that can have ferroelectricity include metal oxides such as hafnium oxide, zirconium oxide, and HfZrO x (where X is a real number greater than 0).
  • materials that can have ferroelectricity include materials in which an element J1 (here, the element J1 is, for example, one or more selected from zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, and strontium) is added to hafnium oxide. The ratio of the number of atoms of hafnium atoms to the number of atoms of element J1 can be set appropriately.
  • the ratio of the number of atoms of hafnium atoms to the number of atoms of element J1 may be set to 1:1 or close to 1:1.
  • materials that can have ferroelectricity include materials in which an element J2 (here, the element J2 is, for example, one or more selected from hafnium, silicon, aluminum, gadolinium, yttrium, lanthanum, and strontium) is added to zirconium oxide.
  • the ratio of the number of zirconium atoms to the number of elements J2 can be set appropriately.
  • the ratio of the number of zirconium atoms to the number of elements J2 may be set to 1:1 or close to 1:1.
  • piezoelectric ceramics having a perovskite structure such as lead titanate (PbTiO x ), barium strontium titanate (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuthate tantalate (SBT), bismuth ferrite (BFO), or barium titanate may be used.
  • PbTiO x lead titanate
  • BST barium strontium titanate
  • PZT lead zirconate titanate
  • SBT strontium bismuthate tantalate
  • BFO bismuth ferrite
  • examples of materials that may have ferroelectricity include metal nitrides having element M1, element M2, and nitrogen.
  • element M1 is, for example, one or more selected from aluminum, gallium, and indium.
  • element M2 is, for example, one or more selected from boron, scandium, yttrium, lanthanum, cerium, neodymium, europium, titanium, zirconium, hafnium, vanadium, niobium, tantalum, and chromium.
  • the ratio of the number of atoms of element M1 to the number of atoms of element M2 can be set appropriately.
  • metal nitrides having element M1 and nitrogen may have ferroelectricity even if they do not contain element M2.
  • examples of materials that may have ferroelectricity include materials in which element M3 is added to the above metal nitride.
  • element M3 is, for example, one or more selected from magnesium, calcium, strontium, zinc, and cadmium.
  • the ratio of the number of atoms of element M1, the number of atoms of element M2, and the number of atoms of element M3 can be set appropriately.
  • Examples of materials that can have ferroelectricity include perovskite-type oxynitrides such as SrTaO 2 N and BaTaO 2 N, and GaFeO 3 having a ⁇ -alumina structure.
  • metal oxides and metal nitrides are given as examples, but the present invention is not limited to these.
  • metal oxynitrides in which nitrogen is added to the above-mentioned metal oxides, or metal oxynitrides in which oxygen is added to the above-mentioned metal nitrides, etc. may be used.
  • a material that can have ferroelectricity for example, a mixture or compound made of multiple materials selected from the materials listed above can be used.
  • the insulator 430 can have a layered structure made of multiple materials selected from the materials listed above.
  • the crystal structure (characteristics) of the materials listed above may change not only depending on the film formation conditions but also on various processes. Therefore, in this specification, not only materials that exhibit ferroelectricity are called ferroelectrics, but materials that can have ferroelectricity may also be called ferroelectrics.
  • the film thickness of the insulator 430 can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, and even more preferably 10 nm or less (typically 2 nm or more and 9 nm or less). For example, it is preferable to set the film thickness of the insulator 430 to 8 nm or more and 12 nm or less.
  • the capacitance element 38 can be combined with a semiconductor element such as a miniaturized transistor to form a semiconductor device.
  • a layer of a material that can have ferroelectricity may be referred to as a ferroelectric layer, a metal oxide film, or a metal nitride film.
  • a device having such a ferroelectric layer, a metal oxide film, or a metal nitride film may be referred to as a ferroelectric device in this specification, etc.
  • Metal oxides containing either or both of hafnium and zirconium are preferred because they can have ferroelectricity even in a small area.
  • the ferroelectric layer can have ferroelectricity even when the area (occupied area) in a top view is 100 ⁇ m 2 or less, 10 ⁇ m 2 or less, 1 ⁇ m 2 or less, or 0.1 ⁇ m 2 or less.
  • the ferroelectricity may be present even when the area is 10,000 nm 2 or less, or 1,000 nm 2 or less.
  • Ferroelectrics are insulators, and have the property that polarization occurs inside when an electric field is applied from the outside, and the polarization remains even when the electric field is made zero. For this reason, a nonvolatile memory element can be formed using a capacitance element (hereinafter sometimes referred to as a ferroelectric capacitor) using this material as a dielectric.
  • a nonvolatile memory element using a ferroelectric capacitor may be called, for example, a Ferroelectric Random Access Memory (FeRAM) or a ferroelectric memory.
  • FeRAM Ferroelectric Random Access Memory
  • a ferroelectric memory has a transistor and a ferroelectric capacitor, and one of the source and drain of the transistor is electrically connected to one terminal of the ferroelectric capacitor. Therefore, when a ferroelectric capacitor is used as the capacitance element 38, the memory cell shown in this embodiment functions as a ferroelectric memory.
  • Ferroelectricity is said to be expressed by the displacement of oxygen or nitrogen in the crystals contained in the ferroelectric layer due to an externally applied electric field. It is also presumed that the expression of ferroelectricity depends on the crystal structure of the crystals contained in the ferroelectric layer. Therefore, in order for the insulator 430 to express ferroelectricity, the insulator 430 needs to contain crystals. In particular, it is preferable for the insulator 430 to contain crystals having an orthorhombic crystal structure, since ferroelectricity is expressed.
  • the crystal structure of the crystals contained in the insulator 430 may be one or more selected from the cubic crystal system, the tetragonal crystal system, the orthorhombic crystal system, the monoclinic crystal system, and the hexagonal crystal system.
  • the insulator 430 may have an amorphous structure. In this case, the insulator 430 may be a composite structure having an amorphous structure and a crystalline structure.
  • the conductor 420 is provided in contact with a portion of the upper surface of the insulator 430.
  • the side end of the conductor 420 is preferably located inside the side end of the conductor 415 in both the X direction and the Y direction.
  • the side end of the conductor 420 may be located outside the side end of the conductor 415.
  • the conductor 420 can be a single layer or a multilayer of a conductive material.
  • a conductive material that is resistant to oxidation or a conductive material that has the function of suppressing the diffusion of oxygen as the conductor 420.
  • titanium nitride or tantalum nitride can be used.
  • the conductors 420 of two adjacent capacitance elements 38 may be integrally formed so that one terminal of each is electrically connected to the other.
  • the insulator 480 functions as an interlayer film, it is preferable that the insulator 480 has a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • an insulator containing a material with a low dielectric constant can be used in a single layer or a stacked layer. Silicon oxide and silicon oxynitride are preferable because they are thermally stable. In this case, the insulator 480 has at least silicon and oxygen.
  • the transistor 37 includes a conductor 420, a conductor 240 on the insulator 280, an oxide semiconductor 230, an insulator 250 on the oxide semiconductor 230, and a conductor 260 on the insulator 250.
  • the oxide semiconductor 230 functions as a semiconductor layer
  • the conductor 260 functions as a gate electrode
  • the insulator 250 functions as a gate insulator
  • the conductor 420 functions as one of a source electrode and a drain electrode
  • the conductor 240 functions as the other of the source electrode and drain electrode.
  • the insulator 280 and the conductor 240 have an opening 290 that reaches the conductor 420. At least a portion of the oxide semiconductor 230 is disposed in the opening 290. Note that the oxide semiconductor 230 has a region that contacts the upper surface of the conductor 420 in the opening 290, a region that contacts the side surface of the conductor 240 in the opening 290, and a region that contacts at least a portion of the upper surface of the conductor 240.
  • the insulator 250 is disposed so that at least a portion of it is located in the opening 290.
  • the conductor 260 is disposed so that at least a portion of it is located in the opening 290. Note that the conductor 260 is preferably disposed so as to fill the opening 290, as shown in FIG. 8B and FIG. 8C.
  • the conductor 420 may have a structure in which, for example, tantalum nitride is laminated on titanium nitride.
  • the titanium nitride is in contact with the insulator 430
  • the tantalum nitride is in contact with the oxide semiconductor 230.
  • This structure can prevent the conductor 420 from being excessively oxidized by the oxide semiconductor 230.
  • the conductor 420 may have a structure in which, for example, tungsten is laminated on titanium nitride.
  • the conductor 420 since the conductor 420 has a region in contact with the oxide semiconductor 230, it is preferable to use a conductive material containing oxygen.
  • a conductive material containing oxygen As the conductor 420, the conductor 420 can maintain its conductivity even if it absorbs oxygen.
  • an insulator containing oxygen such as zirconium oxide is used as the insulator 430, the conductor 420 can maintain its conductivity.
  • indium tin oxide also referred to as ITO
  • indium tin oxide with added silicon also referred to as ITSO
  • indium zinc oxide also referred to as IZO (registered trademark)
  • ITO indium tin oxide
  • ITSO indium tin oxide with added silicon
  • IZO indium zinc oxide
  • the oxide semiconductor 230 has a region in contact with the side surface of the conductor 240 in the opening 290 and a region in contact with a part of the top surface of the conductor 240. In this way, the oxide semiconductor 230 contacts not only the side surface but also the top surface of the conductor 240, so that the area of contact between the oxide semiconductor 230 and the conductor 240 can be increased.
  • FIG. 8C shows a configuration in which the side end of the oxide semiconductor 230 is located inside the side end of the conductor 240.
  • one aspect of the present invention is not limited to this.
  • a structure in which the side end of the oxide semiconductor 230 and the side end of the conductor 240 coincide in the Y direction may be used.
  • a structure in which the side end of the oxide semiconductor 230 is located outside the side end of the conductor 240 may be used.
  • the conductor 260 is provided extending in the Y direction, and the conductor 240 is provided extending in the X direction.
  • the conductor 260 and the conductor 240 are provided so as to intersect with each other.
  • the conductor 410 is provided in a planar shape, but this is not a limitation of one embodiment of the present invention.
  • the conductor 410 may be provided parallel to the conductor 260 or parallel to the conductor 240.
  • the sidewall of the opening 290 (sometimes referred to as the sidewall of the opening 290 of the insulator 280) is preferably perpendicular to the top surface of the conductor 410.
  • the insulator 280 can be said to have an opening 290 that extends perpendicularly to the top surface of the conductor 410.
  • the opening 290 has a cylindrical shape. With this configuration, it is possible to miniaturize or highly integrate the memory cells.
  • the opening 290 may be approximately circular such as an ellipse in plan view, polygonal such as a rectangle, or polygonal such as a rectangle with rounded corners.
  • the maximum width of the opening 290 may be calculated appropriately according to the shape of the top of the opening 290. For example, if the opening is rectangular in plan view, the maximum width of the opening 290 may be the length of the diagonal line of the top of the opening 290.
  • the portions of the oxide semiconductor 230, the insulator 250, and the conductor 260 that are arranged in the opening 290 are provided to reflect the shape of the opening 290.
  • the oxide semiconductor 230 is provided to cover the bottom and sidewalls of the opening 290
  • the insulator 250 is provided to cover the oxide semiconductor 230
  • the conductor 260 is provided to fill the recess of the insulator 250 that reflects the shape of the opening 290.
  • the transistor of one embodiment of the present invention can be called, for example, a VFET (Vertical Field Effect Transistor), a vertical transistor, a vertical channel transistor, or a vertical channel transistor.
  • VFET Vertical Field Effect Transistor
  • the opening 290 is provided so that the sidewall of the opening 290 is perpendicular to the top surface of the conductor 410, but this is not a limitation of one aspect of the present invention.
  • the sidewall of the opening 290 may be tapered.
  • FIG. 9A shows an enlarged view of the oxide semiconductor 230 and its vicinity in FIG. 8B. Also, FIG. 9B shows a cross-sectional view in the XY plane including the conductor 240.
  • the oxide semiconductor 230 has a region 230i and regions 230na and 230nb arranged to sandwich the region 230i.
  • Region 230na is a region in contact with conductor 420 of oxide semiconductor 230. At least a part of region 230na functions as one of the source region and drain region of transistor 37.
  • Region 230nb is a region in contact with conductor 240 of oxide semiconductor 230. At least a part of region 230nb functions as the other of the source region and drain region of transistor 37.
  • conductor 240 is in contact with the entire outer periphery of oxide semiconductor 230.
  • the other of the source region and drain region of transistor 37 can be formed on the entire outer periphery of a portion of oxide semiconductor 230 that is formed in the same layer as conductor 240.
  • Region 230i is a region between regions 230na and 230nb of the oxide semiconductor 230. At least a part of region 230i functions as a channel formation region of transistor 37. That is, the channel formation region of transistor 37 is located in a region of the oxide semiconductor 230 between conductor 420 and conductor 240. It can also be said that the channel formation region of transistor 37 is located in a region of the oxide semiconductor 230 that is in contact with insulator 280 or in the vicinity of the region.
  • the channel length of the transistor 37 is the distance between the source region and the drain region. In other words, it can be said that the channel length of the transistor 37 is determined by the thickness of the insulator 280 on the conductor 420.
  • the channel length L of the transistor 37 is indicated by a dashed double-headed arrow.
  • the channel length L is the distance between the end of the region where the oxide semiconductor 230 and the conductor 420 contact each other and the end of the region where the oxide semiconductor 230 and the conductor 240 contact each other in a cross-sectional view. In other words, the channel length L corresponds to the length of the side surface of the insulator 280 on the opening 290 side in a cross-sectional view.
  • the channel length is set by the exposure limit of photolithography, but in one aspect of the present invention, the channel length can be set by the film thickness of the insulator 280. Therefore, the channel length of the transistor 37 can be made to be a very fine structure below the exposure limit of photolithography (for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 1 nm or more, or 5 nm or more). This increases the on-current of the transistor 37, and improves the frequency characteristics. Therefore, the read speed and write speed of the memory cell 32 can be improved.
  • the exposure limit of photolithography for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 1 nm or more, or 5 nm or more.
  • the channel formation region, the source region, and the drain region can be formed in the opening 290. This allows the area occupied by the transistor 37 to be reduced compared to conventional transistors in which the channel formation region, the source region, and the drain region are provided separately on the XY plane. This allows the memory cells 32 to be highly integrated, thereby increasing the memory capacity per unit area.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are arranged concentrically, as in FIG. 9B. Therefore, the side of the conductor 260 arranged at the center faces the side of the oxide semiconductor 230 through the insulator 250. That is, in a plan view, the entire circumference of the oxide semiconductor 230 becomes the channel formation region.
  • the channel width of the transistor 37 is determined by the outer periphery length of the oxide semiconductor 230. That is, it can be said that the channel width of the transistor 37 is determined by the maximum width of the opening 290 (maximum diameter when the opening 290 is circular in a plan view). In FIGS.
  • the maximum width D of the opening 290 is indicated by a double-headed arrow of a two-dot chain line.
  • the channel width W of the transistor 37 is indicated by a double-dot chain line of a one-dot chain line.
  • the maximum width D of the opening 290 is set by the exposure limit of photolithography.
  • the maximum width D of the opening 290 is set by the film thickness of each of the oxide semiconductor 230, the insulator 250, and the conductor 260 provided in the opening 290.
  • the maximum width D of the opening 290 is, for example, 5 nm or more, 10 nm or more, or 20 nm or more, and is preferably 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, or 30 nm or less. Note that when the opening 290 is circular in plan view, the maximum width D of the opening 290 corresponds to the diameter of the opening 290, and the channel width W can be calculated as "D x ⁇ ".
  • the channel length L of the transistor 37 is preferably smaller than at least the channel width W of the transistor 37.
  • the channel length L of the transistor 37 of one embodiment of the present invention is 0.1 to 0.99 times, preferably 0.5 to 0.8 times, the channel width W of the transistor 37. With such a configuration, a transistor having good electrical characteristics and high reliability can be realized.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are arranged concentrically. This makes the distance between the conductor 260 and the oxide semiconductor 230 uniform or approximately uniform, so that the gate electric field of the oxide semiconductor 230 can be applied uniformly or approximately uniformly.
  • the channel formation region of a transistor using an oxide semiconductor for the semiconductor layer has fewer oxygen vacancies or a lower impurity concentration (e.g., concentration of hydrogen, nitrogen, or metal element) than the source region and the drain region.
  • a lower impurity concentration e.g., concentration of hydrogen, nitrogen, or metal element
  • VOH defects in which hydrogen enters the oxygen vacancies and generate electrons that serve as carriers
  • VOH is also reduced in the channel formation region.
  • the channel formation region of the transistor is a high-resistance region with a low carrier concentration. Therefore, it can be said that the channel formation region of the transistor is i-type (intrinsic) or substantially i-type.
  • the source and drain regions of a transistor that uses an oxide semiconductor for its semiconductor layer have more oxygen vacancies, more VOH , or a higher impurity concentration (e.g., concentration of hydrogen, nitrogen, or metal element) than the channel formation region, and thus have an increased carrier concentration and low resistance.
  • the source and drain regions of the transistor are n-type regions that have a higher carrier concentration and lower resistance than the channel formation region.
  • the band gap of the metal oxide used as the oxide semiconductor 230 is preferably 2 eV or more, more preferably 2.5 eV or more.
  • the frequency of the refresh operation can be about once per 10 sec, which is 10 times or more or 100 times or more.
  • the frequency of the refresh operation can be set to 1 sec to 100 sec, preferably 5 sec to 50 sec.
  • metal oxide can be used as the oxide semiconductor 230 in a single layer or a stacked layer.
  • the metal oxide preferably contains at least one of indium and zinc.
  • indium M (wherein M is one or more selected from gallium, aluminum, yttrium, tin, silicon, boron, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt), and zinc.
  • M is one or more selected from gallium, aluminum, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as "IGZO”
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) also referred to as "IAZO”
  • an oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) also referred to as "IAGZO”
  • an oxide containing indium (In), tin (Sn), and zinc (Zn) also referred to as "ITZO (registered trademark)
  • an oxide containing indium (In), gallium (Ga), zinc (Zn), and tin (Sn) also referred to as "IGZTO” may be used.
  • the metal oxide is In-M-Zn oxide
  • the atomic ratio of In in the In-M-Zn oxide is greater than or equal to the atomic ratio of M.
  • the atomic ratio of In in the In-M-Zn oxide may be smaller than the atomic ratio of M.
  • the band gaps of the metal oxides in the first and third layers it is preferable to configure the band gaps of the metal oxides in the first and third layers to be larger than the band gap of the metal oxide in the second layer. With this configuration, it is possible to use the metal oxide in the second layer as the main current path, resulting in a so-called buried channel structure.
  • the metal oxide can be formed by sputtering or atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the composition of the formed metal oxide may differ from the composition of the sputtering target.
  • the zinc content in the formed metal oxide may decrease to about 50% compared to the sputtering target.
  • the oxide semiconductor 230 preferably has crystallinity.
  • oxide semiconductors having crystallinity include c-axis aligned crystalline oxide semiconductor (CAAC-OS), nanocrystalline oxide semiconductor (nc-OS), polycrystalline oxide semiconductor, and single-crystalline oxide semiconductor. It is preferable to use CAAC-OS or nc-OS as the oxide semiconductor 230, and it is particularly preferable to use CAAC-OS.
  • the CAAC-OS preferably has multiple layered crystal regions with the c-axis oriented in the normal direction to the surface on which it is formed.
  • the oxide semiconductor 230 preferably has layered crystals parallel to the sidewall of the opening 290, particularly the side surface of the insulator 280. With this structure, the layered crystals of the oxide semiconductor 230 are formed parallel to the channel length direction of the transistor 37, thereby increasing the on-state current of the transistor.
  • oxide semiconductor 230 is shown as a single layer in FIGS. 8B and 8C, one embodiment of the present invention is not limited to this.
  • the oxide semiconductor 230 may have a stacked structure of multiple oxide layers having different chemical compositions.
  • the oxide semiconductor 230 may have a structure in which multiple types of oxides selected from the above metal oxides are appropriately stacked.
  • Fig. 10 shows a modification of the semiconductor device shown in Fig. 6.
  • differences from the semiconductor device shown in Fig. 6 will be mainly described.
  • the semiconductor device shown in FIG. 10 has a functional element 34 instead of the functional element 33.
  • the functional element 34 has a connection portion 39 and a transistor 37 provided above the connection portion 39.
  • connection portion 39 is provided in the element layer 30a.
  • the transistor 37 can be electrically connected to the transistor 550 provided in the element layer 20 via the connection portion 39.
  • FIGS. 11A and 11B are a plan view and a cross-sectional view of a transistor 37 and a connection portion 39 of a functional element 34.
  • FIG. 11A is a plan view of the functional element 34.
  • FIG. 11B is a cross-sectional view of the functional element 34.
  • FIG. 11B is a cross-sectional view of the portion indicated by the dashed dotted line A5-A6 in FIG. 11A. Note that some elements have been omitted from the plan view of FIG. 11A to clarify the drawing.
  • the functional element 34 shown in Figures 11A and 11B has a transistor 37 and a connection portion 39.
  • the functional element 34 has a configuration similar to that of the memory cell 32 described above, except that the configuration of the insulator 430 is different, that the functional element 34 has an insulator 431, and that the conductor 415 and the conductor 420 are in contact with each other.
  • the insulator 430 is provided with an opening that overlaps with the opening 490. It is preferable that the opening of the insulator 430 is provided so as to encompass the opening 490. In other words, it is preferable that the opening 490 is located inside the opening of the insulator 430 in a plan view.
  • an insulator 431 is provided along a portion of the conductor 415 that is provided along the inner wall of the insulator 480.
  • the insulator 431 is in contact with the conductor 415 and the conductor 420.
  • the insulators 430 and 431 are formed by processing the same insulating film and contain the same elements.
  • the insulator 431 is formed when a portion of the insulator 430 located at the bottom of the opening 490 is removed by anisotropic etching, leaving a portion of the insulator 430 remaining.
  • the insulator 431 can also be referred to as a sidewall insulator.
  • the insulator 431 may not be formed depending on the processing method of the insulating film that becomes the insulator 430. In that case, it is preferable because the area of contact between the conductor 420 and the conductor 415 becomes large.
  • connection portion 39 has a configuration in which a portion of the insulator 430 in the capacitance element 38 is opened, and the conductor 415 and the conductor 420 are in contact with each other through the opening.
  • the conductor 420 and the conductor 415 are electrically connected, and therefore the conductor 420 and the conductor 410 are electrically connected via the conductor 415.
  • one of the source electrode and the drain electrode of the transistor 37 is electrically connected to the conductor 410.
  • the semiconductor device and the arithmetic device according to one embodiment of the present invention are not limited to the semiconductor device and the arithmetic device described in this embodiment. At least a part of the configuration examples and operation examples exemplified in this embodiment and the drawings corresponding thereto can be appropriately combined with other configuration examples, other operation examples, other drawings, and other embodiments described in this specification, etc.
  • the carrier concentration of a channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , further preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and further preferably less than 1 ⁇ 10 10 cm ⁇ 3 and 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more.
  • the density of defect states in the oxide semiconductor may be reduced by reducing the impurity concentration in the oxide semiconductor.
  • a semiconductor having a low impurity concentration and a low density of defect states is referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor an oxide semiconductor with a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • a highly pure intrinsic or substantially highly pure intrinsic oxide semiconductor may have a low density of trap states due to a low density of defect states.
  • charges captured in the trap states of the oxide semiconductor may take a long time to disappear and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high density of trap states may have unstable electrical characteristics.
  • impurities in an oxide semiconductor refer to, for example, anything other than the main component that constitutes the oxide semiconductor.
  • an element with a concentration of less than 0.1 atomic % can be considered an impurity.
  • an OS transistor may form a defect (hereinafter sometimes referred to as VOH ) in which hydrogen is introduced into an oxygen vacancy in an oxide semiconductor, and generate electrons that serve as carriers.
  • VOH a defect
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage of the OS transistor may vary as the donor concentration in the channel formation region increases. For this reason, when oxygen vacancies are present in the channel formation region of an oxide semiconductor, an OS transistor is likely to have normally-on characteristics (a drain current flows when a gate voltage is 0 V). Therefore, impurities, oxygen vacancies, and VOH are preferably reduced as much as possible in the channel formation region of an oxide semiconductor.
  • the band gap of the oxide semiconductor is preferably larger than that of silicon (typically 1.1 eV), and is preferably 2 eV or more, more preferably 2.5 eV or more, and further preferably 3.0 eV or more.
  • the off-state current (also referred to as Ioff) of the transistor can be reduced.
  • OS transistors use oxide semiconductors, which are semiconductor materials with a large band gap, and therefore the short channel effect can be suppressed. In other words, OS transistors are transistors that do not have a short channel effect or have an extremely small short channel effect.
  • the short channel effect is a degradation of electrical characteristics that becomes evident as transistors are miniaturized (reduced channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • S value refers to the amount of change in gate voltage when the drain current is changed by one order of magnitude while the drain voltage is constant in the subthreshold region.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • Characteristic length is an index of how easily the potential of the channel formation region bends. The smaller the characteristic length, the steeper the potential rises, and therefore the more resistant it is to short channel effects.
  • OS transistors are accumulation-type transistors, while Si transistors are inversion-type transistors. Therefore, compared to Si transistors, OS transistors have smaller characteristic lengths between the source region and the channel-forming region and between the drain region and the channel-forming region. Therefore, OS transistors are more resistant to the short-channel effect than Si transistors. In other words, when it is desired to manufacture a transistor with a short channel length, OS transistors are more suitable than Si transistors.
  • the conduction band bottom of the channel formation region is lowered due to the Conduction-Band-Lowering (CBL) effect, so that the energy difference between the conduction band bottom between the source region or drain region and the channel formation region can be reduced to 0.1 eV to 0.2 eV.
  • CBL Conduction-Band-Lowering
  • the OS transistor can also be considered to have an n + / n ⁇ /n + accumulation-type junction-less transistor structure or an n + /n ⁇ /n + accumulation-type non- junction transistor structure in which the channel formation region is an n ⁇ type region and the source region and the drain region are each an n + type region .
  • the OS transistor can have good electrical characteristics even when miniaturized or highly integrated.
  • the OS transistor can have good electrical characteristics even when the gate length is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less and 1 nm or more, 3 nm or more, or 5 nm or more.
  • the OS transistor can be used as a transistor with a shorter channel length than the Si transistor.
  • the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during the transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to, for example, 50 GHz or more, preferably 100 GHz or more, and more preferably 150 GHz or more in a room temperature environment.
  • OS transistors have the excellent advantages of having a smaller off-state current than Si transistors and being capable of producing transistors with a short channel length.
  • Embodiment 3 electronic components, electronic devices, large scale computers, space equipment, and data centers (also referred to as data centers (DCs)) in which the semiconductor device described in the above embodiment can be used will be described.
  • the electronic components, electronic devices, large scale computers, space equipment, and data centers using the semiconductor device of one embodiment of the present invention are effective in achieving high performance, such as low power consumption.
  • FIG. 12A is a perspective view of an electronic component 700 and a substrate (mounting substrate 704) on which the electronic component 700 is mounted.
  • the electronic component 700 shown in FIG. 12A has a semiconductor device 710 in a mold 711. In FIG. 12A, some parts are omitted in order to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711.
  • the land 712 is electrically connected to an electrode pad 713.
  • the electrode pad 713 is electrically connected to the semiconductor device 710 by a wire 714.
  • the electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and electrically connected on the printed circuit board 702 to complete the mounting substrate 704.
  • the semiconductor device 710 also has a drive circuit layer 715 and a memory layer 716.
  • the memory layer 716 is configured by stacking a plurality of memory cell arrays.
  • the stacked configuration of the drive circuit layer 715 and the memory layer 716 can be a monolithic stacked configuration.
  • each layer can be connected without using a through electrode technology such as a TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • a so-called on-chip memory configuration in which the memory is formed directly on the processor can be configured.
  • By configuring the on-chip memory it is possible to increase the operation speed of the interface part between the processor and the memory.
  • the memory as an on-chip memory, it is possible to reduce the size of the connection wiring, etc., compared to technologies that use through electrodes such as TSVs, and it is also possible to increase the number of connection pins. Increasing the number of connection pins enables parallel operation, making it possible to improve the memory bandwidth (also called memory bandwidth).
  • the memory cell arrays in the memory layer 716 are formed using OS transistors and the memory cell arrays are monolithically stacked.
  • OS transistors By forming the memory cell arrays in a monolithic stacked configuration, it is possible to improve either or both of the memory bandwidth and the memory access latency.
  • the bandwidth is the amount of data transferred per unit time.
  • the access latency is the time from access to the start of data exchange.
  • Si transistors when Si transistors are used for the memory layer 716, it is difficult to form a monolithic stacked configuration compared to OS transistors. Therefore, it can be said that OS transistors have a superior structure to Si transistors in a monolithic stacked configuration.
  • OS transistors have the advantage of being able to achieve a wider memory bandwidth than Si transistors.
  • the semiconductor device 710 may also be referred to as a die.
  • a die refers to a chip piece obtained during the manufacturing process of a semiconductor chip by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and cutting it into cubes.
  • Semiconductor materials that can be used for the die include, for example, silicon, silicon carbide, and gallium nitride.
  • a die obtained from a silicon substrate also called a silicon wafer
  • a silicon die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
  • FIG. 12B is a perspective view of electronic component 730.
  • Electronic component 730 is an example of a SiP (System in Package) or MCM (Multi Chip Module).
  • Electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and multiple semiconductor devices 710 provided on interposer 731.
  • the semiconductor device 710 can be used as a storage device such as a high bandwidth memory (HBM).
  • HBM high bandwidth memory
  • the semiconductor device 735 can be used as an integrated circuit (e.g., an arithmetic unit, a control unit, or a signal processing unit) such as a central processing unit (CPU), a graphics processing unit (GPU), or a field programmable gate array (FPGA).
  • CPU central processing unit
  • GPU graphics processing unit
  • FPGA field programmable gate array
  • the package substrate 732 may be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate.
  • the interposer 731 may be, for example, a silicon interposer or a resin interposer.
  • the interposer 731 has a plurality of wirings, and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches through each of the plurality of wirings.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 also has a function of electrically connecting the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732.
  • the interposer 731 may be called a "rewiring substrate” or an "intermediate substrate.”
  • the interposer 731 may also be provided with through electrodes, and the through electrodes may be used to electrically connect the integrated circuits to the package substrate 732.
  • a TSV may also be used as the through electrode.
  • silicon interposer it is preferable to use a silicon interposer for the interposer 731.
  • Silicon interposers can be manufactured at lower cost than integrated circuits because they do not require active elements.
  • silicon interposers allow wiring to be formed using semiconductor processes, making it easy to form fine wiring that is difficult to achieve with resin interposers.
  • the interposer that implements the HBM requires many wiring connections to achieve a wide memory bandwidth. For this reason, the interposer that implements the HBM is required to have fine, high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer that implements the HBM.
  • SiP or MCM using a silicon interposer is less likely to experience a decrease in reliability due to differences in the expansion coefficient between the integrated circuit and the interposer.
  • the silicon interposer has a high degree of surface flatness, poor connection between the integrated circuit mounted on the silicon interposer and the silicon interposer is less likely to occur.
  • a composite structure may be formed by combining a memory cell array stacked using a TSV and a monolithic stacking memory cell array.
  • the substrate on which the electronic component 730 is mounted may be provided with a heat sink (heat sink) stacked on top of the electronic component 730.
  • a heat sink heat sink
  • the integrated circuits provided on the interposer 731 are aligned in height.
  • the electronic component 730 is aligned in height with the semiconductor device 710 and the semiconductor device 735.
  • the package substrate 732 may have electrodes 733 on the bottom.
  • FIG. 12B shows an example in which the electrodes 733 are formed of solder balls.
  • the electronic component 730 can be mounted in a BGA (Ball Grid Array) manner by providing solder balls in a matrix on the bottom of the package substrate 732.
  • the electrodes 733 may be formed of conductive pins.
  • the electronic component 730 can be mounted in a PGA (Pin Grid Array) manner by providing conductive pins in a matrix on the bottom of the package substrate 732.
  • the electronic component 730 can be mounted on other substrates using various mounting methods, including but not limited to BGA or PGA.
  • mounting methods such as SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), or QFN (Quad Flat Non-leaded package) can be used.
  • ⁇ Electronics ⁇ 13A is a perspective view of an electronic device 6500.
  • the electronic device 6500 shown in FIG. 13A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes, for example, a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and a control device 6509.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to, for example, the display portion 6502 or the control device 6509. The use of the semiconductor device of one embodiment of the present invention for the control device 6509 is preferable because power consumption can be reduced.
  • FIG. 13B is a perspective view of an electronic device 6600.
  • the electronic device 6600 shown in FIG. 13B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 includes, for example, a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display unit 6615, and a control device 6616.
  • the control device 6616 includes, for example, one or more of a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to, for example, the control device 6509 or the control device 6616.
  • the use of the semiconductor device of one embodiment of the present invention for the control device 6616 is preferable because power consumption can be reduced.
  • Fig. 13C is a perspective view of a large scale computer 5600.
  • the large scale computer 5600 shown in Fig. 13C has a rack 5610 housing a plurality of rack-mounted computers 5620.
  • the large scale computer 5600 may also be called a supercomputer.
  • FIG. 13D is a perspective view illustrating an example configuration of a computer 5620.
  • computer 5620 has a motherboard 5630.
  • Motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals (not shown).
  • PC card 5621 is inserted into slot 5631.
  • PC card 5621 has connection terminal 5623, connection terminal 5624, and connection terminal 5625, each of which is connected to motherboard 5630.
  • the PC card 5621 shown in FIG. 13E is an example of a processing board equipped with, for example, a CPU, a GPU, and a storage device.
  • the PC card 5621 has a board 5622.
  • the board 5622 also has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 13E illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628, but for those semiconductor devices, please refer to the description of the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628 described below.
  • connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • An example of the standard for the connection terminal 5629 is PCIe (Peripheral Component Interconnect Express).
  • connection terminals 5623, 5624, and 5625 can be, for example, an interface for supplying power or inputting a signal to the PC card 5621. Also, for example, they can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards of the connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface).
  • Examples of the standards of each include HDMI (registered trademark) (High-Definition Multimedia Interface).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and the semiconductor device 5626 and the board 5622 can be electrically connected by inserting the terminal into a socket (not shown) provided on the board 5622.
  • the semiconductor device 5627 has multiple terminals, and the semiconductor device 5627 can be electrically connected to the board 5622 by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • the electronic component 730 described above can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 can be electrically connected to each other by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • Examples of the semiconductor device 5628 include a memory device.
  • the electronic component 700 described above can be used as the semiconductor device 5628.
  • the mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations, such as those required for learning and inference in artificial intelligence.
  • the semiconductor device of one embodiment of the present invention can be used in space equipment, such as equipment for processing and storing information.
  • the semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small changes in electrical characteristics due to radiation exposure.
  • the OS transistor has high resistance to radiation and is therefore suitable for use in an environment where radiation may be incident.
  • the OS transistor is suitable for use in outer space.
  • Figure 14 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • Figure 14 illustrates a planet 6804 in outer space.
  • outer space refers to an altitude of, for example, 100 km or higher, but the outer space described in this specification may also include the thermosphere, mesosphere, and stratosphere.
  • a battery management system also called BMS
  • a battery control circuit may be provided for the secondary battery 6805.
  • the use of OS transistors in the above-mentioned battery management system or battery control circuit is preferable because it has low power consumption and high reliability even in space.
  • outer space is an environment with radiation levels 100 times higher than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) such as X-rays or gamma rays, and particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
  • the solar panel 6802 generates the power required for the operation of the artificial satellite 6800 by being irradiated with sunlight. However, for example, in a situation where the solar panel 6802 is not irradiated with sunlight or where the amount of sunlight irradiating the solar panel 6802 is small, the solar panel 6802 generates less power. Therefore, the artificial satellite 6800 may not generate the power required for operation. In order to operate the artificial satellite 6800 even in a situation where the power generated by the solar panel 6802 is small, the artificial satellite 6800 may be provided with a secondary battery 6805. Note that the solar panel 6802 may be called a solar cell module.
  • the satellite 6800 can generate a signal.
  • the signal is transmitted via the antenna 6803.
  • a receiver installed on the ground or another satellite can receive the signal.
  • the receiver can measure the position of the receiver by receiving the signal transmitted by the satellite 6800.
  • the satellite 6800 can constitute a satellite positioning system.
  • the control device 6807 also has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using, for example, one or more of a CPU, a GPU, and a storage device.
  • the control device 6807 is preferably a semiconductor device including an OS transistor, which is one embodiment of the present invention.
  • the OS transistor has smaller fluctuations in electrical characteristics due to radiation exposure than a Si transistor. In other words, the OS transistor is preferable because it has high reliability even in an environment where radiation may be incident.
  • OS transistors have the excellent advantage of being more radiation resistant than Si transistors.
  • the artificial satellite 6800 can also be configured to have a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected from an object on the ground by being configured to have a visible light sensor.
  • the artificial satellite 6800 can also have a function of detecting thermal infrared rays emitted from the earth's surface by being configured to have a thermal infrared sensor. From the above, the artificial satellite 6800 can have a function as, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be used in space equipment such as a spaceship, a space capsule, or a space probe, for example.
  • the semiconductor device can be used in a storage system applied to a data center or the like.
  • the data center is required to perform long-term management of data, such as ensuring the immutability of data.
  • it is necessary to install storage and servers for storing huge amounts of data, to secure a stable power source for holding the data, or to secure cooling equipment required for holding the data. Therefore, for example, the data center building needs to be enlarged.
  • a semiconductor device By using a semiconductor device according to one embodiment of the present invention in a storage system applied to a data center, it is possible to reduce the power required to store data and to miniaturize the semiconductor device that stores the data. Therefore, for example, it is possible to miniaturize the storage system, the power supply for storing data, and the cooling equipment. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, and therefore heat generation from the circuit can be reduced. Therefore, adverse effects of the heat on the circuit itself, peripheral circuits, and peripheral modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG 15 shows a storage system applicable to a data center.
  • the storage system 7000 shown in Figure 15 has multiple servers 7001sb as hosts 7001 (illustrated as Host Computer). It also has multiple storage devices 7003md as storage 7003 (illustrated as Storage).
  • the host 7001 and storage 7003 are connected via a storage area network 7004 (illustrated as SAN: Storage Area Network) and a storage control circuit 7002 (illustrated as Storage Controller).
  • SAN Storage Area Network
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • storage 7003 shortens the access speed to data, that is, the time required to write or read data, but this time is significantly longer than the time required by DRAM that can be used as cache memory within the storage.
  • a storage system usually provides cache memory within the storage to shorten the time required to write or read data.
  • the above-mentioned cache memory is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the cache memory in the storage control circuit 7002 and the storage 7003, and then output to the host 7001 or the storage 7003.
  • OS transistors as transistors for storing data in the above-mentioned cache memory and configuring them to hold a potential corresponding to the data, it is possible to reduce the frequency of refreshing the cache memory and to reduce the power consumption of the cache memory.
  • configuring the memory cell arrays in a stacked structure it is possible to miniaturize the cache memory.
  • the semiconductor device of one embodiment of the present invention can be reduced by applying the semiconductor device of one embodiment of the present invention to any one or more selected from electronic components, electronic devices, mainframe computers, space equipment, and data centers. Therefore, while energy demand is expected to increase with the performance or integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases such as carbon dioxide (CO 2 ). In addition, the semiconductor device of one embodiment of the present invention is effective as a measure against global warming because of its low power consumption.
  • CO 2 greenhouse gases
  • X and Y are connected, it is assumed that the following cases are disclosed in this specification: when X and Y are electrically connected, when X and Y are functionally connected, and when X and Y are directly connected. Therefore, it is not limited to a specific connection relationship, for example, a connection relationship shown in a figure or text, and it is assumed that a connection relationship other than that shown in a figure or text is also disclosed in the figure or text.
  • X and Y are each an object (for example, a device, an element, a circuit, wiring, an electrode, a terminal, a conductive film, or a layer, etc.).
  • X and Y are said to be electrically connected when an object having some electrical effect exists between X and Y, allowing the exchange of electrical signals between X and Y.
  • One example of when X and Y are electrically connected is when one or more elements (e.g., a switch, transistor, capacitive element, inductor, resistive element, diode, display device, light-emitting device, or load) that allow the electrical connection between X and Y are connected between X and Y.
  • one or more circuits that enable the functional connection between X and Y for example, a logic circuit (for example, an inverter, a NAND circuit, or a NOR circuit), a signal conversion circuit (for example, a digital-to-analog conversion circuit, an analog-to-digital conversion circuit, or a gamma correction circuit), a potential level conversion circuit (for example, a power supply circuit (for example, a step-up circuit or a step-down circuit), or a level shifter circuit that changes the potential level of a signal), a voltage source, a current source, a switching circuit, an amplifier circuit (for example, a circuit that can increase the signal amplitude or current amount, an operational amplifier, a differential amplifier circuit, a source follower circuit, or a buffer circuit), a signal generation circuit, a memory circuit, or a control circuit) can be connected between X and Y.
  • a logic circuit for example, an inverter, a NAND circuit, or a NOR circuit
  • X and Y are electrically connected, this includes the case where X and Y are electrically connected (i.e., where X and Y are connected with another element or circuit between them) and the case where X and Y are directly connected (i.e., where X and Y are connected without another element or circuit between them).
  • one component may have the functions of multiple components.
  • one conductive film has the functions of both the wiring and the electrode. Therefore, in this specification, the term "electrically connected" also includes cases where one conductive film has the functions of multiple components.
  • the term “resistance element” may be, for example, a circuit element or wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification, the term “resistance element” may include, for example, a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, or a coil. Therefore, the term “resistance element” may be rephrased as, for example, a “resistance”, a "load”, or a “region having a resistance value”. Conversely, the term “resistance”, “load”, or a "region having a resistance value” may be rephrased as, for example, a "resistance element”.
  • the resistance value may be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and even more preferably 10 m ⁇ or more and 1 ⁇ or less. Also, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the resistance value of the resistive element may be determined by the length of the wiring.
  • the resistive element may use a conductor having a different resistivity than the conductor used as the wiring.
  • the resistance value of the resistive element may be determined by doping the semiconductor with an impurity.
  • the term “capacitive element” may refer to, for example, a circuit element having a capacitance value higher than 0F, a region of a wiring having a capacitance value higher than 0F, a parasitic capacitance, or a gate capacitance of a transistor. Therefore, in this specification, the term “capacitive element” is not limited to a circuit element including a pair of electrodes and a dielectric included between the electrodes. The term “capacitive element” includes, for example, a parasitic capacitance occurring between wirings, or a gate capacitance occurring between one of the source or drain of a transistor and the gate.
  • the terms “capacitive element”, “parasitic capacitance”, and “gate capacitance” may be replaced with terms such as “capacitance”.
  • the term “capacitance” may be replaced with terms such as “capacitive element”, “parasitic capacitance”, and “gate capacitance”.
  • the term “pair of electrodes” in “capacitance” may be replaced with, for example, a “pair of conductors", “pair of conductive regions", or “pair of regions”.
  • the value of the capacitance may be, for example, 0.05 fF or more and 10 pF or less. It may also be, for example, 1 pF or more and 10 ⁇ F or less.
  • a transistor has three terminals called a gate (also referred to as a gate terminal, gate region, or gate electrode), a source (also referred to as a source terminal, source region, or source electrode), and a drain (also referred to as a drain terminal, drain region, or drain electrode).
  • a transistor also has a region where a channel is formed between the drain and the source (also referred to as a channel formation region).
  • a transistor can pass a current between the source and the drain through the channel formation region. Note that the channel formation region is a region through which a current mainly flows.
  • a gate is a control terminal between the source and the drain that controls the amount of current flowing in the channel formation region.
  • the two terminals that function as a source or a drain are input/output terminals of the transistor.
  • one of the two input/output terminals becomes a source and the other becomes a drain depending on the conductivity type of the transistor (n-channel or p-channel) and the level of the potential applied to the three terminals of the transistor.
  • the source function and the drain function may be interchanged.
  • the terms "source” and “drain” are interchangeable.
  • the terms "one of the source or drain” (or first electrode, or first terminal) or “the other of the source or drain” (or second electrode, or second terminal) are used.
  • a transistor may have a backgate in addition to the three terminals described above.
  • one of the gate or backgate of the transistor may be referred to as a first gate
  • the other of the gate or backgate of the transistor may be referred to as a second gate.
  • the terms "gate” and "backgate” may be interchangeable.
  • each gate may be referred to as, for example, a first gate, a second gate, or a third gate.
  • the transistor may be a multi-gate transistor having two or more gate electrodes.
  • the channel formation regions are connected in series, so that a plurality of transistors are connected in series. Therefore, a multi-gate transistor can reduce the off-current and improve the withstand voltage (improve reliability) of the transistor.
  • a multi-gate transistor when a multi-gate transistor operates in the saturation region, even if the voltage between the drain and source changes, the current between the drain and source does not change much, and a voltage-current characteristic with a flat slope can be obtained.
  • a transistor having a voltage-current characteristic with a flat slope can realize an ideal current source circuit or an active load with a very high resistance value. As a result, a transistor having a voltage-current characteristic with a flat slope can realize, for example, a differential circuit with good characteristics or a current mirror circuit.
  • the circuit element when a single circuit element is illustrated on a circuit diagram, the circuit element may have multiple circuit elements.
  • the resistor includes two or more resistors electrically connected in series.
  • the capacitance when a single capacitance is illustrated on a circuit diagram, the capacitance includes two or more capacitances electrically connected in parallel.
  • the transistor when a single transistor is illustrated on a circuit diagram, the transistor includes two or more transistors electrically connected in series, and the gates of the respective transistors are electrically connected to each other.
  • the switch when a single switch is illustrated on a circuit diagram, the switch includes two or more transistors, two or more transistors electrically connected in series or parallel, and the gates of the respective transistors are electrically connected to each other.
  • a "node” can be rephrased as a “terminal,” “wiring,” “electrode,” “conductive layer,” “conductor,” or “impurity region” depending on, for example, the circuit configuration or device structure. Also, for example, a “terminal” or “wiring” can be rephrased as a “node.”
  • Voltage refers to the potential difference from a reference potential. For example, if the reference potential is the ground potential, then “voltage” can be interchanged as “potential.” Note that ground potential does not necessarily mean 0V. Potential is relative. In other words, a change in the reference potential will also change, for example, the potential applied to wiring, the potential applied to a circuit, or the potential output from a circuit.
  • high level potential also referred to as “high level potential”, “H potential”, or “H”
  • low level potential also referred to as “low level potential”, “L potential”, or “L”
  • high level potential also referred to as “high level potential”, “H potential”, or “H”
  • low level potential also referred to as “low level potential”, “L potential”, or “L”
  • the respective high level potentials provided by both wirings do not have to be equal to each other.
  • two wirings are both described as “functioning as wirings that supply a low level potential”
  • the respective low level potentials provided by both wirings do not have to be equal to each other.
  • electrical current refers to the phenomenon of charge transfer (electrical conduction).
  • electrical conduction of a positively charged body is occurring can be rephrased as “electrical conduction of a negatively charged body is occurring in the opposite direction.” Therefore, in this specification, unless otherwise specified, “electric current” refers to the phenomenon of charge transfer (electrical conduction) accompanying the movement of carriers.
  • the carriers referred to here include, for example, electrons, holes, anions, cations, and complex ions. The carriers differ depending on the system through which the current flows (for example, semiconductors, metals, electrolytes, or vacuums).
  • the "direction of current" in wiring is the direction in which positive carriers move, and is expressed as a positive current amount.
  • the direction in which negative carriers move is the opposite direction to the direction of current, and is expressed as a negative current amount. Therefore, in this specification, unless otherwise specified regarding the positive and negative (or current direction) of the current, for example, a statement such as “current flows from element A to element B” can be rephrased as “current flows from element B to element A.” Also, for example, a statement such as "current is input to element A” can be rephrased as "current is output from element A” etc.
  • ordinal numbers "first,” “second,” and “third” are used to avoid confusion between components. Therefore, they do not limit the number of components. Furthermore, they do not limit the order of the components. For example, a component referred to as “first” in one embodiment of this specification may be a component referred to as “second” in another embodiment or in the claims. Also, for example, a component referred to as “first” in one embodiment of this specification may be omitted in another embodiment or in the claims.
  • electrode B on insulating layer A does not necessarily mean that electrode B is formed in direct contact with insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • terms such as “row” or “column” may be used to describe components arranged in a matrix and their positional relationships. Furthermore, the positional relationships between components change as appropriate depending on the direction in which each component is depicted. Therefore, terms such as “row” or “column” described in this specification are not limited to these terms and can be rephrased appropriately depending on the situation. For example, the expression “row direction” can be rephrased as “column direction” by rotating the orientation of the drawing shown by 90 degrees.
  • electrode B overlapping insulating layer A is not limited to the state in which electrode B is formed on insulating layer A.
  • electrode B overlapping insulating layer A does not exclude, for example, the state in which electrode B is formed under insulating layer A, or the state in which electrode B is formed on the right (or left) side of insulating layer A.
  • the terms “adjacent” and “close to” do not limit components to being in direct contact.
  • the expression “electrode B adjacent to insulating layer A” does not require that insulating layer A and electrode B are formed in direct contact, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • terms such as “film” or “layer” may be interchangeable depending on the situation.
  • the term “conductive layer” may be interchangeable with the term “conductive film”.
  • the term “insulating film” may be interchangeable with the term “insulating layer”.
  • the term “film” or “layer” may be interchangeable with another term depending on the situation without using those terms.
  • the term “conductive layer” or “conductive film” may be interchangeable with the term “conductor”.
  • the term “conductor” may be interchangeable with the term “conductive layer” or “conductive film”.
  • the term “insulating layer” or “insulating film” may be interchangeable with the term “insulating body”.
  • the term “insulating body” may be interchangeable with the term “insulating layer” or “insulating film”.
  • Electrode may be used as a part of a “wiring”, and vice versa.
  • the terms “electrode” or “wiring” include, for example, cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • a “terminal” may be used as a part of a “wiring” or “electrode”, and vice versa.
  • the term “terminal” includes, for example, cases where a plurality of "electrodes", “wirings”, or “terminals” are formed integrally.
  • an “electrode” can be a part of a “wiring” or “terminal”.
  • a “terminal” can be a part of a “wiring” or “electrode”.
  • terms such as “electrode”, “wiring”, or “terminal” may be replaced with a term such as "region”.
  • terms such as “wiring”, “signal line”, or “power line” may be interchangeable depending on the situation.
  • the term “wiring” may be changed to the term “signal line”.
  • the term “wiring” may be changed to the term “power line”.
  • the opposite is also true, for example, terms such as “signal line” or “power line” may be changed to the term “wiring”.
  • terms such as “power line” may be changed to the term “signal line”.
  • terms such as “signal line” may be changed to the term “power line”.
  • the term “potential” applied to the wiring may be changed to the term “signal” depending on the situation.
  • terms such as “signal” may be changed to the term “potential”.
  • a switch has multiple terminals and has the function of switching (selecting) conduction or non-conduction between the terminals. For example, if a switch has two terminals and both terminals are conductive, the switch is said to be in a conductive state or an on state. Also, if there is no conduction between the two terminals, the switch is said to be in a non-conductive state or an off state. Note that switching the switch to either the conductive or non-conductive state, or maintaining either the conductive or non-conductive state, may be referred to as "controlling the conduction state.”
  • a switch is something that has the function of controlling whether or not a current flows.
  • a switch is something that has the function of selecting and switching the path through which a current flows.
  • a switch for example, an electrical switch or a mechanical switch can be used.
  • the switch is not limited to a specific one as long as it can control a current.
  • switches there is a type of switch that is normally in a non-conductive state, but can be made conductive by controlling the conductive state; such switches are sometimes called "A contacts.” There is also a type of switch that is normally in a conductive state, but can be made non-conductive by controlling the conductive state; such switches are sometimes called "B contacts.”
  • Examples of electrical switches include transistors (e.g., bipolar transistors or MOS transistors), diodes (e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes, or diode-connected transistors), or logic circuits that combine these. Note that when a transistor is operated simply as a switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • An example of a mechanical switch is a switch that uses MEMS (microelectromechanical systems) technology.
  • MEMS microelectromechanical systems
  • Such a switch has an electrode that can be moved mechanically, and the movement of the electrode selects between a conductive state and a non-conductive state.
  • the "channel length" of a transistor may refer to, for example, the distance between the source and drain in the region where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate overlap, or the distance between the source and drain in the region where the channel is formed.
  • the "channel width" of a transistor may refer to, for example, the length of the portion where the source and drain face each other in the region where the semiconductor (or the portion of the semiconductor through which current flows when the transistor is on) and the gate overlap, or the length of the portion where the source and drain face each other in the region where the channel is formed.
  • parallel does not necessarily mean strictly parallel. Therefore, the term “parallel” can be appropriately replaced with terms such as “approximately parallel”, “roughly parallel”, or “substantially parallel”.
  • "Parallel”, “approximately parallel”, “roughly parallel”, or “substantially parallel” may include, for example, a state in which two straight lines or planes are arranged at an angle of -5° or more and 5° or less. Or, it can include a state in which two straight lines or planes are arranged at an angle of -10° or more and 10° or less. Or, it can include a state in which two straight lines or planes are arranged at an angle of -30° or more and 30° or less.
  • parallel may mean, for example, “parallel or approximately parallel”.
  • vertical does not necessarily mean strictly perpendicular. Therefore, the term “vertical” can be appropriately replaced with terms such as “approximately vertical”, “approximately vertical”, or “substantially vertical”.
  • Vertical, “approximately vertical”, “approximately vertical”, or “substantially vertical” may include, for example, a state in which two straight lines or planes are arranged at an angle of 85° or more and 95° or less. Alternatively, it may include a state in which two straight lines or planes are arranged at an angle of 80° or more and 100° or less. Or, it may include a state in which two straight lines or planes are arranged at an angle of 60° or more and 120° or less.
  • perpendicular may mean, for example, “perpendicular or approximately perpendicular.”
  • “having the same or approximately the same height” means that the heights from a reference surface (e.g., a flat surface such as a substrate surface) are equal in cross-sectional view.
  • a planarization process may be performed to expose the surface of a single layer or multiple layers.
  • the surface to be planarized has the same height from the reference surface.
  • the heights of the multiple layers may not be strictly equal depending on the processing device, processing method, or material of the surface to be planarized during the planarization process.
  • the term "having the same or approximately the same height” is also used in this case.
  • the difference between the height of the top surface of the first layer and the height of the top surface of the second layer is 20 nm or less, the term "having the same or approximately the same height" is also used.
  • ends that match or roughly match means that at least a portion of the contours of stacked layers overlap when viewed from above. For example, this includes cases where, in a manufacturing process for a semiconductor device, an upper layer and a lower layer are processed using the same mask pattern, or where a portion of the mask pattern is the same. However, strictly speaking, the contours may not overlap, and the contour of the upper layer may be located inside the contour of the lower layer, or the contour of the upper layer may be located outside the contour of the lower layer. In this specification, this case is also referred to as "ends that match or roughly match”.
  • the impurity of a semiconductor refers to, for example, anything other than the main component constituting the semiconductor.
  • an element with a concentration of less than 0.1 atomic % is an impurity.
  • the defect state density of the semiconductor may increase, the carrier mobility may decrease, or the crystallinity may decrease.
  • the semiconductor is an oxide semiconductor
  • examples of the impurity that changes the characteristics of the semiconductor include, for example, a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, or a transition metal other than the main component of the oxide semiconductor.
  • examples of the impurity include hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • an oxygen vacancy also referred to as V 2 O 3 ) may be formed in the oxide semiconductor due to the inclusion of an impurity.
  • metal oxide is a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), and oxide semiconductors (also referred to as oxide semiconductors or simply OS).
  • oxide semiconductors also referred to as oxide semiconductors or simply OS.
  • the metal oxide when a metal oxide is used for a semiconductor including a channel formation region of a transistor, the metal oxide may be called an oxide semiconductor.
  • a metal oxide when a metal oxide is used as a material that can constitute a channel formation region of a transistor having at least one of an amplification function, a rectification function, and a switching function, the metal oxide can be called a metal oxide semiconductor.
  • the description of an "OS transistor" can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides.
  • Metal oxides containing nitrogen may also be referred to as metal oxynitrides.
  • arrows indicating the X-direction, Y-direction, and Z-direction may be attached.
  • the "X-direction” is a direction along the X-axis, and the forward direction and the reverse direction may not be distinguished unless explicitly stated. The same applies to the "Y-direction” and "Z-direction”.
  • the X-direction, Y-direction, and Z-direction are directions that intersect with each other. More specifically, the X-direction, Y-direction, and Z-direction are directions that are perpendicular to each other.
  • one of the X-direction, Y-direction, and Z-direction may be called the "first direction” or “first direction”.
  • the other may be called the “second direction” or “second direction”.
  • the remaining one may be called the "third direction” or "third direction”.

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Abstract

新規な半導体装置を提供する。 フリップフロップ回路と、メモリ回路と、を有し、メモリ回路は、第１トランジスタと、第２トランジスタと、第１容量素子と、第２容量素子と、を有し、基板と、第１絶縁体と、第２絶縁体と、を有し、第１絶縁体は、基板の上に設けられ、第２絶縁体は、第１絶縁体の上に設けられ、第１絶縁体は、基板の面に対して垂直方向に延伸して設けられた第１開口部と、第２開口部と、を有し、第２絶縁体は、基板の面に対して垂直方向に延伸して設けられた第３開口部と、第４開口部と、を有し、フリップフロップ回路は、基板に設けられ、第１容量素子および第２容量素子のそれぞれの少なくとも一部は、第１開口部および第２開口部のそれぞれに設けられ、第１トランジスタおよび第２トランジスタのそれぞれの少なくとも一部は、第３開口部および第４開口部のそれぞれに設けられる。

Description

半導体装置、及び演算装置
本発明の一態様は、半導体装置、及び演算装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、駆動方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。より具体的には、本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、光学装置、撮像装置、照明装置、演算装置、制御装置、記憶装置、入力装置、出力装置、入出力装置、信号処理装置、演算処理装置、電子計算機、電子機器、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
酸化物半導体をチャネル形成領域に含むトランジスタ（以下、ＯＳトランジスタ）を有し、データに応じた電荷を保持することができる半導体装置の技術開発が進んでいる。
当該半導体装置は、例えば、フリップフロップなどに保持されるプログラムまたはデータのセーブ（退避、ストア、またはバックアップともいう）、または、ロード（復帰、リストア、またはリカバリーともいう）、を行う構成とすることで、パワーゲーティングなどによる低消費電力化を図ることができる。そのため、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等への応用が進んでいる（例えば特許文献１を参照）。
ＣＰＵ等では、プログラムまたはデータに応じた処理を逐次実行することで、一連の処理（タスク）を実行する。
複数のタスクを実行する場合、各タスクを小さい処理単位に分割し、各タスクの処理単位を順次実行することで、あたかも複数のタスクを同時に実行しているように見せかけている。このような処理を実行するため、各タスクを実行する際のＣＰＵ等の状態（コンテキストともいう）を保持することができるレジスタバンク（汎用レジスタのセット）を複数用意し、各タスクに対応するレジスタバンクに順次切り替えながら、複数のタスクを実行している。
また、プログラムのメインルーチンからサブルーチンに移行する場合も、レジスタバンクを切り替えてから当該サブルーチンの処理を実行し、サブルーチンの処理が終了後、レジスタバンクを元のレジスタバンクに切り替えてからメインルーチンの処理を実行している。
特開２０１３−９２９７号公報
ＣＰＵ等では、タスクを切り替える際に、実行中のタスクのデータを対応するレジスタバンクにセーブした上で処理を中断し、かつ、次に実行されるタスクのデータを対応するレジスタバンクからロードした上で処理を再開する。しかし、複雑な処理に対応する際にレジスタバンクが足りなくなると、タスクに対応したレジスタのデータを外部のメモリに一旦書き込み、当該タスクを再度実行する場合には、外部のメモリから当該データをレジスタに書き戻す必要がある。この場合、外部のメモリとレジスタとの間でのデータの書き込みおよび書き戻しによって、エネルギーを消費することになる。大量のレジスタバンクを用意することで、外部のメモリとレジスタとの間でのデータの書き込みおよび書き戻しに伴うエネルギーの消費を抑制できるものの、回路レイアウト面積の増大を招く。
本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。または、本発明の一態様は、回路レイアウト面積の増大を抑制できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、低消費電力化に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、演算性能に優れた、新規な構成の半導体装置等を提供することを課題の一とする。
なお、上記の課題は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、上記の課題の全てを解決する必要はないものとする。なお、上記の課題以外の他の課題は、本明細書、図面、または特許請求の範囲等の記載から、自ずと明らかとなるものであり、本明細書、図面、または特許請求の範囲等の記載から、上記の課題以外の他の課題を抽出することが可能である。
本発明の一態様は、上記課題を鑑みてなされたものであり、ＣＰＵ等において、レジスタの上に積層して、ＯＳトランジスタと容量素子とで構成されるメモリ（ＯＳメモリともいう）を複数設け、複数のタスクに対応してレジスタのデータの書き込みおよび書き戻しを行う機能を搭載する。タスクの切り替え時において、例えば、第１のタスクに対応したレジスタのデータを第１のＯＳメモリに書き込み、次のタスクとなる第２のタスクに対応した第２のＯＳメモリのデータをレジスタに書き戻す。当該ＯＳメモリは、容量素子の上にＯＳトランジスタが積層され、かつ、当該容量素子の誘電体層の一部、および当該ＯＳトランジスタのチャネル形成領域を含む半導体層の一部を、レジスタが設けられた基板の面に対して垂直方向に設けることで、単位面積当たりの記憶容量を高めることができる構成とする。
（１）
本発明の一態様は、フリップフロップ回路と、メモリ回路と、を有し、メモリ回路は、第１トランジスタと、第２トランジスタと、第１容量素子と、第２容量素子と、を有し、第１トランジスタのソースまたはドレインの一方は、第２トランジスタのソースまたはドレインの一方と、第１容量素子の一方の端子と、第２容量素子の一方の端子と、に電気的に接続され、第１トランジスタのソースまたはドレインの他方は、フリップフロップ回路の出力端子に電気的に接続され、第２トランジスタのソースまたはドレインの他方は、フリップフロップ回路の入力端子に電気的に接続され、基板と、第１絶縁体と、第２絶縁体と、を有し、第１絶縁体は、基板の上に設けられ、第２絶縁体は、第１絶縁体の上に設けられ、第１絶縁体は、基板の面に対して垂直方向に延伸して設けられた第１開口部と、第２開口部と、を有し、第２絶縁体は、基板の面に対して垂直方向に延伸して設けられた第３開口部と、第４開口部と、を有し、フリップフロップ回路は、基板に設けられ、第１容量素子および第２容量素子のそれぞれの少なくとも一部は、第１開口部および第２開口部のそれぞれに設けられ、第１トランジスタおよび第２トランジスタのそれぞれの少なくとも一部は、第３開口部および第４開口部のそれぞれに設けられる、半導体装置である。
（２）
上記（１）において、第１容量素子および第２容量素子のそれぞれの誘電体層の少なくとも一部は、第１開口部および第２開口部のそれぞれの側壁に沿って設けられ、第１トランジスタおよび第２トランジスタのそれぞれのチャネル形成領域を含む半導体層の少なくとも一部は、第３開口部および第４開口部のそれぞれの側壁に沿って設けられるとよい。
（３）
上記（２）において、半導体層は、酸化物半導体を含むとよい。
（４）
本発明の一態様は、上記（１）乃至上記（３）のいずれか一に記載の半導体装置と、制御部と、を有し、制御部は、半導体装置の動作を制御する信号を生成する機能を有し、半導体装置は、第１トランジスタの導通状態または非導通状態を制御することでフリップフロップ回路に保持されたデータをメモリ回路にセーブする機能と、第２トランジスタの導通状態または非導通状態を制御することでメモリ回路に保持されたデータをフリップフロップ回路にロードする機能と、を有する、演算装置である。
（５）
上記（４）において、半導体装置は、複数のメモリ回路を有し、制御部は、タスクの切り替えの際に、フリップフロップ回路に保持された第１データを複数のメモリ回路のいずれか一にセーブし、かつ、複数のメモリ回路のいずれか一に保持された第２データをフリップフロップ回路にロードする、機能を有するとよい。
本発明の一態様は、新規な半導体装置等を提供することができる。または、本発明の一態様は、回路レイアウト面積の増大を抑制できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、低消費電力化に優れた、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、演算性能に優れた、新規な構成の半導体装置等を提供することができる。
なお、上記の効果は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、上記の効果の全てを有する必要はない。なお、上記の効果以外の他の効果は、本明細書、図面、または特許請求の範囲等の記載から、自ずと明らかとなるものであり、本明細書、図面、または特許請求の範囲等の記載から、上記の効果以外の他の効果を抽出することが可能である。
図１Ａは、半導体装置の構成例を説明する回路図である。図１Ｂは、半導体装置の構成例を説明する模式図である。
図２Ａは、半導体装置の動作例を説明する模式図である。図２Ｂは、半導体装置の動作例を説明するタイミングチャートである。
図３Ａ乃至図３Ｅは、半導体装置の動作例を説明する模式図である。
図４は、演算装置の構成例を説明する模式図である。
図５は、演算装置の動作例を説明する模式図である。
図６は、半導体装置の構成例を説明する図である。
図７は、半導体装置の構成例を説明する図である。
図８Ａ乃至図８Ｃは、半導体装置の構成例を説明する図である。
図９Ａ及び図９Ｂは、半導体装置の構成例を説明する図である。
図１０は、半導体装置の構成例を説明する図である。
図１１Ａ及び図１１Ｂは、半導体装置の構成例を説明する図である。
図１２Ａ及び図１２Ｂは、電子部品の一例を示す図である。
図１３Ａ及び図１３Ｂは、電子機器の一例を示す図である。図１３Ｃ乃至図１３Ｅは、大型計算機の一例を示す図である。
図１４は、宇宙用機器の一例を示す図である。
図１５は、データセンターに適用可能なストレージシステムの一例を示す図である。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、例えば、半導体素子（例えば、トランジスタ、またはダイオードなど）を含む回路、または同回路を有する装置などをいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、半導体素子を含む集積回路、集積回路を備えたチップ、チップをパッケージに収納した電子部品、または電子部品を実装した電子機器などは、半導体装置の一例である。また、例えば、表示装置、発光装置、蓄電装置、光学装置、撮像装置、照明装置、演算装置、制御装置、記憶装置、入力装置、出力装置、入出力装置、信号処理装置、電子計算機、または電子機器などは、それ自体が半導体装置であり、かつ、半導体装置を有している場合がある。
以下、実施の形態について、図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能である。よって、その趣旨および範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一態様は、実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書等において、各実施の形態に示す構成を、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることが可能である。また、１つの実施の形態の中に複数の構成が示される場合、それらの構成を適宜組み合わせて、本発明の一態様とすることが可能である。
なお、実施の形態を説明する図面は、発明の構成において、同一部分または同様な機能を有する部分に、同一の符号を異なる図面間で共通して用いることで、その繰り返しの説明を省略する場合がある。また、図面は、同様の機能を指す場合、例えば、ハッチングパターンなどを同じくし、特に符号を付さない場合がある。また、図面は、理解しやすくするため、例えば、斜視図または上面図（「平面図」ともいう）などにおいて、一部の構成要素の記載を省略する場合がある。また、図面は、例えば、一部の隠れ線の記載を省略する場合がある。また、図面は、例えば、ハッチングパターンなどの記載を省略する場合がある。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、図面は、例えば、その大きさまたは縦横比などに限定されない。なお、図面は、理想的な例を模式的に示したものであり、例えば、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により、層またはレジストマスクなどが意図せずに目減りすることがあるが、理解を容易にするため、これらを図面に反映しない場合がある。また、例えば、実際の回路動作において、ノイズまたはタイミングのずれなどにより、電圧または電流などのばらつきが生じることがあるが、理解を容易にするため、これらを図面に反映しない場合がある。
また、本明細書および図面等において、構成要素を機能毎に分類し、互いに独立した要素として示す場合がある。しかしながら、構成要素を機能毎に切り分けることが難しく、一つの要素に複数の機能が関わる場合、または、複数の要素にわたって一つの機能が関わる場合、がある。そのため、本明細書および図面等に示す要素は、その説明に限定されず、状況に応じて適切に言い換えることができる場合がある。
また、本明細書および図面等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に、例えば、“Ａ”、“ｂ”、“＿１”、“［ｎ］”、または“［ｍ，ｎ］”などの識別用の符号を付して記載する場合がある。また、識別用の符号を付した複数の要素に共通の事柄を説明するとき、または、それらを区別する必要がないときには、識別用の符号を付さずに記載する場合がある。
なお、本明細書等において、トランジスタの「導通状態」または「オン状態」とは、例えば、トランジスタのソースとドレインとが電気的に短絡されているとみなせる状態、または、ソースとドレインとの間に電流を流すことができる状態、などをいう。例えば、ｎチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも高い状態、または、ｐチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも低い状態、などを、「導通状態」または「オン状態」という場合がある。また、トランジスタの「非導通状態」、「遮断状態」、または「オフ状態」とは、トランジスタのソースとドレインとが電気的に遮断されているとみなせる状態をいう。例えば、ｎチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも低い状態、または、ｐチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも高い状態、などを、「非導通状態」、「遮断状態」、または「オフ状態」という場合がある。
また、本明細書等において、ゲートとソースとの間（ゲート−ソース間）の電圧を「ゲート電圧」といい、ドレインとソースとの間（ドレイン−ソース間）の電圧を「ドレイン電圧」といい、バックゲートとソースとの間（バックゲート−ソース間）の電圧を「バックゲート電圧」という場合がある。また、ドレインとソースとの間に流れる電流を「ドレイン電流」という場合がある。なお、ｎチャネル型のトランジスタにおいて、ゲート電圧が高い、ドレイン電圧が高い、およびバックゲート電圧が高いなどの記載と、ｐチャネル型トランジスタにおいて、ゲート電圧が低い、ドレイン電圧が低い、およびバックゲート電圧が低いなどの記載と、を互いに適宜読み換えることができる。また、ｎチャネル型のトランジスタにおいて、ゲート電圧が低い、ドレイン電圧が低い、およびバックゲート電圧が低いなどの記載と、ｐチャネル型トランジスタにおいて、ゲート電圧が高い、ドレイン電圧が高い、およびバックゲート電圧が高いなどの記載と、を互いに適宜読み換えることができる。
また、本明細書等において、トランジスタの「オフ電流」とは、特に断りがない場合、トランジスタがオフ状態にあるときのドレイン電流をいう。なお、本明細書等において、オフ電流、および、ゲートとソースおよびドレインとの間に流れる電流（ゲートリーク電流ともいう）を、リーク電流という場合がある。
（実施の形態１）
本発明の一態様に係る半導体装置について、図面を参照しながら説明する。なお、本発明の一態様に係る半導体装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、またはＭＣＵ（Ｍｉｃｒｏ　Ｃｏｎｔｒｏｌｌｅｒ　Ｕｎｉｔ）などの演算処理装置が有するレジスタの一部として用いられてもよい。
＜レジスタの構成例＞
図１Ａおよび図１Ｂは、本発明の一態様に係るレジスタの構成例を説明する模式図である。
図１Ａおよび図１Ｂに示すレジスタ１１０は、スキャンフリップフロップ１２０（揮発性レジスタ）と、データ保持回路１３０と、を有する。スキャンフリップフロップ１２０は、セレクタ１２１と、フリップフロップ１２２と、を有する。データ保持回路１３０は、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］（ｋは２以上の整数）と、を有する。メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれは、トランジスタ１３２と、トランジスタ１３３と、トランジスタ１３４と、容量素子１３５と、容量素子１３６と、を有する。
なお、図１Ａおよび図１Ｂでは、レジスタ１１０を構成する各要素の位置関係の説明をわかりやすくするため、Ｘ方向、Ｙ方向、およびＺ方向を規定している。図１Ａおよび図１Ｂにおいて、Ｚ方向は、レジスタ１１０が設けられる基板の面に対して垂直方向であるとする。本明細書等において、垂直とは、対象となる二つの要素のなす角度が、８５度以上９５度以下である状態をいう。本明細書等では、理解を容易にするため、Ｚ方向を垂直方向と呼ぶ場合がある。なお、レジスタ１１０が設けられる基板の面は、Ｚ方向に対して垂直方向に規定されたＸ方向と、Ｘ方向およびＺ方向の双方に対して垂直方向に規定されたＹ方向と、で形成される面に対応する。
スキャンフリップフロップ１２０は、素子層２０に設けられる。素子層２０は、例えば、シリコンを含む基板などに設けられる。よって、スキャンフリップフロップ１２０は、例えば、Ｓｉトランジスタ（チャネル形成領域にシリコンを含むトランジスタ）を用いて構成することができる。
データ保持回路１３０は、素子層２０の上の垂直方向（Ｚ方向）に積層された素子層３０に設けられる。素子層３０は、素子層３０ａと、素子層３０ａの上の垂直方向（Ｚ方向）に積層された素子層３０ｂと、を有する。素子層３０ａには容量素子が設けられる。すなわち、データ保持回路１３０が有する容量素子１３５、および容量素子１３６が設けられる。素子層３０ｂにはトランジスタが設けられる。すなわち、データ保持回路１３０が有するトランジスタ１３２、トランジスタ１３３、およびトランジスタ１３４が設けられる。
また、素子層３０ａに設けられる容量素子の誘電体層の一部、および素子層３０ｂに設けられるトランジスタのチャネル形成領域を含む半導体層の一部は、それぞれ、素子層２０が設けられる基板の面に対して垂直方向（Ｚ方向）に延伸して設けられる。それによって、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のレイアウト面積の低減を図ることができる。
素子層３０ｂに設けられるトランジスタは、例えば、ＯＳトランジスタ（チャネル形成領域に酸化物半導体を含むトランジスタ）である。
ＯＳトランジスタは、チャネルが形成される酸化物半導体のバンドギャップが２ｅＶ以上であるため、オフ電流が極めて小さいという特性を有する。室温下における、チャネル幅１μｍあたりのＯＳトランジスタのオフ電流値は、１ａＡ（１×１０−１８Ａ）以下、１ｚＡ（１×１０−２１Ａ）以下、または１ｙＡ（１×１０−２４Ａ）以下とすることができる。なお、Ｓｉトランジスタの場合、室温下における、チャネル幅１μｍあたりのオフ電流値は、１ｆＡ（１×１０−１５Ａ）以上かつ１ｐＡ（１×１０−１２Ａ）以下である。したがって、ＯＳトランジスタのオフ電流は、Ｓｉトランジスタのオフ電流よりも１０桁程度小さいともいえる。
また、ＯＳトランジスタは、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、ＯＳトランジスタは、高温環境下でもオン電流が低減しにくい。一方で、Ｓｉトランジスタは、高温環境下においてオン電流が低減する。すなわち、ＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも、オン電流が大きくなる。また、ＯＳトランジスタは、１２５℃以上かつ１５０℃以下といった環境温度下においても、オン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。よって、ＯＳトランジスタを含む半導体装置は、高温環境下においても動作が安定し、高い信頼性が得られる。
なお、素子層２０および素子層３０の具体的な構成例については、後述する。
図１Ａに示すように、レジスタ１１０の動作を制御する各種信号（信号ＢＫ［１］乃至信号ＢＫ［ｋ］、信号ＲＥ［１］乃至信号ＲＥ［ｋ］、信号ＳＥ、および信号ＣＬＫ）が、レジスタ１１０に供給される。
なお、本明細書等において、例えば、各信号は、ハイレベルまたはローレベルのいずれかの電位であるとし、かつ、ハイレベルは、ローレベルよりも、高い電位であるとする。例えば、ハイレベルとローレベルとの電位差は、各信号が与えられるトランジスタのしきい値電圧よりも大きいことが好ましい。なお、ハイレベル、およびローレベルのそれぞれは、信号ごとに異なっていてもよい。
なお、本明細書等において、ハイレベルを、「“Ｈ”」、または「Ｈｉｇｈ」と表し、ローレベルを、「“Ｌ”」、または「Ｌｏｗ」と表す場合がある。また、信号をハイレベルとすることを、「信号を“Ｈ”とする」、または「信号＝“Ｈ”とする」のように表し、信号をローレベルとすることを、「信号を“Ｌ”とする」、または「信号＝“Ｌ”とする」のように表す場合がある。
信号ＢＫ［１］乃至信号ＢＫ［ｋ］のそれぞれは、スキャンフリップフロップ１２０内のフリップフロップ１２２に保持されているデータのセーブ（退避、ストア、またはバックアップともいう）を制御する信号である。データのセーブによって、フリップフロップ１２２に保持されるデータは、データ保持回路１３０内のメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に、書き込まれた後、保持される。
信号ＲＥ［１］乃至信号ＲＥ［ｋ］のそれぞれは、データ保持回路１３０内のメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に保持されたデータのロード（復帰、リストア、またはリカバリーともいう）を制御する信号である。データのロードによって、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に保持されているデータは、スキャンフリップフロップ１２０内のフリップフロップ１２２に、書き戻された後、保持される。
信号ＳＥは、セレクタ１２１の出力を選択するための切り替え信号である。
信号ＣＬＫは、フリップフロップ１２２を動作させるためのクロック信号である。
レジスタ１１０は、信号ＣＬＫに同期して、端子Ｄから入力されるデータまたは端子ＳＤから入力されるデータを、スキャンフリップフロップ１２０内のフリップフロップ１２２に格納して保持し、端子Ｑより出力する。フリップフロップ１２２に保持されたデータは、信号ＢＫ［１］乃至信号ＢＫ［ｋ］の制御によって、端子Ｑから、データ保持回路１３０内のメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に、セーブされる。メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に保持されたデータは、信号ＲＥ［１］乃至信号ＲＥ［ｋ］の制御によって、端子ＳＤから、フリップフロップ１２２に、ロードされる。
セレクタ１２１は、信号ＳＥの制御によって、端子Ｄまたは端子ＳＤの信号をフリップフロップ１２２に伝える機能を有する。端子Ｄは、レジスタ１１０の外部より入力されるデータが与えられる端子である。端子ＳＤは、データ保持回路１３０内のメモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に保持されたデータ、または端子ＳＤ＿ＩＮより入力されるデータが与えられる端子である。端子ＳＤ＿ＩＮは、スキャンテスト用データが与えられる端子である。
フリップフロップ１２２は、標準的な回路ライブラリに用意されているフリップフロップ回路を適用することができる。フリップフロップ１２２は、例えば、ポジティブエッジトリガ型のＤフリップフロップを用いることができる。フリップフロップ１２２は、例えばインバータループなどの回路を有することで、１つのデータを保持することができる。フリップフロップ１２２は、信号ＣＬＫに同期して、入力端子Ｄｆのデータを保持し、保持されたデータを、出力端子Ｑｆより端子Ｑに出力する。
データ保持回路１３０は、複数のタスクの切り替えに伴って生じる、タスクごとのスキャンフリップフロップ１２０の状態を、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれに、一対一で対応するように、保持することができる。データ保持回路１３０は、データのセーブを行う際に、信号ＢＫ［１］乃至信号ＢＫ［ｋ］の制御によって、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一、が選択される。また、データ保持回路１３０は、データのロードを行う際に、信号ＲＥ［１］乃至信号ＲＥ［ｋ］の制御によって、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一、が選択される。
図１Ａに示すように、信号ＢＫ［１］乃至信号ＢＫ［ｋ］のそれぞれ、および信号ＲＥ［１］乃至信号ＲＥ［ｋ］のそれぞれは、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれに、一対一で対応するように供給される。
なお、本明細書等において、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれに共通する内容を、メモリ回路１３１と記載して説明する場合がある。その場合、信号ＢＫ［１］乃至信号ＢＫ［ｋ］のそれぞれを、信号ＢＫと記載し、かつ、信号ＲＥ［１］乃至信号ＲＥ［ｋ］のそれぞれを、信号ＲＥと記載して説明する場合がある。
図１Ａに示すように、メモリ回路１３１は、端子Ｑおよび端子ＳＤに接続される。メモリ回路１３１において、端子Ｑに接続される端子（配線）を入力端子とし、かつ、端子ＳＤに接続される端子（配線）を出力端子とする。つまり、レジスタ１１０において、フリップフロップ１２２の出力端子Ｑｆは、メモリ回路１３１の入力端子に電気的に接続され、かつ、フリップフロップ１２２の入力端子Ｄｆは、セレクタ１２１を介して、メモリ回路１３１の出力端子に電気的に接続される。
メモリ回路１３１において、トランジスタ１３３のソースまたはドレインの一方は、容量素子１３５の一方の端子に電気的に接続される。トランジスタ１３４のソースまたはドレインの一方は、容量素子１３６の一方の端子に電気的に接続される。また、容量素子１３５の一方の端子、および容量素子１３６の一方の端子は、互いに電気的に接続される。容量素子１３５の他方の端子、および容量素子１３６の他方の端子は、配線ＣＬに電気的に接続される。
トランジスタ１３３のソースまたはドレインの他方は、メモリ回路１３１の入力端子（すなわち端子Ｑ）に電気的に接続される。トランジスタ１３４のソースまたはドレインの他方は、メモリ回路１３１の出力端子（すなわち端子ＳＤ）に電気的に接続される。
トランジスタ１３２のソースまたはドレインの一方は、端子ＳＤに電気的に接続される。トランジスタ１３２のソースまたはドレインの他方は、端子ＳＤ＿ＩＮに電気的に接続される。
なお、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれにおいて、容量素子１３５の一方の端子、および容量素子１３６の一方の端子が互いに電気的に接続されるノード（配線）を、ノードＳＮ［１］乃至ノードＳＮ［ｋ］と記載して説明する場合がある。また、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のそれぞれに共通する内容を説明する場合、ノードＳＮ［１］乃至ノードＳＮ［ｋ］のそれぞれを、ノードＳＮと記載して説明する場合がある。
トランジスタ１３２、トランジスタ１３３、およびトランジスタ１３４として、ＯＳトランジスタを用いるとよい。上述したように、ＯＳトランジスタは、オフ電流が極めて小さく、高温環境下でもオフ電流がほとんど増加しない。
それによって、メモリ回路１３１は、トランジスタ１３３およびトランジスタ１３４をオフ状態（非導通状態）にすることで、ノードＳＮに、１つのデータを長期間保持することができる。
すなわち、メモリ回路１３１は、不揮発性メモリとして用いることができる。例えば、パワーゲーティング状態（スキャンフリップフロップ１２０に電力が供給されない状態）においてもデータを保持し続けることができる。
なお、レジスタ１１０の他の構成例として、トランジスタ１３２を素子層２０に設け、Ｓｉトランジスタを用いる構成としてもよい。また、複数のメモリ回路１３１に対し、１つのトランジスタ１３２を設ける構成としてもよい。
信号ＢＫは、トランジスタ１３３のゲート、およびトランジスタ１３２のゲートに供給される。信号ＢＫは、フリップフロップ１２２が保持するデータを、メモリ回路１３１にセーブするための信号である。
トランジスタ１３３およびトランジスタ１３２は、信号ＢＫに応じて、導通状態または非導通状態となる。例えば、トランジスタ１３３およびトランジスタ１３２は、信号ＢＫ＝“Ｈ”とすることで、導通状態となり、または、信号ＢＫ＝“Ｌ”とすることで、非導通状態になる。
信号ＲＥは、トランジスタ１３４のゲートに供給される。信号ＲＥは、メモリ回路１３１に保持したデータを、フリップフロップ１２２にロードするための信号である。
トランジスタ１３４は、信号ＲＥに応じて、導通状態または非導通状態となる。例えば、トランジスタ１３４は、信号ＲＥ＝“Ｈ”とすることで、導通状態となり、または、信号ＲＥ＝“Ｌ”とすることで、非導通状態になる。
セレクタ１２１は、信号ＳＥに応じて、端子ＳＤまたは端子Ｄの信号を選択して出力する。例えば、セレクタ１２１は、信号ＳＥ＝“Ｈ”とすることで、端子ＳＤの信号を選択して出力し、または、信号ＳＥ＝“Ｌ”とすることで、端子Ｄの信号を選択して出力する。
メモリ回路１３１は、例えば、信号ＢＫ＝“Ｈ”、かつ、信号ＲＥ＝“Ｌ”とすることで、フリップフロップ１２２が保持するデータを、ノードＳＮに書き込むことができる。また、メモリ回路１３１は、例えば、信号ＢＫ＝“Ｌ”、信号ＲＥ＝“Ｈ”、かつ、信号ＳＥ＝“Ｈ”とすることで、ノードＳＮに保持したデータを、フリップフロップ１２２に書き戻すことができる。
データ保持回路１３０は、信号ＢＫ［１］乃至信号ＢＫ［ｋ］のいずれか一を“Ｈ”とし、かつ、信号ＲＥ［１］乃至信号ＲＥ［ｋ］のすべてを“Ｌ”とすることで、フリップフロップ１２２が保持するデータを、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一にセーブすることができる。例えば、信号ＲＥ［１］乃至信号ＲＥ［ｋ］のすべてを“Ｌ”とした状態で、信号ＢＫ［１］＝“Ｈ”とすることで、フリップフロップ１２２が保持するデータを、メモリ回路１３１［１］のノードＳＮ［１］に書き込むことができる。同様に、信号ＢＫ［ｋ］＝“Ｈ”とすることで、フリップフロップ１２２が保持するデータを、メモリ回路１３１［ｋ］のノードＳＮ［ｋ］に書き込むことができる。
データ保持回路１３０は、信号ＢＫ［１］乃至信号ＢＫ［ｋ］のすべてを“Ｌ”とし、かつ、信号ＲＥ［１］乃至信号ＲＥ［ｋ］のいずれか一を“Ｈ”とすることで、メモリ回路１３１［１］乃至メモリ回路１３１［ｋ］のいずれか一に保持したデータを、フリップフロップ１２２にロードすることができる。例えば、信号ＢＫ［１］乃至信号ＢＫ［ｋ］のすべてを“Ｌ”とした状態で、信号ＲＥ［１］＝“Ｈ”、かつ、信号ＳＥ＝“Ｈ”とすることで、メモリ回路１３１［１］のノードＳＮ［１］に保持したデータを、フリップフロップ１２２に書き戻すことができる。同様に、信号ＲＥ［ｋ］＝“Ｈ”、かつ、信号ＳＥ＝“Ｈ”とすることで、メモリ回路１３１［ｋ］のノードＳＮ［ｋ］に保持したデータを、フリップフロップ１２２に書き戻すことができる。
本発明の一態様は、レジスタ１１０において、スキャンフリップフロップ１２０の上に積層して、複数のメモリ回路１３１を有するデータ保持回路１３０が設けられる構成である。
よって、スキャンフリップフロップ１２０と、データ保持回路１３０と、を互いに電気的に接続する配線の距離を短くすることができる。そのため、当該配線の充放電に要する時間、および充放電に要する電力を抑制することができる。すなわち、データのセーブおよびロードに必要なエネルギー（アクセスエネルギー）を抑制することができる。
また、レジスタ１１０において、スキャンフリップフロップ１２０の回路構成およびレイアウトを変更することなく、データ保持回路１３０を設けることができる。つまり、データ保持回路１３０は、汎用性が非常に高い回路である。
なお、データ保持回路１３０を設けることで、例えば配線およびトランジスタ１３３などによる寄生容量が端子Ｑに付加されることになるが、端子Ｑに接続される他の回路による寄生容量と比較して小さいため、スキャンフリップフロップ１２０の動作に影響しない。つまり、データ保持回路１３０を設けることで、レジスタ１１０の性能は実質的に低下しない。
また、レジスタ１１０において、データ保持回路１３０のレイアウト面積は、スキャンフリップフロップ１２０のレイアウト面積より小さいことが好ましい。それによって、データ保持回路１３０を設けることに伴う面積オーバーヘッドを小さく、好ましくはゼロにすることができる。
本発明の一態様は、スキャンフリップフロップ１２０の上に積層して設けられたメモリ回路１３１において、容量素子の上に積層してトランジスタが設けられる構成である。かつ、容量素子の誘電体層の一部、およびトランジスタのチャネル形成領域を含む半導体層の一部が、スキャンフリップフロップ１２０が設けられる基板の面に対して垂直方向に設けられる構成である。そのため、メモリ回路１３１のレイアウト面積の低減を図ることができる。よって、レジスタ１１０において、面積オーバーヘッドを増大させることなく、データ保持回路１３０内に配置できるメモリ回路１３１の数（ｋの数）を増やすことができる。すなわち、プロセスコストの増大を抑制しつつ、データ保持回路１３０の単位面積当たりの記憶容量を高めることができる。
なお、レジスタ１１０において、面積オーバーヘッドを増大させることなく配置できるメモリ回路１３１の数をさらに増やすため、複数の素子層３０を積層し、それぞれの素子層３０にデータ保持回路１３０を設ける構成としてもよい。
＜レジスタの動作例＞
次に、レジスタ１１０の動作について、説明する。
図２Ａは、レジスタ１１０の動作を説明するための一例として、データ保持回路１３０が有するメモリ回路１３１の数を４つ（ｋ＝４）としたときの構成を図示している。図２Ａでは、データ保持回路１３０が有するメモリ回路１３１［１］乃至メモリ回路１３１［４］において、データを保持するノードＳＮ［１］乃至ノードＳＮ［４］を図示している。メモリ回路１３１［１］乃至メモリ回路１３１［４］を制御する信号ＢＫ［１］乃至信号ＢＫ［４］、および信号ＲＥ［１］乃至信号ＲＥ［４］を図示している。
図２Ｂは、図２Ａに示すレジスタ１１０の動作例を説明するタイミングチャートである。
図２Ｂでは、時刻Ｔ１乃至時刻Ｔ８の期間における、信号ＣＬＫ、信号ＢＫ［１］、信号ＢＫ［２］、信号ＲＥ［１］、信号ＲＥ［２］、および信号ＳＥの、それぞれの信号の状態（ハイレベル（Ｈｉｇｈ）またはローレベル（Ｌｏｗ））を図示している（信号ＢＫ［３］、信号ＢＫ［４］、信号ＲＥ［３］、および信号ＲＥ［４］の図示を省略している）。また、端子Ｄ、端子Ｑ、端子ＳＤ、ノードＳＮ［１］、およびノードＳＮ［２］のそれぞれに与えられているデータの状態（データＤ１乃至データＤ８のいずれか一）を図示している（ノードＳＮ［３］、およびノードＳＮ［４］の図示を省略している）。
時刻Ｔ１乃至時刻Ｔ８の期間において、フリップフロップ１２２は、信号ＣＬＫが“Ｌ”から“Ｈ”に切り替わるタイミング（立ち上がりエッジ）に同期して、入力端子Ｄｆのデータを格納し、出力端子Ｑｆから出力する。
図３Ａ乃至図３Ｅは、図２Ｂに示すタイミングチャートにおけるレジスタ１１０の状態を説明するための模式図である。
図３Ａは、スキャンフリップフロップ１２０と、データ保持回路１３０が有するメモリ回路１３１［１］乃至メモリ回路１３１［４］と、を図示している。図３Ｂ、図３Ｃ、図３Ｄ、および図３Ｅは、それぞれ、図２Ｂに示すタイミングチャートの時刻Ｔ３、時刻Ｔ４、時刻Ｔ６、および時刻Ｔ７において、スキャンフリップフロップ１２０と、データ保持回路１３０が有するメモリ回路１３１［１］乃至メモリ回路１３１［４］と、にデータが入出力される様子を図示している。
時刻Ｔ１において、信号ＢＫ［１］乃至信号ＢＫ［４］、信号ＲＥ［１］乃至信号ＲＥ［４］、および信号ＳＥのそれぞれの信号は、“Ｌ”であるとする。また、ノードＳＮ［１］、およびノードＳＮ［２］のそれぞれに与えられているデータの状態は、不定であるとする（データＤ１乃至データＤ８のいずれも図示せず）。また、配線ＣＬに与えられている電位は、定電位（例えば、接地電位）であるとする。なお、以下の説明において、各信号について特に明記が無い場合、直前の状態が維持されるとする。
時刻Ｔ２において、信号ＣＬＫの立ち上がりエッジに同期して、端子Ｄに与えられたデータＤ１が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される。
時刻Ｔ３において、信号ＣＬＫの立ち上がりエッジに同期して、端子Ｄに与えられたデータＤ２が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される。ここで、信号ＢＫ［１］＝“Ｈ”とすることで、端子Ｑに出力されたデータＤ２が、メモリ回路１３１［１］のノードＳＮ［１］に格納される（図３Ｂを参照）。
その後、信号ＢＫ［１］＝“Ｌ”とすることで、ノードＳＮ［１］に格納されたデータＤ２が、保持される。
時刻Ｔ４において、信号ＣＬＫの立ち上がりエッジに同期して、端子Ｄに与えられたデータＤ３が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される。ここで、信号ＢＫ［２］＝“Ｈ”とすることで、端子Ｑに出力されたデータＤ３が、メモリ回路１３１［２］のノードＳＮ［２］に格納される（図３Ｃを参照）。
その後、信号ＢＫ［２］＝“Ｌ”とすることで、ノードＳＮ［２］に格納されたデータＤ３が、保持される。
時刻Ｔ５において、信号ＣＬＫの立ち上がりエッジに同期して、端子Ｄに与えられたデータＤ４が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される。
その後、信号ＲＥ［１］＝“Ｈ”とすることで、メモリ回路１３１［１］のノードＳＮ［１］に格納されているデータＤ２が、端子ＳＤに与えられる。なお、データＤ５が、端子Ｄに与えられるが、信号ＳＥ＝“Ｈ”とすることで、端子ＳＤが選択される。
時刻Ｔ６において、信号ＣＬＫの立ち上がりエッジに同期して、端子ＳＤに与えられたデータＤ２が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される（図３Ｄを参照）。
その後、信号ＲＥ［１］＝“Ｌ”、かつ、信号ＲＥ［２］＝“Ｈ”とすることで、メモリ回路１３１［２］のノードＳＮ［２］に格納されているデータＤ３が、端子ＳＤに与えられる。なお、データＤ６が、端子Ｄに与えられるが、信号ＳＥ＝“Ｈ”とすることで、端子ＳＤが選択される。
時刻Ｔ７において、信号ＣＬＫの立ち上がりエッジに同期して、端子ＳＤに与えられたデータＤ３が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される（図３Ｅを参照）。
その後、信号ＲＥ［２］＝“Ｌ”、かつ、信号ＳＥ＝“Ｌ”とする。
時刻Ｔ８において、信号ＣＬＫの立ち上がりエッジに同期して、端子Ｄに与えられたデータＤ７が、スキャンフリップフロップ１２０に格納され、端子Ｑに出力される。
以上、レジスタ１１０は、図２Ｂおよび図３Ｂ乃至図３Ｅを用いて説明したような動作をすることができる。
本発明の一態様は、例えば、レジスタ１１０を用いたＣＰＵなどにおいて、中断したタスクのデータをセーブし、再開するタスクのデータをロードする構成とすることができる。すなわち、レジスタ１１０において、複数のタスクの切り替えの際に、複数のメモリ回路１３１のいずれか一に対して、スキャンフリップフロップ１２０のデータの、書き込み、保持、および書き戻しを行うことができる。
＜演算装置の構成例＞
図４は、上述したレジスタ１１０を有する演算装置の構成例を説明するブロック図である。本発明の一態様に係る演算装置は、例えば、ＣＰＵなどの一部として用いられてもよい。
図４に示す演算装置１００は、制御部１０１およびＣＰＵコア１０２を有する。ＣＰＵコア１０２は、レジスタ部１０３および演算部１０４を有する。レジスタ部１０３は、複数のレジスタバンク１０５を有する。レジスタバンク１０５は、複数の汎用レジスタ１０６を有する。汎用レジスタ１０６は、複数のレジスタ１１０を有する。
演算装置１００は、プログラムまたはデータに応じた処理を逐次実行することで、一連の処理（タスク）を実行することができる。演算装置１００は、複数のタスクを実行することができる。
制御部１０１は、例えば、演算装置１００の外部から入力される割り込み信号（Ｉｎｔｅｒｒｕｐｔｓ）、またはＣＰＵコア１０２が生成するスリープ信号などの信号に応じて、複数のタスクを切り替えるための制御信号を出力する機能を有する。例えば、複数のタスクを切り替える際に、ＣＰＵコア１０２内のレジスタ１１０の動作を制御する各種信号（信号ＢＫ［１］乃至信号ＢＫ［ｋ］、信号ＲＥ［１］乃至信号ＲＥ［ｋ］、信号ＳＥ、および信号ＣＬＫ）を生成し、当該レジスタ１１０に供給する機能を有する。
なお、制御部１０１は、例えば、ＣＰＵコア１０２のパワーゲーティングを制御するための信号を出力する機能を有してもよい。
ＣＰＵコア１０２は、レジスタ部１０３に保持されたプログラムデータに応じて、演算部１０４で演算処理を行う機能を有する。ＣＰＵコア１０２は、プロセッサコアという場合がある。演算装置１００は、ＣＰＵコア１０２を１つ（シングルコア）有する構成としてもよいし、２つ以上（例えばデュアルコアまたはメニーコアなどのマルチコア）有する構成としてもよい。
レジスタ部１０３は、例えば、パイプラインレジスタ、およびレジスタファイルなどが設けられるレジスタバンク１０５を有する。レジスタ部１０３は、演算部１０４での演算処理を行うためのプログラムデータ、演算処理に用いられるデータ、および演算処理によって得られたデータを、一時的に保持する機能を有する。
演算部１０４は、レジスタ部１０３に保持されたプログラムデータに応じて、例えば、四則演算、および論理演算などの各種演算処理を行う機能を有する。演算部１０４は、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ）という場合がある。ＣＰＵコア１０２は、レジスタ部１０３、および演算部１０４の他に、例えば、プログラムカウンタ、またはコントロール回路などを有してもよい。
レジスタバンク１０５は、プログラムデータに応じた処理によって実行される複数のタスクごとに設けられる。レジスタバンク１０５内の複数の汎用レジスタ１０６は、それぞれ、各タスクを実行する際の、演算処理を行うためのプログラムデータ、演算処理に用いられるデータ、または演算処理によって得られるデータを保持する機能を有する。
演算装置１００において、各タスクを実行する際の演算装置１００の状態（コンテキストともいう）が、タスクごとに設けられたレジスタバンク１０５のそれぞれに、保持される。また、複数のタスクを切り替える際に、各タスクに対応するレジスタバンク１０５に切り替わるように、制御部１０１によって動作が制御される。
すなわち、演算装置１００は、タスクを切り替える際に、実行中のタスクのコンテキストを、対応するレジスタバンク１０５にセーブ（退避、ストア、またはバックアップともいう）した上で、処理を中断し、かつ、次に実行されるタスクのコンテキストを、対応するレジスタバンク１０５からロード（復帰、リストア、またはリカバリーともいう）した上で、処理を再開するように、制御部１０１によって制御される。このようにレジスタバンク１０５を切り替えながら複数のタスクを実行することで、各タスクを実行するためのデータのやり取りを、演算装置１００の外部に設けられたメモリ（例えば、キャッシュメモリ（例えばＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）など）、または、メインメモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）など）、など）との間で行う必要がない。そのため、演算装置１００の動作速度の向上を図ることができる。すなわち、演算装置１００の演算性能の向上を図ることができる。
＜演算装置の動作例＞
次に、演算装置１００のタスクの切り替えに伴うレジスタ１１０の動作の一例について説明する。
図５は、図４に示す演算装置１００において、図２Ａに示すレジスタ１１０を適用し、図２Ｂを用いて説明したような動作をすることで、複数のタスクを切り替える動作の一例を説明する模式図である。
図５では、時刻Ｔａ、時刻Ｔｂ、および時刻Ｔｃのそれぞれの時刻（ｔｉｍｅ）において、タスク１（ｔａｓｋ１）と、タスク２（ｔａｓｋ２）と、タスク３（ｔａｓｋ３）と、の３つのタスクが順次切り替わりながら実行される様子を図示している。また、タスクが切り替わる際に、タスク１乃至タスク３のそれぞれを実行するためのデータが、スキャンフリップフロップ１２０内からメモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれにセーブ（Ｓａｖｅ）される様子、および、メモリ回路１３１［１］乃至メモリ回路１３１［３］のそれぞれからスキャンフリップフロップ１２０内にロード（Ｌｏａｄ）される様子、を矢印で示している。なお、時刻Ｔａの直前において、タスク１が実行されているとする。
時刻Ｔａにおいて、タスク１が中断され、タスク２が開始される。すなわち、タスク１が実行されている状態で、スキャンフリップフロップ１２０内のデータがメモリ回路１３１［１］にセーブされる。その後、メモリ回路１３１［２］のデータがスキャンフリップフロップ１２０内にロードされることで、タスク２を実行可能な状態に切り替えられる。
時刻Ｔｂにおいて、タスク２が中断され、タスク３が開始される。すなわち、タスク２が実行されている状態で、スキャンフリップフロップ１２０内のデータがメモリ回路１３１［２］にセーブされる。その後、メモリ回路１３１［３］のデータがスキャンフリップフロップ１２０内にロードされることで、タスク３を実行可能な状態に切り替えられる。
時刻Ｔｃにおいて、タスク３が中断され、タスク１が再開される。すなわち、タスク３実行されている状態で、スキャンフリップフロップ１２０内のデータがメモリ回路１３１［３］にセーブされる。その後、メモリ回路１３１［１］のデータがスキャンフリップフロップ１２０内にロードされることで、タスク３を実行可能な状態に切り替えられる。これによって、タスク１は、時刻Ｔａで中断された時点から再開される。
以上、演算装置１００は、上述したような動作をすることで、タスクの切り替えによって中断した時点から、タスクを再開することができる。
本発明の一態様は、例えば、演算装置１００を用いたＣＰＵなどにおいて、大量のレジスタを設けつつ、消費電力の低減を図ることができる。また、タスクの切り替えの際に、前回のタスク実行時の続きから処理を再開できるため、演算性能の向上を図ることができる。
また、例えば、タスクの実行中に、別のタスクが割り込み、さらに別のタスクが割り込む、といった動作が生じた場合であっても、割り込みによって処理が中断するタスクのデータが保持されるため、元のタスクを中断した時点から、処理を再開することができる。このとき、割り込みによって処理が中断するタスクのデータは、演算装置が有するレジスタ内に保持される。そのため、当該タスクのデータをセーブおよびロードする際に、外部のメモリ（例えば、ＳＲＡＭ、またはＤＲＡＭなど）のスタック領域にアクセスする必要がない。よって、割り込みに伴うタスクの切り替えを行っても、外部のメモリにアクセスする際のタイムラグが生じないため、割り込み処理を効率的に行うことができる。
＜素子層の構成例＞
次に、上述したレジスタ１１０が設けられる素子層２０及び素子層３０（素子層３０ａ及び素子層３０ｂ）の構成例について、説明する。
図６は、レジスタ１１０に用いることができる半導体装置の断面構造の一部である。図６に示す半導体装置は、トランジスタ５５０と、トランジスタ３７と、容量素子３８と、ビア３５と、ビア３６と、を有している。図７は、トランジスタ５５０のチャネル幅方向の断面図である。なお、図６には、トランジスタ５５０のチャネル長方向の断面図が図示されている。また、図８Ａは、トランジスタ３７及び容量素子３８の上面図であり、図８Ｂ及び図８Ｃは、トランジスタ３７及び容量素子３８の断面図である。
図６において、トランジスタ５５０は、素子層２０が有するＳｉトランジスタ（例えば、図１におけるスキャンフリップフロップ１２０を構成するトランジスタなど）に相当する。トランジスタ３７は、素子層３０ｂが有するＯＳトランジスタ（例えば、図１におけるトランジスタ１３３、及びトランジスタ１３４など）に相当する。容量素子３８は、素子層３０ａが有する容量素子（例えば、図１における容量素子１３５、及び容量素子１３６など）に相当する。
また、図６において、端子Ｑ、端子ＳＤ、ノードＳＮ、及び配線ＣＬの符号は、それぞれ、図１に示すレジスタ１１０の端子Ｑ、端子ＳＤ、ノードＳＮ、及び配線ＣＬに相当する。
図６に示すように、トランジスタ３７、容量素子３８、ビア３５、及びビア３６は、トランジスタ５５０の上方に設けられている。トランジスタ３７は、容量素子３８の上方、またはビア３５の上方に設けられている。ビア３６は、ビア３５の上方に設けられている。
ビア３５は、素子層３０ａに設けられ、プラグまたは配線としての機能を有する導電体で形成されている。ビア３６は、素子層３０ｂに設けられ、プラグまたは配線としての機能を有する導電体で形成されている。トランジスタ３７は、ビア３５を介して、または、ビア３６及びビア３５を介して、素子層２０に設けられているトランジスタ５５０と電気的に接続することができる。
なお、本明細書等において、容量素子３８と、当該容量素子３８の上方に設けられているトランジスタ３７と、をまとめて、メモリセル３２という場合がある。また、ビア３５と、当該ビア３５の上方に設けられているトランジスタ３７と、をまとめて、機能素子３３という場合がある。よって、図６に示す半導体装置は、２つのメモリセル３２と、１つの機能素子３３と、を有しているということもできる。
図６において、端子Ｑに接続されているメモリセル３２が有するトランジスタ３７、及び容量素子３８は、それぞれ、図１に示すトランジスタ１３３、及び容量素子１３５に相当する。また、端子ＳＤに接続されているメモリセル３２が有するトランジスタ３７、及び容量素子３８は、それぞれ、図１に示すトランジスタ１３４、及び容量素子１３６に相当する。また、図６において、機能素子３３が有するトランジスタ３７は、図１に示すトランジスタ１３２に相当する。
メモリセル３２において、トランジスタ３７のソース及びドレインの一方と、容量素子３８の一方の端子と、が電気的に接続されている。メモリセル３２は、トランジスタ３７を非導通状態にすることで、容量素子３８に蓄積された電荷を、保持させることができる。よって、メモリセル３２は、例えば、容量素子３８に保持された電荷量に応じた電位の高低を、“１”または“０”に対応させることで、２値のデータを記憶することができる。
図６に示すように、２つのメモリセル３２において、それぞれが有する容量素子３８の一方の端子同士（ノードＳＮに相当）が電気的に接続され、他方の端子同士（配線ＣＬに相当）が電気的に接続されている。よって、電荷を保持させるノードＳＮに付加される容量の静電容量を大きくすることができ、データの保持特性を向上させることができる。また、２つのメモリセル３２を有するメモリ回路（図１に示すメモリ回路１３１に相当）の微細化または高集積化を推し進めることができる。
〔トランジスタ５５０〕
トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域及びドレイン領域の一方として機能する低抵抗領域３１４ａ、及び、ソース領域及びドレイン領域の他方として機能する低抵抗領域３１４ｂを有する。
図７に示すように、トランジスタ５５０は、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することで、トランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
なお、トランジスタ５５０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。例えば、ｎチャネル型のトランジスタ５５０のゲートとｐチャネル型のトランジスタ５５０のゲートとを電気的に接続することで、ＣＭＯＳ回路（例えば、相補的に動作する回路、ＣＭＯＳ論理ゲート、またはＣＭＯＳ論理回路など）を構成することができる。
トランジスタ５５０は、例えば、半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域及びドレイン領域の一方となる低抵抗領域３１４ａ、及び、ソース領域及びドレイン領域の他方となる低抵抗領域３１４ｂ、などにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、トランジスタ５５０は、例えば、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、またはＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。または、トランジスタ５５０は、結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。または、トランジスタ５５０は、例えば、ＧａＡｓ及びＧａＡｌＡｓなどを用いたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、例えば、ヒ素、もしくはリンなどのｎ型の導電性を付与する元素、または、ホウ素などのｐ型の導電性を付与する元素、を含む。
ゲート電極として機能する導電体３１６は、例えば、ヒ素、またはリンなどのｎ型の導電性を付与する元素、または、ホウ素などのｐ型の導電性を付与する元素、を含むシリコンなどの半導体材料を用いることができる。または、例えば、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に、例えば、窒化チタン、または窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体に、例えば、タングステン、またはアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
トランジスタ５５０は、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板を用いてもよい。または、例えば、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、またはＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。なお、単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、または窒化アルミニウムなどを用いればよい。
なお、本明細書等において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。また、本明細書等において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。
絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などを用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、例えば、基板３１１、またはトランジスタ５５０などから、トランジスタ３７が設けられる領域に、水素または不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。例えばトランジスタ３７などの酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ３７と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には、例えば、トランジスタ５５０とトランジスタ３７とを電気的に接続する機能を有する導電体（例えば、導電体３２８、及び導電体３３０など）が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグと、が一体物であってもよい。すなわち、導電体の一部が配線として機能し、かつ、導電体の一部がプラグとして機能する場合もある。
各プラグまたは配線（例えば、導電体３２８、または導電体３３０など）の材料としては、例えば、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。当該プラグまたは配線の材料としては、耐熱性と導電性を両立する、例えば、タングステン、またはモリブデンなどの高融点材料を用いることが好ましい。または、当該プラグまたは配線の材料としては、アルミニウム、または銅などの低抵抗導電性材料で形成することが好ましい。当該プラグまたは配線に低抵抗導電性材料を用いることで、配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図６では、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、例えば、トランジスタ５５０とトランジスタ３７とを電気的に接続するプラグ、または配線としての機能を有する。なお、導電体３５６は、例えば、導電体３２８、または導電体３３０などと同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ３７とは、バリア層により分離することができる。そのため、トランジスタ５５０からトランジスタ３７への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタルなどを用いるとよい。また、窒化タンタルと、導電性が高いタングステンと、を積層するとよい。導電体３５６を、窒化タンタルとタングステンとの積層とすることで、導電体３５６は、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する導電体３５６の窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
上記において、導電体３５６を含む配線層について説明したが、本発明の一態様に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を単層、または２層以上の積層構造にしてもよい。
〔トランジスタ３７及び容量素子３８〕
図８Ａ乃至図８Ｃは、素子層３０が有する各構成に適用可能な、メモリセル３２が有するトランジスタ３７及び容量素子３８の、平面図及び断面図である。図８Ａは、メモリセル３２の平面図である。また、図８Ｂ及び図８Ｃは、メモリセル３２の断面図である。ここで、図８Ｂは、図８ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図８Ｃは、図８ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、図８Ａの平面図では、図の明瞭化のために一部の要素を省いている。
図８Ａ乃至図８Ｃには、絶縁体４４０と、絶縁体４４０上の導電体４１０と、導電体４１０上のメモリセル３２と、導電体４１０上の絶縁体４８０と、絶縁体４８０上の絶縁体２８０と、メモリセル３２上の絶縁体２８３と、を図示している。絶縁体４４０、絶縁体４８０、絶縁体２８０、及び絶縁体２８３は、層間膜として機能する。導電体４１０は、配線として機能する。
メモリセル３２は、導電体４１０上の容量素子３８と、容量素子３８上のトランジスタ３７と、を有する。
図８Ａ乃至図８Ｃに示すように、トランジスタ３７は、容量素子３８と重なるように設けられる。また、トランジスタ３７の構造の一部が設けられる開口部２９０は、容量素子３８の構造の一部が設けられる開口部４９０と重なる領域を有する。特に、導電体４２０は、トランジスタ３７のソース電極及びドレイン電極の一方としての機能と、容量素子３８の一対の電極の一方の電極としての機能とを有するため、トランジスタ３７と容量素子３８は、構造の一部を共有することになる。このような構成にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ３７及び容量素子３８を設けることができる。これにより、メモリセル３２の占有面積を低減できるため、メモリセル３２を高密度に配置し、記憶容量を大きくすることができる。
｛容量素子３８｝
容量素子３８は、導電体４１０上の導電体４１５と、導電体４１５上の絶縁体４３０と、絶縁体４３０上の導電体４２０と、を有する。導電体４２０は一対の電極の一方（上部電極と呼ぶ場合がある）として機能し、導電体４１５は一対の電極の他方（下部電極と呼ぶ場合がある）として機能し、絶縁体４３０は誘電体層として機能する。つまり、容量素子３８は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
図８Ｂ及び図８Ｃに示すように、絶縁体４８０には、導電体４１０に達する開口部４９０が設けられている。導電体４１５の少なくとも一部は、開口部４９０に配置されている。なお、導電体４１５は、開口部４９０において導電体４１０の上面に接する領域と、開口部４９０において絶縁体４８０の側面に接する領域と、絶縁体４８０の上面の少なくとも一部に接する領域と、を有する。絶縁体４３０は、少なくとも一部が開口部４９０に位置するように配置されている。導電体４２０は、少なくとも一部が開口部４９０に位置するように配置されている。なお、導電体４２０は、図８Ｂ及び図８Ｃに示すように、開口部４９０を埋め込むように設けることが好ましい。
容量素子３８は、開口部４９０において、底面（底部という場合もある）だけでなく、側面（側壁という場合もある）においても上部電極と下部電極とが誘電体層を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、開口部４９０の深さを深くするほど、容量素子３８の静電容量を大きくすることができる。このように容量素子３８の単位面積当たりの静電容量を大きくすることにより、メモリセルアレイにおける読み出し動作を安定にすることができる。また、メモリセルの微細化または高集積化を推し進めることができる。
開口部４９０の側壁（絶縁体４８０の開口部４９０における側壁という場合もある）は、導電体４１０の上面に対して垂直であることが好ましい。別言すると、絶縁体４８０は、導電体４１０の上面に対して垂直方向に延伸して設けられた開口部４９０を有する、ということもできる。このとき、開口部４９０は円筒形状を有する。このような構成にすることで、メモリセルの微細化または高集積化を図ることができる。
また、本実施の形態では、平面視において開口部４９０が円形である例について示したが、本発明の一態様はこれに限られるものではない。例えば、平面視において開口部４９０が、楕円などの略円形状、四角形などの多角形状、または、四角形などの多角形の角部を丸めた形状、になっていてもよい。このとき、開口部４９０の最大幅は、開口部４９０の最上部の形状に合わせて適宜算出するとよい。例えば、平面視において開口部が四角形である場合、開口部４９０の最大幅は、開口部４９０の最上部の対角線の長さとするとよい。
導電体４１５、絶縁体４３０、及び導電体４２０の開口部４９０に配置される部分は、開口部４９０の形状を反映して設けられる。よって、開口部４９０の底部及び側壁を覆うように導電体４１５が設けられ、導電体４１５を覆うように絶縁体４３０が設けられ、開口部４９０の形状を反映した絶縁体４３０の凹部を埋め込むように導電体４２０が設けられる。
つまり、容量素子３８の誘電体層（絶縁体４３０に相当）の一部は、開口部４９０の側壁に沿って設けられる。すなわち、導電体４１０の上面に対して垂直方向に設けられる。別言すると、容量素子３８の上部電極と誘電体層とが接する面、及び、下部電極と誘電体層とが接する面、のそれぞれが導電体４１０の上面に対して垂直方向の成分を有するということもできる。
なお、図８Ｂ及び図８Ｃでは、開口部４９０の側壁が導電体４１０の上面に対して垂直となるように、開口部４９０を設けているが、本発明の一態様はこれに限られるものではない。例えば、開口部４９０の側壁は、テーパー形状になってもよい。
開口部４９０の側壁及び導電体４１０の上面に沿って導電体４１５及び絶縁体４３０が積層して設けられている。また、開口部４９０を埋めるように、絶縁体４３０上に導電体４２０が設けられている。本明細書等において、このような構成を有する容量素子３８は、トレンチ型容量、トレンチ容量、または、深孔積層容量、などという場合がある。
容量素子３８上に、絶縁体２８０が配置されている。つまり、導電体４１５、絶縁体４３０、及び導電体４２０の上に、絶縁体２８０が配置されている。別言すると、絶縁体２８０の下に、導電体４２０が配置されている。
導電体４１０は、例えば、図６に示す配線ＣＬとして機能する。導電体４２０は、例えば、図６に示すノードＳＮとして機能する。
導電体４１５の下方に導電体４１０が設けられている。導電体４１５は、導電体４１０と接する領域を有する。
導電体４１０は、絶縁体４４０上に設けられる。導電体４１０は、例えば、面状に設けることができる。導電体４１０としては、導電体を、単層または積層で用いることができる。導電体４１０として、例えば、タングステンなどの、導電性が高い導電性材料を用いることができる。このように導電性が高い導電性材料を用いることで、導電体４１０の導電性を向上させることができる。
導電体４１５は、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを、単層または積層で用いることが好ましい。例えば、窒化チタン、またはシリコンを添加したインジウム錫酸化物などを用いてもよい。または、例えば、タングステンの上に窒化チタンを積層した構造にしてもよい。または、例えば、第１の窒化チタンの上にタングステンを積層し、当該タングステンの上に第２の窒化チタンを積層した構造にしてもよい。このような構造にすることで、絶縁体４３０に酸化物絶縁体を用いる場合、絶縁体４３０によって導電体４１５が酸化されるのを抑制できる。また、絶縁体４８０に酸化物絶縁体を用いる場合、絶縁体４８０によって導電体４１５が酸化されるのを抑制できる。
絶縁体４３０は、導電体４１５上に設けられる。絶縁体４３０は、導電体４１５の上面及び側面に接するように設けられる。つまり、絶縁体４３０は、導電体４１５の側端部を覆う構造にすることが好ましい。これにより、導電体４１５と導電体４２０がショートするのを防ぐことができる。
なお、図８Ｂ及び図８Ｃに示すように、絶縁体４３０が絶縁体４８０の上面に接するように延在して設けられてもよい。
また、絶縁体４３０の側端部と導電体４１５の側端部が一致する構造にしてもよい。このような構造にすることで、絶縁体４３０と導電体４１５を同一のマスクを用いて形成することができ、素子層３０の作製工程を簡略化することができる。
絶縁体４３０として、比誘電率が高い材料、所謂ｈｉｇｈ−ｋ材料を用いることが好ましい。絶縁体４３０としてｈｉｇｈ−ｋ材料を用いることで、ゲートリーク電流を抑制できる程度に絶縁体４３０を厚くし、かつ容量素子３８の静電容量を十分確保することができる。
また、絶縁体４３０は、ｈｉｇｈ−ｋ材料からなる絶縁層を積層して用いることが好ましく、ｈｉｇｈ−ｋ材料と、当該ｈｉｇｈ−ｋ材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。絶縁体４３０として、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子３８の静電破壊を抑制できる。
また、絶縁体４３０として、強誘電性を有しうる材料を用いてもよい。強誘電性を有しうる材料としては、例えば、酸化ハフニウム、酸化ジルコニウム、またはＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）などの金属酸化物が挙げられる。また、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、例えば、ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、及びストロンチウムなどから選ばれた一つまたは複数）を添加した材料が挙げられる。なお、ハフニウム原子の原子数と元素Ｊ１の原子数の比は適宜設定することができる。例えば、ハフニウム原子の原子数と元素Ｊ１の原子数の比を１：１またはその近傍にすればよい。また、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、例えば、ハフニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、及びストロンチウムなどから選ばれた一つまたは複数）を添加した材料が挙げられる。なお、ジルコニウム原子の原子数と元素Ｊ２の原子数の比は適宜設定することができる。例えば、ジルコニウム原子の原子数と元素Ｊ２の原子数の比を１：１またはその近傍にすればよい。また、強誘電性を有しうる材料として、例えば、チタン酸鉛（ＰｂＴｉＯＸ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、またはチタン酸バリウムなどのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。
また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、例えば、アルミニウム、ガリウム、及びインジウムなどから選ばれた一つまたは複数である。また、元素Ｍ２は、例えば、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、及びクロムなどから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属窒化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。ここで、元素Ｍ３は、例えば、マグネシウム、カルシウム、ストロンチウム、亜鉛、及びカドミウムなどから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数、元素Ｍ２の原子数、及び元素Ｍ３の原子数の比は適宜設定することができる。
また、強誘電性を有しうる材料としては、例えば、ＳｒＴａＯ２Ｎ、ＢａＴａＯ２Ｎなどのペロブスカイト型酸窒化物、または、κ−アルミナ型構造のＧａＦｅＯ３などが挙げられる。
なお、上記の説明においては、金属酸化物、及び金属窒化物について例示したがこれに限定されない。例えば、上述の金属酸化物に窒素が添加された金属酸窒化物、または上述の金属窒化物に酸素が添加された金属窒酸化物などを用いてもよい。
また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。または、絶縁体４３０を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、上記に列挙した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性がある。そのため、本明細書等では、強誘電性を発現する材料のみを強誘電体と呼ぶだけでなく、強誘電性を有しうる材料も強誘電体と呼ぶ場合がある。
なお、ハフニウム及びジルコニウムの、一方または両方を含む金属酸化物は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ここで、絶縁体４３０の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）にすることができる。例えば、絶縁体４３０の膜厚を、８ｎｍ以上１２ｎｍ以下にすることが好ましい。絶縁体４３０を薄膜化することができる強誘電体層とすることで、例えば、容量素子３８を、微細化されたトランジスタなどの半導体素子に組み合わせて半導体装置を形成することができる。なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層、金属酸化物膜、または金属窒化物膜と呼ぶ場合がある。また、このような、強誘電体層、金属酸化物膜、または金属窒化物膜を有する装置を、本明細書等において、強誘電体デバイスと呼ぶ場合がある。
また、ハフニウム及びジルコニウムの、一方または両方を含む金属酸化物は、微小な面積でも強誘電性を有しうることができるため、好ましい。例えば、強誘電体層の上面視における面積（占有面積）が、１００μｍ２以下、１０μｍ２以下、１μｍ２以下、または０．１μｍ２以下であっても、強誘電性を有することができる。また、１００００ｎｍ２以下、または１０００ｎｍ２以下であっても、強誘電性を有する場合がある。面積が小さい強誘電体層とすることで、容量素子３８の占有面積を小さくすることができる。
なお、強誘電体は、絶縁体であって、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有する。このため、当該材料を誘電体として用いた容量素子（以下、強誘電体キャパシタと呼ぶ場合がある）を用いて、不揮発性の記憶素子を形成することができる。強誘電体キャパシタを用いた、不揮発性の記憶素子は、例えば、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、または強誘電体メモリなどと呼ばれることがある。例えば、強誘電体メモリは、トランジスタと強誘電体キャパシタとを有し、トランジスタのソース及びドレインの一方が強誘電体キャパシタの一方の端子に電気的に接続された構成を有する。よって、容量素子３８として強誘電体キャパシタを用いる場合、本実施の形態で示すメモリセルは、強誘電体メモリとして機能する。
なお、強誘電性は、外部から与えられた電場により強誘電体層に含まれる結晶の酸素または窒素が変位することで、発現するとされている。また、強誘電性の発現は、強誘電体層に含まれる結晶の結晶構造に依存すると推定される。よって、絶縁体４３０が強誘電性を発現するには、絶縁体４３０は結晶を含む必要がある。特に、絶縁体４３０は、直方晶系の結晶構造を有する結晶を含むと、強誘電性が発現するため好ましい。なお、絶縁体４３０に含まれる結晶の結晶構造としては、立方晶系、正方晶系、直方晶系、単斜晶系、及び六方晶系の中から選ばれるいずれか一または複数であってもよい。また、絶縁体４３０は、アモルファス構造を有していてもよい。このとき、絶縁体４３０は、アモルファス構造と結晶構造とを有する複合構造としてもよい。
導電体４２０は、絶縁体４３０の上面の一部に接して設けられる。また、導電体４２０の側端部は、Ｘ方向及びＹ方向のいずれにおいても、導電体４１５の側端部よりも内側に位置することが好ましい。なお、絶縁体４３０が導電体４１５の側端部を覆う構造においては、導電体４２０の側端部は、導電体４１５の側端部よりも外側に位置してもよい。
導電体４２０としては、導電性材料を単層または積層で用いることができる。導電体４２０として、例えば、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料、などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。
なお、図６に示すように、隣接する２つの容量素子３８において、それぞれの一方の端子同士が電気的に接続されるように、双方の導電体４２０が一体形成されてもよい。
絶縁体４８０は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体４８０としては、比誘電率が低い材料を含む絶縁体を、単層または積層で用いることができる。酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。このとき、絶縁体４８０は、少なくともシリコンと、酸素と、を有する。
｛トランジスタ３７｝
トランジスタ３７は、導電体４２０と、絶縁体２８０上の導電体２４０と、酸化物半導体２３０と、酸化物半導体２３０上の絶縁体２５０と、絶縁体２５０上の導電体２６０と、を有する。酸化物半導体２３０は半導体層として機能し、導電体２６０はゲート電極として機能し、絶縁体２５０はゲート絶縁体として機能し、導電体４２０はソース電極及びドレイン電極の一方として機能し、導電体２４０はソース電極及びドレイン電極の他方として機能する。
図８Ｂ及び図８Ｃに示すように、絶縁体２８０及び導電体２４０には、導電体４２０に達する開口部２９０が設けられている。酸化物半導体２３０の少なくとも一部は、開口部２９０に配置されている。なお、酸化物半導体２３０は、開口部２９０において導電体４２０の上面に接する領域と、開口部２９０において導電体２４０の側面に接する領域と、導電体２４０の上面の少なくとも一部に接する領域と、を有する。絶縁体２５０は、少なくとも一部が開口部２９０に位置するように配置されている。導電体２６０は、少なくとも一部が開口部２９０に位置するように配置されている。なお、導電体２６０は、図８Ｂ及び図８Ｃに示すように、開口部２９０を埋め込むように設けることが好ましい。
なお、導電体４２０として、例えば、窒化チタンの上に窒化タンタルを積層した構造にしてもよい。この場合、窒化チタンが絶縁体４３０に接し、窒化タンタルが酸化物半導体２３０に接する。このような構造にすることで、酸化物半導体２３０によって導電体４２０が過剰に酸化されるのを抑制できる。また、絶縁体４３０に酸化物絶縁体を用いる場合、絶縁体４３０によって導電体４２０が過剰に酸化されるのを抑制できる。または、導電体４２０として、例えば、窒化チタンの上にタングステンを積層した構造にしてもよい。
また、導電体４２０は、酸化物半導体２３０と接する領域を有するため、酸素を含む導電性材料を用いることが好ましい。導電体４２０として酸素を含む導電性材料を用いることで、導電体４２０が酸素を吸収しても導電性を維持することができる。また、絶縁体４３０として、例えば酸化ジルコニウムなどの酸素を含む絶縁体を用いる場合においても、導電体４２０は導電性を維持することができる。導電体４２０として、例えば、インジウム錫酸化物（ＩＴＯともいう）、シリコンを添加したインジウム錫酸化物（ＩＴＳＯともいう）、またはインジウム亜鉛酸化物（ＩＺＯ（登録商標）ともいう）などを単層または積層で用いることができる。
酸化物半導体２３０は、開口部２９０における導電体２４０の側面と接する領域と、導電体２４０の上面の一部と接する領域と、を有する。このように、酸化物半導体２３０が導電体２４０の側面だけでなく上面にも接することで、酸化物半導体２３０と導電体２４０とが接する面積を大きくすることができる。
また、図８Ｃでは、酸化物半導体２３０の側端部が、導電体２４０の側端部より内側に位置する構成を示している。なお、本発明の一態様はこれに限られるものではない。例えば、Ｙ方向において、酸化物半導体２３０の側端部と導電体２４０の側端部が一致する構造にしてもよい。または、酸化物半導体２３０の側端部が、導電体２４０の側端部より外側に位置する構造にしてもよい。
なお、図８Ａ乃至図８Ｃに示すように、導電体２６０はＹ方向に延在して設けられ、導電体２４０はＸ方向に延在して設けられることが好ましい。このような構成にすることで、導電体２６０と、導電体２４０は互いに交差して設けられる。また、図８Ａでは、導電体４１０が面状に設けられているが、本発明の一態様はこれに限られるものではない。例えば、導電体４１０は、導電体２６０に平行に設けられてもよいし、導電体２４０に平行に設けられてもよい。
開口部２９０の側壁（絶縁体２８０の開口部２９０における側壁という場合もある）は、導電体４１０の上面に対して垂直であることが好ましい。別言すると、絶縁体２８０は、導電体４１０の上面に対して垂直方向に延伸して設けられた開口部２９０を有する、ということもできる。このとき、開口部２９０は円筒形状を有する。このような構成にすることで、メモリセルの微細化または高集積化を図ることができる。
また、本実施の形態では、平面視において開口部２９０が円形である例について示したが、本発明の一態様はこれに限られるものではない。例えば、平面視において開口部２９０が、楕円などの略円形状、四角形などの多角形状、または、四角形などの多角形の角部を丸めた形状、になっていてもよい。このとき、開口部２９０の最大幅は、開口部２９０の最上部の形状に合わせて適宜算出するとよい。例えば、平面視において開口部が四角形である場合、開口部２９０の最大幅は、開口部２９０の最上部の対角線の長さとするとよい。
酸化物半導体２３０、絶縁体２５０、及び導電体２６０の開口部２９０に配置される部分は、開口部２９０の形状を反映して設けられる。よって、開口部２９０の底部及び側壁を覆うように酸化物半導体２３０が設けられ、酸化物半導体２３０を覆うように絶縁体２５０が設けられ、開口部２９０の形状を反映した絶縁体２５０の凹部を埋め込むように導電体２６０が設けられる。
つまり、トランジスタ３７のチャネル形成領域を含む半導体層（酸化物半導体２３０に相当）の一部は、開口部２９０の側壁に沿って設けられる。すなわち、導電体４１０の上面に対して垂直方向に設けられる。別言すると、トランジスタ３７のチャネル長方向が導電体４１０の上面に対して垂直方向の成分を有するということもできる。よって、本発明の一態様のトランジスタは、例えば、ＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、縦型トランジスタ、縦型チャネルトランジスタ、または、縦チャネル型トランジスタ、などと呼ぶことができる。
なお、図８Ｂ及び図８Ｃでは、開口部２９０の側壁が導電体４１０の上面に対して垂直となるように、開口部２９０を設けているが、本発明の一態様はこれに限られるものではない。例えば、開口部２９０の側壁は、テーパー形状になってもよい。
ここで、図８Ｂにおける酸化物半導体２３０及びその近傍の拡大図を図９Ａに示す。また、導電体２４０を含む、ＸＹ平面における断面図を、図９Ｂに示す。
図９Ａに示すように、酸化物半導体２３０は、領域２３０ｉと、領域２３０ｉを挟むように設けられる領域２３０ｎａ及び領域２３０ｎｂと、を有する。
領域２３０ｎａは、酸化物半導体２３０の導電体４２０と接する領域である。領域２３０ｎａの少なくとも一部は、トランジスタ３７のソース領域及びドレイン領域の一方として機能する。領域２３０ｎｂは、酸化物半導体２３０の導電体２４０と接する領域である。領域２３０ｎｂの少なくとも一部は、トランジスタ３７のソース領域及びドレイン領域の他方として機能する。図９Ｂに示すように、導電体２４０は酸化物半導体２３０の外周全体に接する。よって、トランジスタ３７のソース領域及びドレイン領域の他方は、酸化物半導体２３０の、導電体２４０と同じ層に形成される部分の外周全体に形成されうる。
領域２３０ｉは、酸化物半導体２３０の、領域２３０ｎａと領域２３０ｎｂの間の領域である。領域２３０ｉの少なくとも一部が、トランジスタ３７のチャネル形成領域として機能する。つまり、トランジスタ３７のチャネル形成領域は、酸化物半導体２３０の、導電体４２０と導電体２４０の間の領域に位置する。また、トランジスタ３７のチャネル形成領域は、酸化物半導体２３０の、絶縁体２８０と接する領域またはその近傍の領域に位置する、ということもできる。
トランジスタ３７のチャネル長は、ソース領域とドレイン領域の間の距離となる。つまり、トランジスタ３７のチャネル長は、導電体４２０上の絶縁体２８０の厚さによって決定される、ということができる。図９Ａは、トランジスタ３７のチャネル長Ｌを破線の両矢印で示している。チャネル長Ｌは、断面視において、酸化物半導体２３０と導電体４２０が接する領域の端部と、酸化物半導体２３０と導電体２４０が接する領域の端部との距離となる。つまり、チャネル長Ｌは、断面視における絶縁体２８０の開口部２９０側の側面の長さに相当する。
従来のトランジスタでは、チャネル長がフォトリソグラフィの露光限界で設定されていたが、本発明の一態様においては、絶縁体２８０の膜厚でチャネル長を設定することができる。よって、トランジスタ３７のチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上）にすることができる。これにより、トランジスタ３７のオン電流が大きくなり、周波数特性の向上を図ることができる。よって、メモリセル３２の読み出し速度及び書き込み速度を向上させることができる。
さらに、上記のように、開口部２９０に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域が、ＸＹ平面上に別々に設けられていた、従来のトランジスタと比較して、トランジスタ３７の占有面積を低減できる。これにより、メモリセル３２を高集積化することができるため、単位面積当たりの記憶容量を大きくすることができる。
また、酸化物半導体２３０のチャネル形成領域を含むＸＹ平面においても、図９Ｂと同様に、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。よって、中心に設けられた導電体２６０の側面は、絶縁体２５０を介して、酸化物半導体２３０の側面と対向する。つまり、平面視において、酸化物半導体２３０の周全体がチャネル形成領域になる。このとき、例えば、酸化物半導体２３０の外周の長さによって、トランジスタ３７のチャネル幅が決まる。つまり、トランジスタ３７のチャネル幅は、開口部２９０の最大幅（平面視において開口部２９０が円形である場合は最大径）の大きさによって決定される、ということができる。図９Ａ及び図９Ｂは、開口部２９０の最大幅Ｄを二点鎖線の両矢印で示している。図９Ｂは、トランジスタ３７のチャネル幅Ｗを一点鎖線の両矢印で示している。開口部２９０の最大幅Ｄの大きさを大きくすることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。
フォトリソグラフィ法を用いて開口部２９０を形成する場合、開口部２９０の最大幅Ｄはフォトリソグラフィの露光限界で設定される。また、開口部２９０の最大幅Ｄは、開口部２９０に設ける、酸化物半導体２３０、絶縁体２５０、及び導電体２６０のそれぞれの膜厚によって設定される。開口部２９０の最大幅Ｄは、例えば、５ｎｍ以上、１０ｎｍ以上、または２０ｎｍ以上であって、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、または３０ｎｍ以下が好ましい。なお、平面視において開口部２９０が円形である場合、開口部２９０の最大幅Ｄは開口部２９０の直径に相当し、チャネル幅Ｗは“Ｄ×π”と算出することができる。
また、本発明の一態様のメモリセル３２においては、トランジスタ３７のチャネル長Ｌは、少なくともトランジスタ３７のチャネル幅Ｗよりも小さいことが好ましい。本発明の一態様に係るトランジスタ３７のチャネル長Ｌは、トランジスタ３７のチャネル幅Ｗに対し、０．１倍以上０．９９倍以下、好ましくは０．５倍以上０．８倍以下である。このような構成にすることで、良好な電気特性及び高い信頼性を有するトランジスタを実現できる。
また、平面視で円形になるように開口部２９０を形成することで、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。これにより、導電体２６０と酸化物半導体２３０の距離が均一または概略均一になるため、酸化物半導体２３０のゲート電界を均一または概略均一に印加することができる。
半導体層に酸化物半導体を用いるトランジスタのチャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、または、不純物濃度（例えば、水素、窒素、または金属元素などの濃度）が低い、ことが好ましい。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合があるため、チャネル形成領域においては、ＶＯＨも低減されていることが好ましい。このように、トランジスタのチャネル形成領域は、キャリア濃度が低い高抵抗領域である。よってトランジスタのチャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
また、半導体層に酸化物半導体を用いるトランジスタのソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、または、不純物濃度（例えば、水素、窒素、または金属元素などの濃度）が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、トランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
酸化物半導体２３０として用いる金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。酸化物半導体２３０としてバンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。オフ電流が小さいトランジスタをメモリセルに用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて低いため、メモリセルアレイの消費電力を十分に低減できる。なお、一般的なＤＲＡＭにおいては、リフレッシュ動作の頻度を約１回／６０ｍｓｅｃとする必要があるが、本発明の一態様の半導体装置においては、リフレッシュ動作の頻度を約１回／１０ｓｅｃと、１０倍以上または１００倍以上のリフレッシュ動作の頻度とすることができる。なお、本発明の一態様の半導体装置とすることで、リフレッシュ動作は、１ｓｅｃ以上１００ｓｅｃ以下、好ましくは、５ｓｅｃ以上５０ｓｅｃ以下に１回の頻度とすることができる。
なお、酸化物半導体２３０としては、金属酸化物を、単層または積層で用いることができる。
金属酸化物は、インジウム及び亜鉛の少なくとも一を含むと好ましい。また、例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、スズ、シリコン、ホウ素、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、及びコバルト、から選ばれた一種または複数種）と、亜鉛と、を有することが好ましい。特に、Ｍは、ガリウム、アルミニウム、イットリウム、及びスズ、から選ばれた一種または複数種であることが好ましい。
特に、金属酸化物としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（「ＩＧＺＯ」とも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（「ＩＡＺＯ」とも記す）を用いてもよい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（「ＩＡＧＺＯ」とも記す）を用いてもよい。または、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び亜鉛（Ｚｎ）を含む酸化物（「ＩＴＺＯ（登録商標）」とも記す）を用いてもよい。または、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及びスズ（Ｓｎ）を含む酸化物（「ＩＧＺＴＯ」とも記す）を用いてもよい。
金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は、Ｍの原子数比以上であることが好ましい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比としては、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝２：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝３：１：２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：７またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：８またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝６：１：６またはその近傍の組成、または、Ｉｎ：Ｍ：Ｚｎ＝５：２：５またはその近傍の組成、などが挙げられる。また、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は、Ｍの原子数比より小さくてもよい場合がある。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比としては、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２またはその近傍の組成、または、Ｉｎ：Ｍ：Ｚｎ＝１：３：４またはその近傍の組成、などが挙げられる。なお、近傍の組成とは、所望の原子数比の、プラスマイナス３０％の範囲を含む。
例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍の組成と記載する場合、各元素の含有比率が、Ｉｎを４としたとき、Ｇａが１以上３以下であり、Ｚｎが２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍の組成と記載する場合、各元素の含有比率が、Ｉｎを５としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍の組成と記載する場合、各元素の含有比率が、Ｉｎを１としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが０．１より大きく２以下である場合を含む。
また、金属酸化物を積層して用いる場合、例えば、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物を１層目とし、金属元素の原子数比がＩｎ：Ｚｎ＝４：１の金属酸化物を２層目とし、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物を３層目とする３層積層構造が挙げられる。なお、１層目及び３層目の金属酸化物のバンドギャップを、２層目の金属酸化物のバンドギャップより大きくする構成が好ましい。当該構成とすることで、主な電流経路を２層目の金属酸化物とすることが可能となり、いわゆる埋め込みチャネルの構造とすることができる。
金属酸化物の形成には、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、形成後の金属酸化物の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物における含有率が、スパッタリングターゲットと比較して５０％程度にまで減少する場合がある。
酸化物半導体２３０は、結晶性を有することが好ましい。結晶性を有する酸化物半導体として、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、または単結晶酸化物半導体などが挙げられる。酸化物半導体２３０として、ＣＡＡＣ−ＯＳまたはｎｃ−ＯＳを用いることが好ましく、ＣＡＡＣ−ＯＳを用いることが特に好ましい。
ＣＡＡＣ−ＯＳは、複数の層状の結晶領域を有し、ｃ軸が被形成面の法線方向に配向していることが好ましい。例えば、酸化物半導体２３０は、開口部２９０の側壁、特に絶縁体２８０の側面に対して、平行な層状の結晶を有することが好ましい。このような構成にすることで、トランジスタ３７のチャネル長方向に対して、酸化物半導体２３０の層状の結晶が平行に形成されるため、トランジスタのオン電流を大きくすることができる。
なお、図８Ｂ及び図８Ｃでは、酸化物半導体２３０を単層で示したが、本発明の一態様はこれに限られるものではない。酸化物半導体２３０は、化学組成が異なる複数の酸化物層の積層構造を有してもよい。例えば、上記金属酸化物から選ばれる複数種を適宜積層する構造にしてもよい。
〔変形例〕
図１０は、図６に示す半導体装置の変形例である。ここでは、主に、図６に示す半導体装置と異なる点について説明する。
図１０に示す半導体装置は、機能素子３３に換えて、機能素子３４を有する。機能素子３４は、接続部３９と、接続部３９の上方に設けられているトランジスタ３７と、を有する。
接続部３９は、素子層３０ａに設けられている。トランジスタ３７は、接続部３９を介して、素子層２０に設けられているトランジスタ５５０と電気的に接続することができる。
図１１Ａ及び図１１Ｂは、機能素子３４が有するトランジスタ３７及び接続部３９の、平面図及び断面図である。図１１Ａは、機能素子３４の平面図である。また、図１１Ｂは、機能素子３４の断面図である。ここで、図１１Ｂは、図１１ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図１１Ａの平面図では、図の明瞭化のために一部の要素を省いている。
図１１Ａ及び図１１Ｂに示す機能素子３４は、トランジスタ３７と接続部３９を有する。機能素子３４は、絶縁体４３０の構成が異なる点、絶縁体４３１を有する点、及び導電体４１５と導電体４２０とが接している点以外は、上記メモリセル３２と概ね同様の構成を有する。
機能素子３４において、絶縁体４３０には開口部４９０と重なる開口部が設けられる。絶縁体４３０の開口部は、開口部４９０を包含するように設けられることが好ましい。すなわち、平面視において、開口部４９０は絶縁体４３０の開口部の内側に位置することが好ましい。
また、開口部４９０の内側において、導電体４１５の絶縁体４８０の内壁に沿って設けられる部分に沿って、絶縁体４３１を有する。絶縁体４３１は、導電体４１５及び導電体４２０と接する。絶縁体４３０と絶縁体４３１とは、同一の絶縁膜を加工して形成され、同一の元素を含む。絶縁体４３１は、絶縁体４３０の開口部４９０の底部に位置する部分を異方性のエッチングを用いて除去する際に、絶縁体４３０の一部が残存することで形成される。絶縁体４３１は、サイドウォール絶縁体ともいうことができる。
なお、絶縁体４３０となる絶縁膜の加工方法によっては、絶縁体４３１が形成されない場合がある。その場合は、導電体４２０と導電体４１５とが接触する面積が大きくなるため好ましい。
すなわち、接続部３９は、上記容量素子３８における絶縁体４３０の一部が開口され、その開口を介して導電体４１５と導電体４２０とが接する構成を有する。
よって、導電体４２０と導電体４１５とが導通するため、導電体４２０と導電体４１０とが導電体４１５を介して導通する。すなわち、トランジスタ３７のソース電極及びドレイン電極の一方と、導電体４１０とが導通することとなる。
なお、本発明の一態様に係る半導体装置および演算装置は、本実施の形態で説明した半導体装置および演算装置に限定されない。本実施の形態で例示した構成例、動作例、およびそれらに対応する図面等は、少なくともその一部を、本明細書等に記載する他の構成例、他の動作例、他の図面、および他の実施の形態等と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、チャネル形成領域に酸化物半導体を含むトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを含むトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
〔ＯＳトランジスタ〕
ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、かつ、１×１０−９ｃｍ−３以上である。なお、酸化物半導体中のキャリア濃度を低くする場合、当該酸化物半導体中の不純物濃度を低くすることで、当該酸化物半導体中の欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを、高純度真性または実質的に高純度真性という。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、例えば水素または窒素などが挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物といえる。
また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物または酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、ＯＳトランジスタは、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。これによって、ＯＳトランジスタは、チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、ノーマリーオン特性（ゲート電圧が０Ｖの時にドレイン電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨは、できる限り低減されていることが好ましい。
また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ＳＣＥ：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて小さいトランジスタである。
なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、例えば、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、および漏れ電流の増大などがある。ここで、Ｓ値とは、サブスレッショルド領域において、ドレイン電圧が一定で、ドレイン電流を１桁変化させる際の、ゲート電圧の変化量をいう。
また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較して、ソース領域−チャネル形成領域間の特性長、およびドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
チャネル形成領域がｉ型または実質的にｉ型となるまで酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタでは、Ｃｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域と、の間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域のそれぞれがｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造、と捉えることもできる。
ＯＳトランジスタは、上記の構造とすることで、微細化または高集積化しても、良好な電気特性を有することができる。例えば、ＯＳトランジスタは、ゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、かつ、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較して、チャネル長の短いトランジスタに用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さい、かつ、チャネル長の短いトランジスタの作製が可能である、といった優れた効果を有する。
本実施の形態に示す構成、構造、または方法等は、他の実施の形態等に示す構成、構造、または方法等と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。
〔電子部品〕
図１２Ａは、電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図である。図１２Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図１２Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は、電極パッド７１３と電気的に接続されている。電極パッド７１３は、ワイヤ７１４によって、半導体装置７１０と電気的に接続されている。電子部品７００は、例えば、プリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれの電子部品がプリント基板７０２上で電気的に接続されることで、実装基板７０４が完成する。
また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、例えば、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリと、のインターフェース部分の動作を高速にすることが可能となる。
また、オンチップメモリの構成とすることで、例えば、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
また、記憶層７１６が有する複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、およびメモリのアクセスレイテンシの、いずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量である。また、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
すなわち、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能である、といった優れた効果を有する。
なお、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン、シリコンカーバイド、またはガリウムナイトライドなどが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
図１２Ｂは、電子部品７３０の斜視図である。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の半導体装置７１０が設けられている。
電子部品７３０において、半導体装置７１０は、例えば、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などの記憶装置として用いることができる。また、半導体装置７３５は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、またはＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などの集積回路（例えば、演算装置、制御装置、または信号処理装置など）として用いることができる。
パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、または樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、当該複数の配線のそれぞれを介して、端子ピッチの異なる複数の集積回路のそれぞれを電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路と、パッケージ基板７３２に設けられた電極と、を電気的に接続する機能を有する。これらのことから、インターポーザ７３１を、「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１は、貫通電極を設けることで、当該貫通電極を用いて、集積回路と、パッケージ基板７３２と、を電気的に接続する場合もある。また、インターポーザ７３１は、シリコンインターポーザを用いる場合、貫通電極として、ＴＳＶを用いることもできる。
インターポーザ７３１は、シリコンインターポーザを用いることが好ましい。シリコンインターポーザは、能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。また、シリコンインターポーザは、配線形成を半導体プロセスで行うことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭは、広いメモリバンド幅を実現するために、多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザは、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザは、シリコンインターポーザを用いることが好ましい。
また、例えば、シリコンインターポーザを用いた、ＳｉＰまたはＭＣＭなどは、集積回路とインターポーザとの間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは、表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザとの間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）は、シリコンインターポーザを用いることが好ましい。
一方で、例えば、シリコンインターポーザ、およびＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
電子部品７３０を実装した基板は、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合、インターポーザ７３１上に設ける集積回路は、高さを揃えることが好ましい。例えば、電子部品７３０は、半導体装置７１０と半導体装置７３５との高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２は、底部に電極７３３を設けてもよい。図１２Ｂは、電極７３３を半田ボールで形成する例を示している。電子部品７３０は、パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。なお、電極７３３は、導電性のピンで形成してもよい。電子部品７３０は、パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡまたはＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
〔電子機器〕
図１３Ａは、電子機器６５００の斜視図である。図１３Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、例えば、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、および制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、例えば、表示部６５０２、または制御装置６５０９などに適用することができる。本発明の一態様の半導体装置を、制御装置６５０９に用いることで、消費電力を低減させることができるため好適である。
図１３Ｂは、電子機器６６００の斜視図である。図１３Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、例えば、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、および制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、例えば、制御装置６５０９、または制御装置６６１６などに適用することができる。本発明の一態様の半導体装置を、制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
〔大型計算機〕
図１３Ｃは、大型計算機５６００の斜視図である。図１３Ｃに示す大型計算機５６００には、ラック５６１０に、ラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
図１３Ｄは、計算機５６２０の構成例を説明する斜視図である。図１３Ｄにおいて、計算機５６２０は、マザーボード５６３０を有する。マザーボード５６３０は、複数のスロット５６３１と、複数の接続端子（図示しない。）と、を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、および接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図１３Ｅに示すＰＣカード５６２１は、例えば、ＣＰＵ、ＧＰＵ、および記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図１３Ｅには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参照すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　Ｅｘｐｒｅｓｓ）などが挙げられる。
接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれは、例えば、ＰＣカード５６２１に対して、電力供給または信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、またはＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれから映像信号を出力する場合、それぞれの規格としては、例えば、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２とを電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、またはＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、上述した電子部品７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２とを電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、上述した電子部品７００を用いることができる。
大型計算機５６００は、並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習および推論に必要な大規模の計算を行うことができる。
〔宇宙用機器〕
本発明の一態様の半導体装置は、例えば、情報を処理し、かつ記憶する機器などの宇宙用機器に用いることができる。
本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり、当該ＯＳトランジスタは、放射線に対する耐性が高いため、放射線が入射しうる環境において好適である。例えば、ＯＳトランジスタは、宇宙空間で使用する場合に好適である。
図１４は、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図１４は、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書等に記載の宇宙空間は、熱圏、中間圏、および成層圏を含んでもよい。
また、図１４には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、かつ宇宙空間においても高い信頼性を有するため好適である。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線は、例えば、Ｘ線もしくはガンマ線に代表される電磁波（電磁放射線）、または、アルファ線、ベータ線、中性子線、陽子線、重イオン線、もしくは中間子線などに代表される粒子放射線、が挙げられる。
ソーラーパネル６８０２は、太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えば、ソーラーパネル６８０２に太陽光が照射されない状況、またはソーラーパネル６８０２に照射される太陽光の光量が少ない状況では、ソーラーパネル６８０２は、生成される電力が少なくなる。よって、人工衛星６８００は、動作するために必要な電力が生成されない可能性がある。ソーラーパネル６８０２で生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００は、二次電池６８０５を設けるとよい。なお、ソーラーパネル６８０２は、太陽電池モジュールと呼ばれる場合がある。
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信される。また、例えば、地上に設けられた受信機、または他の人工衛星は、当該信号を受信することができる。例えば、受信機は、人工衛星６８００が送信した信号を受信することにより、当該受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７は、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり、ＯＳトランジスタは、放射線が入射しうる環境においても信頼性が高いため好適である。
すなわち、ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線耐性が高い、といった優れた効果を有する。
また、人工衛星６８００は、センサを有する構成とすることができる。例えば、人工衛星６８００は、可視光センサを有する構成とすることにより、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。また、人工衛星６８００は、熱赤外センサを有する構成とすることにより、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば、地球観測衛星としての機能を有することができる。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。本発明の一態様の半導体装置は、例えば、宇宙船、宇宙カプセル、または宇宙探査機などの宇宙用機器に用いることができる。
〔データセンター〕
本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに用いることができる。データセンターは、例えば、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、例えば、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、または、データの保持に要する冷却設備の確保、などが必要となる。そのため、例えば、データセンターの建屋の大型化が必要となる。
データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、および、データを保持する当該半導体装置の小型化、を図ることができる。そのため、例えば、ストレージシステムの小型化、データを保持するための電源の小型化、および、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱による、その回路自体、周辺回路、および周辺モジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よって、データセンターの信頼性を高めることができる。
図１５にデータセンターに適用可能なストレージシステムを示す。図１５に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。また、ホスト７００１とストレージ７００３とが、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている。
ホスト７００１は、ストレージ７００３に記憶されているデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
ストレージ７００３は、フラッシュメモリを用いることで、データへのアクセススピード、つまりデータの書き込みまたは読み出しに要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの書き込みまたは読み出しに要する時間を短くしている。
上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、当該キャッシュメモリのリフレッシュする頻度を下げ、かつ、当該キャッシュメモリの消費電力を小さくすることができる。また、メモリセルアレイが積層された構成とすることで、当該キャッシュメモリの小型化が可能である。
なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力の低減を図ることができる。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため、地球温暖化対策としても有効である。
本実施の形態に示す構成、構造、または方法等は、他の実施の形態等に示す構成、構造、または方法等と適宜組み合わせて用いることができる。
（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
本明細書等において、ＸとＹとが接続されている、と記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係、に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ＸおよびＹは、それぞれ、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、または層など）であるとする。
ＸとＹとが電気的に接続されているとは、ＸとＹとの間で、何らかの電気的作用を有する対象物が存在するとき、ＸとＹとの電気信号の授受を可能とするものをいう。ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、または負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路、またはＮＯＲ回路など）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路、またはガンマ補正回路など）、電位レベル変換回路（例えば、電源回路（例えば、昇圧回路、または降圧回路など）、または信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅もしくは電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、またはバッファ回路など）、信号生成回路、記憶回路、または制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（本明細書等では、第１の端子および第２の端子の一方と呼称する場合がある）とドレイン（本明細書等では、第１の端子および第２の端子の他方と呼称する場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソースはＸと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、ＸおよびＹは、それぞれ、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、または層など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば、配線の一部が電極としても機能する場合、一の導電膜が、配線および電極の、両方の構成要素の機能を併せ持っている。したがって、本明細書等における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、または配線などを用いることができる。そのため、本明細書等において、「抵抗素子」は、例えば、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、またはコイルなどを含むものとする。そのため、「抵抗素子」という用語は、例えば、「抵抗」、「負荷」、または「抵抗値を有する領域」などの用語に言い換えることができるものとする。逆に、「抵抗」、「負荷」、または「抵抗値を有する領域」という用語は、例えば、「抵抗素子」などの用語に言い換えることができるものとする。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、さらに好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、配線を抵抗素子として用いる場合、当該抵抗素子は、当該配線の長さによって抵抗値を決める場合がある。または、抵抗素子は、配線として用いる導電体とは異なる抵抗率を有する導電体を用いる場合がある。または、半導体を抵抗素子として用いる場合、当該抵抗素子は、当該半導体に不純物をドーピングすることで抵抗値を決める場合がある。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、またはトランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけに限らない。「容量素子」は、例えば、配線と配線との間に生じる寄生容量、または、トランジスタのソースまたはドレインの一方とゲートとの間に生じるゲート容量、などを含むものとする。また、例えば、「容量素子」、「寄生容量」、または「ゲート容量」などという用語は、「容量」などの用語に言い換えることができるものとする。逆に、「容量」という用語は、例えば、「容量素子」、「寄生容量」、または「ゲート容量」などの用語に言い換えることができるものとする。また、「容量」の「一対の電極」という用語は、例えば、「一対の導電体」、「一対の導電領域」、または「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート（ゲート端子、ゲート領域、またはゲート電極ともいう）、ソース（ソース端子、ソース領域、またはソース電極ともいう）、およびドレイン（ドレイン端子、ドレイン領域、またはドレイン電極ともいう）と呼ばれる３つの端子を有する。また、トランジスタは、ドレインとソースとの間にチャネルが形成される領域（チャネル形成領域ともいう）を有する。トランジスタは、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、チャネル形成領域は、電流が主として流れる領域である。ゲートは、ソースとドレインとの間の、チャネル形成領域に流れる電流量を制御する制御端子である。ソースまたはドレインとして機能する２つの端子は、トランジスタの入出力端子である。
なお、２つの入出力端子は、トランジスタの導電型（ｎチャネル型またはｐチャネル型）およびトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。また、例えば、回路動作において電流の方向が変化する場合などにおいて、ソースとしての機能とドレインとしての機能とが入れ替わることがある。このため、本明細書等においては、「ソース」と「ドレイン」の用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、または「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。
なお、トランジスタは、構造によって、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲートまたはバックゲートの一方を第１ゲートと呼称し、トランジスタのゲートまたはバックゲートの他方を第２ゲートと呼称することがある。さらに、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合、本明細書等においては、それぞれのゲートを、例えば、第１ゲート、第２ゲート、または第３ゲートなどと呼称することがある。
なお、本明細書等において、トランジスタは、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造のトランジスタは、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造のトランジスタは、オフ電流の低減、およびトランジスタの耐圧向上（信頼性の向上）を図ることができる。また、マルチゲート構造のトランジスタは、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を持つトランジスタは、理想的な電流源回路、または非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、傾きがフラットである電圧・電流特性を持つトランジスタは、例えば、特性のよい差動回路、またはカレントミラー回路などを実現することができる。
また、本明細書等において、回路図上で、単一の回路素子が図示されている場合、当該回路素子は、複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合、当該抵抗は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合、当該容量は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合、当該トランジスタは、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合、当該スイッチは、２個以上のトランジスタを有し、かつ、２個以上のトランジスタが直列または並列に電気的に接続され、かつ、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
また、本明細書等において、「ノード」は、例えば、回路構成、またはデバイス構造などに応じて、「端子」、「配線」、「電極」、「導電層」、「導電体」、または「不純物領域」などと言い換えることが可能である。また、例えば、「端子」、または「配線」などは、「ノード」と言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことである。例えば、基準となる電位をグラウンド電位（接地電位）とすると、「電圧」は、「電位」に言い換えることができる。なお、グラウンド電位は、必ずしも０Ｖを意味するとは限らない。また、電位は、相対的なものである。すなわち、基準となる電位が変わることによって、例えば、配線に与えられる電位、回路などに印加される電位、または、回路などから出力される電位、なども変化する。
また、本明細書等において、「高レベル電位（「ハイレベル電位」、「Ｈ電位」、または「Ｈ」ともいう）」または「低レベル電位（「ローレベル電位」、「Ｌ電位」、または「Ｌ」ともいう）」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
また、本明細書等において、「電流」とは、電荷の移動現象（電気伝導）のことである。例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、例えば、電子、正孔、アニオン、カチオン、または錯イオンなどが挙げられる。なお、キャリアは、電流の流れる系（例えば、半導体、金属、電解液、または真空中など）によって異なる。また、例えば配線などにおける「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（または電流の向き）について断りがない場合、例えば、「素子Ａから素子Ｂに電流が流れる」などの記載は、「素子Ｂから素子Ａに電流が流れる」などに言い換えることができるものとする。また、例えば、「素子Ａに電流が入力される」などの記載は、「素子Ａから電流が出力される」などに言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、または「第３」という序数詞は、構成要素の混同を避けるために付したものである。したがって、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態あるいは特許請求の範囲等において、「第２」に言及された構成要素とされることもありうる。また、例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態あるいは特許請求の範囲等において、省略されることもありうる。
また、本明細書等において、例えば、「上に」、「下に」、「上方に」、または「下方に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。したがって、本明細書等で説明した配置を示す語句は、それに限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。また、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを９０度回転することによって、「導電体の左面（もしくは右面）に位置する絶縁体」と言い換えることができる。
また、「上」または「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現は、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、マトリクス状に配置された構成要素、およびその位置関係を説明するために、例えば、「行」または「列」などの語句を使用する場合がある。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。したがって、本明細書等で説明した、例えば、「行」または「列」などの語句は、それに限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる。
また、本明細書等において、例えば、「重なる」などの用語は、構成要素の積層順などの状態を限定するものではない。例えば、「絶縁層Ａに重なる電極Ｂ」の表現は、絶縁層Ａの上に電極Ｂが形成されている状態に限らない。「絶縁層Ａに重なる電極Ｂ」の表現は、例えば、絶縁層Ａの下に電極Ｂが形成されている状態、または、絶縁層Ａの右側（もしくは左側）に電極Ｂが形成されている状態、などを除外しない。
また、本明細書等において、「隣接」または「近接」の用語は、構成要素が直接接していることを限定するものではない。例えば、「絶縁層Ａに隣接する電極Ｂ」の表現は、絶縁層Ａと電極Ｂとが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、例えば、「膜」または「層」などの語句は、状況に応じて、互いに入れ換えることが可能な場合がある。例えば、「導電層」という用語は、「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語は、「絶縁層」という用語に変更することが可能な場合がある。また、例えば、「膜」または「層」などの語句は、それらの語句を使わずに、状況に応じて、別の用語に入れ換えることが可能な場合がある。例えば、「導電層」または「導電膜」という用語は、「導電体」という用語に変更することが可能な場合がある。また、「導電体」という用語は、「導電層」または「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁層」または「絶縁膜」という用語は、「絶縁体」という用語に変更することが可能な場合がある。また、「絶縁体」という用語は、「絶縁層」または「絶縁膜」という用語に変更することが可能な場合がある。
また、本明細書等において、例えば、「電極」、「配線」、または「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は、「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、例えば、複数の「電極」または「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は、「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。さらに、「端子」の用語は、例えば、複数の「電極」、「配線」、または「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は、「配線」または「端子」の一部とすることができる。また、例えば、「端子」は、「配線」または「電極」の一部とすることができる。また、例えば、「電極」、「配線」、または「端子」などの用語は、「領域」などの用語に置き換える場合がある。
また、本明細書等において、例えば、「配線」、「信号線」、または「電源線」などの用語は、状況に応じて、互いに入れ換えることが可能な場合がある。例えば、「配線」という用語は、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語は、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号線」または「電源線」などの用語は、「配線」という用語に変更することが可能な場合がある。また、例えば、「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語は、状況に応じて、例えば、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
また、本明細書等において、「スイッチ」とは、複数の端子を備え、かつ、当該端子間の導通または非導通を切り換える（選択する）機能を備える。例えば、スイッチが２つの端子を備え、かつ、両端子間が導通している場合、当該スイッチは、「導通状態である」または「オン状態である」という。また、両端子間が非導通である場合、当該スイッチは、「非導通状態である」または「オフ状態である」という。なお、当該スイッチは、導通状態もしくは非導通状態の一方の状態に切り換えること、または、導通状態もしくは非導通状態の一方の状態を維持することを、「導通状態を制御する」という場合がある。
つまり、スイッチとは、電流を流すか流さないかを制御する機能を備えるものをいう。または、スイッチとは、電流を流す経路を選択して切り換える機能を備えるものをいう。スイッチとして、例えば、電気的なスイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
なお、スイッチの種類として、通常は非導通状態で、導通状態を制御することで導通状態となるスイッチがあり、このようなスイッチは、「Ａ接点」という場合がある。また、スイッチの種類として、通常は導通状態で、導通状態を制御することで非導通状態となるスイッチがあり、このようなスイッチは、「Ｂ接点」という場合がある。
電気的なスイッチとして、例えば、トランジスタ（例えば、バイポーラトランジスタ、またはＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、またはダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。なお、トランジスタを単なるスイッチとして動作させる場合、トランジスタの極性（導電型）は、特に限定されない。
機械的なスイッチとして、例えば、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を備え、かつ、その電極が動くことによって、導通状態または非導通状態を選択する。
本明細書等において、トランジスタの「チャネル長」とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域におけるソースとドレインとの間の距離、または、チャネルが形成される領域におけるソースとドレインとの間の距離、をいう場合がある。
また、本明細書等において、トランジスタの「チャネル幅」とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域におけるソースとドレインとが向かい合っている部分の長さ、または、チャネルが形成される領域におけるソースとドレインとが向かい合っている部分の長さ、をいう場合がある。
本明細書等において、例えば、「基板」、「ウエハ」、または「ダイ」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「基板」、「ウエハ」、または「ダイ」などの用語は、状況に応じて、互いに入れ換えることが可能な場合がある。
本明細書等において、「平行」とは、必ずしも厳密に平行であることを意味するものではない。よって、「平行」という用語と、例えば、「略平行」、「概略平行」、または「実質的に平行」などという用語と、を適宜置き換えることができるものとする。「平行」、「略平行」、「概略平行」、または「実質的に平行」とは、例えば、２つの直線または平面が−５°以上５°以下の角度で配置されている状態を含んでもよい。または、２つの直線または平面が−１０°以上１０°以下の角度で配置されている状態を含むこともできる。または、２つの直線または平面が−３０°以上３０°以下の角度で配置されている状態を含む場合もある。よって、「平行」とは、例えば、「平行または概略平行」を意味する場合がある。また、「垂直」とは、必ずしも厳密に垂直であることを意味するものではない。よって、「垂直」という用語と、例えば、「略垂直」、「概略垂直」、または「実質的に垂直」などという用語と、を適宜置き換えることができるものとする。「垂直」、「略垂直」、「概略垂直」、または「実質的に垂直」とは、例えば、２つの直線または平面が８５°以上９５°以下の角度で配置されている状態を含んでもよい。または、２つの直線または平面が８０°以上１００°以下の角度で配置されている状態を含むこともできる。または、２つの直線または平面が６０°以上１２０°以下の角度で配置されている状態を含む場合もある。よって、「垂直」とは、例えば、「垂直または概略垂直」を意味する場合がある。
なお、本明細書等において、「高さが一致または概略一致」とは、断面視において、基準となる面（例えば、基板表面などの平坦な面）からの高さが等しいことをいう。例えば、半導体装置の製造プロセスにおいて、平坦化処理を行うことで、単層または複数の層の表面が露出する場合がある。この場合、平坦化処理の被処理面は、基準となる面からの高さが等しくなる。ただし、当該被処理面は、平坦化処理の際の、処理装置、処理方法、または被処理面の材料によって、複数の層の高さが厳密には等しくならない場合がある。本明細書等において、この場合も、「高さが一致または概略一致」という。例えば、基準面に対して、高さが異なる２つの層（ここでは第１の層と、第２の層とする）を有する場合、第１の層の上面の高さと、第２の層の上面の高さと、の差が、２０ｎｍ以下である場合も、「高さが一致または概略一致」という。
なお、本明細書等において、「端部が一致または概略一致」とは、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、半導体装置の製造プロセスにおいて、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、または、上層の輪郭が下層の輪郭より外側に位置することもある。本明細書等において、この場合も、「端部が一致または概略一致」という。
なお、本明細書等において、例えば、計数値および計量値に関して、または、計数値もしくは計量値に換算可能な、物、方法、および事象などに関して、「同一」、「同じ」、「等しい」、または「均一」（これらの同意語を含む）などと言う場合、これらは、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
本明細書等において、半導体の不純物とは、例えば、当該半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は、不純物である。半導体は、不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、または、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、当該半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、または酸化物半導体の主成分以外の遷移金属などがある。特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、または窒素などがある。酸化物半導体は、例えば、不純物の混入によって、当該酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）が形成される場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、例えば、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、または酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域を含む半導体に金属酸化物を用いた場合、当該金属酸化物は、酸化物半導体と呼称する場合がある。つまり、増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得るものとして、金属酸化物を用いた場合、当該金属酸化物は、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、「ＯＳトランジスタ」の記載は、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物は、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書に係る図面等において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。本明細書等において、「Ｘ方向」は、Ｘ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」および「Ｚ方向」についても、同様である。また、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
１１０：レジスタ、１２０：スキャンフリップフロップ、１２１：セレクタ、１２２：フリップフロップ、１３０：データ保持回路、１３１：メモリ回路、１３２：トランジスタ、１３３：トランジスタ、１３４：トランジスタ、１３５：容量素子、１３６：容量素子、２０：素子層、３０：素子層、３０ａ：素子層、３０ｂ：素子層、ＢＫ：信号、ＲＥ：信号、ＳＥ：信号、ＣＬＫ：信号、Ｄ：端子、ＳＤ：端子、Ｑ：端子、ＳＤ＿ＩＮ：端子、Ｄｆ：入力端子、Ｑｆ：出力端子、ＣＬ：配線、ＳＮ：ノード、Ｔ１：時刻、Ｔ２：時刻、Ｔ３：時刻、Ｔ４：時刻、Ｔ５：時刻、Ｔ６：時刻、Ｔ７：時刻、Ｔ８：時刻、Ｄ１：データ、Ｄ２：データ、Ｄ３：データ、Ｄ４：データ、Ｄ５：データ、Ｄ６：データ、Ｄ７：データ、Ｄ８：データ、１００：演算装置、１０１：制御部、１０２：ＣＰＵコア、１０３：レジスタ部、１０５：レジスタバンク、１０６：汎用レジスタ、Ｔａ：時刻、Ｔｂ：時刻、Ｔｃ：時刻、５５０：トランジスタ、３７：トランジスタ、３８：容量素子、３５：ビア、３６：ビア、３２：メモリセル、３３：機能素子、３１１：基板、３１６：導電体、３１５：絶縁体、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４４０：絶縁体、４１０：導電体、４８０：絶縁体、２８０：絶縁体、２８３：絶縁体、２９０：開口部、４９０：開口部、４１５：導電体、４３０：絶縁体、４２０：導電体、２４０：導電体、２３０：酸化物半導体、２５０：絶縁体、２６０：導電体、２３０ｉ：領域、２３０ｎａ：領域、２３０ｎｂ：領域、３４：機能素子、３９：接続部、４３１：絶縁体

Claims (5)

  1. 　フリップフロップ回路と、メモリ回路と、を有し、
    　前記メモリ回路は、第１トランジスタと、第２トランジスタと、第１容量素子と、第２容量素子と、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第２トランジスタのソースまたはドレインの一方と、前記第１容量素子の一方の端子と、前記第２容量素子の一方の端子と、に電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記フリップフロップ回路の出力端子に電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記フリップフロップ回路の入力端子に電気的に接続され、
    　基板と、第１絶縁体と、第２絶縁体と、を有し、
    　前記第１絶縁体は、前記基板の上に設けられ、
    　前記第２絶縁体は、前記第１絶縁体の上に設けられ、
    　前記第１絶縁体は、前記基板の面に対して垂直方向に延伸して設けられた第１開口部と、第２開口部と、を有し、
    　前記第２絶縁体は、前記基板の面に対して垂直方向に延伸して設けられた第３開口部と、第４開口部と、を有し、
    　前記フリップフロップ回路は、前記基板に設けられ、
    　前記第１容量素子および前記第２容量素子のそれぞれの少なくとも一部は、前記第１開口部および前記第２開口部のそれぞれに設けられ、
    　前記第１トランジスタおよび前記第２トランジスタのそれぞれの少なくとも一部は、前記第３開口部および前記第４開口部のそれぞれに設けられる、
    　半導体装置。
  2. 　請求項１において、
    　前記第１容量素子および前記第２容量素子のそれぞれの誘電体層の少なくとも一部は、前記第１開口部および前記第２開口部のそれぞれの側壁に沿って設けられ、
    　前記第１トランジスタおよび前記第２トランジスタのそれぞれのチャネル形成領域を含む半導体層の少なくとも一部は、前記第３開口部および前記第４開口部のそれぞれの側壁に沿って設けられる、
    　半導体装置。
  3. 　請求項２において、
    　前記半導体層は、酸化物半導体を含む、
    　半導体装置。
  4. 　請求項１乃至請求項３のいずれか一に記載の半導体装置と、制御部と、を有し、
    　前記制御部は、前記半導体装置の動作を制御する信号を生成する機能を有し、
    　前記半導体装置は、前記第１トランジスタの導通状態または非導通状態を制御することで前記フリップフロップ回路に保持されたデータを前記メモリ回路にセーブする機能と、前記第２トランジスタの導通状態または非導通状態を制御することで前記メモリ回路に保持されたデータを前記フリップフロップ回路にロードする機能と、を有する、
    　演算装置。
  5. 　請求項４において、
    　前記半導体装置は、複数の前記メモリ回路を有し、
    　前記半導体装置は、タスクの切り替えの際に、前記フリップフロップ回路に保持された第１データを複数の前記メモリ回路のいずれか一にセーブし、かつ、複数の前記メモリ回路のいずれか一に保持された第２データを前記フリップフロップ回路にロードする、機能を有する、
    　演算装置。
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