JP2013009297A - 記憶素子、記憶装置、信号処理回路 - Google Patents

記憶素子、記憶装置、信号処理回路 Download PDF

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Abstract

【課題】消費電力を抑えることができる信号処理回路を提供する。
【解決手段】記憶素子に電源電圧が供給されない間は、揮発性のメモリに相当する第１の記憶回路に記憶されていたデータを、第２の記憶回路に設けられた第１の容量素子によって保持する。酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、第１の容量素子に保持された信号は長期間にわたり保たれる。こうして、記憶素子は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。また、第１の容量素子によって保持された信号を、第２のトランジスタの状態（オン状態、またはオフ状態）に変換して、第２の記憶回路から読み出すため、元の信号を正確に読み出すことが可能である。
【選択図】図１

Description

電源を切っても記憶している論理状態が消えない不揮発性の記憶装置、及びそれを用いた信号処理回路に関する。また、当該記憶装置及び当該信号処理回路の駆動方法に関する。更に当該信号処理回路を用いた電子機器に関する。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電位の供給が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられている。
消費電力を抑えるため、データの入出力が行われない期間において信号処理回路への電源電圧の供給を一時的に停止するという方法が提案されている。その方法では、レジスタ、キャッシュメモリ等の揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、上記データをその不揮発性の記憶装置に一時的に記憶させる。こうして、信号処理回路において電源電位の供給を停止する間も、レジスタ、キャッシュメモリ等はデータを保持する（例えば、特許文献１参照）。
また、信号処理回路において長時間の電源電圧の供給停止を行う際には、電源電圧の供給停止の前に、揮発性の記憶装置内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。
特開平１０−０７８８３６号公報
信号処理回路において電源電圧の供給を停止する間、揮発性の記憶装置の周辺に配置した不揮発性の記憶装置へ揮発性の記憶装置のデータを記憶させる方法では、これらの不揮発性の記憶装置として主に磁気素子や強誘電体が用いられているため、信号処理回路の作製工程が複雑である。
また、信号処理回路において電源電圧の供給を停止する間、外部記憶装置に揮発性の記憶装置のデータを記憶させる方法では、外部記憶装置から揮発性の記憶装置にデータを戻すのには時間を要する。よって、外部記憶装置によるデータのバックアップは、消費電力の低減を目的とした短時間の電源停止には適さない。
上述の課題に鑑み、本発明は、複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。特に、短時間の電源停止により消費電力を抑えることができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。
（記憶素子の構成の一態様）
本発明の記憶素子の構成の一態様は、以下のとおりである。
（記憶素子の構成１）
第１の記憶回路と、第２の記憶回路と、第１のスイッチと、第２のスイッチと、第３のスイッチと、を有し、第１の記憶回路は、電源電圧が供給されている期間のみデータを保持し、第２の記憶回路は、第１の容量素子と、第１のトランジスタと、第２のトランジスタと、を有する記憶素子であって、以下の構成を特徴とする。
第１のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタである。ここで、チャネルが酸化物半導体層に形成される第１のトランジスタとして、リーク電流（オフ電流）が極めて小さい、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタを用いる。そして、記憶素子への電源電圧の供給が停止した際、第１のトランジスタのゲートには接地電位（０Ｖ）が入力され続ける構成とする。例えば、第１のトランジスタのゲートが抵抗等の負荷を介して接地される構成とする。第１のトランジスタのソースとドレインの一方は、第１の容量素子の一対の電極のうちの一方、及び第２のトランジスタのゲートと電気的に接続される。第２のトランジスタのソースとドレインの一方は、第１の電源線に電気的に接続され、他方は、第１のスイッチの第１の端子と電気的に接続される。第１のスイッチの第２の端子は第２のスイッチの第１の端子と電気的に接続される。第２のスイッチの第２の端子は第２の電源線と電気的に接続される。
第１のトランジスタのゲートには、第１の制御信号が入力される。第１のスイッチ及び第２のスイッチは、第１の制御信号とは異なる第２の制御信号によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。第３のスイッチは、第１の制御信号及び第２の制御信号とは異なる第３の制御信号によって第１の端子と第２の端子の間の導通状態または非導通状態を選択される。
第１のトランジスタのソースとドレインの他方には、第１の記憶回路に保持されたデータに対応する信号が入力され、第１のスイッチの第２の端子から出力される信号、またはその反転信号が、第１の端子と第２の端子間が導通状態となった第３のスイッチを介して第１の記憶回路に入力される。
本発明の記憶素子の構成の別の一態様は、以下のとおりである。
（記憶素子の構成２）
第１の記憶回路と、第２の記憶回路と、第１のスイッチと、第２のスイッチと、第３のスイッチと、入力された信号の位相を反転させて出力する論理素子（以下、位相反転素子と呼ぶ）と、を有し、第１の記憶回路は、電源電圧が供給されている期間のみデータを保持し、第２の記憶回路は、第１の容量素子と、第１のトランジスタと、第２のトランジスタと、を有する記憶素子であって、以下の構成を特徴とする。
第１のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタである。ここで、チャネルが酸化物半導体層に形成される第１のトランジスタとして、リーク電流（オフ電流）が極めて小さい、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタを用いる。そして、記憶素子への電源電圧の供給が停止した際、第１のトランジスタのゲートには接地電位（０Ｖ）が入力され続ける構成とする。例えば、第１のトランジスタのゲートが抵抗等の負荷を介して接地される構成とする。第１のトランジスタのソースとドレインの一方は、第１の容量素子の一対の電極のうちの一方、及び第２のトランジスタのゲートと電気的に接続される。第２のトランジスタのソースとドレインの一方は、第１の電源線に電気的に接続され、他方は、第１のスイッチの第１の端子と電気的に接続される。第１のスイッチの第２の端子は第２のスイッチの第１の端子と電気的に接続される。第２のスイッチの第２の端子は第２の電源線と電気的に接続される。第１のスイッチの第２の端子と、第２のスイッチの第１の端子と、位相反転素子の入力端子と、は電気的に接続される。
第１のトランジスタのゲートには、第１の制御信号が入力される。第１のスイッチ及び第２のスイッチは、第１の制御信号とは異なる第２の制御信号によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。第３のスイッチは、第１の制御信号及び第２の制御信号とは異なる第３の制御信号によって第１の端子と第２の端子の間の導通状態または非導通状態を選択される。
第１のトランジスタのソースとドレインの他方には、第１の記憶回路に保持されたデータに対応する信号が入力され、位相反転素子から出力される信号、またはその反転信号が、第１の端子と第２の端子間が導通状態となった第３のスイッチを介して第１の記憶回路に入力される。
上記（記憶素子の構成２）において、位相反転素子には、第１の電源線に入力される電位と、第２の電源線に入力される電位との電位差に相当する電圧が、電源電圧として供給されていてもよい。
上記（記憶素子の構成２）において、記憶素子は、第２の容量素子を更に有し、位相反転素子の入力端子には、第２の容量素子の一対の電極のうちの一方が電気的に接続されていてもよい。第２の容量素子の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位または高電源電位が入力される構成とすることができる。第２の容量素子の一対の電極のうちの他方は、第１の電源線と電気的に接続されていてもよい。
上記（記憶素子の構成１）または（記憶素子の構成２）において、第１のスイッチは、一導電型のトランジスタを用いて構成され、第２のスイッチは、一導電型とは異なる導電型のトランジスタを用いて構成することができる。ここで、本明細書中では、スイッチとしてトランジスタを用いる場合には、スイッチの第１の端子はトランジスタのソースとドレインの一方に対応し、スイッチの第２の端子はトランジスタのソースとドレインの他方に対応し、スイッチはトランジスタのゲートに入力される制御信号によって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタのオン状態またはオフ状態）が選択されるものとする。
上記（記憶素子の構成１）または（記憶素子の構成２）において、第３のスイッチは、トランジスタを用いて構成することができる。当該トランジスタはｎチャネル型トランジスタであってもよいし、ｐチャネル型トランジスタであってもよい。また、ｎチャネル型トランジスタとｐチャネル型トランジスタを組み合わせて用いてもよい。例えば、第３のスイッチは、アナログスイッチとすることができる。
上記（記憶素子の構成１）または（記憶素子の構成２）において、第１の容量素子の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位または高電源電位が入力される構成とすることができる。第１の容量素子の一対の電極のうちの他方は、第１の電源線と電気的に接続されていてもよい。
上記（記憶素子の構成１）または（記憶素子の構成２）において、第１の記憶回路には、第１の電源線に入力される電位と、第２の電源線に入力される電位との電位差に相当する電圧が、電源電圧として供給されていてもよい。第１の記憶回路に電源電圧が供給されない期間では、第１の電源線に入力される電位と第２の電源線に入力される電位の電位差を（実質的に）無くすことができる。
上記（記憶素子の構成１）または（記憶素子の構成２）において、第１のトランジスタは、酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとすることができる。一方のゲートに第１の制御信号を入力し、他方のゲートには、第４の制御信号を入力することができる。第４の制御信号は、一定の電位の信号であってもよい。一定の電位は、第１の電源線または第２の電源線に与えられる電位であってもよい。なお、２つのゲートを電気的に接続し、第１の制御信号を入力してもよい。他方のゲートに入力する信号によって、第１のトランジスタのしきい値電圧等を制御することが可能である。また、第１のトランジスタのオフ電流を更に低減することも可能である。
上記（記憶素子の構成１）または（記憶素子の構成２）において、記憶素子に用いられるトランジスタのうち、第１のトランジスタ以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子に用いられるトランジスタ全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。または、記憶素子に用いられるトランジスタのうちのいずれか、及び第１のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタであり、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
上記（記憶素子の構成１）または（記憶素子の構成２）において、第１の記憶回路は、第１の位相反転素子及び第２の位相反転素子を有し、第１の位相反転素子の入力端子は第２の位相反転素子の出力端子と電気的に接続され、第２の位相反転素子の入力端子は第１の位相反転素子の出力端子と電気的に接続された構成を用いることができる。第１の位相反転素子及び第２の位相反転素子は、それぞれ電源電位が供給されている期間のみ、入力された信号に対応する信号を出力する。位相反転素子としては、例えばインバータやクロックドインバータ等を用いることができる。なおこれに限定されず、第１の記憶回路は、公知のラッチ回路や、フリップフロップ回路等の揮発性のメモリを自由に用いることができる。
（記憶素子の駆動方法）
上記記憶素子において、電源電圧の供給の後、データの保持時における消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法は以下のようにすることができる。
（通常動作）
記憶素子へ電源電圧が供給されている間は、第１の記憶回路がデータを保持する。この際、第３の制御信号によって、第３のスイッチの第１の端子と第２の端子の間は非導通状態とされる。なお、第１のスイッチ及び第２のスイッチの第１の端子と第２の端子の間の状態（導通状態、非導通状態）はどちらの状態であってもよい。即ち、第２の制御信号はハイレベル電位であってもローレベル電位であってもよい。また、第１のトランジスタの状態（オン状態、オフ状態）はどちらの状態であってもよい。即ち、第１の制御信号はハイレベル電位であってもローレベル電位であってもよい。
（電源電圧供給停止前の動作）
記憶素子への電源電圧の供給の停止をする前に、第１の制御信号によって、第１のトランジスタをオン状態とする。こうして、第１の記憶回路に保持されたデータに対応する信号が、第１のトランジスタを介して第２のトランジスタのゲートに入力される。第２のトランジスタのゲートに入力された信号は、第１の容量素子によって保持される。その後、第１のトランジスタをオフ状態とする。こうして、第１の記憶回路に保持されたデータに対応する信号が第２の記憶回路に保持される。この際、第３の制御信号によって、第３のスイッチの第１の端子と第２の端子の間は非導通状態とされる。なお、第１のスイッチ及び第２のスイッチの第１の端子と第２の端子の間の状態（導通状態、非導通状態）はどちらの状態であってもよい。
（電源電圧供給停止の動作）
上記動作の後、記憶素子への電源電圧の供給を停止する。記憶素子への電源電圧の供給が停止した後においても、第１の容量素子によって第１の記憶回路に保持されていたデータに対応する信号が保持される。ここで、第１のトランジスタとして、リーク電流（オフ電流）が極めて小さい、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタを用い、記憶素子への電源電圧の供給が停止した際、第１のトランジスタのゲートには接地電位（０Ｖ）が入力され続ける構成であるため、記憶素子への電源電圧の供給が停止した後も、第１のトランジスタのオフ状態を維持することができ、第１の容量素子によって保持された電位を長期間保つことができる。こうして、記憶素子は電源電圧の供給が停止した後も、データを保持する。
（電源電圧供給再開の動作）
記憶素子への電源電圧の供給を再開した後、第２の制御信号によって、第２のスイッチの第１の端子と第２の端子の間を導通状態とし、第１のスイッチの第１の端子と第２の端子の間を非導通状態とする。この際、第１のトランジスタはオフ状態のままである。また、第３のスイッチの第１の端子と第２の端子の間は非導通状態である。こうして、第１のスイッチの第２の端子及び第２のスイッチの第１の端子に、電源電圧供給時において第２の電源線に与えられる電位が入力される。そのため、第１のスイッチの第２の端子及び第２のスイッチの第１の端子の電位を、第２の電源線の電位にする（以下、プリチャージ動作と呼ぶ）ことができる。
上記プリチャージ動作の後、第２の制御信号によって、第１のスイッチの第１の端子と第２の端子の間を導通状態とし、第２のスイッチの第１の端子と第２の端子の間を非導通状態とする。この際、第１のトランジスタはオフ状態のままである。また、第３のスイッチの第１の端子と第２の端子の間は非導通状態である。すると、第１の容量素子に保持された信号に応じて、第１のスイッチの第２の端子及び第２のスイッチの第１の端子の電位が定まる。当該電位は、電源電圧供給時において第１の電源線に与えられる電位、または、電源電圧供給時において第２の電源線に与えられる電位となる。
その後、第３の制御信号によって、第３のスイッチの第１の端子と第２の端子の間を導通状態とすることによって、第１のスイッチの第２の端子及び第２のスイッチの第１の端子の電位に対応する信号、またはその反転信号を、第１の記憶回路に入力することができる。こうして、第１の記憶回路は、記憶素子への電源電圧の供給停止前に保持していたデータを再び保持することができる。
以上が、記憶素子の駆動方法の説明である。
（信号処理回路）
本発明の記憶装置の一態様は、上記記憶素子を一または複数用いて構成された記憶装置とすることができる。また、本発明の信号処理回路の一態様は、当該記憶装置を用いた信号処理回路とすることができる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。
さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りを行う演算回路等の各種論理回路を有してもよい。そして、記憶装置へ電源電圧の供給を停止すると共に、当該記憶装置とデータのやり取りを行う演算回路への電源電圧の供給を停止するようにしても良い。
そして、上記記憶装置は、記憶素子への電源電圧の供給を制御するスイッチング素子を有していても良い。また、演算回路への電源電圧の供給を停止する場合には、演算回路は、電源電圧の供給を制御するスイッチング素子を有していても良い。
記憶素子に電源電圧が供給されない間は、揮発性のメモリに相当する第１の記憶回路に記憶されていたデータを、第２の記憶回路に設けられた第１の容量素子によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタを第１のトランジスタとして用いることによって、記憶素子に電源電圧が供給されない間も第１の容量素子に保持された信号は長期間にわたり保たれる。こうして、記憶素子は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、第２の記憶回路において、第１の容量素子によって保持された信号は第２のトランジスタのゲートに入力される。そのため、記憶素子への電源電圧の供給が再開された後、第１の容量素子によって保持された信号を、第２のトランジスタの状態（オン状態、またはオフ状態）に変換して、第２の記憶回路から読み出すことができる。それ故、第１の容量素子に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子を、信号処理回路が有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、信号処理回路全体、もしくは信号処理回路を構成する一または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる信号処理回路、消費電力を抑えることができる当該信号処理回路の駆動方法を提供することができる。
記憶素子の回路図。 記憶素子の動作を示すタイミングチャート。 記憶装置の構成を示す図。 信号処理回路のブロック図。 記憶装置を用いたＣＰＵのブロック図。 記憶素子の作製工程を示す図。 記憶素子の作製工程を示す図。 記憶素子の作製工程を示す図。 記憶素子の構成を示す断面図。 酸化物半導体層にチャネルが形成されるトランジスタの構成を示す断面図。 記憶装置の構成を示す断面図。 記憶装置の構成を示す断面図。 携帯用の電子機器のブロック図。 メモリ回路のブロック図。 電子書籍のブロック図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性のグラフ。 試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料２のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。 しきい値電圧および電界効果移動度と基板温度との関係を示す図。 トランジスタの構成を表す図。 トランジスタの構成を表す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
（実施の形態１）
信号処理回路は記憶装置を有し、記憶装置は１ビットのデータを記憶することができる記憶素子を、単数または複数有する。
なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等が、本発明の信号処理回路の範疇に含まれる。
（記憶素子の構成）
図１に、記憶素子の回路図の一例を示す。記憶素子１００は、記憶回路１０１と、記憶回路１０２と、スイッチ１０３と、スイッチ１０４と、スイッチ１０５と、位相反転素子１０６と、容量素子１０７と、を有する。記憶回路１０１は、電源電圧が供給されている期間のみデータを保持する。記憶回路１０２は、容量素子１０８と、トランジスタ１０９と、トランジスタ１１０と、を有する。
なお、記憶素子１００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。
トランジスタ１０９は、チャネルが酸化物半導体層に形成されるトランジスタである。図１において、トランジスタ１０９は酸化物半導体層にチャネルが形成されるトランジスタであることを示すためにＯＳの符号を付す。ここで、チャネルが酸化物半導体層に形成されるトランジスタ１０９として、リーク電流（オフ電流）が極めて小さい、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタを用いる。そして、記憶素子１００への電源電圧の供給が停止した際、トランジスタ１０９のゲートには接地電位（０Ｖ）が入力され続ける構成とする。例えば、トランジスタ１０９のゲートが抵抗等の負荷を介して接地される構成とする。
図１では、スイッチ１０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１１３を用いて構成され、スイッチ１０４は、一導電型とは異なる導電型（例えば、ｐチャネル型）のトランジスタ１１４を用いて構成した例を示す。ここで、スイッチ１０３の第１の端子はトランジスタ１１３のソースとドレインの一方に対応し、スイッチ１０３の第２の端子はトランジスタ１１３のソースとドレインの他方に対応し、スイッチ１０３はトランジスタ１１３のゲートに入力される制御信号Ｓ２によって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１１３のオン状態またはオフ状態）が選択される。スイッチ１０４の第１の端子はトランジスタ１１４のソースとドレインの一方に対応し、スイッチ１０４の第２の端子はトランジスタ１１４のソースとドレインの他方に対応し、スイッチ１０４はトランジスタ１１４のゲートに入力される制御信号Ｓ２によって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１１４のオン状態またはオフ状態）が選択される。
トランジスタ１０９のソースとドレインの一方は、容量素子１０８の一対の電極のうちの一方、及びトランジスタ１１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１１０のソースとドレインの一方は、電位Ｖ１が与えられる電源線に電気的に接続され、他方は、スイッチ１０３の第１の端子（トランジスタ１１３のソースとドレインの一方）と電気的に接続される。スイッチ１０３の第２の端子（トランジスタ１１３のソースとドレインの他方）はスイッチ１０４の第１の端子（トランジスタ１１４のソースとドレインの一方）と電気的に接続される。スイッチ１０４の第２の端子（トランジスタ１１４のソースとドレインの他方）は電位Ｖ２が与えられる電源線と電気的に接続される。スイッチ１０３の第２の端子（トランジスタ１１３のソースとドレインの他方）と、スイッチ１０４の第１の端子（トランジスタ１１４のソースとドレインの一方）と、位相反転素子１０６の入力端子と、容量素子１０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（接地電位等）または高電源電位が入力される構成とすることができる。容量素子１０７の一対の電極のうちの他方は、電位Ｖ１が与えられる電源線と電気的に接続されていてもよい。容量素子１０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（接地電位等）または高電源電位が入力される構成とすることができる。容量素子１０８の一対の電極のうちの他方は、電位Ｖ１が与えられる電源線と電気的に接続されていてもよい。図１では、容量素子１０７の一対の電極のうちの他方、及び容量素子１０８の一対の電極のうちの他方は、電位Ｖ１が与えられる電源線と電気的に接続されている例を示す。
なお、容量素子１０７は、トランジスタの寄生容量等を積極的に利用することによって省略することも可能である。容量素子１０８は、トランジスタの寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１０９のゲートには、制御信号Ｓ１が入力される。スイッチ１０３及びスイッチ１０４は、制御信号Ｓ１とは異なる制御信号Ｓ２によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。スイッチ１０５は、制御信号Ｓ１及び制御信号Ｓ２とは異なる制御信号Ｓ３によって第１の端子と第２の端子の間の導通状態または非導通状態を選択される。
トランジスタ１０９のソースとドレインの他方には、記憶回路１０１に保持されたデータに対応する信号が入力される。図１では、記憶回路１０１の出力端子（図１中、ＯＵＴと記載）から出力された信号が、トランジスタ１０９のソースとドレインの他方に入力される例を示した。スイッチ１０３の第２の端子（トランジスタ１１３のソースとドレインの他方）から出力される信号は、位相反転素子１０６によってその位相が反転された反転信号となり、制御信号Ｓ３によって第１の端子と第２の端子間が導通状態となったスイッチ１０５を介して記憶回路１０１に入力される。
なお、図１では、スイッチ１０３の第２の端子（トランジスタ１１３のソースとドレインの他方）から出力される信号は、位相反転素子１０６及びスイッチ１０５を介して記憶回路１０１の入力端子（図１中、ＩＮと記載）に入力する例をしめしたがこれに限定されない。スイッチ１０３の第２の端子（トランジスタ１１３のソースとドレインの他方）から出力される信号が、位相を反転させられることなく、記憶回路１０１に入力されてもよい。例えば、記憶回路１０１内に、入力端子から入力された信号の位相が反転した信号が保持されるノードが存在する場合に、スイッチ１０３の第２の端子（トランジスタ１１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
図１において、電位Ｖ１と電位Ｖ２の電位差に相当する電圧が、電源電圧として記憶素子１００に供給されている。記憶回路１０１には電位Ｖ１と電位Ｖ２の電位差に相当する電圧が、電源電圧として供給されていてもよい。記憶回路１０１に電源電圧が供給されない期間では、電位Ｖ１と電位Ｖ２の電位差を（実質的に）無くすことができる。例えば、電位Ｖ１と電位Ｖ２を共に接地電位とすることができる。
なお、スイッチ１０５は、トランジスタを用いて構成することができる。当該トランジスタはｎチャネル型トランジスタであってもよいし、ｐチャネル型トランジスタであってもよい。また、ｎチャネル型トランジスタとｐチャネル型トランジスタを組み合わせて用いてもよい。例えば、スイッチ１０５は、アナログスイッチとすることができる。
図１において、トランジスタ１０９は、酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとすることもできる。一方のゲートに制御信号Ｓ１を入力し、他方のゲートには、制御信号Ｓ４を入力することができる。制御信号Ｓ４は、一定の電位の信号であってもよい。一定の電位は、電位Ｖ１や電位Ｖ２であってもよい。なお、酸化物半導体層を挟んで上下に設けられた２つのゲートを電気的に接続し、制御信号Ｓ１を入力してもよい。トランジスタ１０９の他方のゲートに入力される信号によって、トランジスタ１０９のしきい値電圧を制御することができる。例えば、トランジスタ１０９のオフ電流を更に低減することもできる。
図１において、記憶素子１００に用いられるトランジスタのうち、トランジスタ１０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１００に用いられるトランジスタ全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。または、記憶素子１００は、トランジスタ１０９以外にも、チャネルが酸化物半導体層に形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
酸化物半導層には、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料を用いることができる。また、酸化物半導体以外の半導体は、非晶質、微結晶、多結晶、または単結晶とすることができ、シリコンまたはゲルマニウムとすることができる。高純度化された酸化物半導体層にチャネルが形成されるトランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、トランジスタ１０９がオフ状態である時、ノードＭ１の電位、即ちトランジスタ１１０のゲートの電位を長期間にわたり保持することができる。
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
図１における記憶回路１０１は、第１の位相反転素子及び第２の位相反転素子を有し、第１の位相反転素子の入力端子は第２の位相反転素子の出力端子と電気的に接続され、第２の位相反転素子の入力端子は第１の位相反転素子の出力端子と電気的に接続された構成を用いることができる。第１の位相反転素子及び第２の位相反転素子は、それぞれ電源電位が供給されている期間のみ、入力された信号に対応する信号を出力する。
また、位相反転素子としては、例えばインバータやクロックドインバータ等を用いることができる。
以上が、記憶素子１００の構成の説明である。次いで、この駆動方法について説明する。
（記憶素子の駆動方法）
記憶素子１００において、電源電圧の供給の後、データの保持時における消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法は次のようにすることができる。駆動方法について、図２のタイミングチャートを参照して説明する。図２のタイミングチャートにおいて、１０１は記憶回路１０１に保持されているデータを示し、Ｓ１は制御信号Ｓ１の電位を示し、Ｓ２は制御信号Ｓ２の電位を示し、Ｓ３は制御信号Ｓ３の電位を示し、Ｖ１は電位Ｖ１を示し、Ｖ２は電位Ｖ２を示す。電位Ｖ１と電位Ｖ２の電位差Ｖが０のときは、電源電圧が供給されていない場合に相当する。Ｍ１はノードＭ１の電位を示し、Ｍ２はノードＭ２の電位を示す。
なお、以下に示す駆動方法では、図１に示した構成において、スイッチ１０３をｎチャネル型トランジスタとし、スイッチ１０４をｐチャネル型トランジスタとして、制御信号Ｓ２がハイレベル電位の場合に、スイッチ１０３の第１の端子と第２の端子の間が導通状態となり、且つスイッチ１０４の第１の端子と第２の端子の間が非導通状態となり、制御信号Ｓ２がローレベル電位の場合に、スイッチ１０３の第１の端子と第２の端子の間が非導通状態となり、且つスイッチ１０４の第１の端子と第２の端子の間が導通状態となる例を示す。また、スイッチ１０５は、制御信号Ｓ３がハイレベル電位の場合に第１の端子と第２の端子の間が導通状態となり、制御信号Ｓ３がローレベル電位の場合に第１の端子と第２の端子の間が非導通状態となる例を示す。また、トランジスタ１０９をｎチャネル型トランジスタとして、制御信号Ｓ１がハイレベル電位の場合に、トランジスタ１０９がオン状態となり、制御信号Ｓ１がローレベル電位の場合に、トランジスタ１０９がオフ状態となる例を示す。
しかしながら、本発明の駆動方法はこれに限定されず、以下の説明における、スイッチ１０３、スイッチ１０４、スイッチ１０５、トランジスタ１０９の状態が同じとなるように、各制御信号の電位を定めることができる。
また、電位Ｖ１を低電源電位（以下、ＶＳＳと表記）とし、電位Ｖ２を高電源電位（以下、ＶＤＤと表記）とＶＳＳとで切り替える場合の例を示す。ＶＳＳは例えば接地電位とすることができる。なお、本発明の駆動方法はこれに限定されず、電位Ｖ２をＶＳＳとし、電位Ｖ１をＶＤＤとＶＳＳとで切り替えてもよい。
（通常動作）
図２中、期間１の動作について説明する。期間１では、電源電圧が記憶素子１００に供給されている。ここで、電位Ｖ２はＶＤＤである。記憶素子１００へ電源電圧が供給されている間は、記憶回路１０１がデータ（図２中、ｄａｔａＸと表記）を保持する。この際、制御信号Ｓ３をローレベル電位として、スイッチ１０５の第１の端子と第２の端子の間は非導通状態とされる。なお、スイッチ１０３及びスイッチ１０４の第１の端子と第２の端子の間の状態（導通状態、非導通状態）はどちらの状態であってもよい。即ち、制御信号Ｓ２はハイレベル電位であってもローレベル電位であってもよい（図２中、Ａと表記）。また、トランジスタ１０９の状態（オン状態、オフ状態）はどちらの状態であってもよい。即ち、制御信号Ｓ１はハイレベル電位であってもローレベル電位であってもよい（図２中、Ａと表記）。期間１において、ノードＭ１にはどのような電位であってもよい（図２中、Ａと表記）。期間１において、ノードＭ２にはどのような電位であってもよい（図２中、Ａと表記）。期間１の動作を通常動作と呼ぶ。
（電源電圧供給停止前の動作）
図２中、期間２の動作について説明する。記憶素子１００への電源電圧の供給の停止をする前に、制御信号Ｓ１をハイレベル電位として、トランジスタ１０９をオン状態とする。こうして、記憶回路１０１に保持されたデータ（ｄａｔａＸ）に対応する信号が、トランジスタ１０９を介してトランジスタ１１０のゲートに入力される。トランジスタ１１０のゲートに入力された信号は、容量素子１０８によって保持される。こうして、ノードＭ２の電位は、記憶回路１０１に保持されたデータに対応する信号電位（図２中、ＶＸと表記）となる。その後、制御信号Ｓ１をローレベル電位としてトランジスタ１０９をオフ状態とする。こうして、記憶回路１０１に保持されたデータに対応する信号が記憶回路１０２に保持される。期間２の間も、制御信号Ｓ３によって、スイッチ１０５の第１の端子と第２の端子の間は非導通状態とされる。スイッチ１０３及びスイッチ１０４の第１の端子と第２の端子の間の状態（導通状態、非導通状態）はどちらの状態であってもよい。即ち、制御信号Ｓ２はハイレベル電位であってもローレベル電位であってもよい（図２中、Ａと表記）。期間２において、ノードＭ１にはどのような電位であってもよい（図２中、Ａと表記）。期間２の動作を電源電圧供給停止前の動作と呼ぶ。
（電源電圧供給停止の動作）
図２中、期間３の動作について説明する。電源電圧供給停止前の動作を行った後、期間３のはじめに、記憶素子１００への電源電圧の供給を停止する。電位Ｖ２はＶＳＳとなる。電源電圧の供給が停止すると、記憶回路１０１に保持されていたデータ（ｄａｔａＸ）は消える。しかし、記憶素子１００への電源電圧の供給が停止した後においても、容量素子１０８によって記憶回路１０１に保持されていたデータ（ｄａｔａＸ）に対応する信号電位（ＶＸ）がノードＭ２に保持される。ここで、トランジスタ１０９としてチャネルが酸化物半導体層に形成されるトランジスタを用いている。ここで、トランジスタ１０９として、リーク電流（オフ電流）が極めて小さい、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタを用い、記憶素子１００への電源電圧の供給が停止した際、トランジスタ１０９のゲートには接地電位（０Ｖ）が入力され続ける構成であるため、記憶素子１００への電源電圧の供給が停止した後も、トランジスタ１０９のオフ状態を維持することができ、容量素子１０８によって保持された電位（ノードＭ２の電位ＶＸ）を長期間保つことができる。こうして、記憶素子１００は電源電圧の供給が停止した後も、データ（ｄａｔａＸ）を保持する。期間３は、記憶素子１００への電源電圧の供給が停止している期間に対応する。
（電源電圧供給再開の動作）
図２中、期間４の動作について説明する。記憶素子への電源電圧の供給を再開し、電位Ｖ２をＶＤＤにした後、制御信号Ｓ２をローレベル電位として、スイッチ１０４の第１の端子と第２の端子の間を導通状態とし、スイッチ１０３の第１の端子と第２の端子の間を非導通状態とする。この際、制御信号Ｓ１はローレベル電位であり、トランジスタ１０９はオフ状態のままである。また、制御信号Ｓ３はローレベル電位であり、スイッチ１０５の第１の端子と第２の端子の間は非導通状態である。こうして、スイッチ１０３の第２の端子及びスイッチ１０４の第１の端子に、電源電圧供給時における電位Ｖ２、即ちＶＤＤが入力される。そのため、スイッチ１０３の第２の端子及びスイッチ１０４の第１の端子の電位（ノードＭ１の電位）を、一定の電位（例えば、ＶＤＤ）にする（以下、プリチャージ動作と呼ぶ）ことができる。ノードＭ１の電位は、容量素子１０７によって保持される。
上記プリチャージ動作の後、期間５において、制御信号Ｓ２をハイレベル電位とすることによって、スイッチ１０３の第１の端子と第２の端子の間を導通状態とし、スイッチ１０４の第１の端子と第２の端子の間を非導通状態とする。この際、制御信号Ｓ１はローレベル電位のままであり、トランジスタ１０９はオフ状態のままである。また、制御信号Ｓ３はローレベル電位であり、スイッチ１０５の第１の端子と第２の端子の間は非導通状態である。容量素子１０８に保持された信号（ノードＭ２の電位ＶＸ）に応じて、トランジスタ１１０のオン状態またはオフ状態が選択され、スイッチ１０３の第２の端子及びスイッチ１０４の第１の端子の電位、即ちノードＭ１の電位が定まる。トランジスタ１１０がオン状態の場合、ノードＭ１には電位Ｖ１（例えば、ＶＳＳ）が入力される。一方、トランジスタ１１０がオフ状態の場合には、ノードＭ１の電位は、上記プリチャージ動作によって定められた一定の電位（例えば、ＶＤＤ）のまま維持される。こうして、トランジスタ１１０のオン状態またはオフ状態に対応して、ノードＭ１の電位はＶＤＤまたはＶＳＳとなる。例えば、記憶回路１０１に保持されていた信号が「１」であり、ハイレベルの電位（ＶＤＤ）に対応する場合、ノードＭ１の電位は、信号「０」に対応するローレベルの電位（ＶＳＳ）となる。一方、記憶回路１０１に保持されていた信号が「０」であり、ローレベルの電位（ＶＳＳ）に対応する場合、ノードＭ１の電位は、信号「１」に対応するハイレベルの電位（ＶＤＤ）となる。つまり、記憶回路１０１に記憶されていた信号の反転信号がノードＭ１に保持されることとなる。図２において、この電位をＶＸｂと表記する。つまり、期間２において記憶回路１０１から入力されたデータ（ｄａｔａＸ）に対応する信号が、ノードＭ１の電位（ＶＸｂ）に変換される。
その後、期間６において、制御信号Ｓ３をハイレベル電位として、スイッチ１０５の第１の端子と第２の端子の間を導通状態とする。この際、制御信号Ｓ２はハイレベル電位のままである。また、制御信号Ｓ１はローレベル電位のままであり、トランジスタ１０９はオフ状態のままである。すると、スイッチ１０３の第２の端子及びスイッチ１０４の第１の端子の電位（ノードＭ１の電位（ＶＸｂ））に対応する信号を、位相反転素子１０６を介して反転信号とし、当該反転信号を記憶回路１０１に入力することができる。こうして、記憶回路１０１は、記憶素子１００への電源電圧の供給停止前に保持していたデータ（ｄａｔａＸ）を再び保持することができる。
また、ノードＭ１の電位は、期間４におけるプリチャージ動作によって一定の電位（図２では、ＶＤＤ）にされた後、期間５において、データ（ｄａｔａＸ）に対応する電位ＶＸｂとなる。プリチャージ動作を行っているため、ノードＭ１の電位が所定の電位ＶＸｂに定まるまでの時間を短くすることができる。こうして、電源電圧供給再開後に、記憶回路１０１が元のデータを保持しなおすまでの時間を短くすることができる。
以上が、記憶素子の駆動方法の説明である。
本発明の記憶素子及びその駆動方法では、記憶素子１００に電源電圧が供給されない間は、揮発性のメモリに相当する記憶回路１０１に記憶されていたデータを、記憶回路１０２に設けられた容量素子１０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１０９として用いることによって、記憶素子１００に電源電圧が供給されない間も容量素子１０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１０３及びスイッチ１０４を設けることによって、上記プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、記憶回路１０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、記憶回路１０２において、容量素子１０８によって保持された信号はトランジスタ１１０のゲートに入力される。そのため、記憶素子１００への電源電圧の供給が再開された後、容量素子１０８によって保持された信号を、トランジスタ１１０の状態（オン状態、またはオフ状態）に変換して、記憶回路１０２から読み出すことができる。それ故、容量素子１０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１００を、信号処理回路が有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、信号処理回路全体、もしくは信号処理回路を構成する一または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる信号処理回路、消費電力を抑えることができる当該信号処理回路の駆動方法を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で示した記憶素子を複数用いた記憶装置の構成について説明する。
図３（Ａ）に、本実施の形態における記憶装置の構成を一例として示す。図３（Ａ）に示す記憶装置は、スイッチング素子４０１と、記憶素子４０２を複数有する記憶素子群４０３とを有している。具体的に、各記憶素子４０２には、実施の形態１に記載されている構成を有する記憶素子１００を用いることができる。記憶素子群４０３が有する各記憶素子４０２には、スイッチング素子４０１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群４０３が有する各記憶素子４０２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図３（Ａ）では、スイッチング素子４０１として、トランジスタを用いており、該トランジスタは、そのゲート電極に与えられる制御信号ＳｉｇＡによりスイッチングが制御される。
なお、図３（Ａ）では、スイッチング素子４０１がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子４０１が、トランジスタを複数有していても良い。スイッチング素子４０１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に電気的に接続されていても良いし、直列に電気的に接続されていても良いし、直列と並列が組み合わされて電気的に接続されていても良い。
また、図３（Ａ）では、スイッチング素子４０１により、記憶素子群４０３が有する各記憶素子４０２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子４０１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。図３（Ｂ）に、記憶素子群４０３が有する各記憶素子４０２に、スイッチング素子４０１を介して、ローレベルの電源電位ＶＳＳが供給されている記憶装置の一例を示す。スイッチング素子４０１により、記憶素子群４０３が有する各記憶素子４０２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１で示した記憶素子や、実施の形態２で示した記憶装置を用いた信号処理回路の構成について説明する。
図４に、本発明の一態様に係る信号処理回路の一例を示す。信号処理回路は、一または複数の演算回路と、一または複数の記憶装置とを少なくとも有する。具体的に、図４に示す信号処理回路１５０は、演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５、制御装置１５６、電源制御回路１５７を有する。
演算回路１５１、演算回路１５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算回路などを含む。そして、記憶装置１５３は、演算回路１５１における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶装置１５４は、演算回路１５２における演算処理の際に、データを一時的に保持するレジスタとして機能する。
また、記憶装置１５５はメインメモリとして用いることができ、制御装置１５６が実行するプログラムをデータとして記憶する、或いは演算回路１５１、演算回路１５２からのデータを記憶することができる。
制御装置１５６は、信号処理回路１５０が有する演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５の動作を統括的に制御する回路である。なお、図４では、制御装置１５６が信号処理回路１５０の一部である構成を示しているが、制御装置１５６は信号処理回路１５０の外部に設けられていても良い。
実施の形態１で示した記憶素子や、実施の形態２で示した記憶装置を記憶装置１５３、記憶装置１５４、記憶装置１５５に用いることで、記憶装置１５３、記憶装置１５４、記憶装置１５５への電源電圧の供給を停止しても、データを保持することができる。よって、信号処理回路１５０全体への電源電圧の供給を停止し、消費電力を抑えることができる。或いは、記憶装置１５３、記憶装置１５４、または記憶装置１５５のいずれか一つまたは複数への電源電圧の供給を停止し、信号処理回路１５０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
また、記憶装置への電源電圧の供給が停止されるのに合わせて、当該記憶装置とデータのやり取りを行う演算回路または制御回路への、電源電圧の供給を停止するようにしても良い。例えば、演算回路１５１と記憶装置１５３において、動作が行われない場合、演算回路１５１及び記憶装置１５３への電源電圧の供給を停止するようにしても良い。
また、電源制御回路１５７は、信号処理回路１５０が有する演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５、制御装置１５６へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路１５７に設けられていても良いし、演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５、制御装置１５６のそれぞれに設けられていても良い。後者の場合、電源制御回路１５７は、必ずしも本発明の信号処理回路に設ける必要はない。
なお、メインメモリである記憶装置１５５と、演算回路１５１、演算回路１５２、制御装置１５６の間に、キャッシュメモリとして機能する記憶装置を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上述した記憶素子を用いることで、信号処理回路１５０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、ＣＰＵの構成について説明する。
図５に、本実施の形態のＣＰＵの構成を示す。図５に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図５に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構成を有する記憶素子が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する記憶素子において、記憶回路１０１によるデータの保持を行うか、記憶回路１０２によるデータの保持を行うかを選択する。位相反転素子の帰還ループによるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶素子への電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶素子への電源電圧の供給を停止することができる。電源停止に関しては、図３に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態５）
図１に示した記憶素子１００において、トランジスタ１１０のチャネルがシリコンに形成される場合における、トランジスタ１１０と、チャネルが酸化物半導体層に形成されるトランジスタ１０９と、容量素子１０８とを例に挙げて、記憶素子１００の作製方法について説明する。なお、記憶素子１００に含まれるその他の素子も、トランジスタ１０９、トランジスタ１１０、容量素子１０８と同様に作製することができる。
図６（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１１０の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。
なお、本実施の形態では、単結晶の半導体膜７０２を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
次に、図６（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成する。
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７０３を形成しても良い。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
次に、図６（Ｂ）に示すように、ゲート絶縁膜７０３上にマスク７０５を形成する。その後、図６（Ｃ）に示すように、マスク７０５を用いてエッチング加工することによって、半導体層７７２及びゲート絶縁層７７３を形成する。
半導体層７７２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、エッチング加工する前の半導体膜７０２に対して行っても良いし、エッチング加工後に形成された半導体層７７２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、エッチング加工前の半導体膜７０２に対して、又はエッチング加工により形成された半導体層７７２に対しても行っても良い。
次いで、マスク７０５を除去した後、図６（Ｃ）に示すように、ゲート電極７０７を形成する。
ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状にエッチング加工することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成されていても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
次に、図６（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する不純物元素を半導体層７７２に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体層７７２に形成される。
本実施の形態では、半導体層７７２にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
次いで、図７（Ａ）に示すように、ゲート絶縁層７７３、ゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
次いで、図７（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７の表面を露出させる。なお、後に形成されるトランジスタ１０９の特性を向上させるために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、トランジスタ１１０を形成することができる。
次いで、トランジスタ１０９の作製方法について説明する。まず、図７（Ｃ）に示すように、絶縁膜７１２又は絶縁膜７１３上に酸化物半導体層７１６を形成する。
酸化物半導体層７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体膜を構成する材料（酸化物半導体）としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体膜を用いて形成されるトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を含むことが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を含むことが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を含むことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を含むことが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
また、酸化物半導体膜は、アモルファス（非晶質）であってもよいし、結晶性を有していてもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減することができる。
なお、酸化物半導体層は、アモルファス（非晶質）であってもよいし、結晶性を有していてもよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有する構成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。例えば、酸化物半導体層として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物を用いることができる。
ＣＡＡＣを含む酸化物を用いた酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図１６乃至図１８を用いて詳細に説明する。なお、特に断りがない限り、図１６乃至図１８は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１６において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１６（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１６（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１６（Ａ）に示す小グループは電荷が０である。
図１６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１６（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１６（Ｂ）に示す構造をとりうる。図１６（Ｂ）に示す小グループは電荷が０である。
図１６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１６（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１６（Ｃ）に示す小グループは電荷が０である。
図１６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１６（Ｄ）に示す小グループは電荷が＋１となる。
図１６（Ｅ）に、２個のＺｎを含む小グループを示す。図１６（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１６（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１６（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１６（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１６（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系の酸化物の層構造を構成する中グループのモデル図を示す。図１７（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１７（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１７（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１７（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１７（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系の酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１６（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系の酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系の酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
例えば、図１８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系の酸化物の層構造を構成する中グループのモデル図を示す。
図１８（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１８（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ系の酸化物の層構造を構成する中グループは、図１８（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
次いで、図８（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、酸化物半導体層７１６と接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する。
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状にエッチング加工することで、形成することができる。
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電膜７１９及び導電膜７２０を形成するためのエッチング加工とを一括で行うようにしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図８（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状にエッチング加工することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、トランジスタ１０９が形成される。
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、容量素子１０８に相当する。
また、トランジスタ１０９はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
次に、図８（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、記憶素子を作製することができる。
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図８（Ｂ）に示すように、上記作製方法によって得られるトランジスタ１０９は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、トランジスタ１０９は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。
図９に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、トランジスタ１０９の断面図を示す。図９に示すトランジスタ１０９は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、実施の形態５とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。
図１０（Ａ）に示すトランジスタ９０１は、絶縁膜９０２上に形成された、活性層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７とを有する。
図１０（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９０３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９０３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
図１０（Ｂ）に示すトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７とを有する。
図１０（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９１３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９１３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
図１０（Ｃ）に示すトランジスタ９２１は、絶縁膜９２２上に形成された、活性層として機能する酸化物半導体層９２３と、酸化物半導体層９２３上に形成されたソース電極９２４及びドレイン電極９２５と、酸化物半導体層９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体層９２３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁膜で形成された側壁絶縁物９３０を有する。
図１０（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁膜９２６を間に挟んで側壁絶縁物９３０と重なる領域に設けられている。
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体層９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体層９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９２３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９２３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、当該トランジスタを用いたメモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図１０（Ｄ）に示すトランジスタ９４１は、絶縁膜９４２上に形成されたソース電極９４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体層９４３と、酸化物半導体層９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成された側壁絶縁物９５０を有する。
図１０（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁膜９４６を間に挟んで側壁絶縁物９５０と重なる領域に設けられている。
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体層９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体層９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９４３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９４３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．５０４−５０７， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、実施の形態５、実施の形態６とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。なお、酸化物半導体層を構成する酸化物半導体は、Ｉｎ、Ｓｎ、及びＺｎを含む酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体）を用いてもよいし、他の実施の形態において説明した他の酸化物半導体を用いてもよい。
図３１は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図及び断面図である。図３１（Ａ）にトランジスタの上面図を示す。また、図３１（Ｂ）に図３１（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
図３１（Ｂ）に示すトランジスタは、基板１１００と、基板１１００上に設けられた下地絶縁膜１１０２と、下地絶縁膜１１０２の周辺に設けられた保護絶縁膜１１０４と、下地絶縁膜１１０２及び保護絶縁膜１１０４上に設けられた高抵抗領域１１０６ａ及び低抵抗領域１１０６ｂを有する酸化物半導体層１１０６と、酸化物半導体層１１０６上に設けられたゲート絶縁膜１１０８と、ゲート絶縁膜１１０８を介して酸化物半導体層１１０６と重畳して設けられたゲート電極１１１０と、ゲート電極１１１０の側面と接して設けられた側壁絶縁膜１１１２と、少なくとも低抵抗領域１１０６ｂと接して設けられた一対の電極１１１４と、少なくとも酸化物半導体層１１０６、ゲート電極１１１０及び一対の電極１１１４を覆って設けられた層間絶縁膜１１１６と、層間絶縁膜１１１６に設けられた開口部を介して少なくとも一対の電極１１１４の一方と接続して設けられた配線１１１８と、を有する。
なお、図示しないが、層間絶縁膜１１１６及び配線１１１８を覆って設けられた保護膜を有する構造としてもよい。保護膜を設けることで、層間絶縁膜１１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
本実施の形態では、実施の形態５乃至実施の形態７とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。なお、本実施の形態では酸化物半導体層を構成する酸化物半導体として、Ｉｎ、Ｓｎ、及びＺｎを含む酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体）を用いた場合について説明するが、他の実施の形態において説明した他の酸化物半導体を用いることもできる。
図３２は、本実施の形態で作製したトランジスタの構造を示す上面図および断面図である。図３２（Ａ）はトランジスタの上面図である。また、図３２（Ｂ）は図３２（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
図３２（Ｂ）に示すトランジスタは、基板１２００と、基板１２００上に設けられた下地絶縁膜１２０２と、下地絶縁膜１２０２上に設けられた酸化物半導体層１２０６と、酸化物半導体層１２０６と接する一対の電極１２１４と、酸化物半導体層１２０６および一対の電極１２１４上に設けられたゲート絶縁膜１２０８と、ゲート絶縁膜１２０８を介して酸化物半導体層１２０６と重畳して設けられたゲート電極１２１０と、ゲート絶縁膜１２０８およびゲート電極１２１０を覆って設けられた層間絶縁膜１２１６と、層間絶縁膜１２１６に設けられた開口部を介して一対の電極１２１４と接続する配線１２１８と、層間絶縁膜１２１６および配線１２１８を覆って設けられた保護膜１２２０と、を有する。
基板１２００としてはガラス基板を、下地絶縁膜１２０２としては酸化シリコン膜を、酸化物半導体層１２０６としてはＩｎ−Ｓｎ−Ｚｎ系の酸化膜を、一対の電極１２１４としてはタングステン膜を、ゲート絶縁膜１２０８としては酸化シリコン膜を、ゲート電極１２１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１２１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１２１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１２２０としてはポリイミド膜を、それぞれ用いた。
なお、図３２（Ａ）に示す構造のトランジスタにおいて、ゲート電極１２１０と一対の電極１２１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層１２０６に対する一対の電極１２１４のはみ出しをｄＷと呼ぶ。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態では、記憶装置の構造の一形態について説明する。
図１１及び図１２は、記憶装置の断面図である。図１１及び図１２に示す記憶装置は上部に、多層に形成された複数の記憶素子を有し、下部に論理回路３００４を有する。複数の記憶素子のうち、記憶素子３１７０ａと、記憶素子３１７０ｂを代表で示す。記憶素子３１７０ａ及び記憶素子３１７０ｂとしては、例えば、上記に実施の形態において説明した記憶回路１０２と同様の構成とすることもできる。
なお、記憶素子３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。記憶素子３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。
トランジスタ３１７１ａのソース電極及びドレイン電極と同じ層に形成された電極３５０１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂのソース電極及びドレイン電極と同じ層に形成された電極３５０１ｃは、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁膜３１０６を設け、素子分離絶縁膜３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成されたシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられている。
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、記憶素子間の電気的接続や、論理回路３００４と記憶素子との電気的接続等を行うことができる。
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続することができる。
例えば、図１１に示すように、電極３５０５によって電極３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極３５０３ａによって電極３５０１ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、電極３５０１ｂは、電極３５０２ｂによって、電極３００３ｂと電気的に接続することができる。電極３００３ｂは、電極３５０３ｂによって配線３１００ｃと電気的に接続することができる。
図１１では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。また、図１２に示すように、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａも配線３１００ｂも介さず行われてもよい。図１２では、電極３３０３は、電極３５０３によって、電極３００３ｂと電気的に接続されている。電極３００３ｂは、トランジスタ３１７１ａのソースまたはドレインと電気的に接続される。こうして、電極３３０３とトランジスタ３１７１ａとの電気的接続をとることができる。
なお、図１１及び図１２では、２つの記憶素子（記憶素子３１７０ａと、記憶素子３１７０ｂ）が積層された構成を例として示したが、積層する記憶素子の数はこれに限定されない。
また、図１１及び図１２では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
また、図１１及び図１２では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１０）
本実施の形態では、上述の実施の形態で説明したトランジスタの電界効果移動度について説明する。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下のようになる。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧（ソースとドレイン間の電圧）である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ系の酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁層との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。Ｂ及びＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１９に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図１９で示されるように、ゲート電圧Ｖｇが１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２０乃至図２２に示す。なお、計算に用いたトランジスタの断面構造を図２３に示す。図２３に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１３０３ａ及び半導体領域１３０３ｃを有する。半導体領域１３０３ａ及び半導体領域１３０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図２３（Ａ）に示すトランジスタは、下地絶縁膜１３０１と、下地絶縁膜１３０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１３０２の上に形成される。トランジスタは半導体領域１３０３ａ、半導体領域１３０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１３０３ｂと、ゲート電極１３０５を有する。ゲート電極１３０５の幅を３３ｎｍとする。
ゲート電極１３０５と半導体領域１３０３ｂの間には、ゲート絶縁層１３０４を有し、また、ゲート電極１３０５の両側面には側壁絶縁物１３０６ａ及び側壁絶縁物１３０６ｂ、ゲート電極１３０５の上部には、ゲート電極１３０５と他の配線との短絡を防止するための絶縁物１３０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１３０３ａ及び半導体領域１３０３ｃに接して、ソース１３０８ａ及びドレイン１３０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図２３（Ｂ）に示すトランジスタは、下地絶縁膜１３０１と、酸化アルミニウムよりなる埋め込み絶縁物１３０２の上に形成され、半導体領域１３０３ａ、半導体領域１３０３ｃと、それらに挟まれた真性の半導体領域１３０３ｂと、幅３３ｎｍのゲート電極１３０５とゲート絶縁層１３０４と側壁絶縁物１３０６ａ及び側壁絶縁物１３０６ｂと絶縁物１３０７とソース１３０８ａ及びドレイン１３０８ｂを有する点で図２３（Ａ）に示すトランジスタと同じである。
図２３（Ａ）に示すトランジスタと図２３（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１３０６ａ及び側壁絶縁物１３０６ｂの下の半導体領域の導電型である。図２３（Ａ）に示すトランジスタでは、側壁絶縁物１３０６ａ及び側壁絶縁物１３０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１３０３ａ及び半導体領域１３０３ｃであるが、図２３（Ｂ）に示すトランジスタでは、真性の半導体領域１３０３ｂである。すなわち、図２３（Ｂ）に示す半導体層において、半導体領域１３０３ａ（半導体領域１３０３ｃ）とゲート電極１３０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１３０６ａ（側壁絶縁物１３０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２０は、図２３（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧Ｖｄ（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧Ｖｄを＋０．１Ｖとして計算したものである。
図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
図２１は、図２３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧Ｖｄを＋１Ｖとし、移動度μはドレイン電圧Ｖｄを＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。
また、図２２は、図２３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧Ｖｄを＋１Ｖとし、移動度μはドレイン電圧Ｖｄを＋０．１Ｖとして計算したものである。図２２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２２（Ｂ）は１０ｎｍとしたものであり、図２２（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図２０では８０ｃｍ２／Ｖｓ程度であるが、図２１では６０ｃｍ２／Ｖｓ程度、図２２では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
（実施の形態１１）
本実施の形態では、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜（Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体膜の一例）をチャネル形成領域に用いたトランジスタについて説明する。
Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜をチャネル形成領域に用いたトランジスタは、酸化物半導体膜を形成する際に基板を加熱した状態で成膜すること、または酸化物半導体膜の成膜後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜の形成する際に、基板を意図的に加熱した状態で成膜することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図２４（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、及びＺｎを主成分として含み、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの電気特性を示す図である。なお、Ｖｄは１０Ｖとした。
図２４（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成したときのトランジスタ特性を示す図である。このとき電界効果移動度μは１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２４（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度μは３２．２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２４（Ｃ）は、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が実現できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
また、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること、及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２４（Ａ）と図２４（Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を実現することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を実現することができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜する、または熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜、及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の結果を図２５（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２６（Ａ）に、マイナスＢＴ試験の結果を図２６（Ｂ）に示す。
試料１のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖ及び０．４２Ｖであった。また、試料２のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。試料１及び試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ系の酸化膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
まず、脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ系の酸化膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ系の酸化膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図２７に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体は、成膜時に意図的に加熱すること、及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにする効果、または膜中から除去する効果がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
図２８に、トランジスタのオフ電流と、オフ電流測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。図２８に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、及びＺｎを主成分として含む酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
図２９に、Ｉｄ（実線）及び電界効果移動度（点線）のＶｇ依存性を示す。また、図３０（Ａ）に基板温度としきい値電圧の関係を、図３０（Ｂ）に基板温度と電界効果移動度の関係を示す。
図３０（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図３０（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることができる。
本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
図１３は、携帯用の電子機器のブロック図である。図１３に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。ＣＰＵ４２７に上記実施の形態で示した信号処理回路を採用することによって、消費電力を低減することができる。また、一般的にメモリ回路４３２はＳＲＡＭまたはＤＲＡＭで構成されているが、メモリ回路４３２に上記実施の形態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。
図１４に、メモリ回路４３２の構成をブロック図で示す。メモリ回路４３２は、記憶装置４４２、記憶装置４４３、スイッチ４４４、スイッチ４４５、及びメモリコントローラ４４１を有している。
まず、ある画像データが、携帯用の電子機器において受信されるか、またはアプリケーションプロセッサ４２６によって形成される。この画像データは、スイッチ４４４を介して記憶装置４４２に記憶される。そして、スイッチ４４４を介して出力された画像データは、ディスプレイコントローラ４３１を介してディスプレイ４３３に送られる。ディスプレイ４３３が、画像データを用いて画像の表示を行う。
静止画のように、表示される画像に変更がなければ、通常３０Ｈｚ〜６０Ｈｚ程度の周期で、記憶装置４４２から読み出された画像データが、スイッチ４４５を介して、ディスプレイコントローラ４３１に送られ続ける。ユーザーが画面に表示されている画像を書き換える操作を行ったとき、アプリケーションプロセッサ４２６は、新たな画像データを形成し、その画像データはスイッチ４４４を介して記憶装置４４３に記憶される。この新たな画像データの記憶装置４４３への記憶が行われている間にも、記憶装置４４２からスイッチ４４５を介して定期的に画像データが読み出される。
記憶装置４４３への新たな画像データの記憶が完了すると、次のフレーム期間より、記憶装置４４３に記憶された新しい画像データが読み出され、スイッチ４４５、ディスプレイコントローラ４３１を介して、ディスプレイ４３３に上記画像データが送られる。ディスプレイ４３３では、送られてきた新しい画像データを用いて、画像の表示を行う。
この画像データの読み出しは、さらに次の新しい画像データが記憶装置４４２に記憶されるまで、継続される。このように、記憶装置４４２、記憶装置４４３が交互に画像データの書き込みと読み出しを行い、ディスプレイ４３３は画像の表示を行う。
記憶装置４４２、記憶装置４４３はそれぞれ別の記憶装置には限定されず、１つの記憶装置が有するメモリ領域を、分割して使用してもよい。これらの記憶装置に上記実施の形態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。
図１５は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。上記実施の形態で示した信号処理回路をマイクロプロセッサ４５３に採用することで、消費電力を低減することが可能になる。また、上記実施の形態で示した記憶装置をメモリ回路４５７に採用することで、消費電力を低減することが可能になる。
例えば、ユーザーが、書籍データ中の特定の箇所において、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外の箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザーが指定した箇所のデータを記憶する必要がある。メモリ回路４５７は、上記データを一時的に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシュメモリ４５４に上記データをコピーしておいても良い。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ 記憶素子
１０１ 記憶回路
１０２ 記憶回路
１０３ スイッチ
１０４ スイッチ
１０５ スイッチ
１０６ 位相反転素子
１０７ 容量素子
１０８ 容量素子
１０９ トランジスタ
１１０ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１５０ 信号処理回路
１５１ 演算回路
１５２ 演算回路
１５３ 記憶装置
１５４ 記憶装置
１５５ 記憶装置
１５６ 制御装置
１５７ 電源制御回路
４０１ スイッチング素子
４０２ 記憶素子
４０３ 記憶素子群
４２１ ＲＦ回路
４２２ アナログベースバンド回路
４２３ デジタルベースバンド回路
４２４ バッテリー
４２５ 電源回路
４２６ アプリケーションプロセッサ
４２７ ＣＰＵ
４２８ ＤＳＰ
４２９ インターフェース
４３０ フラッシュメモリ
４３１ ディスプレイコントローラ
４３２ メモリ回路
４３３ ディスプレイ
４３４ 表示部
４３５ ソースドライバ
４３６ ゲートドライバ
４３７ 音声回路
４３８ キーボード
４３９ タッチセンサ
４４１ メモリコントローラ
４４２ 記憶装置
４４３ 記憶装置
４４４ スイッチ
４４５ スイッチ
４５１ バッテリー
４５２ 電源回路
４５３ マイクロプロセッサ
４５４ フラッシュメモリ
４５５ 音声回路
４５６ キーボード
４５７ メモリ回路
４５８ タッチパネル
４５９ ディスプレイ
４６０ ディスプレイコントローラ
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０５ マスク
７０７ ゲート電極
７０９ 不純物領域
７１０ チャネル形成領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体層
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７２３ 導電膜
７２４ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
７７２ 半導体層
７７３ ゲート絶縁層
９０１ トランジスタ
９０２ 絶縁膜
９０３ 酸化物半導体層
９０４ ソース電極
９０５ ドレイン電極
９０６ ゲート絶縁膜
９０７ ゲート電極
９０８ 高濃度領域
９０９ チャネル形成領域
９１１ トランジスタ
９１２ 絶縁膜
９１３ 酸化物半導体層
９１４ ソース電極
９１５ ドレイン電極
９１６ ゲート絶縁膜
９１７ ゲート電極
９１８ 高濃度領域
９１９ チャネル形成領域
９２１ トランジスタ
９２２ 絶縁膜
９２３ 酸化物半導体層
９２４ ソース電極
９２５ ドレイン電極
９２６ ゲート絶縁膜
９２７ ゲート電極
９２８ 高濃度領域
９２９ 低濃度領域
９３０ 側壁絶縁物
９３１ チャネル形成領域
９４１ トランジスタ
９４２ 絶縁膜
９４３ 酸化物半導体層
９４４ ソース電極
９４５ ドレイン電極
９４６ ゲート絶縁膜
９４７ ゲート電極
９４８ 高濃度領域
９４９ 低濃度領域
９５０ 側壁絶縁物
９５１ チャネル形成領域
１１００ 基板
１１０２ 絶縁膜
１１０４ 絶縁膜
１１０６ 酸化物半導体層
１１０６ａ 高抵抗領域
１１０６ｂ 低抵抗領域
１１０８ ゲート絶縁膜
１１１０ ゲート電極
１１１２ 絶縁膜
１１１４ 電極
１１１６ 絶縁膜
１１１８ 配線
１２００ 基板
１２０２ 絶縁膜
１２０６ 酸化物半導体層
１２０８ ゲート絶縁膜
１２１０ ゲート電極
１２１４ 電極
１２１６ 絶縁膜
１２１８ 配線
１２２０ 保護膜
１３０１ 絶縁膜
１３０２ 埋め込み絶縁物
１３０３ａ 半導体領域
１３０３ｂ 半導体領域
１３０３ｃ 半導体領域
１３０４ ゲート絶縁層
１３０５ ゲート電極
１３０６ａ 側壁絶縁物
１３０６ｂ 側壁絶縁物
１３０７ 絶縁物
１３０８ａ ソース
１３０８ｂ ドレイン
３０００ 基板
３００１ トランジスタ
３００４ 論理回路
３１０６ 素子分離絶縁膜
３３０３ 電極
３５０３ 電極
３５０５ 電極
３００３ａ 電極
３００３ｂ 電極
３００３ｃ 電極
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１４０ａ 絶縁膜
３１４０ｂ 絶縁膜
３１４１ａ 絶縁膜
３１４１ｂ 絶縁膜
３１４２ａ 絶縁膜
３１４２ｂ 絶縁膜
３１７０ａ 記憶素子
３１７０ｂ 記憶素子
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３５０１ａ 電極
３５０１ｂ 電極
３５０１ｃ 電極
３５０２ａ 電極
３５０２ｂ 電極
３５０２ｃ 電極
３５０３ａ 電極
３５０３ｂ 電極
９９００ 基板
９９０１ ＡＬＵ
９９０２ ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３ Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４ Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５ Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０７ Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８ Ｂｕｓ・Ｉ／Ｆ
９９０９ ＲＯＭ
９９２０ ＲＯＭ・Ｉ／Ｆ

Claims (10)

  1. 第１の記憶回路と、第２の記憶回路と、第１のスイッチと、第２のスイッチと、第３のスイッチと、を有し、
    前記第１の記憶回路は、電源電圧が供給されている期間のみデータを保持し、
    前記第２の記憶回路は、第１の容量素子と、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタであり、
    前記第１のトランジスタのソースとドレインの一方は、前記第１の容量素子の一対の電極のうちの一方、及び前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのソースとドレインの一方は、第１の電源線に電気的に接続され、他方は、前記第１のスイッチの第１の端子と電気的に接続され、
    前記第１のスイッチの第２の端子は前記第２のスイッチの第１の端子と電気的に接続され、
    前記第２のスイッチの第２の端子は第２の電源線と電気的に接続され、
    前記第１のトランジスタのゲートには、第１の制御信号が入力され、
    前記第１のスイッチ及び前記第２のスイッチは、前記第１の制御信号とは異なる第２の制御信号によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となり、
    前記第３のスイッチは、前記第１の制御信号及び前記第２の制御信号とは異なる第３の制御信号によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、
    前記第１のトランジスタのソースとドレインの他方には、前記第１の記憶回路に保持されたデータに対応する信号が入力され、
    前記第１のスイッチの第２の端子から出力される信号、またはその反転信号が、第１の端子と第２の端子間が導通状態となった前記第３のスイッチを介して前記第１の記憶回路に入力されることを特徴とする記憶素子。
  2. 第１の記憶回路と、第２の記憶回路と、第１のスイッチと、第２のスイッチと、第３のスイッチと、位相反転素子と、を有し、
    前記第１の記憶回路は、電源電圧が供給されている期間のみデータを保持し、
    前記第２の記憶回路は、第１の容量素子と、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタであり、
    前記第１のトランジスタのソースとドレインの一方は、前記第１の容量素子の一対の電極のうちの一方、及び前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのソースとドレインの一方は、第１の電源線に電気的に接続され、他方は、前記第１のスイッチの第１の端子と電気的に接続され、
    前記第１のスイッチの第２の端子は前記第２のスイッチの第１の端子と電気的に接続され、
    前記第２のスイッチの第２の端子は第２の電源線と電気的に接続され、
    前記第１のスイッチの第２の端子と、前記第２のスイッチの第１の端子と、前記位相反転素子の入力端子と、は電気的に接続され、
    前記第１のトランジスタのゲートには、第１の制御信号が入力され、
    前記第１のスイッチ及び前記第２のスイッチは、前記第１の制御信号とは異なる第２の制御信号によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となり、
    前記第３のスイッチは、前記第１の制御信号及び前記第２の制御信号とは異なる第３の制御信号によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、
    前記第１のトランジスタのソースとドレインの他方には、前記第１の記憶回路に保持されたデータに対応する信号が入力され、
    前記位相反転素子から出力される信号、またはその反転信号が、第１の端子と第２の端子間が導通状態となった前記第３のスイッチを介して前記第１の記憶回路に入力されることを特徴とする記憶素子。
  3. 請求項２において、
    第２の容量素子を更に有し、
    前記位相反転素子の入力端子には、前記第２の容量素子の一対の電極のうちの一方が電気的に接続され、
    前記第２の容量素子の一対の電極のうちの他方は、前記第１の電源線と電気的に接続されることを特徴とする記憶素子。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１のスイッチは、一導電型のトランジスタを用いて構成され、前記第２のスイッチは、一導電型とは異なる導電型のトランジスタを用いて構成されることを特徴とする記憶素子。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第３のスイッチは、トランジスタを用いて構成されたアナログスイッチであることを特徴とする記憶素子。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第１の容量素子の一対の電極のうちの他方は、前記第１の電源線と電気的に接続されていることを特徴とする記憶素子。
  7. 請求項１乃至請求項６のいずれか一において、
    前記第１の記憶回路には、前記第１の電源線に入力される電位と、前記第２の電源線に入力される電位との電位差に相当する電圧が、電源電圧として供給されていることを特徴とする記憶素子。
  8. 請求項１乃至請求項７のいずれか一において、
    前記第１のトランジスタは、前記酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタであり、一方のゲートに前記第１の制御信号が入力され、他方のゲートには、第４の制御信号が入力されることを特徴とする記憶素子。
  9. 請求項１乃至請求項８のいずれか一において、
    前記記憶素子を一または複数用いて構成された記憶装置。
  10. 請求項９において、
    前記記憶装置と、前記記憶装置とデータのやり取りを行う演算回路とを有する信号処理回路。
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Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012253753A (ja) * 2011-05-06 2012-12-20 Semiconductor Energy Lab Co Ltd 半導体記憶装置
JP2012257213A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶回路、電子機器
JP2013009368A (ja) * 2011-05-26 2013-01-10 Semiconductor Energy Lab Co Ltd 分周回路、及び分周回路を用いた半導体装置
JP2013009300A (ja) * 2011-02-10 2013-01-10 Semiconductor Energy Lab Co Ltd 記憶回路
DE102014000683A1 (de) 2013-01-22 2014-07-24 Suzuki Motor Corporation Haltevorrichtung einer elektrischen komponente für ein fahrzeug
JP2014209726A (ja) * 2013-03-26 2014-11-06 株式会社半導体エネルギー研究所 半導体装置
JP2014209714A (ja) * 2013-01-24 2014-11-06 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
JP2015062218A (ja) * 2013-08-19 2015-04-02 株式会社半導体エネルギー研究所 半導体装置
WO2015060133A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015097593A1 (en) * 2013-12-27 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9190172B2 (en) 2013-01-24 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20150143332A (ko) 2014-06-13 2015-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP2016027701A (ja) * 2014-07-04 2016-02-18 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP2016058731A (ja) * 2014-09-04 2016-04-21 株式会社半導体エネルギー研究所 半導体装置
US9385713B2 (en) 2014-10-10 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, processing unit, electronic component, and electronic device
KR20160144361A (ko) 2014-04-11 2016-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 유지 회로, 유지 회로의 구동 방법, 및 유지 회로를 포함하는 반도체 장치
JP2016219503A (ja) * 2015-05-15 2016-12-22 株式会社アルバック 半導体装置及びその製造方法、並びに実装デバイス
KR20170023813A (ko) 2014-06-20 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9728559B2 (en) 2015-02-06 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Device, manufacturing method thereof, and electronic device
US9786350B2 (en) 2013-03-18 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP2017194680A (ja) * 2016-04-15 2017-10-26 株式会社半導体エネルギー研究所 半導体装置、電子部品、および電子機器
JP2018033132A (ja) * 2016-08-19 2018-03-01 株式会社半導体エネルギー研究所 半導体装置の電源制御方法
JP2018067970A (ja) * 2013-02-28 2018-04-26 株式会社半導体エネルギー研究所 半導体装置
US10177142B2 (en) 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
JP2022003709A (ja) * 2014-06-18 2022-01-11 株式会社半導体エネルギー研究所 半導体装置
JP2022097483A (ja) * 2013-06-28 2022-06-30 株式会社半導体エネルギー研究所 半導体装置
WO2024074968A1 (ja) * 2022-10-07 2024-04-11 株式会社半導体エネルギー研究所 半導体装置、及び演算装置
KR20240124319A (ko) 2021-12-17 2024-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 데이터 처리 시스템, 및 반도체 장치의 제어 시스템

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3217137B2 (ja) * 1992-07-28 2001-10-09 株式会社日立製作所 映像信号記録装置、再生装置及び伝送装置
TWI621121B (zh) * 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
TWI525619B (zh) 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
JP5827145B2 (ja) 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
US8760903B2 (en) 2011-03-11 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Storage circuit
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
TWI567735B (zh) * 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
SG11201503709SA (en) 2011-05-13 2015-07-30 Semiconductor Energy Lab Semiconductor device
US8837203B2 (en) 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
US9627439B2 (en) 2011-07-13 2017-04-18 Rutgers, The State University Of New Jersey ZnO-based system on glass (SOG) for advanced displays
TWI591611B (zh) * 2011-11-30 2017-07-11 半導體能源研究所股份有限公司 半導體顯示裝置
US9287370B2 (en) 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
JP6097101B2 (ja) 2012-03-13 2017-03-15 株式会社半導体エネルギー研究所 記憶装置、データ処理装置及び記憶装置の駆動方法
US9058892B2 (en) * 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
JP6169376B2 (ja) 2012-03-28 2017-07-26 株式会社半導体エネルギー研究所 電池管理ユニット、保護回路、蓄電装置
US9285848B2 (en) 2012-04-27 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Power reception control device, power reception device, power transmission and reception system, and electronic device
JP2014003594A (ja) * 2012-05-25 2014-01-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
US9343120B2 (en) 2012-06-01 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. High speed processing unit with non-volatile register
US9058867B2 (en) 2012-06-01 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8873308B2 (en) 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
US9054678B2 (en) 2012-07-06 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9083327B2 (en) 2012-07-06 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR102107591B1 (ko) * 2012-07-18 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자 및 프로그래머블 로직 디바이스
SG11201504939RA (en) 2012-09-03 2015-07-30 Semiconductor Energy Lab Microcontroller
DE112013005029T5 (de) 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
KR102112364B1 (ko) * 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102112367B1 (ko) 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9294075B2 (en) 2013-03-14 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6280794B2 (ja) 2013-04-12 2018-02-14 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
JP6345544B2 (ja) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI640014B (zh) 2013-09-11 2018-11-01 半導體能源研究所股份有限公司 記憶體裝置、半導體裝置及電子裝置
JP6591739B2 (ja) 2013-10-16 2019-10-16 株式会社半導体エネルギー研究所 演算処理装置の駆動方法
JP2015180994A (ja) * 2014-03-06 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP6235426B2 (ja) * 2014-07-10 2017-11-22 株式会社東芝 半導体装置およびその製造方法
JP6739150B2 (ja) 2014-08-08 2020-08-12 株式会社半導体エネルギー研究所 半導体装置、発振回路、位相同期回路及び電子機器
WO2016056452A1 (ja) * 2014-10-08 2016-04-14 シャープ株式会社 半導体装置およびその製造方法
JP6739185B2 (ja) * 2015-02-26 2020-08-12 株式会社半導体エネルギー研究所 ストレージシステム、およびストレージ制御回路
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US10536657B2 (en) 2016-03-18 2020-01-14 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
CN113660439A (zh) 2016-12-27 2021-11-16 株式会社半导体能源研究所 摄像装置及电子设备
US10658395B2 (en) 2017-03-24 2020-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11990778B2 (en) 2018-07-10 2024-05-21 Semiconductor Energy Laboratory Co., Ltd. Secondary battery protection circuit and secondary battery anomaly detection system
KR20210119963A (ko) 2018-12-20 2021-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전지 팩
US20220236785A1 (en) * 2019-06-04 2022-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, and electronic device
TWI762935B (zh) * 2020-05-28 2022-05-01 宏碁股份有限公司 固態硬碟及其操作方法
JP2023045215A (ja) 2021-09-21 2023-04-03 キオクシア株式会社 半導体装置及び半導体記憶装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62177794A (ja) * 1986-01-31 1987-08-04 Hitachi Ltd 半導体メモリセル
JPH1093423A (ja) * 1996-07-13 1998-04-10 Plessey Semiconductors Ltd プログラマブル論理アレイ
JPH11261406A (ja) * 1998-01-21 1999-09-24 Internatl Business Mach Corp <Ibm> ソフト・エラ―保護されたダイナミック回路
JP2000077982A (ja) * 1998-08-27 2000-03-14 Kobe Steel Ltd 半導体集積回路
JP2006050208A (ja) * 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
JP2010062546A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法
JP2010258434A (ja) * 2009-04-02 2010-11-11 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010267955A (ja) * 2009-04-16 2010-11-25 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (218)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58205226A (ja) 1982-05-25 1983-11-30 Fujitsu Ltd スタンバイ機能を内蔵したマイクロコンピユ−タ
JPS6025269A (ja) 1983-07-21 1985-02-08 Hitachi Ltd 半導体記憶素子
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JP2689416B2 (ja) 1986-08-18 1997-12-10 日本電気株式会社 フリツプフロツプ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
US4809225A (en) 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
JPH07109874B2 (ja) * 1988-07-08 1995-11-22 株式会社東芝 半導体装置及びその製造方法
JPH0254572A (ja) * 1988-08-18 1990-02-23 Matsushita Electric Ind Co Ltd 半導体記憶装置
US5218607A (en) 1989-06-23 1993-06-08 Kabushiki Kaisha Toshiba Computer having a resume function and operable on an internal power source
JPH0327419A (ja) 1989-06-23 1991-02-05 Toshiba Corp パーソナルコンピュータ
JPH03192915A (ja) 1989-12-22 1991-08-22 Nec Corp フリップフロップ
JPH05110392A (ja) 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06151759A (ja) * 1992-03-31 1994-05-31 Toshiba Corp 半導体記憶装置
JPH07154228A (ja) * 1993-09-30 1995-06-16 Nippon Telegr & Teleph Corp <Ntt> 論理回路装置
US5473571A (en) * 1993-09-30 1995-12-05 Nippon Telegraph And Telephone Corporation Data hold circuit
JPH07147530A (ja) 1993-11-24 1995-06-06 Mitsubishi Electric Corp ラッチ回路及びマスタースレーブ型フリップフロップ回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1078836A (ja) 1996-09-05 1998-03-24 Hitachi Ltd データ処理装置
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6016268A (en) * 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6147914A (en) * 1998-08-14 2000-11-14 Monolithic System Technology, Inc. On-chip word line voltage generation for DRAM embedded in logic process
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3595483B2 (ja) * 2000-01-27 2004-12-02 Ｎｅｃエレクトロニクス株式会社 電荷検出信号処理回路
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6570801B2 (en) 2000-10-27 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor memory having refresh function
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6385120B1 (en) 2000-12-22 2002-05-07 Texas Instruments Incorporated Power-off state storage apparatus and method
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US6944045B2 (en) 2001-11-19 2005-09-13 Rohm Co., Ltd. Data holding apparatus and data read out method
JP3868293B2 (ja) 2001-12-28 2007-01-17 松下電器産業株式会社 半導体集積回路
JP4091301B2 (ja) 2001-12-28 2008-05-28 富士通株式会社 半導体集積回路および半導体メモリ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4257214B2 (ja) 2002-02-28 2009-04-22 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3940014B2 (ja) 2002-03-29 2007-07-04 富士通株式会社 半導体集積回路、無線タグ、および非接触型ｉｃカード
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP3970110B2 (ja) * 2002-06-27 2007-09-05 カシオ計算機株式会社 電流駆動装置及びその駆動方法並びに電流駆動装置を用いた表示装置
JP2004079696A (ja) * 2002-08-14 2004-03-11 Renesas Technology Corp 半導体記憶装置
JP4141767B2 (ja) * 2002-08-27 2008-08-27 富士通株式会社 強誘電体キャパシタを使用した不揮発性データ記憶回路
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6788567B2 (en) * 2002-12-02 2004-09-07 Rohm Co., Ltd. Data holding device and data holding method
WO2004059838A1 (ja) 2002-12-25 2004-07-15 Matsushita Electric Industrial Co., Ltd. 不揮発性ラッチ回路及びその駆動方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4088619B2 (ja) * 2004-01-28 2008-05-21 シャープ株式会社 アクティブマトリクス基板及び表示装置
US7064973B2 (en) 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US6972986B2 (en) 2004-02-03 2005-12-06 Kilopass Technologies, Inc. Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
JP2005323295A (ja) 2004-05-11 2005-11-17 Asahi Kasei Microsystems Kk ラッチ回路及びフリップフロップ回路
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US20060095975A1 (en) 2004-09-03 2006-05-04 Takayoshi Yamada Semiconductor device
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP2005094025A (ja) * 2004-10-15 2005-04-07 Renesas Technology Corp 半導体装置及びトランジスタ
US7374984B2 (en) 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
KR101174770B1 (ko) * 2005-02-28 2012-08-17 엘지디스플레이 주식회사 백라이트 유닛 및 이를 이용한 액정표시장치
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100702310B1 (ko) 2005-07-21 2007-03-30 주식회사 하이닉스반도체 비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
EP1750276B1 (en) * 2005-07-29 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1764770A3 (en) * 2005-09-16 2012-03-14 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method of display device
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007125823A (ja) 2005-11-04 2007-05-24 Seiko Epson Corp 液体吐出装置及び液体吐出部の駆動方法
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US8004481B2 (en) 2005-12-02 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP5364235B2 (ja) 2005-12-02 2013-12-11 株式会社半導体エネルギー研究所 表示装置
JP2007157982A (ja) 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
US7915619B2 (en) 2005-12-22 2011-03-29 Showa Denko K.K. Light-emitting diode and method for fabrication thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7405606B2 (en) 2006-04-03 2008-07-29 Intellectual Ventures Fund 27 Llc D flip-flop
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
EP1887462A1 (en) * 2006-07-26 2008-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory circuit, and machine language program generation device, and method for operating semiconductor device and memory circuit
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4954639B2 (ja) * 2006-08-25 2012-06-20 パナソニック株式会社 ラッチ回路及びこれを備えた半導体集積回路
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7881693B2 (en) 2006-10-17 2011-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI442368B (zh) 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP4297159B2 (ja) 2006-12-08 2009-07-15 ソニー株式会社 フリップフロップおよび半導体集積回路
JP5161552B2 (ja) * 2006-12-26 2013-03-13 株式会社半導体エネルギー研究所 半導体メモリ装置及び半導体装置
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5508662B2 (ja) 2007-01-12 2014-06-04 株式会社半導体エネルギー研究所 表示装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101340996B1 (ko) * 2007-03-13 2013-12-13 엘지디스플레이 주식회사 표시장치 및 그 제조방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
US7612598B2 (en) * 2007-04-27 2009-11-03 Semiconductor Energy Laboratory Co., Ltd. Clock signal generation circuit and semiconductor device
JP5542297B2 (ja) * 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
JP5542296B2 (ja) * 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
JP5294651B2 (ja) 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US20090002044A1 (en) 2007-06-29 2009-01-01 Seiko Epson Corporation Master-slave type flip-flop circuit
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5178492B2 (ja) 2007-12-27 2013-04-10 株式会社半導体エネルギー研究所 表示装置および当該表示装置を具備する電子機器
US20090168508A1 (en) * 2007-12-31 2009-07-02 Dsm Solutions, Inc. Static random access memory having cells with junction field effect and bipolar junction transistors
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5140459B2 (ja) 2008-02-28 2013-02-06 ローム株式会社 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
US8085076B2 (en) 2008-07-03 2011-12-27 Broadcom Corporation Data retention flip flop for low power applications
JP2010034710A (ja) 2008-07-25 2010-02-12 Nec Electronics Corp 半導体集積回路及びその誤動作防止方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101911386B1 (ko) * 2008-09-19 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP4844617B2 (ja) * 2008-11-05 2011-12-28 ソニー株式会社 薄膜トランジスタ基板および表示装置
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5470054B2 (ja) 2009-01-22 2014-04-16 株式会社半導体エネルギー研究所 半導体装置
US8174021B2 (en) 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US8319528B2 (en) * 2009-03-26 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having interconnected transistors and electronic device including semiconductor device
KR101745747B1 (ko) * 2009-10-16 2017-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101700154B1 (ko) 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
KR101777643B1 (ko) 2009-12-11 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 논리 회로, 및 cpu
CN102668377B (zh) 2009-12-18 2015-04-08 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
KR102712211B1 (ko) 2009-12-25 2024-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치
US20110157964A1 (en) * 2009-12-30 2011-06-30 Mcpartland Richard J Memory Cell Using Leakage Current Storage Mechanism
WO2011089847A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
KR101078836B1 (ko) 2010-02-23 2011-11-02 한국과학기술원 다수의 레이더 탐지 방식을 지원하는 레이더 시스템
CN103069717B (zh) 2010-08-06 2018-01-30 株式会社半导体能源研究所 半导体集成电路
JP2013009285A (ja) 2010-08-26 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路及びその駆動方法
TWI632551B (zh) 2010-12-03 2018-08-11 半導體能源研究所股份有限公司 積體電路，其驅動方法，及半導體裝置
TWI621121B (zh) * 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
JP5859839B2 (ja) * 2011-01-14 2016-02-16 株式会社半導体エネルギー研究所 記憶素子の駆動方法、及び、記憶素子
WO2012108704A2 (ko) * 2011-02-10 2012-08-16 고려대학교 산학협력단 무기물 박막 태양전지 제조 장치 및 이의 제어 방법
JP5827145B2 (ja) * 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
JP5879165B2 (ja) * 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
TWI567735B (zh) * 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
US9142320B2 (en) * 2011-04-08 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
JP5883699B2 (ja) * 2011-04-13 2016-03-15 株式会社半導体エネルギー研究所 プログラマブルｌｓｉ
US8681533B2 (en) * 2011-04-28 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, signal processing circuit, and electronic device
US8446171B2 (en) * 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
WO2012153697A1 (en) * 2011-05-06 2012-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
TWI541978B (zh) * 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
JP6041707B2 (ja) * 2012-03-05 2016-12-14 株式会社半導体エネルギー研究所 ラッチ回路および半導体装置
US8873308B2 (en) * 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
US9054678B2 (en) * 2012-07-06 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9083327B2 (en) * 2012-07-06 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP2014199709A (ja) * 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 記憶装置、半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62177794A (ja) * 1986-01-31 1987-08-04 Hitachi Ltd 半導体メモリセル
JPH1093423A (ja) * 1996-07-13 1998-04-10 Plessey Semiconductors Ltd プログラマブル論理アレイ
JPH11261406A (ja) * 1998-01-21 1999-09-24 Internatl Business Mach Corp <Ibm> ソフト・エラ―保護されたダイナミック回路
JP2000077982A (ja) * 1998-08-27 2000-03-14 Kobe Steel Ltd 半導体集積回路
JP2006050208A (ja) * 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
JP2010062546A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法
JP2010258434A (ja) * 2009-04-02 2010-11-11 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010267955A (ja) * 2009-04-16 2010-11-25 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Cited By (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013009300A (ja) * 2011-02-10 2013-01-10 Semiconductor Energy Lab Co Ltd 記憶回路
JP2012253753A (ja) * 2011-05-06 2012-12-20 Semiconductor Energy Lab Co Ltd 半導体記憶装置
JP2012257213A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶回路、電子機器
JP2013009368A (ja) * 2011-05-26 2013-01-10 Semiconductor Energy Lab Co Ltd 分周回路、及び分周回路を用いた半導体装置
DE102014000683A1 (de) 2013-01-22 2014-07-24 Suzuki Motor Corporation Haltevorrichtung einer elektrischen komponente für ein fahrzeug
US9165632B2 (en) 2013-01-24 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
JP2014209714A (ja) * 2013-01-24 2014-11-06 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
US9190172B2 (en) 2013-01-24 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018067970A (ja) * 2013-02-28 2018-04-26 株式会社半導体エネルギー研究所 半導体装置
US9786350B2 (en) 2013-03-18 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP2014209726A (ja) * 2013-03-26 2014-11-06 株式会社半導体エネルギー研究所 半導体装置
JP7392024B2 (ja) 2013-06-28 2023-12-05 株式会社半導体エネルギー研究所 半導体装置
JP2022097483A (ja) * 2013-06-28 2022-06-30 株式会社半導体エネルギー研究所 半導体装置
US9608005B2 (en) 2013-08-19 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Memory circuit including oxide semiconductor devices
JP2015062218A (ja) * 2013-08-19 2015-04-02 株式会社半導体エネルギー研究所 半導体装置
WO2015060133A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9673224B2 (en) 2013-10-22 2017-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015097593A1 (en) * 2013-12-27 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9356054B2 (en) 2013-12-27 2016-05-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9704868B2 (en) 2013-12-27 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20160144361A (ko) 2014-04-11 2016-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 유지 회로, 유지 회로의 구동 방법, 및 유지 회로를 포함하는 반도체 장치
US9601215B2 (en) 2014-04-11 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Holding circuit, driving method of the holding circuit, and semiconductor device including the holding circuit
KR20150143332A (ko) 2014-06-13 2015-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US9971680B2 (en) 2014-06-13 2018-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2016015475A (ja) * 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP2020077373A (ja) * 2014-06-13 2020-05-21 株式会社半導体エネルギー研究所 半導体装置
JP2022003709A (ja) * 2014-06-18 2022-01-11 株式会社半導体エネルギー研究所 半導体装置
JP7291758B2 (ja) 2014-06-18 2023-06-15 株式会社半導体エネルギー研究所 半導体装置
KR20170023813A (ko) 2014-06-20 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2016027701A (ja) * 2014-07-04 2016-02-18 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP2016058731A (ja) * 2014-09-04 2016-04-21 株式会社半導体エネルギー研究所 半導体装置
US10825836B2 (en) 2014-10-10 2020-11-03 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, processing unit, electronic component, and electronic device
US9385713B2 (en) 2014-10-10 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, processing unit, electronic component, and electronic device
US10153301B2 (en) 2014-10-10 2018-12-11 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, processing unit, electronic component, and electronic device
US9704882B2 (en) 2014-10-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, processing unit, electronic component, and electronic device
US10453863B2 (en) 2014-10-10 2019-10-22 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, processing unit, electronic component, and electronic device
US11374023B2 (en) 2014-10-10 2022-06-28 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, processing unit, electronic component, and electronic device
US12057451B2 (en) 2014-10-10 2024-08-06 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, processing unit, electronic component, and electronic device
US10074672B2 (en) 2015-02-06 2018-09-11 Semiconductor Energy Laboratory Co., Ltd. Device, manufacturing method thereof, and electronic device
US9728559B2 (en) 2015-02-06 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Device, manufacturing method thereof, and electronic device
US10707239B2 (en) 2015-02-06 2020-07-07 Semiconductor Energy Laboratory Co., Ltd. Device, manufacturing method thereof, and electronic device
JP2016219503A (ja) * 2015-05-15 2016-12-22 株式会社アルバック 半導体装置及びその製造方法、並びに実装デバイス
US10177142B2 (en) 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
US11068174B2 (en) 2016-04-15 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP2017194680A (ja) * 2016-04-15 2017-10-26 株式会社半導体エネルギー研究所 半導体装置、電子部品、および電子機器
JP2018033132A (ja) * 2016-08-19 2018-03-01 株式会社半導体エネルギー研究所 半導体装置の電源制御方法
JP7073060B2 (ja) 2016-08-19 2022-05-23 株式会社半導体エネルギー研究所 半導体装置の電源制御方法
US11281285B2 (en) 2016-08-19 2022-03-22 Semiconductor Energy Laboratory Co., Ltd. Method for controlling power supply in semiconductor device
KR20240124319A (ko) 2021-12-17 2024-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 데이터 처리 시스템, 및 반도체 장치의 제어 시스템
WO2024074968A1 (ja) * 2022-10-07 2024-04-11 株式会社半導体エネルギー研究所 半導体装置、及び演算装置

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