JP6041707B2 - ラッチ回路および半導体装置 - Google Patents

Description

本発明は、ラッチ回路および半導体装置に関する。

本発明は、ラッチ回路に関する。また、該ラッチ回路を有する半導体装置に関する。なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。

ラッチ回路は、特定の論理状態（以下、データともいう）を一時的に保持することが可能な回路であり、各種半導体装置内において利用されている。例えば、半導体装置内に設けられた記憶回路に対してデータの書き込みまたは読み出しを行う際に、当該データを一時的に保持する回路として利用されている。

上述したラッチ回路は、論理ゲートを用いて構成することが可能である。例えば、図１３に示すＤラッチ回路などが知られている。

図１３に示すような論理ゲートによって構成されるラッチ回路では、電源供給が停止されると保持データが消失する。また、当該ラッチ回路を構成するために多数の半導体素子（トランジスタなど）が必要とされる。

他方、不揮発性の強誘電体素子を用いてラッチ回路を構成することも可能である（特許文献１参照）。この場合、電源供給が停止された状態においても当該強誘電体素子においてデータを保持することが可能である。しかしながら、当該強誘電体素子は、書き換え回数の増大に伴うデータ保持特性の劣化が顕在化しやすい。

特開２００４−２１２４７７号公報

上述した点に鑑み、本発明の一態様は、不揮発性であり、ラッチ回路を提供することを目的とする。具体的には、本発明の一態様は、電源供給が停止された状態であってもデータが劣化せず、データの保持が可能なラッチ回路を提供することを目的の一とする。

また、本発明の一態様は、従来のラッチ回路よりも消費電力を低減することを目的の一つとする。

なお、本発明の一態様は、上述した目的の少なくとも一を達成することを課題とする。

本発明の一態様は、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いてトランジスタを形成する。トランジスタのオフ電流を十分に小さくすることができるワイドバンドギャップ半導体材料を用いることで、定期的または定常的な電力供給がなくとも長期間にわたって電位を保持することが可能であるため、消費電力の低減を図ることができる。

具体的には、本発明の一態様は、第１の入力端子と、第１の入力端子からの信号が入力される第１のスイッチと、第１のスイッチと電気的に接続され、かつ、第１の入力端子の出力が入力される第１のインバータと、第１のインバータからの信号が入力される出力端子、リカバリースイッチおよびダイオードと、リカバリースイッチおよびダイオードと電気的に接続される第１のトランジスタ、第２のトランジスタおよび第２のインバータと、第１のインバータと電気的に接続され、かつ、第２のインバータの出力が入力される第２のスイッチと、第１のトランジスタのソースおよびドレインの一方と電気的に接続される容量素子と、第１のトランジスタのゲートと電気的に接続される第２の入力端子と、第２のトランジスタのゲートと電気的に接続される第３の入力端子と、を有し、リカバリースイッチは、ダイオードと並列接続され、第１のトランジスタは、チャネル幅あたりのオフ電流が１×１０^−１９Ａ／μｍ以下のトランジスタであるラッチ回路である。

また、本発明の他の一態様は、第１の入力端子と、第１の入力端子からの信号が入力される第１のスイッチと、第１のスイッチと電気的に接続され、かつ、第１の入力端子の出力が入力される第１のインバータと、第１のインバータからの信号が入力される出力端子、トランスファーゲートおよびダイオードと、トランスファーゲートおよびダイオードと電気的に接続される第１のトランジスタ、第２のトランジスタおよび第２のインバータと、第１のインバータと電気的に接続され、かつ、第２のインバータの出力が入力される第２のスイッチと、第１のトランジスタのソースおよびドレインの一方と電気的に接続される容量素子と、第１のトランジスタのゲートと電気的に接続される第２の入力端子と、第２のトランジスタのゲートと電気的に接続される第３の入力端子と、を有し、トランスファーゲートは、ダイオードと並列接続され、第１のトランジスタは、チャネル幅あたりのオフ電流が１×１０^−１９Ａ／μｍ以下のトランジスタであるラッチ回路である。

また、上記構成において、ダイオードに、ダイオード接続しているトランジスタを用いると好ましい。

また、上記構成において、チャネル幅あたりのオフ電流が１×１０^−１９Ａ／μｍ以下の第１のトランジスタは、酸化物半導体をチャネル領域に用いたトランジスタであると好ましい。

また、本発明の他の一態様は、上記のラッチ回路を有する半導体装置である。例えば、Ｄフリップフロップなどがある。

本発明の一態様のラッチ回路は、チャネル幅あたりのオフ電流が１×１０^−１９Ａ／μｍ以下のトランジスタ（例えば、ワイドバンドギャップ半導体である酸化物半導体によってチャネル領域が形成されるトランジスタ）のソースおよびドレインの一方に電気的に接続され、かつ当該トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持する。なお、当該トランジスタのオフ電流（リーク電流）の値は、極めて低い。そのため、当該ノードの電位を特定の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定またはほぼ一定に維持することが可能である。これにより、当該ラッチ回路において、正確なデータの保持が可能となる。また、当該ラッチ回路に対する電源供給が停止された場合においても当該トランジスタはオフ状態を維持する。そのため、当該ラッチ回路は、電源供給が停止された状態においてもデータが劣化せず、データの保持が可能である。

また、本発明の一態様のラッチ回路は、インバータに大量の貫通電流が流れることを抑制することができ、消費電力を低減することができる。

本発明の一態様のラッチ回路を説明する図。 本発明の一態様のラッチ回路の動作を説明する図。 本発明の一態様のラッチ回路の動作を説明する図。 本発明の一態様のラッチ回路の動作を説明する図。 本発明の一態様のラッチ回路の動作を説明する図。 本発明の一態様のラッチ回路の動作時のタイミングチャート。 本発明の一態様のラッチ回路を説明する図。 本発明の一態様のラッチ回路を有する半導体装置を説明する図。 ラッチ回路の作製工程の一例を示す図。 ラッチ回路の作製工程の一例を示す図。 ラッチ回路の作製工程の一例を示す図。 ラッチ回路の作製工程の一例を示す図。 従来のラッチ回路を示す図。 本発明の一態様のラッチ回路を説明する図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性評価用回路図。 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。

以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。

「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。

図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。

（実施の形態１）
本実施の形態では、本発明の一態様のラッチ回路について図１乃至図６を用いて説明する。

＜回路構成例＞
まず、本実施の形態で説明するラッチ回路１００の回路構成について図１を用いて説明する。図１は、不揮発性のＤラッチ回路である。

図１に示すラッチ回路１００は、入力端子１０１と、入力端子１０１からの信号が入力されるスイッチ１０２と、スイッチ１０２と電気的に接続され、かつ、入力端子１０１の出力が入力されるインバータ１０３と、インバータ１０３の出力信号が入力される出力端子１０４、リカバリースイッチ１０５ａおよびダイオード１０５ｂと、リカバリースイッチ１０５ａおよびダイオード１０５ｂのカソードと電気的に接続されるトランジスタ１０６、トランジスタ１０７およびインバータ１０８と、インバータ１０３と電気的に接続され、かつ、インバータ１０８の出力が入力されるスイッチ１０９と、トランジスタ１０６のソースおよびドレインの一方と電気的に接続される容量素子１１０と、トランジスタ１０６のゲートと電気的に接続される入力端子１１１と、トランジスタ１０７のゲートと電気的に接続される入力端子１１２と、を有する。

スイッチ１０２、リカバリースイッチ１０５ａおよびスイッチ１０９は、ＣＬＫ１、ＲＥＣおよびＣＬＫ２から入力されるクロック信号（クロック信号ＣＬＫ１、クロック信号ＲＥＣおよびクロック信号ＣＬＫ２ともいう）によって、スイッチのＯＮ／ＯＦＦを切り換える。また、ＣＬＫ１とＣＬＫ２は反転関係に設定しているため、スイッチ１０２が導通（ＯＮ）しているならスイッチ１０９は非導通（ＯＦＦ）、スイッチ１０２が非導通（ＯＦＦ）しているならスイッチ１０９は導通（ＯＮ）している。なお、このとき、先に導通（ＯＮ）しているスイッチを非導通（ＯＦＦ）にしてから、非導通（ＯＦＦ）であったスイッチを導通（ＯＮ）することが好ましい。このようにすることで、信号が混ざることなく、適切に信号を送ることができる。

スイッチ１０２、リカバリースイッチ１０５ａおよびスイッチ１０９は、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、およびＮＯＲ回路から選択される一以上により構成される。

また、ダイオード１０５ｂは、図１４に示すようにダイオード接続されたトランジスタ１１３を用いてもよい。ダイオード接続されたトランジスタ１１３を用いることで、他のトランジスタ（たとえば、トランジスタ１０７）と同一工程で作製できるため、作製工程を簡略化することができる。

なお、インバータ１０３と、出力端子１０４と、リカバリースイッチ１０５ａと、ダイオード１０５ｂと、の接続により構成されるノードを、ｎｏｄｅ（Ａ）とする。また、リカバリースイッチ１０５ａと、ダイオード１０５ｂと、トランジスタ１０６のソースおよびドレインの一方と、トランジスタ１０７のソースおよびドレインの一方と、インバータ１０８と、の接続により構成されるノードを、ｎｏｄｅ（Ｂ）とする。さらに、トランジスタ１０６のソースおよびドレインの他方と、容量素子１１０の一方の端子と、の接続により構成されるノードを、ｎｏｄｅ（ＯＳ）とする。

また、トランジスタ１０６は、チャネル幅あたりのオフ電流（リーク電流）が１×１０^−１９Ａ／μｍ以下と極めて低いトランジスタ、例えば、ワイドバンドギャップ半導体である酸化物半導体をチャネル領域に有するトランジスタを用いることができる。なお、チャネル幅あたりのオフ電流が１×１０^−１９Ａ／μｍ以下のトランジスタとしては他にも、シリコンよりもバンドギャップが大きい半導体材料を用いて実現することもできる。なお、バンドギャップとしては、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である半導体材料を用いればよい。

また、トランジスタ１０７において、適応可能なトランジスタの種類に特に限定はなく、例えば、シリコンや炭化シリコンなどの単結晶半導体材料、多結晶半導体材料、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体材料をチャネル領域に有するトランジスタなどを用いることができる。なお、シリコンなどの単結晶半導体材料を用いる場合には、トランジスタ１０７の動作を高速化することができるため好ましい。

ワイドバンドギャップ半導体である酸化物半導体によってチャネル領域が形成されるトランジスタ１０６のソースおよびドレインの一方に電気的に接続され、かつ当該トランジスタがオフ状態となることによって浮遊状態となるｎｏｄｅ（ＯＳ）においてデータを保持する。なお、当該トランジスタのオフ電流（リーク電流）の値は、極めて低い。そのため、当該ｎｏｄｅ（ＯＳ）の電位を特定の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定またはほぼ一定に維持することが可能である。これにより、当該ラッチ回路において、正確なデータの保持が可能となる。

また、酸化物半導体はエネルギーギャップが３．０電子ボルト以上であり、シリコンのバンドギャップ（１．１電子ボルト）と比較して非常に大きい。

トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう）は、チャネル領域が形成される半導体膜における熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１電子ボルトであるため、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０^１１ｃｍ^−３程度である。

一方、例えば、バンドギャップが３．２電子ボルトの半導体（酸化物半導体を想定）の場合では熱励起キャリアの濃度は１×１０^−７ｃｍ^−３程度となる。電子移動度が同じ場合、抵抗率は、キャリアの濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。

なお、ワイドバンドギャップ半導体である酸化物半導体によってチャネル領域が形成されるトランジスタが有する「極めて低いオフ電流」を説明するため、以下に、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。

＜酸化物半導体を用いたトランジスタのオフ電流測定＞
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１５に示す。図１５において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０^−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ（１×１０^−１８Ａ）以下となることがわかった。

次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０^−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。

はじめに、電流測定方法に用いた特性評価用素子について、図１６を参照して説明する。

図１６に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８には、高純度化された酸化物半導体を用いたトランジスタを適用した。

測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、電気的に接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に電気的に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、電気的に接続され、出力端子となっている。

なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。

次に、上記の特性評価用素子を用いた電流測定方法について説明する。

まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初期期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン端子の他方と電気的に接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に電気的に接続されるノード）であるｎｏｄｅ（Ｄ）に電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。

その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期期間が終了する。初期期間が終了した状態では、ｎｏｄｅ（Ｄ）とトランジスタ８０４のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ｎｏｄｅ（Ｄ）とトランジスタ８０８のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。

次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ｎｏｄｅ（Ｄ）の電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にｎｏｄｅ（Ｄ）に保持される電荷量が変動する。そして、ｎｏｄｅ（Ｄ）に保持される電荷量の変動に伴って、ｎｏｄｅ（Ｄ）の電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。

上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図１７に示す。

初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ｎｏｄｅ（Ｄ）の電位はＶ２すなわち低電位（ＶＳＳ）となる。なお、ｎｏｄｅ（Ｄ）に低電位（ＶＳＳ）を与えるのは必須ではない。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ｎｏｄｅ（Ｄ）の電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ｎｏｄｅ（Ｄ）がフローティング状態となり、初期期間が終了する。

その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ｎｏｄｅ（Ｄ）に電荷が流れ込み、またはｎｏｄｅ（Ｄ）から電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。

上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にｎｏｄｅ（Ｄ）に保持される電荷量が変動し、これに従ってｎｏｄｅ（Ｄ）の電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。

得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。

オフ電流の算出に先だって、ｎｏｄｅ（Ｄ）の電位Ｖ_Ｄと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位Ｖｏｕｔからｎｏｄｅ（Ｄ）の電位Ｖ_Ｄを求めることができる。上述の関係から、ｎｏｄｅ（Ｄ）の電位Ｖ_Ｄは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。

また、ｎｏｄｅ（Ｄ）の電荷Ｑ_Ｄはｎｏｄｅ（Ｄ）の電位Ｖ_Ｄ、ｎｏｄｅ（Ｄ）に接続される容量Ｃ_Ｄ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ｎｏｄｅ（Ｄ）に接続される容量Ｃ_Ｄは、容量素子８０２の容量と他の容量の和である。

ｎｏｄｅ（Ｄ）の電流Ｉ_Ｄは、ｎｏｄｅ（Ｄ）に流れ込む電荷（またはｎｏｄｅ（Ｄ）から流れ出る電荷）の時間微分であるから、ｎｏｄｅ（Ｄ）の電流Ｉ_Ｄは次式のように表される。

このように、ｎｏｄｅ（Ｄ）に接続される容量Ｃ_Ｄと、出力端子の出力電位Ｖｏｕｔから、ｎｏｄｅ（Ｄ）の電流Ｉ_Ｄを求めることができる。

以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。

本実施の形態では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。

なお、本実施の形態に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０ｓｅｃから３００ｓｅｃの範囲ごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。

図１８に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図１８より、時間の経過にしたがって、電位が変化している様子が確認できる。

図１９には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図１９は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図１９から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍ（つまり、４×１０^−２０Ａ／μｍ）であることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下（１×１０^−２０Ａ／μｍ以下）であることが分かった。

さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図２０に示す。図２０は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２０から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下（１×１０^−１９Ａ／μｍ以下）であることが分かった。

以上、本実施の形態により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。

このようなバンドギャップの広い酸化物半導体を半導体膜に適用したトランジスタは、極めて低いオフ電流を実現できる。

なお、本明細書における回路図において、酸化物半導体を用いるトランジスタと明確に判明できるように、酸化物半導体を用いるトランジスタの記号には「ＯＳ」と記載している。

トランジスタ１０７のソースおよびドレインの他方および容量素子１１０の他方の端子は、接地電位線に接続されている。リカバリースイッチ１０５ａは、ダイオード１０５ｂと並列接続されており、リカバリースイッチ１０５ａの一端およびダイオード１０５ｂのアノードは、電気的に接続され、ｎｏｄｅ（Ａ）の信号が入力され、リカバリースイッチ１０５ａの他端およびダイオード１０５ｂのカソードは、電気的に接続され、ｎｏｄｅ（Ｂ）へ信号が出力される。

また、リカバリースイッチ１０５ａを設けることで、ｎｏｄｅ（ＯＳ）に保持したデータを復元する際に、ｎｏｄｅ（ＯＳ）に保持したデータがインバータ１０３の出力によって破壊されないようにすることができる。また、ダイオード１０５ｂを設けることで、ｎｏｄｅ（ＯＳ）に保持したデータを復元する際に、インバータ１０８に大量の貫通電流が流れることを抑制することができ、消費電力を低減することができる。

＜回路動作例＞
次に、図２乃至図６を用いて、データの保持および復元の際の回路動作について説明する。図２乃至図５は、ラッチ回路１００の動作を説明する図であり、図６は、タイミングチャートである。なお、タイミングチャート中の斜線は、どのような状態であってもよいことを示している。例えば、図６のＤでは、Ｖ_ｄａｔａの伝播を続けても止めてもどちらでもよい。

はじめに、データの保持について説明する。

各構成の初期状態は、リカバリースイッチ１０５ａは導通状態、トランジスタ１０６およびトランジスタ１０７は非導通状態、ｎｏｄｅ（Ａ）およびｎｏｄｅ（Ｂ）の電位（データ）は任意の電位を保持しているものとする（図２（Ａ）参照）。なお、トランジスタの非動作状態は、図においてはバツ印（×）で示す。

まず、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２によって、スイッチ１０２を導通状態、スイッチ１０９を非導通状態にし、入力端子１０１からＶ_ｄａｔａをインバータ１０３に入力する。インバータ１０３で反転された出力電位（／Ｖ_ｄａｔａ）によって、ｎｏｄｅ（Ａ）およびｎｏｄｅ（Ｂ）の電位は、／Ｖ_ｄａｔａに変化する。（図２（Ｂ）参照）。

次に、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２によって、スイッチ１０２を非導通状態、スイッチ１０９を導通状態にする。その後、入力端子１１１の信号によって、トランジスタ１０６を導通させてｎｏｄｅ（Ｂ）とｎｏｄｅ（ＯＳ）を接続する。ｎｏｄｅ（Ｂ）とｎｏｄｅ（ＯＳ）を接続することで、ｎｏｄｅ（ＯＳ）にｎｏｄｅ（Ｂ）の保持しているデータ（電位：／Ｖ_ｄａｔａ）を伝播する（図３（Ａ）参照）。

次に、ｎｏｄｅ（ＯＳ）への伝播が完了したらトランジスタ１０６を非導通状態にし、データを保持する（図３（Ｂ）参照）。なお、容量素子１１０を設けることで、データ（電位）の保持が容易になり、各構成を接続する配線の電位変動に起因するｎｏｄｅ（ＯＳ）の電位変動を抑制することが容易になる。

トランジスタ１０６のオフ電流（リーク電流）の値は、極めて低い。そのため、ｎｏｄｅ（ＯＳ）の電位を特定の値（本実施の形態では、／Ｖ_ｄａｔａ）に設定後、トランジスタ１０６をオフ状態とすることで当該電位を一定またはほぼ一定に維持することが可能である。これにより、ラッチ回路１００において、正確なデータの保持が可能となる。

次に、ｎｏｄｅ（ＯＳ）に保持したデータの復元について説明する。

ｎｏｄｅ（ＯＳ）に保持したデータを復元する前に、入力端子１１２の信号によって、トランジスタ１０７を導通状態、クロック信号ＲＥＣによってリカバリースイッチ１０５ａは非導通状態にしてｎｏｄｅ（Ｂ）と接地電位線とを接続する。ｎｏｄｅ（Ｂ）と接地電位線と接続することで、ｎｏｄｅ（Ｂ）の電位はＬｏｗ電位に変化する。そして、ｎｏｄｅ（Ｂ）の電位はインバータ１０８およびインバータ１０３を介して、ｎｏｄｅ（Ａ）の電位をＬｏｗ電位に変化させる。なお、この処理をリセット処理ともいう（図４（Ａ）参照）。

次に、トランジスタ１０７を非導通状態にし、入力端子１１１の信号によって、トランジスタ１０６を導通させてｎｏｄｅ（ＯＳ）のデータ（／Ｖ_ｄａｔａ）をｎｏｄｅ（Ｂ）に伝播させる（図４（Ｂ）参照）。

ここで、ｎｏｄｅ（ＯＳ）に保持したデータ（／Ｖ_ｄａｔａ）がＬｏｗ電位（つまり、Ｖ_ｄａｔａがＨｉｇｈ電位）の場合、ｎｏｄｅ（Ｂ）の電位はＬｏｗ電位のままで変化しない。つまり、ｎｏｄｅ（Ａ）とｎｏｄｅ（Ｂ）の電位は、リセット処理した状態のままである。

また、ここで、ｎｏｄｅ（ＯＳ）に保持したデータ（／Ｖ_ｄａｔａ）がＨｉｇｈ電位（つまり、Ｖ_ｄａｔａがＬｏｗ電位）の場合、ｎｏｄｅ（Ｂ）の電位は上昇する。ただし、トランジスタ１０６のしきい値やラッチ回路内の分割によって、ｎｏｄｅ（Ｂ）は、ｎｏｄｅ（ＯＳ）から伝播された電荷だけではインバータ１０８の出力を反転させることができても、インバータ１０８に貫通電流が流れない程度の十分なＨｉｇｈ電位に上昇しない可能性がある。この際、ｎｏｄｅ（Ｂ）の電荷がインバータ１０８に入力され、インバータ１０８の出力を反転させるのに十分な電位に上昇すれば、インバータ１０３はＬｏｗ電位を反転させてＨｉｇｈ電位を出力し、ダイオード１０５ｂを介して、Ｈｉｇｈ電位がｎｏｄｅ（Ｂ）にフィードバックされる。

このようなラッチ回路１００の構成にすることにより、ｎｏｄｅ（ＯＳ）の電荷によってインバータ１０８の入力がインバータ１０８の出力を反転させるのに十分な電位になると、その出力がインバータ１０３に伝播して、インバータ１０８の入力への電荷供給がｎｏｄｅ（ＯＳ）からだけでなくダイオード１０５ｂを介してｎｏｄｅ（Ａ）からも行われるようになる。このため、インバータ１０８の入力電位の立ち上がりが早くなって中間電位（貫通電流が大量に流れる電位）が入力される期間が短くなり、インバータ１０８の貫通電流が流れる期間が短くなるため、大量の貫通電流が流れることを抑制することができ、消費電力を低減することができる。また、データの復元に必要な時間を短くすることができる。つまり、データを保持した状態で電源供給が再開されてもすぐにデータを復元（高速復帰ともいう）することができる。

次に、トランジスタ１０６を非導通状態にし、リカバリースイッチ１０５ａを導通状態にする（図５参照）。

このようにして、データを復元することでき、出力端子１０４にデータ（／Ｖ_ｄａｔａ）を出力することができる。出力端子１０４に入力端子１０１と同じＶ_ｄａｔａを出力させたい場合は、たとえば、出力端子１０４とｎｏｄｅ（Ａ）の間にインバータを設けるとよい。または、入力端子１０１とスイッチ１０２の間にインバータを設け、ｎｏｄｅ（ＯＳ）に入力端子１０１と同じＶ_ｄａｔａを保持させ、出力端子１０４にＶ_ｄａｔａを出力させてもよい。

また、本実施の形態では、ダイオード１０５ｂのカソードがトランジスタ１０６、トランジスタ１０７およびインバータ１０８と電気的に接続されている構成であったが、これに限られず、ダイオード１０５ｂのカソードがインバータ１０３および出力端子１０４と電気的に接続されている構成となるように適宜設計してもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、本発明の他の一態様のラッチ回路について図７を用いて説明する。

＜回路構成例＞
まず、本実施の形態で説明するラッチ回路２００の回路構成について図７を用いて説明する。図７は、不揮発性のＤラッチ回路である。

図７に示すラッチ回路２００は、入力端子１０１と、入力端子１０１からの信号が入力されるスイッチ１０２と、スイッチ１０２と電気的に接続され、かつ、入力端子１０１の出力が入力されるインバータ１０３と、インバータ１０３の出力信号が入力される出力端子１０４、トランスファーゲート２０５ａおよびダイオード１０５ｂと、トランスファーゲート２０５ａおよびダイオード１０５ｂのカソードと電気的に接続されるトランジスタ１０６、トランジスタ１０７およびインバータ１０８と、インバータ１０３と電気的に接続され、かつ、インバータ１０８の出力が入力されるスイッチ１０９と、トランジスタ１０６のソースおよびドレインの一方と電気的に接続される容量素子１１０と、トランジスタ１０６のゲートと電気的に接続される入力端子１１１と、トランジスタ１０７のゲートと電気的に接続される入力端子１１２と、を有する。

本実施の形態に示す構成における実施の形態１との相違点は、リカバリースイッチ１０５ａをトランスファーゲート２０５ａに置き換えた点であり、他の構成は実施の形態１に示したものと同じである。

トランスファーゲートとは、導電型の異なる２つ以上のトランジスタを並列に接続したものであり、たとえば、ｎチャネル型のトランジスタとｐチャネル型のトランジスタを並列に接続したものがある。ｎチャネル型のトランジスタとｐチャネル型のトランジスタに逆相のクロック信号を加えると、ｎチャネル型のトランジスタに高い電位が加わるときはｐチャネル型のトランジスタには低い電位が加わるため、両方のトランジスタが同時に導通（ＯＮ）／非導通（ＯＦＦ）する。両方のトランジスタがＯＮした時またはＬｏｗ電位を伝送する時は、ｎチャネル型のトランジスタが主体、Ｈｉｇｈ電位を伝送する時は、ｐチャネル型のトランジスタが主体となるように相補的に動作することでしきい値電圧による電位の変化を防止し、適切に電位を伝送することができる。

また、ダイオード１０５ｂは、実施の形態１と同様にダイオード接続されたトランジスタを用いてもよい。ダイオード接続されたトランジスタを用いることで、他のトランジスタ（たとえば、トランジスタ１０７）と同一工程で作製できるため、作製工程を簡略化することができる。

トランスファーゲート２０５ａは、ダイオード１０５ｂと並列接続されており、トランスファーゲート２０５ａの一端およびダイオード１０５ｂのアノードは、電気的に接続され、ｎｏｄｅ（Ａ）の信号が入力され、トランスファーゲート２０５ａの他端およびダイオード１０５ｂのカソードは、電気的に接続され、ｎｏｄｅ（Ｂ）へ信号が出力される。

また、トランスファーゲート２０５ａを設けることで、ｎｏｄｅ（ＯＳ）に保持したデータを復元する際に、ｎｏｄｅ（ＯＳ）に保持したデータがインバータ１０３の出力によって破壊されないようにすることができる。また、ダイオード１０５ｂを設けることで、ｎｏｄｅ（ＯＳ）に保持したデータを復元する際に、インバータ１０８に大量の貫通電流が流れることを抑制することができ、消費電力を低減することができる。

＜回路動作例＞
本実施の形態に示すデータの保持および復元の際の回路動作における実施の形態１との相違点は、クロック信号ＲＥＣによってリカバリースイッチ１０５ａのＯＮ／ＯＦＦをするところを、クロック信号ＲＥＣによってトランスファーゲート２０５ａのＯＮ／ＯＦＦをするように変えた点であり、該回路動作は、実施の形態１を参酌することができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、先の実施の形態で示したラッチ回路を用いた半導体装置について図８を用いて説明する。図８は、実施の形態１で示したラッチ回路１００を含む半導体装置のＤフリップフロップ３００である。

Ｄフリップフロップとは、ラッチ回路を直列に接続させて構成されている回路であり、本実施の形態のＤフリップフロップ３００は、実施の形態１で示したラッチ回路１００と、従来のラッチ回路３５０と、ラッチ回路１００とラッチ回路３５０を電気的に接続するスイッチ３０２と、リセット端子３０５と、を有する。ただし、ラッチ回路１００は、出力端子を含まないものとする。なお、本実施の形態では、前段にラッチ回路１００、後段にラッチ回路３５０を用いる構成にしているがこれに限られず、前段にラッチ回路３５０、後段にラッチ回路１００を用いる構成、または、前段および後段にラッチ回路１００を用いる構成にしてもよい。また、ラッチ回路１００の変わりに実施の形態２で示したラッチ回路２００を用いてもよい。

ラッチ回路３５０は、スイッチ３０２と電気的に接続され、かつ、リセット端子３０５からの信号が入力されるＮＡＮＤゲート３０３と、ＮＡＮＤゲート３０３からの信号が入力される出力端子３０４およびインバータ３０８と、ＮＡＮＤゲート３０３およびインバータ３０８と電気的に接続されるスイッチ３０９と、を有する。

スイッチ３０２およびスイッチ３０９は、ＣＬＫ３およびＣＬＫ４から入力されるクロック信号によって、スイッチのＯＮ／ＯＦＦを切り換える。ＣＬＫ３とＣＬＫ４は反転関係に設定しているため、スイッチ３０２が導通（ＯＮ）しているならスイッチ３０９は非導通（ＯＦＦ）、スイッチ３０２が非導通（ＯＦＦ）しているならスイッチ３０９は導通（ＯＮ）している。また、ＣＬＫ１とＣＬＫ３は反転関係に設定しているため、スイッチ１０９が導通（ＯＮ）しているならスイッチ３０２も導通（ＯＮ）している。なお、このとき、先に導通（ＯＮ）しているスイッチを非導通（ＯＦＦ）にしてから、非導通（ＯＦＦ）であったスイッチを導通（ＯＮ）することが好ましい。このようにすることで、信号が混ざることなく、適切に信号を送ることができる。

リセット端子３０５から信号（Ｌｏｗ電位）がＮＡＮＤゲート３０３に入力される（リセット処理）と、ｎｏｄｅ（Ａ）の電位に関わらずＮＡＮＤゲート３０３は、Ｈｉｇｈ電位を出力する。

また、ＮＡＮＤゲート３０３と、出力端子３０４と、インバータ３０８と、の接続により構成されるノードを、ｎｏｄｅ（Ｃ）とする。

＜回路動作例＞
ｎｏｄｅ（Ａ）にｎｏｄｅ（ＯＳ）に保持したデータを伝播させる動作まで実施の形態１（図２乃至図５）を参酌することができる。この時、スイッチ３０２は導通しており、ＮＡＮＤゲート３０３にｎｏｄｅ（Ａ）のデータ（／Ｖ_ｄａｔａ）が入力される。

次に、ＮＡＮＤゲート３０３で反転された出力（Ｖ_ｄａｔａ）は、インバータ３０８に入力される。

次に、インバータ３０８で反転された出力（／Ｖ_ｄａｔａ）は、スイッチ３０９が導通する際にＮＡＮＤゲート３０３を介して反転された出力（Ｖ_ｄａｔａ）が出力端子３０４に入力される。また、たとえば、入力端子１０１とスイッチ１０２の間にインバータを設け、ｎｏｄｅ（ＯＳ）に入力端子１０１と同じＶ_ｄａｔａを保持させ、ｎｏｄｅ（Ａ）とスイッチ３０２の間、または、出力端子３０４とｎｏｄｅ（Ｃ）の間にインバータを設けて出力端子３０４にＶ_ｄａｔａを出力させてもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、先の実施の形態に示すラッチ回路の作製方法の一例について図９乃至図１２を参照して説明する。はじめに、ラッチ回路の下部に形成されるトランジスタの作製方法について説明し、その後、上部に形成されるトランジスタの作製方法について説明する。

図９乃至図１２における作製工程を示す断面図において、Ａ１−Ａ２は先の実施の形態に示すトランジスタをｎチャネル型のトランジスタとして作製する場合の工程を示し、Ｂ１−Ｂ２は先の実施の形態に示すトランジスタをｐチャネル型のトランジスタとして作製する場合の工程を示す。なお、本実施の形態で示すトランジスタ５１０は、先の実施の形態に示すトランジスタ１０６に相当し、本実施の形態で示すトランジスタ４３０またはトランジスタ４４０は、先の実施の形態に示すトランジスタ１０７やインバータを構成するトランジスタに相当する。

＜下部のトランジスタの作製方法＞
まず、絶縁膜４０２を介して半導体膜４０４が設けられた基板４００を用意する（図９（Ａ）参照）。

基板４００として、例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体基板を適用することができる。また、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板なども挙げられる。

絶縁膜４０２は、酸化シリコン、酸化窒化シリコン、窒化シリコンなどを含む単層構造または積層構造とする。なお、絶縁膜４０２の形成方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などが挙げられる。絶縁膜４０２の膜厚は、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とする。

また、半導体膜４０４は、シリコンや炭化シリコンなどの単結晶半導体材料、多結晶半導体材料、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体材料を適用することができる。なお、半導体膜４０４は、酸化物半導体材料を含まないため、酸化物半導体以外の半導体材料とも記す。

半導体膜４０４として、シリコンなどの単結晶半導体材料を用いる場合には、トランジスタの動作を高速化することができるため好ましい。

また、絶縁膜４０２を介して半導体膜４０４が設けられた基板４００として、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板も適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁膜を介して半導体膜が設けられた構成も含む。本実施の形態では、絶縁膜４０２を介して半導体膜４０４が設けられた基板４００として、単結晶シリコン基板上に酸化シリコン膜を介してシリコン膜が設けられたＳＯＩ基板を用いる場合について説明する。

次に、半導体膜４０４を島状に加工して、半導体膜４０４ａ（または半導体膜４０４ｂ）を形成する。当該加工方法として、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。

次に、半導体膜４０４ａ（または半導体膜４０４ｂ）を覆うように、ゲート絶縁膜４０６ａ（またはゲート絶縁膜４０６ｂ）を形成する（図９（Ｂ）参照）。ゲート絶縁膜４０６ａ（またはゲート絶縁膜４０６ｂ）は、例えば、半導体膜４０４ａ（または半導体膜４０４ｂ）表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いてゲート絶縁膜を形成しても良い。

ゲート絶縁膜４０６ａ（またはゲート絶縁膜４０６ｂ）は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いることができる。また、ゲート絶縁膜として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等の高誘電率（ｈｉｇｈ−ｋ）材料を用いることもできる。ゲート絶縁膜は、上述の材料を用いて、単層構造または積層構造で形成する。また、ゲート絶縁膜４０６ａ（またはゲート絶縁膜４０６ｂ）の膜厚は、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

上述のように、ゲート絶縁膜を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜に、上述したｈｉｇｈ−ｋ材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁膜に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。

本実施の形態では、熱酸化処理を用いて、酸化シリコン膜を形成することによって、ゲート絶縁膜４０６ａ（またはゲート絶縁膜４０６ｂ）を形成する。

次に、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素、およびｐ型の導電性を付与する不純物元素をゲート絶縁膜４０６ａ（またはゲート絶縁膜４０６ｂ）を介して半導体膜４０４ａ（または半導体膜４０４ｂ）に添加する（図９（Ｃ）参照）。半導体膜４０４ａ（または半導体膜４０４ｂ）がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。本実施の形態では、ゲート絶縁膜４０６ａを介して半導体膜４０４ａに硼素を添加することで不純物領域４０８を形成し、ゲート絶縁膜４０６ｂを介して半導体膜４０４ｂにリンを添加することで不純物領域４１０を形成する。

次に、ゲート絶縁膜４０６ａ（またはゲート絶縁膜４０６ｂ）上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ゲート電極４１２ａ（またはゲート電極４１２ｂ）を形成する（図９（Ｄ）参照）。

ゲート電極４１２ａ（またはゲート電極４１２ｂ）に用いる導電膜としては、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。導電膜の形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電膜の加工は、レジストマスクを用いたエッチングによって行うことができる。本実施の形態では、スパッタリング法を用いて、窒化タンタル膜とタングステン膜とを積層し、加工することによってゲート電極４１２ａ（またはゲート電極４１２ｂ）を形成する。

次に、ゲート電極４１２ａ（またはゲート電極４１２ｂ）をマスクとして、ｎ型の導電型を付与する不純物元素（またはｐ型の導電性を付与する不純物元素）をゲート絶縁膜４０６ａ（またはゲート絶縁膜４０６ｂ）を介して不純物領域４０８（または不純物領域４１０）に添加する（図９（Ｅ）参照）。本実施の形態では、ゲート絶縁膜４０６ａを介して不純物領域４０８にリンを添加することで低濃度不純物領域４１４ａ、低濃度不純物領域４１４ｂを形成し、ゲート絶縁膜４０６ｂを介して不純物領域４１０に硼素を添加することで低濃度不純物領域４１６ａ、低濃度不純物領域４１６ｂを形成する。

次に、ゲート電極４１２ａ（またはゲート電極４１２ｂ）の側面にサイドウォール構造の側壁絶縁膜４１８ａおよび側壁絶縁膜４１８ｂ（または、側壁絶縁膜４１８ｃおよび側壁絶縁膜４１８ｄ）を形成する（図１０（Ａ）参照）。側壁絶縁膜４１８ａおよび側壁絶縁膜４１８ｂ（または、側壁絶縁膜４１８ｃおよび側壁絶縁膜４１８ｄ）は、ゲート電極４１２ａ（またはゲート電極４１２ｂ）を覆う絶縁膜を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって絶縁膜を加工し、ゲート電極４１２ａ（またはゲート電極４１２ｂ）の側壁に自己整合的にサイドウォール構造の側壁絶縁膜４１８ａおよび側壁絶縁膜４１８ｂ（または、側壁絶縁膜４１８ｃおよび側壁絶縁膜４１８ｄ）を形成すればよい。ここで、絶縁膜について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。また、低温酸化（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコンを用いてもよい。絶縁膜は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。

次に、ゲート電極４１２ａ（またはゲート電極４１２ｂ）、側壁絶縁膜４１８ａおよび側壁絶縁膜４１８ｂ（または、側壁絶縁膜４１８ｃおよび側壁絶縁膜４１８ｄ）をマスクとして、ｎ型の導電型を付与する不純物元素（またはｐ型の導電性を付与する不純物元素）をゲート絶縁膜４０６ａ（またはゲート絶縁膜４０６ｂ）を介して不純物領域４０８（または不純物領域４１０）に添加する（図１０（Ｂ）参照）。本実施の形態では、ゲート絶縁膜４０６ａを介して半導体膜４０４ａにリンを添加することで高濃度不純物領域４２０ａ、高濃度不純物領域４２０ｂを形成し、ゲート絶縁膜４０６ｂを介して半導体膜４０４ｂに硼素を添加することで高濃度不純物領域４２２ａ、高濃度不純物領域４２２ｂを形成する。

以上により、酸化物半導体以外の半導体材料を含む基板４００を用いて、ｎチャネル型のトランジスタ４３０またはｐチャネル型のトランジスタ４４０を作製することができる（図１０（Ｂ）参照）。このようなトランジスタは、高速動作が可能であるという特徴を有する。このため、トランジスタを先の実施の形態のトランジスタ１０７などに用いることにより、これらの動作を高速化することができるため好適である。

次に、トランジスタ４３０（またはトランジスタ４４０）を覆うように、絶縁膜４２４を形成する（図１０（Ｃ）参照）。絶縁膜４２４は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁膜４２４として、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することができるため好ましい。なお、絶縁膜４２４として、上述の材料を用いた多孔性の絶縁膜を適用してもよい。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁膜４２４として、ポリイミド、アクリル等の有機絶縁材料を用いて形成することもできる。本実施の形態では、酸化窒化シリコンを用いて絶縁膜４２４を形成する場合について説明する。

次に、絶縁膜４２４を形成した後、半導体膜４０４ａ（または半導体膜４０４ｂ）に添加された不純物元素を活性化するための熱処理を行う。熱処理はファーネスアニール炉を用いて行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱処理は窒素雰囲気中で４００〜６００℃、代表的には４５０〜５００℃で１〜４時間として行う。この熱処理により、不純物元素の活性化と同時に絶縁膜４２４の酸化窒化シリコン膜の水素が放出され、半導体膜４０４ａ（または半導体膜４０４ｂ）の水素化を行うことができる。

なお、上記の各工程の前後には、さらに電極や配線、半導体膜、絶縁膜などを形成する工程も含んでいてもよい。例えば、下部のトランジスタと、上部のトランジスタを接続するための電極や配線などを形成することが好ましい。また、配線の構造として、絶縁膜および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

＜上部のトランジスタの作製方法＞
まず、トランジスタ５１０の作製前の処理として、絶縁膜４２４の表面を平坦化させる（図１０（Ｄ）参照）。絶縁膜４２４の平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）などの研磨処理の他にエッチング処理、プラズマ処理などを用いることができる。

ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物との化学反応と、研磨布の被加工物との機械研磨の作用により、被加工物の表面を研磨する方法である。

また、プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などを用いてもよい。逆スパッタリングを行うと、絶縁膜４２４の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。

平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、絶縁膜４２４表面の凹凸状態に合わせて適宜設定すればよい。

絶縁膜４２４に平坦化処理を行うことにより、絶縁膜４２４の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とすることができる。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている算術平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、下記の式にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。

次に、平坦化された絶縁膜４２４上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ゲート電極４９８を形成する。なお、ゲート電極４９８は、第２のゲート電極として機能する。

ゲート電極４９８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極４９８としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極４９８は、単層構造または積層構造で成膜される。

また、ゲート電極４９８の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

次に、絶縁膜４２４およびゲート電極４９８上に、絶縁膜４９９を形成する。絶縁膜４９９としては、プラズマＣＶＤ法またはスパッタリング法により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて単層構造または積層構造で形成することができる。

絶縁膜４９９（積層構造の場合は、後に形成される酸化物半導体膜５０２と接する膜）の膜中（バルク中）には少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、絶縁膜４９９として、酸化シリコン膜を用いる場合には、酸素の量をＳｉＯ_２＋α（ただし、α＞０）とすることが好ましい。絶縁膜４９９を形成した後、絶縁膜４９９に酸素を導入することで、酸素を多く含む絶縁膜４９９を形成することができる。

酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。

酸化物半導体膜は、成膜中や、その後の加熱処理、加工において、酸素欠損が形成される場合がある。酸化物半導体膜中に酸素欠損が形成されると、多数キャリアが形成され、トランジスタのしきい値電圧をマイナスシフトさせてしまうという問題が生じる。よって、酸化物半導体膜に酸素欠損を低減させる処理を行うことが好ましい。

例えば、酸素の供給源となる酸素を多く（過剰に）含む絶縁膜４９９を後に形成される酸化物半導体膜５０２と接して設けることによって、絶縁膜４９９から酸化物半導体膜５０２へ酸素を供給させる。また、酸化物半導体膜５０２と、絶縁膜４９９の少なくとも一部とが接した状態で加熱処理を行うことによって酸化物半導体膜５０２への酸素の供給を行ってもよい。酸素を多く含む絶縁膜４９９を用いることにより、酸化物半導体膜５０２に酸素を供給することができるため、酸化物半導体膜５０２の酸素欠損を低減することができる。これにより、多数キャリアの形成を抑制することができる。

本実施の形態では、絶縁膜４９９として、スパッタリング法により、膜厚３００ｎｍの酸化シリコン膜を形成する。

ここで、後に形成される酸化物半導体膜５０２表面の平坦性を高めるために、絶縁膜４９９において、酸化物半導体膜５０２が接して形成される領域に、平坦化処理を行うことが好ましい。平坦化処理としては、絶縁膜４２４で行った平坦化処理と同様に行うことができる。絶縁膜４９９の平坦化処理を行うことによって、絶縁膜４９９表面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とすることが好ましい。

次に、絶縁膜４９９上に酸化物半導体膜５０２を形成する（図１１（Ａ）参照）。例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。

金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍに変えてＧｅを用いることもできる。

ここで、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料で表される酸化物半導体は、Ｉｎの濃度が高いほどキャリア移動度およびキャリア密度が高まる。結果、Ｉｎの濃度が高いほど導電率の高い酸化物半導体となる。

酸化物半導体膜５０２は、単層構造であってもよいし、積層構造であってもよい。また、酸化物半導体膜５０２は、単結晶、多結晶（ポリクリスタルともいう）、または非晶質（アモルファスともいう）であってもよい。

また、本実施の形態において、酸化物半導体膜５０２は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体膜５０２は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。

酸化物半導体膜５０２は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。

酸化物半導体膜５０２は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。

なお、酸化物半導体膜５０２が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。

なお、酸化物半導体膜５０２は、例えば、単結晶を有してもよい。

酸化物半導体膜５０２は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状の原子配列に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば、成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。

また、酸化物半導体膜５０２は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜５０２を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。

また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。

この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。

酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。

チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。

また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜５０２の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。

一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体を適用することが好ましい。

また、酸化物半導体膜５０２を３層以上の積層構造とし、複数層の結晶性半導体膜で非晶質半導体膜を挟む構造としてもよい。また、結晶性半導体膜と非晶質半導体膜を交互に積層する構造としてもよい。

また、酸化物半導体膜５０２を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。

また、酸化物半導体膜５０２を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素を添加してもよい。酸素の添加は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。

各酸化物半導体膜の形成毎に酸素を添加することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。

次に、フォトリソグラフィ工程により酸化物半導体膜上にレジストマスクを形成し、選択的にエッチングを行って島状の酸化物半導体膜５０３を形成する。島状の酸化物半導体膜５０３を形成した後、レジストマスクを除去する。

また、島状の酸化物半導体膜５０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、酸化物半導体膜５０２のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜５０２のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。

また、酸化物半導体膜５０３に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下または窒素雰囲気下などで行うことができる。

また、酸化物半導体膜５０３として結晶性酸化物半導体膜を用いる場合、結晶化のための加熱処理を行ってもよい。

本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜５０３に対して窒素雰囲気下４５０℃において１時間、さらに窒素および酸素雰囲気下４５０℃において１時間の加熱処理を行う。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。

なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、加熱処理で酸化物半導体膜５０３を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜５０３の酸素欠損を低減することができる。

なお、脱水化または脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜５０２の形成後でも、島状の酸化物半導体膜５０３形成後でもよい。

また、脱水化または脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。

脱水化または脱水素化のための加熱処理を、酸化物半導体膜５０３として島状に加工される前、膜状の酸化物半導体膜５０２が絶縁膜４９９を覆った状態で行うと、絶縁膜４９９に含まれる酸素が加熱処理によって外部に放出されてしまうことを防止できる。

また、脱水化または脱水素化のための加熱処理を行った後に、酸化物半導体膜に、酸素を導入する工程を行ってもよい。酸化物半導体膜に酸素を導入することにより、加熱処理により酸化物半導体膜から放出された酸素を補填することができるため、酸化物半導体膜に含まれる酸素欠損を低減することができる。

酸素の導入工程は、酸化物半導体膜５０３に直接導入してもよいし、後に形成されるゲート絶縁膜などの他の膜を透過させて酸化物半導体膜５０３へ導入してもよい。酸素を他の膜を透過させて導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよい。また、露出された酸化物半導体膜へ直接導入する場合は、プラズマ処理なども用いることができる。

次に、絶縁膜４９９および酸化物半導体膜５０３上に、後にゲート絶縁膜となる絶縁膜５０４を形成する。

なお、絶縁膜５０４の被覆性を向上させるために、酸化物半導体膜５０３表面に平坦化処理を行ってもよい。特に、絶縁膜５０４として膜厚の薄い絶縁膜を用いる場合、酸化物半導体膜５０３表面の平坦性が良好であることが好ましい。

絶縁膜５０４の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、プラズマＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、絶縁膜５０４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。

絶縁膜５０４の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコンを用いて形成することができる。また、絶縁膜５０４の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。また、絶縁膜５０４は、上記の材料を用いて、単層構造または積層構造で形成することができる。

本実施の形態では、プラズマＣＶＤ法により、酸化窒化シリコン膜を２０ｎｍ形成する。

次に、絶縁膜５０４上に、ゲート電極（これと同じ層で形成される配線を含む）となる導電膜を形成した後、絶縁膜を形成する。その後、フォトリソグラフィ工程により該絶縁膜上にレジストマスクを形成し、選択的にエッチングを行ってゲート電極５０５および絶縁膜５０６を積層して形成する（図１１（Ｂ）参照）。

ゲート電極５０５の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極５０５としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極５０５は、単層構造または積層構造で成膜される。

また、ゲート電極５０５の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、絶縁膜５０４と接するゲート電極５０５として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は、５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有するため、ゲート電極として用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。

また、絶縁膜５０６は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁材料を用いることができる。絶縁膜５０６は、プラズマＣＶＤ法またはスパッタリング法などを用いて形成することができる。

次に、ゲート電極５０５および絶縁膜５０６をマスクとして、絶縁膜５０４を介して、酸化物半導体膜５０３にドーパントを添加し、ドーパントを含む領域５０７ａ、領域５０７ｂを形成する。

ドーパントは、酸化物半導体膜５０３の導電率を変化させる元素を用いる。ドーパントとしては、１５族元素（例えば、窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、および亜鉛（Ｚｎ）のいずれかから選択される一または複数を用いる。

ドーパントは、添加方法により、他の膜（本実施の形態では、絶縁膜５０４）を通過して、酸化物半導体膜５０３に添加することもできる。ドーパントの添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパントの単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。

ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパントとしてリンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパントのドーズ量は１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

酸化物半導体膜５０３にドーパントを添加することにより、ドーパントを含む領域５０７ａ、領域５０７ｂのドーパントの濃度が、５×１０^１８／ｃｍ^３以上１×１０^２２／ｃｍ^３以下となることが好ましい。

酸化物半導体膜５０３にドーパントを添加する際に、基板を加熱しながら行ってもよい。また、酸化物半導体膜５０３にドーパントを導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。

また、ドーパントの添加後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。

本実施の形態では、イオン注入法により酸化物半導体膜５０３に、リン（Ｐ）イオンを注入する。なお、リン（Ｐ）イオンの注入条件は加速電圧２５ｋＶ、ドーズ量を１．０×１０^１５ｉｏｎｓ／ｃｍ^２とする。

酸化物半導体膜５０３をＣＡＡＣ−ＯＳ膜とした場合、ドーパントの添加により、一部非晶質化する場合がある。この場合、ドーパントの導入後に加熱処理を行うことによって、酸化物半導体膜５０３の結晶性を回復することができる。

ドーパントの添加工程により、チャネル形成領域５０８を挟んでドーパントを含む領域５０７ａ、領域５０７ｂが設けられた酸化物半導体膜５０３が形成される。

次に、ゲート電極５０５および絶縁膜５０６上に絶縁膜を形成し、該絶縁膜を異方性エッチングしてサイドウォール絶縁膜５０９ａ、サイドウォール絶縁膜５０９ｂを形成する。さらに、ゲート電極５０５およびサイドウォール絶縁膜５０９ａ、サイドウォール絶縁膜５０９ｂをマスクとして、絶縁膜５０４をエッチングし、ゲート絶縁膜５１１を形成する（図１１（Ｃ）参照）。

サイドウォール絶縁膜５０９ａ、サイドウォール絶縁膜５０９ｂは、絶縁膜５０６と同様な材料および方法を用いて形成することができる。本実施の形態では、サイドウォール絶縁膜５０９ａ、サイドウォール絶縁膜５０９ｂとして、ＣＶＤ法により形成された酸化窒化シリコン膜を用いる。

次に、酸化物半導体膜５０３、ゲート絶縁膜５１１、サイドウォール絶縁膜５０９ａ、サイドウォール絶縁膜５０９ｂ、および絶縁膜５０６を覆うように、後にソース電極およびドレイン電極（これと同じ層で形成される配線を含む）となる導電膜を形成する。

ソース電極およびドレイン電極となる導電膜は、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）などを用いて形成することができる。また、アルミニウム、銅などの金属膜の下側および上側の少なくとも一方に、チタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。

また、ソース電極およびドレイン電極となる導電膜として、導電性の金属酸化物を用いて形成することもできる。導電性の金属酸化物として、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３−ＳｎＯ_２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。また、上記導電性材料と、上記金属酸化物材料の積層構造とすることもできる。

次に、導電膜上に、フォトリソグラフィ工程によりレジストマスクを形成し、導電膜に選択的にエッチングを行うことより、ソース電極およびドレイン電極のチャネル幅Ｗ方向の加工を行う。

次に、導電膜上に、絶縁膜５１５および絶縁膜５１７を形成する。

絶縁膜５１５および絶縁膜５１７は、スパッタリング法などにより、水素などの不純物を混入させない方法を適宜用いて形成する。

絶縁膜５１５および絶縁膜５１７は、代表的には酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、または酸化ガリウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁膜を用いることができる。

絶縁膜５１５として、ソース電極５１６ａ、ドレイン電極５１６ｂに接して緻密性の高い無機絶縁膜を設けるとよい。例えば、ソース電極５１６ａ、ドレイン電極５１６ｂ上にスパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３以上）とすることによって、トランジスタ５１０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。

トランジスタ５１０上に設けられる無機絶縁膜として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。

従って、酸化アルミニウム膜は、作製工程中および作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜５０３への混入、および酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜５０３からの放出を防止する保護膜として機能する。

次に、絶縁膜５１５、絶縁膜５１７、および導電膜に、絶縁膜５０６が露出するまで、研磨処理を行う。これにより、絶縁膜５１５、絶縁膜５１７、および導電膜の一部を除去することで、ソース電極５１６ａおよびドレイン電極５１６ｂを形成する。

研磨処理として、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を用いることができるが、他の切削（研削、研磨）方法を用いてもよい。また、研磨処理を行った後、ドライエッチング法やプラズマ処理（逆プラズマ処理）などを行うことにより、研磨処理表面の平坦化を向上させることができる。

本実施の形態では、ゲート電極５０５上に絶縁膜５０６が設けられているため、絶縁膜５１５、絶縁膜５１７、および導電膜に研磨処理を行っても、ゲート電極５０５と、ソース電極５１６ａ、ドレイン電極５１６ｂとがショートしてしまうことを抑制できる。

以上の工程で、本発明の一態様に係るトランジスタ５１０が作製される（図１２（Ａ）参照）。

次に、トランジスタ５１０を覆うように絶縁膜５１８を形成する。絶縁膜５１８は、絶縁膜５１５、絶縁膜５１７の材料や方法を用いて形成することができるため、詳細な説明は省略する。

次に、絶縁膜５１８上に配線５１９ａ、配線５１９ｂを形成する。配線５１９ａ、配線５１９ｂはトランジスタ５１０と、他のトランジスタを接続するために設けられる。配線５１９ａは、絶縁膜５１８、絶縁膜５１５、絶縁膜５１７、および絶縁膜５１８に形成された開口を介してソース電極５１６ａと電気的に接続される。また、配線５１９ｂは、絶縁膜５１８、絶縁膜５１５、および絶縁膜５１７に形成された開口を介してドレイン電極５１６ｂと電気的に接続される。

配線５１９ａおよび配線５１９ｂはゲート電極５０５と同様の材料および方法を用いて形成することができるため、詳細な説明は省略する。

例えば、配線５１９ａおよび配線５１９ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。

以上の工程で、本発明の一態様に係るラッチ回路を作製することができる。

本実施の形態に示す作製方法によれば、シリコンなどの単結晶半導体膜を用いたトランジスタに積層して、酸化物半導体などの半導体膜を用いたトランジスタを形成することができる。これにより、ラッチ回路を構成するトランジスタの一部を積層構造とすることができるため、ラッチ回路面積の縮小化を図ることができる。

また、本実施の形態に示す作製方法によれば、酸化物半導体膜に含まれる水素などの不純物が十分に除去され、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものとすることができる。具体的には、酸化物半導体膜の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。また、酸化物半導体膜に酸素が十分に供給され、酸素欠損が低減されることで、多数キャリアの増加が抑制される。これにより、多数キャリアの増加によるトランジスタのしきい値電圧の変動を抑制することができるため、トランジスタの信頼性を向上させることができる。

以上のことから、酸化物半導体膜５０３の多数キャリア（電子）は、トランジスタのソースから流れるのみとなる。また、チャネル形成領域を完全空乏化することが可能であるため、トランジスタのオフ電流を極めて小さくすることが可能である。酸化物半導体膜５０３を用いたトランジスタのオフ電流は、室温において、１０ｙＡ／μｍ以下、８５℃〜９５℃においても、ｙＡ／μｍ以下となり、極めて小さい。

したがって、酸化物半導体膜５０３を用いたトランジスタは、Ｓ値が小さくなり、理想的な値が得られる。また、当該トランジスタは、信頼性が高い。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

１００ ラッチ回路
１０１ 入力端子
１０２ スイッチ
１０３ インバータ
１０４ 出力端子
１０５ａ リカバリースイッチ
１０５ｂ ダイオード
１０６ トランジスタ
１０７ トランジスタ
１０８ インバータ
１０９ スイッチ
１１０ 容量素子
１１１ 入力端子
１１２ 入力端子
１１３ トランジスタ
２００ ラッチ回路
２０５ａ トランスファーゲート
３００ Ｄフリップフロップ
３０２ スイッチ
３０３ ＮＡＮＤゲート
３０４ 出力端子
３０５ リセット端子
３０８ インバータ
３０９ スイッチ
３５０ ラッチ回路
４００ 基板
４０２ 絶縁膜
４０４ 半導体膜
４０４ａ 半導体膜
４０４ｂ 半導体膜
４０６ａ ゲート絶縁膜
４０６ｂ ゲート絶縁膜
４０８ 不純物領域
４１０ 不純物領域
４１２ａ ゲート電極
４１２ｂ ゲート電極
４１４ａ 低濃度不純物領域
４１４ｂ 低濃度不純物領域
４１６ａ 低濃度不純物領域
４１６ｂ 低濃度不純物領域
４１８ａ 側壁絶縁膜
４１８ｂ 側壁絶縁膜
４１８ｃ 側壁絶縁膜
４１８ｄ 側壁絶縁膜
４２０ａ 高濃度不純物領域
４２０ｂ 高濃度不純物領域
４２２ａ 高濃度不純物領域
４２２ｂ 高濃度不純物領域
４２４ 絶縁膜
４３０ トランジスタ
４４０ トランジスタ
４９８ ゲート電極
４９９ 絶縁膜
５０２ 酸化物半導体膜
５０３ 酸化物半導体膜
５０４ 絶縁膜
５０５ ゲート電極
５０６ 絶縁膜
５０７ａ 領域
５０７ｂ 領域
５０８ チャネル形成領域
５０９ａ サイドウォール絶縁膜
５０９ｂ サイドウォール絶縁膜
５１０ トランジスタ
５１１ ゲート絶縁膜
５１５ 絶縁膜
５１６ａ ソース電極
５１６ｂ ドレイン電極
５１７ 絶縁膜
５１８ 絶縁膜
５１９ａ 配線
５１９ｂ 配線
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ

Claims (5)

1. 第１の入力端子と、
   前記第１の入力端子からの信号が入力される第１のスイッチと、
   前記第１のスイッチと電気的に接続され、かつ、前記第１の入力端子の出力が入力される第１のインバータと、
   前記第１のインバータからの信号が入力される出力端子、リカバリースイッチおよびダイオードと、
   前記リカバリースイッチおよび前記ダイオードと電気的に接続される第１のトランジスタ、第２のトランジスタおよび第２のインバータと、
   前記第１のインバータと電気的に接続され、かつ、前記第２のインバータの出力が入力される第２のスイッチと、
   前記第１のトランジスタのソースおよびドレインの一方と電気的に接続される容量素子と、
   前記第１のトランジスタのゲートと電気的に接続される第２の入力端子と、
   前記第２のトランジスタのゲートと電気的に接続される第３の入力端子と、を有し、
   前記リカバリースイッチと、前記ダイオードとは、並列に接続され、
   前記第１のインバータからの信号は、前記ダイオードおよび前記リカバリースイッチを介して、前記第２のインバータに入力され、
   前記第１のトランジスタは、酸化物半導体をチャネル領域に用いたトランジスタであるラッチ回路。
2. 第１の入力端子と、
   前記第１の入力端子からの信号が入力される第１のスイッチと、
   前記第１のスイッチと電気的に接続され、かつ、前記第１の入力端子の出力が入力される第１のインバータと、
   前記第１のインバータからの信号が入力される出力端子、トランスファーゲートおよびダイオードと、
   前記トランスファーゲートおよび前記ダイオードと電気的に接続される第１のトランジスタ、第２のトランジスタおよび第２のインバータと、
   前記第１のインバータと電気的に接続され、かつ、前記第２のインバータの出力が入力される第２のスイッチと、
   前記第１のトランジスタのソースおよびドレインの一方と電気的に接続される容量素子と、
   前記第１のトランジスタのゲートと電気的に接続される第２の入力端子と、
   前記第２のトランジスタのゲートと電気的に接続される第３の入力端子と、を有し、
   前記トランスファーゲートと、前記ダイオードとは、並列に接続され、
   前記第１のインバータからの信号は、前記ダイオードおよび前記トランスファーゲートを介して、前記第２のインバータに入力され、
   前記第１のトランジスタは、酸化物半導体をチャネル領域に用いたトランジスタであるラッチ回路。
3. 第１のインバータと、
   第２のインバータと、
   ダイオードと、
   スイッチと、
   第１のトランジスタと、
   容量素子とを有し、
   前記スイッチと、前記ダイオードとは、並列に接続され、
   前記第１のインバータの出力端子は、前記ダイオードおよび前記スイッチを介して、前記第２のインバータの入力端子と電気的に接続され、
   前記第２のインバータの出力端子は、前記第１のインバータの入力端子と電気的に接続され、
   前記第１のトランジスタのソースおよびドレインの一方は、前記ダイオード、前記スイッチ、および前記第２のインバータの入力端子と電気的に接続され、
   前記第１のトランジスタのソースおよびドレインの他方は、前記容量素子と電気的に接続されるラッチ回路。
4. 前記第１のトランジスタは、チャネル幅あたりのオフ電流が１×１０^−１９Ａ／μｍ以下である請求項１乃至請求項３のいずれか一に記載のラッチ回路。
5. 請求項１乃至請求項４のいずれか一に記載のラッチ回路を有する半導体装置。