JP2004212477A - 半導体装置 - Google Patents
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Abstract
【課題】本発明は、消費電力を大幅に低減する小型、薄型の半導体装置を提供することを課題とする。
【解決手段】本発明は半導体装置において、従来はシリコンチップで実装される論理回路（代表的には、画素を駆動する駆動回路、画像処理回路等）を、画素を形成する基板上に形成すると共に、その際に問題となる消費電力の課題に対しては、論理回路が有するレジスタ及びラッチ回路に不揮発性を持たせることで解決する。不揮発性を有するラッチ回路は、前記画像処理回路の論理状態を復元するのに必要な情報を格納するのに使用されていることを特徴とする。
【選択図】 図１
【解決手段】本発明は半導体装置において、従来はシリコンチップで実装される論理回路（代表的には、画素を駆動する駆動回路、画像処理回路等）を、画素を形成する基板上に形成すると共に、その際に問題となる消費電力の課題に対しては、論理回路が有するレジスタ及びラッチ回路に不揮発性を持たせることで解決する。不揮発性を有するラッチ回路は、前記画像処理回路の論理状態を復元するのに必要な情報を格納するのに使用されていることを特徴とする。
【選択図】 図１
Description
【０００１】
【発明が属する技術分野】
本発明は、表示部を有する半導体装置に関する。特に、薄膜トランジスタ（以下、ＴＦＴという）を絶縁表面を有する基板上に形成してなる半導体装置に関する。
【０００２】
【従来の技術】
近年、低温ポリシリコンＴＦＴの開発が進み、特に、携帯電話やＰＤＡを始めとする液晶ディスプレイを組み込んだモバイル機器の成長が目覚しい。また、高移動度ＴＦＴの開発が急速に進んでおり、開発レベルでは、単結晶シリコン基板上のトランジスタと比較して遜色ない程度のＴＦＴが得られるようになってきた。
このような背景から、ガラス基板上に、従来は単結晶シリコン基板上に製作したＬＳＩチップを集積化した、システムパネルの開発が期待されている。
【０００３】
そして既に、従来は基板外に実装していた画素の駆動回路をガラス基板上に一体形成した製品や、画素内にＳＲＡＭを有する液晶パネルも生産が始まっており、簡単なコントローラを一体形成した製品の量産も計画されている。
【０００４】
システムパネル開発のメリットとしては、単結晶シリコン基板と比較して、大型のガラス基板を用いることで低コスト化が可能であること、ガラス基板上に集積化することで、部品点数が削減でき、小型化、薄型化、高信頼性、低コスト化、低消費電力化などを実現できる可能性があること、が挙げられる。
【０００５】
【発明が解決しようとする課題】
このように、システムパネルへの期待が高まる中で、消費電力の削減が重要課題となっている。特に、システムパネルの魅力である小型化、薄型化を活かすことのできるモバイル機器への応用において、低消費電力化の問題は極めて重要である。
【０００６】
既に述べたように、ガラス基板上への論理回路の集積化は、配線長の短縮などから、ある程度の低消費電力化を見込むことができる。しかしながら、ＴＦＴを用いることによって、単結晶シリコン基板上のトランジスタと比較して、消費電力を増加させる要因もあり、システムパネルにおける消費電力の課題は多い。
【０００７】
例えば、低温ポリシリコンＴＦＴは、単結晶シリコンと比較してしきい値電圧のばらつきが大きく、論理回路を駆動するのに現状で５Ｖ程度の高い電源電圧が必要となる。これは、現在の単結晶シリコントランジスタが実現する１Ｖ近い電源電圧からは遠い値であり、その結果、消費電力も増大してしまう。
【０００８】
また、オフ電流特性に関しても、低温ポリシリコンＴＦＴは、単結晶シリコンと比較して高く、待機時の消費電力の問題もある。
【０００９】
これらの問題から、より高度なシステムをガラス基板上に構築するためには、今後、高移動度ＴＦＴの開発と共に、低消費電力化に向けた開発が必須の課題となる。
【００１０】
本発明はこのような問題点を鑑見てなされたものである。本発明は、消費電力を大幅に低減する小型、薄型の半導体装置を提供することを課題とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、絶縁表面を有する基板上に、画素部と、画素を駆動する駆動回路と、画像処理回路とが少なくとも設けられており、前記画像処理回路は、不揮発性を有するラッチ回路を有すること、を特徴とするものである。
【００１２】
なお、画像処理回路とは、画像データ、もしくは画像データの基となるデータを受け取って、そのデータに対してなんらかの処理を行う回路をいう。例えば、画像のサイズ変換、モザイク処理、といった画像変換を行う回路や、スプライト処理等による画像生成を行う回路をその範疇に含む。
【００１３】
また、ラッチ回路とは、１ビットのデータを格納できる記憶回路であり、ＲＳラッチ回路、Ｄタイプラッチ回路等を含む。また、レジスタはラッチ回路によって構成される記憶回路であり、例えば、８ビットレジスタは、ラッチ回路を８個並列に配置することで構成される。
【００１４】
本発明は、ガラス基板上に画素部や様々な論理回路が形成された半導体装置は、上述した通り、システムが複雑化した場合に、消費電力が大きくなってしまうという問題がある。そこで、このようなガラス基板上に形成したシステムにおいて、消費電力を回路構成の面から低減することを考えた。
【００１５】
一般に、携帯電話のような集積回路が構成するシステムが動作する際に、回路構成の視点から、最も消費電力を抑える方法は、ちょうど動作している回路あるいは論理ゲートを除くの全ての回路に対して電源供給を止めることである。
【００１６】
通常、システム内部では、ビデオＲＡＭや、キャッシュのような内臓メモリの他に、回路の論理状態を格納するラッチ回路が多数設けられている。このようなラッチ回路としては、論理ゲートの出力結果を格納するラッチ回路であるとか、システムの状態（動作モード等）を設定するレジスタが代表的である。
【００１７】
そのようなレジスタやラッチ回路は揮発性であるから、動作している回路以外の電源供給を止めた場合、レジスタやラッチ回路の情報は失われてしまい、システムは正常な動作を行うことができない。
【００１８】
そこで本発明は、この問題を解決するために、レジスタやラッチ回路に不揮発性の性質を持たせることを特徴とする。
【００１９】
つまり、本発明は半導体表示装置において、従来はシリコンチップで実装される論理回路（代表的には、画素を駆動する駆動回路、画像処理回路等）を、ガラス基板上に形成すると共に、その際に問題となる消費電力の課題に対しては、論理回路が有するレジスタ及びラッチ回路に不揮発性を持たせることで解決することを特徴とする。
【００２０】
このような構成とすることで、回路の論理状態を保持したまま、電源供給を止めることができ、理想的には、動作している回路以外の電源供給を止めることが可能となる。その結果、消費電流の大幅削減を実現することができる。
【００２１】
勿論、本発明において、全てのレジスタやラッチ回路に不揮発性を持たせる必要はない。例えば、動作していない全ての回路の電源を遮断するのではなく、その中の一部分（例えば回路Ａとする）の電源を遮断することによって、消費電力を削減する形態とすることも可能である。特に、回路Ａとしては、電源を遮断することによって消費電力削減の効果が大きいことが好ましい。
【００２２】
このような形態を実施するには、電源を遮断する回路Ａの論理状態を復元可能となるように、回路Ａを構成するラッチ回路やレジスタに不揮発性を持たせるとよい。
【００２３】
なお、本発明でいう回路の論理状態を復元するとは、次の１クロック期間での回路内の全てのノードを決定するのに十分なノードの状態を復元することをいう。
つまり、回路内の適切なノードの状態を復元することで、次の１クロック期間での回路内の全てのノードが決定する場合、そのようなノードの状態を不揮発性を有するラッチ回路に格納することで、回路は電源遮断後においても、論理状態を復元することが可能となる。
【００２４】
また、本発明により、ガラス基板上に形成したシステムの待機時の消費電流を大幅に削減することも可能となる。つまり、ラッチ回路に不揮発性を持たせることによって、待機モードとして、論理回路の状態を保持したまま、電源供給を止めることができる。また、待機状態と動作状態の移行が簡単であり、時間と電力をほとんど費やさないという特徴を有するが、携帯機器では、消費電力削減のため、待機状態と動作状態との切り換えが頻繁に行われる場合が多く、このような特徴は特に好ましいといえる。
【００２５】
これに対し、レジスタやラッチ回路が揮発性である場合には、電源を遮断してしまうと、システムの状態の情報を失ってしまうため、動作状態に移行する際に、システムの再立ち上げが必要となり、時間と電力を費やし、待機モードには適さない。勿論、待機モードとして電源を供給しつづける場合には、消費電力の削減ができない。
【００２６】
以上のようにして、本発明では、小型、薄型であって、かつ消費電力を大幅に削減することが可能な半導体装置を実現することが可能となる。
【００２７】
本発明は、絶縁表面を有する基板上に、画素部と、画素を駆動する駆動回路と、画像処理回路と、が少なくとも設けられ、前記画像処理回路は、不揮発性を有するラッチ回路を有することを特徴とする半導体装置である。
【００２８】
前記半導体装置において、前記不揮発性を有するラッチ回路は、前記画像処理回路の論理状態を復元するのに必要な情報を格納するラッチ回路として使用されていてもよい。
【００２９】
前記半導体装置において、前記画像処理回路内に、前記不揮発性を有するラッチ回路によって論理状態が復元可能な回路が構成され、前記論理状態が復元可能な回路へ供給される電源のみを遮断することが可能な構成を有していてもよい。
【００３０】
前記半導体装置において、前記絶縁表面を有する基板上に、電源供給タイミング制御回路が設けられていてもよい。
【００３１】
前記半導体装置において、前記不揮発性を有するラッチ回路は、揮発性のラッチ回路と、強誘電体材料を用いた２個の容量素子と、プレート線によって構成され、前記２個の容量素子は、前記揮発性ラッチ回路内の互いに反転した電位を有するノードにそれぞれ接続され、該２個の容量素子がそれぞれ有する残りの１端子は前記プレート線に接続されていてもよい。
【００３２】
前記半導体装置は液晶表示装置もしくは発光表示装置であってもよい。
【００３３】
前記半導体装置として、ゲーム機、ビデオカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、パーソナルコンピュータ、携帯電話、カーオーディオが提供される。
【００３４】
【発明の実施の形態】
本発明の実施形態として、本発明に用いられる不揮発性を有するラッチ回路の構成と動作方法について説明する。
【００３５】
図１に示すのは、本発明に用いられる不揮発性を有するラッチ回路の典型的な例である。図１に示したラッチ回路は、従来用いられるＤタイプラッチ回路１０９と、２個の強誘電体容量素子１０７，１０８、及びプレート線Ｐによって構成されている。
【００３６】
Ｄタイプラッチ回路１０９は、入力端子Ｄと出力端子Ｑを有し、クロック信号ＣＬＫによって制御されるラッチ回路であり、クロック信号及びインバータ１０４によって生成されたクロック反転信号が入力されるアナログスイッチ１０４，１０５と、インバータ１０１，１０２，１０３によって構成される。データは、インバータ１０２，１０３によって構成されるフリップフロップに格納される。
【００３７】
２個の強誘電体容量素子１０７，１０８は、上記フリップフロップの互いに反転した２ノードＡ，Ｂにそれぞれ接続される。強誘電体容量素子１０７，１０８の残る１端子は、それぞれプレーナ線Ｐに接続される。
【００３８】
次に、図２に示したタイミングチャートを用いて、図１に示したラッチ回路の動作の説明を行う。図２に示す信号は、上から順に、Ｖｄｄ、ＧＮＤ、ＣＬＫ、入力信号Ｄ、出力信号Ｑ、及び、プレーナ線電位Ｐである。電位は、基本的にはＨ電位とＬ電位の２値である。また、入力信号Ｄと出力信号Ｑは、ラッチされる２値のデータに対応して、それぞれ実線と一点差線とで示されている。
【００３９】
なお、本ラッチ回路に使用される強誘電体容量素子は、２端子にＨ電位とＬ電位がそれぞれ印加されるとＨ電位からＬ電位に向かって分極する特徴を有する。例えば、電源電圧が５Ｖの場合には、５Ｖの印加によって分極するように、強誘電体材料や膜厚を選択するとよい。また、強誘電体容量素子の書込み電圧が、回路で用いられる電源電圧よりも高い場合には、プレーナ線に印加する電位幅を、書込み電圧に合わせることも可能である。
【００４０】
図１に示したラッチ回路の特徴は、不揮発性を有することであり、図２のタイミングチャートでは、この不揮発性の動作を実施するために、途中で電源の遮断と投入が行われ、電源遮断期間が設けられている。電源遮断期間の前後には、ラッチ回路に保持されたデータを格納する手続きと復元する手続きがそれぞれ行われる。
【００４１】
続いて、図２に示したタイミングチャートに従って順に内容を説明する。電源が供給されている期間は、本ラッチ回路は通常のＤタイプラッチ回路であるから、クロック信号がＬ電位のときデータを保持、Ｈ電位のとき入力信号がそのまま出力される。従って、クロック信号の最初の立ち上がりでは、ラッチされたデータ（斜線で図示）が開放され、入力信号がそのまま出力信号に現われる。そして、クロック信号の立下りで、データがラッチされ、入力信号がＬ電位となった後も、ラッチ内のデータは保持され、出力信号は変わらない。なお、これらの通常動作を行う際には、プレーナ線は定電位（例えばＬ電位）としておけばよく、強誘電体容量素子１０７，１０８は特に機能しない。
【００４２】
次に、電源を遮断する前の格納期間に入る。具体的な格納の手続きとしては、プレーナ線にパルスを印加する。２個の強誘電体容量素子１０７，１０８は、プレーナ線に接続されていない端子が、フリップフロップの互いに電位が反転したノードＡ，Ｂに接続されているので、プレーナ線がＬ電位の時、フリップフロップのＬ電位のノードと接続される強誘電体容量素子が分極する。また、プレーナ線がＬの時、フリップフロップのＨ電位のノードと接続される強誘電体容量素子が分極する。その結果、２つの強誘電体容量素子１０７，１０８へのデータ格納が行われる。
【００４３】
その後、電源が遮断されても、強誘電体容量素子には、残留分極が残っているため、ラッチされていたデータの情報は失われない。
【００４４】
次に、電源を投入する時の復元期間に入る。復元の手続きとしては、電源が投入される直前にプレーナ線にＨ電位を印加する。このとき、電源遮断前にフリップフロップのＬ電位のノードと接続されていた強誘電体容量素子の分極方向は変わらないが、フリップフロップのＨ電位のノードと接続される強誘電体容量素子の分極方向が反転するので、両ノード間に電位差が生じる。この状態で電源を投入することにより、電位差を反映したデータがラッチに保持され、電源を遮断する前の状態を復元することができる。
【００４５】
以上、図１に示したラッチ回路は、電源遮断期間を設けても、電源遮断前のラッチ回路の状態を復元できることを説明した。
【００４６】
なお、本実施形態で説明した不揮発性を有するラッチ回路の動作方法は、本発明の実施形態の一つであり、それに限られるものではない。例えば、復元手続では、Ｈ電位とＬ電位の中間電位とすることも可能である。
【００４７】
このような不揮発性を有するラッチ回路を、絶縁表面を有する基板上に形成された画像処理回路などの論理回路が有するレジスタやラッチ回路に適用することによって、電源を遮断しても、回路の論理状態を保持することが可能となり、電源を再投入することで、遮断前の状態を復元することが可能となる。
【００４８】
その結果、不揮発性を有するラッチによって論理状態が復元可能な回路では、非動作時あるいは待機時に電源供給を止めることで、消費電力を削減することが可能となる。その結果、小型、薄型であって、かつ低消費電力の半導体装置が実現される。
【００４９】
【実施例】
（実施例１）
本実施例では、不揮発性を有するラッチ回路を、論理ゲートの出力を保持するラッチ回路に適用する例を説明する。
【００５０】
そのようなラッチ回路の典型的な構成を図３に示す。図３において、不揮発性を有するラッチ回路３０２は、論理ゲート３０１と論理ゲート３０３の間に、論理ゲート３０１の出力信号を保持するように接続された構成となっている。
【００５１】
実際の動作としては、例えば、ある１クロック期間に、論理ゲート３０１までの処理を終えてその結果がラッチ３０２に格納される。そして、次の１クロック期間では、その結果を用いて論理ゲート３０３以降の処理が行われる、という動作が考えられる。
【００５２】
画像処理回路や各種インターフェース回路といった論理回路では、通常、クロック信号に同期した処理が行われる。つまり、１クロック期間に処理を行う論理ゲートの段数が決められ、その出力はクロック信号に同期したラッチ回路に保持する構成がとられる。
【００５３】
このような構成においては、ラッチ回路が格納する情報によって、回路の論理状態が決定し、回路の論理状態を復元することが可能である。
【００５４】
そして、このようなラッチ回路に不揮発性を持たせることで、電源を遮断しても、論理状態が復元可能な回路が構成される。そして、このような論理回路を非動作時あるいは待機時に電源を遮断することで、消費電力を低減する半導体装置が実現される。
【００５５】
（実施例２）
本実施例では、実施形態に示したラッチ回路とは異なる、不揮発性を有するラッチ回路の例を説明する。
【００５６】
図４（１）に示すのは、ＮＯＲゲートを用いたＲＳラッチ回路に不揮発性を持たせた回路の例である。
【００５７】
図４（１）において、ＮＯＲゲート４０１及び４０２は、ＲＳラッチ回路を構成している。ＲＳラッチ回路は入力端子Ａ，Ｂ及び出力端子Ｑを有し、Ａ端子とＢ端子が共にＬ電位の時に保持、Ａ端子とＢ端子が異なる電位の時にはセット、リセットを行う。
【００５８】
そして、強誘電体容量素子４０３，４０３を、このＲＳラッチ回路内の互いに電位の反転した２ノードにそれぞれ接続することによって、不揮発性を有するＲＳラッチ回路が構成される。強誘電体容量素子４０３，４０３がそれぞれ有する１端子は、プレート線Ｐに接続される。
【００５９】
本ラッチ回路において、電源遮断期間前後の格納と復元の手続は、実施形態で説明した動作方式とまったく同様にして行うことが可能である。
【００６０】
つまり、電源遮断前の格納時にはプレート線にパルスを印加することで強誘電体容量素子４０３，４０４に、ラッチされたデータを格納する。プレート線がＬ電位の場合には、ラッチ内のＨ電位と接続される強誘電体容量素子が分極し、プレート線がＨ電位の場合には、ラッチ内のＬ電位と接続される強誘電体容量素子が分極し、その結果、不揮発性データが格納される。
【００６１】
また、電源投入時には、電源投入直前にプレート線をＨ電位として、一方の強誘電体容量素子の残留分極を反転させることで、ラッチ内の２ノードに電位差を生じさせる。この状態で電源を投入することで、データを復元することができる。
【００６２】
また、図４（２）に示すのは、ＮＡＮＤゲートを用いたＲＳラッチ回路を用いて構成した、Ｄタイプラッチ回路の一例である。
【００６３】
図４（２）に示したＤタイプラッチ回路は、４つのＮＡＮＤゲート４１１〜４１４とインバータ４１５によって構成されている。本ラッチ回路は、データ入力端子Ｄとゲート入力端子Ｇと出力端子Ｑを有し、Ｇ端子がＬ電位の時にデータ保持、Ｇ端子がＨ電位の時に、Ｄ端子がＨ電位またはＬ電位となることでセット、リセットを行う。
【００６４】
ラッチ内の２ノードに接続された強誘電体容量素子４１６、４１７によって、図４（１）と同様に電源遮断時の格納手続と、電源再投入時の復元手続を行うことができ、本ラッチ回路は不揮発性を有する。
【００６５】
このように、本発明では、実施形態に示したＤタイプラッチ回路だけではなく、様々なラッチ回路に対して、強誘電体容量素子を接続することで、不揮発性を有するラッチ回路を構成することができる。具体的には、従来のラッチ回路に対して、ラッチ内の互いに反転する２ノードにそれぞれ強誘電体容量素子を接続し、残る端子にはプレート線を接続することで構成することが可能となる。
【００６６】
そして、このような不揮発性を有するラッチ回路を適所に用いることで、本発明の半導体装置を実現することが可能となる。
【００６７】
なお、本実施例は、実施例１と組み合わせて実施することが可能である。
【００６８】
（実施例３）
本実施例では、絶縁表面を有する基板上に、画素部、画素を駆動する駆動回路、及び画像処理回路とを少なくとも形成した半導体装置の構成例と、消費電力を削減する動作方法について説明する。
【００６９】
図５に示すのはガラス基板上に形成された表示部を有するシステムの一例であって、ガラス基板上には、画素部５０１、ソース線駆動回路５０２、ゲート線駆動回路５０３、画像処理回路５０４、インターフェース回路５０５が設けられている。本半導体装置は、液晶表示装置であっても、ＥＬ材料を用いた発光表示装置であっても構わない。
【００７０】
図５に示したブロック図において、画素部５０１は画像を表示する部分であり、ソース線駆動回路５０２、及びゲート線駆動回路５０３は、画素を駆動する駆動回路である。画像データはソース線駆動回路５０２に入力される。また、インターフェース回路５０５は外部から画像データ、あるいは画像の基となるデータを入力し、適切な内部信号に変換した後、ソース線駆動回路５０２、もしくは画像処理回路５０４に出力する。
【００７１】
本半導体装置の機能として、例えば画像処理回路５０４によって画像の歪みを補正することができる半導体装置を考えることができる。また、動作モードとして、外部から入力される画像データをそのままソース線駆動回路５０２に入力して表示するモードと、画像処理回路５０４において画像処理を行った後に表示するモードが考えられる。
【００７２】
勿論、本実施例において、画像処理回路５０４は、画像の歪みを補正する機能に限られない。リサイズや反転といった他の画像処理を行った場合であっても、本実施例は同様に実施することが可能である。
【００７３】
このような構成の半導体装置では、例えば、画像処理回路５０４が有するレジスタ及びラッチ回路に、不揮発性を有するラッチ回路を適用することが有効である。つまり、不揮発性を有するラッチ回路によって、画像処理回路５０４の論理状態が復元可能である構成が有効である。こうすることにより、画像処理回路５０４の論理状態を保持したまま電源を遮断することが可能となり、画像処理回路５０４を使用する時のみ画像処理回路５０４に電源を供給することが可能となる。
【００７４】
その結果、外部から入力される画像データをそのままソース線駆動回路５０２に入力して表示するモードは、画像処理回路５０４を使用しないことから、画像処理回路５０４の電源を遮断することで、消費電力の削減が可能となる。
【００７５】
なお、本実施例では、画像処理回路５０４全体を復元可能な場合を説明したが、必ずしもこれに限定されない。画像処理回路５０４を構成する一部の回路（例えば回路Ｂとする）の論理状態を復元可能とする構成であっても構わない。その場合、回路Ｂを使用する時のみに回路Ｂに電源を供給することが可能となり、消費電力の削減が可能となる。
【００７６】
なお、不揮発性を有するラッチ回路を、インターフェース回路５０５、あるいはソース線駆動回路５０２、ゲート線駆動回路５０３に対して適用することも可能である。その結果、それぞれの論理回路が動作しない時には、その論理回路の電源を遮断することで消費電力を削減することが可能となる。
【００７７】
また、待機時においても、回路の論理状態を保持したままで、電源供給を止めることができるため、待機時と動作時の高速な移行と、待機時の消費電力の削減を同時に実現することが可能となる。
【００７８】
なお、本実施例は、実施例１、２のいずれの構成とも自由に組み合わせることが可能である。
【００７９】
（実施例４）
本実施例では、絶縁表面を有する基板上に、画素部、画素を駆動する駆動回路、及び画像処理回路とを少なくとも形成した実施例３とは異なる半導体装置の構成例と、消費電力を削減する動作方法について説明する。
【００８０】
図６に示すのはガラス基板上に形成された表示部を有するシステムの一例であって、ガラス基板上には、画素部６０１、ソース線駆動回路６０２、ゲート線駆動回路６０３、機能の異なる３つの画像処理回路６０４〜６０６、メモリ６０７、インターフェース回路６０８、電源供給タイミング制御回路６０９が設けられている。本半導体装置は、液晶表示装置であっても、ＥＬ材料を用いた発光表示装置であっても構わない。
【００８１】
図６に示したブロック図において、画素部６０１は画像を表示する部分であり、ソース線駆動回路６０２、及びゲート線駆動回路６０３は、画素を駆動する駆動回路である。画像データはソース線駆動回路６０２に入力される。また、インターフェース回路６０８は外部から画像データ、あるいは画像の基となるデータを入力し、適切な内部信号に変換した後、ソース線駆動回路６０２、画像処理回路６０４〜６０６、もしくはメモリ６０７に出力する。
【００８２】
本半導体装置の機能として、３つの画像処理回路６０４〜６０６とメモリ６０７を用いた様々な画像処理を行う半導体装置を考えることができる。例えば、これらの画像処理回路の１つもしくは複数を用いることによって、画像の歪み補正、リサイズ、モザイク処理、スクロール、反転といった画像変換や、マルチウィンドウ処理、メモリ６０７を用いた画像生成、及びこれらの複合処理等を考えることができる。
【００８３】
これに対応して、様々な動作モードが考えられ、本構成の半導体装置においては、画像処理回路６０４〜６０６が有するレジスタ及びラッチ回路に、不揮発性を有するラッチ回路を適用することが有効である。つまり、不揮発性を有するラッチ回路によって、画像処理回路６０４〜６０６の論理状態が復元可能である構成が有効である。こうすることにより、画像処理回路６０４〜６０６の動作状態を保持したまま電源を遮断することが可能となり、使用しない画像処理回路の電源を遮断することが可能となる。その結果、消費電力の削減が可能となる。
【００８４】
また、待機時においても、システムの状態を保持したままで、電源供給を止めることができるため、待機時と動作時の高速な移行と、待機時の消費電力の削減を同時に実現することが可能となる。
【００８５】
動作モードの切り替え制御は、電源供給タイミング制御回路６０９によって行う。具体的には、動作モードに対応して、モードの切り替え前後に、使用しない画像処理回路に対して格納手続と復元手続を行えばよい。
【００８６】
なお、本実施例では、画像処理回路６０４〜６０６全体を復元可能な場合を説明したが、必ずしもこれに限定されない。画像処理回路６０４〜６０６を構成する一部の回路（例えば回路Ｃとする）の論理状態を復元可能とする構成であっても構わない。その場合、回路Ｃを使用する時のみに回路Ｃに電源を供給することが可能となり、消費電力の削減が可能となる。
【００８７】
なお、不揮発性を有するラッチ回路を、インターフェース回路５０５、あるいはソース線駆動回路５０２、ゲート線駆動回路５０３に対して適用することも可能である。その結果、それぞれの論理回路が動作しない時には、その論理回路の電源を遮断することで消費電力を削減することが可能となる。
【００８８】
なお、本実施例は、実施例１、２のいずれの構成とも自由に組み合わせることが可能である。
【００８９】
（実施例５）
本発明の半導体表示装置の作製工程について説明する。ここでは、同一基板上に画素部を構成するスイッチングＴＦＴと、画素を駆動する駆動回路や画像処理回路といった論理回路を構成するＴＦＴ及び強誘電体材料を用いた容量を同時に作製する方法について詳細に説明する。図８〜図１１はその作製工程を説明する断面図である。
【００９０】
まず図８（Ａ）において基板１０００は、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ＳＵＳ基板等を用いることができる。また、プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００９１】
基板１０００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１００１及び１００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１００１を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１００２を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では下地膜を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。また、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
【００９２】
島状半導体層１００３〜１００５は、非晶質構造を有する半導体膜をレーザ結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する（図８（Ｂ））。この島状半導体層１００３〜１００５の厚さは２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。なお島状半導体層１００３〜１００５は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい。
【００９３】
レーザ結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザを用いる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ2(代表的には２００〜３００ｍＪ／ｃｍ2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ2(代表的には３５０〜５００ｍＪ／ｃｍ2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状レーザ光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００９４】
次いで、島状半導体層１００３〜１００５を覆うゲート絶縁膜１００６を形成する（図８（Ｃ））。ゲート絶縁膜１００６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜１００６はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールにより絶縁膜として良好な特性を得ることができる。
【００９５】
次に、図９（Ａ）に示すように、ゲート絶縁膜１００６上にゲート電極１１００〜１１０２を形成する。ゲート電極１１００〜１１０２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、前記元素を主成分とする合金、あるいは多結晶シリコンなどで形成すれば良い。まず表面上に導電層を形成し、レジストマスク（図示せず）を用いて、導電層をエッチングすることで、ゲート電極１１００〜１１０２が形成される。
【００９６】
その後、Ｎ型を付与する不純物元素をドーピングする。こうして、半導体活性層内にＮ型の低濃度不純物領域１１０３〜１１０８が形成される。
【００９７】
次いで、ゲート電極１１０２を覆うようにレジストマスク（図示せず）を形成し、ゲート電極１１０１と該レジストマスクをマスクとして自己整合的にｎ型不純物元素を添加し、また、ゲート電極１１０１をマスクとして自己整合的にｐ型不純物元素を添加する。
【００９８】
こうしてｎチャネル型ＴＦＴのソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域１１１１、１１１２、１１１３、１１１４及びｐチャネル型ＴＦＴのソース領域またはドレイン領域として機能する高濃度ｐ型不純物領域１１０９、１１１０が形成される（図９（Ｂ））。ｎ型を付与する不純物元素にはリン（Ｐ）あるいは砒素（Ａｓ）を、ｐ型を付与する不純物元素にはボロン（Ｂ）を、それぞれ用いる。
【００９９】
その後、ｎ型及びｐ型不純物元素の活性化を行う。活性化手段としては、ファーネスアニール、レーザーアニール、ランプアニール、またはこれらを組み合わせた方法を用いるとよい。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃で行う。
【０１００】
そして図９（Ｃ）に示すように、ゲート電極１１００〜１１１２上に、窒化珪素膜又は酸窒化珪素膜による第１の層間絶縁膜１１１５を形成する。
【０１０１】
以上のようにして同一基板上に画素部を構成するスイッチングＴＦＴと、画素を駆動する駆動回路や画像処理回路といった論理回路を構成するＴＦＴが形成される。次に第１の層間絶縁膜１１１２の上に強誘電体材料を用いた容量の形成を行う。
【０１０２】
まず、下部電極層１２０１の形成を行う（図１０（Ａ））。形成方法はＣＶＤ法、スパッタ法、イオンビームスパッタ法、レーザアブレーション法などから選べば良い。下部電極層１２０１の材料にはＰｔ／ＩｒＯ2、Ｐｔ／Ｔａ／ＳｉＯ2などを用いる事ができる。強誘電体薄膜の電気的特性は結晶の配向に強く依存するため、下部電極の表面には配向制御が容易なＰｔを用いるのが特に好ましい。金属膜形成後不要な部分をプラズマエッチングなどで処理して下部電極層１２０１を形成する。
【０１０３】
次に、下部電極層１２０１の上に強誘電体層１２０２を形成する（図１０（Ｂ））。強誘電体はＰＺＴ、ＰｂＴｉＯ3などの鉛含有ペロブスカイト、Ｂｉ4Ｔｉ3Ｏ12などのビスマス層状化合物、ＬｉＮｂＯ3、ＬｉＴａＯ3などのイルメナイト系化合物を用いる事ができる。このうち鉛含有ペロブスカイトを用いた強誘電体、とりわけＰＺＴは広いの組成範囲で強誘電体の性質を示すため好ましい。
【０１０４】
強誘電体層１２０２の形成方法はＣＶＤ法、スパッタ法、イオンビームスパッタ法、レーザアブレーション法などから選べば良い。特にＣＶＤ法は膜組成や結晶性の制御性が高く、大面積化や量産化に優れて好ましい。ＣＶＤ法で形成する場合、材料の条件として比較的低温で大きな蒸気圧を持ち、長時間にわたって安定であること、また堆積温度範囲内において析出速度が原料の供給量によって決まること、気相での核生成反応が起こらないことなどが挙げられるが、ＰＺＴはこれらの点でも優れている。
【０１０５】
ＣＶＤ法による強誘電体層形成のプロセスは公知の手順に従えば良い。例えば圧力６６０Ｐａ、基板温度５００〜６５０度でＰＺＴによる強誘電体層を形成させることができる。
【０１０６】
次に、強誘電体層１２０２の上に上部電極層１２０３を形成する（図１０（Ｃ））。形成方法は下部電極１２０１と同様にＣＶＤ法、スパッタ法、イオンビームスパッタ法、レーザアブレーション法などから選ぶ事ができる。上部電極層１２０３の材料には下部電極層１２０１で用いた材料のほかＩｒ／ＩｒＯ2などを用いる事ができる。
【０１０７】
次に、図１１（Ａ）に示すように、窒化珪素膜又は酸窒化珪素膜を材料とする第２の層間絶縁膜１３０７を成膜した後、コンタクトホールを形成し、該コンタクトホールを介して配線１３００〜１３０６を形成する。なお、配線１３００〜１３０６とＴＦＴとの電気的な接続の形態は、本実施例に限定されない。
【０１０８】
最後に、図１１（Ｂ）に示すように第２の層間絶縁膜１３０７上に保護層１３０８を形成する。保護層１３０８の材料としてはポリイミドやアクリル樹脂などの光硬化型または熱硬化型の有機樹脂材料を用いることができる。
【０１０９】
このような手順を経て、画素部を構成するＴＦＴと画素を駆動する駆動回路や画像処理回路といいた論理回路を構成するＴＦＴ及び強誘電体材料を用いた容量を同一基板上に同時に作製することができる。
【０１１０】
なお、本実施例では画素を構成するスイッチングＴＦＴとして、ゲート電極とオーバーラップしないＬＤＤ領域を有する構造を、駆動回路及び論理回路を構成するＴＦＴとして、シングルドレイン構造を、それぞれ作製する場合を示したが、本実施例はこの構造に限定されない。必要に応じ、ゲートオーバーラップ型のＬＤＤ構造や他のＬＤＤ構造などの用途に適したＴＦＴ構造を、公知の方法に従って作製すればよい。
【０１１１】
なお、本実施例は、実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。
【０１１２】
（実施例６）
本実施例では、実施例５によって基板上に作製したＴＦＴを用いて透過型の液晶表示装置を作製する工程を図１２を用いて説明する。
【０１１３】
まず、実施例５に従って基板上にＴＦＴ及び強誘電体材料を用いた容量を作製する。そして図１２（Ａ）に示すように保護層２００１にコンタクトホールを形成し、該コンタクトホールを介してＩＴＯなどの透明電極２００２を形成する。続いて基板上に第１の配向膜２００３を形成しラビング処理を行う。
【０１１４】
なお、本実施例では、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部がソース信号線やゲート信号線と重なるように配置している。
【０１１５】
一方、対向基板２００４を用意する。対向基板２００４上には赤、青、緑のカラーフィルタ層２００５、２００６、２００７、及びオーバーコート層２００８を形成する。また、カラーフィルタ層はＴＦＴの上方で赤色のカラーフィルタ層２００５と青色のカラーフィルタ層２００６とを重ねて形成し遮光膜を兼ねる構成とする。
【０１１６】
各色のカラーフィルタはアクリル樹脂に顔料を混合したもので１〜１．５μｍの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。
【０１１７】
また、オーバーコート層２００８は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いることができる。
【０１１８】
次いで、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって、基板間隔を保持するための柱状のスペーサ２０１２を所望の位置に形成する。本実施例では柱状スペーサをソース信号線やゲート信号線の上部に高さが２〜７μｍ、好ましくは４〜６μｍとなるように形成した。
【０１１９】
なお、スペーサは本実施例の柱状スペーサに限られるわけではなく、球状スペーサを基板全面に散布する方法などの公知の方法を採用してもよい。
【０１２０】
その後、ＩＴＯなどの光の透過性を有する対向電極２０１０を形成し、次いで第２の配向膜２００９の形成とラビング処理を順に行う。
【０１２１】
そして、画素部と駆動回路部が形成された基板と対向基板とをシール剤２０１３で貼り合わせる。シール剤２０１３にはフィラーが混入され、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料２０１１を注入し、封止剤（図示せず）によって完全に封止する。液晶材料２０１１には公知の液晶材料を用いれば良い。
【０１２２】
このようにして図１２（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１２３】
なお、本実施例では、液晶表示装置を作製する工程を説明したが、実施例５によって絶縁表面を有する基板上に作製したＴＦＴを用いて、ＥＬ材料を用いた発光表示装置を作製することも可能である。ＥＬ素子の作製工程に関しては、公知の方法を用いることが可能である。
【０１２４】
なお、本実施例は、実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。
【０１２５】
（実施例７）
本発明を用いて様々な半導体装置を完成させることができる。その一例は、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話など)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器などが挙げられる。それらの一例を図７に示す。
【０１２６】
図７(Ａ)は本発明を適用してテレビ受像器を完成させる一例であり、筐体７０１、支持台７０２、表示部７０３などにより構成されている。本発明では、表示部７０３が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のテレビ受像器を完成させることができる。
【０１２７】
図７(Ｂ)は本発明を適用してビデオカメラを完成させた一例であり、本体７１１、表示部７１２、音声入力部７１３、操作スイッチ７１４、バッテリー７１５、受像部７１６などにより構成されている。本発明では、表示部７１２が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のビデオカメラを完成させることができる。
【０１２８】
図７(Ｃ)は本発明を適用してノート型のパーソナルコンピュータを完成させた一例であり、本体７２１、筐体７２２、表示部７２３、キーボード７２４などにより構成されている。本発明では、表示部７２３が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のパーソナルコンピュータを完成させることができる。
【０１２９】
図７(Ｄ)は本発明を適用してＰＤＡ(Personal Digital Assistant)を完成させた一例であり、本体７３１、スタイラス７３２、表示部７３３、操作ボタン７３４、外部インターフェース７３５などにより構成されている。本発明では、表示部７３３が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のＰＤＡを完成させることができる。
【０１３０】
図７(Ｅ)は本発明を適用して音響再生装置を完成させた一例であり、具体的には車載用のオーディオ装置であり、本体７４１、表示部７４２、操作スイッチ７４３、７４４などにより構成されている。本発明では、表示部７４２が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のオーディオ装置を完成させることができる。
【０１３１】
図７(Ｆ)は本発明を適用してデジタルカメラを完成させた一例であり、本体７５１、表示部(Ａ)７５２、接眼部７５３、操作スイッチ７５４、表示部(Ｂ)７５５、バッテリー７５６などにより構成されている。本発明では、表示部（Ａ）７５２が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のデジタルカメラを完成させることができる。
【０１３２】
図７(Ｇ)は本発明を適用して携帯電話を完成させた一例であり、本体７６１、音声出力部７６２、音声入力部７６３、表示部７６４、操作スイッチ７６５、アンテナ７６６などにより構成されている。本発明では、表示部７６４が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力の携帯電話を完成させることができる。
【０１３３】
なお、ここで示す装置はごく一例であり、これらの用途に限定するものではない。
【０１３４】
本実施例は、実施例１〜６と組み合わせて用いることが可能である。
【０１３５】
【発明の効果】
本発明は、従来はシリコンチップで実装される様々な論理回路をガラス基板上に形成すると共に、該論理回路が有するラッチ回路に不揮発性を持たせることで、不揮発性を有するラッチによって論理状態が復元可能な回路では、非動作時あるいは待機時に電源供給を止めることが可能となり、消費電力を削減することが可能となる。その結果、小型、薄型であって、低消費電力の半導体装置を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明における不揮発性を有するラッチ回路の回路図。
【図２】本発明における不揮発性を有するラッチ回路のタイミングチャート。
【図３】本発明における不揮発性を有するラッチ回路を用いた論理回路の一例を示す図。
【図４】本発明における不揮発性を有するラッチ回路の回路図。
【図５】本発明の半導体装置の一例を示す図。
【図６】本発明の半導体装置の一例を示す図。
【図７】本発明の半導体装置の一例を示す図。
【図８】本発明の半導体装置の作製工程を説明する断面図。
【図９】本発明の半導体装置の作製工程を説明する断面図。
【図１０】本発明の半導体装置の作製工程を説明する断面図。
【図１１】本発明の半導体装置の作製工程を説明する断面図。
【図１２】本発明の半導体装置の作製工程を説明する断面図。
【発明が属する技術分野】
本発明は、表示部を有する半導体装置に関する。特に、薄膜トランジスタ（以下、ＴＦＴという）を絶縁表面を有する基板上に形成してなる半導体装置に関する。
【０００２】
【従来の技術】
近年、低温ポリシリコンＴＦＴの開発が進み、特に、携帯電話やＰＤＡを始めとする液晶ディスプレイを組み込んだモバイル機器の成長が目覚しい。また、高移動度ＴＦＴの開発が急速に進んでおり、開発レベルでは、単結晶シリコン基板上のトランジスタと比較して遜色ない程度のＴＦＴが得られるようになってきた。
このような背景から、ガラス基板上に、従来は単結晶シリコン基板上に製作したＬＳＩチップを集積化した、システムパネルの開発が期待されている。
【０００３】
そして既に、従来は基板外に実装していた画素の駆動回路をガラス基板上に一体形成した製品や、画素内にＳＲＡＭを有する液晶パネルも生産が始まっており、簡単なコントローラを一体形成した製品の量産も計画されている。
【０００４】
システムパネル開発のメリットとしては、単結晶シリコン基板と比較して、大型のガラス基板を用いることで低コスト化が可能であること、ガラス基板上に集積化することで、部品点数が削減でき、小型化、薄型化、高信頼性、低コスト化、低消費電力化などを実現できる可能性があること、が挙げられる。
【０００５】
【発明が解決しようとする課題】
このように、システムパネルへの期待が高まる中で、消費電力の削減が重要課題となっている。特に、システムパネルの魅力である小型化、薄型化を活かすことのできるモバイル機器への応用において、低消費電力化の問題は極めて重要である。
【０００６】
既に述べたように、ガラス基板上への論理回路の集積化は、配線長の短縮などから、ある程度の低消費電力化を見込むことができる。しかしながら、ＴＦＴを用いることによって、単結晶シリコン基板上のトランジスタと比較して、消費電力を増加させる要因もあり、システムパネルにおける消費電力の課題は多い。
【０００７】
例えば、低温ポリシリコンＴＦＴは、単結晶シリコンと比較してしきい値電圧のばらつきが大きく、論理回路を駆動するのに現状で５Ｖ程度の高い電源電圧が必要となる。これは、現在の単結晶シリコントランジスタが実現する１Ｖ近い電源電圧からは遠い値であり、その結果、消費電力も増大してしまう。
【０００８】
また、オフ電流特性に関しても、低温ポリシリコンＴＦＴは、単結晶シリコンと比較して高く、待機時の消費電力の問題もある。
【０００９】
これらの問題から、より高度なシステムをガラス基板上に構築するためには、今後、高移動度ＴＦＴの開発と共に、低消費電力化に向けた開発が必須の課題となる。
【００１０】
本発明はこのような問題点を鑑見てなされたものである。本発明は、消費電力を大幅に低減する小型、薄型の半導体装置を提供することを課題とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、絶縁表面を有する基板上に、画素部と、画素を駆動する駆動回路と、画像処理回路とが少なくとも設けられており、前記画像処理回路は、不揮発性を有するラッチ回路を有すること、を特徴とするものである。
【００１２】
なお、画像処理回路とは、画像データ、もしくは画像データの基となるデータを受け取って、そのデータに対してなんらかの処理を行う回路をいう。例えば、画像のサイズ変換、モザイク処理、といった画像変換を行う回路や、スプライト処理等による画像生成を行う回路をその範疇に含む。
【００１３】
また、ラッチ回路とは、１ビットのデータを格納できる記憶回路であり、ＲＳラッチ回路、Ｄタイプラッチ回路等を含む。また、レジスタはラッチ回路によって構成される記憶回路であり、例えば、８ビットレジスタは、ラッチ回路を８個並列に配置することで構成される。
【００１４】
本発明は、ガラス基板上に画素部や様々な論理回路が形成された半導体装置は、上述した通り、システムが複雑化した場合に、消費電力が大きくなってしまうという問題がある。そこで、このようなガラス基板上に形成したシステムにおいて、消費電力を回路構成の面から低減することを考えた。
【００１５】
一般に、携帯電話のような集積回路が構成するシステムが動作する際に、回路構成の視点から、最も消費電力を抑える方法は、ちょうど動作している回路あるいは論理ゲートを除くの全ての回路に対して電源供給を止めることである。
【００１６】
通常、システム内部では、ビデオＲＡＭや、キャッシュのような内臓メモリの他に、回路の論理状態を格納するラッチ回路が多数設けられている。このようなラッチ回路としては、論理ゲートの出力結果を格納するラッチ回路であるとか、システムの状態（動作モード等）を設定するレジスタが代表的である。
【００１７】
そのようなレジスタやラッチ回路は揮発性であるから、動作している回路以外の電源供給を止めた場合、レジスタやラッチ回路の情報は失われてしまい、システムは正常な動作を行うことができない。
【００１８】
そこで本発明は、この問題を解決するために、レジスタやラッチ回路に不揮発性の性質を持たせることを特徴とする。
【００１９】
つまり、本発明は半導体表示装置において、従来はシリコンチップで実装される論理回路（代表的には、画素を駆動する駆動回路、画像処理回路等）を、ガラス基板上に形成すると共に、その際に問題となる消費電力の課題に対しては、論理回路が有するレジスタ及びラッチ回路に不揮発性を持たせることで解決することを特徴とする。
【００２０】
このような構成とすることで、回路の論理状態を保持したまま、電源供給を止めることができ、理想的には、動作している回路以外の電源供給を止めることが可能となる。その結果、消費電流の大幅削減を実現することができる。
【００２１】
勿論、本発明において、全てのレジスタやラッチ回路に不揮発性を持たせる必要はない。例えば、動作していない全ての回路の電源を遮断するのではなく、その中の一部分（例えば回路Ａとする）の電源を遮断することによって、消費電力を削減する形態とすることも可能である。特に、回路Ａとしては、電源を遮断することによって消費電力削減の効果が大きいことが好ましい。
【００２２】
このような形態を実施するには、電源を遮断する回路Ａの論理状態を復元可能となるように、回路Ａを構成するラッチ回路やレジスタに不揮発性を持たせるとよい。
【００２３】
なお、本発明でいう回路の論理状態を復元するとは、次の１クロック期間での回路内の全てのノードを決定するのに十分なノードの状態を復元することをいう。
つまり、回路内の適切なノードの状態を復元することで、次の１クロック期間での回路内の全てのノードが決定する場合、そのようなノードの状態を不揮発性を有するラッチ回路に格納することで、回路は電源遮断後においても、論理状態を復元することが可能となる。
【００２４】
また、本発明により、ガラス基板上に形成したシステムの待機時の消費電流を大幅に削減することも可能となる。つまり、ラッチ回路に不揮発性を持たせることによって、待機モードとして、論理回路の状態を保持したまま、電源供給を止めることができる。また、待機状態と動作状態の移行が簡単であり、時間と電力をほとんど費やさないという特徴を有するが、携帯機器では、消費電力削減のため、待機状態と動作状態との切り換えが頻繁に行われる場合が多く、このような特徴は特に好ましいといえる。
【００２５】
これに対し、レジスタやラッチ回路が揮発性である場合には、電源を遮断してしまうと、システムの状態の情報を失ってしまうため、動作状態に移行する際に、システムの再立ち上げが必要となり、時間と電力を費やし、待機モードには適さない。勿論、待機モードとして電源を供給しつづける場合には、消費電力の削減ができない。
【００２６】
以上のようにして、本発明では、小型、薄型であって、かつ消費電力を大幅に削減することが可能な半導体装置を実現することが可能となる。
【００２７】
本発明は、絶縁表面を有する基板上に、画素部と、画素を駆動する駆動回路と、画像処理回路と、が少なくとも設けられ、前記画像処理回路は、不揮発性を有するラッチ回路を有することを特徴とする半導体装置である。
【００２８】
前記半導体装置において、前記不揮発性を有するラッチ回路は、前記画像処理回路の論理状態を復元するのに必要な情報を格納するラッチ回路として使用されていてもよい。
【００２９】
前記半導体装置において、前記画像処理回路内に、前記不揮発性を有するラッチ回路によって論理状態が復元可能な回路が構成され、前記論理状態が復元可能な回路へ供給される電源のみを遮断することが可能な構成を有していてもよい。
【００３０】
前記半導体装置において、前記絶縁表面を有する基板上に、電源供給タイミング制御回路が設けられていてもよい。
【００３１】
前記半導体装置において、前記不揮発性を有するラッチ回路は、揮発性のラッチ回路と、強誘電体材料を用いた２個の容量素子と、プレート線によって構成され、前記２個の容量素子は、前記揮発性ラッチ回路内の互いに反転した電位を有するノードにそれぞれ接続され、該２個の容量素子がそれぞれ有する残りの１端子は前記プレート線に接続されていてもよい。
【００３２】
前記半導体装置は液晶表示装置もしくは発光表示装置であってもよい。
【００３３】
前記半導体装置として、ゲーム機、ビデオカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、パーソナルコンピュータ、携帯電話、カーオーディオが提供される。
【００３４】
【発明の実施の形態】
本発明の実施形態として、本発明に用いられる不揮発性を有するラッチ回路の構成と動作方法について説明する。
【００３５】
図１に示すのは、本発明に用いられる不揮発性を有するラッチ回路の典型的な例である。図１に示したラッチ回路は、従来用いられるＤタイプラッチ回路１０９と、２個の強誘電体容量素子１０７，１０８、及びプレート線Ｐによって構成されている。
【００３６】
Ｄタイプラッチ回路１０９は、入力端子Ｄと出力端子Ｑを有し、クロック信号ＣＬＫによって制御されるラッチ回路であり、クロック信号及びインバータ１０４によって生成されたクロック反転信号が入力されるアナログスイッチ１０４，１０５と、インバータ１０１，１０２，１０３によって構成される。データは、インバータ１０２，１０３によって構成されるフリップフロップに格納される。
【００３７】
２個の強誘電体容量素子１０７，１０８は、上記フリップフロップの互いに反転した２ノードＡ，Ｂにそれぞれ接続される。強誘電体容量素子１０７，１０８の残る１端子は、それぞれプレーナ線Ｐに接続される。
【００３８】
次に、図２に示したタイミングチャートを用いて、図１に示したラッチ回路の動作の説明を行う。図２に示す信号は、上から順に、Ｖｄｄ、ＧＮＤ、ＣＬＫ、入力信号Ｄ、出力信号Ｑ、及び、プレーナ線電位Ｐである。電位は、基本的にはＨ電位とＬ電位の２値である。また、入力信号Ｄと出力信号Ｑは、ラッチされる２値のデータに対応して、それぞれ実線と一点差線とで示されている。
【００３９】
なお、本ラッチ回路に使用される強誘電体容量素子は、２端子にＨ電位とＬ電位がそれぞれ印加されるとＨ電位からＬ電位に向かって分極する特徴を有する。例えば、電源電圧が５Ｖの場合には、５Ｖの印加によって分極するように、強誘電体材料や膜厚を選択するとよい。また、強誘電体容量素子の書込み電圧が、回路で用いられる電源電圧よりも高い場合には、プレーナ線に印加する電位幅を、書込み電圧に合わせることも可能である。
【００４０】
図１に示したラッチ回路の特徴は、不揮発性を有することであり、図２のタイミングチャートでは、この不揮発性の動作を実施するために、途中で電源の遮断と投入が行われ、電源遮断期間が設けられている。電源遮断期間の前後には、ラッチ回路に保持されたデータを格納する手続きと復元する手続きがそれぞれ行われる。
【００４１】
続いて、図２に示したタイミングチャートに従って順に内容を説明する。電源が供給されている期間は、本ラッチ回路は通常のＤタイプラッチ回路であるから、クロック信号がＬ電位のときデータを保持、Ｈ電位のとき入力信号がそのまま出力される。従って、クロック信号の最初の立ち上がりでは、ラッチされたデータ（斜線で図示）が開放され、入力信号がそのまま出力信号に現われる。そして、クロック信号の立下りで、データがラッチされ、入力信号がＬ電位となった後も、ラッチ内のデータは保持され、出力信号は変わらない。なお、これらの通常動作を行う際には、プレーナ線は定電位（例えばＬ電位）としておけばよく、強誘電体容量素子１０７，１０８は特に機能しない。
【００４２】
次に、電源を遮断する前の格納期間に入る。具体的な格納の手続きとしては、プレーナ線にパルスを印加する。２個の強誘電体容量素子１０７，１０８は、プレーナ線に接続されていない端子が、フリップフロップの互いに電位が反転したノードＡ，Ｂに接続されているので、プレーナ線がＬ電位の時、フリップフロップのＬ電位のノードと接続される強誘電体容量素子が分極する。また、プレーナ線がＬの時、フリップフロップのＨ電位のノードと接続される強誘電体容量素子が分極する。その結果、２つの強誘電体容量素子１０７，１０８へのデータ格納が行われる。
【００４３】
その後、電源が遮断されても、強誘電体容量素子には、残留分極が残っているため、ラッチされていたデータの情報は失われない。
【００４４】
次に、電源を投入する時の復元期間に入る。復元の手続きとしては、電源が投入される直前にプレーナ線にＨ電位を印加する。このとき、電源遮断前にフリップフロップのＬ電位のノードと接続されていた強誘電体容量素子の分極方向は変わらないが、フリップフロップのＨ電位のノードと接続される強誘電体容量素子の分極方向が反転するので、両ノード間に電位差が生じる。この状態で電源を投入することにより、電位差を反映したデータがラッチに保持され、電源を遮断する前の状態を復元することができる。
【００４５】
以上、図１に示したラッチ回路は、電源遮断期間を設けても、電源遮断前のラッチ回路の状態を復元できることを説明した。
【００４６】
なお、本実施形態で説明した不揮発性を有するラッチ回路の動作方法は、本発明の実施形態の一つであり、それに限られるものではない。例えば、復元手続では、Ｈ電位とＬ電位の中間電位とすることも可能である。
【００４７】
このような不揮発性を有するラッチ回路を、絶縁表面を有する基板上に形成された画像処理回路などの論理回路が有するレジスタやラッチ回路に適用することによって、電源を遮断しても、回路の論理状態を保持することが可能となり、電源を再投入することで、遮断前の状態を復元することが可能となる。
【００４８】
その結果、不揮発性を有するラッチによって論理状態が復元可能な回路では、非動作時あるいは待機時に電源供給を止めることで、消費電力を削減することが可能となる。その結果、小型、薄型であって、かつ低消費電力の半導体装置が実現される。
【００４９】
【実施例】
（実施例１）
本実施例では、不揮発性を有するラッチ回路を、論理ゲートの出力を保持するラッチ回路に適用する例を説明する。
【００５０】
そのようなラッチ回路の典型的な構成を図３に示す。図３において、不揮発性を有するラッチ回路３０２は、論理ゲート３０１と論理ゲート３０３の間に、論理ゲート３０１の出力信号を保持するように接続された構成となっている。
【００５１】
実際の動作としては、例えば、ある１クロック期間に、論理ゲート３０１までの処理を終えてその結果がラッチ３０２に格納される。そして、次の１クロック期間では、その結果を用いて論理ゲート３０３以降の処理が行われる、という動作が考えられる。
【００５２】
画像処理回路や各種インターフェース回路といった論理回路では、通常、クロック信号に同期した処理が行われる。つまり、１クロック期間に処理を行う論理ゲートの段数が決められ、その出力はクロック信号に同期したラッチ回路に保持する構成がとられる。
【００５３】
このような構成においては、ラッチ回路が格納する情報によって、回路の論理状態が決定し、回路の論理状態を復元することが可能である。
【００５４】
そして、このようなラッチ回路に不揮発性を持たせることで、電源を遮断しても、論理状態が復元可能な回路が構成される。そして、このような論理回路を非動作時あるいは待機時に電源を遮断することで、消費電力を低減する半導体装置が実現される。
【００５５】
（実施例２）
本実施例では、実施形態に示したラッチ回路とは異なる、不揮発性を有するラッチ回路の例を説明する。
【００５６】
図４（１）に示すのは、ＮＯＲゲートを用いたＲＳラッチ回路に不揮発性を持たせた回路の例である。
【００５７】
図４（１）において、ＮＯＲゲート４０１及び４０２は、ＲＳラッチ回路を構成している。ＲＳラッチ回路は入力端子Ａ，Ｂ及び出力端子Ｑを有し、Ａ端子とＢ端子が共にＬ電位の時に保持、Ａ端子とＢ端子が異なる電位の時にはセット、リセットを行う。
【００５８】
そして、強誘電体容量素子４０３，４０３を、このＲＳラッチ回路内の互いに電位の反転した２ノードにそれぞれ接続することによって、不揮発性を有するＲＳラッチ回路が構成される。強誘電体容量素子４０３，４０３がそれぞれ有する１端子は、プレート線Ｐに接続される。
【００５９】
本ラッチ回路において、電源遮断期間前後の格納と復元の手続は、実施形態で説明した動作方式とまったく同様にして行うことが可能である。
【００６０】
つまり、電源遮断前の格納時にはプレート線にパルスを印加することで強誘電体容量素子４０３，４０４に、ラッチされたデータを格納する。プレート線がＬ電位の場合には、ラッチ内のＨ電位と接続される強誘電体容量素子が分極し、プレート線がＨ電位の場合には、ラッチ内のＬ電位と接続される強誘電体容量素子が分極し、その結果、不揮発性データが格納される。
【００６１】
また、電源投入時には、電源投入直前にプレート線をＨ電位として、一方の強誘電体容量素子の残留分極を反転させることで、ラッチ内の２ノードに電位差を生じさせる。この状態で電源を投入することで、データを復元することができる。
【００６２】
また、図４（２）に示すのは、ＮＡＮＤゲートを用いたＲＳラッチ回路を用いて構成した、Ｄタイプラッチ回路の一例である。
【００６３】
図４（２）に示したＤタイプラッチ回路は、４つのＮＡＮＤゲート４１１〜４１４とインバータ４１５によって構成されている。本ラッチ回路は、データ入力端子Ｄとゲート入力端子Ｇと出力端子Ｑを有し、Ｇ端子がＬ電位の時にデータ保持、Ｇ端子がＨ電位の時に、Ｄ端子がＨ電位またはＬ電位となることでセット、リセットを行う。
【００６４】
ラッチ内の２ノードに接続された強誘電体容量素子４１６、４１７によって、図４（１）と同様に電源遮断時の格納手続と、電源再投入時の復元手続を行うことができ、本ラッチ回路は不揮発性を有する。
【００６５】
このように、本発明では、実施形態に示したＤタイプラッチ回路だけではなく、様々なラッチ回路に対して、強誘電体容量素子を接続することで、不揮発性を有するラッチ回路を構成することができる。具体的には、従来のラッチ回路に対して、ラッチ内の互いに反転する２ノードにそれぞれ強誘電体容量素子を接続し、残る端子にはプレート線を接続することで構成することが可能となる。
【００６６】
そして、このような不揮発性を有するラッチ回路を適所に用いることで、本発明の半導体装置を実現することが可能となる。
【００６７】
なお、本実施例は、実施例１と組み合わせて実施することが可能である。
【００６８】
（実施例３）
本実施例では、絶縁表面を有する基板上に、画素部、画素を駆動する駆動回路、及び画像処理回路とを少なくとも形成した半導体装置の構成例と、消費電力を削減する動作方法について説明する。
【００６９】
図５に示すのはガラス基板上に形成された表示部を有するシステムの一例であって、ガラス基板上には、画素部５０１、ソース線駆動回路５０２、ゲート線駆動回路５０３、画像処理回路５０４、インターフェース回路５０５が設けられている。本半導体装置は、液晶表示装置であっても、ＥＬ材料を用いた発光表示装置であっても構わない。
【００７０】
図５に示したブロック図において、画素部５０１は画像を表示する部分であり、ソース線駆動回路５０２、及びゲート線駆動回路５０３は、画素を駆動する駆動回路である。画像データはソース線駆動回路５０２に入力される。また、インターフェース回路５０５は外部から画像データ、あるいは画像の基となるデータを入力し、適切な内部信号に変換した後、ソース線駆動回路５０２、もしくは画像処理回路５０４に出力する。
【００７１】
本半導体装置の機能として、例えば画像処理回路５０４によって画像の歪みを補正することができる半導体装置を考えることができる。また、動作モードとして、外部から入力される画像データをそのままソース線駆動回路５０２に入力して表示するモードと、画像処理回路５０４において画像処理を行った後に表示するモードが考えられる。
【００７２】
勿論、本実施例において、画像処理回路５０４は、画像の歪みを補正する機能に限られない。リサイズや反転といった他の画像処理を行った場合であっても、本実施例は同様に実施することが可能である。
【００７３】
このような構成の半導体装置では、例えば、画像処理回路５０４が有するレジスタ及びラッチ回路に、不揮発性を有するラッチ回路を適用することが有効である。つまり、不揮発性を有するラッチ回路によって、画像処理回路５０４の論理状態が復元可能である構成が有効である。こうすることにより、画像処理回路５０４の論理状態を保持したまま電源を遮断することが可能となり、画像処理回路５０４を使用する時のみ画像処理回路５０４に電源を供給することが可能となる。
【００７４】
その結果、外部から入力される画像データをそのままソース線駆動回路５０２に入力して表示するモードは、画像処理回路５０４を使用しないことから、画像処理回路５０４の電源を遮断することで、消費電力の削減が可能となる。
【００７５】
なお、本実施例では、画像処理回路５０４全体を復元可能な場合を説明したが、必ずしもこれに限定されない。画像処理回路５０４を構成する一部の回路（例えば回路Ｂとする）の論理状態を復元可能とする構成であっても構わない。その場合、回路Ｂを使用する時のみに回路Ｂに電源を供給することが可能となり、消費電力の削減が可能となる。
【００７６】
なお、不揮発性を有するラッチ回路を、インターフェース回路５０５、あるいはソース線駆動回路５０２、ゲート線駆動回路５０３に対して適用することも可能である。その結果、それぞれの論理回路が動作しない時には、その論理回路の電源を遮断することで消費電力を削減することが可能となる。
【００７７】
また、待機時においても、回路の論理状態を保持したままで、電源供給を止めることができるため、待機時と動作時の高速な移行と、待機時の消費電力の削減を同時に実現することが可能となる。
【００７８】
なお、本実施例は、実施例１、２のいずれの構成とも自由に組み合わせることが可能である。
【００７９】
（実施例４）
本実施例では、絶縁表面を有する基板上に、画素部、画素を駆動する駆動回路、及び画像処理回路とを少なくとも形成した実施例３とは異なる半導体装置の構成例と、消費電力を削減する動作方法について説明する。
【００８０】
図６に示すのはガラス基板上に形成された表示部を有するシステムの一例であって、ガラス基板上には、画素部６０１、ソース線駆動回路６０２、ゲート線駆動回路６０３、機能の異なる３つの画像処理回路６０４〜６０６、メモリ６０７、インターフェース回路６０８、電源供給タイミング制御回路６０９が設けられている。本半導体装置は、液晶表示装置であっても、ＥＬ材料を用いた発光表示装置であっても構わない。
【００８１】
図６に示したブロック図において、画素部６０１は画像を表示する部分であり、ソース線駆動回路６０２、及びゲート線駆動回路６０３は、画素を駆動する駆動回路である。画像データはソース線駆動回路６０２に入力される。また、インターフェース回路６０８は外部から画像データ、あるいは画像の基となるデータを入力し、適切な内部信号に変換した後、ソース線駆動回路６０２、画像処理回路６０４〜６０６、もしくはメモリ６０７に出力する。
【００８２】
本半導体装置の機能として、３つの画像処理回路６０４〜６０６とメモリ６０７を用いた様々な画像処理を行う半導体装置を考えることができる。例えば、これらの画像処理回路の１つもしくは複数を用いることによって、画像の歪み補正、リサイズ、モザイク処理、スクロール、反転といった画像変換や、マルチウィンドウ処理、メモリ６０７を用いた画像生成、及びこれらの複合処理等を考えることができる。
【００８３】
これに対応して、様々な動作モードが考えられ、本構成の半導体装置においては、画像処理回路６０４〜６０６が有するレジスタ及びラッチ回路に、不揮発性を有するラッチ回路を適用することが有効である。つまり、不揮発性を有するラッチ回路によって、画像処理回路６０４〜６０６の論理状態が復元可能である構成が有効である。こうすることにより、画像処理回路６０４〜６０６の動作状態を保持したまま電源を遮断することが可能となり、使用しない画像処理回路の電源を遮断することが可能となる。その結果、消費電力の削減が可能となる。
【００８４】
また、待機時においても、システムの状態を保持したままで、電源供給を止めることができるため、待機時と動作時の高速な移行と、待機時の消費電力の削減を同時に実現することが可能となる。
【００８５】
動作モードの切り替え制御は、電源供給タイミング制御回路６０９によって行う。具体的には、動作モードに対応して、モードの切り替え前後に、使用しない画像処理回路に対して格納手続と復元手続を行えばよい。
【００８６】
なお、本実施例では、画像処理回路６０４〜６０６全体を復元可能な場合を説明したが、必ずしもこれに限定されない。画像処理回路６０４〜６０６を構成する一部の回路（例えば回路Ｃとする）の論理状態を復元可能とする構成であっても構わない。その場合、回路Ｃを使用する時のみに回路Ｃに電源を供給することが可能となり、消費電力の削減が可能となる。
【００８７】
なお、不揮発性を有するラッチ回路を、インターフェース回路５０５、あるいはソース線駆動回路５０２、ゲート線駆動回路５０３に対して適用することも可能である。その結果、それぞれの論理回路が動作しない時には、その論理回路の電源を遮断することで消費電力を削減することが可能となる。
【００８８】
なお、本実施例は、実施例１、２のいずれの構成とも自由に組み合わせることが可能である。
【００８９】
（実施例５）
本発明の半導体表示装置の作製工程について説明する。ここでは、同一基板上に画素部を構成するスイッチングＴＦＴと、画素を駆動する駆動回路や画像処理回路といった論理回路を構成するＴＦＴ及び強誘電体材料を用いた容量を同時に作製する方法について詳細に説明する。図８〜図１１はその作製工程を説明する断面図である。
【００９０】
まず図８（Ａ）において基板１０００は、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ＳＵＳ基板等を用いることができる。また、プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００９１】
基板１０００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１００１及び１００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１００１を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１００２を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では下地膜を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。また、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
【００９２】
島状半導体層１００３〜１００５は、非晶質構造を有する半導体膜をレーザ結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する（図８（Ｂ））。この島状半導体層１００３〜１００５の厚さは２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。なお島状半導体層１００３〜１００５は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい。
【００９３】
レーザ結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザを用いる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ2(代表的には２００〜３００ｍＪ／ｃｍ2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ2(代表的には３５０〜５００ｍＪ／ｃｍ2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状レーザ光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００９４】
次いで、島状半導体層１００３〜１００５を覆うゲート絶縁膜１００６を形成する（図８（Ｃ））。ゲート絶縁膜１００６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜１００６はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールにより絶縁膜として良好な特性を得ることができる。
【００９５】
次に、図９（Ａ）に示すように、ゲート絶縁膜１００６上にゲート電極１１００〜１１０２を形成する。ゲート電極１１００〜１１０２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、前記元素を主成分とする合金、あるいは多結晶シリコンなどで形成すれば良い。まず表面上に導電層を形成し、レジストマスク（図示せず）を用いて、導電層をエッチングすることで、ゲート電極１１００〜１１０２が形成される。
【００９６】
その後、Ｎ型を付与する不純物元素をドーピングする。こうして、半導体活性層内にＮ型の低濃度不純物領域１１０３〜１１０８が形成される。
【００９７】
次いで、ゲート電極１１０２を覆うようにレジストマスク（図示せず）を形成し、ゲート電極１１０１と該レジストマスクをマスクとして自己整合的にｎ型不純物元素を添加し、また、ゲート電極１１０１をマスクとして自己整合的にｐ型不純物元素を添加する。
【００９８】
こうしてｎチャネル型ＴＦＴのソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域１１１１、１１１２、１１１３、１１１４及びｐチャネル型ＴＦＴのソース領域またはドレイン領域として機能する高濃度ｐ型不純物領域１１０９、１１１０が形成される（図９（Ｂ））。ｎ型を付与する不純物元素にはリン（Ｐ）あるいは砒素（Ａｓ）を、ｐ型を付与する不純物元素にはボロン（Ｂ）を、それぞれ用いる。
【００９９】
その後、ｎ型及びｐ型不純物元素の活性化を行う。活性化手段としては、ファーネスアニール、レーザーアニール、ランプアニール、またはこれらを組み合わせた方法を用いるとよい。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃で行う。
【０１００】
そして図９（Ｃ）に示すように、ゲート電極１１００〜１１１２上に、窒化珪素膜又は酸窒化珪素膜による第１の層間絶縁膜１１１５を形成する。
【０１０１】
以上のようにして同一基板上に画素部を構成するスイッチングＴＦＴと、画素を駆動する駆動回路や画像処理回路といった論理回路を構成するＴＦＴが形成される。次に第１の層間絶縁膜１１１２の上に強誘電体材料を用いた容量の形成を行う。
【０１０２】
まず、下部電極層１２０１の形成を行う（図１０（Ａ））。形成方法はＣＶＤ法、スパッタ法、イオンビームスパッタ法、レーザアブレーション法などから選べば良い。下部電極層１２０１の材料にはＰｔ／ＩｒＯ2、Ｐｔ／Ｔａ／ＳｉＯ2などを用いる事ができる。強誘電体薄膜の電気的特性は結晶の配向に強く依存するため、下部電極の表面には配向制御が容易なＰｔを用いるのが特に好ましい。金属膜形成後不要な部分をプラズマエッチングなどで処理して下部電極層１２０１を形成する。
【０１０３】
次に、下部電極層１２０１の上に強誘電体層１２０２を形成する（図１０（Ｂ））。強誘電体はＰＺＴ、ＰｂＴｉＯ3などの鉛含有ペロブスカイト、Ｂｉ4Ｔｉ3Ｏ12などのビスマス層状化合物、ＬｉＮｂＯ3、ＬｉＴａＯ3などのイルメナイト系化合物を用いる事ができる。このうち鉛含有ペロブスカイトを用いた強誘電体、とりわけＰＺＴは広いの組成範囲で強誘電体の性質を示すため好ましい。
【０１０４】
強誘電体層１２０２の形成方法はＣＶＤ法、スパッタ法、イオンビームスパッタ法、レーザアブレーション法などから選べば良い。特にＣＶＤ法は膜組成や結晶性の制御性が高く、大面積化や量産化に優れて好ましい。ＣＶＤ法で形成する場合、材料の条件として比較的低温で大きな蒸気圧を持ち、長時間にわたって安定であること、また堆積温度範囲内において析出速度が原料の供給量によって決まること、気相での核生成反応が起こらないことなどが挙げられるが、ＰＺＴはこれらの点でも優れている。
【０１０５】
ＣＶＤ法による強誘電体層形成のプロセスは公知の手順に従えば良い。例えば圧力６６０Ｐａ、基板温度５００〜６５０度でＰＺＴによる強誘電体層を形成させることができる。
【０１０６】
次に、強誘電体層１２０２の上に上部電極層１２０３を形成する（図１０（Ｃ））。形成方法は下部電極１２０１と同様にＣＶＤ法、スパッタ法、イオンビームスパッタ法、レーザアブレーション法などから選ぶ事ができる。上部電極層１２０３の材料には下部電極層１２０１で用いた材料のほかＩｒ／ＩｒＯ2などを用いる事ができる。
【０１０７】
次に、図１１（Ａ）に示すように、窒化珪素膜又は酸窒化珪素膜を材料とする第２の層間絶縁膜１３０７を成膜した後、コンタクトホールを形成し、該コンタクトホールを介して配線１３００〜１３０６を形成する。なお、配線１３００〜１３０６とＴＦＴとの電気的な接続の形態は、本実施例に限定されない。
【０１０８】
最後に、図１１（Ｂ）に示すように第２の層間絶縁膜１３０７上に保護層１３０８を形成する。保護層１３０８の材料としてはポリイミドやアクリル樹脂などの光硬化型または熱硬化型の有機樹脂材料を用いることができる。
【０１０９】
このような手順を経て、画素部を構成するＴＦＴと画素を駆動する駆動回路や画像処理回路といいた論理回路を構成するＴＦＴ及び強誘電体材料を用いた容量を同一基板上に同時に作製することができる。
【０１１０】
なお、本実施例では画素を構成するスイッチングＴＦＴとして、ゲート電極とオーバーラップしないＬＤＤ領域を有する構造を、駆動回路及び論理回路を構成するＴＦＴとして、シングルドレイン構造を、それぞれ作製する場合を示したが、本実施例はこの構造に限定されない。必要に応じ、ゲートオーバーラップ型のＬＤＤ構造や他のＬＤＤ構造などの用途に適したＴＦＴ構造を、公知の方法に従って作製すればよい。
【０１１１】
なお、本実施例は、実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。
【０１１２】
（実施例６）
本実施例では、実施例５によって基板上に作製したＴＦＴを用いて透過型の液晶表示装置を作製する工程を図１２を用いて説明する。
【０１１３】
まず、実施例５に従って基板上にＴＦＴ及び強誘電体材料を用いた容量を作製する。そして図１２（Ａ）に示すように保護層２００１にコンタクトホールを形成し、該コンタクトホールを介してＩＴＯなどの透明電極２００２を形成する。続いて基板上に第１の配向膜２００３を形成しラビング処理を行う。
【０１１４】
なお、本実施例では、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部がソース信号線やゲート信号線と重なるように配置している。
【０１１５】
一方、対向基板２００４を用意する。対向基板２００４上には赤、青、緑のカラーフィルタ層２００５、２００６、２００７、及びオーバーコート層２００８を形成する。また、カラーフィルタ層はＴＦＴの上方で赤色のカラーフィルタ層２００５と青色のカラーフィルタ層２００６とを重ねて形成し遮光膜を兼ねる構成とする。
【０１１６】
各色のカラーフィルタはアクリル樹脂に顔料を混合したもので１〜１．５μｍの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。
【０１１７】
また、オーバーコート層２００８は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いることができる。
【０１１８】
次いで、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって、基板間隔を保持するための柱状のスペーサ２０１２を所望の位置に形成する。本実施例では柱状スペーサをソース信号線やゲート信号線の上部に高さが２〜７μｍ、好ましくは４〜６μｍとなるように形成した。
【０１１９】
なお、スペーサは本実施例の柱状スペーサに限られるわけではなく、球状スペーサを基板全面に散布する方法などの公知の方法を採用してもよい。
【０１２０】
その後、ＩＴＯなどの光の透過性を有する対向電極２０１０を形成し、次いで第２の配向膜２００９の形成とラビング処理を順に行う。
【０１２１】
そして、画素部と駆動回路部が形成された基板と対向基板とをシール剤２０１３で貼り合わせる。シール剤２０１３にはフィラーが混入され、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料２０１１を注入し、封止剤（図示せず）によって完全に封止する。液晶材料２０１１には公知の液晶材料を用いれば良い。
【０１２２】
このようにして図１２（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１２３】
なお、本実施例では、液晶表示装置を作製する工程を説明したが、実施例５によって絶縁表面を有する基板上に作製したＴＦＴを用いて、ＥＬ材料を用いた発光表示装置を作製することも可能である。ＥＬ素子の作製工程に関しては、公知の方法を用いることが可能である。
【０１２４】
なお、本実施例は、実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。
【０１２５】
（実施例７）
本発明を用いて様々な半導体装置を完成させることができる。その一例は、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話など)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器などが挙げられる。それらの一例を図７に示す。
【０１２６】
図７(Ａ)は本発明を適用してテレビ受像器を完成させる一例であり、筐体７０１、支持台７０２、表示部７０３などにより構成されている。本発明では、表示部７０３が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のテレビ受像器を完成させることができる。
【０１２７】
図７(Ｂ)は本発明を適用してビデオカメラを完成させた一例であり、本体７１１、表示部７１２、音声入力部７１３、操作スイッチ７１４、バッテリー７１５、受像部７１６などにより構成されている。本発明では、表示部７１２が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のビデオカメラを完成させることができる。
【０１２８】
図７(Ｃ)は本発明を適用してノート型のパーソナルコンピュータを完成させた一例であり、本体７２１、筐体７２２、表示部７２３、キーボード７２４などにより構成されている。本発明では、表示部７２３が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のパーソナルコンピュータを完成させることができる。
【０１２９】
図７(Ｄ)は本発明を適用してＰＤＡ(Personal Digital Assistant)を完成させた一例であり、本体７３１、スタイラス７３２、表示部７３３、操作ボタン７３４、外部インターフェース７３５などにより構成されている。本発明では、表示部７３３が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のＰＤＡを完成させることができる。
【０１３０】
図７(Ｅ)は本発明を適用して音響再生装置を完成させた一例であり、具体的には車載用のオーディオ装置であり、本体７４１、表示部７４２、操作スイッチ７４３、７４４などにより構成されている。本発明では、表示部７４２が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のオーディオ装置を完成させることができる。
【０１３１】
図７(Ｆ)は本発明を適用してデジタルカメラを完成させた一例であり、本体７５１、表示部(Ａ)７５２、接眼部７５３、操作スイッチ７５４、表示部(Ｂ)７５５、バッテリー７５６などにより構成されている。本発明では、表示部（Ａ）７５２が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力のデジタルカメラを完成させることができる。
【０１３２】
図７(Ｇ)は本発明を適用して携帯電話を完成させた一例であり、本体７６１、音声出力部７６２、音声入力部７６３、表示部７６４、操作スイッチ７６５、アンテナ７６６などにより構成されている。本発明では、表示部７６４が形成された基板上に不揮発性のラッチ回路やレジスタを有する様々な論理回路を形成することで、小型で低消費電力の携帯電話を完成させることができる。
【０１３３】
なお、ここで示す装置はごく一例であり、これらの用途に限定するものではない。
【０１３４】
本実施例は、実施例１〜６と組み合わせて用いることが可能である。
【０１３５】
【発明の効果】
本発明は、従来はシリコンチップで実装される様々な論理回路をガラス基板上に形成すると共に、該論理回路が有するラッチ回路に不揮発性を持たせることで、不揮発性を有するラッチによって論理状態が復元可能な回路では、非動作時あるいは待機時に電源供給を止めることが可能となり、消費電力を削減することが可能となる。その結果、小型、薄型であって、低消費電力の半導体装置を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明における不揮発性を有するラッチ回路の回路図。
【図２】本発明における不揮発性を有するラッチ回路のタイミングチャート。
【図３】本発明における不揮発性を有するラッチ回路を用いた論理回路の一例を示す図。
【図４】本発明における不揮発性を有するラッチ回路の回路図。
【図５】本発明の半導体装置の一例を示す図。
【図６】本発明の半導体装置の一例を示す図。
【図７】本発明の半導体装置の一例を示す図。
【図８】本発明の半導体装置の作製工程を説明する断面図。
【図９】本発明の半導体装置の作製工程を説明する断面図。
【図１０】本発明の半導体装置の作製工程を説明する断面図。
【図１１】本発明の半導体装置の作製工程を説明する断面図。
【図１２】本発明の半導体装置の作製工程を説明する断面図。
Claims (7)
- 絶縁表面を有する基板上に、画素部と、画素を駆動する駆動回路と、画像処理回路とが設けられ、
前記画像処理回路は、不揮発性を有するラッチ回路を有することを特徴とする半導体装置。 - 請求項１において、前記不揮発性を有するラッチ回路は、前記画像処理回路の論理状態を復元するのに必要な情報を格納するラッチ回路として使用されていることを特徴とする半導体装置。
- 請求項１において、前記画像処理回路内に、前記不揮発性を有するラッチ回路によって論理状態が復元可能な回路が構成され、
前記論理状態が復元可能な回路へ供給される電源のみを遮断することが可能な構成を有することを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか１項において、前記絶縁表面を有する基板上に、電源供給タイミング制御回路が設けられていることを特徴とする半導体装置。
- 請求項１乃至請求項４のいずれか１項において、前記不揮発性を有するラッチ回路は、揮発性のラッチ回路と、強誘電体材料を用いた２個の容量素子と、プレート線によって構成され、
前記２個の容量素子は、前記揮発性ラッチ回路内の互いに反転した電位を有するノードにそれぞれ接続され、該２個の容量素子がそれぞれ有する残りの１端子は前記プレート線に接続されていることを特徴とする半導体装置。 - 請求項１乃至請求項５のいずれか１項において、前記半導体装置は液晶表示装置もしくは発光表示装置であることを特徴とする半導体装置。
- 請求項１乃至請求項６のいずれか１項に記載の前記半導体装置は、ゲーム機、ビデオカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、パーソナルコンピュータ、携帯電話、カーオーディオから選ばれた一つであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002379590A JP2004212477A (ja) | 2002-12-27 | 2002-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002379590A JP2004212477A (ja) | 2002-12-27 | 2002-12-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004212477A true JP2004212477A (ja) | 2004-07-29 |
| JP2004212477A5 JP2004212477A5 (ja) | 2006-01-19 |
Family
ID=32816049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002379590A Withdrawn JP2004212477A (ja) | 2002-12-27 | 2002-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004212477A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120022663A (ko) | 2010-08-25 | 2012-03-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 래치회로 및 반도체장치 |
| WO2012157533A1 (en) * | 2011-05-13 | 2012-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8754693B2 (en) | 2012-03-05 | 2014-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Latch circuit and semiconductor device |
| JP2020115546A (ja) * | 2009-12-25 | 2020-07-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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-
2002
- 2002-12-27 JP JP2002379590A patent/JP2004212477A/ja not_active Withdrawn
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|
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