JP4831895B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4831895B2 JP4831895B2 JP2001236953A JP2001236953A JP4831895B2 JP 4831895 B2 JP4831895 B2 JP 4831895B2 JP 2001236953 A JP2001236953 A JP 2001236953A JP 2001236953 A JP2001236953 A JP 2001236953A JP 4831895 B2 JP4831895 B2 JP 4831895B2
- Authority
- JP
- Japan
- Prior art keywords
- electrically connected
- transistor
- source
- drain
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル映像信号を入力して映像の表示を行う表示装置に関する。なお本明細書中、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネッセンス(ＥＬ)素子を始めとした発光素子を用いてなる発光装置を含むものとする。表示装置の駆動回路とは、表示装置に配置された画素に映像信号を入力し、映像の表示を行うための処理を行う回路を指し、シフトレジスタ回路、ラッチ回路、バッファ回路、レベルシフト回路等を始めとするパルス出力回路や、アンプ等を始めとする増幅回路を含むものとする。
【０００２】
【従来の技術】
近年、ガラス基板等の絶縁体上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ(以下、ＴＦＴと表記)を用いた、ＬＣＤ(液晶ディスプレイ)を始めとするアクティブマトリクス型表示装置は、多くの製品に利用され、普及している。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、各画素に配置されたＴＦＴによって各画素の電荷を制御することによって映像の表示を行っている。
【０００３】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて駆動回路を基板上に同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている。
【０００４】
一般的に、表示装置の駆動回路を構成する回路としては、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路が使用されているが、工程が複雑になることから、製造コストの上昇、あるいは歩留まりの低下を招いている。
【０００５】
表示装置の駆動回路および画素部を構成するＴＦＴを全て単極性とすることが出来れば、半導体層への不純物元素の添加工程の一部を省略することが出来るため、上記の問題点を解決することが出来る。
【０００６】
ここで、一般的な表示装置の駆動回路の一例として、デジタル映像入力型式の表示装置におけるソース信号線駆動回路の構成を図１０に示す。このソース信号線駆動回路は、クロック信号(Ｓ−ＣＫ)、クロック反転信号(Ｓ−ＣＫｂ)、スタートパルス(ＳＰ)に従って順次サンプリングパルスを出力するパルス出力回路１００１を複数段有してなるシフトレジスタ１０００と、前記サンプリングパルスの入力に従って、３ビットのデジタル映像信号(Ｄａｔａ１〜３)の保持を行う第１のラッチ回路１００２、ラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)の入力に従ってデジタル映像信号の保持を行う第２のラッチ回路、デジタル映像信号をアナログ映像信号に変換するためのＤ／Ａ変換回路１００４とを有している。特に図示していないが、バッファ等を有していても良い。また、デジタル映像信号のビット数は３ビットに限定しないことは言うまでもない。
【０００７】
動作について簡単に説明する。クロック信号およびスタートパルスの入力に従って、シフトレジスタ１０００は、順次サンプリングパルスを出力する。第１のラッチ回路１００２においては、サンプリングパルスが入力されるタイミングに従って、デジタル映像信号(Ｄａｔａ１〜３)を保持する。この動作が１水平期間分完了した後、水平帰線期間内にラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力され、第１のラッチ回路１００２に保持されている１水平周期分のデジタル映像信号は、一斉に第２のラッチ回路１００３へと転送される。その後、Ｄ／Ａ変換回路１００４にデジタル映像信が入力され、各階調に対応した電圧信号へと変換され、ソース信号線(Ｓ０００１〜Ｓ最終)へと書き込まれる。
【０００８】
【発明が解決しようとする課題】
このような駆動回路を単極性のＴＦＴを用いて構成する場合について述べる。図５(Ａ)に示しているのは、単極性のＴＦＴによって構成したシフトレジスタである。クロック信号とスタートパルスとに従ってサンプリングパルスを出力するパルス出力回路５００を複数段用いて構成される。
【０００９】
パルス出力回路単体の回路図を、図５(Ｂ)に示す。単極性のＴＦＴによって論理回路を構成する場合、例えばＮチャネル型ＴＦＴを用いる場合には、高電位側電源に接続したＮチャネル型ＴＦＴのしきい値により、出力信号の振幅が、入力信号の振幅に比べて減衰するという問題点がある。ここで示したパルス出力回路は、ブートストラップ法によってそのような問題を解決したものであり、同発明者らによって、特願２００１−１４１３４７号にて出願されているものである。
【００１０】
図５(Ｂ)に示す回路の動作について簡単に説明する。ここで、回路を構成する単極性のＴＦＴとは、Ｎチャネル型ＴＦＴであるとし、そのしきい値電圧は一律、ＶｔｈＮとする。ただし、これは回路の構成をＮチャネル型に限定するものではない。
【００１１】
動作について説明する。なお、回路動作の説明をする際に、ＴＦＴの動作について述べる場合があるが、ＴＦＴがＯＮするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を超え、ＴＦＴのソース領域とドレイン領域とが、チャネル形成領域を通じて導通状態となることをいい、ＴＦＴがＯＦＦするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を下回り、ＴＦＴのソース領域とドレイン領域とが非導通状態となることをいうものとする。
【００１２】
また、本明細書においては、ＴＦＴの接続を説明するのに、「ゲート電極、入力電極、出力電極」と、「ゲート電極、ソース領域、ドレイン領域」とを使い分けている。これは、ＴＦＴの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、ＴＦＴのソース領域とドレイン領域とは、ＴＦＴの構造上、明確に区別することが難しいため、信号の入出力を説明する際には、入力電極、出力電極と呼び、ＴＦＴの電極の電位の関係について説明する際は、入力電極と出力電極のうちいずれか一方をソース領域、他方をドレイン領域と呼ぶこととする。
【００１３】
さらに、説明の際の信号の振幅は、ＶＤＤ−ＶＳＳ間とし、高電位側電源をＶＤＤ，低電位側電源をＶＳＳとする。また、ＶｔｈＮ＜(ＶＤＤ−ＶｔｈＮ)を満たすものとする。また、各電位の関係を簡単にするため、ＶＳＳ＝０[Ｖ]として考える。ただし、実際に回路を駆動する場合はこの限りでない。
【００１４】
あるｍ段目(１＜ｍ≦ｎ)のパルス出力回路において、ＴＦＴ５０１、５０４のゲート電極にはｍ−１段目の出力パルスが入力されて(ｍ＝１、すなわち第１段目の場合、ＳＰが入力される)Ｈｉ電位となり、ＴＦＴ５０１、５０４がＯＮする。これにより、ＴＦＴ５０５のゲート電極の電位はＶＤＤ側に引き上げられ、その電位が(ＶＤＤ−ＶｔｈＮ)となったところでＴＦＴ５０１がＯＦＦし、浮遊状態となる(ただし、ＶｔｈＮ＜(ＶＤＤ−ＶｔｈＮ))。従ってＴＦＴ５０５がＯＮする。一方、ＴＦＴ５０２、５０３のゲート電極にはこの時点ではパルスが入力されておらず、Ｌｏ電位のままであるので、ＯＦＦしている。よってＴＦＴ５０６のゲート電極の電位はＬｏ電位であり、ＯＦＦしているので、ＴＦＴ５０５の入力電極から入力されるＣＫがＨｉ電位となるのに伴い、出力端子(ＳＲ Ｏｕｔ)の電位がＶＤＤ側に引き上げられる。
【００１５】
ここで、ＴＦＴ５０５のゲート電極と出力電極間には、容量手段５０７が設けてあり、さらに今、ＴＦＴ５０５のゲート電極は浮遊状態にあるため、出力端子(ＳＲ Ｏｕｔ)の電位が上昇するのに伴い、ブートストラップによってＴＦＴ５０５のゲート電極の電位は(ＶＤＤ−ＶｔｈＮ)からさらに引き上げられる。これにより、ＴＦＴ５０５のゲート電極の電位は、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位を取る。よって出力端子(ＳＲ Ｏｕｔ)の電位は、ＴＦＴ５０５のしきい値によって電位が低下することなく、完全にＶＤＤまで上昇する。
【００１６】
同様にして、ｍ＋１段目においてはＳ−ＣＫｂに従ってパルスが出力される。ｍ＋１段目の出力パルスは、ｍ段目に帰還してＴＦＴ５０２、５０３のゲート電極に入力される。ＴＦＴ５０２、５０３のゲート電極がＨｉ電位となってＯＮすることにより、ＴＦＴ５０５のゲート電極の電位はＶＳＳ側に引き下げられてＴＦＴ５０５がＯＦＦする。同時にＴＦＴ５０６のゲート電極の電位がＨｉ電位となってＯＮし、ｍ段目の出力端子(ＳＲ Ｏｕｔ)の電位はＬｏ電位となる。
【００１７】
続いて、単極性のＴＦＴによってラッチ回路を構成した例を図６(Ａ)に示す。点線枠６０１で示す回路が第１のラッチ回路、点線枠６０２で示す回路が第２のラッチ回路にあたる。点線枠６０３で示す回路はバッファ回路である。なお、バッファ６０３の構成に関しては、同発明者らにより、特願２００１−１３３４３１号にて出願されているものである。
【００１８】
第１のラッチ回路６０１は、ＴＦＴ６０４と容量手段６０５とを有し、ＴＦＴ６０４の入力電極には、１ビットのデジタル映像信号(Ｄａｔａ)が入力され、ＴＦＴ６０４のゲート電極には、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)が入力される。サンプリングパルスが入力されると、ＴＦＴ６０４がＯＮし、デジタル映像信号が容量手段６０５に保持される。
【００１９】
第２のラッチ回路６０２は、ＴＦＴ６０６と容量手段６０７とを有し、ＴＦＴ６０６の入力電極には、第１のラッチ回路にて保持されているデジタル映像信号が入力され、ＴＦＴ６０６のゲート電極には、ラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力される。ラッチパルスが入力されると、ＴＦＴ６０６がＯＮし、デジタル映像信号が容量手段６０７に保持される。
【００２０】
バッファ６０３は、ＴＦＴ６０８〜６１１と容量手段６１２とを有し、ＴＦＴ６０９および６１１のゲート電極には、第２のラッチ回路にて保持されているデジタル映像信号が入力される。ＴＦＴ６０８のゲート電極は、電源ＶＤＤと接続されている。なお、ＴＦＴ６０８の電流能力よりも、ＴＦＴ６０９の電流能力を十分に大きく構成している。
【００２１】
ＴＦＴ６０９および６１１のゲート電極にＨｉ電位が入力されると、ＴＦＴ６１０のゲート電極の電位がＬｏ電位となり、ＴＦＴ６１０がＯＦＦする。一方、ＴＦＴ６１１がＯＮし、出力端子(Ｏｕｔ)にはＬｏ電位が現れる。
【００２２】
ＴＦＴ６０９および６１１のゲート電極にＬｏ電位が入力されると、ＴＦＴ６０９および６１１は共にＯＦＦする。よってＴＦＴ６０８を通じて、ＴＦＴ６１０のゲート電極の電位が上昇し、その電位が(ＶＤＤ−ＶｔｈＮ)となったところで浮遊状態となる。従ってＴＦＴ６１０がＯＮし、出力端子(Ｏｕｔ)の電位が上昇する。それに伴い、容量手段６１２によるＴＦＴ６１０のゲート電極と出力電極間の容量結合により、ＴＦＴ６１０のゲート電極の電位はさらに上昇し、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位となる。よって、出力端子(Ｏｕｔ)には、Ｈｉ電位が現れ、その電位はＶＤＤに等しくなる。
【００２３】
なお、第１のラッチ回路６０１と第２のラッチ回路６０２との間にはバッファを配置しても良い。
【００２４】
ここで、第２のラッチ回路の出力により駆動されるバッファ６０３に注目する。ＴＦＴ６０９にＨｉ電位が入力されてＯｎしている期間は、ＶＤＤ−ＴＦＴ６０８−ＴＦＴ６０９−ＶＳＳ間に電流パスが生ずる。この電流パスは、第２のラッチ回路からＨｉ電位が出力されている間、電流が流れ続ける。すなわち、ラッチ回路に入力されるデジタル映像信号がＨｉ電位のとき、最大１水平期間にわたって電流が流れ続けることになるため、消費電流の多大な増加を招く。
【００２５】
本発明は、回路動作時の消費電流を低減するための回路を提供するものである。
【００２６】
【課題を解決するための手段】
前述の課題を解決するために、本発明では以下のような手段を講じた。
【００２７】
図６(Ａ)に示したスイッチ用ＴＦＴ＋容量手段の構成によるラッチ回路は、１入力１出力型である。よって、バッファ６０３も１入力型としている。
【００２８】
バッファへの入力信号がＨｉ電位の時、電流パスが生じないようにする方法としては、図６(Ｂ)に示すように、 入力信号(Ｉｎ)に対し、反転入力信号(Ｉｎｂ)を用い、ＴＦＴ６０８、６０９が排他的にＯＮ、ＯＦＦするようにすれば良い。
【００２９】
そこで、本発明では、ラッチ回路の出力を、出力、反転出力の２出力型とするような構成とした。
【００３０】
本発明の構成を以下に記す。
【００３１】
本発明の表示装置の駆動回路は、
第１乃至第３のトランジスタと、第１および第２の容量手段とを有する表示装置の駆動回路であって、
前記第１乃至第３のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極と、前記第３のトランジスタのゲート電極とは、いずれも第１の信号出力部と電気的に接続され、
前記第２のトランジスタの入力電極は、第１の電源と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第２および第３のトランジスタの出力電極は、いずれも第２の信号出力部と電気的に接続され、
前記第１の容量手段は、前記第１の信号出力部に配置され、前記第１の信号出力部より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２の信号出力部に配置され、前記第２の信号出力部より出力される信号の電位を保持する容量手段であることを特徴としている。
【００３２】
本発明の表示装置の駆動回路は、
第１乃至第３のトランジスタと、第１および第２の容量手段とを有する表示装置の駆動回路であって、
前記第１乃至第３のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極と、前記第３のトランジスタのゲート電極とは、いずれも第１の信号出力部と電気的に接続され、
前記第２のトランジスタの入力電極は、前記第１の信号入力部と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第２および第３のトランジスタの出力電極は、いずれも第２の信号出力部と電気的に接続され、
前記第１の容量手段は、前記第１の信号出力部に配置され、前記第１の信号出力部より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２の信号出力部に配置され、前記第２の信号出力部より出力される信号の電位を保持する容量手段であることを特徴としている。
【００３３】
上記の構成によって、デジタル映像信号の入力に対し、非反転出力、反転出力の２出力を得られるため、それらの信号によって駆動される後段のバッファにおいては、電流パスの発生を最小限に抑えることが出来る。よって、表示装置の消費電力の低減に寄与する。
【００３４】
本発明の表示装置の駆動回路は、
第１乃至第３のトランジスタと、第１および第２の容量手段と、振幅補償バッファ回路とを有する表示装置の駆動回路であって、
前記第１乃至第３のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極は、前記第３のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタの入力電極は、第１の電源と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第１のトランジスタの出力電極と、第１の信号出力部との間に、前記振幅補償バッファ回路を有し、
前記第２および第３のトランジスタの出力電極と、第２の信号出力部との間に、前記振幅補償バッファ回路を有し、
前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、前記第１のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、前記第２および第３のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記振幅補償バッファ回路は、前記第１のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第１の信号出力部に出力し、前記第２および第３のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第２の信号出力部に出力することを特徴としている。
【００３５】
本発明の表示装置の駆動回路は、
第１乃至第３のトランジスタと、第１および第２の容量手段と、振幅補償バッファ回路とを有する表示装置の駆動回路であって、
前記第１乃至第３のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極は、前記第３のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタの入力電極は、前記第１の信号入力部と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第１のトランジスタの出力電極と、第１の信号出力部との間に、前記振幅補償バッファ回路を有し、
前記第２および第３のトランジスタの出力電極と、第２の信号出力部との間に、前記振幅補償バッファ回路を有し、
前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、前記第１のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、前記第２および第３のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記振幅補償バッファ回路は、前記第１のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第１の信号出力部に出力し、前記第２および第３のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第２の信号出力部に出力することを特徴としている。
【００３６】
本発明の表示装置の駆動回路は、
第１乃至第７のトランジスタと、第１乃至第４の容量手段とを有する表示装置の駆動回路であって、
前記第１乃至第７のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極は、前記第３のトランジスタのゲート電極、前記第４のトランジスタのゲート電極、および前記第５のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタの入力電極は、第１の電源と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第２のトランジスタの出力電極は、前記第３のトランジスタの出力電極、前記第６のトランジスタのゲート電極、および前記第７のトランジスタのゲート電極と電気的に接続され、
前記第４のトランジスタの入力電極、および前記第７のトランジスタの入力電極は、前記第１の電源と電気的に接続され、
前記第５のトランジスタの入力電極、および前記第６のトランジスタの入力電極は、前記第２の電源と電気的に接続され、
前記第４のトランジスタの出力電極と、前記第６のトランジスタの出力電極とは、いずれも第１の信号出力部と電気的に接続され、
前記第５のトランジスタの出力電極と、前記第７のトランジスタの出力電極とは、いずれも第２の信号出力部と電気的に接続され、
前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、前記第１のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、前記第２および第３のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第３の容量手段は、前記第４のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であり、
前記第４の容量手段は、前記第７のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であることを特徴としている。
【００３７】
本発明の表示装置の駆動回路は、
第１乃至第７のトランジスタと、第１乃至第４の容量手段とを有する表示装置の駆動回路であって、
前記第１乃至第７のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極は、前記第３のトランジスタのゲート電極、前記第４のトランジスタのゲート電極、および前記第５のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタの入力電極は、前記第１の信号入力部と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第２のトランジスタの出力電極は、前記第３のトランジスタの出力電極、前記第６のトランジスタのゲート電極、および前記第７のトランジスタのゲート電極と電気的に接続され、
前記第４のトランジスタの入力電極、および前記第７のトランジスタの入力電極は、前記第１の電源と電気的に接続され、
前記第５のトランジスタの入力電極、および前記第６のトランジスタの入力電極は、前記第２の電源と電気的に接続され、
前記第４のトランジスタの出力電極と、前記第６のトランジスタの出力電極とは、いずれも第１の信号出力部と電気的に接続され、
前記第５のトランジスタの出力電極と、前記第７のトランジスタの出力電極とは、いずれも第２の信号出力部と電気的に接続され、
前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、前記第１のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、前記第２および第３のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第３の容量手段は、前記第４のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であり、
前記第４の容量手段は、前記第７のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であることを特徴としている。
【００３８】
上記の構成によって、デジタル映像信号の入力に対し、非反転出力、反転出力の２出力を得られるため、それらの信号によって駆動される後段のバッファにおいては、電流パスの発生を最小限に抑えることが出来る。よって、表示装置の消費電力の低減に寄与する。
【００３９】
さらに、第１のトランジスタの出力電極から得られる非反転出力信号と、第２および第３のトランジスタの出力電極から得られる反転出力信号とは、ブートストラップによる振幅補償を受けるため、回路の動作をより確実にすることが出来る。
【００４０】
本発明によると、
請求項１乃至請求項６のいずれか１項において、
前記第２の信号出力部より出力される信号は、前記第１の信号出力部より出力される信号の反転信号であっても良い。
【００４１】
本発明によると、
請求項１乃至請求項７のいずれか１項において、
前記導電型とは、Ｎチャネル型であっても良い。
【００４２】
本発明によると、
請求項１乃至請求項７のいずれか１項において、
前記導電型とは、Ｐチャネル型であっても良い。
【００４３】
本発明によると、
請求項１乃至請求項９のいずれか１項において、
前記第１乃至第４の容量手段は、トランジスタのゲート電極と入力電極との間、もしくはトランジスタのゲート電極と出力電極との間の容量を用いた容量手段であっても良い。
【００４４】
本発明によると、
請求項１乃至請求項９のいずれか１項において、
前記第１乃至第４の容量手段は、半導体層を形成する材料、ゲート電極を形成する材料、配線材料のうちいずれか２材料と、前記２材料間の絶縁膜とでなる容量手段であっても良い。
【発明の実施の形態】
図１に示すのは、本発明のラッチ回路の構成であり、ＴＦＴ１０１〜１０３、および容量手段１０４、１０５を有する。ＴＦＴ１０１、１０２のゲート電極には、シフトレジスタより出力されるサンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)が入力され、ＴＦＴ１０１の入力電極には，デジタル映像信号(ＤｉｇｉｔａｌＤａｔａ)が入力される。ＴＦＴ１０２の入力電極は、高電位側電源ＶＤＤに接続され、ＴＦＴ１０３の入力電極は、低電位側電源ＶＳＳに接続されている。
【００４５】
この構成の特徴としては、デジタル映像信号の入力に対し、出力(Ｄａｔａ Ｏｕｔ)、反転出力(Ｄａｔａ Ｏｕｔ＿ｂ)の２出力を得る点である。
【００４６】
回路の動作について説明する。なお、サンプリングパルスおよびデジタル映像信号の、入力時の振幅はいずれもＶＤＤ−ＶＳＳ間とする。
【００４７】
シフトレジスタより出力されたサンプリングパルスが、ＴＦＴ１０１、１０２のゲート電極に入力され、ＴＦＴ１０１、１０２がＯＮする。入力されているデジタル映像信号がＨｉ電位のとき、ＴＦＴ１０３のゲート電極にＨｉ電位が入力されてＯＮする。このとき、ＴＦＴ１０２、１０３がともにＯＮしているが、ＴＦＴ１０３の電流能力を、ＴＦＴ１０２の電流能力よりも十分に高くしておくことにより、ＴＦＴ１０２、１０３の出力電極、つまり反転出力端子(Ｄａｔａ Ｏｕｔ＿ｂ)にはＬｏ電位が現れる。出力端子(Ｄａｔａ Ｏｕｔ)には、デジタル映像信号がＴＦＴ１０１を通じてそのまま出力される。
【００４８】
一方、入力されているデジタル映像信号がＬｏ電位のとき、ＴＦＴ１０３のゲート電極にはＬｏ電位が入力されてＯＦＦする。よって、反転出力端子(Ｄａｔａ Ｏｕｔ＿ｂ)にはＨｉ電位が現れる。出力端子(Ｄａｔａ Ｏｕｔ)には、デジタル映像信号がＴＦＴ１０１を通じてそのまま出力される。
【００４９】
以上の動作が順次、１水平周期分行われる。出力端子(Ｄａｔａ Ｏｕｔ)および反転出力端子(Ｄａｔａ Ｏｕｔ＿ｂ)に出力された信号は、それぞれ容量手段１０４、１０５によって、帰線期間までの間、保持される。
【００５０】
サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＬｏ電位となり、サンプリング期間が終了すると、ＴＦＴ１０１、１０２がＯＦＦする。つまり、図１に示した本発明のラッチ回路においては、ＶＤＤ−ＴＦＴ１０２−ＴＦＴ１０３−ＶＳＳ間に電流パスが生ずるのは、サンプリングパルスが入力されており、かつデジタル映像信号がＨｉ電位の時に限られる。
【００５１】
ここで、出力端子(Ｄａｔａ Ｏｕｔ)側に現れる出力信号の振幅は、ＴＦＴ１０１のしきい値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となり、反転出力端子(Ｄａｔａ Ｏｕｔ＿ｂ)側に現れる出力信号の振幅は、ＴＦＴ１０２のしきい値の影響を受けるため、同様に(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となるが、以後、ラッチ回路の後段にバッファを設けることにより、ブートストラップを用いて振幅の補償を行うため、問題とはならない。
【００５２】
【実施例】
以下に、本発明の実施例について記載する。
【００５３】
[実施例１]
図１１は、実施形態にて説明した構成でなる回路を第１のラッチ回路とし、第２のラッチ回路およびバッファまでを構成した例である。第１のラッチ回路１１１は、ＴＦＴ１１４〜１１６および容量手段１１７、１１８とを有し、第２のラッチ回路１１２は、ＴＦＴ１１９、１２０および容量手段１２１、１２２とを有し、バッファ回路１１３は、ＴＦＴ１２３〜１２６および容量手段１２７でなるインバータと、ＴＦＴ１２８〜１３１および容量手段１３２でなるインバータとを有する。
【００５４】
１水平周期分のサンプリングが終了した後の帰線期間中に、ラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力されると、第２のラッチ回路１１２におけるＴＦＴ１１９、１２０がＯＮし、第１のラッチ回路１１１において、容量手段１１７、１１８にて保持されている信号が、第２のラッチ回路１１２における容量手段１２１、１２２に書き込まれる。
【００５５】
サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＬｏ電位となり、サンプリング期間が終了すると、ＴＦＴ１１４、１１５がＯＦＦし、ＴＦＴ１１６もまたＯＦＦする。よって、ＴＦＴ１１９、１２０の入力電極は浮遊状態となる。続いて、ラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力されると、ＴＦＴ１１９、１２０がＯＮし、容量手段１２１、１２２に信号が書き込まれるが、このとき、ＴＦＴ１１９、１２０の入力電極に電流の供給源が接続されていないため、前述の動作は、容量手段１１７、１１８、１２１、１２２における電荷の移動のみによって行われることになる。よって容量手段１２１、１２２への書き込みが十分に行われるようにするためには、容量手段１１７、１１８は大きく設計しておくのが望ましい。
【００５６】
続いて、第２のラッチ回路１１２からの出力信号は、バッファ回路１１３へと入力される。バッファ回路１１３は、２つのインバータを対に配置したものであるので、ここでは、ＴＦＴ１２３〜１２６および容量手段１２７で構成されたインバータ一方のみの動作について述べる。
【００５７】
第２のラッチ回路１１２の一方の出力(Ｄａｔａ Ｏｕｔ２)がＨｉ電位のとき、ＴＦＴ１２３のゲート電極にＨｉ電位が入力されてＯＮする。一方、ＴＦＴ１２４、１２６のゲート電極には、第２のラッチ回路１１２の他方の出力(Ｄａｔａ Ｏｕｔ２＿ｂ)であるＬｏ電位が入力されてＯＦＦする。よって、ＴＦＴ１２５のゲート電極の電位が上昇する。
【００５８】
今、ＴＦＴ１２３のゲート電極の電位は、(ＶＤＤ−ＶｔｈＮ)であるので、ＴＦＴ１２５のゲート電極の電位が(ＶＤＤ−ＶｔｈＮ)となったところで、ＴＦＴ１２３のゲート・ソース間電圧がそのしきい値を下回り、ＯＦＦする。よってＴＦＴ１２５のゲート電極は、その時点で一時浮遊状態となる。
【００５９】
ここで、ＶｔｈＮ＜(ＶＤＤ−ＶｔｈＮ)であるならば、ＴＦＴ１２５がＯＮし、バッファ１１３の出力端子(Ｄａｔａ Ｏｕｔ３)にはＨｉ電位が現れるので、電位が上昇する。さらに、ＴＦＴ１２５のゲート電極と出力電極との間には容量手段１２７を有し、今、ＴＦＴ１２５のゲート電極は浮遊状態であるので、出力端子(Ｄａｔａ Ｏｕｔ３)の電位上昇に伴い、容量結合によってＴＦＴ１２５のゲート電極の電位がさらに上昇する。
【００６０】
結果、ＴＦＴ１２５のゲート電極の電位が、(ＶＤＤ＋ＶｔｈＮ)よりも高くなると、出力端子にＨｉ電位が現れ、その電位はＴＦＴ１２５のしきい値の影響を受けることなく、ＶＤＤに等しくなる。
【００６１】
一方、第２のラッチ回路１１２の一方の出力(Ｄａｔａ Ｏｕｔ２)がＬｏ電位のとき、ＴＦＴ１２３のゲート電極にはＬｏ電位が入力されてＯＦＦする。一方、ＴＦＴ１２４、１２６のゲート電極には、第２のラッチ回路１１２の他方の出力(Ｄａｔａ Ｏｕｔ２＿ｂ)であるＨｉ電位が入力されてＯＮする。よってＴＦＴ１２５のゲート電極の電位はＬｏ電位となってＯＦＦし、出力端子(Ｄａｔａ
Ｏｕｔ３)にはＬｏ電位が現れる。
【００６２】
ＴＦＴ１２８〜１３１および容量手段１３２でなるインバータについても動作は同様であり、一方の出力端子(Ｄａｔａ Ｏｕｔ３)にＨｉ電位が現れるときは、他方の出力端子(Ｄａｔａ Ｏｕｔ３＿ｂ)にはＬｏ電位が現れる。
【００６３】
本実施例で示したラッチ回路においては、第１のラッチ回路〜第２のラッチ回路において、ＴＦＴのしきい値分の振幅減衰が生ずるため、電源電圧がある程度高い必要がある。そこで、第１のラッチ回路の出力を、一旦バッファを介して振幅の補償を行う構成としても良い。
【００６４】
[実施例２]
本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のＴＦＴを同時に作製する方法について説明する。なお、例として液晶表示装置の作製工程を挙げるが、本発明は前述のとおり、液晶表示装置に限定されない。
【００６５】
まず、図７(Ａ)に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤５００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜からなる下地膜５００２を形成する。特に図示していないが、下地膜５００２の形成については、例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１０〜２００[nm](好ましくは５０〜１００[nm])の厚さに形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００[nm](好ましくは１００〜１５０[nm])の厚さに積層形成する。
【００６６】
続いて、島状の半導体層５００３〜５００５は、非晶質構造を有する半導体膜を。レーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状の半導体層５００３〜５００５の厚さは２５〜８０[nm](好ましくは３０〜６０[nm])として形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシリコンゲルマニウム(ＳｉＧｅ)合金等で形成すると良い。
【００６７】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが、エキシマレーザーを用いる場合にはパルス発振周波数を３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用い、パルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(オーバーラップ率)を８０〜９８[％]として行う。
【００６８】
続いて、島状の半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコンを用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。
【００６９】
そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７と第２の導電膜５００８とを積層形成する。本実施例では、第１の導電層５００７をタンタル(Ｔａ)で５０〜１００[nm]の厚さに形成し、第２の導電層５００９をタングステン(Ｗ)で１００〜３００[nm]の厚さに形成する(図７(Ａ))。
【００７０】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極として使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極には不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造を有する窒化タンタル(ＴａＮ)を１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００７１】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他にも６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００７２】
なお、本実施例においては、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例としては、第１の導電膜をＴａＮ、第２の導電膜をＷとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＡｌとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が望ましい。
【００７３】
次に、レジストによるマスク５００９を形成し、電極および配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ(Inductively coupled plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とを混合し、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とを混合した場合にはＷ膜およびＴａ膜とも同程度にエッチングされる。
【００７４】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基板側に印加するバイアス電圧の効果とにより第１の導電膜および第２の導電膜の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、１０〜２０[％]の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４(代表的には３)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３ｂからなる第１の形状の導電層５０１０〜５０１３を形成する。このとき、ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１３で覆われない領域は２０〜５０[nm]程度エッチングされて薄くなった領域が形成される(図７(Ｂ))。
【００７５】
そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する(図７(Ｂ))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオンドープ法にあたっての条件は、ドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]とする。Ｎ型を付与する不純物元素としては、１５族に属する元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用いる。この場合、導電層５０１０〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１４〜５０１６が形成される。この第１の不純物領域５０１４〜５０１６には、１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。
【００７６】
次に、第２のエッチング処理を行う(図７(Ｃ))。同様にＩＣＰエッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを混合して、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ電力を供給し、プラズマを生成して行う。基板側(試料ステージ)にも５０[Ｗ]のＲＦ電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件により第２の導電層であるＷを異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０１７〜５０２０(第１の導電層５０１７ａ〜５０２０ａおよび第２の導電層５０１７ｂ〜５０２０ｂ)を形成する。このとき、ゲート絶縁膜５００６においては、第２の形状の導電層５０１７〜５０２０で覆われない領域はさらに２０〜５０[nm]程度エッチングされて薄くなった領域が形成される。
【００７７】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6の蒸気圧が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5については同程度である。従って、ＣＦ4とＣｌ2の混合ガスでは、Ｗ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても、相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないため、さらにＴａ膜のエッチング速度は低下することとなる。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となる。
【００７８】
そして、第２のドーピング処理を行う(図７(Ｃ))。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素ドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図７(Ｂ)で島状の半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元素に対するマスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域にも不純物元素が添加されるようにしてドーピングする。
こうして、第１の導電層と重なる第２の不純物領域５０２１〜５０２３が形成される。
【００７９】
続いて、第３のエッチング処理を行う(図８(Ａ))。ここでは、エッチング用ガスにＣｌ2を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ2のガス流量比を６０[sccm]とし、１ [Pa]の圧力でコイル型の電極に３５０[Ｗ]のＲＦ電力を投入してプラズマを生成してエッチングを７０秒行った。基板側(試料ステージ)にもＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層が後退して第３の形状の導電層５０２４〜５０２７(第１の導電層５０２４ａ〜５０２７ａおよび第２の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２の不純物領域５０２１〜５０２３の一部は、第１の導電層と重ならない第３の不純物領域５０２８〜５０３０となる。
【００８０】
以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体層と重なる第３の形状の導電層５０２４〜５０２７が、ＴＦＴのゲート電極として機能する。
【００８１】
続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、ラピッドサーマルアニール法(ＲＴＡ法)を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で熱活性化を行うことが望ましい。
【００８２】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱水素化の他の方法として、プラズマ水素化(プラズマにより励起された水素を用いる)によって行っても良い。
【００８３】
次いで、図８(Ｂ)に示すように、第１の層間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料からなる第２の層間絶縁膜５０３２を形成した後、第１の層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およびゲート絶縁膜５００６に対してコンタクトホールを開口し、配線材料による膜を形成して各配線５０３３〜５０３６、および画素電極５０３７をパターニング形成する。
【００８４】
第２の層間絶縁膜５０３２としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第２の層間絶縁膜５０３２は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm](さらに好ましくは２〜４[μm])とすれば良い。
【００８５】
コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域５０１４〜５０１６、およびソース信号線(図示せず)、ゲート信号線(図示せず)、電流供給線(図示せず)およびゲート電極５０２４〜５０２６に達する(図示せず)コンタクトホールをそれぞれ形成する。
【００８６】
また、配線５０３３〜５０３６として、Ｔｉ膜を１００[nm]、Ｔｉを含むＡｌ膜を３００[nm]、Ｔｉ膜を１５０[nm]、スパッタ法で連続形成した３層積層の膜を所望の形状にパターニングして形成する。勿論、他の導電性材料を用いても良い。画素電極５０３７については、表示装置を反射型とする場合には、反射性の高い材料にて形成する。この場合、配線と同時に形成しても良い。一方、透過型である場合には、酸化インジウム錫(Indium Tin Oxide：ＩＴＯ)等の透明導電性材料を用いて形成する。図８(Ｂ)の状態まで完了したものを、本明細書ではアクティブマトリクス基板と呼ぶ。
【００８７】
続いて、対向基板５０３８を用意する。対向基板５０３８には、遮光膜５０３９が形成される。この遮光膜は、クロム(Ｃｒ)等を用いて、１００[nm]〜２００[nm]の厚さで形成する。
【００８８】
一方、画素部においては対向電極５０４０が形成される。対向電極は、ＩＴＯ等の透明導電性材料を用いて形成する。また、可視光の透過率を高く保つために、対向電極の膜厚は１００[nm]〜１２０[nm]で形成することが望ましい。
【００８９】
アクティブマトリクス基板と対向基板とに、配向膜５０４１、５０４２を形成する。配向膜５０４１、５０４２の膜厚は、３０[nm]〜８０[nm]が望ましい。また、配向膜としては、例えば日産化学社製ＳＥ７７９２等を用いることが出来る。プレチルト角の高い配向膜を用いると、アクティブマトリクス方式により駆動される液晶表示装置の駆動時に、ディスクリネーションの発生を抑制することが出来る。
【００９０】
続いて、配向膜５０４１、５０４２をラビングする。ラビング方向は、液晶表示装置が完成したときに、左巻きのＴＮ(Twisted Nematic)配向となるようにするのが望ましい。
【００９１】
本実施例においては特に図示していないが、スペーサを画素内に散布もしくはパターニングにより形成して、セルギャップの均一性を向上させることも可能である。本実施例においては、感光性樹脂膜を製膜、パターニングして、４．０[μm]の高さのスペーサを形成した。
【００９２】
続いて、シール剤５０４３により、アクティブマトリクス基板と対向基板とを貼り合わせる。シール剤としては、熱硬化型のシール剤である三井化学社製ＸＮ−２１Ｓを用いた。シール剤中にはフィラーを混入する。なお、フィラーの高さは４．０[μm]とする。その後、シール剤が硬化した後に、アクティブマトリクス基板と対向基板とを、所望のサイズに同時に分断する。
【００９３】
続いて、液晶５０４４を注入する。液晶材料としては、高速応答性等を考慮すると、低粘度のものが望ましい。本実施例においては、配向制御の容易なネマチック液晶を用いる。勿論、高速応答が可能な強誘電性液晶、反強誘電性液晶を用いても良い。
【００９４】
液晶の注入が終了したのち、注入口をＵＶ硬化型樹脂等を用いて封止する。その後、公知の方法により偏光板を貼り付ける。最後に、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する(図８(Ｃ))。このような出荷出来る状態にまでした状態を本明細書中では液晶表示装置と呼ぶ。
【００９５】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を４枚(島状半導体層パターン、第１配線パターン(ゲート配線、島状のソース配線、容量配線)、コンタクトホールパターン、第２配線パターン(画素電極、接続電極含む))とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【００９６】
なお、本実施例においては、ＴＦＴの型式としてはトップゲート型ＴＦＴを例に挙げて説明しているが、その他に、図１７（Ａ）に示すような活性層の下側にゲート電極を形成したボトムゲート型ＴＦＴ、あるいは図１７（Ｂ）に示すような、活性層を挟み込むように、上下にゲート電極を有するデュアルゲート型ＴＦＴを用いても実施が可能である。
【００９７】
[実施例３]
本実施例においては、実施形態および実施例１に示した回路を用いて、実際に表示装置を作製した例について述べる。
【００９８】
図２(Ａ)に、表示装置の概略図を示す。基板２００の中央部に、画素部２０１が配置されている。画素部２０１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路２０２および、ゲート信号線を制御するための、ゲート信号線駆動回路２０７が配置されている。ゲート信号線駆動回路２０７は、図２(Ａ)では画素部２０１の両側に対称配置されているが、画素部２０１の片側のみに配置しても良い。
【００９９】
ソース信号線駆動回路２０２、ゲート信号線駆動回路２０７を駆動するために外部より入力される信号は、ＦＰＣ２１０を介して入力される。本実施例においては、ＦＰＣ２１０より入力される信号は、その電圧振幅が小さいため、本実施例では、レベルシフタ２０６によって電圧振幅の変換を受けた上で、ソース信号線駆動回路２０２、およびゲート信号線駆動回路２０７へと入力される。
【０１００】
図２(Ａ)において、破線Ａ−Ａ'の断面図を図２(Ｂ)に示す。基板２００上には、画素部２０１、ソース信号線駆動回路２０２、ゲート信号線駆動回路(図示せず)が形成されている。基板２００と、対向基板２１１とは、シール剤２１２を用いて貼り合わされ，基板間のギャップには液晶が注入される。液晶の注入後は、図２(Ａ)に示すように、封止剤２１３によって、注入口を密閉する。
【０１０１】
引き回し配線２２１は、異方導電性フィルム２２３を介して、ＦＰＣ２１０が有するＦＰＣ側配線２２２と電気的に接続される。異方導電性フィルム２２３には、図２(Ｃ)に示すように導電性のフィラー２２４が含まれており、基板２００とＦＰＣ２１０とを熱圧着することで、基板２００上の引き回し配線２２１と、ＦＰＣ２１０上のＦＰＣ側配線２２２とが、導電性フィラー２２４によって電気的に接続される。
【０１０２】
ソース信号線駆動回路２０２の構成を図３に示す。点線枠３００で示されるシフトレジスタは、クロック信号とスタートパルスとに従ってサンプリングパルスを出力するパルス出力回路３０１を複数段用いて構成される。第１のラッチ回路３０２〜第２のラッチ回路３０３〜バッファ回路３０４は、実施例１にて図１１に示したものを用いている。図３のソース信号線駆動回路には、３ビットのデジタル映像信号(Ｄａｔａ１〜Ｄａｔａ３)が入力される。よって、第１のラッチ回路３０２〜第２のラッチ回路３０３〜バッファ回路３０４は、３組が並列に配置され、１つのパルス出力回路から出力されるサンプリングパルスによって、同時に３ビットのデジタル映像信号の保持を行う。
【０１０３】
Ｄ／Ａ変換回路３０５に関しては、本明細書では特に図示していないが、従来用いられている抵抗分割型、容量型等、いずれの型式のものを用いても良い。
【０１０４】
Ｄ／Ａ変換回路３０５にて、３ビットのデジタル映像信号は２3階調のアナログ映像信号へと変換され、それぞれ、ソース信号線(Ｓ０００１〜Ｓ最終)へと書き込まれる。
【０１０５】
なお、外部より入力される信号は、ＩＣ等の集積回路より出力されるため、近年の低電圧化に伴い、３[Ｖ]〜５[Ｖ]程度の低電圧振幅の信号である場合が多いため、それぞれのレベルシフタ３０６〜３０９によって、高電圧振幅の信号へと変換された後、駆動回路へと入力される。
【０１０６】
ゲート信号線駆動回路２０３の構成を図４に示す。点線枠３００で示されるシフトレジスタは、クロック信号とスタートパルスとに従ってゲート信号線選択パルスを出力するパルス出力回路３０１を複数段用いて構成される。ゲート信号線の負荷が大きい場合には、すなわち、シフトレジスタより出力されるゲート信号線選択パルスが、直接ゲート信号線の電位をＨｉ電位、Ｌｏ電位と切り替えるだけの駆動能力を有していない場合、バッファ４０４を用いる必要がある。
【０１０７】
なお、外部より入力される信号は、ＩＣ等の集積回路より出力されるため、近年の低電圧化に伴い、３[Ｖ]〜５[Ｖ]程度の低電圧振幅の信号である場合が多いため、それぞれのレベルシフタ４０１、４０２によって、高電圧振幅の信号へと変換された後、駆動回路へと入力される。
【０１０８】
[実施例４]
実施例２に示した工程は、画素および周辺の駆動回路をＮチャネル型ＴＦＴを用いて構成する場合の例として説明したが、本発明はＰチャネル型ＴＦＴを用いての実施も可能である、
【０１０９】
Ｎチャネル型ＴＦＴの場合、ホットキャリア劣化等の抑制のため、ゲート電極と重なる領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してＰチャネル型ＴＦＴの場合は、ホットキャリア劣化による影響が小さいので、特にオーバーラップ領域を設ける必要はなく、この場合、より簡単な工程で作製することが可能である。
【０１１０】
図９(Ａ)に示すように、実施例４に従って、ガラス等の絶縁基板６００１上に下地膜６００２を形成し、次いで島状の半導体層６００３〜６００５、ゲート絶縁膜６００６、導電層６００７、６００８を形成する。ここで、導電層６００７、６００８は、ここでは積層構造としているが、特に単層であっても構わない。
【０１１１】
次いで、図９(Ｂ)に示すように、レジストによるマスク６００９を形成し、第１のエッチング処理を行う。実施例４においては、積層構造とした導電層の材質による選択比を利用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜６００６においては、エッチングによって２０[nm]〜５０[nm]程度薄くなった領域が形成される。
【０１１２】
続いて、島状の半導体層にＰ型を付与する不純物元素を添加するための第１のドーピング処理を行う。導電層６０１０〜６０１３を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。Ｐ型を付与する不純物元素としては、ボロン(Ｂ)等が代表的である。ここでは、ジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成し、半導体層中の不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１１３】
レジストによるマスクを除去して、図９(Ｃ)の状態を得る。以後、実施例２における図８(Ｂ)以降の工程に従って作製する。
【０１１４】
[実施例５]
本実施例においては、画素部にＥＬ素子を始めとした発光素子を用いる発光装置の作製工程について説明する。
【０１１５】
実施例２に示した作製工程に従い、図８(Ａ)〜図８(Ｂ)に示すように、第１および第２の層間絶縁膜までを形成する。
【０１１６】
続いて、図１２(Ａ)に示すように、コンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチング法を用い、不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。
【０１１７】
次に、ＥＬ素子の陽極７００１として、ＩＴＯ等を代表とする透明導電膜を成膜し、所望の形状にパターニングする。Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層膜を成膜し、所望の形状にパターニングして、配線電極７００２〜７００５および画素電極７００６を形成する。各層の膜厚は、実施例２と同様で良い。画素電極７００６は、先に形成した陽極７００１と重なるように形成してコンタクトを取っている。
【０１１８】
続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、ＥＬ素子の陽極７００１に対応する位置に開口部を形成して第３の層間絶縁膜７００７を形成する。ここで、開口部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。開口部の側壁が十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切れ等が顕著な問題となるため、注意が必要である。
【０１１９】
次に、ＥＬ層７００８を形成した後、ＥＬ素子の陰極７００９を、セシウム(Ｃｓ)を２[nm]以下の厚さで、および銀(Ａｇ)を１０[nm]以下の厚さで形成する。ＥＬ素子の陰極７００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７００９を透過して出射される。
【０１２０】
次いで、ＥＬ素子の保護を目的として、保護膜７０１０を成膜する。その後、ＦＰＣの貼付等の作業を行った後、発光装置が完成する。
【０１２１】
本実施例において、図１２(Ａ)に示した発光装置におけるＥＬ素子の構成の詳細を図１２(Ｂ)に示す。ＥＬ素子の陽極７１０１は、ＩＴＯを代表とする透明導電膜でなる。７１０２は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣｓ膜７１０３およびＡｇ膜７１０４でなる。７１０５が保護膜である。
【０１２２】
ＥＬ素子の陰極側を、極めて薄い膜厚で形成することにより、ＥＬ層７１０２で発生した光は、陰極７１０３、７１０４を透過して上方に出射される。つまり、ＴＦＴが形成されている領域が、発光面の面積を圧迫することがないため、開口率をほぼ１００[％]とすることが出来る。
【０１２３】
以上の工程では、ＥＬ層の上側を陰極、下側を陽極とした構成について説明したが、ＥＬ層の下側の画素電極をＴｉＮ等で形成し、ＥＬ層の上側の電極をＩＴＯ等で形成することによって、ＥＬ層の上側を陽極、ＥＬ層の下側を陰極とすることも可能である。
【０１２４】
また、開口率はやや低下するが、ＥＬ層の下側を陽極、ＥＬ層の上側を陰極とし、ＥＬ層の下側の電極をＩＴＯ等で形成し、ＥＬ層の上側の電極については、本実施例とは異なり、ＭｇＡｇ等を用いて形成することによって、ＥＬ層で発生した光を、ＴＦＴが形成されている基板側、すなわち下方に出射させる型式とすることも勿論可能である。
【０１２５】
[実施例６]
本実施例においては、実施例６とは異なる方法によって発光装置を作製する工程について説明する。
【０１２６】
実施例２に示した作製工程に従い、図８(Ａ)〜図８(Ｂ)に示すように、第１および第２の層間絶縁膜までを形成する。
【０１２７】
続いて、図１３(Ａ)に示すように、コンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。
【０１２８】
次に、配線７２０１〜７２０４、およびＥＬ素子の陽極となる画素電極７２０５を、Ｔｉ膜、Ｔｉを含むＡｌ膜、Ｔｉ膜、および透明導電膜の積層膜として形成する。
【０１２９】
続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、ＥＬ素子の陽極７２０５に対応する位置に開口部を形成して第３の層間絶縁膜７２０６を形成する。ここで、開口部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。開口部の側壁が十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切れ等が顕著な問題となるため、注意が必要である。
【０１３０】
次に、ＥＬ層７２０７を形成した後、ＥＬ素子の陰極７２０８を、セシウム(Ｃｓ)を２[nm]以下の厚さで、および銀(Ａｇ)を１０[nm]以下の厚さで形成する。ＥＬ素子の陰極７００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７００９を透過して出射される。
【０１３１】
次いで、ＥＬ素子の保護を目的として、保護膜７２０９を成膜する。その後、ＦＰＣの貼付等の作業を行った後、発光装置が完成する。
【０１３２】
本実施例において、図１３(Ａ)に示した発光装置におけるＥＬ素子の構成の詳細を図１３(Ｂ)に示す。ＥＬ素子の陽極は、Ｔｉ、Ａｌ、Ｔｉの積層膜でなる金属膜７３０１および、ＩＴＯを代表とする透明導電膜７３０２でなる。７３０３は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣｓ膜７３０４およびＡｇ膜７３０５でなる。７３０６が保護膜である。
【０１３３】
本実施例で作製した発光装置は、実施例６に示した発光装置と同様、開口率をほぼ１００[％]と出来る利点を有する。さらに、配線電極および画素電極の形成において、Ｔｉ、Ａｌ、Ｔｉの積層でなる金属膜と、透明導電膜とを共通のフォトマスクを用いてパターニングを行うことが可能であり、フォトマスクの削減、および工程の簡略化が可能となる。
【０１３４】
以上の工程では、ＥＬ層の上側を陰極、下側を陽極とした構成について説明したが、ＥＬ層の下側の画素電極をＴｉＮ等で形成し、ＥＬ層の上側の電極をＩＴＯ等で形成することによって、ＥＬ層の上側を陽極、ＥＬ層の下側を陰極とすることも可能である。
【０１３５】
また、開口率はやや低下するが、ＥＬ層の下側を陽極、ＥＬ層の上側を陰極とし、ＥＬ層の下側の電極をＩＴＯ等で形成し、ＥＬ層の上側の電極については、本実施例とは異なり、ＭｇＡｇ等を用いて形成することによって、ＥＬ層で発生した光を、ＴＦＴが形成されている基板側、すなわち下方に出射させる型式とすることも勿論可能である。
【０１３６】
[実施例７]
図１６は、図１に示した本発明のラッチ回路の接続に小変更を加えたものである。図１においては、トランジスタ１０２の入力電極は、電源ＶＤＤと接続されていたが、図１６に示すラッチ回路では、ＴＦＴ１６０２の入力電極とゲート電極には、ともにサンプリングパルスが入力されるように接続されている。動作については実施形態と同様であるので、ここでは省略するが、電源線の引き回し等が占めるスペースが取れない場合には、このような接続としても良い。
【０１３７】
[実施例８]
実施例１においては、第１のラッチ回路からの出力は、直ちに第２のラッチ回路に入力され、振幅減衰の補償は、第２のラッチ回路の後段に配置されたバッファ回路が行っている。
【０１３８】
ただしこの場合、動作電圧が低く、かつＴＦＴのしきい値が大きい場合、元の振幅に対してしきい値分の減衰による影響が大きく、ラッチ回路において正常な保持動作が行われないことが考えられる。
【０１３９】
そこで本実施例においては、第１のラッチ回路の後段に振幅補償用バッファ回路を追加した例について説明する。
【０１４０】
図１５に構成を示す。点線枠１５００で囲まれた部分は、実施形態および実施例１にて説明した第１のラッチ回路であり、ＴＦＴ１５０１〜１５０３、および容量手段１５０４、１５０５を有している。
【０１４１】
点線枠１５１０で囲まれた部分が、第１のラッチ回路からの出力振幅を補償するための、振幅補償用バッファ回路であり、ＴＦＴ１５１１〜１５１４、および容量手段１５１５、１５１６を有している。
【０１４２】
回路の動作について説明する。ここで、ＴＦＴ１５１１、１５１２および容量手段１５１５で構成される回路と、ＴＦＴ１５１３、１５１４および容量手段１５１６で構成される回路とは、入力される信号の極性が逆であることを除き、同様の動作をするので、ここでは、ＴＦＴ１５１１、１５１２および容量１５１５で構成される回路のみの動作について説明する。
【０１４３】
第１のラッチ回路１５００に、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)とデジタル映像信号(Ｄｉｇｉｔａｌ Ｄａｔａ)とが入力され、第１の出力信号(Ｄａｔａ Ｏｕｔ)および第２の出力信号(Ｄａｔａ Ｏｕｔ＿ｂ)が出力される。
【０１４４】
ＴＦＴ１５０１の出力電極から出力される信号を第１の出力信号、ＴＦＴ１５０２、１５０３の出力電極から出力される信号を第２の出力信号とする。第２の出力信号は、第１の出力信号に対して反転した極性を有する。
【０１４５】
第１のラッチ回路に入力されるデジタル映像信号(Ｄｉｇｉｔａｌ Ｄａｔａ)がＨｉ電位のとき、第１の出力信号はＨｉ電位、第２の出力信号はＬｏ電位であり、第１のラッチ回路に入力されるデジタル映像信号(Ｄｉｇｉｔａｌ Ｄａｔａ)がＬｏ電位のとき、第１の出力信号はＬｏ電位、第２の出力信号はＨｉ電位である。
【０１４６】
ここで、第１および第２の出力信号の振幅は、第１のラッチ回路にてＴＦＴ１５０１、１５０２のしきい値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となっている。つまりＶｔｈＮだけ、振幅の減衰を生じている。
【０１４７】
第１の出力信号がＨｉ電位、第２の出力信号がＬｏ電位である場合、ＴＦＴ１５１１のゲート電極にはＨｉ電位が入力され、ＴＦＴ１５１２のゲート電極にはＬｏ電位が入力される。
【０１４８】
一方、第１のラッチ回路でサンプリング期間が終了すると、サンプリングパルスはＬｏ電位となり、ＴＦＴ１５０１、１５０２がＯＦＦする。よって、ＴＦＴ１５１１、１５１２のゲート電極は、その瞬間の電位を容量手段１５０４、１５０５によって保持されつつ、浮遊状態となる。
【０１４９】
このときのＴＦＴ１５１１のゲート電極の電位はＨｉ電位、すなわち(ＶＤＤ−ＶｔｈＮ)であり、ＴＦＴ１５１２のゲート電極の電位はＶＳＳである。よって、ＴＦＴ１５１１はＯＮし、ＴＦＴ１５１１の出力電極の電位が上昇する。このとき、ＴＦＴ１５１２はＯＦＦする。
【０１５０】
ここで、容量手段１５１５による、ＴＦＴ１５１１のゲート電極と出力電極間の容量結合によってブートストラップが働き、ＴＦＴ１５１１のゲート電極の電位は(ＶＤＤ−ＶｔｈＮ)からさらに上昇して、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位をとる。よって、ＴＦＴ１５１１の出力電極の電位、すなわちバッファ出力(Ｄａｔａ Ｏｕｔ')の電位は、ＶＤＤに等しくなる。
【０１５１】
一方、ＴＦＴ１５１１のゲート電極にＬｏ電位が入力され、ＴＦＴ１５１２のゲート電極にＨｉ電位が入力されると、バッファ出力はＬｏ電位となる。
【０１５２】
以上の動作が、ＴＦＴ１５１３、１５１４および容量手段１５１６によって構成される回路においても同様になされ、バッファ出力がＨｉ電位のとき、反転バッファ出力(Ｄａｔａ Ｏｕｔ＿ｂ')はＬｏ電位となり、バッファ出力がＬｏ電位のとき、反転バッファ出力はＨｉ電位となる。
【０１５３】
よって、第１のラッチ回路の出力の振幅が補償され、正常にＶＤＤ−ＶＳＳ間の振幅が得られ、第２のラッチ回路へと入力することが出来る。
【０１５４】
ここで、ＴＦＴ１５１１のゲート電極と出力電極間にブートストラップが働くとき、同時にＴＦＴ１５１２のゲート電極も浮遊状態となっているため、特に容量手段を設けない場合にも、ＴＦＴ１５１２それ自身のゲート・ドレイン間容量によって、ＴＦＴ１５１２のゲート電極の電位が上昇する可能性がある。これによって、ＴＦＴ１５１２がＯＮすると、誤動作を招くため、ＴＦＴ１５１２のゲート・ドレイン間につく容量は小さくする、すなわちＴＦＴ１５１２のサイズをＴＦＴ１５１１よりも小さくする等の対策があると望ましい。
【０１５５】
[実施例９]
本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられる。それらの一例を図１４に示す。
【０１５６】
図１４(Ａ)は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体３００１、支持台３００２、表示部３００３等により構成されている。本発明は、表示部３００３を有する表示装置の駆動回路に適用が可能である。
【０１５７】
図１４(Ｂ)はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明は、表示部３０１２を有する表示装置の駆動回路に適用が可能である。
【０１５８】
図１４(Ｃ)はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０２３を有する表示装置の駆動回路に適用が可能である。
【０１５９】
図１４(Ｄ)は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発明は、表示部３０３３を有する表示装置の駆動回路に適用が可能である。
【０１６０】
図１４(Ｅ)は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は表示部３０４２を有する表示装置の駆動回路に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。
【０１６１】
図１４(Ｆ)はデジタルカメラであり、本体３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成されている。本発明は、表示部(Ａ)３０５２および表示部(Ｂ)３０５５を有する表示装置の駆動回路に適用が可能である。
【０１６２】
図１４(Ｇ)は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明は、表示部３０６４を有する表示装置の駆動回路に適用が可能である。
【０１６３】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【発明の効果】
本発明によって、単極性のＴＦＴを用いて構成され、かつ消費電流の少ないラッチ回路が提供された。この回路を用いることにより、デジタル映像信号を入力して映像の表示を行う表示装置の画素部および駆動回路を、単極性のＴＦＴのみによって構成することが出来る。よって、作製工程中の、半導体層への不純物添加工程の一部を省略することが出来、コスト低減や歩留まり向上に寄与する。
【図面の簡単な説明】
【図１】 本発明の実施形態を示す図。
【図２】 表示装置の概略および断面図。
【図３】 本発明のラッチ回路を用いて構成したソース信号線駆動回路の構成を示す図。
【図４】 ゲート信号線駆動回路の構成を示す図。
【図５】 単極性のＴＦＴを用いて構成したシフトレジスタを示す図。
【図６】 単極性のＴＦＴを用いて構成したラッチ回路およびバッファを示す図。
【図７】 表示装置の作製工程例を示す図。
【図８】 表示装置の作製工程例を示す図。
【図９】 表示装置の作製工程例を示す図。
【図１０】 ソース信号線駆動回路の構成を示す図。
【図１１】 本発明のラッチ回路の構成例を示す図。
【図１２】 発光装置の作製工程例を示す図。
【図１３】 発光装置の作製工程例を示す図。
【図１４】 本発明の適用が可能な電子機器の例を示す図。
【図１５】 第１のラッチ回路後段に配置するバッファ回路の構成例を示す図。
【図１６】 本発明のラッチ回路の構成例を示す図。
【図１７】 ボトムゲート型ＴＦＴおよびデュアルゲート型ＴＦＴの断面構造を示す図。
【発明の属する技術分野】
本発明は、デジタル映像信号を入力して映像の表示を行う表示装置に関する。なお本明細書中、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネッセンス(ＥＬ)素子を始めとした発光素子を用いてなる発光装置を含むものとする。表示装置の駆動回路とは、表示装置に配置された画素に映像信号を入力し、映像の表示を行うための処理を行う回路を指し、シフトレジスタ回路、ラッチ回路、バッファ回路、レベルシフト回路等を始めとするパルス出力回路や、アンプ等を始めとする増幅回路を含むものとする。
【０００２】
【従来の技術】
近年、ガラス基板等の絶縁体上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ(以下、ＴＦＴと表記)を用いた、ＬＣＤ(液晶ディスプレイ)を始めとするアクティブマトリクス型表示装置は、多くの製品に利用され、普及している。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、各画素に配置されたＴＦＴによって各画素の電荷を制御することによって映像の表示を行っている。
【０００３】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて駆動回路を基板上に同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている。
【０００４】
一般的に、表示装置の駆動回路を構成する回路としては、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路が使用されているが、工程が複雑になることから、製造コストの上昇、あるいは歩留まりの低下を招いている。
【０００５】
表示装置の駆動回路および画素部を構成するＴＦＴを全て単極性とすることが出来れば、半導体層への不純物元素の添加工程の一部を省略することが出来るため、上記の問題点を解決することが出来る。
【０００６】
ここで、一般的な表示装置の駆動回路の一例として、デジタル映像入力型式の表示装置におけるソース信号線駆動回路の構成を図１０に示す。このソース信号線駆動回路は、クロック信号(Ｓ−ＣＫ)、クロック反転信号(Ｓ−ＣＫｂ)、スタートパルス(ＳＰ)に従って順次サンプリングパルスを出力するパルス出力回路１００１を複数段有してなるシフトレジスタ１０００と、前記サンプリングパルスの入力に従って、３ビットのデジタル映像信号(Ｄａｔａ１〜３)の保持を行う第１のラッチ回路１００２、ラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)の入力に従ってデジタル映像信号の保持を行う第２のラッチ回路、デジタル映像信号をアナログ映像信号に変換するためのＤ／Ａ変換回路１００４とを有している。特に図示していないが、バッファ等を有していても良い。また、デジタル映像信号のビット数は３ビットに限定しないことは言うまでもない。
【０００７】
動作について簡単に説明する。クロック信号およびスタートパルスの入力に従って、シフトレジスタ１０００は、順次サンプリングパルスを出力する。第１のラッチ回路１００２においては、サンプリングパルスが入力されるタイミングに従って、デジタル映像信号(Ｄａｔａ１〜３)を保持する。この動作が１水平期間分完了した後、水平帰線期間内にラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力され、第１のラッチ回路１００２に保持されている１水平周期分のデジタル映像信号は、一斉に第２のラッチ回路１００３へと転送される。その後、Ｄ／Ａ変換回路１００４にデジタル映像信が入力され、各階調に対応した電圧信号へと変換され、ソース信号線(Ｓ０００１〜Ｓ最終)へと書き込まれる。
【０００８】
【発明が解決しようとする課題】
このような駆動回路を単極性のＴＦＴを用いて構成する場合について述べる。図５(Ａ)に示しているのは、単極性のＴＦＴによって構成したシフトレジスタである。クロック信号とスタートパルスとに従ってサンプリングパルスを出力するパルス出力回路５００を複数段用いて構成される。
【０００９】
パルス出力回路単体の回路図を、図５(Ｂ)に示す。単極性のＴＦＴによって論理回路を構成する場合、例えばＮチャネル型ＴＦＴを用いる場合には、高電位側電源に接続したＮチャネル型ＴＦＴのしきい値により、出力信号の振幅が、入力信号の振幅に比べて減衰するという問題点がある。ここで示したパルス出力回路は、ブートストラップ法によってそのような問題を解決したものであり、同発明者らによって、特願２００１−１４１３４７号にて出願されているものである。
【００１０】
図５(Ｂ)に示す回路の動作について簡単に説明する。ここで、回路を構成する単極性のＴＦＴとは、Ｎチャネル型ＴＦＴであるとし、そのしきい値電圧は一律、ＶｔｈＮとする。ただし、これは回路の構成をＮチャネル型に限定するものではない。
【００１１】
動作について説明する。なお、回路動作の説明をする際に、ＴＦＴの動作について述べる場合があるが、ＴＦＴがＯＮするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を超え、ＴＦＴのソース領域とドレイン領域とが、チャネル形成領域を通じて導通状態となることをいい、ＴＦＴがＯＦＦするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を下回り、ＴＦＴのソース領域とドレイン領域とが非導通状態となることをいうものとする。
【００１２】
また、本明細書においては、ＴＦＴの接続を説明するのに、「ゲート電極、入力電極、出力電極」と、「ゲート電極、ソース領域、ドレイン領域」とを使い分けている。これは、ＴＦＴの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、ＴＦＴのソース領域とドレイン領域とは、ＴＦＴの構造上、明確に区別することが難しいため、信号の入出力を説明する際には、入力電極、出力電極と呼び、ＴＦＴの電極の電位の関係について説明する際は、入力電極と出力電極のうちいずれか一方をソース領域、他方をドレイン領域と呼ぶこととする。
【００１３】
さらに、説明の際の信号の振幅は、ＶＤＤ−ＶＳＳ間とし、高電位側電源をＶＤＤ，低電位側電源をＶＳＳとする。また、ＶｔｈＮ＜(ＶＤＤ−ＶｔｈＮ)を満たすものとする。また、各電位の関係を簡単にするため、ＶＳＳ＝０[Ｖ]として考える。ただし、実際に回路を駆動する場合はこの限りでない。
【００１４】
あるｍ段目(１＜ｍ≦ｎ)のパルス出力回路において、ＴＦＴ５０１、５０４のゲート電極にはｍ−１段目の出力パルスが入力されて(ｍ＝１、すなわち第１段目の場合、ＳＰが入力される)Ｈｉ電位となり、ＴＦＴ５０１、５０４がＯＮする。これにより、ＴＦＴ５０５のゲート電極の電位はＶＤＤ側に引き上げられ、その電位が(ＶＤＤ−ＶｔｈＮ)となったところでＴＦＴ５０１がＯＦＦし、浮遊状態となる(ただし、ＶｔｈＮ＜(ＶＤＤ−ＶｔｈＮ))。従ってＴＦＴ５０５がＯＮする。一方、ＴＦＴ５０２、５０３のゲート電極にはこの時点ではパルスが入力されておらず、Ｌｏ電位のままであるので、ＯＦＦしている。よってＴＦＴ５０６のゲート電極の電位はＬｏ電位であり、ＯＦＦしているので、ＴＦＴ５０５の入力電極から入力されるＣＫがＨｉ電位となるのに伴い、出力端子(ＳＲ Ｏｕｔ)の電位がＶＤＤ側に引き上げられる。
【００１５】
ここで、ＴＦＴ５０５のゲート電極と出力電極間には、容量手段５０７が設けてあり、さらに今、ＴＦＴ５０５のゲート電極は浮遊状態にあるため、出力端子(ＳＲ Ｏｕｔ)の電位が上昇するのに伴い、ブートストラップによってＴＦＴ５０５のゲート電極の電位は(ＶＤＤ−ＶｔｈＮ)からさらに引き上げられる。これにより、ＴＦＴ５０５のゲート電極の電位は、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位を取る。よって出力端子(ＳＲ Ｏｕｔ)の電位は、ＴＦＴ５０５のしきい値によって電位が低下することなく、完全にＶＤＤまで上昇する。
【００１６】
同様にして、ｍ＋１段目においてはＳ−ＣＫｂに従ってパルスが出力される。ｍ＋１段目の出力パルスは、ｍ段目に帰還してＴＦＴ５０２、５０３のゲート電極に入力される。ＴＦＴ５０２、５０３のゲート電極がＨｉ電位となってＯＮすることにより、ＴＦＴ５０５のゲート電極の電位はＶＳＳ側に引き下げられてＴＦＴ５０５がＯＦＦする。同時にＴＦＴ５０６のゲート電極の電位がＨｉ電位となってＯＮし、ｍ段目の出力端子(ＳＲ Ｏｕｔ)の電位はＬｏ電位となる。
【００１７】
続いて、単極性のＴＦＴによってラッチ回路を構成した例を図６(Ａ)に示す。点線枠６０１で示す回路が第１のラッチ回路、点線枠６０２で示す回路が第２のラッチ回路にあたる。点線枠６０３で示す回路はバッファ回路である。なお、バッファ６０３の構成に関しては、同発明者らにより、特願２００１−１３３４３１号にて出願されているものである。
【００１８】
第１のラッチ回路６０１は、ＴＦＴ６０４と容量手段６０５とを有し、ＴＦＴ６０４の入力電極には、１ビットのデジタル映像信号(Ｄａｔａ)が入力され、ＴＦＴ６０４のゲート電極には、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)が入力される。サンプリングパルスが入力されると、ＴＦＴ６０４がＯＮし、デジタル映像信号が容量手段６０５に保持される。
【００１９】
第２のラッチ回路６０２は、ＴＦＴ６０６と容量手段６０７とを有し、ＴＦＴ６０６の入力電極には、第１のラッチ回路にて保持されているデジタル映像信号が入力され、ＴＦＴ６０６のゲート電極には、ラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力される。ラッチパルスが入力されると、ＴＦＴ６０６がＯＮし、デジタル映像信号が容量手段６０７に保持される。
【００２０】
バッファ６０３は、ＴＦＴ６０８〜６１１と容量手段６１２とを有し、ＴＦＴ６０９および６１１のゲート電極には、第２のラッチ回路にて保持されているデジタル映像信号が入力される。ＴＦＴ６０８のゲート電極は、電源ＶＤＤと接続されている。なお、ＴＦＴ６０８の電流能力よりも、ＴＦＴ６０９の電流能力を十分に大きく構成している。
【００２１】
ＴＦＴ６０９および６１１のゲート電極にＨｉ電位が入力されると、ＴＦＴ６１０のゲート電極の電位がＬｏ電位となり、ＴＦＴ６１０がＯＦＦする。一方、ＴＦＴ６１１がＯＮし、出力端子(Ｏｕｔ)にはＬｏ電位が現れる。
【００２２】
ＴＦＴ６０９および６１１のゲート電極にＬｏ電位が入力されると、ＴＦＴ６０９および６１１は共にＯＦＦする。よってＴＦＴ６０８を通じて、ＴＦＴ６１０のゲート電極の電位が上昇し、その電位が(ＶＤＤ−ＶｔｈＮ)となったところで浮遊状態となる。従ってＴＦＴ６１０がＯＮし、出力端子(Ｏｕｔ)の電位が上昇する。それに伴い、容量手段６１２によるＴＦＴ６１０のゲート電極と出力電極間の容量結合により、ＴＦＴ６１０のゲート電極の電位はさらに上昇し、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位となる。よって、出力端子(Ｏｕｔ)には、Ｈｉ電位が現れ、その電位はＶＤＤに等しくなる。
【００２３】
なお、第１のラッチ回路６０１と第２のラッチ回路６０２との間にはバッファを配置しても良い。
【００２４】
ここで、第２のラッチ回路の出力により駆動されるバッファ６０３に注目する。ＴＦＴ６０９にＨｉ電位が入力されてＯｎしている期間は、ＶＤＤ−ＴＦＴ６０８−ＴＦＴ６０９−ＶＳＳ間に電流パスが生ずる。この電流パスは、第２のラッチ回路からＨｉ電位が出力されている間、電流が流れ続ける。すなわち、ラッチ回路に入力されるデジタル映像信号がＨｉ電位のとき、最大１水平期間にわたって電流が流れ続けることになるため、消費電流の多大な増加を招く。
【００２５】
本発明は、回路動作時の消費電流を低減するための回路を提供するものである。
【００２６】
【課題を解決するための手段】
前述の課題を解決するために、本発明では以下のような手段を講じた。
【００２７】
図６(Ａ)に示したスイッチ用ＴＦＴ＋容量手段の構成によるラッチ回路は、１入力１出力型である。よって、バッファ６０３も１入力型としている。
【００２８】
バッファへの入力信号がＨｉ電位の時、電流パスが生じないようにする方法としては、図６(Ｂ)に示すように、 入力信号(Ｉｎ)に対し、反転入力信号(Ｉｎｂ)を用い、ＴＦＴ６０８、６０９が排他的にＯＮ、ＯＦＦするようにすれば良い。
【００２９】
そこで、本発明では、ラッチ回路の出力を、出力、反転出力の２出力型とするような構成とした。
【００３０】
本発明の構成を以下に記す。
【００３１】
本発明の表示装置の駆動回路は、
第１乃至第３のトランジスタと、第１および第２の容量手段とを有する表示装置の駆動回路であって、
前記第１乃至第３のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極と、前記第３のトランジスタのゲート電極とは、いずれも第１の信号出力部と電気的に接続され、
前記第２のトランジスタの入力電極は、第１の電源と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第２および第３のトランジスタの出力電極は、いずれも第２の信号出力部と電気的に接続され、
前記第１の容量手段は、前記第１の信号出力部に配置され、前記第１の信号出力部より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２の信号出力部に配置され、前記第２の信号出力部より出力される信号の電位を保持する容量手段であることを特徴としている。
【００３２】
本発明の表示装置の駆動回路は、
第１乃至第３のトランジスタと、第１および第２の容量手段とを有する表示装置の駆動回路であって、
前記第１乃至第３のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極と、前記第３のトランジスタのゲート電極とは、いずれも第１の信号出力部と電気的に接続され、
前記第２のトランジスタの入力電極は、前記第１の信号入力部と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第２および第３のトランジスタの出力電極は、いずれも第２の信号出力部と電気的に接続され、
前記第１の容量手段は、前記第１の信号出力部に配置され、前記第１の信号出力部より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２の信号出力部に配置され、前記第２の信号出力部より出力される信号の電位を保持する容量手段であることを特徴としている。
【００３３】
上記の構成によって、デジタル映像信号の入力に対し、非反転出力、反転出力の２出力を得られるため、それらの信号によって駆動される後段のバッファにおいては、電流パスの発生を最小限に抑えることが出来る。よって、表示装置の消費電力の低減に寄与する。
【００３４】
本発明の表示装置の駆動回路は、
第１乃至第３のトランジスタと、第１および第２の容量手段と、振幅補償バッファ回路とを有する表示装置の駆動回路であって、
前記第１乃至第３のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極は、前記第３のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタの入力電極は、第１の電源と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第１のトランジスタの出力電極と、第１の信号出力部との間に、前記振幅補償バッファ回路を有し、
前記第２および第３のトランジスタの出力電極と、第２の信号出力部との間に、前記振幅補償バッファ回路を有し、
前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、前記第１のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、前記第２および第３のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記振幅補償バッファ回路は、前記第１のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第１の信号出力部に出力し、前記第２および第３のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第２の信号出力部に出力することを特徴としている。
【００３５】
本発明の表示装置の駆動回路は、
第１乃至第３のトランジスタと、第１および第２の容量手段と、振幅補償バッファ回路とを有する表示装置の駆動回路であって、
前記第１乃至第３のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極は、前記第３のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタの入力電極は、前記第１の信号入力部と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第１のトランジスタの出力電極と、第１の信号出力部との間に、前記振幅補償バッファ回路を有し、
前記第２および第３のトランジスタの出力電極と、第２の信号出力部との間に、前記振幅補償バッファ回路を有し、
前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、前記第１のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、前記第２および第３のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記振幅補償バッファ回路は、前記第１のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第１の信号出力部に出力し、前記第２および第３のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第２の信号出力部に出力することを特徴としている。
【００３６】
本発明の表示装置の駆動回路は、
第１乃至第７のトランジスタと、第１乃至第４の容量手段とを有する表示装置の駆動回路であって、
前記第１乃至第７のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極は、前記第３のトランジスタのゲート電極、前記第４のトランジスタのゲート電極、および前記第５のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタの入力電極は、第１の電源と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第２のトランジスタの出力電極は、前記第３のトランジスタの出力電極、前記第６のトランジスタのゲート電極、および前記第７のトランジスタのゲート電極と電気的に接続され、
前記第４のトランジスタの入力電極、および前記第７のトランジスタの入力電極は、前記第１の電源と電気的に接続され、
前記第５のトランジスタの入力電極、および前記第６のトランジスタの入力電極は、前記第２の電源と電気的に接続され、
前記第４のトランジスタの出力電極と、前記第６のトランジスタの出力電極とは、いずれも第１の信号出力部と電気的に接続され、
前記第５のトランジスタの出力電極と、前記第７のトランジスタの出力電極とは、いずれも第２の信号出力部と電気的に接続され、
前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、前記第１のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、前記第２および第３のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第３の容量手段は、前記第４のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であり、
前記第４の容量手段は、前記第７のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であることを特徴としている。
【００３７】
本発明の表示装置の駆動回路は、
第１乃至第７のトランジスタと、第１乃至第４の容量手段とを有する表示装置の駆動回路であって、
前記第１乃至第７のトランジスタはいずれも同一導電型であり、
前記第１および第２のトランジスタのゲート電極は、第１の信号入力部と電気的に接続され、
前記第１のトランジスタの入力電極は、第２の信号入力部と電気的に接続され、
前記第１のトランジスタの出力電極は、前記第３のトランジスタのゲート電極、前記第４のトランジスタのゲート電極、および前記第５のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタの入力電極は、前記第１の信号入力部と電気的に接続され、
前記第３のトランジスタの入力電極は、第２の電源と電気的に接続され、
前記第２のトランジスタの出力電極は、前記第３のトランジスタの出力電極、前記第６のトランジスタのゲート電極、および前記第７のトランジスタのゲート電極と電気的に接続され、
前記第４のトランジスタの入力電極、および前記第７のトランジスタの入力電極は、前記第１の電源と電気的に接続され、
前記第５のトランジスタの入力電極、および前記第６のトランジスタの入力電極は、前記第２の電源と電気的に接続され、
前記第４のトランジスタの出力電極と、前記第６のトランジスタの出力電極とは、いずれも第１の信号出力部と電気的に接続され、
前記第５のトランジスタの出力電極と、前記第７のトランジスタの出力電極とは、いずれも第２の信号出力部と電気的に接続され、
前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、前記第１のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、前記第２および第３のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第３の容量手段は、前記第４のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であり、
前記第４の容量手段は、前記第７のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であることを特徴としている。
【００３８】
上記の構成によって、デジタル映像信号の入力に対し、非反転出力、反転出力の２出力を得られるため、それらの信号によって駆動される後段のバッファにおいては、電流パスの発生を最小限に抑えることが出来る。よって、表示装置の消費電力の低減に寄与する。
【００３９】
さらに、第１のトランジスタの出力電極から得られる非反転出力信号と、第２および第３のトランジスタの出力電極から得られる反転出力信号とは、ブートストラップによる振幅補償を受けるため、回路の動作をより確実にすることが出来る。
【００４０】
本発明によると、
請求項１乃至請求項６のいずれか１項において、
前記第２の信号出力部より出力される信号は、前記第１の信号出力部より出力される信号の反転信号であっても良い。
【００４１】
本発明によると、
請求項１乃至請求項７のいずれか１項において、
前記導電型とは、Ｎチャネル型であっても良い。
【００４２】
本発明によると、
請求項１乃至請求項７のいずれか１項において、
前記導電型とは、Ｐチャネル型であっても良い。
【００４３】
本発明によると、
請求項１乃至請求項９のいずれか１項において、
前記第１乃至第４の容量手段は、トランジスタのゲート電極と入力電極との間、もしくはトランジスタのゲート電極と出力電極との間の容量を用いた容量手段であっても良い。
【００４４】
本発明によると、
請求項１乃至請求項９のいずれか１項において、
前記第１乃至第４の容量手段は、半導体層を形成する材料、ゲート電極を形成する材料、配線材料のうちいずれか２材料と、前記２材料間の絶縁膜とでなる容量手段であっても良い。
【発明の実施の形態】
図１に示すのは、本発明のラッチ回路の構成であり、ＴＦＴ１０１〜１０３、および容量手段１０４、１０５を有する。ＴＦＴ１０１、１０２のゲート電極には、シフトレジスタより出力されるサンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)が入力され、ＴＦＴ１０１の入力電極には，デジタル映像信号(ＤｉｇｉｔａｌＤａｔａ)が入力される。ＴＦＴ１０２の入力電極は、高電位側電源ＶＤＤに接続され、ＴＦＴ１０３の入力電極は、低電位側電源ＶＳＳに接続されている。
【００４５】
この構成の特徴としては、デジタル映像信号の入力に対し、出力(Ｄａｔａ Ｏｕｔ)、反転出力(Ｄａｔａ Ｏｕｔ＿ｂ)の２出力を得る点である。
【００４６】
回路の動作について説明する。なお、サンプリングパルスおよびデジタル映像信号の、入力時の振幅はいずれもＶＤＤ−ＶＳＳ間とする。
【００４７】
シフトレジスタより出力されたサンプリングパルスが、ＴＦＴ１０１、１０２のゲート電極に入力され、ＴＦＴ１０１、１０２がＯＮする。入力されているデジタル映像信号がＨｉ電位のとき、ＴＦＴ１０３のゲート電極にＨｉ電位が入力されてＯＮする。このとき、ＴＦＴ１０２、１０３がともにＯＮしているが、ＴＦＴ１０３の電流能力を、ＴＦＴ１０２の電流能力よりも十分に高くしておくことにより、ＴＦＴ１０２、１０３の出力電極、つまり反転出力端子(Ｄａｔａ Ｏｕｔ＿ｂ)にはＬｏ電位が現れる。出力端子(Ｄａｔａ Ｏｕｔ)には、デジタル映像信号がＴＦＴ１０１を通じてそのまま出力される。
【００４８】
一方、入力されているデジタル映像信号がＬｏ電位のとき、ＴＦＴ１０３のゲート電極にはＬｏ電位が入力されてＯＦＦする。よって、反転出力端子(Ｄａｔａ Ｏｕｔ＿ｂ)にはＨｉ電位が現れる。出力端子(Ｄａｔａ Ｏｕｔ)には、デジタル映像信号がＴＦＴ１０１を通じてそのまま出力される。
【００４９】
以上の動作が順次、１水平周期分行われる。出力端子(Ｄａｔａ Ｏｕｔ)および反転出力端子(Ｄａｔａ Ｏｕｔ＿ｂ)に出力された信号は、それぞれ容量手段１０４、１０５によって、帰線期間までの間、保持される。
【００５０】
サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＬｏ電位となり、サンプリング期間が終了すると、ＴＦＴ１０１、１０２がＯＦＦする。つまり、図１に示した本発明のラッチ回路においては、ＶＤＤ−ＴＦＴ１０２−ＴＦＴ１０３−ＶＳＳ間に電流パスが生ずるのは、サンプリングパルスが入力されており、かつデジタル映像信号がＨｉ電位の時に限られる。
【００５１】
ここで、出力端子(Ｄａｔａ Ｏｕｔ)側に現れる出力信号の振幅は、ＴＦＴ１０１のしきい値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となり、反転出力端子(Ｄａｔａ Ｏｕｔ＿ｂ)側に現れる出力信号の振幅は、ＴＦＴ１０２のしきい値の影響を受けるため、同様に(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となるが、以後、ラッチ回路の後段にバッファを設けることにより、ブートストラップを用いて振幅の補償を行うため、問題とはならない。
【００５２】
【実施例】
以下に、本発明の実施例について記載する。
【００５３】
[実施例１]
図１１は、実施形態にて説明した構成でなる回路を第１のラッチ回路とし、第２のラッチ回路およびバッファまでを構成した例である。第１のラッチ回路１１１は、ＴＦＴ１１４〜１１６および容量手段１１７、１１８とを有し、第２のラッチ回路１１２は、ＴＦＴ１１９、１２０および容量手段１２１、１２２とを有し、バッファ回路１１３は、ＴＦＴ１２３〜１２６および容量手段１２７でなるインバータと、ＴＦＴ１２８〜１３１および容量手段１３２でなるインバータとを有する。
【００５４】
１水平周期分のサンプリングが終了した後の帰線期間中に、ラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力されると、第２のラッチ回路１１２におけるＴＦＴ１１９、１２０がＯＮし、第１のラッチ回路１１１において、容量手段１１７、１１８にて保持されている信号が、第２のラッチ回路１１２における容量手段１２１、１２２に書き込まれる。
【００５５】
サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＬｏ電位となり、サンプリング期間が終了すると、ＴＦＴ１１４、１１５がＯＦＦし、ＴＦＴ１１６もまたＯＦＦする。よって、ＴＦＴ１１９、１２０の入力電極は浮遊状態となる。続いて、ラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力されると、ＴＦＴ１１９、１２０がＯＮし、容量手段１２１、１２２に信号が書き込まれるが、このとき、ＴＦＴ１１９、１２０の入力電極に電流の供給源が接続されていないため、前述の動作は、容量手段１１７、１１８、１２１、１２２における電荷の移動のみによって行われることになる。よって容量手段１２１、１２２への書き込みが十分に行われるようにするためには、容量手段１１７、１１８は大きく設計しておくのが望ましい。
【００５６】
続いて、第２のラッチ回路１１２からの出力信号は、バッファ回路１１３へと入力される。バッファ回路１１３は、２つのインバータを対に配置したものであるので、ここでは、ＴＦＴ１２３〜１２６および容量手段１２７で構成されたインバータ一方のみの動作について述べる。
【００５７】
第２のラッチ回路１１２の一方の出力(Ｄａｔａ Ｏｕｔ２)がＨｉ電位のとき、ＴＦＴ１２３のゲート電極にＨｉ電位が入力されてＯＮする。一方、ＴＦＴ１２４、１２６のゲート電極には、第２のラッチ回路１１２の他方の出力(Ｄａｔａ Ｏｕｔ２＿ｂ)であるＬｏ電位が入力されてＯＦＦする。よって、ＴＦＴ１２５のゲート電極の電位が上昇する。
【００５８】
今、ＴＦＴ１２３のゲート電極の電位は、(ＶＤＤ−ＶｔｈＮ)であるので、ＴＦＴ１２５のゲート電極の電位が(ＶＤＤ−ＶｔｈＮ)となったところで、ＴＦＴ１２３のゲート・ソース間電圧がそのしきい値を下回り、ＯＦＦする。よってＴＦＴ１２５のゲート電極は、その時点で一時浮遊状態となる。
【００５９】
ここで、ＶｔｈＮ＜(ＶＤＤ−ＶｔｈＮ)であるならば、ＴＦＴ１２５がＯＮし、バッファ１１３の出力端子(Ｄａｔａ Ｏｕｔ３)にはＨｉ電位が現れるので、電位が上昇する。さらに、ＴＦＴ１２５のゲート電極と出力電極との間には容量手段１２７を有し、今、ＴＦＴ１２５のゲート電極は浮遊状態であるので、出力端子(Ｄａｔａ Ｏｕｔ３)の電位上昇に伴い、容量結合によってＴＦＴ１２５のゲート電極の電位がさらに上昇する。
【００６０】
結果、ＴＦＴ１２５のゲート電極の電位が、(ＶＤＤ＋ＶｔｈＮ)よりも高くなると、出力端子にＨｉ電位が現れ、その電位はＴＦＴ１２５のしきい値の影響を受けることなく、ＶＤＤに等しくなる。
【００６１】
一方、第２のラッチ回路１１２の一方の出力(Ｄａｔａ Ｏｕｔ２)がＬｏ電位のとき、ＴＦＴ１２３のゲート電極にはＬｏ電位が入力されてＯＦＦする。一方、ＴＦＴ１２４、１２６のゲート電極には、第２のラッチ回路１１２の他方の出力(Ｄａｔａ Ｏｕｔ２＿ｂ)であるＨｉ電位が入力されてＯＮする。よってＴＦＴ１２５のゲート電極の電位はＬｏ電位となってＯＦＦし、出力端子(Ｄａｔａ
Ｏｕｔ３)にはＬｏ電位が現れる。
【００６２】
ＴＦＴ１２８〜１３１および容量手段１３２でなるインバータについても動作は同様であり、一方の出力端子(Ｄａｔａ Ｏｕｔ３)にＨｉ電位が現れるときは、他方の出力端子(Ｄａｔａ Ｏｕｔ３＿ｂ)にはＬｏ電位が現れる。
【００６３】
本実施例で示したラッチ回路においては、第１のラッチ回路〜第２のラッチ回路において、ＴＦＴのしきい値分の振幅減衰が生ずるため、電源電圧がある程度高い必要がある。そこで、第１のラッチ回路の出力を、一旦バッファを介して振幅の補償を行う構成としても良い。
【００６４】
[実施例２]
本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のＴＦＴを同時に作製する方法について説明する。なお、例として液晶表示装置の作製工程を挙げるが、本発明は前述のとおり、液晶表示装置に限定されない。
【００６５】
まず、図７(Ａ)に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤５００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜からなる下地膜５００２を形成する。特に図示していないが、下地膜５００２の形成については、例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１０〜２００[nm](好ましくは５０〜１００[nm])の厚さに形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００[nm](好ましくは１００〜１５０[nm])の厚さに積層形成する。
【００６６】
続いて、島状の半導体層５００３〜５００５は、非晶質構造を有する半導体膜を。レーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状の半導体層５００３〜５００５の厚さは２５〜８０[nm](好ましくは３０〜６０[nm])として形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシリコンゲルマニウム(ＳｉＧｅ)合金等で形成すると良い。
【００６７】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが、エキシマレーザーを用いる場合にはパルス発振周波数を３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用い、パルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(オーバーラップ率)を８０〜９８[％]として行う。
【００６８】
続いて、島状の半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコンを用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。
【００６９】
そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７と第２の導電膜５００８とを積層形成する。本実施例では、第１の導電層５００７をタンタル(Ｔａ)で５０〜１００[nm]の厚さに形成し、第２の導電層５００９をタングステン(Ｗ)で１００〜３００[nm]の厚さに形成する(図７(Ａ))。
【００７０】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極として使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極には不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造を有する窒化タンタル(ＴａＮ)を１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００７１】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他にも６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００７２】
なお、本実施例においては、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例としては、第１の導電膜をＴａＮ、第２の導電膜をＷとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＡｌとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が望ましい。
【００７３】
次に、レジストによるマスク５００９を形成し、電極および配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ(Inductively coupled plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とを混合し、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とを混合した場合にはＷ膜およびＴａ膜とも同程度にエッチングされる。
【００７４】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基板側に印加するバイアス電圧の効果とにより第１の導電膜および第２の導電膜の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、１０〜２０[％]の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４(代表的には３)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３ｂからなる第１の形状の導電層５０１０〜５０１３を形成する。このとき、ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１３で覆われない領域は２０〜５０[nm]程度エッチングされて薄くなった領域が形成される(図７(Ｂ))。
【００７５】
そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する(図７(Ｂ))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオンドープ法にあたっての条件は、ドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]とする。Ｎ型を付与する不純物元素としては、１５族に属する元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用いる。この場合、導電層５０１０〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１４〜５０１６が形成される。この第１の不純物領域５０１４〜５０１６には、１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。
【００７６】
次に、第２のエッチング処理を行う(図７(Ｃ))。同様にＩＣＰエッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを混合して、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ電力を供給し、プラズマを生成して行う。基板側(試料ステージ)にも５０[Ｗ]のＲＦ電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件により第２の導電層であるＷを異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０１７〜５０２０(第１の導電層５０１７ａ〜５０２０ａおよび第２の導電層５０１７ｂ〜５０２０ｂ)を形成する。このとき、ゲート絶縁膜５００６においては、第２の形状の導電層５０１７〜５０２０で覆われない領域はさらに２０〜５０[nm]程度エッチングされて薄くなった領域が形成される。
【００７７】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6の蒸気圧が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5については同程度である。従って、ＣＦ4とＣｌ2の混合ガスでは、Ｗ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても、相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないため、さらにＴａ膜のエッチング速度は低下することとなる。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となる。
【００７８】
そして、第２のドーピング処理を行う(図７(Ｃ))。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素ドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図７(Ｂ)で島状の半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元素に対するマスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域にも不純物元素が添加されるようにしてドーピングする。
こうして、第１の導電層と重なる第２の不純物領域５０２１〜５０２３が形成される。
【００７９】
続いて、第３のエッチング処理を行う(図８(Ａ))。ここでは、エッチング用ガスにＣｌ2を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ2のガス流量比を６０[sccm]とし、１ [Pa]の圧力でコイル型の電極に３５０[Ｗ]のＲＦ電力を投入してプラズマを生成してエッチングを７０秒行った。基板側(試料ステージ)にもＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層が後退して第３の形状の導電層５０２４〜５０２７(第１の導電層５０２４ａ〜５０２７ａおよび第２の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２の不純物領域５０２１〜５０２３の一部は、第１の導電層と重ならない第３の不純物領域５０２８〜５０３０となる。
【００８０】
以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体層と重なる第３の形状の導電層５０２４〜５０２７が、ＴＦＴのゲート電極として機能する。
【００８１】
続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、ラピッドサーマルアニール法(ＲＴＡ法)を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で熱活性化を行うことが望ましい。
【００８２】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱水素化の他の方法として、プラズマ水素化(プラズマにより励起された水素を用いる)によって行っても良い。
【００８３】
次いで、図８(Ｂ)に示すように、第１の層間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料からなる第２の層間絶縁膜５０３２を形成した後、第１の層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およびゲート絶縁膜５００６に対してコンタクトホールを開口し、配線材料による膜を形成して各配線５０３３〜５０３６、および画素電極５０３７をパターニング形成する。
【００８４】
第２の層間絶縁膜５０３２としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第２の層間絶縁膜５０３２は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm](さらに好ましくは２〜４[μm])とすれば良い。
【００８５】
コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域５０１４〜５０１６、およびソース信号線(図示せず)、ゲート信号線(図示せず)、電流供給線(図示せず)およびゲート電極５０２４〜５０２６に達する(図示せず)コンタクトホールをそれぞれ形成する。
【００８６】
また、配線５０３３〜５０３６として、Ｔｉ膜を１００[nm]、Ｔｉを含むＡｌ膜を３００[nm]、Ｔｉ膜を１５０[nm]、スパッタ法で連続形成した３層積層の膜を所望の形状にパターニングして形成する。勿論、他の導電性材料を用いても良い。画素電極５０３７については、表示装置を反射型とする場合には、反射性の高い材料にて形成する。この場合、配線と同時に形成しても良い。一方、透過型である場合には、酸化インジウム錫(Indium Tin Oxide：ＩＴＯ)等の透明導電性材料を用いて形成する。図８(Ｂ)の状態まで完了したものを、本明細書ではアクティブマトリクス基板と呼ぶ。
【００８７】
続いて、対向基板５０３８を用意する。対向基板５０３８には、遮光膜５０３９が形成される。この遮光膜は、クロム(Ｃｒ)等を用いて、１００[nm]〜２００[nm]の厚さで形成する。
【００８８】
一方、画素部においては対向電極５０４０が形成される。対向電極は、ＩＴＯ等の透明導電性材料を用いて形成する。また、可視光の透過率を高く保つために、対向電極の膜厚は１００[nm]〜１２０[nm]で形成することが望ましい。
【００８９】
アクティブマトリクス基板と対向基板とに、配向膜５０４１、５０４２を形成する。配向膜５０４１、５０４２の膜厚は、３０[nm]〜８０[nm]が望ましい。また、配向膜としては、例えば日産化学社製ＳＥ７７９２等を用いることが出来る。プレチルト角の高い配向膜を用いると、アクティブマトリクス方式により駆動される液晶表示装置の駆動時に、ディスクリネーションの発生を抑制することが出来る。
【００９０】
続いて、配向膜５０４１、５０４２をラビングする。ラビング方向は、液晶表示装置が完成したときに、左巻きのＴＮ(Twisted Nematic)配向となるようにするのが望ましい。
【００９１】
本実施例においては特に図示していないが、スペーサを画素内に散布もしくはパターニングにより形成して、セルギャップの均一性を向上させることも可能である。本実施例においては、感光性樹脂膜を製膜、パターニングして、４．０[μm]の高さのスペーサを形成した。
【００９２】
続いて、シール剤５０４３により、アクティブマトリクス基板と対向基板とを貼り合わせる。シール剤としては、熱硬化型のシール剤である三井化学社製ＸＮ−２１Ｓを用いた。シール剤中にはフィラーを混入する。なお、フィラーの高さは４．０[μm]とする。その後、シール剤が硬化した後に、アクティブマトリクス基板と対向基板とを、所望のサイズに同時に分断する。
【００９３】
続いて、液晶５０４４を注入する。液晶材料としては、高速応答性等を考慮すると、低粘度のものが望ましい。本実施例においては、配向制御の容易なネマチック液晶を用いる。勿論、高速応答が可能な強誘電性液晶、反強誘電性液晶を用いても良い。
【００９４】
液晶の注入が終了したのち、注入口をＵＶ硬化型樹脂等を用いて封止する。その後、公知の方法により偏光板を貼り付ける。最後に、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する(図８(Ｃ))。このような出荷出来る状態にまでした状態を本明細書中では液晶表示装置と呼ぶ。
【００９５】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を４枚(島状半導体層パターン、第１配線パターン(ゲート配線、島状のソース配線、容量配線)、コンタクトホールパターン、第２配線パターン(画素電極、接続電極含む))とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【００９６】
なお、本実施例においては、ＴＦＴの型式としてはトップゲート型ＴＦＴを例に挙げて説明しているが、その他に、図１７（Ａ）に示すような活性層の下側にゲート電極を形成したボトムゲート型ＴＦＴ、あるいは図１７（Ｂ）に示すような、活性層を挟み込むように、上下にゲート電極を有するデュアルゲート型ＴＦＴを用いても実施が可能である。
【００９７】
[実施例３]
本実施例においては、実施形態および実施例１に示した回路を用いて、実際に表示装置を作製した例について述べる。
【００９８】
図２(Ａ)に、表示装置の概略図を示す。基板２００の中央部に、画素部２０１が配置されている。画素部２０１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路２０２および、ゲート信号線を制御するための、ゲート信号線駆動回路２０７が配置されている。ゲート信号線駆動回路２０７は、図２(Ａ)では画素部２０１の両側に対称配置されているが、画素部２０１の片側のみに配置しても良い。
【００９９】
ソース信号線駆動回路２０２、ゲート信号線駆動回路２０７を駆動するために外部より入力される信号は、ＦＰＣ２１０を介して入力される。本実施例においては、ＦＰＣ２１０より入力される信号は、その電圧振幅が小さいため、本実施例では、レベルシフタ２０６によって電圧振幅の変換を受けた上で、ソース信号線駆動回路２０２、およびゲート信号線駆動回路２０７へと入力される。
【０１００】
図２(Ａ)において、破線Ａ−Ａ'の断面図を図２(Ｂ)に示す。基板２００上には、画素部２０１、ソース信号線駆動回路２０２、ゲート信号線駆動回路(図示せず)が形成されている。基板２００と、対向基板２１１とは、シール剤２１２を用いて貼り合わされ，基板間のギャップには液晶が注入される。液晶の注入後は、図２(Ａ)に示すように、封止剤２１３によって、注入口を密閉する。
【０１０１】
引き回し配線２２１は、異方導電性フィルム２２３を介して、ＦＰＣ２１０が有するＦＰＣ側配線２２２と電気的に接続される。異方導電性フィルム２２３には、図２(Ｃ)に示すように導電性のフィラー２２４が含まれており、基板２００とＦＰＣ２１０とを熱圧着することで、基板２００上の引き回し配線２２１と、ＦＰＣ２１０上のＦＰＣ側配線２２２とが、導電性フィラー２２４によって電気的に接続される。
【０１０２】
ソース信号線駆動回路２０２の構成を図３に示す。点線枠３００で示されるシフトレジスタは、クロック信号とスタートパルスとに従ってサンプリングパルスを出力するパルス出力回路３０１を複数段用いて構成される。第１のラッチ回路３０２〜第２のラッチ回路３０３〜バッファ回路３０４は、実施例１にて図１１に示したものを用いている。図３のソース信号線駆動回路には、３ビットのデジタル映像信号(Ｄａｔａ１〜Ｄａｔａ３)が入力される。よって、第１のラッチ回路３０２〜第２のラッチ回路３０３〜バッファ回路３０４は、３組が並列に配置され、１つのパルス出力回路から出力されるサンプリングパルスによって、同時に３ビットのデジタル映像信号の保持を行う。
【０１０３】
Ｄ／Ａ変換回路３０５に関しては、本明細書では特に図示していないが、従来用いられている抵抗分割型、容量型等、いずれの型式のものを用いても良い。
【０１０４】
Ｄ／Ａ変換回路３０５にて、３ビットのデジタル映像信号は２3階調のアナログ映像信号へと変換され、それぞれ、ソース信号線(Ｓ０００１〜Ｓ最終)へと書き込まれる。
【０１０５】
なお、外部より入力される信号は、ＩＣ等の集積回路より出力されるため、近年の低電圧化に伴い、３[Ｖ]〜５[Ｖ]程度の低電圧振幅の信号である場合が多いため、それぞれのレベルシフタ３０６〜３０９によって、高電圧振幅の信号へと変換された後、駆動回路へと入力される。
【０１０６】
ゲート信号線駆動回路２０３の構成を図４に示す。点線枠３００で示されるシフトレジスタは、クロック信号とスタートパルスとに従ってゲート信号線選択パルスを出力するパルス出力回路３０１を複数段用いて構成される。ゲート信号線の負荷が大きい場合には、すなわち、シフトレジスタより出力されるゲート信号線選択パルスが、直接ゲート信号線の電位をＨｉ電位、Ｌｏ電位と切り替えるだけの駆動能力を有していない場合、バッファ４０４を用いる必要がある。
【０１０７】
なお、外部より入力される信号は、ＩＣ等の集積回路より出力されるため、近年の低電圧化に伴い、３[Ｖ]〜５[Ｖ]程度の低電圧振幅の信号である場合が多いため、それぞれのレベルシフタ４０１、４０２によって、高電圧振幅の信号へと変換された後、駆動回路へと入力される。
【０１０８】
[実施例４]
実施例２に示した工程は、画素および周辺の駆動回路をＮチャネル型ＴＦＴを用いて構成する場合の例として説明したが、本発明はＰチャネル型ＴＦＴを用いての実施も可能である、
【０１０９】
Ｎチャネル型ＴＦＴの場合、ホットキャリア劣化等の抑制のため、ゲート電極と重なる領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してＰチャネル型ＴＦＴの場合は、ホットキャリア劣化による影響が小さいので、特にオーバーラップ領域を設ける必要はなく、この場合、より簡単な工程で作製することが可能である。
【０１１０】
図９(Ａ)に示すように、実施例４に従って、ガラス等の絶縁基板６００１上に下地膜６００２を形成し、次いで島状の半導体層６００３〜６００５、ゲート絶縁膜６００６、導電層６００７、６００８を形成する。ここで、導電層６００７、６００８は、ここでは積層構造としているが、特に単層であっても構わない。
【０１１１】
次いで、図９(Ｂ)に示すように、レジストによるマスク６００９を形成し、第１のエッチング処理を行う。実施例４においては、積層構造とした導電層の材質による選択比を利用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜６００６においては、エッチングによって２０[nm]〜５０[nm]程度薄くなった領域が形成される。
【０１１２】
続いて、島状の半導体層にＰ型を付与する不純物元素を添加するための第１のドーピング処理を行う。導電層６０１０〜６０１３を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。Ｐ型を付与する不純物元素としては、ボロン(Ｂ)等が代表的である。ここでは、ジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成し、半導体層中の不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１１３】
レジストによるマスクを除去して、図９(Ｃ)の状態を得る。以後、実施例２における図８(Ｂ)以降の工程に従って作製する。
【０１１４】
[実施例５]
本実施例においては、画素部にＥＬ素子を始めとした発光素子を用いる発光装置の作製工程について説明する。
【０１１５】
実施例２に示した作製工程に従い、図８(Ａ)〜図８(Ｂ)に示すように、第１および第２の層間絶縁膜までを形成する。
【０１１６】
続いて、図１２(Ａ)に示すように、コンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチング法を用い、不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。
【０１１７】
次に、ＥＬ素子の陽極７００１として、ＩＴＯ等を代表とする透明導電膜を成膜し、所望の形状にパターニングする。Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層膜を成膜し、所望の形状にパターニングして、配線電極７００２〜７００５および画素電極７００６を形成する。各層の膜厚は、実施例２と同様で良い。画素電極７００６は、先に形成した陽極７００１と重なるように形成してコンタクトを取っている。
【０１１８】
続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、ＥＬ素子の陽極７００１に対応する位置に開口部を形成して第３の層間絶縁膜７００７を形成する。ここで、開口部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。開口部の側壁が十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切れ等が顕著な問題となるため、注意が必要である。
【０１１９】
次に、ＥＬ層７００８を形成した後、ＥＬ素子の陰極７００９を、セシウム(Ｃｓ)を２[nm]以下の厚さで、および銀(Ａｇ)を１０[nm]以下の厚さで形成する。ＥＬ素子の陰極７００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７００９を透過して出射される。
【０１２０】
次いで、ＥＬ素子の保護を目的として、保護膜７０１０を成膜する。その後、ＦＰＣの貼付等の作業を行った後、発光装置が完成する。
【０１２１】
本実施例において、図１２(Ａ)に示した発光装置におけるＥＬ素子の構成の詳細を図１２(Ｂ)に示す。ＥＬ素子の陽極７１０１は、ＩＴＯを代表とする透明導電膜でなる。７１０２は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣｓ膜７１０３およびＡｇ膜７１０４でなる。７１０５が保護膜である。
【０１２２】
ＥＬ素子の陰極側を、極めて薄い膜厚で形成することにより、ＥＬ層７１０２で発生した光は、陰極７１０３、７１０４を透過して上方に出射される。つまり、ＴＦＴが形成されている領域が、発光面の面積を圧迫することがないため、開口率をほぼ１００[％]とすることが出来る。
【０１２３】
以上の工程では、ＥＬ層の上側を陰極、下側を陽極とした構成について説明したが、ＥＬ層の下側の画素電極をＴｉＮ等で形成し、ＥＬ層の上側の電極をＩＴＯ等で形成することによって、ＥＬ層の上側を陽極、ＥＬ層の下側を陰極とすることも可能である。
【０１２４】
また、開口率はやや低下するが、ＥＬ層の下側を陽極、ＥＬ層の上側を陰極とし、ＥＬ層の下側の電極をＩＴＯ等で形成し、ＥＬ層の上側の電極については、本実施例とは異なり、ＭｇＡｇ等を用いて形成することによって、ＥＬ層で発生した光を、ＴＦＴが形成されている基板側、すなわち下方に出射させる型式とすることも勿論可能である。
【０１２５】
[実施例６]
本実施例においては、実施例６とは異なる方法によって発光装置を作製する工程について説明する。
【０１２６】
実施例２に示した作製工程に従い、図８(Ａ)〜図８(Ｂ)に示すように、第１および第２の層間絶縁膜までを形成する。
【０１２７】
続いて、図１３(Ａ)に示すように、コンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。
【０１２８】
次に、配線７２０１〜７２０４、およびＥＬ素子の陽極となる画素電極７２０５を、Ｔｉ膜、Ｔｉを含むＡｌ膜、Ｔｉ膜、および透明導電膜の積層膜として形成する。
【０１２９】
続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、ＥＬ素子の陽極７２０５に対応する位置に開口部を形成して第３の層間絶縁膜７２０６を形成する。ここで、開口部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。開口部の側壁が十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切れ等が顕著な問題となるため、注意が必要である。
【０１３０】
次に、ＥＬ層７２０７を形成した後、ＥＬ素子の陰極７２０８を、セシウム(Ｃｓ)を２[nm]以下の厚さで、および銀(Ａｇ)を１０[nm]以下の厚さで形成する。ＥＬ素子の陰極７００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７００９を透過して出射される。
【０１３１】
次いで、ＥＬ素子の保護を目的として、保護膜７２０９を成膜する。その後、ＦＰＣの貼付等の作業を行った後、発光装置が完成する。
【０１３２】
本実施例において、図１３(Ａ)に示した発光装置におけるＥＬ素子の構成の詳細を図１３(Ｂ)に示す。ＥＬ素子の陽極は、Ｔｉ、Ａｌ、Ｔｉの積層膜でなる金属膜７３０１および、ＩＴＯを代表とする透明導電膜７３０２でなる。７３０３は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣｓ膜７３０４およびＡｇ膜７３０５でなる。７３０６が保護膜である。
【０１３３】
本実施例で作製した発光装置は、実施例６に示した発光装置と同様、開口率をほぼ１００[％]と出来る利点を有する。さらに、配線電極および画素電極の形成において、Ｔｉ、Ａｌ、Ｔｉの積層でなる金属膜と、透明導電膜とを共通のフォトマスクを用いてパターニングを行うことが可能であり、フォトマスクの削減、および工程の簡略化が可能となる。
【０１３４】
以上の工程では、ＥＬ層の上側を陰極、下側を陽極とした構成について説明したが、ＥＬ層の下側の画素電極をＴｉＮ等で形成し、ＥＬ層の上側の電極をＩＴＯ等で形成することによって、ＥＬ層の上側を陽極、ＥＬ層の下側を陰極とすることも可能である。
【０１３５】
また、開口率はやや低下するが、ＥＬ層の下側を陽極、ＥＬ層の上側を陰極とし、ＥＬ層の下側の電極をＩＴＯ等で形成し、ＥＬ層の上側の電極については、本実施例とは異なり、ＭｇＡｇ等を用いて形成することによって、ＥＬ層で発生した光を、ＴＦＴが形成されている基板側、すなわち下方に出射させる型式とすることも勿論可能である。
【０１３６】
[実施例７]
図１６は、図１に示した本発明のラッチ回路の接続に小変更を加えたものである。図１においては、トランジスタ１０２の入力電極は、電源ＶＤＤと接続されていたが、図１６に示すラッチ回路では、ＴＦＴ１６０２の入力電極とゲート電極には、ともにサンプリングパルスが入力されるように接続されている。動作については実施形態と同様であるので、ここでは省略するが、電源線の引き回し等が占めるスペースが取れない場合には、このような接続としても良い。
【０１３７】
[実施例８]
実施例１においては、第１のラッチ回路からの出力は、直ちに第２のラッチ回路に入力され、振幅減衰の補償は、第２のラッチ回路の後段に配置されたバッファ回路が行っている。
【０１３８】
ただしこの場合、動作電圧が低く、かつＴＦＴのしきい値が大きい場合、元の振幅に対してしきい値分の減衰による影響が大きく、ラッチ回路において正常な保持動作が行われないことが考えられる。
【０１３９】
そこで本実施例においては、第１のラッチ回路の後段に振幅補償用バッファ回路を追加した例について説明する。
【０１４０】
図１５に構成を示す。点線枠１５００で囲まれた部分は、実施形態および実施例１にて説明した第１のラッチ回路であり、ＴＦＴ１５０１〜１５０３、および容量手段１５０４、１５０５を有している。
【０１４１】
点線枠１５１０で囲まれた部分が、第１のラッチ回路からの出力振幅を補償するための、振幅補償用バッファ回路であり、ＴＦＴ１５１１〜１５１４、および容量手段１５１５、１５１６を有している。
【０１４２】
回路の動作について説明する。ここで、ＴＦＴ１５１１、１５１２および容量手段１５１５で構成される回路と、ＴＦＴ１５１３、１５１４および容量手段１５１６で構成される回路とは、入力される信号の極性が逆であることを除き、同様の動作をするので、ここでは、ＴＦＴ１５１１、１５１２および容量１５１５で構成される回路のみの動作について説明する。
【０１４３】
第１のラッチ回路１５００に、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)とデジタル映像信号(Ｄｉｇｉｔａｌ Ｄａｔａ)とが入力され、第１の出力信号(Ｄａｔａ Ｏｕｔ)および第２の出力信号(Ｄａｔａ Ｏｕｔ＿ｂ)が出力される。
【０１４４】
ＴＦＴ１５０１の出力電極から出力される信号を第１の出力信号、ＴＦＴ１５０２、１５０３の出力電極から出力される信号を第２の出力信号とする。第２の出力信号は、第１の出力信号に対して反転した極性を有する。
【０１４５】
第１のラッチ回路に入力されるデジタル映像信号(Ｄｉｇｉｔａｌ Ｄａｔａ)がＨｉ電位のとき、第１の出力信号はＨｉ電位、第２の出力信号はＬｏ電位であり、第１のラッチ回路に入力されるデジタル映像信号(Ｄｉｇｉｔａｌ Ｄａｔａ)がＬｏ電位のとき、第１の出力信号はＬｏ電位、第２の出力信号はＨｉ電位である。
【０１４６】
ここで、第１および第２の出力信号の振幅は、第１のラッチ回路にてＴＦＴ１５０１、１５０２のしきい値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となっている。つまりＶｔｈＮだけ、振幅の減衰を生じている。
【０１４７】
第１の出力信号がＨｉ電位、第２の出力信号がＬｏ電位である場合、ＴＦＴ１５１１のゲート電極にはＨｉ電位が入力され、ＴＦＴ１５１２のゲート電極にはＬｏ電位が入力される。
【０１４８】
一方、第１のラッチ回路でサンプリング期間が終了すると、サンプリングパルスはＬｏ電位となり、ＴＦＴ１５０１、１５０２がＯＦＦする。よって、ＴＦＴ１５１１、１５１２のゲート電極は、その瞬間の電位を容量手段１５０４、１５０５によって保持されつつ、浮遊状態となる。
【０１４９】
このときのＴＦＴ１５１１のゲート電極の電位はＨｉ電位、すなわち(ＶＤＤ−ＶｔｈＮ)であり、ＴＦＴ１５１２のゲート電極の電位はＶＳＳである。よって、ＴＦＴ１５１１はＯＮし、ＴＦＴ１５１１の出力電極の電位が上昇する。このとき、ＴＦＴ１５１２はＯＦＦする。
【０１５０】
ここで、容量手段１５１５による、ＴＦＴ１５１１のゲート電極と出力電極間の容量結合によってブートストラップが働き、ＴＦＴ１５１１のゲート電極の電位は(ＶＤＤ−ＶｔｈＮ)からさらに上昇して、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位をとる。よって、ＴＦＴ１５１１の出力電極の電位、すなわちバッファ出力(Ｄａｔａ Ｏｕｔ')の電位は、ＶＤＤに等しくなる。
【０１５１】
一方、ＴＦＴ１５１１のゲート電極にＬｏ電位が入力され、ＴＦＴ１５１２のゲート電極にＨｉ電位が入力されると、バッファ出力はＬｏ電位となる。
【０１５２】
以上の動作が、ＴＦＴ１５１３、１５１４および容量手段１５１６によって構成される回路においても同様になされ、バッファ出力がＨｉ電位のとき、反転バッファ出力(Ｄａｔａ Ｏｕｔ＿ｂ')はＬｏ電位となり、バッファ出力がＬｏ電位のとき、反転バッファ出力はＨｉ電位となる。
【０１５３】
よって、第１のラッチ回路の出力の振幅が補償され、正常にＶＤＤ−ＶＳＳ間の振幅が得られ、第２のラッチ回路へと入力することが出来る。
【０１５４】
ここで、ＴＦＴ１５１１のゲート電極と出力電極間にブートストラップが働くとき、同時にＴＦＴ１５１２のゲート電極も浮遊状態となっているため、特に容量手段を設けない場合にも、ＴＦＴ１５１２それ自身のゲート・ドレイン間容量によって、ＴＦＴ１５１２のゲート電極の電位が上昇する可能性がある。これによって、ＴＦＴ１５１２がＯＮすると、誤動作を招くため、ＴＦＴ１５１２のゲート・ドレイン間につく容量は小さくする、すなわちＴＦＴ１５１２のサイズをＴＦＴ１５１１よりも小さくする等の対策があると望ましい。
【０１５５】
[実施例９]
本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられる。それらの一例を図１４に示す。
【０１５６】
図１４(Ａ)は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体３００１、支持台３００２、表示部３００３等により構成されている。本発明は、表示部３００３を有する表示装置の駆動回路に適用が可能である。
【０１５７】
図１４(Ｂ)はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明は、表示部３０１２を有する表示装置の駆動回路に適用が可能である。
【０１５８】
図１４(Ｃ)はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０２３を有する表示装置の駆動回路に適用が可能である。
【０１５９】
図１４(Ｄ)は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発明は、表示部３０３３を有する表示装置の駆動回路に適用が可能である。
【０１６０】
図１４(Ｅ)は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は表示部３０４２を有する表示装置の駆動回路に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。
【０１６１】
図１４(Ｆ)はデジタルカメラであり、本体３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成されている。本発明は、表示部(Ａ)３０５２および表示部(Ｂ)３０５５を有する表示装置の駆動回路に適用が可能である。
【０１６２】
図１４(Ｇ)は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明は、表示部３０６４を有する表示装置の駆動回路に適用が可能である。
【０１６３】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【発明の効果】
本発明によって、単極性のＴＦＴを用いて構成され、かつ消費電流の少ないラッチ回路が提供された。この回路を用いることにより、デジタル映像信号を入力して映像の表示を行う表示装置の画素部および駆動回路を、単極性のＴＦＴのみによって構成することが出来る。よって、作製工程中の、半導体層への不純物添加工程の一部を省略することが出来、コスト低減や歩留まり向上に寄与する。
【図面の簡単な説明】
【図１】 本発明の実施形態を示す図。
【図２】 表示装置の概略および断面図。
【図３】 本発明のラッチ回路を用いて構成したソース信号線駆動回路の構成を示す図。
【図４】 ゲート信号線駆動回路の構成を示す図。
【図５】 単極性のＴＦＴを用いて構成したシフトレジスタを示す図。
【図６】 単極性のＴＦＴを用いて構成したラッチ回路およびバッファを示す図。
【図７】 表示装置の作製工程例を示す図。
【図８】 表示装置の作製工程例を示す図。
【図９】 表示装置の作製工程例を示す図。
【図１０】 ソース信号線駆動回路の構成を示す図。
【図１１】 本発明のラッチ回路の構成例を示す図。
【図１２】 発光装置の作製工程例を示す図。
【図１３】 発光装置の作製工程例を示す図。
【図１４】 本発明の適用が可能な電子機器の例を示す図。
【図１５】 第１のラッチ回路後段に配置するバッファ回路の構成例を示す図。
【図１６】 本発明のラッチ回路の構成例を示す図。
【図１７】 ボトムゲート型ＴＦＴおよびデュアルゲート型ＴＦＴの断面構造を示す図。
Claims (13)
- 第１乃至第３のトランジスタと、第１及び第２の容量素子とを有する半導体装置であって、
前記第１乃至第３のトランジスタは、いずれも同一導電型であり、
前記第１のトランジスタのゲートは、第１の入力端と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第２の入力端と電気的に接続され、他方は第１の出力端と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の入力端と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第１の電源線と電気的に接続され、他方は第２の出力端と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、第２の電源線と電気的に接続され、他方は前記第２の出力端と電気的に接続され、
前記第１の容量素子の一方の端子は、前記第１の出力端と電気的に接続され、
前記第２の容量素子の一方の端子は、前記第２の出力端と電気的に接続されていることを特徴とする半導体装置。 - 第１乃至第３のトランジスタと、第１及び第２の容量素子とを有する半導体装置であって、
前記第１乃至第３のトランジスタは、いずれも同一導電型であり、
前記第１のトランジスタのゲートは、第１の入力端と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第２の入力端と電気的に接続され、他方は第１の出力端と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の入力端と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記第１の入力端と電気的に接続され、他方は第２の出力端と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、第２の電源線と電気的に接続され、他方は前記第２の出力端と電気的に接続され、
前記第１の容量素子の一方の端子は、前記第１の出力端と電気的に接続され、
前記第２の容量素子の一方の端子は、前記第２の出力端と電気的に接続されていることを特徴とする半導体装置。 - 第１乃至第３のトランジスタと、第１及び第２の容量素子と、バッファ回路とを有する半導体装置であって、
前記第１のトランジスタのゲートは、第１の入力端と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第２の入力端と電気的に接続され、他方は前記バッファ回路を介して第１の出力端と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の入力端と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第１の電源線と電気的に接続され、他方は前記バッファ回路を介して第２の出力端と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、第２の電源線と電気的に接続され、他方は前記第２のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第１の容量素子の一方の端子は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２の容量素子の一方の端子は、前記第２のトランジスタのソース及びドレインの他方と電気的に接続されていることを特徴とする半導体装置。 - 第１乃至第３のトランジスタと、第１及び第２の容量素子と、バッファ回路とを有する半導体装置であって、
前記第１乃至第３のトランジスタは、いずれも同一導電型であり、
前記第１のトランジスタのゲートは、第１の入力端と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第２の入力端と電気的に接続され、他方は前記バッファ回路を介して第１の出力端と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の入力端と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記第１の入力端と電気的に接続され、他方は前記バッファ回路を介して第２の出力端と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、第２の電源線と電気的に接続され、他方は前記第２のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第１の容量素子の一方の端子は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２の容量素子の一方の端子は、前記第２のトランジスタのソース及びドレインの他方と電気的に接続されていることを特徴とする半導体装置。 - 請求項３において、
前記バッファ回路は、第４乃至第７のトランジスタを有し、
前記第４のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、前記第１の電源線と電気的に接続され、他方は前記第２の出力端と電気的に接続され、
前記第５のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は、前記第２の電源線と電気的に接続され、他方は前記第２の出力端と電気的に接続され、
前記第６のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第６のトランジスタのソース及びドレインの一方は、前記第１の電源線と電気的に接続され、他方は前記第１の出力端と電気的に接続され、
前記第７のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第７のトランジスタのソース及びドレインの一方は、前記第２の電源線と電気的に接続され、他方は前記第１の出力端と電気的に接続されることを特徴とする半導体装置。 - 請求項４において、
前記バッファ回路は、第４乃至第７のトランジスタを有し、
前記第４のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、第１の電源線と電気的に接続され、他方は前記第２の出力端と電気的に接続され、
前記第５のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は、前記第２の電源線と電気的に接続され、他方は前記第２の出力端と電気的に接続され、
前記第６のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第６のトランジスタのソース及びドレインの一方は、前記第１の電源線と電気的に接続され、他方は前記第１の出力端と電気的に接続され、
前記第７のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第７のトランジスタのソース及びドレインの一方は、前記第２の電源線と電気的に接続され、他方は前記第１の出力端と電気的に接続されることを特徴とする半導体装置。 - 請求項１乃至請求項６のいずれか一において、
前記第１の入力端には、サンプリングパルスが入力され、
前記第２の入力端には、デジタル映像信号が入力されることを特徴とする半導体装置。 - 請求項１乃至請求項７のいずれか一において、
前記第１の出力端より出力される信号は、前記第２の出力端より出力される信号の反転信号であることを特徴とする半導体装置。 - 請求項１乃至請求項８のいずれか一において、
前記導電型とは、Ｎチャネル型であることを特徴とする半導体装置。 - 請求項１乃至請求項８のいずれか一において、
前記導電型とは、Ｐチャネル型であることを特徴とする半導体装置。 - 請求項１乃至請求項１０のいずれか一において、
前記第１乃至第３のトランジスタがそれぞれ有する活性層と同層に設けられた半導体層と、前記第１乃至第３のトランジスタがそれぞれ有するゲート電極と同層に設けられた導電層と、前記第１乃至第３のトランジスタがそれぞれ有する配線と同層に設けられた配線層と、を有し、
前記第１及び第２の容量素子はそれぞれ、
前記半導体層、前記導電層、及び前記半導体層と前記導電層との間に設けられた絶縁層、
前記導電層、前記配線層、及び前記導電層と前記配線層との間に設けられた絶縁層、
又は、前記半導体層、前記配線層、及び前記半導体層と前記配線層との間に設けられた絶縁層を用いて形成されていることを特徴とする半導体装置。 - 請求項１乃至請求項１１のいずれか一項に記載の半導体装置を具備したことを特徴とする表示装置。
- 請求項１２に記載の表示装置と、操作スイッチとを具備したことを特徴とする電子機器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001236953A JP4831895B2 (ja) | 2001-08-03 | 2001-08-03 | 半導体装置 |
| US10/206,802 US7068076B2 (en) | 2001-08-03 | 2002-07-29 | Semiconductor device and display device |
| US11/276,189 US7403038B2 (en) | 2001-08-03 | 2006-02-17 | Semiconductor device and display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001236953A JP4831895B2 (ja) | 2001-08-03 | 2001-08-03 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011181408A Division JP5352640B2 (ja) | 2011-08-23 | 2011-08-23 | 駆動回路及び電子機器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003043976A JP2003043976A (ja) | 2003-02-14 |
| JP2003043976A5 JP2003043976A5 (ja) | 2008-09-11 |
| JP4831895B2 true JP4831895B2 (ja) | 2011-12-07 |
Family
ID=19068125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001236953A Expired - Fee Related JP4831895B2 (ja) | 2001-08-03 | 2001-08-03 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7068076B2 (ja) |
| JP (1) | JP4831895B2 (ja) |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4785271B2 (ja) * | 2001-04-27 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| JP4439761B2 (ja) * | 2001-05-11 | 2010-03-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| TW582005B (en) | 2001-05-29 | 2004-04-01 | Semiconductor Energy Lab | Pulse output circuit, shift register, and display device |
| SG148032A1 (en) * | 2001-07-16 | 2008-12-31 | Semiconductor Energy Lab | Light emitting device |
| US6788108B2 (en) | 2001-07-30 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4831895B2 (ja) * | 2001-08-03 | 2011-12-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7218349B2 (en) * | 2001-08-09 | 2007-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4397555B2 (ja) | 2001-11-30 | 2010-01-13 | 株式会社半導体エネルギー研究所 | 半導体装置、電子機器 |
| JP2003347926A (ja) * | 2002-05-30 | 2003-12-05 | Sony Corp | レベルシフト回路、表示装置および携帯端末 |
| JP4339103B2 (ja) | 2002-12-25 | 2009-10-07 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| JP4425547B2 (ja) * | 2003-01-17 | 2010-03-03 | 株式会社半導体エネルギー研究所 | パルス出力回路、シフトレジスタ、および電子機器 |
| KR100490623B1 (ko) * | 2003-02-24 | 2005-05-17 | 삼성에스디아이 주식회사 | 버퍼 회로 및 이를 이용한 액티브 매트릭스 표시 장치 |
| KR100957580B1 (ko) * | 2003-09-30 | 2010-05-12 | 삼성전자주식회사 | 구동장치, 이를 갖는 표시장치 및 이의 구동방법 |
| JP4485776B2 (ja) * | 2003-10-07 | 2010-06-23 | パナソニック株式会社 | 液晶表示装置および液晶表示装置の制御方法 |
| JP4149430B2 (ja) * | 2003-12-04 | 2008-09-10 | シャープ株式会社 | パルス出力回路、それを用いた表示装置の駆動回路、表示装置、およびパルス出力方法 |
| KR100604067B1 (ko) * | 2004-12-24 | 2006-07-24 | 삼성에스디아이 주식회사 | 버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치 |
| KR100707623B1 (ko) * | 2005-03-19 | 2007-04-13 | 한양대학교 산학협력단 | 화소 및 이를 이용한 발광 표시장치 |
| US9153341B2 (en) | 2005-10-18 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| EP1793366A3 (en) | 2005-12-02 | 2009-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device, and electronic device |
| TWI521492B (zh) | 2006-04-05 | 2016-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置，顯示裝置，和電子裝置 |
| US8330492B2 (en) | 2006-06-02 | 2012-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| TWI336945B (en) | 2006-06-15 | 2011-02-01 | Au Optronics Corp | Dual-gate transistor and pixel structure using the same |
| EP1895545B1 (en) | 2006-08-31 | 2014-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP5116277B2 (ja) | 2006-09-29 | 2013-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器 |
| TWI511116B (zh) | 2006-10-17 | 2015-12-01 | Semiconductor Energy Lab | 脈衝輸出電路、移位暫存器及顯示裝置 |
| US8405596B2 (en) * | 2007-01-31 | 2013-03-26 | Sharp Kabushiki Kaisha | Display device having dual scanning signal line driver circuits |
| US8552948B2 (en) | 2007-04-05 | 2013-10-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising threshold control circuit |
| JP5042077B2 (ja) * | 2007-04-06 | 2012-10-03 | 株式会社半導体エネルギー研究所 | 表示装置 |
| KR101526475B1 (ko) * | 2007-06-29 | 2015-06-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 및 그 구동 방법 |
| JP4835626B2 (ja) | 2008-04-03 | 2011-12-14 | ソニー株式会社 | シフトレジスタ回路、表示パネル及び電子機器 |
| TWI525603B (zh) * | 2009-01-16 | 2016-03-11 | 半導體能源研究所股份有限公司 | 液晶顯示裝置及其電子裝置 |
| TWI671724B (zh) | 2009-09-10 | 2019-09-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置和顯示裝置 |
| CN102024410B (zh) | 2009-09-16 | 2014-10-22 | 株式会社半导体能源研究所 | 半导体装置及电子设备 |
| KR102065330B1 (ko) | 2009-10-16 | 2020-01-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치의 제작 방법 |
| CN113903796A (zh) * | 2009-10-16 | 2022-01-07 | 株式会社半导体能源研究所 | 逻辑电路和半导体器件 |
| WO2011070929A1 (en) | 2009-12-11 | 2011-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| TWI427587B (zh) * | 2010-05-11 | 2014-02-21 | Innolux Corp | 顯示器 |
| JP5846789B2 (ja) | 2010-07-29 | 2016-01-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9466618B2 (en) | 2011-05-13 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including two thin film transistors and method of manufacturing the same |
| KR20230093081A (ko) | 2011-07-22 | 2023-06-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광 장치 |
| JP6075922B2 (ja) | 2012-02-29 | 2017-02-08 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US10043794B2 (en) | 2012-03-22 | 2018-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| JP6228753B2 (ja) | 2012-06-01 | 2017-11-08 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、表示モジュール、及び電子機器 |
| TWI587261B (zh) | 2012-06-01 | 2017-06-11 | 半導體能源研究所股份有限公司 | 半導體裝置及半導體裝置的驅動方法 |
| US9742378B2 (en) | 2012-06-29 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit and semiconductor device |
| US9171842B2 (en) | 2012-07-30 | 2015-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Sequential circuit and semiconductor device |
| JP6475424B2 (ja) | 2013-06-05 | 2019-02-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2015030150A1 (en) * | 2013-08-30 | 2015-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Storage circuit and semiconductor device |
| KR20220046701A (ko) | 2013-12-27 | 2022-04-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광 장치 |
| JP6470029B2 (ja) * | 2014-12-12 | 2019-02-13 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
| CN104751816B (zh) * | 2015-03-31 | 2017-08-15 | 深圳市华星光电技术有限公司 | 移位寄存器电路 |
| US9653038B2 (en) * | 2015-09-30 | 2017-05-16 | Synaptics Incorporated | Ramp digital to analog converter |
| CN108538244B (zh) * | 2018-04-20 | 2020-04-24 | 上海天马有机发光显示技术有限公司 | 一种移位寄存器及其驱动方法、发射驱动电路和显示装置 |
| JP6718996B2 (ja) * | 2019-01-17 | 2020-07-08 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
Family Cites Families (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3506851A (en) | 1966-12-14 | 1970-04-14 | North American Rockwell | Field effect transistor driver using capacitor feedback |
| US3774055A (en) | 1972-01-24 | 1973-11-20 | Nat Semiconductor Corp | Clocked bootstrap inverter circuit |
| US3898479A (en) | 1973-03-01 | 1975-08-05 | Mostek Corp | Low power, high speed, high output voltage fet delay-inverter stage |
| JPS52119160A (en) | 1976-03-31 | 1977-10-06 | Nec Corp | Semiconductor circuit with insulating gate type field dffect transisto r |
| JPS55156427A (en) | 1979-05-23 | 1980-12-05 | Sharp Corp | Bootstrap buffer circuit |
| JPS5694838A (en) | 1979-12-27 | 1981-07-31 | Toshiba Corp | Driving circuit |
| DE3026951A1 (de) | 1980-07-16 | 1982-02-04 | Siemens AG, 1000 Berlin und 8000 München | Treiberstufe in integrierter mos-schaltkreistechnik mit grossem ausgangssignalverhaeltnis |
| JPS5916424A (ja) | 1982-07-19 | 1984-01-27 | Toshiba Corp | 半導体回路 |
| JPS60140924A (ja) | 1983-12-27 | 1985-07-25 | Nec Corp | 半導体回路 |
| JPS63204815A (ja) * | 1987-02-20 | 1988-08-24 | Hitachi Ltd | 半導体論理回路 |
| US4804870A (en) * | 1987-08-07 | 1989-02-14 | Signetics Corporation | Non-inverting, low power, high speed bootstrapped buffer |
| US4959697A (en) | 1988-07-20 | 1990-09-25 | Vtc Incorporated | Short channel junction field effect transistor |
| JPH03165171A (ja) | 1989-11-24 | 1991-07-17 | Ricoh Co Ltd | 密着型イメージセンサー |
| JPH0698081A (ja) | 1992-09-14 | 1994-04-08 | Hitachi Ltd | 固体撮像素子 |
| KR960008735B1 (en) | 1993-04-29 | 1996-06-29 | Samsung Electronics Co Ltd | Mos transistor and the manufacturing method thereof |
| TW264575B (ja) | 1993-10-29 | 1995-12-01 | Handotai Energy Kenkyusho Kk | |
| US5467038A (en) * | 1994-02-15 | 1995-11-14 | Hewlett-Packard Company | Quick resolving latch |
| JP3402400B2 (ja) | 1994-04-22 | 2003-05-06 | 株式会社半導体エネルギー研究所 | 半導体集積回路の作製方法 |
| JP3092506B2 (ja) * | 1995-03-27 | 2000-09-25 | カシオ計算機株式会社 | 半導体装置およびこれを用いた表示駆動装置 |
| US5694061A (en) * | 1995-03-27 | 1997-12-02 | Casio Computer Co., Ltd. | Semiconductor device having same conductive type MIS transistors, a simple circuit design, and a high productivity |
| JP3272209B2 (ja) | 1995-09-07 | 2002-04-08 | アルプス電気株式会社 | Ｌｃｄ駆動回路 |
| JP3436629B2 (ja) | 1996-01-08 | 2003-08-11 | シャープ株式会社 | 表示および撮像のための装置 |
| JP2921510B2 (ja) | 1996-10-07 | 1999-07-19 | 日本電気株式会社 | ブートストラップ回路 |
| US5952991A (en) | 1996-11-14 | 1999-09-14 | Kabushiki Kaisha Toshiba | Liquid crystal display |
| KR100218506B1 (ko) | 1996-12-14 | 1999-09-01 | 윤종용 | 액정 표시 장치용 레벨 시프트 회로 |
| US6014053A (en) * | 1997-05-12 | 2000-01-11 | Philips Electronics North America Corporation | Amplifier MOS biasing circuit for a avoiding latch-up |
| JP2000106617A (ja) | 1998-09-29 | 2000-04-11 | Canon Inc | 読取装置および読取システム |
| US6384804B1 (en) | 1998-11-25 | 2002-05-07 | Lucent Techonologies Inc. | Display comprising organic smart pixels |
| US6501098B2 (en) | 1998-11-25 | 2002-12-31 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device |
| JP3609977B2 (ja) | 1999-07-15 | 2005-01-12 | シャープ株式会社 | レベルシフト回路および画像表示装置 |
| FR2792474B1 (fr) * | 1999-04-13 | 2001-06-29 | St Microelectronics Sa | Circuit de sortie de signal numerique |
| JP4627822B2 (ja) | 1999-06-23 | 2011-02-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP4651785B2 (ja) | 1999-07-23 | 2011-03-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2003509728A (ja) | 1999-09-11 | 2003-03-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アクティブマトリックスｅｌディスプレイ装置 |
| JP4359368B2 (ja) | 1999-10-29 | 2009-11-04 | 日本特殊陶業株式会社 | ガスセンサ |
| JP2001136054A (ja) * | 1999-11-08 | 2001-05-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| TW587239B (en) | 1999-11-30 | 2004-05-11 | Semiconductor Energy Lab | Electric device |
| TW577241B (en) | 2000-03-28 | 2004-02-21 | Sanyo Electric Co | Display device |
| US7339317B2 (en) | 2000-06-05 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device having triplet and singlet compound in light-emitting layers |
| JP2002176162A (ja) | 2000-08-10 | 2002-06-21 | Semiconductor Energy Lab Co Ltd | エリアセンサ及びエリアセンサを備えた表示装置 |
| US7030551B2 (en) | 2000-08-10 | 2006-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Area sensor and display apparatus provided with an area sensor |
| JP4954404B2 (ja) | 2000-09-14 | 2012-06-13 | 株式会社半導体エネルギー研究所 | 表示装置 |
| TW546615B (en) | 2000-11-22 | 2003-08-11 | Hitachi Ltd | Display device having an improved voltage level converter circuit |
| JP4785271B2 (ja) | 2001-04-27 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| JP4439761B2 (ja) | 2001-05-11 | 2010-03-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| TW582005B (en) | 2001-05-29 | 2004-04-01 | Semiconductor Energy Lab | Pulse output circuit, shift register, and display device |
| SG148032A1 (en) | 2001-07-16 | 2008-12-31 | Semiconductor Energy Lab | Light emitting device |
| US6788108B2 (en) | 2001-07-30 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4831895B2 (ja) * | 2001-08-03 | 2011-12-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7218349B2 (en) | 2001-08-09 | 2007-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4397555B2 (ja) | 2001-11-30 | 2010-01-13 | 株式会社半導体エネルギー研究所 | 半導体装置、電子機器 |
-
2001
- 2001-08-03 JP JP2001236953A patent/JP4831895B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-29 US US10/206,802 patent/US7068076B2/en not_active Expired - Lifetime
-
2006
- 2006-02-17 US US11/276,189 patent/US7403038B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030034806A1 (en) | 2003-02-20 |
| US20060187166A1 (en) | 2006-08-24 |
| US7403038B2 (en) | 2008-07-22 |
| US7068076B2 (en) | 2006-06-27 |
| JP2003043976A (ja) | 2003-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4831895B2 (ja) | 半導体装置 | |
| JP4869516B2 (ja) | 半導体装置 | |
| JP4397555B2 (ja) | 半導体装置、電子機器 | |
| JP3590398B2 (ja) | 半導体装置、表示装置及び電子機器 | |
| JP4083493B2 (ja) | 表示装置及び当該表示装置を具備する電子機器 | |
| JP2004064528A6 (ja) | 半導体装置 | |
| JP5352640B2 (ja) | 駆動回路及び電子機器 | |
| JP5830574B2 (ja) | 表示装置 | |
| JP5752095B2 (ja) | 表示装置 | |
| JP5303623B2 (ja) | 半導体装置、表示装置、及び電子機器 | |
| JP5864071B2 (ja) | 半導体装置及び表示装置 | |
| JP5779695B2 (ja) | 半導体装置、表示装置、及び電子機器 | |
| JP2013140382A (ja) | 半導体装置 | |
| JP2013229902A (ja) | 半導体装置 | |
| JP2013168944A (ja) | 半導体装置、表示装置、及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080724 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080724 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110712 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110823 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110913 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110920 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4831895 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |