JPH0698081A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH0698081A JPH0698081A JP4270828A JP27082892A JPH0698081A JP H0698081 A JPH0698081 A JP H0698081A JP 4270828 A JP4270828 A JP 4270828A JP 27082892 A JP27082892 A JP 27082892A JP H0698081 A JPH0698081 A JP H0698081A
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Abstract
(57)【要約】 （修正有）
【目的】 低消費電力で高感度及び高品質の画像信号を
得る。 【構成】 完全空乏化フォトダイオードＰＤにより光電
変換された信号電荷を電圧信号に変換するキャパシタＣ
１に伝え、このキャパシタの保持電圧をソースフォロワ
増幅素子Ｑ１と読み出し選択用スイッチ素子Ｑ２及びフ
ォトダイオードにリセット電圧を与えるリセット用スイ
ッチ素子Ｑ３、Ｑ４とを含む画素セルを少なくとも１つ
のライン状に複数個配置し、選択用のスイッチを介して
出力線に一方の電極が結合された出力キャパシタＣ２を
設け、第１のタイミングにおいて出力キャパシタをリセ
ットさせた後に読み出し選択用のスイッチ素子を介して
光電変換信号に対応した画素信号を出力させ、引き続い
て第２のタイミングにおいてリセット用スイッチ素子を
介して当該フォトダイオードにリセット電圧を与えて、
出力キャパシタを介してリセット電位を基準にした画素
信号を得る。
得る。 【構成】 完全空乏化フォトダイオードＰＤにより光電
変換された信号電荷を電圧信号に変換するキャパシタＣ
１に伝え、このキャパシタの保持電圧をソースフォロワ
増幅素子Ｑ１と読み出し選択用スイッチ素子Ｑ２及びフ
ォトダイオードにリセット電圧を与えるリセット用スイ
ッチ素子Ｑ３、Ｑ４とを含む画素セルを少なくとも１つ
のライン状に複数個配置し、選択用のスイッチを介して
出力線に一方の電極が結合された出力キャパシタＣ２を
設け、第１のタイミングにおいて出力キャパシタをリセ
ットさせた後に読み出し選択用のスイッチ素子を介して
光電変換信号に対応した画素信号を出力させ、引き続い
て第２のタイミングにおいてリセット用スイッチ素子を
介して当該フォトダイオードにリセット電圧を与えて、
出力キャパシタを介してリセット電位を基準にした画素
信号を得る。
Description
【０００１】
【産業上の利用分野】この発明は、固体撮像素子に関
し、低電圧での動作が可能で高感度のラインセンサに利
用して有効な技術に関するものである。
し、低電圧での動作が可能で高感度のラインセンサに利
用して有効な技術に関するものである。
【０００２】
【従来の技術】ＣＣＤ型ラインセンサの例として、テレ
ビジョン学会編『固体撮像デバイス』第７章頁２１６等
がある。また、固体撮像素子の高感度及び高ＳＮ比の要
求に答えるものとして、例えば１９８６年のテレビジョ
ン学会全国大会予稿集PP.51-52で報告されているよう
に、フォトダイオードにより形成した光電変換信号をソ
ースフォロワアンプにより直接外部に読み出すものがあ
る。
ビジョン学会編『固体撮像デバイス』第７章頁２１６等
がある。また、固体撮像素子の高感度及び高ＳＮ比の要
求に答えるものとして、例えば１９８６年のテレビジョ
ン学会全国大会予稿集PP.51-52で報告されているよう
に、フォトダイオードにより形成した光電変換信号をソ
ースフォロワアンプにより直接外部に読み出すものがあ
る。
【０００３】
【発明が解決しようとする課題】ＣＣＤ型ラインセンサ
は、ＣＣＤ素子を駆動するため比較的高い動作電圧を必
要とし、比較的消費電力が多くなるともに周辺回路の構
成が複雑になってしまう。そこで、本願発明者において
は、上記ソースフォロワアンプを用いて高感度化を図り
つつ、低消費電力化を実現した固体撮像素子の開発をす
るに至った。
は、ＣＣＤ素子を駆動するため比較的高い動作電圧を必
要とし、比較的消費電力が多くなるともに周辺回路の構
成が複雑になってしまう。そこで、本願発明者において
は、上記ソースフォロワアンプを用いて高感度化を図り
つつ、低消費電力化を実現した固体撮像素子の開発をす
るに至った。
【０００４】この発明の目的は、低消費電力で高感度及
び高品質の画像信号を得ることができる固体撮像素子を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
び高品質の画像信号を得ることができる固体撮像素子を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、完全空乏化フォトダイオー
ドにより光電変換された信号電荷を電圧信号に変換する
キャパシタに伝え、このキャパシタの保持電圧をソース
フォロワ増幅素子と読み出し選択用のスイッチ素子及び
上記フォトダイオードにリセット電圧を与えるリセット
用スイッチ素子とを含む画素セルを少なくとも１つのラ
イン状に複数個配置し、上記選択用のスイッチを介して
出力線に一方の電極が結合された出力キャパシタを設
け、第１のタイミングにおいて上記出力キャパシタをリ
セットさせた後に読み出し選択用のスイッチ素子を介し
て光電変換信号に対応した画素信号を出力させ、引き続
いて第２のタイミングにおいてリセット用スイッチ素子
を介して当該フォトダイオードにリセット電圧を与え
て、上記出力キャパシタを介してリセット電位を基準に
した画素信号を得るようにする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、完全空乏化フォトダイオー
ドにより光電変換された信号電荷を電圧信号に変換する
キャパシタに伝え、このキャパシタの保持電圧をソース
フォロワ増幅素子と読み出し選択用のスイッチ素子及び
上記フォトダイオードにリセット電圧を与えるリセット
用スイッチ素子とを含む画素セルを少なくとも１つのラ
イン状に複数個配置し、上記選択用のスイッチを介して
出力線に一方の電極が結合された出力キャパシタを設
け、第１のタイミングにおいて上記出力キャパシタをリ
セットさせた後に読み出し選択用のスイッチ素子を介し
て光電変換信号に対応した画素信号を出力させ、引き続
いて第２のタイミングにおいてリセット用スイッチ素子
を介して当該フォトダイオードにリセット電圧を与え
て、上記出力キャパシタを介してリセット電位を基準に
した画素信号を得るようにする。
【０００６】
【作用】上記した手段によれば、スイッチ素子の制御に
よって読み出し動作を行うものであるため低電圧での動
作が可能となって低消費電力化が図られるとともに、フ
ォトダイオードの信号電荷を電圧信号に変換するキャパ
シタと出力キャパシタとの容量比に従い信号電荷の増幅
動作を行わせることができ、しかもリセット電圧を基準
にして読み出し信号を得るものであるため選択経路にお
ける素子特性のバラツキの悪影響を受けない。
よって読み出し動作を行うものであるため低電圧での動
作が可能となって低消費電力化が図られるとともに、フ
ォトダイオードの信号電荷を電圧信号に変換するキャパ
シタと出力キャパシタとの容量比に従い信号電荷の増幅
動作を行わせることができ、しかもリセット電圧を基準
にして読み出し信号を得るものであるため選択経路にお
ける素子特性のバラツキの悪影響を受けない。
【０００７】
【実施例】図１には、この発明に係るラインセンサの一
実施例の概略回路図が示されている。同図においては、
代表として２画素分の画素セルとその選択回路及び信号
読み出し回路が例示的に示されている。上記ラインセン
サを構成する各回路素子は、公知の半導体集積回路の製
造技術によって、１個の半導体基板上において形成され
る。
実施例の概略回路図が示されている。同図においては、
代表として２画素分の画素セルとその選択回路及び信号
読み出し回路が例示的に示されている。上記ラインセン
サを構成する各回路素子は、公知の半導体集積回路の製
造技術によって、１個の半導体基板上において形成され
る。
【０００８】１つの画素セルは、アノード側電極が回路
の接地電位に結合されたフォトダイオードＰＤと、その
フォトダイオードＰＤと並列形態にされたキャパシタＣ
１と、このキャパシタＣ１の保持電圧がゲートに供給さ
れた増幅ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ、以下同じ）Ｑ１と、上記フォトダイオードＰＤの
カソード側電極にリセット電圧Ｖｖを供給するスイッチ
ＭＯＳＦＥＴＱ３、上記増幅ＭＯＳＦＥＴＱ１のソース
側に設けられた読み出し選択用のスイッチＭＯＳＦＥＴ
Ｑ２及びスイッチＭＯＳＦＥＴＱ３にリセット信号ＲＳ
を供給するスイッチＭＯＳＦＥＴＱ４とから構成され
る。
の接地電位に結合されたフォトダイオードＰＤと、その
フォトダイオードＰＤと並列形態にされたキャパシタＣ
１と、このキャパシタＣ１の保持電圧がゲートに供給さ
れた増幅ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ、以下同じ）Ｑ１と、上記フォトダイオードＰＤの
カソード側電極にリセット電圧Ｖｖを供給するスイッチ
ＭＯＳＦＥＴＱ３、上記増幅ＭＯＳＦＥＴＱ１のソース
側に設けられた読み出し選択用のスイッチＭＯＳＦＥＴ
Ｑ２及びスイッチＭＯＳＦＥＴＱ３にリセット信号ＲＳ
を供給するスイッチＭＯＳＦＥＴＱ４とから構成され
る。
【０００９】フォトダイオードＰＤは、ＣＣＤ固体撮像
素子に用いられるような完全空乏化フォトダイオードと
される。すなわち、Ｐ型のウェル領域とその表面に形成
されたＮ+ 型半導体領域とにより構成されたＰＮ接合に
よりフォトダイオードを形成するとともに、上記Ｎ+ 型
半導体領域の表面にＰ+ 型半導体領域が形成される。そ
して、上記フォトダイオードＰＤのカソード側の電極を
構成するＮ+ 型半導体領域にリセット電圧Ｖｖを供給す
ることにより、Ｐ型のウェル領域とＮ+ 型半導体領域と
を空乏化する。このようなＰＮ接合部の空乏化によっ
て、そこで発生した光電変換電荷は、逐次にキャパシタ
Ｃ１に転送される。
素子に用いられるような完全空乏化フォトダイオードと
される。すなわち、Ｐ型のウェル領域とその表面に形成
されたＮ+ 型半導体領域とにより構成されたＰＮ接合に
よりフォトダイオードを形成するとともに、上記Ｎ+ 型
半導体領域の表面にＰ+ 型半導体領域が形成される。そ
して、上記フォトダイオードＰＤのカソード側の電極を
構成するＮ+ 型半導体領域にリセット電圧Ｖｖを供給す
ることにより、Ｐ型のウェル領域とＮ+ 型半導体領域と
を空乏化する。このようなＰＮ接合部の空乏化によっ
て、そこで発生した光電変換電荷は、逐次にキャパシタ
Ｃ１に転送される。
【００１０】上記読み出し用スイッチＭＯＳＦＥＴＱ２
のゲートとリセット信号ＲＳをリセットＭＯＳＦＥＴＱ
３に伝えるスイッチＭＯＳＦＥＴＱ４のゲートには、読
み出し用のシフトレジスタの出力信号Ｑｎが共通に供給
される。上記幅ＭＯＳＦＥＴＱ１のドレインは、５Ｖの
ような低い電源電圧ＶＤＤが供給される。
のゲートとリセット信号ＲＳをリセットＭＯＳＦＥＴＱ
３に伝えるスイッチＭＯＳＦＥＴＱ４のゲートには、読
み出し用のシフトレジスタの出力信号Ｑｎが共通に供給
される。上記幅ＭＯＳＦＥＴＱ１のドレインは、５Ｖの
ような低い電源電圧ＶＤＤが供給される。
【００１１】同図において、代表として例示的に示され
ている他の画素セルにおける上記同様なリセット用のス
イッチＭＯＳＦＥＴのドレインは、リセット電圧Ｖｖが
供給され、そのゲートには次段のシフトレジスタの出力
信号Ｑｎ＋１を受けるスイッチＭＯＳＦＥＴを介してリ
セット信号ＲＳが供給される。同様に、読み出し用のス
イッチＭＯＳＦＥＴのゲートには、上記次段のシフトレ
ジスタの出力信号Ｑｎ＋１が供給される。
ている他の画素セルにおける上記同様なリセット用のス
イッチＭＯＳＦＥＴのドレインは、リセット電圧Ｖｖが
供給され、そのゲートには次段のシフトレジスタの出力
信号Ｑｎ＋１を受けるスイッチＭＯＳＦＥＴを介してリ
セット信号ＲＳが供給される。同様に、読み出し用のス
イッチＭＯＳＦＥＴのゲートには、上記次段のシフトレ
ジスタの出力信号Ｑｎ＋１が供給される。
【００１２】上記読み出し用のスイッチＭＯＳＦＥＴが
共通に接続される出力線ＬＳには、出力キャパシタＣ２
の一方の電極が接続される。このキャパシタＣ２の他方
の電極には、スイッチＭＯＳＦＥＴＱ５を介して接地電
位が与えられる。このスイッチＭＯＳＦＥＴＱ５のゲー
トには、出力リセットパルスＰＲが供給される。そし
て、上記キャパシタＣ２の他方の電極から出力信号が得
られ、プリアンプＰＡを介して増幅された画素信号が外
部端子ＯＵＴから送出される。
共通に接続される出力線ＬＳには、出力キャパシタＣ２
の一方の電極が接続される。このキャパシタＣ２の他方
の電極には、スイッチＭＯＳＦＥＴＱ５を介して接地電
位が与えられる。このスイッチＭＯＳＦＥＴＱ５のゲー
トには、出力リセットパルスＰＲが供給される。そし
て、上記キャパシタＣ２の他方の電極から出力信号が得
られ、プリアンプＰＡを介して増幅された画素信号が外
部端子ＯＵＴから送出される。
【００１３】上記図１のラインサンサの読み出し動作の
一例を第２図に示したタイミング図を参照して説明す
る。シフトレジスタのシフト動作により、出力信号Ｑｎ
がハイレベルにされると、それと同期して出力リセット
パルスＰＲがハイレベルにされる。この出力リセットパ
ルスＰＲのハイレベルに応じてスイッチＭＯＳＦＥＴＱ
５がオン状態にされている。
一例を第２図に示したタイミング図を参照して説明す
る。シフトレジスタのシフト動作により、出力信号Ｑｎ
がハイレベルにされると、それと同期して出力リセット
パルスＰＲがハイレベルにされる。この出力リセットパ
ルスＰＲのハイレベルに応じてスイッチＭＯＳＦＥＴＱ
５がオン状態にされている。
【００１４】完全空乏化フォトトダイオードＰＤにおい
ては、そこで形成された光電変換電荷が逐次にキャパシ
タＣ１に転送されて信号電圧に変換されている。それ
故、上記出力信号Ｑｎのハイレベルに応じて読み出し用
のスイッチＭＯＳＦＥＴＱ２がオン状態にされると、増
幅ＭＯＳＦＥＴＱ１とこのスイッチＭＯＳＦＥＴＱ２を
通してキャパシタＣ２にはキャパシタＣ１に保持された
信号電圧に対応したチャージアップ動作が行われる。こ
のような信号の読み出し動作に応じて出力線ＬＳの電位
は、上記キャパシタＣ１の保持電圧から増幅ＭＯＳＦＥ
ＴＱ１のゲート，ソース間のしきい値電圧に対応してレ
ベルシフトされた読み出し電圧となり、それがキャパシ
タＣ２に保持される。
ては、そこで形成された光電変換電荷が逐次にキャパシ
タＣ１に転送されて信号電圧に変換されている。それ
故、上記出力信号Ｑｎのハイレベルに応じて読み出し用
のスイッチＭＯＳＦＥＴＱ２がオン状態にされると、増
幅ＭＯＳＦＥＴＱ１とこのスイッチＭＯＳＦＥＴＱ２を
通してキャパシタＣ２にはキャパシタＣ１に保持された
信号電圧に対応したチャージアップ動作が行われる。こ
のような信号の読み出し動作に応じて出力線ＬＳの電位
は、上記キャパシタＣ１の保持電圧から増幅ＭＯＳＦＥ
ＴＱ１のゲート，ソース間のしきい値電圧に対応してレ
ベルシフトされた読み出し電圧となり、それがキャパシ
タＣ２に保持される。
【００１５】上記のリセット信号ＰＲがハイレベルから
ロウレベルに変化し、スイッチＭＯＳＦＥＴＱ５がオフ
状態にされると、リッセト信号ＲＳがハイレベルにな
り、シフトレジスタの出力信号Ｑｎによってオン状態に
されているスイッチＭＯＳＦＥＴＱ４を通してリセット
信号ＲＳがリセット用ＭＯＳＦＥＴＱ３のゲートに伝え
られる。これにより、リセット用ＭＯＳＦＥＴＱ３がオ
ン状態となり、フォトダイオードＰＤにリセット電圧Ｖ
ｖを供給する。
ロウレベルに変化し、スイッチＭＯＳＦＥＴＱ５がオフ
状態にされると、リッセト信号ＲＳがハイレベルにな
り、シフトレジスタの出力信号Ｑｎによってオン状態に
されているスイッチＭＯＳＦＥＴＱ４を通してリセット
信号ＲＳがリセット用ＭＯＳＦＥＴＱ３のゲートに伝え
られる。これにより、リセット用ＭＯＳＦＥＴＱ３がオ
ン状態となり、フォトダイオードＰＤにリセット電圧Ｖ
ｖを供給する。
【００１６】このとき、読み出し用のスイッチＭＯＳＦ
ＥＴＱ２はオン状態を維持しているので、出力線ＬＳに
は上記リセット電圧Ｖｖに対応した出力信号Ｖｖ’が増
幅ＭＯＳＦＥＴＱ１を介して出力される。すなわち、出
力線ＬＳの電位Ｖｖ’は、上記リセット電圧Ｖｖから増
幅ＭＯＳＦＥＴＱ１のしきい値電圧に対応してレベルシ
フトされた電圧となり、キャパシタＣ２の他端の電極か
らはリセット電圧Ｖｖを基準にした読み出し信号が得ら
れる。このようなリセット電圧Ｖｖを基準にした読み出
し信号には、キャパシタＣ２での差成分の取り出しによ
り増幅ＭＯＳＦＥＴＱ１のしきい値電圧が相殺されるの
で、そのプロセスバラツキの影響を受けない高品質の画
像信号をプリアンプＰＡを介して出力端子ＯＵＴから得
ることができる。
ＥＴＱ２はオン状態を維持しているので、出力線ＬＳに
は上記リセット電圧Ｖｖに対応した出力信号Ｖｖ’が増
幅ＭＯＳＦＥＴＱ１を介して出力される。すなわち、出
力線ＬＳの電位Ｖｖ’は、上記リセット電圧Ｖｖから増
幅ＭＯＳＦＥＴＱ１のしきい値電圧に対応してレベルシ
フトされた電圧となり、キャパシタＣ２の他端の電極か
らはリセット電圧Ｖｖを基準にした読み出し信号が得ら
れる。このようなリセット電圧Ｖｖを基準にした読み出
し信号には、キャパシタＣ２での差成分の取り出しによ
り増幅ＭＯＳＦＥＴＱ１のしきい値電圧が相殺されるの
で、そのプロセスバラツキの影響を受けない高品質の画
像信号をプリアンプＰＡを介して出力端子ＯＵＴから得
ることができる。
【００１７】次のタイミングで次段のシフトレジスタの
出力信号Ｑｎ＋１がハイレベルにされると、次段のフォ
トダイオードから同様な読み出し信号が得られる。この
ようにして、ライン上に配置されたフォトダイオードの
光電変換電荷に対応した読み出し信号をシフトレジスタ
のシフト動作に対応して時系列的に出力させることがで
きる。
出力信号Ｑｎ＋１がハイレベルにされると、次段のフォ
トダイオードから同様な読み出し信号が得られる。この
ようにして、ライン上に配置されたフォトダイオードの
光電変換電荷に対応した読み出し信号をシフトレジスタ
のシフト動作に対応して時系列的に出力させることがで
きる。
【００１８】上記の構成では、キャパシタＣ１とキャパ
シタＣ２の容量比に対応して信号電荷が増幅される。上
記キャパシタＣ１を極力小さなサイズにするとともに、
キャパシタＣ２の容量値を比較的大きく形成することに
より、ラインセンサの内部回路で信号電荷の増幅作用を
持たせることができる。しかも、上記のように出力信号
には、上記のリセット電圧Ｖｖを基準にしているため、
増幅ＭＯＳＦＥＴＱ１やスイッチＭＯＳＦＥＴＱ２のプ
ロセスバラツキも相殺させることができる。
シタＣ２の容量比に対応して信号電荷が増幅される。上
記キャパシタＣ１を極力小さなサイズにするとともに、
キャパシタＣ２の容量値を比較的大きく形成することに
より、ラインセンサの内部回路で信号電荷の増幅作用を
持たせることができる。しかも、上記のように出力信号
には、上記のリセット電圧Ｖｖを基準にしているため、
増幅ＭＯＳＦＥＴＱ１やスイッチＭＯＳＦＥＴＱ２のプ
ロセスバラツキも相殺させることができる。
【００１９】なお、カラーラインセンサを構成する場合
には、例えば上記シフトレジスタＳＲを共通化して、上
記のような画素セルと読み出し回路とを三原色に対応し
て３組設けるようにすればよい。
には、例えば上記シフトレジスタＳＲを共通化して、上
記のような画素セルと読み出し回路とを三原色に対応し
て３組設けるようにすればよい。
【００２０】図３には、この発明に係るラインセンサの
他の一実施例の要部回路図が示されている。この実施例
では、フォトダイオードに比べて、その読み出し回路と
リセット回路が占める面積が大きいことから、フォトダ
イオード列に対してシフトレジスタ及び読み出し回路と
リセット回路が上下に分割されて配置される。これによ
り、フォトダイオードを高密度で半導体基板上に形成す
ることができる。
他の一実施例の要部回路図が示されている。この実施例
では、フォトダイオードに比べて、その読み出し回路と
リセット回路が占める面積が大きいことから、フォトダ
イオード列に対してシフトレジスタ及び読み出し回路と
リセット回路が上下に分割されて配置される。これによ
り、フォトダイオードを高密度で半導体基板上に形成す
ることができる。
【００２１】この実施例では、リセット用ＭＯＳＦＥＴ
Ｑ３は、次の回路によりスイッチ制御させられる。リセ
ット用ＭＯＳＦＥＴＱ３のゲートと電源電圧ＶＤＤとの
間には、直列形態のスイッチＭＯＳＦＥＴＱ４とＱ５が
接続される。スイッチＭＯＳＦＥＴＱ４のゲートには、
上下に分割されてなる下側のシフトレジスタＳＲ１の奇
数段出力信号Ｑ（２ｎ−１）が供給される。スイッチＭ
ＯＳＦＥＴＱ５のゲートには、リセット信号ＲＳが供給
される。上記リセット用ＭＯＳＦＥＴＱ３のゲートと回
路の接地電位線Ｓとの間には、シフトレジスタの転送用
クロックパルスＣＬ２が供給される。
Ｑ３は、次の回路によりスイッチ制御させられる。リセ
ット用ＭＯＳＦＥＴＱ３のゲートと電源電圧ＶＤＤとの
間には、直列形態のスイッチＭＯＳＦＥＴＱ４とＱ５が
接続される。スイッチＭＯＳＦＥＴＱ４のゲートには、
上下に分割されてなる下側のシフトレジスタＳＲ１の奇
数段出力信号Ｑ（２ｎ−１）が供給される。スイッチＭ
ＯＳＦＥＴＱ５のゲートには、リセット信号ＲＳが供給
される。上記リセット用ＭＯＳＦＥＴＱ３のゲートと回
路の接地電位線Ｓとの間には、シフトレジスタの転送用
クロックパルスＣＬ２が供給される。
【００２２】上側のシフトレジスタＳＲ２からは、偶数
段出力信号Ｑ２ｎが形成される。上下に分割されてなる
シフトレジスタＳＲ１とＳＲ２は、クロックパルスＣＬ
１とＣＬ２によりシフト動作を行う。上記奇数段の出力
信号Ｑ（２ｎ−１）は、クロックパルスＣＬ１に同期し
て出力され、偶数段の出力信号Ｑ２ｎは、クロックパル
スＣＬ２に同期して出力される。
段出力信号Ｑ２ｎが形成される。上下に分割されてなる
シフトレジスタＳＲ１とＳＲ２は、クロックパルスＣＬ
１とＣＬ２によりシフト動作を行う。上記奇数段の出力
信号Ｑ（２ｎ−１）は、クロックパルスＣＬ１に同期し
て出力され、偶数段の出力信号Ｑ２ｎは、クロックパル
スＣＬ２に同期して出力される。
【００２３】出力回路は、上記のような読み出し回路の
上下の分割に応じて２つの出力キャパシタＣ２１とＣ２
２が設けられる。この実施例では、キャパシタＣ２１と
Ｃ２２の出力線ＬＳ１とＬＳ２側にも、スイッチＭＯＳ
ＦＥＴＱ７１と７２が設けられる。クロックパルスＣＬ
１に同期して出力信号が出力される奇数列のフォトダイ
オードの出力線ＬＳ１に対応したスイッチＭＯＳＦＥＴ
Ｑ７１のゲートには、クロックパルスＣＬ２が供給され
る。キャパシタＣ２１の他方の電極は、クロックパルス
ＣＬ１によりスイッチ制御されるスイッチＭＯＳＦＥＴ
Ｑ９１を介してプリアンプの入力端子と、リセット用Ｍ
ＯＳＦＥＴＱ８に接続される。このリセット用ＭＯＳＦ
ＥＴＱ８には、リセット信号ＰＲが供給される。
上下の分割に応じて２つの出力キャパシタＣ２１とＣ２
２が設けられる。この実施例では、キャパシタＣ２１と
Ｃ２２の出力線ＬＳ１とＬＳ２側にも、スイッチＭＯＳ
ＦＥＴＱ７１と７２が設けられる。クロックパルスＣＬ
１に同期して出力信号が出力される奇数列のフォトダイ
オードの出力線ＬＳ１に対応したスイッチＭＯＳＦＥＴ
Ｑ７１のゲートには、クロックパルスＣＬ２が供給され
る。キャパシタＣ２１の他方の電極は、クロックパルス
ＣＬ１によりスイッチ制御されるスイッチＭＯＳＦＥＴ
Ｑ９１を介してプリアンプの入力端子と、リセット用Ｍ
ＯＳＦＥＴＱ８に接続される。このリセット用ＭＯＳＦ
ＥＴＱ８には、リセット信号ＰＲが供給される。
【００２４】クロックパルスＣＬ２に同期して出力信号
が出力される偶数列のフォトダイオードの出力線ＬＳ２
に対応したスイッチＭＯＳＦＥＴＱ７２のゲートには、
クロックパルスＣＬ１が供給される。キャパシタＣ２２
の他方の電極は、クロックパルスＣＬ２によりスイッチ
制御されるスイッチＭＯＳＦＥＴＱ９２を介してプリア
ンプの入力端子と、リセット用ＭＯＳＦＥＴＱ８に接続
される。このようなクロックパルスＣＬ１とＣＬ２によ
りスイッチ制御されるＭＯＳＦＥＴＱ７１とＱ７２及び
Ｑ９１とＱ９２のスイッチング動作により、奇数列と偶
数列のフォトダイオードＰＤの出力信号を交互にキャパ
シタＣ２１，Ｃ２２を介して取り出すことができる。
が出力される偶数列のフォトダイオードの出力線ＬＳ２
に対応したスイッチＭＯＳＦＥＴＱ７２のゲートには、
クロックパルスＣＬ１が供給される。キャパシタＣ２２
の他方の電極は、クロックパルスＣＬ２によりスイッチ
制御されるスイッチＭＯＳＦＥＴＱ９２を介してプリア
ンプの入力端子と、リセット用ＭＯＳＦＥＴＱ８に接続
される。このようなクロックパルスＣＬ１とＣＬ２によ
りスイッチ制御されるＭＯＳＦＥＴＱ７１とＱ７２及び
Ｑ９１とＱ９２のスイッチング動作により、奇数列と偶
数列のフォトダイオードＰＤの出力信号を交互にキャパ
シタＣ２１，Ｃ２２を介して取り出すことができる。
【００２５】プリアンプは、増幅ＭＯＳＦＥＴＱ１１と
負荷ＭＯＳＦＥＴＱ１０からなる反転増幅回路と、この
反転増幅回路の出力信号を受けるソースフォロワ出力Ｍ
ＯＳＦＥＴＱ１２と、そのソース側に設けられた負荷Ｍ
ＯＳＦＥＴＱ１３から構成される。特に制限されない
が、負荷ＭＯＳＦＥＴＱ１３は、そのゲートとソースが
共通化されたデプレッション型ＭＯＳＦＥＴから構成さ
れる。
負荷ＭＯＳＦＥＴＱ１０からなる反転増幅回路と、この
反転増幅回路の出力信号を受けるソースフォロワ出力Ｍ
ＯＳＦＥＴＱ１２と、そのソース側に設けられた負荷Ｍ
ＯＳＦＥＴＱ１３から構成される。特に制限されない
が、負荷ＭＯＳＦＥＴＱ１３は、そのゲートとソースが
共通化されたデプレッション型ＭＯＳＦＥＴから構成さ
れる。
【００２６】図５には、上記ラインセンサの動作の一例
を説明するためのタイミング図が示されている。クロッ
クパルスＣＬ１がハイレベルのときに、それと同期して
奇数段のシフトレジスタＳＲ１の出力信号Ｑ（２ｎ−
１）がハイレベルにされる。このシフトレジスタＳＲ１
の出力信号Ｑ（２ｎ−１）により、読み出し用のスイッ
チＭＯＳＦＥＴＱ２とＭＯＳＦＥＴＱ４がオン状態にさ
れる。上記読み出し用のスイッチＭＯＳＦＥＴＱ２のオ
ン状態により、キャパシタＣ１に保持されている信号電
圧は、増幅ＭＯＳＦＥＴＱ１とスイッチＭＯＳＦＥＴＱ
２を通して出力線ＬＳ１に出力される。
を説明するためのタイミング図が示されている。クロッ
クパルスＣＬ１がハイレベルのときに、それと同期して
奇数段のシフトレジスタＳＲ１の出力信号Ｑ（２ｎ−
１）がハイレベルにされる。このシフトレジスタＳＲ１
の出力信号Ｑ（２ｎ−１）により、読み出し用のスイッ
チＭＯＳＦＥＴＱ２とＭＯＳＦＥＴＱ４がオン状態にさ
れる。上記読み出し用のスイッチＭＯＳＦＥＴＱ２のオ
ン状態により、キャパシタＣ１に保持されている信号電
圧は、増幅ＭＯＳＦＥＴＱ１とスイッチＭＯＳＦＥＴＱ
２を通して出力線ＬＳ１に出力される。
【００２７】上記のようなクロックパルスＣＬ１のハイ
レベルに先立って、言い換えるならば、１つ前の偶数列
のフォトダイオードの読み出し動作のときのクロックパ
ルスＣＬ２のハイレベルにより、出力用線ＬＳ１は回路
の接地電位にリセットされている。上記のような奇数段
の出力信号Ｑ（２ｎ−１）のハイレベルに同期してスイ
ッチＭＯＳＦＥＴＱ９１がオン状態あること、及びリセ
ットパルスＰＲがハイレベルにされていることよりＭＯ
ＳＦＥＴＱ８がオン状態であることから、出力信号ＬＳ
１に読み出された信号Ｖ２に対応した出力信号がキャパ
シタＣ２１に保持される。
レベルに先立って、言い換えるならば、１つ前の偶数列
のフォトダイオードの読み出し動作のときのクロックパ
ルスＣＬ２のハイレベルにより、出力用線ＬＳ１は回路
の接地電位にリセットされている。上記のような奇数段
の出力信号Ｑ（２ｎ−１）のハイレベルに同期してスイ
ッチＭＯＳＦＥＴＱ９１がオン状態あること、及びリセ
ットパルスＰＲがハイレベルにされていることよりＭＯ
ＳＦＥＴＱ８がオン状態であることから、出力信号ＬＳ
１に読み出された信号Ｖ２に対応した出力信号がキャパ
シタＣ２１に保持される。
【００２８】リセット信号ＲＳがハイレベルにされる
と、スイッチＭＯＳＦＥＴＱ５がオン状態となって、既
にオン状態にあるＭＯＳＦＥＴＱ４を通してリセット用
ＭＯＳＦＥＴＱ３に電源電圧ＶＤＤを供給するので、そ
のゲート電圧Ｖ１がハイレベルにされる。このスイッチ
ＭＯＳＦＥＴＱ３のオン状態により、フォトダイオード
ＰＤには、リセット電圧Ｖｖが供給される。それ故、出
力線ＬＳ１には、リセット電圧Ｖｖを基準にした出力電
圧に変化させられる。
と、スイッチＭＯＳＦＥＴＱ５がオン状態となって、既
にオン状態にあるＭＯＳＦＥＴＱ４を通してリセット用
ＭＯＳＦＥＴＱ３に電源電圧ＶＤＤを供給するので、そ
のゲート電圧Ｖ１がハイレベルにされる。このスイッチ
ＭＯＳＦＥＴＱ３のオン状態により、フォトダイオード
ＰＤには、リセット電圧Ｖｖが供給される。それ故、出
力線ＬＳ１には、リセット電圧Ｖｖを基準にした出力電
圧に変化させられる。
【００２９】このとき、出力リセット信号ＰＲはロウレ
ベルにされており、これに応じてスイッチＭＯＳＦＥＴ
Ｑ８がオフ状態にされている。したがって、キャパシタ
Ｃ２１の出力側はフローテンィグ状態にされており、増
幅ＭＯＳＦＥＴＱ１１のゲートには、上記ＭＯＳＦＥＴ
Ｑ１，Ｑ２の読み出し経路のプロセスバラツキや、リセ
ット経路のプロセスバラツキを相殺させた真の信号電荷
に対応した出力信号が出力される。
ベルにされており、これに応じてスイッチＭＯＳＦＥＴ
Ｑ８がオフ状態にされている。したがって、キャパシタ
Ｃ２１の出力側はフローテンィグ状態にされており、増
幅ＭＯＳＦＥＴＱ１１のゲートには、上記ＭＯＳＦＥＴ
Ｑ１，Ｑ２の読み出し経路のプロセスバラツキや、リセ
ット経路のプロセスバラツキを相殺させた真の信号電荷
に対応した出力信号が出力される。
【００３０】このような奇数列の読み出し動作のときに
は、クロックパルスＣＬ１のハイレベルに応じてスイッ
チＭＯＳＦＥＴＱ７２がオン状態となっており、次に読
み出し動作に備えて、偶数列に対応した出力線ＬＳ２と
キャパシタＣ２２のリセット動作を行うものである。
は、クロックパルスＣＬ１のハイレベルに応じてスイッ
チＭＯＳＦＥＴＱ７２がオン状態となっており、次に読
み出し動作に備えて、偶数列に対応した出力線ＬＳ２と
キャパシタＣ２２のリセット動作を行うものである。
【００３１】クロックパルスＣＬ２がハイレベルにされ
ると、それと同期して偶数段のシフトレジスタＳＲ２の
出力信号Ｑ２ｎがハイレベルにされる。このシフトレジ
スタＳＲ２の出力信号Ｑ２ｎにより、上記同様に奇数列
のフォトダイオードの読み出し動作が開始されて出力線
ＬＳ２に第１段階での読み出し信号が得られる。この信
号は、オン状態にされているスイッチＭＯＳＦＥＴＱ９
２とＭＯＳＦＥＴＱ８により、キャパシタＣ２２に保持
される。
ると、それと同期して偶数段のシフトレジスタＳＲ２の
出力信号Ｑ２ｎがハイレベルにされる。このシフトレジ
スタＳＲ２の出力信号Ｑ２ｎにより、上記同様に奇数列
のフォトダイオードの読み出し動作が開始されて出力線
ＬＳ２に第１段階での読み出し信号が得られる。この信
号は、オン状態にされているスイッチＭＯＳＦＥＴＱ９
２とＭＯＳＦＥＴＱ８により、キャパシタＣ２２に保持
される。
【００３２】引き続いて、リセット信号ＲＳがハイレベ
ルにされると、同図では省略されているが、上記同様に
出力線ＬＳ２はリセット電圧Ｖｖを基準にした出力電圧
に変化させられる。このとき、出力リセット信号ＰＲは
ロウレベルにされており、これに応じて上記スイッチＭ
ＯＳＦＥＴＱ８がオフ状態にされている。したがって、
キャパシタＣ２２の出力側はフローテンィグ状態にされ
ており、増幅ＭＯＳＦＥＴＱ１１のゲートには、上記偶
数列のフォトダイオードに対応した増幅ＭＯＳＦＥＴや
読み出し用のスイッチＭＯＳＦＥＴ及びリセット用のＭ
ＯＳＦＥＴプロセスバラツキ分を相殺させた真の信号電
荷に対応した出力信号が出力される。
ルにされると、同図では省略されているが、上記同様に
出力線ＬＳ２はリセット電圧Ｖｖを基準にした出力電圧
に変化させられる。このとき、出力リセット信号ＰＲは
ロウレベルにされており、これに応じて上記スイッチＭ
ＯＳＦＥＴＱ８がオフ状態にされている。したがって、
キャパシタＣ２２の出力側はフローテンィグ状態にされ
ており、増幅ＭＯＳＦＥＴＱ１１のゲートには、上記偶
数列のフォトダイオードに対応した増幅ＭＯＳＦＥＴや
読み出し用のスイッチＭＯＳＦＥＴ及びリセット用のＭ
ＯＳＦＥＴプロセスバラツキ分を相殺させた真の信号電
荷に対応した出力信号が出力される。
【００３３】図４には、この発明に係るラインセンサの
更に他の一実施例の要部回路図が示されている。この実
施例では、ラインセンサのいっそうの低電圧での動作を
可能にするため、リセット用のＭＯＳＦＥＴＱ３のゲー
トにブートストラップ回路が設けられる。
更に他の一実施例の要部回路図が示されている。この実
施例では、ラインセンサのいっそうの低電圧での動作を
可能にするため、リセット用のＭＯＳＦＥＴＱ３のゲー
トにブートストラップ回路が設けられる。
【００３４】リセット用ＭＯＳＦＥＴＱ３のゲートには
ブートストラップ用キャパシタＣ３の一端が接続され
る。キャパシタＣ３の他端には、ダイオード形態のＭＯ
ＳＦＥＴＱ６を介してシフトレジスタＳＲ１の出力信号
Ｑ（２ｎ−１）が供給される。上記ＭＯＳＦＥＴＱ３の
ゲートとリセット信号ＲＳとの間には、スイッチＭＯＳ
ＦＥＴＱ４が接続される。ＭＯＳＦＥＴＱ４のゲートに
は、上記ダイオード形態のＭＯＳＦＥＴＱ６を介したシ
フトレジスタの出力信号Ｑ（２ｎ−１）が供給される。
このＭＯＳＦＥＴＱ４のゲートと回路の接地線Ｓとの間
には、クロックパルスＣＬ２によりスイッチ制御される
ＭＯＳＦＥＴＱ５が設けられる。このことは、偶数列の
シフトレジスタＳＲ２に対応した読み出し回路及びリセ
ット回路においても同様である。
ブートストラップ用キャパシタＣ３の一端が接続され
る。キャパシタＣ３の他端には、ダイオード形態のＭＯ
ＳＦＥＴＱ６を介してシフトレジスタＳＲ１の出力信号
Ｑ（２ｎ−１）が供給される。上記ＭＯＳＦＥＴＱ３の
ゲートとリセット信号ＲＳとの間には、スイッチＭＯＳ
ＦＥＴＱ４が接続される。ＭＯＳＦＥＴＱ４のゲートに
は、上記ダイオード形態のＭＯＳＦＥＴＱ６を介したシ
フトレジスタの出力信号Ｑ（２ｎ−１）が供給される。
このＭＯＳＦＥＴＱ４のゲートと回路の接地線Ｓとの間
には、クロックパルスＣＬ２によりスイッチ制御される
ＭＯＳＦＥＴＱ５が設けられる。このことは、偶数列の
シフトレジスタＳＲ２に対応した読み出し回路及びリセ
ット回路においても同様である。
【００３５】図６には、上記ラインセンサの動作の一例
を説明するためのタイミング図が示されている。クロッ
クパルスＣＬ１がハイレベルのときに、それと同期して
奇数段のシフトレジスタＳＲ１の出力信号Ｑ（２ｎ−
１）がハイレベルにされる。このシフトレジスタＳＲ１
の出力信号Ｑ（２ｎ−１）により、読み出し用のスイッ
チＭＯＳＦＥＴＱ２がオン状態にされる。上記読み出し
用のスイッチＭＯＳＦＥＴＱ２のオン状態により、キャ
パシタＣ１に保持されている信号電圧Ｖ３は、増幅ＭＯ
ＳＦＥＴＱ１とスイッチＭＯＳＦＥＴＱ２を通して出力
線ＬＳ１に出力される。
を説明するためのタイミング図が示されている。クロッ
クパルスＣＬ１がハイレベルのときに、それと同期して
奇数段のシフトレジスタＳＲ１の出力信号Ｑ（２ｎ−
１）がハイレベルにされる。このシフトレジスタＳＲ１
の出力信号Ｑ（２ｎ−１）により、読み出し用のスイッ
チＭＯＳＦＥＴＱ２がオン状態にされる。上記読み出し
用のスイッチＭＯＳＦＥＴＱ２のオン状態により、キャ
パシタＣ１に保持されている信号電圧Ｖ３は、増幅ＭＯ
ＳＦＥＴＱ１とスイッチＭＯＳＦＥＴＱ２を通して出力
線ＬＳ１に出力される。
【００３６】上記出力信号Ｑ（２ｎ−１）のハイレベル
により、ダイオード形態のＭＯＳＦＥＴＱ６を介してＭ
ＯＳＦＥＴＱ４のゲート電圧Ｖ１がハイレベルにされる
ので、スイッチＭＯＳＦＥＴＱ４がオン状態にされる。
このＭＯＳＦＥＴＱ４のオン状態により、ＭＯＳＦＥＴ
Ｑ３のゲート電圧Ｖ２は、リセット信号ＲＳのロウレベ
ルにされる。それ故、ブートストラップ容量Ｃ３とＭＯ
ＳＦＥＴＱ４のゲートとチャンネル間のゲート容量に
は、上記電圧Ｖ１がチャージアップされる。
により、ダイオード形態のＭＯＳＦＥＴＱ６を介してＭ
ＯＳＦＥＴＱ４のゲート電圧Ｖ１がハイレベルにされる
ので、スイッチＭＯＳＦＥＴＱ４がオン状態にされる。
このＭＯＳＦＥＴＱ４のオン状態により、ＭＯＳＦＥＴ
Ｑ３のゲート電圧Ｖ２は、リセット信号ＲＳのロウレベ
ルにされる。それ故、ブートストラップ容量Ｃ３とＭＯ
ＳＦＥＴＱ４のゲートとチャンネル間のゲート容量に
は、上記電圧Ｖ１がチャージアップされる。
【００３７】上記のようなクロックパルスＣＬ１のハイ
レベルに先立って、言い換えるならば、１つ前の偶数列
のフォトダイオードの読み出し動作のときのクロックパ
ルスＣＬ２のハイレベルにより、出力用線ＬＳ１は回路
の接地電位にリセットされている。上記のような奇数段
の出力信号Ｑ（２ｎ−１）がハイレベルに変化するのと
同期してスイッチＭＯＳＦＥＴＱ９１がオン状態あるこ
と、及びリセットパルスＰＲがハイレベルにされている
ことよりＭＯＳＦＥＴＱ８がオン状態であることから、
出力信号ＬＳ１に読み出された信号Ｖ３に対応した出力
信号がキャパシタＣ２１に保持される。
レベルに先立って、言い換えるならば、１つ前の偶数列
のフォトダイオードの読み出し動作のときのクロックパ
ルスＣＬ２のハイレベルにより、出力用線ＬＳ１は回路
の接地電位にリセットされている。上記のような奇数段
の出力信号Ｑ（２ｎ−１）がハイレベルに変化するのと
同期してスイッチＭＯＳＦＥＴＱ９１がオン状態あるこ
と、及びリセットパルスＰＲがハイレベルにされている
ことよりＭＯＳＦＥＴＱ８がオン状態であることから、
出力信号ＬＳ１に読み出された信号Ｖ３に対応した出力
信号がキャパシタＣ２１に保持される。
【００３８】リセット信号ＲＳがハイレベルにされる
と、キャパシタＣ３のブートストラップ作用によって電
圧Ｖ１が上昇する。また、スイッチＭＯＳＦＥＴＱ４の
ゲート電圧Ｖ１がブートストラップ作用によって高くさ
れるから、リセット信号ＲＳがレベル損失なくスイッチ
ＭＯＳＦＥＴＱ４を通してリセット用ＭＯＳＦＥＴＱ３
のゲートに伝えられる。それ故、リセット用ＭＯＳＦＥ
ＴＱ３のゲートに供給される電圧Ｖ２は、リセット信号
ＲＳがそのまま供給される。このスイッチＭＯＳＦＥＴ
Ｑ３のオン状態により、フォトダイオードＰＤにはリセ
ット電圧Ｖｖが供給されるので、出力線ＬＳ１には、リ
セット電圧Ｖｖを基準にした出力電圧に変化させられ
る。このようなブートストラップ作用によって、スイッ
チＭＯＳＦＥＴやダイオード形態のＭＯＳＦＥＴでの信
号レベルの損失を補うことができるから動作下限電圧を
低くすることができる。なお、このような読み出し信号
は、キャパシタＣ２１を介して光電変換電圧Ｖ３に対応
した電圧のみが出力される。
と、キャパシタＣ３のブートストラップ作用によって電
圧Ｖ１が上昇する。また、スイッチＭＯＳＦＥＴＱ４の
ゲート電圧Ｖ１がブートストラップ作用によって高くさ
れるから、リセット信号ＲＳがレベル損失なくスイッチ
ＭＯＳＦＥＴＱ４を通してリセット用ＭＯＳＦＥＴＱ３
のゲートに伝えられる。それ故、リセット用ＭＯＳＦＥ
ＴＱ３のゲートに供給される電圧Ｖ２は、リセット信号
ＲＳがそのまま供給される。このスイッチＭＯＳＦＥＴ
Ｑ３のオン状態により、フォトダイオードＰＤにはリセ
ット電圧Ｖｖが供給されるので、出力線ＬＳ１には、リ
セット電圧Ｖｖを基準にした出力電圧に変化させられ
る。このようなブートストラップ作用によって、スイッ
チＭＯＳＦＥＴやダイオード形態のＭＯＳＦＥＴでの信
号レベルの損失を補うことができるから動作下限電圧を
低くすることができる。なお、このような読み出し信号
は、キャパシタＣ２１を介して光電変換電圧Ｖ３に対応
した電圧のみが出力される。
【００３９】クロックパルスＣＬ２がハイレベルにされ
ると、それと同期して偶数段のシフトレジスタＳＲ２の
出力信号Ｑ２ｎがハイレベルにされる。このシフトレジ
スタＳＲ２の出力信号Ｑ２ｎにより、上記同様に奇数列
のフォトダイオードの読み出し動作が開始されて出力線
ＳＬ２に第１段階での読み出し信号が得られる。この信
号は、オン状態にされているスイッチＭＯＳＦＥＴＱ９
２とＭＯＳＦＥＴＱ８により、キャパシタＣ２２に保持
される。
ると、それと同期して偶数段のシフトレジスタＳＲ２の
出力信号Ｑ２ｎがハイレベルにされる。このシフトレジ
スタＳＲ２の出力信号Ｑ２ｎにより、上記同様に奇数列
のフォトダイオードの読み出し動作が開始されて出力線
ＳＬ２に第１段階での読み出し信号が得られる。この信
号は、オン状態にされているスイッチＭＯＳＦＥＴＱ９
２とＭＯＳＦＥＴＱ８により、キャパシタＣ２２に保持
される。
【００４０】引き続いて、リセット信号ＲＳがハイレベ
ルにされると、同図では省略されているが、上記同様に
出力線ＬＳ２はリセット電圧Ｖｖを基準にした出力電圧
に変化させられる。このとき、出力リセット信号ＰＲは
ロウレベルにされており、これに応じて上記スイッチＭ
ＯＳＦＥＴＱ８がオフ状態にされている。したがって、
キャパシタＣ２２の出力側はフローテンィグ状態にされ
ており、増幅ＭＯＳＦＥＴＱ１１のゲートには、上記偶
数列のフォトダイオードに対応した増幅ＭＯＳＦＥＴや
読み出し用のスイッチＭＯＳＦＥＴ及びリセット用のＭ
ＯＳＦＥＴプロセスバラツキ分を相殺させた真の信号電
荷に対応した出力信号が出力される。
ルにされると、同図では省略されているが、上記同様に
出力線ＬＳ２はリセット電圧Ｖｖを基準にした出力電圧
に変化させられる。このとき、出力リセット信号ＰＲは
ロウレベルにされており、これに応じて上記スイッチＭ
ＯＳＦＥＴＱ８がオフ状態にされている。したがって、
キャパシタＣ２２の出力側はフローテンィグ状態にされ
ており、増幅ＭＯＳＦＥＴＱ１１のゲートには、上記偶
数列のフォトダイオードに対応した増幅ＭＯＳＦＥＴや
読み出し用のスイッチＭＯＳＦＥＴ及びリセット用のＭ
ＯＳＦＥＴプロセスバラツキ分を相殺させた真の信号電
荷に対応した出力信号が出力される。
【００４１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 完全空乏化フォトダイオードによって光電変換
された信号電圧を電圧信号に変換するキャパシタに逐一
転送し、このキャパシタの保持電圧をソースフォロワ増
幅素子と読み出し選択用のスイッチ素子を介して出力線
に出力させるともに、上記フォトダイオードにリセット
電圧を与えるリセット用スイッチ素子を設け、このよう
な画素セルを少なくとも１つのライン状に複数個配置
し、上記出力線に一方の電極が結合された出力キャパシ
タを設け、第１のタイミングにおいて上記出力キャパシ
タをリセットさせた後に読み出し選択用のスイッチ素子
を介して光電変換信号に対応した画素信号を出力させ、
引き続いて第２のタイミングにおいてリセット用スイッ
チ素子を介して当該フォトダイオードにリセット電圧を
与えて、上記出力キャパシタを介してリセット電位を基
準にした画素信号を得るようにする。この構成では、Ｍ
ＯＳＦＥＴのようなスイッチ素子の制御によって読み出
し動作を行うものであるため約５Ｖのような単一の低電
圧での動作が可能となって低消費電力化が図られるとい
う効果が得られる。
記の通りである。すなわち、 （１） 完全空乏化フォトダイオードによって光電変換
された信号電圧を電圧信号に変換するキャパシタに逐一
転送し、このキャパシタの保持電圧をソースフォロワ増
幅素子と読み出し選択用のスイッチ素子を介して出力線
に出力させるともに、上記フォトダイオードにリセット
電圧を与えるリセット用スイッチ素子を設け、このよう
な画素セルを少なくとも１つのライン状に複数個配置
し、上記出力線に一方の電極が結合された出力キャパシ
タを設け、第１のタイミングにおいて上記出力キャパシ
タをリセットさせた後に読み出し選択用のスイッチ素子
を介して光電変換信号に対応した画素信号を出力させ、
引き続いて第２のタイミングにおいてリセット用スイッ
チ素子を介して当該フォトダイオードにリセット電圧を
与えて、上記出力キャパシタを介してリセット電位を基
準にした画素信号を得るようにする。この構成では、Ｍ
ＯＳＦＥＴのようなスイッチ素子の制御によって読み出
し動作を行うものであるため約５Ｖのような単一の低電
圧での動作が可能となって低消費電力化が図られるとい
う効果が得られる。
【００４２】（２） 上記（１）により、フォトダイオ
ードの信号電荷を電圧信号に変換するキャパシタと出力
キャパシタとの容量比に従い信号電荷の増幅動作を行わ
せることができ、しかもリセット電圧を基準にして読み
出し信号を得るものであるため選択経路における素子特
性のバラツキの悪影響を受けなくできるという効果が得
られる。
ードの信号電荷を電圧信号に変換するキャパシタと出力
キャパシタとの容量比に従い信号電荷の増幅動作を行わ
せることができ、しかもリセット電圧を基準にして読み
出し信号を得るものであるため選択経路における素子特
性のバラツキの悪影響を受けなくできるという効果が得
られる。
【００４３】（３） フォトダイオード列に対してシフ
トレジスタ及び読み出し系回路とリセット系回路を上下
に振り分けて分割することにより、フォトダイオードを
高密度に実装することができるという効果が得られる。
トレジスタ及び読み出し系回路とリセット系回路を上下
に振り分けて分割することにより、フォトダイオードを
高密度に実装することができるという効果が得られる。
【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、第
１図の実施例回路において、リセット用ＭＯＳＦＥＴを
ＰチャンネルＭＯＳＦＥＴとし、増幅ＭＯＳＦＥＴをＮ
チャンネルＭＯＳＦＥＴとするＣＭＯＳ構成としてもよ
い。この場合、リセット信号ＲＳが回路の接地電位のよ
うなロウレベルにしてリセットを行うようにすることに
よって、フォトダイオードＰＤに与えられるリセット電
圧Ｖｖをそのまま伝えることができる。すなわち、動作
電圧を約３Ｖのような低電圧化を図ったときに、電源電
圧ＶＤＤとリセット電圧Ｖｖとが同じ電圧になるような
場合、上記のようなＣＭＯＳ構造とすることにより、リ
セット用ＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥ
Ｔを用いた場合のようにしきい値電圧によるレベル低下
を防止することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、第
１図の実施例回路において、リセット用ＭＯＳＦＥＴを
ＰチャンネルＭＯＳＦＥＴとし、増幅ＭＯＳＦＥＴをＮ
チャンネルＭＯＳＦＥＴとするＣＭＯＳ構成としてもよ
い。この場合、リセット信号ＲＳが回路の接地電位のよ
うなロウレベルにしてリセットを行うようにすることに
よって、フォトダイオードＰＤに与えられるリセット電
圧Ｖｖをそのまま伝えることができる。すなわち、動作
電圧を約３Ｖのような低電圧化を図ったときに、電源電
圧ＶＤＤとリセット電圧Ｖｖとが同じ電圧になるような
場合、上記のようなＣＭＯＳ構造とすることにより、リ
セット用ＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥ
Ｔを用いた場合のようにしきい値電圧によるレベル低下
を防止することができる。
【００４５】シフトレジスタＳＲ１，ＳＲ２の出力にブ
ートストラップ回路を設けるか、あるいは動作電圧自体
を昇圧された電圧とすることにより、Ｎチャンネル型の
リセットＭＯＳＦＥＴを用いても上記のようにリセット
電圧Ｖｖのレベル損失を防止することができる。フォト
ダイオード列を複数行設けることにより、エリアセンサ
を構成することもできる。この場合には、上記のような
出力キャパシタの出力側に列選択用回路を設けて、プリ
アンプの入力端子に入力すればよい。
ートストラップ回路を設けるか、あるいは動作電圧自体
を昇圧された電圧とすることにより、Ｎチャンネル型の
リセットＭＯＳＦＥＴを用いても上記のようにリセット
電圧Ｖｖのレベル損失を防止することができる。フォト
ダイオード列を複数行設けることにより、エリアセンサ
を構成することもできる。この場合には、上記のような
出力キャパシタの出力側に列選択用回路を設けて、プリ
アンプの入力端子に入力すればよい。
【００４６】この発明に係る固体撮像素子は、５Ｖのよ
うな比較的低い電圧により動作が可能であるため、例え
ばハンディタイプのバーコードリーダー等に適したもの
とすることができる。すなわち、ハンディタイプの装置
に搭載される固体撮像素子にあっては、電池を電源とし
て用いることが便利であり、その動作電圧の低電圧化に
より電池の数や電池寿命を長くできる。
うな比較的低い電圧により動作が可能であるため、例え
ばハンディタイプのバーコードリーダー等に適したもの
とすることができる。すなわち、ハンディタイプの装置
に搭載される固体撮像素子にあっては、電池を電源とし
て用いることが便利であり、その動作電圧の低電圧化に
より電池の数や電池寿命を長くできる。
【００４７】この発明に係る固体撮像素子は、上記のよ
うなハンディタイプのバーコードリーダの他、ラインセ
ンサあるいはエリアセンサとして各種の撮像装置に広く
利用できるものである。
うなハンディタイプのバーコードリーダの他、ラインセ
ンサあるいはエリアセンサとして各種の撮像装置に広く
利用できるものである。
【００４８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、完全空乏化フォトダイオー
ドによって光電変換された信号電圧を電圧信号に変換す
るキャパシタに逐一転送し、このキャパシタの保持電圧
をソースフォロワ増幅素子と読み出し選択用のスイッチ
素子を介して出力線に出力させるともに、上記フォトダ
イオードにリセット電圧を与えるリセット用スイッチ素
子を設け、このような画素セルを少なくとも１つのライ
ン状に複数個配置し、上記出力線に一方の電極が結合さ
れた出力キャパシタを設け、第１のタイミングにおいて
上記出力キャパシタをリセットさせた後に読み出し選択
用のスイッチ素子を介して光電変換信号に対応した画素
信号を出力させ、引き続いて第２のタイミングにおいて
リセット用スイッチ素子を介して当該フォトダイオード
にリセット電圧を与えて、上記出力キャパシタを介して
リセット電位を基準にした画素信号を得るようにする。
この構成では、ＭＯＳＦＥＴのようなスイッチ素子の制
御によって読み出し動作を行うものであるため約５Ｖの
ような単一の低電圧での動作が可能となって低消費電力
化が図られるとともに、フォトダイオードの信号電荷を
電圧信号に変換するキャパシタと出力キャパシタとの容
量比に従い信号電荷の増幅動作を行わせることができ、
しかもリセット電圧を基準にして読み出し信号を得るも
のであるため選択経路における素子特性のバラツキの悪
影響を受けなくできる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、完全空乏化フォトダイオー
ドによって光電変換された信号電圧を電圧信号に変換す
るキャパシタに逐一転送し、このキャパシタの保持電圧
をソースフォロワ増幅素子と読み出し選択用のスイッチ
素子を介して出力線に出力させるともに、上記フォトダ
イオードにリセット電圧を与えるリセット用スイッチ素
子を設け、このような画素セルを少なくとも１つのライ
ン状に複数個配置し、上記出力線に一方の電極が結合さ
れた出力キャパシタを設け、第１のタイミングにおいて
上記出力キャパシタをリセットさせた後に読み出し選択
用のスイッチ素子を介して光電変換信号に対応した画素
信号を出力させ、引き続いて第２のタイミングにおいて
リセット用スイッチ素子を介して当該フォトダイオード
にリセット電圧を与えて、上記出力キャパシタを介して
リセット電位を基準にした画素信号を得るようにする。
この構成では、ＭＯＳＦＥＴのようなスイッチ素子の制
御によって読み出し動作を行うものであるため約５Ｖの
ような単一の低電圧での動作が可能となって低消費電力
化が図られるとともに、フォトダイオードの信号電荷を
電圧信号に変換するキャパシタと出力キャパシタとの容
量比に従い信号電荷の増幅動作を行わせることができ、
しかもリセット電圧を基準にして読み出し信号を得るも
のであるため選択経路における素子特性のバラツキの悪
影響を受けなくできる。
【図１】この発明に係るラインセンサの一実施例を示す
概略回路図である。
概略回路図である。
【図２】図１のラインセンサの動作の一例を説明するた
めのタイミング図である。
めのタイミング図である。
【図３】この発明に係るラインセンサの他の一実施例を
示す要部回路図である。
示す要部回路図である。
【図４】この発明に係るラインセンサの更に他の一実施
例を示す要部回路図である。
例を示す要部回路図である。
【図５】図３に示されたラインセンサの動作の一例を説
明するためのタイミング図である。
明するためのタイミング図である。
【図６】図４に示されたラインセンサの動作の一例を説
明するためのタイミング図である。
明するためのタイミング図である。
ＳＲ１，ＳＲ２…シフトレジスタ、ＰＤ…フォトダイオ
ード、Ｑ１〜Ｑ９２…ＭＯＳＦＥＴ、Ｃ１〜Ｃ３…キャ
パシタ。
ード、Ｑ１〜Ｑ９２…ＭＯＳＦＥＴ、Ｃ１〜Ｃ３…キャ
パシタ。
フロントページの続き (72)発明者 中村 重雄 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 小倉 明 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内
Claims (3)
- 【請求項１】 完全空乏化フォトダイオード、このフォ
トダイオードにより光電変換された信号電荷を受けて電
圧信号に変換するキャパシタと、このキャパシタの保持
電圧を受けるソースフォロワ増幅素子、この増幅素子の
ソース側に設けられる読み出し選択用のスイッチ素子及
び上記フォトダイオードにリセット電圧を与えるリセッ
ト用スイッチ素子とを含む画素セルが少なくとも１つの
ライン状に複数個配置され、上記選択用のスイッチを介
して出力線に一方の電極が結合された出力キャパシタを
含む出力回路を備え、第１のタイミングにおいて上記出
力キャパシタをリセットさせた後に読み出し選択用のス
イッチ素子を介して光電変換信号に対応した画素信号を
出力させ、引き続いて第２のタイミングにおいてリセッ
ト用スイッチ素子を介して当該フォトダイオードにリセ
ット電圧を与えて、上記出力キャパシタを介してリセッ
ト電位を基準にした画素信号を取り出すことを特徴とす
る固体撮像素子。 - 【請求項２】 上記画素セルに対応して設けられるキャ
パシタに比べて出力キャパシタの容量値が大きく形成さ
れるものであることを特徴とする請求項１の固体撮像素
子。 - 【請求項３】 上記１つのライン状に配置される画素セ
ルは、フォトダイオードが一直線上に配置されるのに対
して、その読み出し回路とリセット回路及びシフトレジ
スタが上記フォトダイオード列を挟んで両側に交互に配
置され、両側の回路に対応して出力キャパシタが設けら
れるものであることを特徴とする請求項１又は請求項２
の固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270828A JPH0698081A (ja) | 1992-09-14 | 1992-09-14 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270828A JPH0698081A (ja) | 1992-09-14 | 1992-09-14 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0698081A true JPH0698081A (ja) | 1994-04-08 |
Family
ID=17491584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270828A Pending JPH0698081A (ja) | 1992-09-14 | 1992-09-14 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0698081A (ja) |
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-
1992
- 1992-09-14 JP JP4270828A patent/JPH0698081A/ja active Pending
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