JP4483293B2 - 固体撮像装置およびその駆動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、マトリクス状に配列された複数の画素毎に光電変換素子とその読み出し回路を備えた固体撮像装置およびその駆動方法に関し、特に画像信号の読み出し時に画素列または画素行を間引いて出力する機能を備えた固体撮像装置およびその駆動方法に関する。
【０００２】
【従来の技術】
近年、ビデオカメラや電子カメラが広く普及しており、これらのカメラには、ＣＣＤ型やＣＭＯＳ型の固体撮像装置が使用されている。
このうちＣＭＯＳ型イメージセンサは、１つの半導体チップに複数の画素をｍ×ｎのマトリクス状に配列して構成される撮像画素部と、この撮像画素部の周辺に配置される周辺回路部とを有している。ＣＭＯＳ型イメージセンサは、撮像画素部の各画素内に光電変換素子（フォトダイオード）と、フローティングディフュージョン部（ＦＤ部）や転送、増幅等の各種ＭＯＳトランジスタによる読み出し回路を有し、各画素に入射した光をフォトダイオードによって光電変換して信号電荷を生成し、この信号電荷を転送トランジスタによってＦＤ部に転送し、このＦＤ部の電位変動を増幅トランジスタによって検出し、これを電気信号に変換、増幅することにより、各画素毎の信号を信号線より周辺回路部に出力する。
【０００３】
また、周辺回路部には、撮像画素部からの画素信号に所定の信号処理、たとえばＣＤＳ（相関二重サンプリング）、利得制御、Ａ／Ｄ変換等を施す信号処理回路、ならびに撮像画素部の各画素を駆動して画素信号の出力を制御する駆動制御回路、たとえば垂直、水平の各スキャナやタイミングジェネレータ（ＴＧ）等が設けられている。
【０００４】
【発明が解決しようとする課題】
ところで、上述のようなＣＭＯＳ型イメージセンサでは、各画素毎にフォトダイオードの読み出し回路を設けたランダムアクセス性を生かした間引き読み出し動作が可能である。
この間引き読み出し動作は、たとえば液晶モニタ付きのデジタルカメラ等において、シャッタ直後の撮影画像の取り込みは全画素の情報を出力するにしても、大部分の時間を占めるモニタリング時には液晶モニタの解像度に応じた間引きされた画素の情報だけを出力しておくことにより、無駄を省き低消費電力化することを可能としている。
【０００５】
図１は、間引き読み出しモードの一例として３行に１行の信号を出力するときの１／３間引き動作を説明するための図である。
この図１は、ＣＭＯＳ型イメージセンサのセンサ部（撮像画素部）においてマトリクス状に配列された画素配列を模式的に示したものである。図１において、外枠がセンサ部（撮像画素部）１を示し、その中の１つ１つの升目が画素２を示している。そして、各画素のうち斜線で示す画素だけが間引き読み出しモードで読み出される画素であり、その他は、間引き読み出しモードで読み出されない画素である。
【０００６】
画素信号の読み出しは、たとえば垂直シフトレジスタ等の動作によって画素行単位で実行されるものであり、通常の全画素読み出し動作モードでは、センサ部（撮像画素部）の全行の画素行が順番に選択されて読み出しが行われる。
間引き読み出しモードでは、撮像画素部のうち斜線の画素行だけが順次選択されて読み出しが行われ、残りの３行当り２行の画素行は選択されないような動作となる。
【０００７】
しかし、この様な方式で走査を行っていると，長時間の使用の後、画像特性が劣化することが分かった。その理由は、間引かれる行と間引かれない行で、画素のトランジスタまたは、画素配線を駆動するドライバトランジスタの劣化度合いに差異が生じることであった。
全画素出力時においては、各行のトランジスタの駆動頻度は等しいため、その劣化の度合いに差異は生じない。
【０００８】
しかし、間引き動作時には、間引かれる行と間引かれない行でトランジスタの駆動頻度が異なるため、間引き動作を長く行っていると行毎のトランジスタの劣化度合いが異なってくる。
画素は、０．１ｍＶの精度の信号を扱うアナログ回路であることから、トランジスタの特性がわずかでも変化すると、画素の特性変化として現れる。特に、間引き動作で行ごとにトランジスタ特性の劣化度合いが異なると、全画素出力時に、周期的な横筋として目に見える画像特性の劣化となる。
【０００９】
【課題を解決するための手段】
本発明の目的は、通常の全画素読み出し動作モードに加えて間引き読み出しモードを有する固体撮像装置での経時的な画質の劣化を防止し、良好な画質を維持することができる固体撮像装置およびその駆動方法を提供することにある。
【００１０】
本発明の第１の観点は、光電変換素子と当該光電変換素子の読み出し回路とを含む複数の画素をマトリクス状に配列した撮像画素部を含み、前記撮像画素部の全ての画素から画素信号の読み出しを行う全画素読み出しモードと、前記撮像画素部の一部の画素を画素行毎または画素列毎またはその両方で間欠的に選択して画素信号の読み出しを行う間引き読み出しモードとを有する固体撮像装置であって、駆動信号により、前記撮像画素部の読み出し回路を画素行毎または画素列毎に選択し、当該選択した読み出し回路の情報をリセットする電子シャッタ駆動、並びに当該読み出し回路からの画素信号を読み出す読み出し駆動が可能な駆動選択機能を含む駆動回路を有し、前記駆動回路は、前記間引き読み出しモードにおいて、間引かれない画素行または画素列を電子シャッタ駆動行または列として１回選択して電子シャッタ駆動し、読み出し駆動行または列として１回選択して読み出し駆動し、間引かれる画素行または画素列を電子シャッタ駆動行または列として選択して２度電子シャッタ駆動する。
【００１１】
本発明の第２の観点は、光電変換素子と当該光電変換素子の読み出し回路を含む複数の画素をマトリクス状に配列した撮像画素部の前記読み出し回路を画素行毎または画素列毎に選択する機能を有し、前記撮像画素部の全ての画素から画素信号の読み出しを行う全画素読み出しモードと、前記撮像画素部の一部の画素を画素行毎または画素列毎またはその両方で間欠的に選択して画素信号の読み出しを行う間引き読み出しモードとを有する固体撮像装置の駆動方法であって、駆動信号により、前記撮像画素部の読み出し回路を画素行毎または画素列毎に選択し、前記選択した読み出し回路の情報をリセットする電子シャッタ駆動ステップと、駆動信号により、前記撮像画素部の読み出し回路を画素行毎または画素列毎に選択し、前記選択した読み出し回路からの画素信号を読み出す読み出し駆動ステップと、有し、前記間引き読み出しモードにおいて、間引かれない画素行または画素列の画素回路を前記電子シャッタ駆動ステップにより１回選択して電子シャッタ駆動し、前記読む出し駆動ステップにより１回選択して読み出し駆動し、間引かれる画素行または画素列を電子シャッタ駆動ステップより選択して２度電子シャッタ駆動する。
【００１２】
本発明の固体撮像装置では、間引き読み出しモードによる駆動時に間引かれる画素行または画素列に対しても駆動信号を入力して各画素の読み出し回路を動作させることから、間引かれる画素と間引かれない画素との駆動頻度の差異をなくし、読み出し回路を構成するトランジスタ等の劣化度合いを揃えることが可能となるので、全画素読み出し時における画像の筋状ノイズ等の発生を防止でき、良好な画質を維持することができる。
【００１３】
また、本発明の固体撮像装置の駆動方法では、間引き読み出しモードによる駆動時に間引かれる画素行または画素列に対しても駆動信号を入力して各画素の読み出し回路を動作させることから、間引かれる画素と間引かれない画素との駆動頻度の差異をなくし、読み出し回路を構成するトランジスタ等の劣化度合いを揃えることが可能となるので、全画素読み出し時における画像の筋状ノイズ等の発生を防止でき、良好な画質を維持することができる。
【００１４】
【発明の実施の形態】
以下、本発明による固体撮像装置およびその駆動方法の実施の形態について、添付図面に関連付けて説明する。
第１実施形態
図２は、本発明に係る固体撮像装置としてのＣＭＯＳセンサの第１の実施形態を示すブロック図である。
図２のＣＭＯＳイメージセンサ１００は、画素からの読み出しを行単位で一度に行うタイプのＣＭＯＳセンサであり、後で詳述するように、全画素読み出しモードと間引き読み出しモードの、２つの読み出しモードを有する。
【００１５】
ＣＭＯＳイメージセンサ１００は、図２に示すように、１つの半導体チップ（センサチップ）１１０上に、半導体チップに複数の画素をｍ×ｎのマトリクス状に配列された画素部（センサ部：ＳＮＳ）１１１と、読み出しを行う画素行に対して、信号を出力する読み出し行選択回路（ＶＳＣＮ：ここでは行の駆動回路も含む）１１２と、電子シャッタを行う画素行に対して、信号を出力するシャッタ行選択回路（ＳＨＴ：行の駆動回路も含む）１１３と、画素からの信号レベルとリセットレベルの差を減算し、画素毎の固定ばらつきを除去する、列毎に設けられた相関２重サンプリング（以下、ＣＤＳ）回路１１４と、ＣＤＳ回路１１４を順に選択し、その信号を出力させる選択回路として列選択回路（ＨＳＣＮ）１１５と、外部のＤＳＰ(Digital Signal Processor)の制御を受け、各ブロックへの信号を生成、供給するタイミングジェネレータ（ＴＧ）１１６と、ＣＤＳ回路１１４から出力された各画素の信号を所望のゲインで増幅するＡＧＣ(Auto Gain Control) 回路１１７と、ＡＧＣ回路１１７からの信号をデジタル信号に変換するアナログ・デジタル変換回路（以下、ＡＤＣ）１１８と、ＡＤＣ１１８によるデジタル信号を増幅し出力するデジタルアンプ（ＤＡＭＰ）１１９と、が形成されている。
【００１６】
半導体チップ（センサチップ）１１０は、外部のＤＳＰからの信号により制御される。外部からの信号としては、全体のクロックＣＬＫ、〔ｆｒａｍｅ〕の開始信号ＳF 、〔Ｈ〕の開始信号ＳH 、動作モードを決定するための信号ＳMOD 等がある。
このうち、〔ｆｒａｍｅ〕の開始信号ＳF 、〔Ｈ〕の開始信号ＳH 等を図３Ａ〜図３Ｄに示し、センサがどのように動作しているかを説明する。ここで、図３Ａが〔ｆｒａｍｅ〕の開始信号ＳF を、図３Ｂがシャッタ行開始信号ＳSHT を、図３Ｃが〔Ｈ〕の開始信号ＳH を、図３Ｄが動作状態をそれぞれ示している。また、図３Ｃにおいて、ＲＤは読み出しを示し、ＳＨＴはシャッタを示し、図３Ｄにおいて、ＴSHT はシャッタ動作期間を、ＴRDは画素からＣＤＳ回路１１４への読み出し期間を、ＴSOは各列のＣＤＳ回路１１４を選択、各部へと出力する期間を、ＴSTR は露光（蓄積）期間をそれぞれ示している。
【００１７】
〔ｆｒａｍｅ〕の開始信号ＳF と、続いて〔Ｈ〕の開始信号ＳH を外部より受け取ると、タイミングジェネレータ１１６により、読み出し行選択回路１１２がセンサ部１１１の画素アレイの１行目を選択する。
選択された行に属する各画素から、列毎に設けられたＣＤＳ回路１１４へ信号が出力され、画素毎の固定パターンノイズが除去され、それぞれのＣＤＳ回路１１４に蓄積される。この画素からＣＤＳ回路１１４への読み出しは、図３Ｄ中「画素からＣＤＳ回路への読み出し期間ＴRD」で行われる。
【００１８】
次に、「各列のＣＤＳ回路を選択、外部へと出力する期間ＴSO」になると、まず、列選択回路が１列目のＣＤＳ回路１１４を選択する。
選択されたＣＤＳ回路１１４に蓄積されている情報は、ＡＧＣ回路１１７へ受け渡され、適当なゲインをかけられた後、更にＡＤＣ１１８、デジタルアンプ１１９で処理され、センサチップ１１０外へと出力される。
その後、列選択回路１１３は次列のＣＤＳ回路１１４を選択し、選択されたＣＤＳ回路１１４からの情報が処理、出力される。
【００１９】
この動作を全ての列に対して行い、画素１行分の情報が全て出力される。ここまでが「各列のＣＤＳ回路を選択、外部へと出力する期間ＴSO」で行われる。１行分の情報が読み出されると、しかる後、〔Ｈ〕の開始信号ＳH がタイミングジェネレータ１１６から読み出し行選択回路１１２に入力される。
読み出し行選択回路１１２は、センサ部１１１の画素アレイの次の行を選択し、その行に対して、１行目と同様の読み出し動作が行われる。以上の〔Ｈ〕動作を繰り返し、読み出し行選択回路により、最後の行まで選択、読み出しが行われると、1 〔ｆｒａｍｅ〕（１枚）分の情報が外部に出力されたことになる。
【００２０】
次に、〔ｆｒａｍｅ〕の開始信号ＳF がタイミングジェネレータ１１６より読み出し行選択回路１１２に入力されると、再び１〔ｆｒａｍｅ〕（１枚）分の情報を外部に出力し始める。
タイミングジェネレータ１１６からは、他に、シャッタ行開始のタイミングを決定する信号ＳSHT がシャッタ行選択回路１１３に入力されている。読み出し行選択と同様、シャッタ開始の信号ＳSHT を受け、〔Ｈ〕開始信号ＳH が入ると、１行目の画素が駆動されるが、その信号はＣＤＳ回路１１４に転送せず、画素内に蓄積された情報のリセットのみを行う。その後、〔Ｈ〕開始信号ＳH が入る度に、シャッタ行選択回路１１３の選ぶ行が次々と進んでいく。
【００２１】
シャッタ動作は、上記の「画素からＣＤＳへの読み出し期間ＴRD」、「各列のＣＤＳ回路を選択、外部へと出力する期間ＴSO」とは異なる期間で行われる。このシャッタ動作が行われてから、読み出し動作が行われるまでの時間を調節することで、受光素子に対する、露光時間（蓄積時間）ＴSTR を調整する（図３Ａ〜Ｄでは、２〔Ｈ〕期間）。
画素アレイ上のイメージとしては、図４にあるように、シャッタ動作行と読み出し動作行が、２行分ずれた状態でインクリメントされていく。
【００２２】
ここまで述べたものは、画素からの読み出しを一度に行単位で行うタイプのＣＭＯＳイメージセンサの一例であり、ＣＤＳ回路を複数列毎にもつものや、ＡＤＣをチップ外に持つもの、列毎に持つもの等もある。また、ＤＳＰとチップとの間の信号についても、シャッタ行開始信号を直接外部から入力されるもの等、様々ある。
次に、図５にセンサ部、読み出し行選択回路等の詳細な例を示す。
図５において、破線５０１で囲まれた領域が単位画素にあたり、これを２次元的に配列して受光部を構成している。単位画素５０１は一つの光電変換素子５０２と、複数のトランジスタ５０３〜５０６により構成されている。光電変換素子５０２は光を受け、信号電荷を蓄積する。
トランジスタ５０３は信号電荷増幅用のトランジスタ、トランジスタ５０４は光電変換素子５０２に蓄積された信号電荷をトランジスタ５０３のゲート電極部に転送するための転送用トランジスタ、トランジスタ５０５はトランジスタ５０３のゲート電極電位をリセットするためのリセットトランジスタ、トランジスタ５０７は出力画素を選択するための選択用トランジスタである。また、リセットトランジスタ５０５と増幅用トランジスタ５０３のドレインは共に電源電位供給線５０７に接続されている。５０８が画素出力線を示し、５０９は画素出力線５０８に定電流を供給するためのトランジスタである。
【００２３】
選択用トランジスタ５０６がオンすると、増幅用トランジスタ５０３とトランジスタ５０９がソースフォロアとして動作し、増幅用トランジスタ５０３のゲート電位と、ある一定の電圧差を持つ電位が画素出力線５０８に表れるようになっている。
５１０は転送用トランジスタ５０４のゲート電位を制御するための転送信号線を、５１１はリセット用トランジスタ５０５のゲート電位を制御するためのリセット信号線を、５１２は選択トランジスタ５０６のゲート電位を制御するための選択信号線を、５１３はトランジスタ５０９が、ある一定の電流を供給する飽和領域動作をするような固定電位を、ゲートに供給するための定電位供給線をそれぞれ示している。
さらに、端子５１４は各行の転送信号線５１０に転送パルスを供給するパルス端子で、行選択用ＡＮＤゲート５１５の入力端に接続されている。ＡＮＤゲート５１５のもう一方の入力端には、ＯＲゲート５１６からの出力が接続されており、ＡＮＤゲート５１５の出力端は転送信号配線５１０に接続されている。
【００２４】
ＯＲゲート５１６の入力は、読み出し行選択回路１１２とシャッタ選択回路１１３からの出力が接続されている。
端子５１７は各行のリセット信号線５１１にリセットパルスを供給するためのパルス端子で、行選択用ＡＮＤゲート５１８の入力端に接続されている。ＡＮＤゲート５１８のもう一方の入力端子には、ＯＲゲート５１６からの出力が接続されており、ＡＮＤゲート５１８の出力端はリセット信号線５１１に接続されている。
【００２５】
端子５１９は各行の選択信号線５１２に選択パルスを供給するためのパルス端子で、行選択用ＡＮＤゲート５２０の入力端に接続されている。ＡＮＤゲート５２０のもう一方の入力端には、ＯＲゲート５１６からの出力が接続されており、ＡＮＤゲート５２０の出力端は選択信号線５１２に接続されている。
このような構成により、読み出し行選択回路１１２、またはシャッタ選択回路１１３によって選択された行の各信号線にのみ、各制御パルスが供給される。
【００２６】
各画素からの読み出し動作は、図６Ａ〜図６Ｃに示すような駆動信号を加えて、以下のようにして行う。
図６Ａに示す選択信号ＳＥＬは図５の選択信号線５１２に、図６Ｂに示すリセット信号ＲＳＴはリセット信号線５１１に、図６Ｃに示す転送信号ＴＲＦは転送信号線５１０に与える信号を表す。
まず、読み出しを行う行の選択トランジスタ５０６と、リセットトランジスタ５１５を導通状態にして、増幅用トランジスタ５１３のゲート電極部をリセットする。リセットトランジスタ５１５を非導通にした後、各画素のリセットレベルに対応した電圧を後段のＣＤＳ回路１１４に読み出し、蓄積しておく。
【００２７】
次に、転送トランジスタ５０４を導通状態にし、光電変換素子５０２に蓄積された電荷を増幅トランジスタ５０３のゲート電極部に転送する。転送終了後、転送トランジスタ５０４を非導通状態にした後、蓄積されていた電荷量に応じた信号レベルの電圧を後段のＣＤＳ回路１１４に読み出す。
ＣＤＳ回路１１４では、先に読み出しておいたリセットレベルと信号レベルの差を取り、画素毎の読み出しトランジスタのしきい値電圧Ｖｔｈのバラツキ等により発生する固定的なパターンノイズをキャンセルする。ＣＤＳ回路１１４に蓄積された信号は列選択回路１１５によって選択されると、水平信号線５２１を通ってＡＧＣ等の後段の回路へ読み出されて処理される。
【００２８】
以上、一般的なセンサ部、駆動回路、駆動信号の例を挙げたが、他にも、トランジスタ数が異なるもの、容量を使用するもの等、様々な構成の画素があり、それぞれの構成に対する駆動信号が存在する。また、読み出し行選択回路１１２や、シャッタ行選択回路１１３、列選択回路１１５にはシフトレジスタ（走査開始信号、クロックにより制御）等が用いられる他、選択の自由度を上げるため、デコーダ等も用いられる。
上述したように、図２のＣＭＯＳイメージセンサ１００は、画素からの読み出しを行単位で一度に行うタイプのＣＭＯＳセンサであり、全画素読み出しモードと間引き読み出しモードの、２つの読み出しモードを有する。
【００２９】
全画素読出し時には、シャッタ、読み出し行選択回路は第一行から最終行まで、全ての行を順に選択する。
一方、高フレームレートで動作させたい場合や、１フレームあたりの情報量を減らしたい場合に、行選択回路での選択を全ての行に対して行わずに、ｍ行毎に１行選択する、１／ｍ間引き動作を行うことがある。
【００３０】
この動作により、１フレームあたりの情報量を１／ｍに、撮像速度をｍ倍にすることができる。間引き動作への切り替えは、動作モードを１／ｍ間引きモードへと切り替えるための信号が、外部から入力され、タイミングジェネレータ１１６から各ブロックに送られる駆動信号が１／ｍ間引き用に切り替わることにより行われる。
全画素読み出しモードの際には、〔Ｈ〕開始信号ＳH が入力されると、読み出し行選択回路１１２は、１つ先の行に対し、駆動信号を出力していたが、１／ｍ間引きでは、〔Ｈ〕開始信号ＳH が入力されると、ｍ行先の画素行に対して、駆動信号を出力する。
【００３１】
また、列方向の間引きに対しても、同様に、タイミングジェネレータ１１６からの信号で、列選択回路１１５の動作を切り替える。もしくは、画素からＣＤＳ回路１１４への出力経路を切り替えることにより行われる。
本実施形態では、１／ｍ間引き動作を行う際、ｍ行中（ｍ−１）行を占める、間引かれる行を、間引かれない行の読み出し行、シャッタ行としての選択回数と同じだけ、シャッタ行選択回路により選択する。
以下、その具体的な手法について述べる。
図７は本発明の手法を適用し、１／３間引きを行っている状態を模式化したものである。
【００３２】
読み出し行選択回路１１２によって選択される読み出し行と、シャッタ行選択回路１１３によって選択される電子シャッタ行が、下から上に進む。電子シャッタ行が信号出力行に先立って進むが、電子シャッタ行は図のように、５行選択される。
図７Ａの状態で、シャッタ、読み出し動作終了後、各ＣＤＳ回路１１４からの読み出しが行われて、次の行の読み出しが開始されるまでに、読み出し行選択回路１１２、シャッタ行選択回路１１３ともに、３行分先を選択する状態にし、図７Ｂの状態にしておく。図７Ｂの状態で、シャッタ、読み出し動作終了後、また３行先を選択するという動作を行う。
【００３３】
図から分かるように、間引かれない、３行当り１行は、電子シャッタ行として１回選択され、読み出し行として１回選択される。間引かれる、３行当り２行は、２度電子シャッタ行として選択される。これにより、間引かれる行も間引かれない行もトータルの選択回数が同じとなり、トランジスタの劣化度合いも同じになる。よって、長時間間引き動作で使用した後に全画素読出しをしても、間引かれていた行と間引かれていない行の特性差による周期的な横筋が発生しない。
一般の１／ｍ間引きへの拡張は明らかである。
この例では、行間引きの駆動について述べたが、列方向の間引きも同様で、ＣＤＳ回路１１４を列選択回路１１５でｍ列おきに選択して出力する場合、間引かれる列に属するＣＤＳ回路用にダミーの信号線を用意し、間引かれる列のＣＤＳ回路の信号は、ダミー信号線に捨てる、もしくは、画素からＣＤＳ回路への出力経路を切り離すことにより対応可能である。
【００３４】
同時に複数列、行を駆動するため、シャッタ行選択回路１１３が単純なシフトレジスタ等である場合、走査開始信号を複数個入力する、また、シフトレジスタ自体を複数個用意してそれぞれを走査させることが考えられるが、デコーダ等で構成し、一つの行選択回路で、同時に複数行選択できる回路構成にしておくことも可能である。
以上の発明は、図２、図５のブロック、回路構成にのみ適用可能なものではない。間引かれる行、列をシャッタ行で駆動する、という手法自体は、画素構造、ブロック構成、駆動回路、また、内部で取り扱われる信号が異なる場合においても適用可能である。また、以下の第２の実施形態で述べる加算、間引き加算動作においても有効な手法である。
【００３５】
第２実施形態
図８は、本発明に係る固体撮像装置としてのＣＭＯＳセンサの第２の実施形態を示すブロック図である。
図８のＣＭＯＳイメージセンサ２００は、行列状に配列された画素を、行、列で１画素ずつ順に選択し、画素からの出力を電流で得るタイプのＣＭＯＳセンサであり、第１の実施形態に係るＣＭＯＳイメージセンサ１００と同様に、全画素読み出しモードと間引き読み出しモードの、２つの読み出しモードを有する。
【００３６】
ＣＭＯＳイメージセンサ２００は、図８に示すように、１つの半導体チップ（センサチップ）２１０上に、半導体チップに複数の画素をｍ×ｎのマトリクス状に配列された画素部（センサ部：ＳＮＳ）２１１と、読み出しを行う画素行に対して、信号を出力する読み出し行選択回路（ＶＳＣＮ：ここでは行の駆動回路も含む）２１２と、電子シャッタを行う画素行に対して、信号を出力するシャッタ行選択回路（ＳＨＴ：行の駆動回路も含む）２１３と、センサ部２１１の信号出力行の画素を順に選択する列選択回路（ＨＳＣＮ）２１４と、外部のＤＳＰの制御を受け、各ブロックへの信号を生成、供給するタイミングジェネレータ（ＴＧ）２１５と、センサ部１１１の画素からの電流信号を電圧信号に変換する電流／電圧変換回路（ＩＶＣ）２１６と、ＩＶＣ２１６で電圧値に変換された各画素からの信号レベルとリセットレベルの差を減算し、画素毎の固定ばらつきを除去する、列毎に設けられたＣＤＳ回路２１７と、ＣＤＳ回路１１４から出力された各画素の信号を所望のゲインで増幅するＡＧＣ回路２１８と、ＡＧＣ回路１１７からの信号をデジタル信号に変換するＡＤＣ２１９と、ＡＤＣ１１８によるデジタル信号を増幅し出力するデジタルアンプ（ＤＡＭＰ）２２０と、が形成されている。
【００３７】
半導体チップ（センサチップ）２１０は、外部のＤＳＰからの信号により制御される。外部からの信号としては、全体のクロックＣＬＫ、〔ｆｒａｍｅ〕の開始信号ＳF 、〔Ｈ〕の開始信号ＳH 、動作モードを決定するための信号ＳMOD 等がある。
図９Ａ〜図９Ｄに、第２の実施形態おける、〔ｆｒａｍｅ〕の開始信号ＳF 、〔Ｈ〕の開始信号ＳH 等の信号とセンサの動作状態を示す。ここで、図９Ａが〔ｆｒａｍｅ〕の開始信号ＳF を、図９Ｂがシャッタ行開始信号ＳSHT を、図９Ｃが〔Ｈ〕の開始信号ＳH を、図９Ｄが動作状態をそれぞれ示している。また、図９において、ＲＤは読み出しを示し、ＳＨＴはシャッタを示し、図９Ｄにおいて、ＴSET は読み出し、シャッタ行設定期間を、ＴSOA は読み出し行の各画素を選択、チップ外部への読み出し、および、シャッタ行の各画素を選択、信号の読み捨て期間を、ＴSTR は露光（蓄積）期間をそれぞれ示している。
【００３８】
外部のＤＳＰからの信号、〔ｆｒａｍｅ〕の開始信号ＳF 、〔Ｈ〕の開始信号ＳH 、シャッタ開始信号ＳSHT 等については、第１の実施形態と同様である。
本第２の実施形態の場合、〔Ｈ〕の開始信号ＳH が入力されると、まず「読み出し、シャッタ行の設定期間ＴSET 」になり、それぞれの選択行がインクリメントされる。その後、「読み出し行の各画素を選択、チップ外部への読み出し＆シャッタ行の各画素を選択、信号の読み捨て期間ＴSOA 」になると、列選択回路２１４により選択された列の画素の信号が、ＩＶＣ, ＣＤＳ等の回路により処理を受け、チップ外部へ出力される。
１画素からの出力が終了してしかる後、列選択回路２１４により、次の列が選択され、選択された画素の信号が出力される。列選択回路２１４により、最後の列の画素まで、選択、読み出しを終了すると、しかる後、〔Ｈ〕開始信号ＳH が入力され、選択行がインクリメントされる。読み出し行選択回路２１２によって、最後の行までの信号を読み終えると、1 〔ｆｒａｍｅ〕（１枚）分の画像情報が外部に出力されたことになる。
また、シャッタ行選択回路２１３は、ＤＳＰまたはタイミングジェネレータ２１５で作られた信号で駆動される。シャッタ行選択回路２１３によって選択された行の画素は、列選択回路２１４により、読み出し行の画素と同様に駆動されるが、シャッタ行の画素からの信号は、後段まで読み出さない。シャッタ行と読み出し行の間隔により、画素への露光（蓄積）期間が決まることは第１の実施形態と同様である。
【００３９】
なお、図８に示したブロック図は、画素を１画素ずつ行，列で順に選択するＣＭＯＳイメージセンサの一例であり、ＡＤＣをチップ外に持つもの、また、ＤＳＰとチップとの間の信号についても、シャッタ行開始信号を直接外部から入力されるもの等、様々ある。
第２の実施形態での画素アレイと、その周辺の構成を図１０に示す。画素１００１は光電変換素子１００２と５つのトランジスタ１００３〜１００７から構成される。
【００４０】
それぞれのトランジスタの役割を以下に示す。
トランジスタ１００３は、ゲートが列選択線（ｍ）１００８に、ドレインが行選択線（ｎ）１００９に接続されており、転送トランジスタ１００４を制御する。
トランジスタ１００４は、ゲートがトランジスタ１００３のソースに接続されている。フローティングディフュージョン（ＦＤ）１０１０と光電変換素子１００２間の導通／切断を制御する。
トランジスタ１００５は、ゲートが画素が属する列の１つ前の列選択線（ｍ−１）１０１１に、ドレインが電源電圧Ｖｃｃと接続されており。ＦＤ１０１０のリセットを行う。
トランジスタ１００６は、ゲートがＦＤ１０１０に接続されており、ＦＤ１０１０の電位に応じた電流をソースに流す。
【００４１】
トランジスタ１００７は、ゲートが画素の属する列選択線（ｍ）１００８に接続されており、オンするとトランジスタ１００６のソースと画素からの出力信号線１０１２を導通させる。
画素行（ｎ）からの出力信号線１０１２は、アレイ外周部で、トランジスタ１０１３を介して垂直信号線１０１４に接続されている。トランジスタ１０１３のゲートは、読み出し行選択回路２１２からの、ｎ行目を選択する配線に接続されており、読み出し行として選択されている行の出力信号線のみが、垂直信号線１０１４と導通するようになっている。
シャッタ行画素は、読み出し行と同じ駆動をするが、この出力信号線と垂直信号線が切断されているため、その信号を外部へ出力すること無く、画素をリセットすることができる。
【００４２】
垂直信号線１０１４は、後段のＩＶＣ２１６に接続されている。各列選択線（ｍ−１）１０１１、（ｍ）１００８は、それぞれ列選択回路２１４からの、ｍ−１，ｍ列目を選択する配線に接続されている。行選択線（ｎ）１００９はＡＮＤゲート１０１５の出力に接続されている。ＡＮＤゲート１０１５には、ＯＲゲート１０１６の出力、転送信号配線１０１７が接続されている。
ＯＲゲート１０１６には、読み出し行選択回路２１２と、シャッタ行選択回路２１３からの、ｎ行目を選択する信号配線が接続されており、ＡＮＤゲート１０１５、ＯＲゲート１０１６で、読み出し行選択回路２１２かシャッタ行選択回路２１３によって選択された行の行選択線１００９にのみ、転送信号配線１０１７の信号が入力されるようになっている。
図１１Ａ〜図１１Ｈは、図１０の画素（ｍ，ｎ）からの読み出し時の各信号配線に入力される信号の様子を示す図である。図１１Ａは転送信号ＴＲＦを、図１１Ｂは読み出し行選択回路２１２により選択される（ｎ）選択信号を、図１１Ｃは行選択線（ｎ）１００９の信号を、図１１Ｄは列選択線（１）〜（ｍ−１）の信号を、図１１Ｅは列選択線（ｍ）１００８の信号を、図１１Ｆは列選択線（ｍ＋１）１０１１の信号を、図１１Ｇは画素（ｍ，ｎ）の状態を、図１１Ｈは画素（ｍ＋１，ｎ）の状態をそれぞれ示している。
【００４３】
以下、図１０の回路の動作の概要を説明する。
＜１＞ 読み出し行選択回路２１２により第ｎ行が選択されると、行選択線（ｎ）１００９にハイレベルの信号が入力される。また、トランジスタ１０１３がオンし、出力信号線１０１２と垂直信号線１０１４が導通する。
＜２＞ 列選択回路２１４により、列（ｍ−１）が選択されると、列選択線（ｍ−１）１０１１がハイレベルになり、この期間に画素（ｍ，ｎ）のＦＤ１０１０が電源電圧レベルにリセットされる。
＜３＞ 列選択回路２１４により、列（ｍ）が選択されると、列選択線（ｍ）１００８がハイレベルになり、画素（ｍ，ｎ）のトランジスタ１００７がオンして、画素（ｍ，ｎ）のリセットレベルの信号電流が出力信号線１０１２、垂直信号線１０１４を通り、ＩＶＣ２１６に入力される。ＩＶＣ２１６で電圧に変換されたリセット信号は、後段のＣＤＳ回路に蓄積される。
【００４４】
＜４＞ 行選択信号がハイレベルになり、トランジスタ１００４がオンして、光電変換素子１００２に蓄積されていた信号電荷がＦＤ１０１０に転送される。
＜５＞ 行選択信号をローレベルにした後、信号レベルの出力電流をＩＶＣ２１６で電圧に変換し、ＣＤＳ回路２１７でリセットレベルと信号レベルの差を減算する。
＜６＞ ＣＤＳ回路２１７での処理を受けた後の信号は、次の列の画素からのリセットレベルが来るまでに、ＡＧＣ回路２１８、ＡＤＣ２１９、デジタルアンプ２２０等で処理され、チップ外部へと出力される。
本第２の実施形態に係るＣＭＯＳイメージセンサ２００における間引き動作に関しては、第１の実施形態と殆ど同じである。
【００４５】
〔Ｈ〕開始信号ＳH が入力された後、「読み出し、シャッタ行の設定期間ＴSET 」に、選択行をｍ行進めることにより、１／ｍ間引きを行う。また、画素の駆動を隣の列選択線も使用して行うため、列方向の間引きに関しては、後段の処理で読み捨て等の処理で行う。
第２の実施形態において、第１の実施形態と大きく異なることは次の２点である。
【００４６】
読み出し行と電子シャッタ行で選択された行では、上記＜４＞の、光電変換素子１００２からの電荷の読み出しの際、行選択線１００９が画素周期毎に駆動されるので、少なくとも画素アレイの列数分、たとえば数百回以上駆動される。よって、間引き動作時の間引かれる行、間引かれない行の使用頻度の差がより顕著に現れる。この例では、画素内のトランジスタよりも、画素の行選択線１００９を駆動するドライバ（図１０のＡＮＤゲート）の劣化の方が問題となる。行選択線１００９に入力される転送信号ＴＲＦ（図１１Ａ）は１０[ns]程度と非常に短いので、駆動波形の形状が異なると画素からの出力波形に大きな影響を与える。
また、画素からの出力信号線は水平方向に延びており、この信号線に出力電流を読み出す。よって、読み出し行として２行選択するだけで、図１０の垂直信号線１０１４で２行の出力電流の加算が可能である。この動作を利用し、複数読み出し行の加算、行間引きを行いながらの加算が可能である。
【００４７】
図１２Ａ〜図１２Ｅに関連付けて２／８間引き加算について説明する。
図１２Ａの画素アレイにあるように、１，３，５，７，…でナンバリングされた奇数行がＲＧ行を、２，４，６，８，…の偶数行がＧＢ行を表している。
まず、１，３行目を同時に読み出し行選択回路２１２で選択し、垂直信号線で２行の信号の加算を行い、ＲＧ１行目とする（図１２Ｂに示す状態１：ＲＧ１行目）。
【００４８】
次に、選択行をそれぞれ３行進めて、４，６行目を選択し、２行の信号を加算して、ＧＢ１行目とする（図１２Ｃに示す状態２：ＧＢ１行目）。
次に、選択行を５行進めて９，１１行を選択し…といった具合に走査する。２，５，７，８行目は選択されず、１〜８行から２行分の情報を作り出すことから、２／８間引き加算としている。
このような動作をする場合にも、外部からの動作モード信号をタイミングジェネレータが受け取り、タイミングジェネレータ２１５からの信号を切り替えることで行う。
【００４９】
行選択回路２１２については、第１の実施形態の場合と同様、１つまたは複数個のシフトレジスタで構成し、制御信号（操作開始、「読み出し、シャッタ行の設定期間」中に入力されるクロック数）で切り替える。また、デコーダ１つで構成する場合は、複数行同時に選択するように構成しておく。また、加算処理自体は、第１の実施形態のような画素からの読み出しを行単位で行うタイプのＣＭＯＳセンサでも、２行分の情報を画素列毎に蓄積、加算するような回路を用いて実現できる。
【００５０】
本第２の実施形態においても、第１の実施形態のようにシャッタ行選択回路２１３を用いることにより、間引き動作時の間引かれる行、間引かれない行の使用頻度を揃えることができる。
次に、図１３Ａ，図１３Ｂに関連付けて、上記２／８間引き加算に対する本第２の実施形態の動作を説明する。簡単のため、画素アレイは２１行から成るものとしている。従来の２／８間引きでの読み出し行、シャッタ行の選択状態を図１３Ａのように表現する。
【００５１】
図１３Ａ，図１３Ｂは、右方向に時間経過を表し、アレイ内に書かれた数字が読み出し、シャッタタイミングを表す。すなわち、図１３Ａ，図１３Ｂで、＜１＞の状態が、図１２Ｂの状態１にあたり、１，３行目に、シャッタをかけている、または、読出し行として選択し、２行からの信号を垂直信号線１０１４で加算し、後段のＩＶＣ２１６に入力している状態である。
【００５２】
また、図１３Ａ，図１３Ｂで、各行の選択状態は、一回も選択されていない状態→太い実線、一回選択されたもの→太い点線、２回選択された物→細い点線で表されている。すなわち、１，３行目は１〔ｆｒａｍｅ〕中に、読み出し行として１回、シャッタ行として１回選択されるが、２行目や５行目は読み出し行としても、シャッタ行としても選択されない。
これに対し、本第２の実施形態では、シャッタ行選択回路２１３への駆動を変え、シャッタ行の選択状態を図１３Ｂのようにする。
この状態では間引かない行で１回、間引かれる行で２回電子シャッタを行っている。これにより間引き動作時でも行毎の選択頻度の差異が生じない。図中では、読み出し行とシャッタ行が同じタイミングになってしまっているが、実際には狙いの蓄積時間になるように、シャッタ行の方を先行させて駆動する。
【００５３】
図１３Ａ，図１３Ｂを用い、２／８間引き加算の場合を述べたが、本第２の実施形態自体は１／ｍ間引きにおいても、また、第１の実施形態でも述べたように、間引きの割合を変えた場合や、列間引きに対しても、変形して適用可能な手法である。
また、以上のような、全画素読み出しや、間引き、間引き加算、また、上記のような駆動の切り替えは、外部からモード切り替え信号がタイミングジェネレータに入力されることにより行われる。動作モードの切り替えは、タイミングジェネレータから行、列駆動回路（１つまたは複数個のシフトレジスタ、１つ、または複数個のデコーダで構成されている。）に入力される走査開始信号、クロック信号等が切り替わることにより行われる。
【００５４】
以上のように、本発明では、間引き動作時に、間引かれる行にも駆動パルスを入れることによって、行毎の劣化度合いの差異を無くしている。そのため、長時間の間引き動作した後の全画素出力時の画に横筋が発生しない。また、従来からシャッタ行選択回路として使用されているシフトレジスタ、デコーダの駆動を変えることにより、特別な回路を新たに使用すること無く、その効果が得られる。
【００５４】
【発明の効果】
以上説明したように本発明の固体撮像装置およびその駆動方法によれば、間引き読み出しモードによる駆動時に間引かれる画素行または画素列に対しても駆動パルスを入力して各画素の読み出し回路を動作させることから、間引かれる画素と間引かれない画素との駆動頻度の差異をなくし、読み出し回路を構成するトランジスタ等の劣化度合いを揃えることが可能となるので、全画素読み出し時における画像の筋状ノイズ等の発生を防止でき、良好な画質を維持することができることから、間引きモードを有する液晶画面付きのデジタルカメラ等の撮像装置に適用可能である。
【図面の簡単な説明】
【図１】 従来のＣＭＯＳイメージセンサにおける間引き読み出しモードの一動作例を説明するための図である。
【図２】 本発明に係る固体撮像装置としてのＣＭＯＳイメージセンサの第１の実施形態を示すブロック図である。
【図３】 Ａ〜Ｄは、図２の回路の動作を説明するためのタイミングチャートである。
【図４】 画素アレイ上のシャッタ行と読み出し行との関係を説明するための図である。
【図５】 図２のセンサ部とその周辺回路との関係を具体的に示す回路図である。
【図６】 Ａ〜Ｂは、各画素からの読み出し動作を行う場合の駆動信号のタイミングチャートである。
【図７】 ＡおよびＢは、図２の回路での１／３間引き動作を説明するための図である。
【図８】 本発明に係る固体撮像装置としてのＣＭＯＳイメージセンサの第２の実施形態を示すブロック図である。
【図９】 Ａ〜Ｄは、図８の回路の動作を説明するためのタイミングチャートである。
【図１０】 図８のセンサ部とその周辺回路との関係を具体的に示す回路図である。
【図１１】 Ａ〜Ｈは、図１０の画素（ｍ，ｎ）からの読み出し時の各信号を示す図である。
【図１２】 Ａ〜Ｅは、図８に示すＣＭＯＳイメージセンサにおいて２／８間引き（加算あり）動作を説明するための図である。
【図１３】 Ａ，Ｂは、図８に示すＣＭＯＳイメージセンサにおいて２／８間引き（加算あり）動作を行う場合の各行の選択動作を説明するための図である。
【符号の説明】
１００，２００…ＣＭＯＳイメージセンサ、１１０、２１０……半導体チップ、１１１、２１１……撮像画素部（センサ部：ＳＮＳ）、１１２、２１２……読み出し行選択回路（ＶＳＣＮ）、１１３、２１３……シャッタ行選択回路（ＳＨＴ）、１１５、２１４……列選択回路（ＨＳＣＮ）、１１６、２１５……タイミングジェネレータ（ＴＧ）、１１４、２１７……ＣＤＳ回路、２１６……電流／電圧変換回路（ＩＶＣ）、１１７、２１８……ＡＧＣ回路、１１８、２１８……アナログ・デジタル変換回路（ＡＤＣ）、１１９、２２０……デジタルアンプ（ＤＡＭＰ）

Claims (11)

1. 光電変換素子と当該光電変換素子の読み出し回路とを含む複数の画素をマトリクス状に配列した撮像画素部を含み、前記撮像画素部の全ての画素から画素信号の読み出しを行う全画素読み出しモードと、前記撮像画素部の一部の画素を画素行毎または画素列毎またはその両方で間欠的に選択して画素信号の読み出しを行う間引き読み出しモードとを有する固体撮像装置であって、
   駆動信号により、前記撮像画素部の読み出し回路を画素行毎または画素列毎に選択し、当該選択した読み出し回路の情報をリセットする電子シャッタ駆動、並びに当該読み出し回路からの画素信号を読み出す読み出し駆動が可能な駆動選択機能を含む駆動回路を有し、
   前記駆動回路は、
   前記間引き読み出しモードにおいて、
   間引かれない画素行または画素列を電子シャッタ駆動行または列として１回選択して電子シャッタ駆動し、読み出し駆動行または列として１回選択して読み出し駆動し、
   間引かれる画素行または画素列を電子シャッタ駆動行または列として選択して２度電子シャッタ駆動する
   固体撮像装置。
2. 前記駆動回路は、
   前記間引かれる画素行または画素列に前記駆動信号を入力することにより、間引かれる画素行または画素列の前記画素回路と間引かれない画素行または画素列の前記画素回路との駆動頻度を一致させる
   請求項１記載の固体撮像装置。
3. 前記駆動回路は、
   前記間引き読み出しモードによる駆動時に、間引かれない画素行または画素列の画素回路と間引かれる画素行または画素列の画素回路とに対して等しい回数の駆動信号を入力する
   る請求項２記載の固体撮像装置。
4. 前記駆動回路は、
   画素信号を読み出す画素行を選択するための行選択回路と、
   前記電子シャッタ動作を行う画素行を選択するためのシャッタ行選択回路と、
   画素列を選択するための列選択回路と、を有し、
   前記間引き読み出しモードによる駆動時に、
   前記シャッタ行選択回路の駆動信号に応じて間引かれない画素行または前記列選択回路の駆動信号に応じて間引かれない画素列を電子シャッタ駆動行または列として１回選択して電子シャッタ駆動し、前記行選択回路の駆動信号に応じて読み出し駆動行または前記列選択回路の駆動信号に応じて読み出し列として１回選択して読み出し駆動し、
   前記前記シャッタ行選択回路の駆動信号に応じて間引かれる画素行または前記列選択回路の駆動信号に応じて間引かれる画素列を電子シャッタ駆動行または列として選択して２度電子シャッタ駆動する
   請求項１から３のいずれか一に記載の固体撮像装置。
5. 前記駆動回路は、
   画素信号を読み出す画素列を選択するための列選択回路を有し、
   前記間引き読み出しモードによる駆動時に、前記列選択回路を通して間引かれる画素列に対して駆動パルスを入力するとともに、間引かれる画素列から出力された画素信号を捨てる
   請求項１記載の固体撮像装置。
6. 前記駆動回路は、間引かれる画素列から出力された画素信号をダミー配線によって捨てる
   請求項５記載の固体撮像装置。
7. 光電変換素子と当該光電変換素子の読み出し回路を含む複数の画素をマトリクス状に配列した撮像画素部の前記読み出し回路を画素行毎または画素列毎に選択する機能を有し、前記撮像画素部の全ての画素から画素信号の読み出しを行う全画素読み出しモードと、前記撮像画素部の一部の画素を画素行毎または画素列毎またはその両方で間欠的に選択して画素信号の読み出しを行う間引き読み出しモードとを有する固体撮像装置の駆動方法であって、
   駆動信号により、前記撮像画素部の読み出し回路を画素行毎または画素列毎に選択し、前記選択した読み出し回路の情報をリセットする電子シャッタ駆動ステップと、
   駆動信号により、前記撮像画素部の読み出し回路を画素行毎または画素列毎に選択し、前記選択した読み出し回路からの画素信号を読み出す読み出し駆動ステップと、有し、
   前記間引き読み出しモードにおいて、
   間引かれない画素行または画素列の画素回路を前記電子シャッタ駆動ステップにより１回選択して電子シャッタ駆動し、前記読む出し駆動ステップにより１回選択して読み出し駆動し、
   間引かれる画素行または画素列を電子シャッタ駆動ステップより選択して２度電子シャッタ駆動する
   固体撮像装置の駆動方法。
8. 前記間引かれる画素行または画素列に駆動信号を入力することにより、間引かれる画素行または画素列の前記画像回路と間引かれない画素行または画素列の前記画素回路との駆動頻度を一致させる
   請求項７記載の固体撮像装置の駆動方法。
9. 前記間引き読み出しモードによる駆動時に、間引かれない画素行または画素列の画素回路と間引かれる画素行または画素列の画素回路とに対して等しい回数の駆動信号を入力する
   請求項８記載の固体撮像装置の駆動方法。
10. シャッタ行選択回路の駆動信号に応じて間引かれない画素行または列選択回路の駆動信号に応じて間引かれない画素列を電子シャッタ駆動行または列として１回選択して電子シャッタ駆動し、行選択回路の駆動信号に応じて読み出し駆動行または前記列選択回路の駆動信号に応じて読み出し列として１回選択して読み出し駆動し、
    前記シャッタ行選択回路の駆動信号に応じて間引かれる画素行または前記列選択回路の駆動信号に応じて間引かれる画素列を電子シャッタ駆動行または列として選択して２度電子シャッタ駆動する
    請求項７から９のいずれか一に記載の固体撮像装置の駆動方法。
11. 前記間引き読み出しモードによる駆動時に、画素信号を読み出す画素列を選択するための列選択手段を通して間引かれる画素列に対して駆動信号を入力し、間引かれる画素列から出力された画素信号は捨てる
    請求項７記載の固体撮像装置の駆動方法。

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