JP3272209B2 - Ｌｃｄ駆動回路 - Google Patents
Ｌｃｄ駆動回路Info
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示板に一
体に形成されるＬＣＤ駆動回路に関するものであって、
特にＴＦＴ−ＬＣＤに用いて好適なＬＣＤ駆動回路に関
する。
体に形成されるＬＣＤ駆動回路に関するものであって、
特にＴＦＴ−ＬＣＤに用いて好適なＬＣＤ駆動回路に関
する。
【０００２】
【従来の技術】ＴＦＴ−ＬＣＤ（Ｔhin Ｆilm Ｔransis
tor−Ｌiquid Ｃristal Ｄisplay：薄膜トランジスタ−
液晶表示装置）の分野においては、従来からＬＣＤ本体
に駆動回路を内蔵する試みがなされている。
tor−Ｌiquid Ｃristal Ｄisplay：薄膜トランジスタ−
液晶表示装置）の分野においては、従来からＬＣＤ本体
に駆動回路を内蔵する試みがなされている。
【０００３】
【発明が解決しようとする課題】これは、一般にＬＣＤ
を駆動するための駆動回路は、集積回路化してＬＣＤの
周囲に配置されることに起因する。即ち、ＬＣＤを用い
た表示パネル等は額縁様の形状となり、実際のＬＣＤの
表示面積は狭められてしまうためである。
を駆動するための駆動回路は、集積回路化してＬＣＤの
周囲に配置されることに起因する。即ち、ＬＣＤを用い
た表示パネル等は額縁様の形状となり、実際のＬＣＤの
表示面積は狭められてしまうためである。
【０００４】上述の問題を解決するために、ＬＣＤを構
成するガラス基板上にＬＣＤを駆動する回路として、例
えばｎチャネルＦＥＴ（Ｆield Ｅffect Ｔransistor）
により構成されるダイナミックシフトレジスタを形成す
る。このｎチャネルＦＥＴダイナミックシフトレジスタ
にも、大きく分けて次のようなものが考えられる。
成するガラス基板上にＬＣＤを駆動する回路として、例
えばｎチャネルＦＥＴ（Ｆield Ｅffect Ｔransistor）
により構成されるダイナミックシフトレジスタを形成す
る。このｎチャネルＦＥＴダイナミックシフトレジスタ
にも、大きく分けて次のようなものが考えられる。
【０００５】図８（ａ）、（ｂ）は、それぞれｎチャネ
ルダイナミックレジスタの構成例を示す図であるが、ま
ず図８（ａ）は、レシオ回路によって構成されるダイナ
ミックレジスタである。図８（ａ）に示すダイナミック
レジスタでは、クロック入力端子φ1とφ-1とに互いに
逆相のクロック信号を供給する。これによって、φ1が
“Ｈ（ハイレベル）”の時に入力端子Ｄの値が読み込ま
れ、φ-1が“Ｈ”の時に読み込まれた入力端子Ｄの状態
が出力端子Ｑに現れる。なお同図においてＶdはドレイ
ン電圧（電源）である。しかしながら上述のレシオ回路
では、回路に定常的な貫通電流が流れる。従って消費電
力が大きくなり、回路の小型化の障害となる。
ルダイナミックレジスタの構成例を示す図であるが、ま
ず図８（ａ）は、レシオ回路によって構成されるダイナ
ミックレジスタである。図８（ａ）に示すダイナミック
レジスタでは、クロック入力端子φ1とφ-1とに互いに
逆相のクロック信号を供給する。これによって、φ1が
“Ｈ（ハイレベル）”の時に入力端子Ｄの値が読み込ま
れ、φ-1が“Ｈ”の時に読み込まれた入力端子Ｄの状態
が出力端子Ｑに現れる。なお同図においてＶdはドレイ
ン電圧（電源）である。しかしながら上述のレシオ回路
では、回路に定常的な貫通電流が流れる。従って消費電
力が大きくなり、回路の小型化の障害となる。
【０００６】一方図８（ｂ）は、レシオレス回路によっ
て構成されるダイナミックレジスタである。図８（ｂ）
に示すダイナミックレジスタでは、クロック入力端子φ
1〜φ4に、図８（ｃ）に示すように各々位相の異なるパ
ルス状のクロック信号を供給する。この回路では、φ1
が“Ｈ”の時にＣが充電され、φ2が“Ｈ”の時に入力
端子Ｄの値が読み込まれ、φ4が“Ｈ”の時に読み込ま
れた入力端子Ｄの状態が出力端子Ｑに反映される。
て構成されるダイナミックレジスタである。図８（ｂ）
に示すダイナミックレジスタでは、クロック入力端子φ
1〜φ4に、図８（ｃ）に示すように各々位相の異なるパ
ルス状のクロック信号を供給する。この回路では、φ1
が“Ｈ”の時にＣが充電され、φ2が“Ｈ”の時に入力
端子Ｄの値が読み込まれ、φ4が“Ｈ”の時に読み込ま
れた入力端子Ｄの状態が出力端子Ｑに反映される。
【０００７】しかしながら上述のレシオレス回路では、
動作を維持するために出力信号にパルスが混入してしま
うという欠点がある。また、この欠点を解消するために
は、出力端子Ｑにバッファとしてスタティックインバー
タを接続する必要があるが、結果として消費電力の増加
を招いてしまう。
動作を維持するために出力信号にパルスが混入してしま
うという欠点がある。また、この欠点を解消するために
は、出力端子Ｑにバッファとしてスタティックインバー
タを接続する必要があるが、結果として消費電力の増加
を招いてしまう。
【０００８】ところで一般にＴＦＴ−ＬＣＤは、ＣＲＴ
（Ｃathode Ｒay Ｔube）に代わる表示装置として、い
わゆるテレビジョン信号（輝度信号と同期信号とを有す
るコンポジット信号）に基づいて画像を表示する装置に
用いられる例が多い。従来よりテレビジョン信号の類に
は、ＣＲＴの走査特性と残光特性に対応して、垂直同期
タイミングに応じて垂直帰線期間ならびに水平同期タイ
ミングに応じて水平帰線期間が存在する。
（Ｃathode Ｒay Ｔube）に代わる表示装置として、い
わゆるテレビジョン信号（輝度信号と同期信号とを有す
るコンポジット信号）に基づいて画像を表示する装置に
用いられる例が多い。従来よりテレビジョン信号の類に
は、ＣＲＴの走査特性と残光特性に対応して、垂直同期
タイミングに応じて垂直帰線期間ならびに水平同期タイ
ミングに応じて水平帰線期間が存在する。
【０００９】特開平６−３３７６５５号公報等によれ
ば、上述の両帰線期間においてはダイナミックシフトレ
ジスタの出力端子に挿入される全てのバッファの動作を
停止し、ＬＣＤの消費電力を軽減する技術が開示されて
いる。しかしながら上述の公報に示された技術によって
も、ＬＣＤの駆動回路の消費電力の低減化は、１０〜２
０％程度しか期待できない。この発明は、このような背
景の下になされたもので、消費電力の小さいＬＣＤ駆動
回路を提供することを目的としている。
ば、上述の両帰線期間においてはダイナミックシフトレ
ジスタの出力端子に挿入される全てのバッファの動作を
停止し、ＬＣＤの消費電力を軽減する技術が開示されて
いる。しかしながら上述の公報に示された技術によって
も、ＬＣＤの駆動回路の消費電力の低減化は、１０〜２
０％程度しか期待できない。この発明は、このような背
景の下になされたもので、消費電力の小さいＬＣＤ駆動
回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、入力される
同期信号に同期して入力される駆動信号を出力端子へ転
送するシフトレジスタと、前記シフトレジスタの出力信
号に基づいた駆動信号を出力するバッファ部と、前記バ
ッファ部の動作バイアス電流をオンとするセット入力端
子と前記動作バイアス電流をオフとするリセット入力端
子とを備えるフリップフロップとを有し前記同期信号に
よって順次走査される複数段の駆動回路から構成され、
各段の前記セット入力端子は、当該駆動回路の前段の駆
動回路が有する出力端子に接続され、各段前記リセット
入力端子は、当該駆動回路の後段の駆動回路が有する出
力端子に接続されており、前記前段の駆動開始時から後
段の駆動開始時までの間のみ当該段のバッファ部の動作
バイアスをオンにすることを特徴とする。
ために、請求項１に記載の発明にあっては、入力される
同期信号に同期して入力される駆動信号を出力端子へ転
送するシフトレジスタと、前記シフトレジスタの出力信
号に基づいた駆動信号を出力するバッファ部と、前記バ
ッファ部の動作バイアス電流をオンとするセット入力端
子と前記動作バイアス電流をオフとするリセット入力端
子とを備えるフリップフロップとを有し前記同期信号に
よって順次走査される複数段の駆動回路から構成され、
各段の前記セット入力端子は、当該駆動回路の前段の駆
動回路が有する出力端子に接続され、各段前記リセット
入力端子は、当該駆動回路の後段の駆動回路が有する出
力端子に接続されており、前記前段の駆動開始時から後
段の駆動開始時までの間のみ当該段のバッファ部の動作
バイアスをオンにすることを特徴とする。
【００１１】また、請求項２に記載の発明にあっては、
入力される同期信号に同期して入力される駆動信号を出
力端子へ転送するシフトレジスタと、前記シフトレジス
タの出力信号に基づいた駆動信号を出力するバッファ部
と、前記バッファ部の動作バイアス電流をオンとするセ
ット入力端子と前記動作バイアス電流をオフとするリセ
ット入力端子とを備えるフリップフロップとを有し前記
同期信号によって順次走査される１〜ｎ段の駆動回路か
ら構成され、前記１段目の前記セット入力端子には前記
駆動信号が接続され、前記２段目〜ｎ段目までの前記セ
ット入力端子は、当該駆動回路の前段の駆動回路が有す
る出力端子に接続され、前記１段目〜ｎ−１段目までの
前記リセット入力端子は、当該駆動回路の後段の駆動回
路が有する出力端子に接続され、前記ｎ段目の前記リセ
ット入力には、前記走査を停止させる停止信号が接続さ
れており、前記前段の駆動開始時から後段の駆動開始時
までの間のみ当該段のバッファ部の動作バイアスをオン
にすることを特徴とする。
入力される同期信号に同期して入力される駆動信号を出
力端子へ転送するシフトレジスタと、前記シフトレジス
タの出力信号に基づいた駆動信号を出力するバッファ部
と、前記バッファ部の動作バイアス電流をオンとするセ
ット入力端子と前記動作バイアス電流をオフとするリセ
ット入力端子とを備えるフリップフロップとを有し前記
同期信号によって順次走査される１〜ｎ段の駆動回路か
ら構成され、前記１段目の前記セット入力端子には前記
駆動信号が接続され、前記２段目〜ｎ段目までの前記セ
ット入力端子は、当該駆動回路の前段の駆動回路が有す
る出力端子に接続され、前記１段目〜ｎ−１段目までの
前記リセット入力端子は、当該駆動回路の後段の駆動回
路が有する出力端子に接続され、前記ｎ段目の前記リセ
ット入力には、前記走査を停止させる停止信号が接続さ
れており、前記前段の駆動開始時から後段の駆動開始時
までの間のみ当該段のバッファ部の動作バイアスをオン
にすることを特徴とする。
【００１２】また、請求項３に記載の発明にあっては、
請求項１あるいは２の何れかに記載のＬＣＤ駆動回路で
は、前記シフトレジスタには、レシオレスダイナミック
シフトレジスタ回路を用いることを特徴とする。
請求項１あるいは２の何れかに記載のＬＣＤ駆動回路で
は、前記シフトレジスタには、レシオレスダイナミック
シフトレジスタ回路を用いることを特徴とする。
【００１３】また、請求項４に記載の発明にあっては、
請求項１ないし３の何れかに記載のＬＣＤ駆動回路で
は、前記バッファ部は、複数の電圧効果型トランジスタ
と、前記複数の電圧効果型トランジスタによって形成さ
れるブーストラップ回路から構成されることを特徴とす
る。また、請求項５に記載の発明にあっては、入力され
る同期信号に同期して入力される駆動信号を出力端子へ
転送するシフトレジスタと、前記シフトレジスタの出力
信号に基づいた駆動信号を出力するバッファ部と、前記
バッファ部の動作バイアス電流をオンとするセット入力
端子と前記動作バイアス電流をオフとするリセット入力
端子とを備えるフリップフロップとを有し、前記同期信
号によって順次走査される複数段の駆動回路から構成さ
れ、各段の前記セット入力端子は該駆動回路の前段の駆
動回路が有する出力端子に接続され、各段前記リセット
入力端子は当該駆動回路の後段の駆動回路が有する出力
端子に接続されているＬＣＤ駆動回路の制御方法であっ
て、前段のゲート信号により動作を開始させ、後段のゲ
ート信号により動作を停止させることで、前記前段の駆
動開始時から後段の駆動開始時までの間のみ当該段目の
バッファ部の動作バイアスをオンにすることを特徴とす
る。
請求項１ないし３の何れかに記載のＬＣＤ駆動回路で
は、前記バッファ部は、複数の電圧効果型トランジスタ
と、前記複数の電圧効果型トランジスタによって形成さ
れるブーストラップ回路から構成されることを特徴とす
る。また、請求項５に記載の発明にあっては、入力され
る同期信号に同期して入力される駆動信号を出力端子へ
転送するシフトレジスタと、前記シフトレジスタの出力
信号に基づいた駆動信号を出力するバッファ部と、前記
バッファ部の動作バイアス電流をオンとするセット入力
端子と前記動作バイアス電流をオフとするリセット入力
端子とを備えるフリップフロップとを有し、前記同期信
号によって順次走査される複数段の駆動回路から構成さ
れ、各段の前記セット入力端子は該駆動回路の前段の駆
動回路が有する出力端子に接続され、各段前記リセット
入力端子は当該駆動回路の後段の駆動回路が有する出力
端子に接続されているＬＣＤ駆動回路の制御方法であっ
て、前段のゲート信号により動作を開始させ、後段のゲ
ート信号により動作を停止させることで、前記前段の駆
動開始時から後段の駆動開始時までの間のみ当該段目の
バッファ部の動作バイアスをオンにすることを特徴とす
る。
【００１４】
【作用】この発明によればＬＣＤ駆動回路を、シフトレ
ジスタとセット／リセットフリップフロップとバッファ
部とからなり、繰り返し順次駆動される複数段の駆動回
路によって構成し、各段のセット入力端子は前段の駆動
回路の出力端子に接続し、各段のリセット入力端子は後
段の出力端子に接続して、前段の駆動開始時から後段の
駆動開始時までの間のみ当該段のバッファ部の動作バイ
アス電流をオンにする。
ジスタとセット／リセットフリップフロップとバッファ
部とからなり、繰り返し順次駆動される複数段の駆動回
路によって構成し、各段のセット入力端子は前段の駆動
回路の出力端子に接続し、各段のリセット入力端子は後
段の出力端子に接続して、前段の駆動開始時から後段の
駆動開始時までの間のみ当該段のバッファ部の動作バイ
アス電流をオンにする。
【００１５】
【発明の実施の形態】以下に本発明の実施の形態につい
て説明する。図１は、本発明のＬＣＤ駆動回路の特徴部
であるバッファ回路１０の動作原理を説明する図であ
り、図１（ａ）は構成図、図１（ｂ）は図１（ａ）に示
す回路の各部の信号の変化の様子を示したタイミングチ
ャートである。図１（ａ）に示すようにバッファ回路１
０は、ＦＥＴ１-1、ＦＥＴ１-2からなるダイナミックフ
リップフロップ２（フリップフロップ）と、ＦＥＴ３-
1、ＦＥＴ３-2からなるインバータ４（バッファ部）と
から構成されている。
て説明する。図１は、本発明のＬＣＤ駆動回路の特徴部
であるバッファ回路１０の動作原理を説明する図であ
り、図１（ａ）は構成図、図１（ｂ）は図１（ａ）に示
す回路の各部の信号の変化の様子を示したタイミングチ
ャートである。図１（ａ）に示すようにバッファ回路１
０は、ＦＥＴ１-1、ＦＥＴ１-2からなるダイナミックフ
リップフロップ２（フリップフロップ）と、ＦＥＴ３-
1、ＦＥＴ３-2からなるインバータ４（バッファ部）と
から構成されている。
【００１６】一般にＴＦＴ−ＬＣＤの各画素は、ＦＥＴ
（これをＴＦＴという）を有しており、複数のデータ線
と複数のゲート線によって形成されるマトリクスの各交
点に、この画素が配置される。ここで各々のゲート線
は、テレビジョン画面を構成する走査線の各々に対応し
ている。このためゲート線の各段においては、同一時刻
に複数のゲート線が同時に“Ｈ”になることはない。そ
こで本発明では、図１（ａ）に示したバッファ回路１０
を用い、前段のゲート信号によって動作を開始し、後段
のゲート信号によって動作を停止させる。
（これをＴＦＴという）を有しており、複数のデータ線
と複数のゲート線によって形成されるマトリクスの各交
点に、この画素が配置される。ここで各々のゲート線
は、テレビジョン画面を構成する走査線の各々に対応し
ている。このためゲート線の各段においては、同一時刻
に複数のゲート線が同時に“Ｈ”になることはない。そ
こで本発明では、図１（ａ）に示したバッファ回路１０
を用い、前段のゲート信号によって動作を開始し、後段
のゲート信号によって動作を停止させる。
【００１７】具体的な動作は図１（ｂ）に示す通りで、
例えばｎ段目のバッファ回路１０は、時刻ｔn-1におい
て、その前段であるｎ-1段目のゲート信号ｉ-1が入力さ
れる。この時点でＦＥＴ１-1がオンとなるため、キャパ
シタンス（ブーストラップ容量）Ｃaがドレイン電圧Ｖd
によって充電され、さらにＦＥＴ３-1がオンになってド
レイン電流Ｉd（動作バイアス電流）が流れ始める。こ
こで、ドレイン電流Ｉdが流れている間は、入力端子ｊ
の信号が反転されて出力端子ｉに出力される。
例えばｎ段目のバッファ回路１０は、時刻ｔn-1におい
て、その前段であるｎ-1段目のゲート信号ｉ-1が入力さ
れる。この時点でＦＥＴ１-1がオンとなるため、キャパ
シタンス（ブーストラップ容量）Ｃaがドレイン電圧Ｖd
によって充電され、さらにＦＥＴ３-1がオンになってド
レイン電流Ｉd（動作バイアス電流）が流れ始める。こ
こで、ドレイン電流Ｉdが流れている間は、入力端子ｊ
の信号が反転されて出力端子ｉに出力される。
【００１８】また時刻ｔn+1において、その後段である
ｎ+1段目のゲート信号ｉ+1が入力される。これによって
ＦＥＴ１-2がオンになってキャパシタンスＣaが放電さ
れ、この結果ＦＥＴ３-1がオフになってドレイン電流Ｉ
dが停止する。バッファ回路１０をこのように構成する
ことによって全体の消費電力が小さくなり、例えばゲー
ト線がｋ段であれば消費電力は２／ｋ倍となり、段数が
増えるほど、その効果は大きい。
ｎ+1段目のゲート信号ｉ+1が入力される。これによって
ＦＥＴ１-2がオンになってキャパシタンスＣaが放電さ
れ、この結果ＦＥＴ３-1がオフになってドレイン電流Ｉ
dが停止する。バッファ回路１０をこのように構成する
ことによって全体の消費電力が小さくなり、例えばゲー
ト線がｋ段であれば消費電力は２／ｋ倍となり、段数が
増えるほど、その効果は大きい。
【００１９】図２は、本発明のＬＣＤ駆動回路の第１の
実施の形態の構成を示す接続図である。本実施の形態で
は、ゲート線は２４０段から構成されており、これに伴
って、同一構造のＴＦＴ−ＬＣＤ駆動回路を２４０組有
する構成になっている。
実施の形態の構成を示す接続図である。本実施の形態で
は、ゲート線は２４０段から構成されており、これに伴
って、同一構造のＴＦＴ−ＬＣＤ駆動回路を２４０組有
する構成になっている。
【００２０】従って、以下にＴＦＴ−ＬＣＤ駆動回路２
０-1（駆動回路）のみを示してその構成を説明し、ＴＦ
Ｔ−ＬＣＤ駆動回路２０-2〜ＴＦＴ−ＬＣＤ駆動回路２
０-240については、その説明を省略する。また本実施の
形態に示すＬＣＤ駆動回路は、アモルファスシリコンプ
ロセスによって、液晶表示板を構成するガラス板上に一
体に形成されるものであるが、機械的構成についての説
明は省略する。
０-1（駆動回路）のみを示してその構成を説明し、ＴＦ
Ｔ−ＬＣＤ駆動回路２０-2〜ＴＦＴ−ＬＣＤ駆動回路２
０-240については、その説明を省略する。また本実施の
形態に示すＬＣＤ駆動回路は、アモルファスシリコンプ
ロセスによって、液晶表示板を構成するガラス板上に一
体に形成されるものであるが、機械的構成についての説
明は省略する。
【００２１】図２において、ＦＥＴ２１-1〜２１-6およ
びキャパシタンスＣb、Ｃcはレシオレスダイナミックシ
フトレジスタを構成している。ここでは、φ1が“Ｈ”
のときにキャパシタンスＣbが充電され、φ2が“Ｈ”の
ときに入力端子ＩＮのレベルが読み込まれる。またφ3
が“Ｈ”のときにキャパシンタンスＣcが充電され、φ4
が“Ｈ”のときに、先般読み込んだ入力端子ＩＮのレベ
ル状態がキャパシタンスＣcの端子レベルに反映され
る。
びキャパシタンスＣb、Ｃcはレシオレスダイナミックシ
フトレジスタを構成している。ここでは、φ1が“Ｈ”
のときにキャパシタンスＣbが充電され、φ2が“Ｈ”の
ときに入力端子ＩＮのレベルが読み込まれる。またφ3
が“Ｈ”のときにキャパシンタンスＣcが充電され、φ4
が“Ｈ”のときに、先般読み込んだ入力端子ＩＮのレベ
ル状態がキャパシタンスＣcの端子レベルに反映され
る。
【００２２】ＦＥＴ２２-1〜２２-6およびキャパシタン
スＣdもレシオレスダイナミックシフトレジスタを構成
しているが、これらの回路にあってはバッファ回路１０
のプレバッファとして動作する。
スＣdもレシオレスダイナミックシフトレジスタを構成
しているが、これらの回路にあってはバッファ回路１０
のプレバッファとして動作する。
【００２３】ここでＦＥＴ２１-3のゲート端子には、キ
ャパシタンスＣbの端子レベルであるＳr1が入力されて
いる。従って、φ3が“Ｈ”のときにＣdが充電され、φ
4が“Ｈ”のときにキャパシタンスＣbの端子レベルがキ
ャパシタンスＣdの端子レベルに反映される。さらにφ2
が“Ｈ”になった時点で、キャパシタンスＣdの端子レ
ベルがＰb1として出力される。
ャパシタンスＣbの端子レベルであるＳr1が入力されて
いる。従って、φ3が“Ｈ”のときにＣdが充電され、φ
4が“Ｈ”のときにキャパシタンスＣbの端子レベルがキ
ャパシタンスＣdの端子レベルに反映される。さらにφ2
が“Ｈ”になった時点で、キャパシタンスＣdの端子レ
ベルがＰb1として出力される。
【００２４】図３は、クロック信号φ1〜φ2と入力端子
ＩＮ、およびＴＦＴ−ＬＣＤ駆動回路２０-1の各部とＴ
ＦＴ−ＬＣＤ駆動回路２０-2の出力端子Ｇ2の信号の様
子を示すタイミングチャートである。以下に、図２なら
びに図３を参照して本実施の形態の動作を説明する。
ＩＮ、およびＴＦＴ−ＬＣＤ駆動回路２０-1の各部とＴ
ＦＴ−ＬＣＤ駆動回路２０-2の出力端子Ｇ2の信号の様
子を示すタイミングチャートである。以下に、図２なら
びに図３を参照して本実施の形態の動作を説明する。
【００２５】入力端子ＩＮが“Ｈ”（時刻ｔ01）になる
と、ＴＦＴ−ＬＣＤ駆動回路２０-1ではＦＥＴ１-1がオ
ンになるためキャパシタンスＣaが充電される。このた
め、ＦＥＴ３-1がオンとなってドレイン電流Ｉd1が流れ
る（即ちｂc1のレベルが高くなり、バッファ回路１０が
動作を開始する）。
と、ＴＦＴ−ＬＣＤ駆動回路２０-1ではＦＥＴ１-1がオ
ンになるためキャパシタンスＣaが充電される。このた
め、ＦＥＴ３-1がオンとなってドレイン電流Ｉd1が流れ
る（即ちｂc1のレベルが高くなり、バッファ回路１０が
動作を開始する）。
【００２６】入力端子ＩＮが“Ｈ”であるときにφ2が
“Ｈ”（時刻ｔ02）になると、Ｓr1が“Ｌ（ローレベ
ル）”になる。この後φ4が“Ｈ”（時刻ｔ04）になる
と、キャパシタンスＣcの端子レベルは入力端子ＩＮの
状態を反映して“Ｈ”となり、ＴＦＴ−ＬＣＤ駆動回路
２０-2が有するＦＥＴ２１-3のゲートへ供給される。
“Ｈ”（時刻ｔ02）になると、Ｓr1が“Ｌ（ローレベ
ル）”になる。この後φ4が“Ｈ”（時刻ｔ04）になる
と、キャパシタンスＣcの端子レベルは入力端子ＩＮの
状態を反映して“Ｈ”となり、ＴＦＴ−ＬＣＤ駆動回路
２０-2が有するＦＥＴ２１-3のゲートへ供給される。
【００２７】前述したＳr1は、クロックが一巡して次に
φ1が“Ｈ”になる（時刻ｔ11）まで、“Ｌ”を保持
し、この時点でＦＥＴ２１-1がオンとなって“Ｈ”にな
る。この後φ2が“Ｈ”（時刻ｔ12）になると、Ｓr1の
状態がＰb1に反映されて“Ｌ”になる。このＰb1は、次
にφ1が“Ｈ”になる（時刻ｔ21）まで“Ｌ”を保持
し、この時点でＦＥＴ２２-4がオンとなって“Ｈ”にな
る。
φ1が“Ｈ”になる（時刻ｔ11）まで、“Ｌ”を保持
し、この時点でＦＥＴ２１-1がオンとなって“Ｈ”にな
る。この後φ2が“Ｈ”（時刻ｔ12）になると、Ｓr1の
状態がＰb1に反映されて“Ｌ”になる。このＰb1は、次
にφ1が“Ｈ”になる（時刻ｔ21）まで“Ｌ”を保持
し、この時点でＦＥＴ２２-4がオンとなって“Ｈ”にな
る。
【００２８】ｂc1のレベルが高い間（時刻ｔ01から後述
のｔ22までの間）にＰb1が“Ｌ”になると、ＴＦＴ−Ｌ
ＣＤ駆動回路２０-1の出力端子Ｇ1が“Ｈ”になる。即
ち本実施の形態では入力端子ＩＮが“Ｈ”となってから
２度目にφ2が“Ｈ”（時刻ｔ12）になった時点で出力
端子Ｇ1が“Ｈ”になる。
のｔ22までの間）にＰb1が“Ｌ”になると、ＴＦＴ−Ｌ
ＣＤ駆動回路２０-1の出力端子Ｇ1が“Ｈ”になる。即
ち本実施の形態では入力端子ＩＮが“Ｈ”となってから
２度目にφ2が“Ｈ”（時刻ｔ12）になった時点で出力
端子Ｇ1が“Ｈ”になる。
【００２９】出力端子Ｇ1が“Ｈ”になると、ＴＦＴ−
ＬＣＤ駆動回路２０-2ではＦＥＴ１-1がオンになり、こ
の結果ＦＥＴ３-1にドレイン電流Ｉd2が流れる（即ち、
図示しないｂc2のレベルが高くなり、バッファ回路１０
が動作を開始する）。
ＬＣＤ駆動回路２０-2ではＦＥＴ１-1がオンになり、こ
の結果ＦＥＴ３-1にドレイン電流Ｉd2が流れる（即ち、
図示しないｂc2のレベルが高くなり、バッファ回路１０
が動作を開始する）。
【００３０】以降ＴＦＴ−ＬＣＤ駆動回路２０-2では、
前述したＴＦＴ−ＬＣＤ回路２０−１と同様の動作を経
て、入力端子ＩＮが“Ｈ”となってから３度目にφ２が
“Ｈ”（時刻ｔ22）になった時点で出力端子Ｇ2が
“Ｈ”になる。
前述したＴＦＴ−ＬＣＤ回路２０−１と同様の動作を経
て、入力端子ＩＮが“Ｈ”となってから３度目にφ２が
“Ｈ”（時刻ｔ22）になった時点で出力端子Ｇ2が
“Ｈ”になる。
【００３１】出力端子Ｇ2が“Ｈ”になると、ＴＦＴ−
ＬＣＤ駆動回路２０-1ではＦＥＴ１-2がオンとなるため
にｂc1のレベルが低くなる（即ちバッファ回路１０が動
作を停止する）。またＴＦＴ−ＬＣＤ駆動回路２０-2
は、さらにクロックが一巡して次にφ1が“Ｈ”になる
（時刻ｔ31）まで出力端子Ｇ2を“Ｈ”に維持し、この
時点でＦＥＴ２２-4ならびに３-2がオンとなって“Ｌ”
になる。
ＬＣＤ駆動回路２０-1ではＦＥＴ１-2がオンとなるため
にｂc1のレベルが低くなる（即ちバッファ回路１０が動
作を停止する）。またＴＦＴ−ＬＣＤ駆動回路２０-2
は、さらにクロックが一巡して次にφ1が“Ｈ”になる
（時刻ｔ31）まで出力端子Ｇ2を“Ｈ”に維持し、この
時点でＦＥＴ２２-4ならびに３-2がオンとなって“Ｌ”
になる。
【００３２】さらにＴＦＴ−ＬＣＤ駆動回路２０-3、２
０-4・・・と同様の動作が順次繰り返され、入力端子Ｉ
Ｎの端子レベル（“Ｈ”）はＴＦＴ−ＬＣＤ駆動回路２
０-240まで転送される。
０-4・・・と同様の動作が順次繰り返され、入力端子Ｉ
Ｎの端子レベル（“Ｈ”）はＴＦＴ−ＬＣＤ駆動回路２
０-240まで転送される。
【００３３】ＴＦＴ−ＬＣＤ駆動回路２０-240が有する
ＦＥＴ１-2のゲートは、入力端子ＩＮに接続されてい
る。このため、次に入力端子ＩＮが“Ｈ”になると、Ｔ
ＦＴ−ＬＣＤ駆動回路２０-240ではＦＥＴ１-2がオンと
なってｂc240（図示省略）のレベルが低くなるので、バ
ッファ回路１０が動作を停止する。
ＦＥＴ１-2のゲートは、入力端子ＩＮに接続されてい
る。このため、次に入力端子ＩＮが“Ｈ”になると、Ｔ
ＦＴ−ＬＣＤ駆動回路２０-240ではＦＥＴ１-2がオンと
なってｂc240（図示省略）のレベルが低くなるので、バ
ッファ回路１０が動作を停止する。
【００３４】このように２４０段のゲート線の内、２段
のみを動作状態とし、これ以外はバッファのバイアス電
流（ドレイン電流）を遮断することにより全回路の消費
電力が低減し、本実施の形態では約１００ｍＷであっ
た。
のみを動作状態とし、これ以外はバッファのバイアス電
流（ドレイン電流）を遮断することにより全回路の消費
電力が低減し、本実施の形態では約１００ｍＷであっ
た。
【００３５】図４は本発明の第２の実施の形態にかかる
ＬＣＤ駆動回路の構成を示す図である。同図に示すＴＦ
Ｔ−ＬＣＤ駆動回路２０ａ-1、２０ａ-2・・・２０ａ-2
40は、各々バッファ回路１０ａを用いた構成となってい
る。バッファ回路１０ａは、バッファ回路１０（図１参
照）に示すＦＥＴ３-1、３-2の後段にＦＥＴ５-1および
ＦＥＴ５-2から構成されるプッシュプル型インバータを
設けている。
ＬＣＤ駆動回路の構成を示す図である。同図に示すＴＦ
Ｔ−ＬＣＤ駆動回路２０ａ-1、２０ａ-2・・・２０ａ-2
40は、各々バッファ回路１０ａを用いた構成となってい
る。バッファ回路１０ａは、バッファ回路１０（図１参
照）に示すＦＥＴ３-1、３-2の後段にＦＥＴ５-1および
ＦＥＴ５-2から構成されるプッシュプル型インバータを
設けている。
【００３６】本実施の形態の動作の概要は、第１の実施
の形態に示したものと同様であるので、その詳細な説明
は省略するが、本構成によれば出力のスイング（出力レ
ベルの幅）を大きく取ることができる。また、バイアス
電流を必要とする部位のトランジスタ（ＦＥＴ）に小型
のものを用いることができるため、消費電力をさらに低
減させることが可能となり、本実施の形態では約１０ｍ
Ｗであった。
の形態に示したものと同様であるので、その詳細な説明
は省略するが、本構成によれば出力のスイング（出力レ
ベルの幅）を大きく取ることができる。また、バイアス
電流を必要とする部位のトランジスタ（ＦＥＴ）に小型
のものを用いることができるため、消費電力をさらに低
減させることが可能となり、本実施の形態では約１０ｍ
Ｗであった。
【００３７】図５は本発明の第３の実施の形態にかかる
ＬＣＤ駆動回路の構成を示す図である。同図に示すＴＦ
Ｔ−ＬＣＤ駆動回路２０ｂ-1、２０ｂ-2・・・２０ｂ-2
40は、各々バッファ回路１０ｂを用いた構成となってい
る。バッファ回路１０ｂは、バッファ回路１０ａ（図４
参照）に示すＦＥＴ５-1のゲート〜ソース間にキャパシ
タンスＣeが挿入され、これらがブーストラップ回路を
形成している。なお本実施の形態の動作の概要は、第２
の実施の形態に示したものと同様であるので、その説明
は省略する。
ＬＣＤ駆動回路の構成を示す図である。同図に示すＴＦ
Ｔ−ＬＣＤ駆動回路２０ｂ-1、２０ｂ-2・・・２０ｂ-2
40は、各々バッファ回路１０ｂを用いた構成となってい
る。バッファ回路１０ｂは、バッファ回路１０ａ（図４
参照）に示すＦＥＴ５-1のゲート〜ソース間にキャパシ
タンスＣeが挿入され、これらがブーストラップ回路を
形成している。なお本実施の形態の動作の概要は、第２
の実施の形態に示したものと同様であるので、その説明
は省略する。
【００３８】なお上述した各実施の形態にあっては、最
終段（２４０段目）のドレイン電流は入力端子ＩＮに入
力される信号によって停止させている。しかしながら本
発明では、例えば図６に示すように、最終段にドレイン
電流を停止させるためのＥＮＤ端子を独立して設ける構
成であってもよい。
終段（２４０段目）のドレイン電流は入力端子ＩＮに入
力される信号によって停止させている。しかしながら本
発明では、例えば図６に示すように、最終段にドレイン
電流を停止させるためのＥＮＤ端子を独立して設ける構
成であってもよい。
【００３９】図６に示す構成において、出力端子Ｇ240
の出力期間が終了した後にＥＮＤ端子に“Ｈ”の信号を
入力することにより、図７に示すように垂直帰線期間に
は全てのドレイン電流を停止することができる。例えば
前述の第１の実施の形態に、図６に示すようにＥＮＤ端
子を設けた構成を適用した場合、その消費電力は更に１
０％程度低減された。
の出力期間が終了した後にＥＮＤ端子に“Ｈ”の信号を
入力することにより、図７に示すように垂直帰線期間に
は全てのドレイン電流を停止することができる。例えば
前述の第１の実施の形態に、図６に示すようにＥＮＤ端
子を設けた構成を適用した場合、その消費電力は更に１
０％程度低減された。
【００４０】さらに、各実施の形態に示したゲート線の
段数やクロック信号の相数等は、上述各実施の形態に限
定されたものではなく、他の数であっても本発明は適用
される。
段数やクロック信号の相数等は、上述各実施の形態に限
定されたものではなく、他の数であっても本発明は適用
される。
【００４１】
【発明の効果】以上説明したように、この発明によれ
ば、ＬＣＤ駆動回路を、シフトレジスタとセット／リセ
ットフリップフロップとバッファ部とからなり、繰り返
し順次駆動される複数段の駆動回路によって構成し、各
段のセット入力端子は前段の駆動回路の出力端子に接続
し、各段のリセット入力端子は後段の出力端子に接続し
て、前段の駆動開始時から後段の駆動開始時までの間の
み当該段のバッファ部の動作バイアス電流をオンにする
ので、消費電力の小さいＬＣＤ駆動回路が実現可能であ
るという効果が得られる。
ば、ＬＣＤ駆動回路を、シフトレジスタとセット／リセ
ットフリップフロップとバッファ部とからなり、繰り返
し順次駆動される複数段の駆動回路によって構成し、各
段のセット入力端子は前段の駆動回路の出力端子に接続
し、各段のリセット入力端子は後段の出力端子に接続し
て、前段の駆動開始時から後段の駆動開始時までの間の
み当該段のバッファ部の動作バイアス電流をオンにする
ので、消費電力の小さいＬＣＤ駆動回路が実現可能であ
るという効果が得られる。
【図１】本発明のＬＣＤ駆動回路の特徴部であるバッフ
ァ回路１０の動作原理を説明する図である。
ァ回路１０の動作原理を説明する図である。
【図２】本発明の第１の実施の形態にかかるＬＣＤ駆動
回路の構成を示す接続図である。
回路の構成を示す接続図である。
【図３】同実施の形態における各部の信号の様子を示す
タイミングチャートである。
タイミングチャートである。
【図４】本発明の第２の実施の形態にかかるＬＣＤ駆動
回路の構成を示す接続図である。
回路の構成を示す接続図である。
【図５】本発明の第３の実施の形態にかかるＬＣＤ駆動
回路の構成を示す接続図である。
回路の構成を示す接続図である。
【図６】本発明の実施の形態にかかるＬＣＤ駆動回路を
構成するゲート線の最終段に、ドレイン電流を停止させ
るためのＥＮＤ端子を設けた構成を示す図である。
構成するゲート線の最終段に、ドレイン電流を停止させ
るためのＥＮＤ端子を設けた構成を示す図である。
【図７】図６に示す構成の各部の信号の様子を示すタイ
ミングチャートである。
ミングチャートである。
【図８】従来のＬＣＤ駆動回路に用いられているダイナ
ミックシフトレジスタの構成例を示す図である。
ミックシフトレジスタの構成例を示す図である。
１-1、１-2 ＦＥＴ ２ ダイナミックフリップフロップ ３-1、３-2 ＦＥＴ ４ インバータ ２０-1〜２０-240 ＴＦＴ−ＬＣＤ駆動回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−217326（ＪＰ，Ａ) 特開 昭63−292725（ＪＰ，Ａ) 特開 昭59−133590（ＪＰ，Ａ) 特開 平６−112810（ＪＰ，Ａ) 特開 平８−263028（ＪＰ，Ａ) 特開 平４−294390（ＪＰ，Ａ) 特開 平５−150749（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 550 G09G 3/36
Claims (5)
- 【請求項１】 入力される同期信号に同期して入力され
る駆動信号を出力端子へ転送するシフトレジスタと、 前記シフトレジスタの出力信号に基づいた駆動信号を出
力するバッファ部と、 前記バッファ部の動作バイアス電流をオンとするセット
入力端子と前記動作バイアス電流をオフとするリセット
入力端子とを備えるフリップフロップと を有し前記同期信号によって順次走査される複数段の駆
動回路から構成され、 各段の前記セット入力端子は、当該駆動回路の前段の駆
動回路が有する出力端子に接続され、 各段前記リセット入力端子は、当該駆動回路の後段の駆
動回路が有する出力端子に接続されており、 前記前段の駆動開始時から後段の駆動開始時までの間の
み当該段のバッファ部の動作バイアスをオンにする こと
を特徴とするＬＣＤ駆動回路。 - 【請求項２】 入力される同期信号に同期して入力され
る駆動信号を出力端子へ転送するシフトレジスタと、 前記シフトレジスタの出力信号に基づいた駆動信号を出
力するバッファ部と、 前記バッファ部の動作バイアス電流をオンとするセット
入力端子と前記動作バイアス電流をオフとするリセット
入力端子とを備えるフリップフロップとを有し前記同期
信号によって順次走査される１〜ｎ段の駆動回路から構
成され、 前記１段目の前記セット入力端子には前記駆動信号が接
続され、 前記２段目〜ｎ段目までの前記セット入力端子は、当該
駆動回路の前段の駆動回路が有する出力端子に接続さ
れ、 前記１段目〜ｎ−１段目までの前記リセット入力端子
は、当該駆動回路の後段の駆動回路が有する出力端子に
接続され、 前記ｎ段目の前記リセット入力には、前記走査を停止さ
せる停止信号が接続されており、 前記前段の駆動開始時から後段の駆動開始時までの間の
み当該段目のバッファ部の動作バイアスをオンにする こ
とを特徴とするＬＣＤ駆動回路。 - 【請求項３】 前記シフトレジスタには、 レシオレスダイナミックシフトレジスタ回路を用いるこ
とを特徴とする請求項１あるいは２の何れかに記載のＬ
ＣＤ駆動回路。 - 【請求項４】 前記バッファ部は、 複数の電圧効果型トランジスタと、 前記複数の電圧効果型トランジスタによって形成される
ブーストラップ回路から構成されることを特徴とする請
求項１ないし３の何れかに記載のＬＣＤ駆動回路。 - 【請求項５】 入力される同期信号に同期して入力され
る駆動信号を出力端子へ転送するシフトレジスタと、前
記シフトレジスタの出力信号に基づいた駆動信号を出力
するバッファ部と、前記バッファ部の動作バイアス電流
をオンとするセット入力端子と前記動作バイアス電流を
オフとするリセット入力端子とを備えるフリップフロッ
プとを有し、前記同期信号によって順次走査される複数
段の駆動回路から構成され、各段の前記セット入力端子
は該駆動回路の前段の駆動回路が有する出力端子に接続
され、各段前記リセット入力端子は当該駆動回路の後段
の駆動回路が有する出力端子に接続されているＬＣＤ駆
動回路の制御方法であって、 前段のゲート信号により動作を開始させ、後段のゲート
信号により動作を停止させることで、前記前段の駆動開
始時から後段の駆動開始時までの間のみ当該段目のバッ
ファ部の動作バイアスをオンにすることを特徴とするＬ
ＣＤ駆動回路の制御方法 。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23056295A JP3272209B2 (ja) | 1995-09-07 | 1995-09-07 | Ｌｃｄ駆動回路 |
| TW085109527A TW343325B (en) | 1995-09-07 | 1996-08-06 | LCD drive circuit |
| US08/708,588 US5870071A (en) | 1995-09-07 | 1996-09-05 | LCD gate line drive circuit |
| KR1019960038688A KR0185026B1 (ko) | 1995-09-07 | 1996-09-06 | Lcd 구동회로 |
| CN96109665A CN1078712C (zh) | 1995-09-07 | 1996-09-06 | 液晶显示器驱动回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23056295A JP3272209B2 (ja) | 1995-09-07 | 1995-09-07 | Ｌｃｄ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0980382A JPH0980382A (ja) | 1997-03-28 |
| JP3272209B2 true JP3272209B2 (ja) | 2002-04-08 |
Family
ID=16909705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23056295A Expired - Lifetime JP3272209B2 (ja) | 1995-09-07 | 1995-09-07 | Ｌｃｄ駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5870071A (ja) |
| JP (1) | JP3272209B2 (ja) |
| KR (1) | KR0185026B1 (ja) |
| CN (1) | CN1078712C (ja) |
| TW (1) | TW343325B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3385301B2 (ja) * | 1997-04-23 | 2003-03-10 | シャープ株式会社 | データ信号線駆動回路および画像表示装置 |
| KR100492986B1 (ko) * | 1997-08-28 | 2005-08-05 | 삼성전자주식회사 | 박막트랜지스터액정표시소자게이트구동회로 |
| TW491959B (en) * | 1998-05-07 | 2002-06-21 | Fron Tec Kk | Active matrix type liquid crystal display devices, and substrate for the same |
| US7569849B2 (en) * | 2001-02-16 | 2009-08-04 | Ignis Innovation Inc. | Pixel driver circuit and pixel circuit having the pixel driver circuit |
| JP4785271B2 (ja) * | 2001-04-27 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| JP4439761B2 (ja) | 2001-05-11 | 2010-03-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| JP2002350808A (ja) | 2001-05-24 | 2002-12-04 | Sanyo Electric Co Ltd | 駆動回路および表示装置 |
| TW582005B (en) | 2001-05-29 | 2004-04-01 | Semiconductor Energy Lab | Pulse output circuit, shift register, and display device |
| SG119161A1 (en) * | 2001-07-16 | 2006-02-28 | Semiconductor Energy Lab | Light emitting device |
| US6788108B2 (en) * | 2001-07-30 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4831895B2 (ja) * | 2001-08-03 | 2011-12-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7218349B2 (en) * | 2001-08-09 | 2007-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4869516B2 (ja) | 2001-08-10 | 2012-02-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CA2355067A1 (en) * | 2001-08-15 | 2003-02-15 | Ignis Innovations Inc. | Metastability insensitive integrated thin film multiplexer |
| KR100940342B1 (ko) * | 2001-11-13 | 2010-02-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 그 구동방법 |
| JP4397555B2 (ja) | 2001-11-30 | 2010-01-13 | 株式会社半導体エネルギー研究所 | 半導体装置、電子機器 |
| JP3918634B2 (ja) | 2002-05-30 | 2007-05-23 | ソニー株式会社 | タイミング発生回路、表示装置および携帯端末 |
| KR100493385B1 (ko) * | 2002-12-17 | 2005-06-07 | 엘지.필립스 엘시디 주식회사 | 액정표시패널의 양 방향 구동 회로 |
| KR100910562B1 (ko) * | 2002-12-17 | 2009-08-03 | 삼성전자주식회사 | 표시 장치의 구동 장치 |
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