KR0185026B1 - Lcd 구동회로 - Google Patents

Abstract

소비전력이 작은 LCD구동회로를 제공한다.

LCD 구동회로를 시프트레지스터와 세트／리세트플립플롭과 버퍼부로 이루어지고, 반복하여 순차 구동되는 복수단의 TFT-LCD 구동회로 20-1∼20-240에 의하여 구성하고, 각 단의 세트입력단자는 전단의 구동회로의 출력단자에 접속하고, 각 단의 리세트입력단자는 후단의 출력단자에 접속하여 전단의 구동개시시부터 후단의 구동개시시까지의 사이에만 상기 단의 버퍼부의 동작바이어스전류를 온으로 한다.

Description

LCD 구동회로

본 발명은 액정표시판에 일체로 형성되는 LCD구동회로에 관한 것으로써 특히 TFT-LCD에 이용하는 데 적합한 LCD 구동회로에 관한 것이다.

TFT-LCD(Thin Film Transistor-Liquid Cristal Display : 박막트랜지스터-액정표시장치)의 분야에 있어서는 종래부터 LCD본체에 구동회로를 내장하는 시도가 이루어지고 있다.

이것은 일반적으로 LCD를 구동하기 위한 구동회로는 집적회로화하여 LCD의 주위에 배치되는 것에 기인한다. 즉 LCD를 이용한 표시패널등은 액자모양의 형상으로 되어 실제의 LCD표시면적은 좁아지게 되기 때문이다.

상기한 과제를 해결하기 위하여 LCD를 구성하는 유리기판상에 LCD를 구동하는 회로로서 예를 들어 n채널FET(Field Effect Transistor)에 의하여 구성되는 시프트레지스터를 형성한다.

이 n채널 FET 시프트레지스터에도 크게 나누어 다음과 같은 것을 생각할 수 있다.

제8도(a), 제8도(b)는 각각 n채널시프트레지스터의 구성예를 나타내는 도이나, 먼저 제8도(a)는 레시오회로에 의하여 구성되는 시프트레지스터이다.

제8도(a)에 나타내는 시프트레지스터에서는 클럭입력단자(φ1과 φ-1)에 서로 역상(逆相)의 클럭신호를 공급한다. 이로써 φ1이 “H(하이레벨)”일 때 입력단자(D)의 값이 독입되고, φ-1이 “H”일 때 독입된 입력단자(D)의 상태가 출력단자(Q)에 나타난다. 또한 동도에 있어서 Vd는 드레인전압(전원)이다.

그러나 상기 레시오회로에서는 회로에 정상적인 관통전류가 흐른다. 따라서 소비전력이 커져 회로의 소형화에 장해가 된다.

한편 제8도(b)는 레시오레스회로에 의하여 구성되는 시프트레지스터이다. 제8도(b)에 나타낸 시프트레지스터에서는 클럭입력단자(φ1∼ φ4)에 제8도(c)에 나타낸 바와같이 각각 위상이 다른 펄스상의 클럭신호를 제공한다. 이 회로에서는 φ1이 “H”일 때 C가 충전되고, φ2가 “H”일 때 입력단자(D)의 값이 독입되고, φ4가 “H”일 때 독입된 입력단자(D)의 상태가 출력단자(Q)에 반영된다.

그러나 상기 레시오레스회로에서는 동작을 유지하기 위하여 출력신호에 펄스가 혼입된다는 결점이 있다.

또 이 결점을 해소하기 위해서는 출력단자(Q)에 버퍼로서 스태틱인버터를 접속할 필요가 있으나, 결과로서 소비전력의 증가를 초래한다.

그런데 일반적으로 TFT-LCD는 CRT(Cathode Ray Tube)를 대신하는 표시장치로서 소위 텔레비젼신호(휘도신호와 동기신호를 가지는 컴포지트신호)에 의거하여 화상을 표시하는 장치에 이용되는 예가 많다.

종래부터 텔레비젼신호의 종류에는 CRT의 주사특성과 잔광특성에 대응하여 수직동기타이밍에 따라 수직귀선기간 및 수평동기타이밍에 따라 수평귀선기간이 존재한다.

일본국 특개평 6-337655호 공보 등에 의하여 상기 양귀선기간에 있어서는 시프트레지스터의 출력단자에 삽입되는 모든 버퍼의 동작을 정지하고, LCD의 소비전력을 경감하는 기술이 개시되어 있다.

그러나 상기 공보에 나타난 기술에 의해서도 LCD의 구동회로의 소비전력의 저감화는 10∼20%정도 밖에 기대할 수 없다.

본 발명은 이와같은 배경아래 이루어진 것으로 소비전력이 작은 LCD구동회로를 제공하는 것을 목적으로 하고 있다.

제1도은 본 발명의 LCD구동회로의 특징부인 버퍼부(10)의 동작원리를 설명하는 원리도이고, 제1도(a)는 버퍼부의 구성을 나타내는 원리도이고, 제1도(b)는 제1도(a)에 나타내는 회로의 각부의 신호변화상태를 나타내는 도,

제2도는 본 발명의 제 1실시형태에 관한 LCD구동회로의 구성을 나타내는 접속도,

제3도은 동실시의 형태에 있어서의 각부신호의 상태를 나타내는 타이밍챠트,

제4도는 본 발명의 제 2실시형태에 관한 LCD 구동회로의 구성을 나타내는 접속도,

제5도는 본 발명의 제 3실시형태에 관한 LCD구동회로의 구성을 나타내는 접속도,제6도은 본 발명의 실시형태에 관한 LCD구동회로를 구성하는 게이트선의 최종단에 드레인전류를 정지시키기 위한 END단자를 설치한 구성을 나타내는 도,

제7도은 제6도에 나타내는 구성의 각부신호의 상태를 나타낸 타이밍챠트,

제8도은 종래의 LCD구동회로에 이용되고 있는 다이나믹시프트레지스터의 구성예를 나타내는 도이고, 제8도(a)는 레시오회로에 의하여 구성되는 예를 나타내는 도, 제8도(b)는 레시오레스회로에 의하여 구성되는 예를 나타내는 도, 제8도(c)는 제8도(b)의 구성의 각 클럭입력단자(φ1∼φ4)에 공급되는 클럭신호를 나타내는 도이다.

* 도면의 주요부분에 대한 부호의 설명

1-1, 1-2 : FET 2 : 플립플롭

3-1, 3-2 : FET 10 : 버퍼부

20-1∼20-240 : 구동회로 30 : 시프트레지스터

상기한 과제를 해결하기 위하여 본 발명은 입력되는 구동신호를 입력되는 동기신호에 동기시켜 출력신호로 변환하여 출력하는 시프트레지스터와, 동작바이어스전류에 의하여 구동되어 상기 시프트레지스터의 출력신호에 의거하여 LCD를 구동하는 구동신호를 출력하는 버퍼부와, 상기 버퍼부에 상기 동작바이어스전류를 인가하는 세트입력부와, 상기 버퍼부로의 상기 동작바이어스전류를 차단하는 리세트입력부를 구비하는 플립플롭을 가지는 구동회로를 복수단 구비하고, 상기 동기신호에 의하여 순차 주사되는 복수단의 구동회로의 각각에 있어서의 상기 플립플롭의 세트입력부가 상기 구동회로의 전단의 구동회로에 있어서의 LCD에 접속하는 출력단자에 접속되고, 각 단의 구동회로의 상기 플립플롭의 리세트입력부가 상기 구동회로의 후단의 구동회로에 있어서의 LCD에 접속하는 출력단자에 접속되어 있는 것을 특징으로 한다.

또 본 발명은 상기 복수단의 구동회로의 제 1단째의 구동회로의 상기 플립플롭의 세트입력부에는 외부로부터 구동신호가 입력되는 구성으로 하여도 된다.

또 본 발명은 상기 복수단의 구동회로의 최종단째의 구동회로의 상기 플립플롭의 리세트입력부에는 상기 단의 동작바이어스전류를 차단하는 정지신호가 입력되는 구성으로 하여도 된다.

또 본 발명의 시프트레지스터에는 레시오레스시프트레지스터회로를 이용하여도 된다.

또한 본 발명의 상기 버퍼부는 복수의 전압효과형 트랜지스터와, 상기 복수의 전압효과형 트랜지스터에 의하여 형성되는 부스트랩회로로 구성하여도 된다.

이 발명에 의한 LCD구동회로는 시프트레지스터와 세트／리세트플립플롭과 버퍼부로 이루어지고, 반복순차 구동되는 복수단의 구동회로에 의하여 구성하고, 각 단의 세트입력부는 전단의 구동회로의 출력단자에 접속하고, 각 단의 리세트입력부는 후단의 출력단자에 접속하여 전단의 구동개시시부터 후단의 구동개시시까지 사이만 상기 단의 버퍼부의 동작바이어스전류를 온으로 한다.

이하에 본 발명의 실시형태에 관하여 설명한다. 제1도은 본 발명의 LCD구동회로의 특징부인 버퍼회로(10)의 동작원리를 설명하는 도이고, 제1도(A)는 구성도, 제1도(b)는 제1도(a)에 나타내는 회로 각부의 신호변화상태를 나타내는 타이밍챠트이다.

제1도(a)에 나타내는 바와같이 버퍼부(10)는 FET1-1, FET1-2로 이루어지는 플립플롭(2)과, FET3-1, FET3-2로 이루어지는 버퍼부(10)로 구성되어 있다.

일반적으로 TFT-LCD 의 각 화소는 FET(이것을 TFT 라 함)를 가지고 있고, 복수의 데이터선과 복수의 게이트선에 의하여 형성되는 매트릭스의 각 교차점에 이 화소가 배치된다. 여기에서 각각의 게이트선은 텔레비젼화면을 구성하는 주사선의 각각에 대응하고 있다. 따라서 게이트선의 각 단에 있어서는 동일시각에 복수의 게이트선이 동시에 “H”가 되는 일은 없다.

그래서 본 발명에서는 제1도(a)에 나타내는 버퍼부(10)를 이용하여 전단의 게이트신호에 의하여 동작을 개시하고, 후단의 게이트신호에 의하여 동작을 정지시킨다.

구체적인 동작은 제1도(b)에 나타내는 바와같고, 예를 들어 n단째의 버퍼부(10)는 시각 tn-1에 있어서 그 전단인 n-1단째의 게이트신호(i-1)가 입력된다. 이 시점에서 FET1-1이 온이 되기 때문에 캐패시턴스(부스트랩용량)(Ca)가 드레인전압(Vd)에 의하여 충전되고, 다시 FET3-1이 온이 되어 드레인전류(Id)(동작바이어스전류)가 흐르기 시작한다.

여기에서 드레인전류(Id)가 흐르고 있는 사이은 입력단자(j)의 신호가 반전되어 출력단자(i)에 출력된다.

또 시각tn+1에 있어서 그 후단인 n+1단째의 게이트신호(i+1)가 입력된다. 이로써 FET1-2가 온이 되어 캐패시턴스(Ca)가 방전되고, 이 결과 FET3-1이 오프가 되어 드레인전류(Id)가 정지한다.

버퍼부(10)를 이와같이 구성함으로써 전체의 소비전력이 작아지고, 예를 들어 게이트선이 k단이면, 소비전력은 2／k배가 되고, 단수가 증가할수록 그 효과는 크다.

제2도는 본 발명의 LCD구동회로의 제 1실시형태의 구성을 나타내는 접속도이다. 본 실시의 형태에서는 게이트선은 240단으로 구성되어 있고, 이것에 따라 동일구조의 구동회로를 240쌍 가지는 구성으로 되어 있다.

따라서 이하에 구동회로20-1만을 나타내어 그 구성을 설명하고, 구동회로20-2∼20-240에 관해서는 그 설명을 생략한다. 또 본 실시형태에 나타내는 LCD구동회로를 아몰퍼스실리콘프로세스에 의해 액정표시판을 구성하는 유리판상에 일체로 형성되는 것이나, 기계적구성에 대한 설명은 생략한다. 제2도에 있어서 FET21-1∼21-6 및 캐패시턴스(Cb, Cc)는 레시오레스시프트레지스터(30)를 구성하고 있다. 여기에서는 φ1이 “H”일 때 캐패시턴스(Cb)가 충전되고, φ2가 “H”일 때 입력단자(IN)의 레벨이 독입된다. 또 φ3이 “H”일 때 캐패시턴스(Cc)가 충전되고, φ4가 “H”일 때 앞서독입된 입력단자(IN)의 레벨상태가 캐패시턴스(Cc)의 단자레벨에 반영된다.

FET22-1∼22-6 및 캐패시턴스(Cd)도 레시오레스시프트레지스터(30)를 구성하고 있으나, 이들 회로에 있어서는 버퍼부(10)의 프레버퍼로서 동작한다.

여기에서 FET21-3의 게이트단자에는 캐패시턴스(Cb)의 단자레벨인 Sr1이 입력되어 있다. 따라서 φ3이 “H”일 때 Cd가 충전되고,φ4가 “H”일 때 캐패시턴스(Cb)의 단자레벨이 캐패시턴스(Cd)의 단자레벨에 반영된다. 또한 φ2가 “H”가 되는 시점에서 캐패시턴스(Cd)의 단자레벨이 Pb1로서 출력된다.

제3도은 클럭신호(φ1∼φ4)와 입력단자(IN) 및 TFT-LCD구동회로20-1의 각부와 TFT-LCD구동회로20-2의 출력단자(G2)신호의 상태를 나타내는 타이밍챠트이다. 이하에 제2도 및 제3도을 참조하여 본 실시 형태의 동작을 설명한다.

입력단자(IN)가 “H”(시각 t01)가 되면, 구동회로20-1에서는 FET1-1이 온이되기 때문에 캐패시턴스(Ca)가 충전된다. 따라서 FET3-1이 온이 되어 드레인전류(Id1)가 흐른다(즉 bcl의 레벨이 높아져 버퍼부(10)가 동작을 개시한다).

입력단자(IN)가 “H”일 때 φ2가 “H”(시각 t02)가 되면, Sr1이 “L”(로우레벨)이 된다. 이후 φ4가 “H”(시각 t04)가 되면, 캐패시턴스(Cc)의 단자레벨은 입력단자(IN)의 상태를 반영하여 “H”가 되어 구동회로20-2가 가지는 FET21-3의 게이트에 공급된다.

상기한 Sr1은 클럭이 일순회하여 다음에 φ1이 “H”가 되기(시각 t11)까지 “L”을 유지하고, 이 시점에서 FET21-1이 온이 되어 “H”가 된다.

이후 φ2가 “H”(시각 t12)가 되면, Sr1의 상태가 Pb1에 반영되어 “L”로 된다. 이 Pb1은 다음에 φ1이 “H”가 되기(시각 t21)까지 “L”을 유지하고, 이 시점에서 FET22-4가 온이 되어 “H”로 된다.

bc1의 레벨이 높은 사이(시각 t01부터 후기하는 t22까지 사이)에 Pb1이 “L”이 되면, 구동회로20-1의 출력단자(G1)가 “H”로 된다. 즉 본 실시의 형태에서는 입력단자(IN)가 “H”로 된후 2번째에 φ2가 “H”(시각 t12)로 된 시점에서 출력단자(G1)가 “H”로 된다.

출력단자(G1)가 “H”로 되면, 구동회로20-2에서는 FET1-1이 온이 되고, 이 결과, FET3-1에 드레인전류(Id2)가 흐른다(즉 도시생략한 bc2의 레벨이 높아져 버퍼부(10)가 동작을 개시한다).

이후 구동회로20-2에서는 상기한 회로20-1과 같은 동작을 거쳐 입력단자(IN)가 “H”로 된후 3번째에 φ2가 “H”(시각 t22)로 된 시점에서 출력단자(G1)가 “H”로 된다.

출력단자(G2)가 “H”로 되면, 구동회로20-1에서는 FET1-2가 온이 되기 때문에 bc1의 레벨이 낮아진다(즉 버퍼부(10)가 동작을 정지한다).

또 구동회로20-2는 다시 클럭이 일순회하여 다음에 φ1이 “H”로 되기(시각 t31)까지 출력단자(G2)를 “H”로 유지하고, 이 시점에서 FET22-4 및 3-2가 온이되어 “L”로 된다.

또한 구동회로20-3, 20-4…과 같은 동작이 순차 반복되어 입력단자(IN)의 단자레벨(“H”)은 구동회로20-240까지 전송된다.

구동회로20-240이 가지는 FET1-2의 게이트는 입력단자(IN)에 접속되어 있다. 따라서 다음에 입력단자(IN)가 “H”로 되면, TFT-LCD구동회로20-240에서는 FET1-2가 온이 되어 bc240(도시생략)의 레벨이 낮아지기 때문에 버퍼부(10)가 동작을 정지한다.

이와같이 240단의 게이트선내 2단만을 동작상태로 하고, 이것이외는 버퍼의 바이어스전류(드레인전류)를 차단함으로써 전회로의 소비전력이 저감하여 본 실시형태에서는 약 100㎽였다.

제2도에 나타낸 본 실시형태에 있어서 버퍼부(10)의 프레버퍼로서 동작하는 부분의 FET22-1∼22-6 및 캐패시턴스(Cd)를 생략하고, 시프트레지스터(30)의 출력(Sr1)을 직접 버퍼부(10)의 FET3-2의 게이트단자에 입력하여도 마찬가지의 작용을 얻을 수 있다.

제4도는 본 발명의 제 2실시형태에 관한 LCD구동회로의 구성을 나타내는 도이다. 동도에 나타내는 구동회로20a-1, 20a-2…20a-240은 각각 버퍼부(10a)를 이용한 구성으로 되어 있다.

버퍼부(10a)는 버퍼부(10)(제1도참조)에 나타내는 FET3-1, 3-2의 후단에 FET5-1 및 fet5-2로 구성되는 푸시풀(Push-Pool)형 인버터를 설치하고 있다.

본 실시형태의 동작의 개요는 제 1실시형태에 나타내는 것과 같기 때문에 그 상세한 설명은 생략하나, 본 구성에 의하면, 출력의 스윙(출력레벨의 폭)을 크게 취할 수 있다.

또 바이어스전류를 필요로 하는 부위의 트랜지스터(FET)에 소형의 것을 이용할 수 있기 때문에 소비전력을 더욱 저감시키는 것이 가능하게 되고 본 실시의 형태에서는 약 10㎽이였다.

제5도는 본 발명의 제 3실시형태에 관한 LCD구동회로의 구성을 나타내는 도이다. 동도에 나타내는 구동회로20b-1, 20b-2…20b-240은 각각 버퍼부(10b)를 이용한 구성으로 되어 있다.

버퍼부(10b)는 버퍼부(10a)(제4도참조)에 나타내는 FET5-1의 게이트∼소스간에 캐패시턴스(Ce)가 삽입되고, 이것들이 부스트랩회로를 형성하고 있다.

또한 본 실시형태의 동작의 개요는 제 2실시형태에 나타내는 것과 같기 때문에 그 설명은 생략한다.

또한 상기한 각 실시의 형태에 있어서는 최종단(240단째)의 드레인전류는 입력단자(IN)에 입력되는 신호에 의하여 정지시키고 있다. 그러나 본 발명에서는 예를 들어 제6도에 나타내는 바와같이 최종단의 FET1-2에 드레인전류를 정지시키기 위한 END단자를 독립하여 설치하는 구성이어도 된다.

제6도에 나타내는 구성에 있어서, 출력단자(G240)의 출력기간이 종료한 후에 END단자에 정지신호로 되는 “H”의 신호를 입력함으로써 제7도에 나타내는 바와같이 수직귀선기간에는 모든 드레인전류를 정지할 수 있다.

예를 들어 상기 제 1실시형태에 제6도에 나타내는 바와같이 END단자를 설치한 구성을 적용한 경우, 그 소비전력은 다시 10%정도 저감되었다.

제4도, 5 및 6에 나타내는 어떤 실시형태에 있어서도 제2도에 나타내는 실시 형태와 마찬가지로 버퍼부(10)의 프레버퍼로서 동작하는 부분의 FET22-1∼22-6 및 캐패시턴스(Cd)를 생략하고, 시프트레지스터(30)의 출력( Sr1)을 직접 버퍼부(10)의 FET3-2의 게이트단자에 입력하여도 마찬가지의 작용이 얻어진다. 또한 각 실시의 형태에 나타내는 게이트선의 단수나 클럭신호의 상수등은 상기 각 실시형태에 한정되는 것이 아니라 다른 수이더라도 본 발명은 적용된다.

이상 설명한 바와같이 본 발명에 의하면, LCD구동회로를 시프트레지스터와 세트／리세트플립플롭과 버퍼부로 이루어지고, 반복순차구동되는 복수단의 구동회로에 의하여 구성하고, 각 단의 세트입력단자는 전단의 구동회로의 출력단자에 접속하고, 각 단의 리세트입력단자는 후단의 출력단자에 접속하여 전단의 구동개시시부터 후단의 구동개시시까지의 사이에만 상기 단의 버퍼부의 동작바이어스전류를 온으로 하기 때문에 소비전력이 적은 LCD구동회로가 실현가능하다는 효과를 가질 수 있다.

Claims (5)

1. 입력되는 구동신호를 입력되는 동기신호에 동기시켜 출력신호로 변환하여 출력하는 시프트레지스터와,

   동작바이어스전류에 의하여 구동되어 상기 시프트레지스터의 출력신호에 의거하여 LCD 를 구동하는 구동신호를 출력하는 버퍼부와,

   상기 버퍼부에 상기 동작바이어스전류를 인가하는 세트입력부와,

   상기 버퍼부에의 상기 동작바이어스전류를 부여하는 세트입력부와,

   상기 버퍼에의 상기 동작바이어스전류를 차단하는 리세트입력부를 구비하는 플립플롭을 가지는 구동회로를 복수단 구비하고,

   상기 동기신호에 의하여 순차 주사되는 복수단의 구동회로의 각각에 있어서의 상기 플립플롭의 세트입력부가 상기 구동회로의 상단의 구동회로에 있어서의 LCD에 접속하는 출력단자에 접속되고, 각 단의 구동회로의 상기 플립플롭의 리세트입력부가 상기 구동회로의 후단의 구동회로에 있어서의 LCD에 접속하는 출력단자에 접속되어 있는 것을 특징으로 하는 LCD구동회로.
2. 제 1항에 있어서,

   상기 복수단의 구동회로의 제 1단째 구동회로의 상기 플립플롭의 세트입력부에는 외부로부터 구동신호가 입력되는 것을 특징으로 하는 LCD구동회로.
3. 제 1항에 있어서,

   상기 복수단의 구동회로의 최종단째 구동회로의 상기 플립플롭의 리세트입력부에는 상기 단의 동작바이어스전류를 차단하는 정지신호가 입력되는 것을 특징으로 하는 LCD구동회로.
4. 제 1항에 있어서,

   상기 시프트레지스터에는 레시오레스 시프트레지스터회로를 이용하는 것을 특징으로 하는 LCD 구동회로.
5. 제 1항에 있어서,

   상기 버퍼부는 복수의 전압효과형 트랜지스터와,

   상기 복수의 전압효과형 트랜지스터에 의하여 형성되는 부스트랩회로로 구성되는 것을 특징으로 하는 LCD구동회로.