CN102857207B - 移位寄存器单元及其驱动方法、栅极驱动装置和显示装置 - Google Patents

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Abstract

本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动装置和显示装置。所述移位寄存器单元包括RS触发器、上拉薄膜晶体管和下拉薄膜晶体管，其中，所述RS触发器，置位端与输入端连接，复位端与复位信号输入端连接，正相输出端与上拉节点连接，反相输出端与下拉节点连接；所述上拉薄膜晶体管，栅极与上拉节点连接，源极与时钟信号输入端连接，漏极与输出端连接；所述下拉薄膜晶体管，栅极与下拉节点连接，源极与输出端连接，漏极与低电平输出端连接。本发明可以去除原有的复位薄膜晶体管，从而减小了阵列基板行驱动布局的区域，利于实现窄边框的设计。

Description

移位寄存器单元及其驱动方法、栅极驱动装置和显示装置
技术领域
本发明涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动装置和显示装置。
背景技术
如图1所示，现有的移位寄存器单元电路包括RS触发器11、上拉薄膜晶体管TU、下拉薄膜晶体管TD和复位薄膜晶体管Treset，其中，
所述RS触发器11，置位端S接入输入信号，复位端R接入复位信号，正相输出端Q与上拉节点PU连接，反相输出端与下拉节点PD连接;
所述上拉薄膜晶体管TU，栅极与上拉节点PU连接，源极接入第一时钟信号输入端CLK连接，漏极与输出端Output连接；
所述下拉薄膜晶体管TD，栅极与下拉节点PD连接，源极与输出端Output连接，漏极与低电平输出端VGL连接；
所述复位薄膜晶体管Treset，栅极接入复位信号，源极与输出端Output连接，漏极与低电平输出端连接。
为了使输出端Output放电，一般使用复位薄膜晶体管Treset，但是，复位薄膜晶体管Treset需要从栅线（Gate Line）整个的电容中进行放电，需要相当大的W/L（宽长比）的设计，导致GOA layout（阵列基板行驱动布局）区域变大，不利于narrow bezel（窄边框）的设计。
如图2所示，在现有的移位寄存器单元电路中，根据一种具体实施方式，所述RS触发器11包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9和自举电容C1，其中，
所述上拉薄膜晶体管TU的栅极与输出端Output之间并联有自举电容C1；
所述第一薄膜晶体管T1，栅极和源极接入输入信号，漏极与所述上拉节点PU连接；
所述第二薄膜晶体管T2，栅极接入复位信号，源极与所述上拉节点PU连接，漏极与低电平输出端VGL连接；
所述第三薄膜晶体管T3，栅极与所述第五薄膜晶体管T5的源极连接，源极与第二时钟输入端CLKB连接，漏极与所述下拉节点PD连接；
所述第四薄膜晶体管T4，栅极与所述上拉节点PU连接，源极与所述下拉节点PD连接，漏极与低电平输出端VGL连接；
所述第五薄膜晶体管T5，栅极与所述上拉节点PU连接，漏极与低电平输出端VGL连接；
所述第六薄膜晶体管T6，栅极与源极与第二时钟信号输入端CLKB连接，漏极与所述第三薄膜晶体管T3的栅极连接；
所述第七薄膜晶体管T7，栅极与所述下拉节点PD连接，源极与所述上拉节点PU连接，漏极与低电平输出端VGL连接；
所述第八薄膜晶体管T8，栅极与第二时钟信号输入端CLKB连接，源极与输出端Output连接，漏极与低电平输出端VGL连接；
所述第九薄膜晶体管T9，栅极与第二时钟信号输入端CLKB连接，源极与输入端Input连接，漏极与所述上拉节点PU连接；
PD_CN节点是与所述第五薄膜晶体管T3的栅极连接的节点；
第一时钟信号和第二时钟信号反相；
在本实施例中，上拉薄膜晶体管TU、下拉薄膜晶体管TD、第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9都是n型TFT。
目前，a-Si TFT（非晶硅薄膜晶体管）LCD（液晶平板显示器）也在致力于开发和poly-Si TFT LCD一样的在玻璃基板上同时形成数据驱动电路、栅极驱动电路和像素阵列来减少阵列工艺的数量。
发明内容
本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动装置和显示装置，可以去除原有的复位薄膜晶体管，从而减小了阵列基板行驱动布局的区域，利于实现窄边框的设计。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括RS触发器、上拉薄膜晶体管、下拉薄膜晶体管和自举电容，其中，
所述RS触发器，置位端与输入端连接，复位端与复位信号输入端连接，正相输出端与上拉节点连接，反相输出端与下拉节点连接；
所述上拉薄膜晶体管，栅极与上拉节点连接，源极与时钟信号输入端连接，漏极与输出端连接；
所述下拉薄膜晶体管，栅极与下拉节点连接，源极与输出端连接，漏极与低电平输出端连接。
实施时，所述RS触发器还分别与正向扫描控制信号和反向扫描控制信号连接；
当正向扫描控制信号为高电平而反向扫描控制信号为低电平时，输入信号接入所述RS触发器的置位端，复位信号接入所述RS触发器的复位端；
当正向扫描控制信号为低电平而反向扫描控制信号为高电平时，复位信号接入所述RS触发器的置位端，输入信号接入所述RS触发器的复位端。
实施时，所述RS触发器包括上拉控制单元，输出端复位控制单元和上拉节点复位控制单元，其中，
所述上拉控制单元，分别与所述输入端、所述正向扫描控制信号、所述上拉节点和所述输出端连接，用于控制所述上拉薄膜晶体管上拉所述输出端的电位；
所述输出端复位控制单元，分别与所述复位信号输入端、所述反向扫描控制信号、所述低电平输出端、所述上拉节点和所述下拉节点连接，用于在所述上拉控制单元控制上拉所述输出端的电位之后，控制所述上拉节点输出高电平而所述下拉节点输出低电平，从而使得所述输出端通过上拉薄膜晶体管放电至时钟信号输入端，从而复位所述输出端；
所述上拉节点复位控制单元，分别与所述高电平输出端、上拉节点和下拉节点连接，用于控制下拉节点的电位为高电平从而通过所述下拉薄膜晶体管维持所述输出端输出低电平，并控制复位所述上拉节点。
实施时，所述上拉控制单元包括第一薄膜晶体管和自举电容；
所述输出端复位控制单元包括第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管；
所述上拉节点复位控制单元包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管；
所述自举电容连接于所述上拉节点和所述输出端之间；
所述第一薄膜晶体管，栅极与输入端连接，源极与正向扫描控制信号连接，漏极与上拉节点连接；
所述第二薄膜晶体管，栅极与复位信号输入端连接，源极与上拉节点连接，漏极与反向扫描控制信号连接；
所述第三薄膜晶体管，栅极与上拉节点连接，源极与下拉节点连接，漏极与低电平输出端连接；
所述第四薄膜晶体管，栅极与上拉节点连接，漏极与低电平输出端连接；
所述第五薄膜晶体管，栅极与所述第四薄膜晶体管的源极连接，源极与驱动电源的高电平输出端连接，漏极与下拉节点连接；
所述第六薄膜晶体管，栅极和源极与高电平输出端连接，漏极与所述第五薄膜晶体管的栅极连接；
所述第七薄膜晶体管，栅极与下拉节点连接，源极与上拉节点连接，漏极与低电平输出端连接。
实施时，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管和所述第九薄膜晶体管都是n型TFT。
本发明还提供了一种驱动移位寄存器单元的方法，应用于上述的移位寄存器单元，该方法包括：
在输入阶段：RS触发器的正相输出端输出高电平，时钟信号输入端输入低电平，输出端输出低电平；
经过一个时间间隔后，在输出阶段：时钟信号输入端输入高电平，上拉节点的电位被自举而上升，并输出端输出高电平；
在复位阶段：首先时钟信号输入端输入低电平，上拉节点的电位降低，由于复位信号仍为低电平，从而上拉节点的电位仍保持高电平，输出端通过上拉薄膜晶体管放电至时钟信号输入端，实现了输出端的复位；之后复位信号为高电平，上拉节点的电位降低，同时下拉节点的电位升高，从而输出端输出低电平并上拉节点的电位变为低电平，上拉节点被复位。
本发明还提供了一种栅极驱动装置，包括第一移位寄存器，所述第一移位寄存器包括多级上述的移位寄存器单元；
在所述第一移位寄存器中，除了第一级移位寄存器单元和第二级移位寄存器单元之外，第n级移位寄存器单元的RS触发器的置位端与第（n-2）级移位寄存器单元的输出端连接；除了第N级移位寄存器单元和第(N-1)级移位寄存器单元之外，第n级移位寄存器单元的RS触发器的复位端与第（n+2）级移位寄存器单元的输出端连接；
m除以4所得余数为1时，所述第一移位寄存器的第m级移位寄存器单元与第一时钟信号输入端连接；
m除以4所得余数为2时，所述第一移位寄存器的第m级移位寄存器单元与第二时钟信号输入端连接；
m除以4所得余数为3时，所述第一移位寄存器的第m级移位寄存器单元与第三时钟信号输入端连接；
m除以4所得余数为0时，所述第一移位寄存器的第m级移位寄存器单元与第四时钟信号输入端连接；
n为大于2而小于等于N的整数，N为所述第一移位寄存器包括的移位寄存器单元的级数，N为4的倍数，m为小于等于N的整数。
实施时，本发明所述的栅极驱动装置还包括第二移位寄存器，所述第二移位寄存器的结构与所述第一移位寄存器的结构相同；
p除以4所得余数为1时，所述第二移位寄存器的第p级移位寄存器单元与第五时钟信号输入端连接；
p除以4所得余数为2时，所述第二移位寄存器的第p级移位寄存器单元与第六时钟信号输入端连接；
p除以4所得余数为3时，所述第二移位寄存器的第p级移位寄存器单元与第七时钟信号输入端连接；
p除以4所得余数为0时，所述第二移位寄存器的第p级移位寄存器单元与第八时钟信号输入端连接；
p为小于等于N的整数，M为所述第二移位寄存器包括的移位寄存器单元的级数，M为4的倍数；
接入第一移位寄存器的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，以及接入第二移位寄存器的第五时钟信号、第六时钟信号、第七时钟信号和第八时钟信号的时钟周期相同，都为T；
第一时钟信号、第五时钟信号、第二时钟信号、第六时钟信号、第三时钟信号、第七时钟信号、第四时钟信号和第八时钟信号之间的时间间隔依次为T/8。
实施时，接入第一移位寄存器的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的时钟周期相同，都为T；
第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号之间的时间间隔依次为T/8。
本发明还提供了一种显示装置，包括上述的栅极驱动装置。
与现有技术相比，本发明所述的移位寄存器单元及其驱动方法、栅极驱动装置和显示装置，通过将复位阶段分为输出端复位子阶段和上拉节点复位子阶段；在输出端复位子阶段，时钟信号输入端输入低电平，因此上拉节点的电位降低，但由于复位信号仍为低电平，上拉节点保持高电平，那么，上拉薄膜晶体管保持导通，输出端则通过上拉薄膜晶体管放电至时钟信号输入端，则实现了输出端的复位，可以去除原有的复位薄膜晶体管，从而减小了阵列基板行驱动布局的区域，利于实现窄边框的设计。
附图说明
图1是现有的移位寄存器单元电路的电路图；
图2是现有的移位寄存器单元电路的一具体实施例的电路图；
图3是本发明第一实施例所述的移位寄存器单元的电路图；
图4是本发明第二实施例所述的移位寄存器单元的电路图；
图5是本发明第三实施例所述的移位寄存器单元的电路图；
图6是本发明第四实施例所述的移位寄存器单元的电路图；
图7是本发明第四实施例所述的移位寄存器单元的工作时序图；
图8是本发明所述的栅极驱动装置的第一实施例的结构图；
图9是本发明所述的栅极驱动装置的第二实施例的结构图；
图10是本发明所述的栅极驱动装置的第二实施例的工作时序图。
具体实施方式
为了使本发明实施例的目的、技术方案和优点更加明白，下面结合实施例和附图，对本发明的实施例做进一步详细的说明。在此，本发明的示意性实施例以及说明用于解释本发明，但不作为对本发明的限定。
本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动装置和显示装置，可以去除原有的复位薄膜晶体管，从而减小了阵列基板行驱动布局的区域，利于实现窄边框的设计。
实施例一
如图3所示，本发明第一实施例所述的移位寄存器单元包括RS触发器31、上拉薄膜晶体管TU和下拉薄膜晶体管TD，其中，
所述RS触发器31，置位端S与输入端Input连接，复位端R与复位信号输入端Reset连接，正相输出端Q与上拉节点PU连接，反相输出端与下拉节点PD连接；
所述上拉薄膜晶体管TU，栅极与上拉节点PU连接，源极与时钟信号输入端CLK连接，漏极与输出端Output连接；
所述下拉薄膜晶体管TD，栅极与下拉节点PD连接，源极与输出端Output连接，漏极与低电平输出端VGL连接。
本发明第一实施例所述的移位寄存器单元在工作时，将复位阶段分为输出端复位子阶段和上拉节点复位子阶段；
在输出端复位子阶段，时钟信号输入端CLK输入低电平，因此上拉节点PU的电位降低，但由于复位信号仍为低电平，上拉节点PU保持高电平，那么，TU保持导通，输出端Output则通过TU放电至时钟信号输入端CLK，则实现了输出端Output的复位，并且与现有技术相比，可以去除原有的复位薄膜晶体管Treset，从而减小了阵列基板行驱动布局的区域，利于实现窄边框的设计。
实施例二
如图4所示，本发明第二实施例所述的移位寄存器单元包括RS触发器31、上拉薄膜晶体管TU和下拉薄膜晶体管TD，其中，
所述RS触发器31，置位端S与输入端Input连接，复位端R与复位信号输入端Reset连接，正相输出端Q与上拉节点PU连接，反相输出端与下拉节点PD连接；
所述上拉薄膜晶体管TU，栅极与上拉节点PU连接，源极与时钟信号输入端CLK连接，漏极与输出端Output连接；
所述下拉薄膜晶体管TD，栅极与下拉节点PD连接，源极与输出端Output连接，漏极与低电平输出端VGL连接；
所述RS触发器31还分别接入正向扫描控制信号Forward和反向扫描控制信号Backward；
当正向扫描控制信号Forward为高电平而反向扫描控制信号Backward为低电平时，所述RS触发器31的置位端S与接入输入信号，所述RS触发器31的复位端R接入复位信号；
当正向扫描控制信号Forward为低电平而反向扫描控制信号Backward为高电平时，所述RS触发器31的置位端S接入复位信号，所述RS触发器31的复位端R接入输入信号。
本发明第二实施例所述的移位寄存器单元由于其RS触发器还分别接入正向扫描控制信号Forward和反向扫描控制信号Backward；当正向扫描控制信号Forward为高电平而反向扫描控制信号Backward为低电平时，所述RS触发器31的置位端S接入输入信号，所述RS触发器31的复位端R接入复位信号；当正向扫描控制信号Forward为低电平而反向扫描控制信号Backward为高电平时，所述RS触发器31的置位端S接入复位信号，所述RS触发器31的复位端R接入输入信号；因此可以以简单的电路结构实现LCD画面上下翻转。
实施例三
图5是本发明第三实施例所述的移位寄存器单元的电路图。本发明第三实施例所述的移位寄存器单元基于本发明第二实施例所述的移位寄存器单元。
如图5所示，在本发明第三实施例所述的移位寄存器单元中，所述RS触发器31包括上拉控制单元311、输出端复位控制单元312和上拉节点复位控制单元313，其中，
所述上拉控制单元311，分别与所述输入端Input、所述正向扫描控制信号Forward、所述上拉节点PU和所述输出端Output连接，用于控制所述上拉薄膜晶体管TU上拉所述输出端Output的电位；
所述输出端复位控制单元312，分别与所述复位信号输入端Reset、所述反向扫描控制信号Backward、所述低电平输出端VGL、所述上拉节点PU和所述下拉节点PD连接，用于在所述上拉控制单元311控制上拉所述输出端Output的电位之后，控制所述上拉节点PU输出高电平而所述下拉节点PD输出低电平，从而使得所述输出端Output通过上拉薄膜晶体管TU放电至时钟信号输入端CLK，从而复位所述输出端Output；
所述上拉节点复位控制单元313，分别与所述高电平输出端VGH、上拉节点PU和下拉节点PD连接，用于控制下拉节点PD的电位为高电平从而通过所述下拉薄膜晶体管TD维持所述输出端输出低电平，并控制复位所述上拉节点PU。
在本发明第三实施例所述的移位寄存器单元中，所述RS触发器31包括上拉控制单元311、输出端复位控制单元312和上拉节点复位控制单元313；首先所述上拉控制单元311控制所述上拉薄膜晶体管TU上拉所述输出端Output的电位；之后所述输出端复位控制单元312控制复位所述输出端Output；所述上拉节点复位控制单元313控制复位所述上拉节点PU；并且所述上拉控制单元311与所述正向扫描控制信号Forward连接，而所述输出端复位控制单元312与所述反向扫描控制信号Backward连接。本发明第三实施例所述的移位寄存器单元可以去除原有的复位薄膜晶体管Treset，从而减小了阵列基板行驱动布局的区域，利于实现窄边框的设计，并且可以以简单的电路结构实现LCD画面上下翻转。
实施例四
图6是本发明第四实施例所述的移位寄存器单元的电路图。本发明第四实施例所述的移位寄存器单元基于本发明第三实施例所述的移位寄存器单元。
如图6所示，所述上拉控制单元311包括第一薄膜晶体管T1和自举电容C1；所述输出端复位控制单元312包括第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4；所述上拉节点复位控制单元313包括第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7，其中，
所述自举电容C1连接于所述上拉节点PU和所述输出端Output之间；所述第一薄膜晶体管T1，栅极接入输入信号，源极接入正向扫描控制信号Forward，漏极与上拉节点PU连接；
所述第二薄膜晶体管T2，栅极接入复位信号，源极与上拉节点PU连接，漏极接入反向扫描控制信号Backward；
所述第三薄膜晶体管T3，栅极与上拉节点PU连接，源极与下拉节点PD连接，漏极与低电平输出端VGL连接；
所述第四薄膜晶体管T4，栅极与上拉节点PU连接，漏极与低电平输出端VGL连接；
所述第五薄膜晶体管T5，栅极与所述第四薄膜晶体管T4的源极连接，源极与驱动电源的高电平输出端VGH连接，漏极与下拉节点PD连接；
所述第六薄膜晶体管T6，栅极和源极与高电平输出端VGH连接，漏极与所述第五薄膜晶体管T5的栅极连接；
所述第七薄膜晶体管T7，栅极与下拉节点PD连接，源极与上拉节点PU连接，漏极与低电平输出端VGL连接；
所述上拉薄膜晶体管TU、所述下拉薄膜晶体管TD、所述第一薄膜晶体管T1、所述第二薄膜晶体管T2、所述第五薄膜晶体管T5、所述第三薄膜晶体管T3、所述第四薄膜晶体管T4、所述第六薄膜晶体管T6和所述第七薄膜晶体管T7都是n型TFT。
在实际应用时，所述上拉薄膜晶体管TU、所述下拉薄膜晶体管TD、所述第一薄膜晶体管T1、所述第二薄膜晶体管T2、所述第五薄膜晶体管T5、所述第三薄膜晶体管T3、所述第四薄膜晶体管T4、所述第六薄膜晶体管T6和所述第七薄膜晶体管T7并不仅限于使用n型TFT，也可以为p型TFT。
如图7所示，本发明第四实施例所述的移位寄存器单元在工作时，
正向扫描驱动时，正向扫描控制信号Forward为高电平，反向扫描控制信号Backward为低电平，工作过程如下：
在第一时间段A，输入信号为高电平，所述第一薄膜晶体管T1开启，此时正向扫描控制信号Forward为高电平，因此上拉节点PU电位也为高电平，TU、T3和T4开启；TU虽然开启，但是由于时钟信号输入端CLK输入低电平，所以输出端Output输出低电平；与此同时，T5和T6会因高电平输出端VGH输出的高电平而开启，但由于T3开启导致下拉节点PD的电压下降，所以，TD和T7关闭；
经过一个时间间隔B后，在第二时间段C，即输出阶段，时钟信号输入端CLK输入高电平，上拉节点PU的电位被自举而上升至近2倍的电压，并此时输出端Output输出高电平；
在第三时间段，即复位阶段，本发明中复位阶段可以分为两个子阶段，第一子阶段D是输出端Output复位子阶段，第二子阶段E是上拉节点PU复位子阶段；
在第一子阶段D，时钟信号输入端CLK输入低电平，因此上拉节点PU的电位降低，但由于复位信号仍为低电平，则T2截止，上拉节点PU保持高电平，那么，TU保持导通，输出端Output则通过TU放电至时钟信号输入端CLK，则实现了输出端Output的复位，并且与现有技术相比，可以去除原有的Treset；
在第二子阶段E，复位信号为高电平，反向扫描控制信号Backward为低电平，则T2开启，上拉节点PU电位降低，随之TU、T3和T4关闭，与此同时，T5和T6因高电平输出端VGH输出的高电平而开启，同时下拉节点PD的电位升高，TD和T7开启，导致输出端Output输出低电平并上拉节点PU的电位变为低电平，上拉节点PU被复位。
在现有技术中，在复位阶段，上拉节点PU的电位变为低电平，而在本发明中，在复位阶段，上拉节点PU的电位继续维持高电平，使得TU开启，从而实现输出端Output输出低电平，输出信号复位，这样可以去除图1中的Treset。
并且，在GOA电路中，为了使T5、T6产生的充电和放电消耗的功耗达到最小，所以使得T5的源极和T6的源极均与驱动电源的高电平输出端VGH连接，并在输出端Output复位子阶段，维持上拉节点PU电位为高电平，使TU维持开启状态，使输出端Output通过TU进行复位。
本发明第四实施例所述的移位寄存器单元在反向扫描时，因为驱动顺序变化，所述RS触发器的置位端S接入输入信号，所述RS触发器的复位端R接入复位信号，所以将反向扫描控制信号Backward设为高电平，正向扫描控制信号Forward设为低电平，时钟驱动顺序完全逆转，这样在相同的工作原理情况下，完成反向扫描。
本发明还提供了一种驱动移位寄存器单元的方法，应用于上述的移位寄存器单元，该方法包括：
在输入阶段：RS触发器的正相输出端输出高电平，时钟信号输入端输入低电平，输出端输出低电平；
经过一个时间间隔后，在输出阶段：时钟信号输入端输入高电平，上拉节点的电位被自举而上升，并输出端输出高电平；
在复位阶段：首先时钟信号输入端输入低电平，上拉节点的电位降低，由于复位信号仍为低电平，从而上拉节点的电位仍保持高电平，输出端通过上拉薄膜晶体管放电至时钟信号输入端，实现了输出端的复位；之后复位信号为高电平，上拉节点的电位降低，同时下拉节点的电位升高，从而输出端输出低电平并上拉节点的电位变为低电平，上拉节点被复位。
如图8所示，本发明所述的栅极驱动装置的第一实施例包括第一移位寄存器，所述第一移位寄存器包括上述的移位寄存器单元；
在所述第一移位寄存器中，除了第一级移位寄存器单元SR1和第二级移位寄存器单元SR2之外，第n级移位寄存器单元的RS触发器的置位端与第（n-2）级移位寄存器单元的输出端连接；除了第N级移位寄存器单元和第(N-1)级移位寄存器单元之外，第n级移位寄存器单元的RS触发器的复位端与第（n+2）级移位寄存器单元的输出端连接；第一级移位寄存器单元SR1的输入端Input1和第二级移位寄存器单元SR2的输入端Input分别接入第一初始信号STV1；
m除以4所得余数为1时，所述第一移位寄存器的第m级移位寄存器单元与第一时钟信号输入端CLK1连接；
m除以4所得余数为2时，所述第一移位寄存器的第m级移位寄存器单元与第二时钟信号输入端CLK2连接；
m除以4所得余数为3时，所述第一移位寄存器的第m级移位寄存器单元与第三时钟信号输入端CLK3连接；
m除以4所得余数为0时，所述第一移位寄存器的第m级移位寄存器单元与第四时钟信号输入端CLK4连接；
n为大于2而小于等于N的整数，N为所述第一移位寄存器包括的移位寄存器单元的级数，N为4的倍数，m为小于等于N的整数；
在图8中，Output1、Output2、Output3、Output4、Output5、Output6、Output7、Output8指示的分别是第一移位寄存器包括的第一级移位寄存器SR1的输出端、第二级移位寄存器SR2的输出端、第三级移位寄存器SR3的输出端、第四级移位寄存器SR4的输出端、第五级移位寄存器SR5的输出端、第六级移位寄存器SR6的输出端、第七级移位寄存器SR7的输出端、第八级移位寄存器SR8的输出端；
Input1、Input2、Input3、Input4、Input5、Input6、Input7、Input8指示的分别是第一移位寄存器包括的第一级移位寄存器SR1的输入端、第二级移位寄存器SR2的输入端、第三级移位寄存器SR3的输入端、第四级移位寄存器SR4的输入端、第五级移位寄存器SR5的输入端、第六级移位寄存器SR6的输入端、第七级移位寄存器SR7的输入端、第八级移位寄存器SR8的输入端；
Reset1、Reset2、Reset3、Reset4、Reset5、Reset6指示的分别是第一移位寄存器包括的第一级移位寄存器SR1的复位信号输入端、第二级移位寄存器SR2的复位信号输入端、第三级移位寄存器SR3的复位信号输入端、第四级移位寄存器SR4的复位信号输入端、第五级移位寄存器SR5的复位信号输入端、第六级移位寄存器SR6的复位信号输入端。
优选情况下，接入所述第一移位寄存器的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的时钟周期相同，都为T；
第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号之间的时间间隔依次为T/8。
如图9所示，本发明所述的栅极驱动装置的第二实施例包括第一移位寄存器和第二移位寄存器；
在所述第一移位寄存器中，除了第一级移位寄存器单元SR1和第二级移位寄存器单元SR2之外，第n级移位寄存器单元的RS触发器的置位端与第（n-2）级移位寄存器单元的输出端连接；除了第N级移位寄存器单元和第(N-1)级移位寄存器单元之外，第n级移位寄存器单元的RS触发器的复位端与第（n+2）级移位寄存器单元的输出端连接；第一级移位寄存器单元SR1的输入端Input1和第二级移位寄存器单元SR2的输入端Input2分别接入第一初始信号STV1；
m除以4所得余数为1时，所述第一移位寄存器的第m级移位寄存器单元与第一时钟信号输入端CLK1连接；
m除以4所得余数为2时，所述第一移位寄存器的第m级移位寄存器单元与第二时钟信号输入端CLK2连接；
m除以4所得余数为3时，所述第一移位寄存器的第m级移位寄存器单元与第三时钟信号输入端CLK3连接；
m除以4所得余数为0时，所述第一移位寄存器的第m级移位寄存器单元与第四时钟信号输入端CLK4连接；
n为大于2而小于等于N的整数，N为所述第一移位寄存器包括的移位寄存器单元的级数，N为4的倍数，m为小于等于N的整数；
在图9中，Output1、Output2、Output3、Output4、Output5、Output6、Output7、Output8指示的分别是第一移位寄存器包括的第一级移位寄存器SR1的输出端、第一移位寄存器包括的第二级移位寄存器SR2的输出端、第一移位寄存器包括的第三级移位寄存器SR3的输出端、第一移位寄存器包括的第四级移位寄存器SR4的输出端、第一移位寄存器包括的第五级移位寄存器SR5的输出端、第一移位寄存器包括的第六级移位寄存器SR6的输出端、第一移位寄存器包括的第七级移位寄存器SR7的输出端、第一移位寄存器包括的第八级移位寄存器SR8的输出端；
Input1、Input2、Input3、Input4、Input5、Input6、Input7、Input8指示的分别是第一移位寄存器包括的第一级移位寄存器SR1的输入端、第一移位寄存器包括的第二级移位寄存器SR2的输入端、第一移位寄存器包括的第三级移位寄存器SR3的输入端、第一移位寄存器包括的第四级移位寄存器SR4的输入端、第一移位寄存器包括的第五级移位寄存器SR5的输入端、第一移位寄存器包括的第六级移位寄存器SR6的输入端、第一移位寄存器包括的第七级移位寄存器SR7的输入端、第一移位寄存器包括的第八级移位寄存器SR8的输入端；
Reset1、Reset2、Reset3、Reset4、Reset5、Reset6指示的分别是第一移位寄存器包括的第一级移位寄存器SR1的复位信号输入端、第一移位寄存器包括的第二级移位寄存器SR2的复位信号输入端、第一移位寄存器包括的第三级移位寄存器SR3的复位信号输入端、第一移位寄存器包括的第四级移位寄存器SR4的复位信号输入端、第一移位寄存器包括的第五级移位寄存器SR5的复位信号输入端、第一移位寄存器包括的第六级移位寄存器SR6的复位信号输入端；
所述第二移位寄存器的结构与所述第一移位寄存器的结构相同；
在第二移位寄存器中，第二级移位寄存器单元SR21的输入端Input21和第二级移位寄存器单元SR22的输入端Input22分别接入第二初始信号STV2；
p除以4所得余数为1时，所述第一移位寄存器的第p级移位寄存器单元与第五时钟信号输入端CLK5连接；
p除以4所得余数为2时，所述第一移位寄存器的第p级移位寄存器单元与第六时钟信号输入端CLK6连接；
p除以4所得余数为3时，所述第一移位寄存器的第p级移位寄存器单元与第七时钟信号输入端CLK7连接；
p除以4所得余数为0时，所述第一移位寄存器的第p级移位寄存器单元与第八时钟信号输入端CLK8连接；
p为小于等于N的整数，M为所述第一移位寄存器包括的移位寄存器单元的级数，M为4的倍数；
在图9中，Output21、Output22、Output23、Output24、Output25、Output26、Output27、Output28指示的分别是第二移位寄存器包括的第一级移位寄存器SR21的输出端、第二移位寄存器包括的第二级移位寄存器SR22的输出端、第二移位寄存器包括的第三级移位寄存器SR23的输出端、第二移位寄存器包括的第四级移位寄存器SR24的输出端、第二移位寄存器包括的第五级移位寄存器SR25的输出端、第二移位寄存器包括的第六级移位寄存器SR26的输出端、第二移位寄存器包括的第七级移位寄存器SR27的输出端、第二移位寄存器包括的第八级移位寄存器SR28的输出端；
Input21、Input22、Input23、Input24、Input25、Input26、Input27、Input28指示的分别是第二移位寄存器包括的第一级移位寄存器SR21的输入端、第二移位寄存器包括的第二级移位寄存器SR22的输入端、第二移位寄存器包括的第三级移位寄存器SR23的输入端、第二移位寄存器包括的第四级移位寄存器SR24的输入端、第二移位寄存器包括的第五级移位寄存器SR25的输入端、第二移位寄存器包括的第六级移位寄存器SR26的输入端、第二移位寄存器包括的第七级移位寄存器SR27的输入端、第二移位寄存器包括的第八级移位寄存器SR28的输入端；
Reset21、Reset22、Reset23、Reset24、Reset25、Reset26指示的分别是第二移位寄存器包括的第一级移位寄存器SR21的复位信号输入端、第二移位寄存器包括的第二级移位寄存器SR22的复位信号输入端、第二移位寄存器包括的第三级移位寄存器SR23的复位信号输入端、第二移位寄存器包括的第四级移位寄存器SR24的复位信号输入端、第二移位寄存器包括的第五级移位寄存器SR25的复位信号输入端、第二移位寄存器包括的第六级移位寄存器SR26的复位信号输入端；
如图10所示，接入第一移位寄存器的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，以及接入第一移位寄存器的第五时钟信号、第六时钟信号、第七时钟信号和第八时钟信号的时钟周期相同，都为T；
第一时钟信号、第五时钟信号、第二时钟信号、第六时钟信号、第三时钟信号、第七时钟信号、第四时钟信号和第八时钟信号之间的时间间隔依次为T/8；
第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号之间的时间间隔依次为T/4；
PU3指示的是第一移位寄存器的第三级移位寄存器单元的上拉节点；
A、B、C、D、E指示的分别是输入阶段、时间间隔、输出阶段、输出端复位阶段、上拉节点复位阶段。
本发明还提供了一种显示装置，包括上述的栅极驱动装置。所述述显示装置可以包括液晶显示装置，例如液晶面板、液晶电视、手机、液晶显示器。除了液晶显示装置外，所述显示装置还可以包括有机发光显示器或者其他类型的显示装置，比如电子阅读器等。
以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。

Claims (8)

1.一种移位寄存器单元，其特征在于，包括RS触发器、上拉薄膜晶体管、下拉薄膜晶体管和自举电容，其中，
所述RS触发器，置位端与输入端连接，复位端与复位信号输入端连接，正相输出端与上拉节点连接，反相输出端与下拉节点连接；
所述上拉薄膜晶体管，栅极与上拉节点连接，源极与时钟信号输入端连接，漏极与输出端连接；
所述下拉薄膜晶体管，栅极与下拉节点连接，源极与输出端连接，漏极与低电平输出端连接；
所述RS触发器包括上拉控制单元，输出端复位控制单元和上拉节点复位控制单元，其中，
所述上拉控制单元，分别与所述输入端、正向扫描控制信号、所述上拉节点和所述输出端连接，用于控制所述上拉薄膜晶体管上拉所述输出端的电位；
所述输出端复位控制单元，分别与所述复位信号输入端、反向扫描控制信号、所述低电平输出端、所述上拉节点和所述下拉节点连接，用于在所述上拉控制单元控制上拉所述输出端的电位之后，控制所述上拉节点输出高电平而所述下拉节点输出低电平，从而使得所述输出端通过上拉薄膜晶体管放电至时钟信号输入端，从而复位所述输出端；
所述上拉节点复位控制单元，分别与所述高电平输出端、上拉节点和下拉节点连接，用于控制下拉节点的电位为高电平从而通过所述下拉薄膜晶体管维持所述输出端输出低电平，并控制复位所述上拉节点；
所述上拉控制单元包括第一薄膜晶体管和自举电容；
所述输出端复位控制单元包括第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管；
所述上拉节点复位控制单元包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管；
所述自举电容连接于所述上拉节点和所述输出端之间；
所述第一薄膜晶体管，栅极与输入端连接，源极与正向扫描控制信号连接，漏极与上拉节点连接；
所述第二薄膜晶体管，栅极与复位信号输入端连接，源极与上拉节点连接，漏极与反向扫描控制信号连接；
所述第三薄膜晶体管，栅极与上拉节点连接，源极与下拉节点连接，漏极与低电平输出端连接；
所述第四薄膜晶体管，栅极与上拉节点连接，漏极与低电平输出端连接；
所述第五薄膜晶体管，栅极与所述第四薄膜晶体管的源极连接，源极与驱动电源的高电平输出端连接，漏极与下拉节点连接；
所述第六薄膜晶体管，栅极和源极与高电平输出端连接，漏极与所述第五薄膜晶体管的栅极连接；
所述第七薄膜晶体管，栅极与下拉节点连接，源极与上拉节点连接，漏极与低电平输出端连接。
2.如权利要求1所述的移位寄存器单元，其特征在于，
所述RS触发器还分别与正向扫描控制信号和反向扫描控制信号连接；
当正向扫描控制信号为高电平而反向扫描控制信号为低电平时，输入信号接入所述RS触发器的置位端，复位信号接入所述RS触发器的复位端；
当正向扫描控制信号为低电平而反向扫描控制信号为高电平时，复位信号接入所述RS触发器的置位端，输入信号接入所述RS触发器的复位端。
3.如权利要求1所述的移位寄存器单元，其特征在于，
所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管和所述第七薄膜晶体管都是n型TFT。
4.一种驱动移位寄存器单元的方法，应用于如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，该方法包括：
在输入阶段：RS触发器的正相输出端输出高电平，时钟信号输入端输入低电平，输出端输出低电平；
经过一个时间间隔后，在输出阶段：时钟信号输入端输入高电平，上拉节点的电位被自举而上升，并输出端输出高电平；
在复位阶段：首先时钟信号输入端输入低电平，上拉节点的电位降低，由于复位信号仍为低电平，从而上拉节点的电位仍保持高电平，输出端通过上拉薄膜晶体管放电至时钟信号输入端，实现了输出端的复位；之后复位信号为高电平，上拉节点的电位降低，同时下拉节点的电位升高，从而输出端输出低电平并上拉节点的电位变为低电平，上拉节点被复位。
5.一种栅极驱动装置，其特征在于，包括第一移位寄存器，所述第一移位寄存器包括多级如权利要求1至3中任一权利要求所述的移位寄存器单元；
在所述第一移位寄存器中，除了第一级移位寄存器单元和第二级移位寄存器单元之外，第n级移位寄存器单元的RS触发器的置位端与第(n-2)级移位寄存器单元的输出端连接；除了第N级移位寄存器单元和第(N-1)级移位寄存器单元之外，第n级移位寄存器单元的RS触发器的复位端与第(n+2)级移位寄存器单元的输出端连接；
m除以4所得余数为1时，所述第一移位寄存器的第m级移位寄存器单元与第一时钟信号输入端连接；
m除以4所得余数为2时，所述第一移位寄存器的第m级移位寄存器单元与第二时钟信号输入端连接；
m除以4所得余数为3时，所述第一移位寄存器的第m级移位寄存器单元与第三时钟信号输入端连接；
m除以4所得余数为0时，所述第一移位寄存器的第m级移位寄存器单元与第四时钟信号输入端连接；
n为大于2而小于等于N的整数，N为所述第一移位寄存器包括的移位寄存器单元的级数，N为4的倍数，m为小于等于N的整数。
6.如权利要求5所述的栅极驱动装置，其特征在于，还包括第二移位寄存器，所述第二移位寄存器的结构与所述第一移位寄存器的结构相同；
p除以4所得余数为1时，所述第二移位寄存器的第p级移位寄存器单元与第五时钟信号输入端连接；
p除以4所得余数为2时，所述第二移位寄存器的第p级移位寄存器单元与第六时钟信号输入端连接；
p除以4所得余数为3时，所述第二移位寄存器的第p级移位寄存器单元与第七时钟信号输入端连接；
p除以4所得余数为0时，所述第二移位寄存器的第p级移位寄存器单元与第八时钟信号输入端连接；
p为小于等于N的整数，M为所述第二移位寄存器包括的移位寄存器单元的级数，M为4的倍数；
接入第一移位寄存器的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，以及接入第二移位寄存器的第五时钟信号、第六时钟信号、第七时钟信号和第八时钟信号的时钟周期相同，都为T；
第一时钟信号、第五时钟信号、第二时钟信号、第六时钟信号、第三时钟信号、第七时钟信号、第四时钟信号和第八时钟信号之间的时间间隔依次为T/8。
7.如权利要求5所述的栅极驱动装置，其特征在于，
接入第一移位寄存器的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的时钟周期相同，都为T；
第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号之间的时间间隔依次为T/8。
8.一种显示装置，其特征在于，包括如权利要求5至7中任一权利要求所述的栅极驱动装置。
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CN101540139A (zh) * 2008-03-18 2009-09-23 索尼株式会社 半导体设备、显示面板和电子器件
CN101779227A (zh) * 2007-10-24 2010-07-14 夏普株式会社 显示面板和显示装置

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