WO2014015633A1 - 移位寄存器单元及其驱动方法、栅极驱动装置和显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动装置和显示装置 Download PDF

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WO2014015633A1
WO2014015633A1 PCT/CN2012/087187 CN2012087187W WO2014015633A1 WO 2014015633 A1 WO2014015633 A1 WO 2014015633A1 CN 2012087187 W CN2012087187 W CN 2012087187W WO 2014015633 A1 WO2014015633 A1 WO 2014015633A1
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shift register
pull
film transistor
thin film
clock signal
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PCT/CN2012/087187
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韩承佑
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京东方科技集团股份有限公司
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    • H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register

Definitions

  • the present invention relates to the field of display, and in particular to a shift register unit and a driving method thereof, a gate driving device and a display device. Background technique
  • the existing shift register unit circuit includes an RS flip-flop 11, a pull-up thin film transistor TU, a pull-down thin film transistor TD, and a reset thin film transistor Treset, wherein
  • the RS flip-flop 11 the set terminal S is connected to the input signal, the reset terminal R is connected to the reset signal, the positive phase output terminal Q is connected to the pull-up node PU, and the inverted output terminal is connected to the pull-down node PD;
  • the pull-up thin film transistor TU has a gate connected to the pull-up node PU, a drain connected to the first clock signal input terminal CLK, and a source connected to the output terminal Output;
  • the pull-down thin film transistor TD has a gate connected to the pull-down node PD, a drain connected to the output terminal, and a source connected to the low-level output terminal VGL;
  • the reset thin film transistor Treset the gate is connected to the reset signal, the drain is connected to the output terminal, and the source is connected to the low level output terminal.
  • the reset thin film transistor Treset In order to discharge the output of the output terminal, the reset thin film transistor Treset is generally used. However, the reset thin film transistor Treset needs to discharge from the entire capacitance of the gate line, and requires a considerable aspect ratio (W/L) design. As a result, the array area of the array substrate (GOA layout) becomes larger, which is not conducive to the design of a narrow bezel.
  • the RS flip-flop 11 includes a first thin film transistor T1, a second thin film transistor ⁇ 2, a third thin film transistor ⁇ 3, and a first a thin film transistor ⁇ 4, a fifth thin film transistor ⁇ 5, a sixth thin film transistor ⁇ 6, a seventh thin film transistor ⁇ 7, an eighth thin film transistor ⁇ 8, a ninth thin film transistor ⁇ 9, and a bootstrap capacitor C1, wherein
  • a bootstrap capacitor is connected in parallel between the gate of the pull-up thin film transistor TU and the output Output
  • the first thin film transistor T1 has a gate and a drain connected to an input signal, and a source is connected to the pull-up node PU;
  • the second thin film transistor T2 the gate is connected to the reset signal, and the drain and the pull-up node PU Connected, the source is connected to the low level output terminal VGL;
  • the third thin film transistor T3 has a gate connected to the drain of the fifth thin film transistor T5, a drain connected to the second clock input terminal CLKB, and a source connected to the pull-down node PD;
  • the fourth thin film transistor T4 has a gate connected to the pull-up node PU, a drain connected to the pull-down node PD, and a source connected to the low-level output terminal VGL;
  • the fifth thin film transistor T5 has a gate connected to the pull-up node PU, and a source connected to the low-level output terminal VGL;
  • the sixth thin film transistor T6 has a gate and a drain connected to the second clock signal input terminal CLKB, and a source connected to the gate of the third thin film transistor T3;
  • the seventh thin film transistor T7 has a gate connected to the pull-down node PD, a drain connected to the pull-up node PU, and a source connected to the low-level output terminal VGL;
  • the eighth thin film transistor T8 has a gate connected to the second clock signal input terminal CLKB, a drain connected to the output terminal Output, and a source connected to the low level output terminal VGL;
  • the ninth thin film transistor T9 has a gate connected to the second clock signal input terminal CLKB, a drain connected to the input terminal Input, and a source connected to the pull-up node PU;
  • the PD-CN node is a node connected to the gate of the fifth thin film transistor T3; the first clock signal and the second clock signal are inverted;
  • the transistor ⁇ 6, the seventh thin film transistor ⁇ 7, the eighth thin film transistor ⁇ 8, and the ninth thin film transistor ⁇ 9 are all n-type TFTs.
  • a-Si TFT Amorphous Silicon Thin Film Transistor
  • LCD Liquid Crystal Flat Panel Display
  • the main object of the present invention is to provide a shift register unit and a driving method thereof, a gate driving device and a display device, which can remove the original reset thin film transistor, thereby reducing the area of the array substrate row driving layout, and facilitating the narrow implementation.
  • the design of the border is to provide a shift register unit and a driving method thereof, a gate driving device and a display device, which can remove the original reset thin film transistor, thereby reducing the area of the array substrate row driving layout, and facilitating the narrow implementation.
  • embodiments of the present invention provide a shift register unit, including
  • the RS flip-flop has a set end connected to the input end, a reset end connected to the reset signal input end, a positive phase output end connected to the pull-up node, and an inverted output end connected to the pull-down node;
  • the pull-up thin film transistor has a gate connected to the pull-up node, a drain connected to the clock signal input end, and a source connected to the output end;
  • the pull-down thin film transistor has a gate connected to the pull-down node, a drain connected to the output terminal, and a source connected to the low-level output terminal.
  • the RS flip-flop is further connected to the forward scan control signal and the reverse scan control signal, respectively;
  • the input signal is connected to the set terminal of the RS flip-flop, and the reset signal is connected to the reset end of the RS flip-flop;
  • the reset signal is connected to the set terminal of the RS flip-flop, and the input signal is connected to the reset end of the RS flip-flop.
  • the RS flip-flop includes a pull-up control unit, an output reset control unit, and a pull-up node reset control unit, where
  • the pull-up control unit is respectively connected to the input end, the forward scan control signal, the pull-up node and the output end, and is configured to control a potential of the pull-up thin film transistor to pull up the output end ;
  • the output reset control unit is respectively connected to the reset signal input end, the reverse scan control signal, the low level output end, the pull-up node, and the pull-down node, for After the pull-up control unit controls to pull up the potential of the output terminal, the pull-up node is controlled to output a high level and the pull-down node outputs a low level, so that the output terminal is discharged to the clock signal input through the pull-up thin film transistor End, thereby resetting the output;
  • the pull-up node reset control unit is respectively connected to the high-level output terminal, the pull-up node and the pull-down node, and is configured to control a potential of the pull-down node to be a high level to maintain the output end through the pull-down thin film transistor The output is low and controls resetting the pull-up node.
  • the pull-up control unit comprises a first thin film transistor and a bootstrap capacitor
  • the output reset control unit includes a second thin film transistor, a third thin film transistor, and a fourth thin film transistor;
  • the pull-up node reset control unit includes a fifth thin film transistor, a sixth thin film transistor, and a seventh thin film transistor;
  • the bootstrap capacitor is connected between the pull-up node and the output terminal;
  • the first thin film transistor has a gate connected to the input end, a drain connected to the forward scan control signal, and a source connected to the pull-up node;
  • the second thin film transistor has a gate connected to the reset signal input terminal, a drain connected to the pull-up node, and a source connected to the reverse scan control signal;
  • the third thin film transistor has a gate connected to the pull-up node, a drain connected to the pull-down node, and a source connected to the low-level output terminal;
  • the fourth thin film transistor has a gate connected to the pull-up node, a source connected to the low-level output terminal, a fifth thin film transistor connected to the drain of the fourth thin film transistor, and a drain and a driving The high-level output of the power supply is connected, and the source is connected to the pull-down node;
  • the sixth thin film transistor has a gate and a drain connected to the high level output terminal, and a source connected to the gate of the fifth thin film transistor;
  • the seventh thin film transistor has a gate connected to the pull-down node, a drain connected to the pull-up node, and a source connected to the low-level output terminal.
  • the seventh thin film transistor, the eighth thin film transistor, and the ninth thin film transistor are all n-type TFTs.
  • Embodiments of the present invention also provide a method of driving a shift register unit, which is applied to the shift register unit described above, the method comprising:
  • the positive-phase output of the RS flip-flop outputs a high level, the clock signal input terminal inputs a low level, and the output terminal outputs a low level;
  • the clock signal input terminal inputs a high level
  • the potential of the pull-up node is boosted by the bootstrap, and the output terminal outputs a high level
  • the clock signal input terminal inputs a low level, and the pull-up node's potential decreases. Since the reset signal is still at a low level, the pull-up node's potential remains high, and the output terminal is discharged through the pull-up thin film transistor.
  • the reset of the output terminal is realized; after the reset signal is high level, the potential of the pull-up node is lowered, and the potential of the pull-down node is raised, so that the output terminal outputs a low level and the potential of the pull-up node becomes Low level, the pull-up node is reset.
  • An embodiment of the present invention further provides a gate driving apparatus, including a first shift register, wherein the first shift register includes a plurality of stages of the above shift register unit;
  • the first shift register except for the first stage shift register unit and the second stage shift register unit, the set end of the RS flip-flop of the nth stage shift register unit and the (n-2) The output terminal of the stage shift register unit is connected; except for the Nth stage shift register unit and the (N-1)th stage shift register unit, the reset terminal of the RS flip-flop of the nth stage shift register unit is The output of the (n+2) stage shift register unit is connected;
  • the mth stage shift register unit of the first shift register is connected to the first clock signal input terminal;
  • the mth stage shift register unit of the first shift register is connected to the second clock signal input terminal;
  • the mth stage shift register unit of the first shift register is connected to the third clock signal input terminal;
  • the mth stage shift register unit of the first shift register is connected to the fourth clock signal input terminal;
  • n is an integer greater than 2 and less than or equal to N
  • N is the number of stages of the shift register unit included in the first shift register
  • N is a multiple of 4
  • m is an integer less than or equal to N.
  • a gate driving apparatus further includes a second shift register, and a structure of the second shift register is the same as a structure of the first shift register;
  • the p-th shift register unit of the second shift register is connected to the fifth clock signal input terminal;
  • the p-th shift register unit of the second shift register is connected to the sixth clock signal input terminal;
  • the p-th stage shift register unit of the second shift register is connected to the seventh clock signal input terminal;
  • the p-th shift register unit of the second shift register is connected to the eighth clock signal input terminal;
  • p is an integer less than or equal to N, and M is a number of stages of the shift register unit included in the second shift register, and M is a multiple of 4;
  • first clock signal, a second clock signal, a third clock signal, and a fourth clock signal connected to the first shift register, and a fifth clock signal, a sixth clock signal, and a seventh clock connected to the second shift register
  • the clock period of the signal and the eighth clock signal are the same, both are T;
  • First clock signal, fifth clock signal, second clock signal, sixth clock signal, third time The time interval between the clock signal, the seventh clock signal, the fourth clock signal, and the eighth clock signal is sequentially T/8.
  • the clock cycles of the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal that are connected to the first shift register are the same, both are ⁇ ;
  • the time interval between the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal is, in order, ⁇ /8.
  • Embodiments of the present invention also provide a display device including the above-described gate driving device.
  • the gate driving device and the display device of the embodiment of the present invention divide the reset phase into an output reset sub-stage and a pull-up node reset sub-stage; In the output reset phase, the clock signal input is input low, so the potential of the pull-up node is lowered, but since the reset signal is still low and the pull-up node remains high, then the pull-up thin film transistor remains on.
  • the output terminal is discharged to the clock signal input terminal through the pull-up thin film transistor, thereby realizing the reset of the output terminal, and the original reset thin film transistor can be removed, thereby reducing the area of the array substrate row driving layout, and facilitating the design of the narrow bezel. . DRAWINGS
  • 1 is a circuit diagram of a conventional shift register unit circuit
  • FIG. 2 is a circuit diagram of a specific embodiment of a conventional shift register unit circuit
  • Figure 3 is a circuit diagram of a shift register unit of the first embodiment of the present invention.
  • FIG. 4 is a circuit diagram of a shift register unit of a second embodiment of the present invention.
  • Figure 5 is a circuit diagram of a shift register unit of a third embodiment of the present invention.
  • Figure 6 is a circuit diagram of a shift register unit of a fourth embodiment of the present invention.
  • Figure 7 is a timing chart showing the operation of the shift register unit of the fourth embodiment of the present invention.
  • Figure 8 is a structural view showing a first embodiment of the gate driving device of the present invention.
  • Figure 9 is a structural view showing a second embodiment of the gate driving device of the present invention.
  • Figure 10 is a timing chart showing the operation of the second embodiment of the gate driving device of the present invention. detailed description
  • Embodiments of the present invention provide a shift register unit and a driving method thereof, a gate driving device, and a display device, which can remove an original reset thin film transistor, thereby reducing an area of a row substrate driving layout of the array substrate, and facilitating narrowing The design of the border.
  • Embodiment 1 Although the source and drain of the thin film transistor liquid crystal are physically symmetrical, in the embodiment of the present invention, the n-type TFT drain is above and the source is below, as illustrated. Embodiment 1
  • the shift register unit of the first embodiment of the present invention includes an RS flip-flop 31, a pull-up thin film transistor TU, and a pull-down thin film transistor TD, wherein
  • the RS flip-flop 31 the set terminal S is connected to the input terminal Input, the reset terminal R is connected to the reset signal input terminal Reset, the positive phase output terminal Q is connected to the pull-up node PU, and the inverted output terminal is connected to the pull-down node PD;
  • the pull-up thin film transistor TU has a gate connected to the pull-up node PU, a drain connected to the clock signal input terminal CLK, and a source connected to the output terminal Output;
  • the pull-down thin film transistor TD has a gate connected to the pull-down node PD, a drain connected to the output Output, and a source connected to the low-level output terminal VGL.
  • the reset phase is divided into an output reset phase and a pull-up reset phase
  • the clock signal input terminal CLK is input low level, so the potential of the pull-up node PU is lowered, but since the reset signal is still low, the pull-up node PU remains high, then the TU remains guided.
  • the output terminal is discharged to the clock signal input terminal CLK through the TU, thereby realizing the reset of the output terminal, and the original reset thin film transistor Treset can be removed compared with the prior art, thereby reducing the array substrate row.
  • the area that drives the layout facilitates the design of the narrow border.
  • the shift register unit of the second embodiment of the present invention includes an RS flip-flop 31, a pull-up thin film transistor TU, and a pull-down thin film transistor TD, wherein
  • the RS flip-flop 31 the set terminal S is connected to the input terminal Input, the reset terminal R is connected to the reset signal input terminal Reset, the positive phase output terminal Q is connected to the pull-up node PU, and the inverted output terminal is connected to the pull-down node PD;
  • the pull-up thin film transistor TU has a gate connected to the pull-up node PU, a drain connected to the clock signal input terminal CLK, and a source connected to the output terminal Output;
  • the pull-down thin film transistor TD has a gate connected to the pull-down node PD, a drain connected to the output terminal, and a source connected to the low-level output terminal VGL;
  • the RS flip-flop 31 also respectively accesses a forward scan control signal Forward and a reverse scan control signal Backward;
  • the shift register unit of the second embodiment of the present invention also has a forward scan control signal Forward and a reverse scan control signal Backward respectively due to its RS flip-flop; and a reverse scan control when the forward scan control signal Forward is at a high level When the signal Backward is low, the set terminal S of the RS flip-flop 31 is connected to the input signal, and the reset terminal R of the RS flip-flop 31 is connected to the reset signal; when the forward scan control signal Forward is at a low level When the reverse scan control signal Backward is at a high level, the set terminal S of the RS flip-flop 31 is connected to the reset signal, and the reset terminal R of the RS flip-flop 31 is connected to the input signal; therefore, the circuit structure can be realized by a simple circuit structure.
  • the LCD screen is flipped upside down.
  • Figure 5 is a circuit diagram of a shift register unit of a third embodiment of the present invention.
  • the shift register unit of the third embodiment of the present invention is based on the shift register unit of the second embodiment of the present invention.
  • the RS flip-flop 31 includes a pull-up control unit 311, an output reset control unit 312, and a pull-up node reset control unit 313, where
  • the pull-up control unit 311 is respectively connected to the input terminal Input, the forward scan control signal Forward, the pull-up node PU and the output terminal Output for controlling the pull-up thin film transistor TU Pulling the potential of the output terminal;
  • the output reset control unit 312 is respectively associated with the reset signal input terminal, a reverse scan control signal Backward, the low level output terminal VGL, the pull-up node PU and the pull-down node PD are connected, and the pop-up control unit 311 controls the potential of the output terminal Output Thereafter, the pull-up node PU is controlled to output a high level and the pull-down node PD outputs a low level, so that the output terminal Output is discharged to the clock signal input terminal CLK through the pull-up thin film transistor TU, thereby resetting the output. Terminal Output;
  • the pull-up node reset control unit 313 is respectively connected to the high-level output terminal VGH, the pull-up node PU, and the pull-down node PD, and is configured to control the potential of the pull-down node PD to be a high level to pass the pull-down thin film transistor
  • the TD maintains the output terminal output low level and controls resetting the pull-up node PU.
  • the RS flip-flop 31 includes a pull-up control unit 311, an output reset control unit 312, and a pull-up node reset control unit 313; first, the pull-up control unit 311 Controlling the pull-up thin film transistor TU to pull up the potential of the output terminal Output; then the output reset control unit 312 controls resetting the output terminal Output; the pull-up node reset control unit 313 controls resetting the pull-up a node PU; and the pull-up control unit 311 is connected to the forward scan control signal Forward, and the output reset control unit 312 is connected to the reverse scan control signal Backward.
  • the shift register unit of the third embodiment of the present invention can remove the original reset thin film transistor Treset, thereby reducing the area of the array substrate row driving layout, facilitating the design of the narrow bezel, and realizing the LCD screen with a simple circuit structure. Flip up and down.
  • Embodiment 4
  • Figure 6 is a circuit diagram of a shift register unit of a fourth embodiment of the present invention.
  • the shift register unit of the fourth embodiment of the present invention is based on the shift register unit of the third embodiment of the present invention.
  • the pull-up control unit 311 includes a first thin film transistor T1 and a bootstrap capacitor C1; the output reset control unit 312 includes a second thin film transistor T2, a third thin film transistor ⁇ 3, and a fourth thin film transistor.
  • the pull-up node reset control unit 313 includes a fifth thin film transistor T5, a sixth thin film transistor T6, and a seventh thin film transistor T7, wherein
  • the bootstrap capacitor C1 is connected between the pull-up node PU and the output terminal Output; the first thin film transistor T1, the gate is connected to the input signal, and the drain is connected to the forward scan control signal Forward, the source The pole is connected to the pull-up node PU;
  • the second thin film transistor T2 has a gate connected to the reset signal, and a drain connected to the pull-up node PU.
  • the source is connected to the reverse scan control signal Backward;
  • the third thin film transistor T3 has a gate connected to the pull-up node PU, a drain connected to the pull-down node PD, and a source connected to the low-level output terminal VGL;
  • the fourth thin film transistor T4 has a gate connected to the pull-up node PU, and a source connected to the low-level output terminal VGL;
  • the fifth thin film transistor T5 has a gate connected to the drain of the fourth thin film transistor T4, a drain connected to the high level output terminal VGH of the driving power source, and a source connected to the pull-down node PD;
  • the sixth thin film transistor T6 has a gate and a drain connected to the high level output terminal VGH, and a source connected to the gate of the fifth thin film transistor T5;
  • the seventh thin film transistor T7 has a gate connected to the pull-down node PD, a drain connected to the pull-up node PU, and a source connected to the low-level output terminal VGL;
  • the pull-up thin film transistor TU, the pull-down thin film transistor TD, the first thin film transistor T1, the second thin film transistor T2, the fifth thin film transistor T5, the third thin film transistor T3, the first The fourth thin film transistor T4, the sixth thin film transistor T6, and the seventh thin film transistor T7 are all n-type TFTs.
  • the third thin film transistor T4, the sixth thin film transistor T6, and the seventh thin film transistor T7 are not limited to the n-type TFT, and may be a p-type TFT.
  • the forward scan control signal Forward is high, and the reverse scan control signal Backward is low.
  • the working process is as follows:
  • the input signal is at a high level
  • the first thin film transistor T1 is turned on
  • the forward scan control signal Forward is at a high level
  • the PU potential of the pull-up node is also a high level
  • TU, T3 and T4 are turned on; although the TU is turned on, but because the clock signal input terminal CLK is input low level, the output terminal Output outputs a low level; at the same time, T5 and T6 will be output high level due to the high level output terminal VGH.
  • the voltage of the pull-down node PD drops due to the T3 turn-on, so TD and T7 are turned off;
  • the reset phase in the embodiment of the present invention can be divided into two sub-phases, the first sub-phase D is the output terminal Output sub-phase, and the second sub-phase E is the pull-up node PU reset sub- stage;
  • the clock signal input terminal CLK is input with a low level, so the potential of the pull-up node PU is lowered, but since the reset signal is still low, T2 is turned off, and the pull-up node PU remains high, then , the TU remains conductive, and the output terminal is discharged to the clock signal input terminal CLK through the TU, thereby realizing the reset of the output terminal, and the original Treset can be removed compared with the prior art;
  • the reset signal is high, and the reverse scan control signal Backward is low, then T2 is turned on, the pull-up node PU potential is lowered, and then TU, T3, and T4 are turned off, and at the same time, T5 And T6 is turned on due to the high level output of the high level output terminal VGH, and the potential of the pull-down node PD is raised, and TD and T7 are turned on, causing the output terminal Output to output a low level and the potential of the pull-up node PU to become low. Ping, the pull-up node PU is reset.
  • the potential of the pull-up node PU becomes a low level
  • the potential of the pull-up node PU continues to maintain a high level, so that the TU is turned on. Therefore, the output of the output is output low, and the output signal is reset, so that the Treset in FIG. 1 can be removed.
  • the drains of ⁇ 5 and the drains of ⁇ 6 are both connected to the high-level output terminal VGH of the driving power source, and The output terminal is reset in the sub-stage, and the PU potential of the pull-up node is maintained at a high level to keep the TU open, so that the output of the output terminal is reset by the TU.
  • the set terminal S of the RS flip-flop is connected to the input signal, and the reset terminal R of the RS flip-flop is connected to the reset signal. Therefore, the reverse scan control signal Backward is set to a high level, the forward scan control signal Forward is set to a low level, and the clock drive sequence is completely reversed, so that in the same working principle, the reverse scan is completed.
  • Embodiments of the present invention also provide a method of driving a shift register unit, which is applied to the shift register unit described above, the method comprising:
  • the positive-phase output of the RS flip-flop outputs a high level, the clock signal input terminal inputs a low level, and the output terminal outputs a low level;
  • the clock signal input is input high, pull up
  • the potential of the node is boosted by the bootstrap and the output outputs a high level
  • the clock signal input terminal inputs a low level, and the pull-up node's potential decreases. Since the reset signal is still at a low level, the pull-up node's potential remains high, and the output terminal is discharged through the pull-up thin film transistor.
  • the reset of the output terminal is realized; after the reset signal is high level, the potential of the pull-up node is lowered, and the potential of the pull-down node is raised, so that the output terminal outputs a low level and the potential of the pull-up node becomes Low level, the pull-up node is reset.
  • a first embodiment of a gate driving apparatus of an embodiment of the present invention includes a first shift register, and the first shift register includes the shift register unit described above;
  • the set end of the RS flip-flop of the nth stage shift register unit and the (n) -2) The output terminal of the stage shift register unit is connected; except for the Nth stage shift register unit and the (N-1)th stage shift register unit, the reset terminal of the RS flip-flop of the nth stage shift register unit Connected to the output of the (n+2)th stage shift register unit; the input terminal Input1 of the first stage shift register unit SR1 and the input terminal Input of the second stage shift register unit SR2 are respectively connected to the first initial signal STV1 ;
  • the mth stage shift register unit of the first shift register is connected to the first clock signal input terminal CLK1;
  • the mth stage shift register unit of the first shift register is connected to the second clock signal input terminal CLK2;
  • the mth stage shift register unit of the first shift register is connected to the third clock signal input terminal CLK3;
  • the mth stage shift register unit of the first shift register is connected to the fourth clock signal input terminal CLK4;
  • n is an integer greater than 2 and less than or equal to N
  • N is the number of stages of the shift register unit included in the first shift register
  • N is a multiple of 4
  • m is an integer less than or equal to N
  • Outputl, Output2, Output3, Output4, Output5, Output6, Output7, Output8 indicate the output of the first stage shift register SR1 included in the first shift register, and the second stage shift register SR2, respectively.
  • Input 1, Input2, Input3, Input4, Input5, Input6, Input7, and Input8 indicate the input end of the first stage shift register SRI included in the first shift register, the input end of the second stage shift register SR2, and the The input terminal of the third-stage shift register SR3, the input terminal of the fourth-stage shift register SR4, the input terminal of the fifth-stage shift register SR5, the input terminal of the sixth-stage shift register SR6, and the seventh-stage shift register SR7 Input, the input of the eighth stage shift
  • Resetl, Reset2, Reset3, Reset4, Reset5, and Reset6 indicate the reset signal input terminal of the first stage shift register SRI included in the first shift register, the reset signal input end of the second stage shift register SR2, and the third The reset signal input terminal of the stage shift register SR3, the reset signal input terminal of the fourth stage shift register SR4, the reset signal input terminal of the fifth stage shift register SR5, and the reset signal input terminal of the sixth stage shift register SR6.
  • the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal that are connected to the first shift register have the same clock period, and are all T;
  • the time interval between the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal is, in order, T/8.
  • a second embodiment of a gate driving apparatus of an embodiment of the present invention includes a first shift register and a second shift register;
  • the set end of the RS flip-flop of the nth stage shift register unit and the (n) -2) the output terminal of the stage shift register unit is connected; the reset terminal of the RS flip-flop of the nth stage shift register unit except the first stage shift register unit and the (N-1)th stage shift register unit Connected to the output of the (n+2)th stage shift register unit; the input terminal Input1 of the first stage shift register unit SR1 and the input terminal Input2 of the second stage shift register unit SR2 are respectively connected to the first initial signal STV1 ;
  • the mth stage shift register unit of the first shift register is connected to the first clock signal input terminal CLK1;
  • the mth stage shift register unit of the first shift register is connected to the second clock signal input terminal CLK2;
  • the mth stage shift register unit of the first shift register is connected to the third clock signal input terminal CLK3;
  • n is an integer greater than 2 and less than or equal to N
  • N is a number of stages of the shift register unit included in the first shift register
  • N is a multiple of 4
  • m is an integer less than or equal to N
  • Output1, Output2, Output3, Output4, Output5, Output6, Output7, Output8 indicate the output of the first stage shift register SR1 included in the first shift register
  • the first shift register includes The output of the second stage shift register SR2, the output of the third stage shift register SR3 included in the first shift register, the output of the fourth stage shift register SR4 included in the first shift register, the first shift The output end of the fifth stage shift register SR5 included in the register, the output end of the sixth stage shift register SR6 included in the first shift register, and the output end of the seventh stage shift register SR7 included in the first shift register,
  • the first shift register includes an output of the eighth stage shift register SR8;
  • Input 1, Input2, Input3, Input4, Input5, Input6, Input7, and Input8 indicate the input of the first stage shift register SRI included in the first shift register, and the second stage shift included in the first shift register.
  • the input end of the register SR2, the input end of the third stage shift register SR3 included in the first shift register, the input end of the fourth stage shift register SR4 included in the first shift register, and the first shift register included The input terminal of the fifth-stage shift register SR5, the input terminal of the sixth-stage shift register SR6 included in the first shift register, the input terminal of the seventh-stage shift register SR7 included in the first shift register, and the first shift
  • the register includes an input of an eighth stage shift register SR8;
  • Resetl, Reset2, Reset3, Reset4, Reset5, and Reset6 indicate the reset signal input terminal of the first stage shift register SR1 included in the first shift register, and the second stage shift register SR2 included in the first shift register, respectively. a reset signal input end, a reset signal input end of the third stage shift register SR3 included in the first shift register, a reset signal input end of the fourth stage shift register SR4 included in the first shift register, and a first shift register a reset signal input end of the fifth stage shift register SR5 included, and a reset signal input end of the sixth stage shift register SR6 included in the first shift register;
  • the structure of the second shift register is the same as that of the first shift register; in the second shift register, the input terminal 21 of the second stage shift register unit SR21 and the second stage shift register unit SR22 The input terminal Input22 is respectively connected to the second initial signal STV2; when the remainder of p is divided by 4, the p-stage shift register unit of the first shift register is connected to the fifth clock signal input terminal CLK5;
  • the p-stage shift register of the first shift register The element is connected to the sixth clock signal input terminal CLK6;
  • the p-th shift register unit of the first shift register is connected to the seventh clock signal input terminal CLK7;
  • the p-th shift register unit of the first shift register is connected to the eighth clock signal input terminal CLK8;
  • p is an integer less than or equal to N, and M is a number of stages of the shift register unit included in the first shift register, and M is a multiple of 4;
  • Output21, Output22, Output23, Output24, Output25, Output26, Output27, and Output28 indicate the output of the first stage shift register SR21 included in the second shift register
  • the second shift register includes The output of the second stage shift register SR22, the output of the third stage shift register SR23 included in the second shift register, the output of the fourth stage shift register SR24 included in the second shift register, and the second shift
  • the second shift register includes an output of the eighth stage shift register SR28;
  • Input21, Input22, Input23, Input24, Input25, Input26, Input27, and Input28 indicate the input of the first stage shift register SR21 included in the second shift register, and the second stage shift register included in the second shift register.
  • the input end of the SR22, the input terminal of the third stage shift register SR23 included in the second shift register, the input end of the fourth stage shift register SR24 included in the second shift register, and the fifth stage included in the second shift register The input terminal of the stage shift register SR25, the input terminal of the sixth stage shift register SR26 included in the second shift register, the input terminal of the seventh stage shift register SR27 included in the second shift register, and the second shift register
  • the input of the eighth stage shift register SR28 is included;
  • Reset21, Reset22, Reset23, Reset24, Reset25, and Reset26 are respectively indicated by the reset signal input end of the first stage shift register SR21 included in the second shift register, and the second stage shift register SR22 included in the second shift register.
  • the first clock signal, the second clock signal, and the first clock register are connected to the first shift register.
  • the three clock signals and the fourth clock signal, and the fifth clock signal, the sixth clock signal, the seventh clock signal, and the eighth clock signal that are connected to the first shift register have the same clock period, and are all T;
  • the time interval between the first clock signal, the fifth clock signal, the second clock signal, the sixth clock signal, the third clock signal, the seventh clock signal, the fourth clock signal, and the eighth clock signal is sequentially T/8;
  • the time interval between the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal is sequentially T/4;
  • PU3 indicates a pull-up node of the third-stage shift register unit of the first shift register
  • A, B, C, D, and E indicate the input phase, time interval, output phase, output reset phase, and pull-up node reset phase.
  • Embodiments of the present invention also provide a display device including the above-described gate driving device.
  • the display device may include a liquid crystal display device such as a liquid crystal panel, a liquid crystal television, a mobile phone, or a liquid crystal display.
  • the display device may further include an organic light emitting display or other type of display device such as an electronic reader or the like.

Abstract

本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动装置和显示装置。所述移位寄存器单元包括RS触发器、上拉薄膜晶体管和下拉薄膜晶体管，其中，所述RS触发器，置位端与输入端连接，复位端与复位信号输入端连接，正相输出端与上拉节点连接，反相输出端与下拉节点连接；所述上拉薄膜晶体管，栅极与上拉节点连接，漏极与时钟信号输入端连接，源极与输出端连接；所述下拉薄膜晶体管，栅极与下拉节点连接，漏极与输出端连接，源极与低电平输出端连接。

Description

移位寄存器单元及其驱动方法、 栅极驱动装置和显示装置 技术领域
本发明涉及显示领域， 尤其涉及一种移位寄存器单元及其驱动方法、 栅 极驱动装置和显示装置。 背景技术
如图 1所示， 现有的移位寄存器单元电路包括 RS触发器 11、 上拉薄膜 晶体管 TU、 下拉薄膜晶体管 TD和复位薄膜晶体管 Treset, 其中，
所述 RS触发器 11 , 置位端 S接入输入信号， 复位端 R接入复位信号， 正相输出端 Q与上拉节点 PU连接， 反相输出端 与下拉节点 PD连接；
所述上拉薄膜晶体管 TU, 栅极与上拉节点 PU连接， 漏极接入第一时钟 信号输入端 CLK连接， 源极与输出端 Output连接；
所述下拉薄膜晶体管 TD ,栅极与下拉节点 PD连接，漏极与输出端 Output 连接， 源极与低电平输出端 VGL连接；
所述复位薄膜晶体管 Treset, 栅极接入复位信号， 漏极与输出端 Output 连接， 源极与低电平输出端连接。
为了使输出端 Output放电， 一般使用复位薄膜晶体管 Treset, 但是， 复 位薄膜晶体管 Treset 需要从栅线（ Gate Line )整个的电容中进行放电， 需要 相当大的宽长比（W/L )的设计， 导致阵列基板行驱动布局（GOA layout )区 域变大， 不利于窄边框（narrow bezel ) 的设计。
如图 2所示，在现有的移位寄存器单元电路中，根据一种具体实施方式， 所述 RS触发器 11 包括第一薄膜晶体管 Tl、 第二薄膜晶体管 Τ2、 第三薄膜 晶体管 Τ3、 第四薄膜晶体管 Τ4、 第五薄膜晶体管 Τ5、 第六薄膜晶体管 Τ6、 第七薄膜晶体管 Τ7、 第八薄膜晶体管 Τ8、 第九薄膜晶体管 Τ9和自举电容 C1 , 其中，
所述上拉薄膜晶体管 TU 的栅极与输出端 Output之间并联有自举电容
C1 ;
所述第一薄膜晶体管 T1 , 栅极和漏极接入输入信号， 源极与所述上拉节 点 PU连接；
所述第二薄膜晶体管 T2, 栅极接入复位信号， 漏极与所述上拉节点 PU 连接， 源极与低电平输出端 VGL连接；
所述第三薄膜晶体管 T3 , 栅极与所述第五薄膜晶体管 T5的漏极连接， 漏极与第二时钟输入端 CLKB连接， 源极与所述下拉节点 PD连接；
所述第四薄膜晶体管 T4, 栅极与所述上拉节点 PU连接， 漏极与所述下 拉节点 PD连接， 源极与低电平输出端 VGL连接；
所述第五薄膜晶体管 T5, 栅极与所述上拉节点 PU连接， 源极与低电平 输出端 VGL连接；
所述第六薄膜晶体管 T6, 栅极与漏极与第二时钟信号输入端 CLKB连 接， 源极与所述第三薄膜晶体管 T3的栅极连接；
所述第七薄膜晶体管 T7, 栅极与所述下拉节点 PD连接， 漏极与所述上 拉节点 PU连接， 源极与低电平输出端 VGL连接；
所述第八薄膜晶体管 T8,栅极与第二时钟信号输入端 CLKB连接，漏极 与输出端 Output连接， 源极与低电平输出端 VGL连接；
所述第九薄膜晶体管 T9,栅极与第二时钟信号输入端 CLKB连接，漏极 与输入端 Input连接， 源极与所述上拉节点 PU连接；
PD— CN节点是与所述第五薄膜晶体管 T3的栅极连接的节点； 第一时钟信号和第二时钟信号反相；
在本实施例中， 上拉薄膜晶体管 TU、 下拉薄膜晶体管 TD、 第一薄膜晶 体管 Tl、 第二薄膜晶体管 Τ2、 第三薄膜晶体管 Τ3、 第四薄膜晶体管 Τ4、 第 五薄膜晶体管 Τ5、 第六薄膜晶体管 Τ6、 第七薄膜晶体管 Τ7、 第八薄膜晶体 管 Τ8和第九薄膜晶体管 Τ9都是 η型 TFT。
目前， a-Si TFT (非晶硅薄膜晶体管） LCD (液晶平板显示器）也在致 力于开发和 poly-Si TFT LCD一样的在玻璃基板上同时形成数据驱动电路、栅 极驱动电路和像素阵列来减少阵列工艺的数量。 发明内容
本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、 栅极驱 动装置和显示装置， 可以去除原有的复位薄膜晶体管， 从而减小了阵列基板 行驱动布局的区域， 利于实现窄边框的设计。
为了达到上述目的， 本发明的实施例提供了一种移位寄存器单元， 包括
RS触发器、 上拉薄膜晶体管、 下拉薄膜晶体管和自举电容， 其中， 所述 RS触发器， 置位端与输入端连接， 复位端与复位信号输入端连接， 正相输出端与上拉节点连接， 反相输出端与下拉节点连接；
所述上拉薄膜晶体管， 栅极与上拉节点连接， 漏极与时钟信号输入端连 接， 源极与输出端连接；
所述下拉薄膜晶体管， 栅极与下拉节点连接， 漏极与输出端连接， 源极 与低电平输出端连接。
根据本发明的实施例， 所述 RS触发器还分别与正向扫描控制信号和反 向扫描控制信号连接；
当正向扫描控制信号为高电平而反向扫描控制信号为低电平时， 输入信 号接入所述 RS触发器的置位端， 复位信号接入所述 RS触发器的复位端； 当正向扫描控制信号为低电平而反向扫描控制信号为高电平时， 复位信 号接入所述 RS触发器的置位端， 输入信号接入所述 RS触发器的复位端。
根据本发明的实施例， 所述 RS触发器包括上拉控制单元， 输出端复位 控制单元和上拉节点复位控制单元， 其中，
所述上拉控制单元， 分别与所述输入端、 所述正向扫描控制信号、 所述 上拉节点和所述输出端连接， 用于控制所述上拉薄膜晶体管上拉所述输出端 的电位；
所述输出端复位控制单元， 分别与所述复位信号输入端、 所述反向扫描 控制信号、 所述低电平输出端、 所述上拉节点和所述下拉节点连接， 用于在 所述上拉控制单元控制上拉所述输出端的电位之后， 控制所述上拉节点输出 高电平而所述下拉节点输出低电平， 从而使得所述输出端通过上拉薄膜晶体 管放电至时钟信号输入端， 从而复位所述输出端；
所述上拉节点复位控制单元， 分别与所述高电平输出端、 上拉节点和下 拉节点连接， 用于控制下拉节点的电位为高电平从而通过所述下拉薄膜晶体 管维持所述输出端输出低电平， 并控制复位所述上拉节点。
根据本发明的实施例， 所述上拉控制单元包括第一薄膜晶体管和自举电 容；
所述输出端复位控制单元包括第二薄膜晶体管、 第三薄膜晶体管和第四 薄膜晶体管；
所述上拉节点复位控制单元包括第五薄膜晶体管、 第六薄膜晶体管和第 七薄膜晶体管； 所述自举电容连接于所述上拉节点和所述输出端之间；
所述第一薄膜晶体管， 栅极与输入端连接， 漏极与正向扫描控制信号连 接， 源极与上拉节点连接；
所述第二薄膜晶体管， 栅极与复位信号输入端连接， 漏极与上拉节点连 接， 源极与反向扫描控制信号连接；
所述第三薄膜晶体管， 栅极与上拉节点连接， 漏极与下拉节点连接， 源 极与低电平输出端连接；
所述第四薄膜晶体管，栅极与上拉节点连接， 源极与低电平输出端连接； 所述第五薄膜晶体管， 栅极与所述第四薄膜晶体管的漏极连接， 漏极与 驱动电源的高电平输出端连接， 源极与下拉节点连接；
所述第六薄膜晶体管， 栅极和漏极与高电平输出端连接， 源极与所述第 五薄膜晶体管的栅极连接；
所述第七薄膜晶体管， 栅极与下拉节点连接， 漏极与上拉节点连接， 源 极与低电平输出端连接。
根据本发明的实施例， 所述第一薄膜晶体管、 所述第二薄膜晶体管、 所 述第三薄膜晶体管、 所述第四薄膜晶体管、 所述第五薄膜晶体管、 所述第六 薄膜晶体管、 所述第七薄膜晶体管、 所述第八薄膜晶体管和所述第九薄膜晶 体管都是 n型 TFT。
本发明的实施例还提供了一种驱动移位寄存器单元的方法， 应用于上述 的移位寄存器单元， 该方法包括：
在输入阶段： RS触发器的正相输出端输出高电平， 时钟信号输入端输入 低电平， 输出端输出低电平；
经过一个时间间隔后， 在输出阶段： 时钟信号输入端输入高电平， 上拉 节点的电位被自举而上升， 并输出端输出高电平；
在复位阶段： 首先时钟信号输入端输入低电平， 上拉节点的电位降低， 由于复位信号仍为低电平， 从而上拉节点的电位仍保持高电平， 输出端通过 上拉薄膜晶体管放电至时钟信号输入端， 实现了输出端的复位； 之后复位信 号为高电平， 上拉节点的电位降低， 同时下拉节点的电位升高， 从而输出端 输出低电平并上拉节点的电位变为低电平， 上拉节点被复位。
本发明的实施例还提供了一种栅极驱动装置， 包括第一移位寄存器， 所 述第一移位寄存器包括多级上述的移位寄存器单元； 在所述第一移位寄存器中， 除了第一级移位寄存器单元和第二级移位寄 存器单元之外， 第 n级移位寄存器单元的 RS触发器的置位端与第 （n-2 )级 移位寄存器单元的输出端连接； 除了第 N级移位寄存器单元和第 (N-1)级移位 寄存器单元之外， 第 n级移位寄存器单元的 RS触发器的复位端与第 （n+2 ) 级移位寄存器单元的输出端连接；
m除以 4所得余数为 1时，所述第一移位寄存器的第 m级移位寄存器单 元与第一时钟信号输入端连接；
m除以 4所得余数为 2时，所述第一移位寄存器的第 m级移位寄存器单 元与第二时钟信号输入端连接；
m除以 4所得余数为 3时，所述第一移位寄存器的第 m级移位寄存器单 元与第三时钟信号输入端连接；
m除以 4所得余数为 0时，所述第一移位寄存器的第 m级移位寄存器单 元与第四时钟信号输入端连接；
n为大于 2而小于等于 N的整数， N为所述第一移位寄存器包括的移位 寄存器单元的级数， N为 4的倍数， m为小于等于 N的整数。
根据本发明的实施例的栅极驱动装置还包括第二移位寄存器， 所述第二 移位寄存器的结构与所述第一移位寄存器的结构相同；
p除以 4所得余数为 1时， 所述第二移位寄存器的第 p级移位寄存器单 元与第五时钟信号输入端连接；
p除以 4所得余数为 2时， 所述第二移位寄存器的第 p级移位寄存器单 元与第六时钟信号输入端连接；
p除以 4所得余数为 3时， 所述第二移位寄存器的第 p级移位寄存器单 元与第七时钟信号输入端连接；
p除以 4所得余数为 0时， 所述第二移位寄存器的第 p级移位寄存器单 元与第八时钟信号输入端连接；
p为小于等于 N的整数， M为所述第二移位寄存器包括的移位寄存器单 元的级数， M为 4的倍数；
接入第一移位寄存器的第一时钟信号、 第二时钟信号、 第三时钟信号和 第四时钟信号， 以及接入第二移位寄存器的第五时钟信号、 第六时钟信号、 第七时钟信号和第八时钟信号的时钟周期相同， 都为 T;
第一时钟信号、 第五时钟信号、 第二时钟信号、 第六时钟信号、 第三时 钟信号、 第七时钟信号、 第四时钟信号和第八时钟信号之间的时间间隔依次 为 T/8。
根据本发明的实施例， 接入第一移位寄存器的第一时钟信号、 第二时钟 信号、 第三时钟信号和第四时钟信号的时钟周期相同， 都为 Τ;
第一时钟信号、 第二时钟信号、 第三时钟信号和第四时钟信号之间的时 间间隔依次为 Τ/8。
本发明的实施例还提供了一种显示装置， 包括上述的栅极驱动装置。 与现有技术相比， 本发明的实施例的移位寄存器单元及其驱动方法、 栅 极驱动装置和显示装置， 通过将复位阶段分为输出端复位子阶段和上拉节点 复位子阶段； 在输出端复位子阶段， 时钟信号输入端输入低电平， 因此上拉 节点的电位降低， 但由于复位信号仍为低电平， 上拉节点保持高电平， 那么， 上拉薄膜晶体管保持导通， 输出端则通过上拉薄膜晶体管放电至时钟信号输 入端， 则实现了输出端的复位， 可以去除原有的复位薄膜晶体管， 从而减小 了阵列基板行驱动布局的区域， 利于实现窄边框的设计。 附图说明
图 1是现有的移位寄存器单元电路的电路图；
图 2是现有的移位寄存器单元电路的一具体实施例的电路图；
图 3是本发明第一实施例的移位寄存器单元的电路图；
图 4是本发明第二实施例的移位寄存器单元的电路图；
图 5是本发明第三实施例的移位寄存器单元的电路图；
图 6是本发明第四实施例的移位寄存器单元的电路图；
图 7是本发明第四实施例的移位寄存器单元的工作时序图；
图 8是本发明的栅极驱动装置的第一实施例的结构图；
图 9是本发明的栅极驱动装置的第二实施例的结构图；
图 10是本发明的栅极驱动装置的第二实施例的工作时序图。 具体实施方式
为了使本发明实施例的目的、 技术方案和优点更加明白， 下面结合实施 例和附图， 对本发明的实施例做进一步详细的说明。 在此， 本发明的示意性 实施例以及说明用于解释本发明， 但不作为对本发明的限定。 本发明的实施例提供了一种移位寄存器单元及其驱动方法、 栅极驱动装 置和显示装置， 可以去除原有的复位薄膜晶体管， 从而减小了阵列基板行驱 动布局的区域， 利于实现窄边框的设计。
虽然薄膜晶体管液晶的源极和漏极在物理结构上是对称的， 但是在本发 明的实施例中规定图中 n型 TFT漏极在上方而源极在下方， 以便于阐述。 实施例一
如图 3所示， 本发明第一实施例的移位寄存器单元包括 RS触发器 31、 上拉薄膜晶体管 TU和下拉薄膜晶体管 TD, 其中，
所述 RS触发器 31 , 置位端 S与输入端 Input连接， 复位端 R与复位信 号输入端 Reset连接， 正相输出端 Q与上拉节点 PU连接，反相输出端 与下 拉节点 PD连接；
所述上拉薄膜晶体管 TU, 栅极与上拉节点 PU连接， 漏极与时钟信号输 入端 CLK连接， 源极与输出端 Output连接；
所述下拉薄膜晶体管 TD ,栅极与下拉节点 PD连接，漏极与输出端 Output 连接， 源极与低电平输出端 VGL连接。
本发明第一实施例的移位寄存器单元在工作时， 将复位阶段分为输出端 复位子阶段和上拉节点复位子阶段；
在输出端复位子阶段， 时钟信号输入端 CLK输入低电平， 因此上拉节点 PU的电位降低， 但由于复位信号仍为低电平， 上拉节点 PU保持高电平， 那 么， TU保持导通， 输出端 Output则通过 TU放电至时钟信号输入端 CLK, 则实现了输出端 Output的复位， 并且与现有技术相比， 可以去除原有的复位 薄膜晶体管 Treset, 从而减小了阵列基板行驱动布局的区域， 利于实现窄边 框的设计。 实施例二
如图 4所示， 本发明第二实施例的移位寄存器单元包括 RS触发器 31、 上拉薄膜晶体管 TU和下拉薄膜晶体管 TD, 其中，
所述 RS触发器 31 , 置位端 S与输入端 Input连接， 复位端 R与复位信 号输入端 Reset连接， 正相输出端 Q与上拉节点 PU连接，反相输出端 与下 拉节点 PD连接； 所述上拉薄膜晶体管 TU, 栅极与上拉节点 PU连接， 漏极与时钟信号输 入端 CLK连接， 源极与输出端 Output连接；
所述下拉薄膜晶体管 TD ,栅极与下拉节点 PD连接，漏极与输出端 Output 连接， 源极与低电平输出端 VGL连接；
所述 RS触发器 31还分别接入正向扫描控制信号 Forward和反向扫描控 制信号 Backward;
当正向扫描控制信号 Forward为高电平而反向扫描控制信号 Backward为 低电平时， 所述 RS触发器 31的置位端 S与接入输入信号， 所述 RS触发器 31的复位端 R接入复位信号；
当正向扫描控制信号 Forward为低电平而反向扫描控制信号 Backward为 高电平时， 所述 RS触发器 31的置位端 S接入复位信号， 所述 RS触发器 31 的复位端 R接入输入信号。
本发明第二实施例的移位寄存器单元由于其 RS触发器还分别接入正向 扫描控制信号 Forward和反向扫描控制信号 Backward; 当正向扫描控制信号 Forward为高电平而反向扫描控制信号 Backward为低电平时， 所述 RS触发 器 31的置位端 S接入输入信号， 所述 RS触发器 31的复位端 R接入复位信 号； 当正向扫描控制信号 Forward为低电平而反向扫描控制信号 Backward为 高电平时， 所述 RS触发器 31的置位端 S接入复位信号， 所述 RS触发器 31 的复位端 R接入输入信号；因此可以以简单的电路结构实现 LCD画面上下翻 转。 实施例三
图 5是本发明第三实施例的移位寄存器单元的电路图。 本发明第三实施 例的移位寄存器单元基于本发明第二实施例的移位寄存器单元。
如图 5所示， 在本发明第三实施例的移位寄存器单元中， 所述 RS触发 器 31包括上拉控制单元 311、 输出端复位控制单元 312和上拉节点复位控制 单元 313 , 其中，
所述上拉控制单元 311 , 分别与所述输入端 Input、 所述正向扫描控制信 号 Forward,所述上拉节点 PU和所述输出端 Output连接，用于控制所述上拉 薄膜晶体管 TU上拉所述输出端 Output的电位；
所述输出端复位控制单元 312, 分别与所述复位信号输入端 Reset、 所述 反向扫描控制信号 Backward, 所述低电平输出端 VGL、 所述上拉节点 PU和 所述下拉节点 PD连接， 用于在所述上拉控制单元 311控制上拉所述输出端 Output的电位之后，控制所述上拉节点 PU输出高电平而所述下拉节点 PD输 出低电平， 从而使得所述输出端 Output通过上拉薄膜晶体管 TU放电至时钟 信号输入端 CLK, 从而复位所述输出端 Output;
所述上拉节点复位控制单元 313 , 分别与所述高电平输出端 VGH、 上拉 节点 PU和下拉节点 PD连接， 用于控制下拉节点 PD的电位为高电平从而通 过所述下拉薄膜晶体管 TD维持所述输出端输出低电平， 并控制复位所述上 拉节点 PU。
在本发明第三实施例的移位寄存器单元中， 所述 RS触发器 31包括上拉 控制单元 311、 输出端复位控制单元 312和上拉节点复位控制单元 313; 首先 所述上拉控制单元 311控制所述上拉薄膜晶体管 TU上拉所述输出端 Output 的电位； 之后所述输出端复位控制单元 312控制复位所述输出端 Output; 所 述上拉节点复位控制单元 313控制复位所述上拉节点 PU;并且所述上拉控制 单元 311与所述正向扫描控制信号 Forward连接， 而所述输出端复位控制单 元 312与所述反向扫描控制信号 Backward连接。本发明第三实施例的移位寄 存器单元可以去除原有的复位薄膜晶体管 Treset, 从而减小了阵列基板行驱 动布局的区域，利于实现窄边框的设计，并且可以以简单的电路结构实现 LCD 画面上下翻转。 实施例四
图 6是本发明第四实施例的移位寄存器单元的电路图。 本发明第四实施 例的移位寄存器单元基于本发明第三实施例的移位寄存器单元。
如图 6所示，所述上拉控制单元 311包括第一薄膜晶体管 T1和自举电容 C1 ; 所述输出端复位控制单元 312包括第二薄膜晶体管 T2、 第三薄膜晶体管 Τ3和第四薄膜晶体管 Τ4; 所述上拉节点复位控制单元 313包括第五薄膜晶 体管 Τ5、 第六薄膜晶体管 Τ6和第七薄膜晶体管 Τ7, 其中，
所述自举电容 C1连接于所述上拉节点 PU和所述输出端 Output之间； 所述第一薄膜晶体管 T1 , 栅极接入输入信号， 漏极接入正向扫描控制信 号 Forward, 源极与上拉节点 PU连接；
所述第二薄膜晶体管 T2,栅极接入复位信号， 漏极与上拉节点 PU连接， 源极接入反向扫描控制信号 Backward;
所述第三薄膜晶体管 T3 ,栅极与上拉节点 PU连接， 漏极与下拉节点 PD 连接， 源极与低电平输出端 VGL连接；
所述第四薄膜晶体管 T4, 栅极与上拉节点 PU连接， 源极与低电平输出 端 VGL连接；
所述第五薄膜晶体管 T5 , 栅极与所述第四薄膜晶体管 T4的漏极连接， 漏极与驱动电源的高电平输出端 VGH连接， 源极与下拉节点 PD连接；
所述第六薄膜晶体管 T6, 栅极和漏极与高电平输出端 VGH连接， 源极 与所述第五薄膜晶体管 T5的栅极连接；
所述第七薄膜晶体管 T7,栅极与下拉节点 PD连接， 漏极与上拉节点 PU 连接， 源极与低电平输出端 VGL连接；
所述上拉薄膜晶体管 TU、 所述下拉薄膜晶体管 TD、 所述第一薄膜晶体 管 Tl、 所述第二薄膜晶体管 Τ2、 所述第五薄膜晶体管 Τ5、 所述第三薄膜晶 体管 Τ3、 所述第四薄膜晶体管 Τ4、 所述第六薄膜晶体管 Τ6和所述第七薄膜 晶体管 Τ7都是 η型 TFT。
在实际应用时， 所述上拉薄膜晶体管 TU、 所述下拉薄膜晶体管 TD、 所 述第一薄膜晶体管 Tl、 所述第二薄膜晶体管 Τ2、 所述第五薄膜晶体管 Τ5、 所述第三薄膜晶体管 Τ3、 所述第四薄膜晶体管 Τ4、 所述第六薄膜晶体管 Τ6 和所述第七薄膜晶体管 Τ7并不仅限于使用 η型 TFT, 也可以为 ρ型 TFT。
如图 7所示， 本发明第四实施例的移位寄存器单元在工作时，
正向扫描驱动时， 正向扫描控制信号 Forward为高电平， 反向扫描控制 信号 Backward为低电平， 工作过程如下：
在第一时间段 A, 输入信号为高电平， 所述第一薄膜晶体管 T1开启， 此 时正向扫描控制信号 Forward为高电平， 因此上拉节点 PU电位也为高电平， TU、 T3和 T4开启； TU虽然开启， 但是由于时钟信号输入端 CLK输入低电 平， 所以输出端 Output输出低电平； 与此同时， T5和 T6会因高电平输出端 VGH输出的高电平而开启， 但由于 T3开启导致下拉节点 PD的电压下降， 所以， TD和 T7关闭；
经过一个时间间隔 B后， 在第二时间段 C, 即输出阶段， 时钟信号输入 端 CLK输入高电平， 上拉节点 PU的电位被自举而上升至近 2倍的电压， 并 此时输出端 Output输出高电平； 在第三时间段， 即复位阶段， 本发明的实施例中复位阶段可以分为两个 子阶段， 第一子阶段 D是输出端 Output复位子阶段， 第二子阶段 E是上拉节 点 PU复位子阶段；
在第一子阶段 D, 时钟信号输入端 CLK输入低电平， 因此上拉节点 PU 的电位降低， 但由于复位信号仍为低电平， 则 T2截止， 上拉节点 PU保持高 电平， 那么， TU保持导通， 输出端 Output则通过 TU放电至时钟信号输入端 CLK, 则实现了输出端 Output的复位， 并且与现有技术相比， 可以去除原有 的 Treset;
在第二子阶段 E, 复位信号为高电平， 反向扫描控制信号 Backward为低 电平， 则 T2开启， 上拉节点 PU电位降低， 随之 TU、 T3和 T4关闭， 与此 同时， T5和 T6因高电平输出端 VGH输出的高电平而开启， 同时下拉节点 PD的电位升高， TD和 T7开启， 导致输出端 Output输出低电平并上拉节点 PU的电位变为低电平， 上拉节点 PU被复位。
在现有技术中， 在复位阶段， 上拉节点 PU的电位变为低电平， 而在本 发明的实施例中， 在复位阶段， 上拉节点 PU的电位继续维持高电平， 使得 TU开启， 从而实现输出端 Output输出低电平， 输出信号复位， 这样可以去 除图 1中的 Treset。
并且， 在 GOA电路中， 为了使 T5、 Τ6产生的充电和放电消耗的功耗达 到最小，所以使得 Τ5的漏极和 Τ6的漏极均与驱动电源的高电平输出端 VGH 连接， 并在输出端 Output复位子阶段， 维持上拉节点 PU电位为高电平， 使 TU维持开启状态， 使输出端 Output通过 TU进行复位。
本发明第四实施例的移位寄存器单元在反向扫描时， 因为驱动顺序变化 , 所述 RS触发器的置位端 S接入输入信号，所述 RS触发器的复位端 R接入复 位信号， 所以将反向扫描控制信号 Backward设为高电平， 正向扫描控制信号 Forward设为低电平，时钟驱动顺序完全逆转，这样在相同的工作原理情况下， 完成反向扫描。
本发明的实施例还提供了一种驱动移位寄存器单元的方法， 应用于上述 的移位寄存器单元， 该方法包括：
在输入阶段： RS触发器的正相输出端输出高电平， 时钟信号输入端输入 低电平， 输出端输出低电平；
经过一个时间间隔后， 在输出阶段： 时钟信号输入端输入高电平， 上拉 节点的电位被自举而上升， 并输出端输出高电平；
在复位阶段： 首先时钟信号输入端输入低电平， 上拉节点的电位降低， 由于复位信号仍为低电平， 从而上拉节点的电位仍保持高电平， 输出端通过 上拉薄膜晶体管放电至时钟信号输入端， 实现了输出端的复位； 之后复位信 号为高电平， 上拉节点的电位降低， 同时下拉节点的电位升高， 从而输出端 输出低电平并上拉节点的电位变为低电平， 上拉节点被复位。
如图 8所示， 本发明的实施例的栅极驱动装置的第一实施例包括第一移 位寄存器， 所述第一移位寄存器包括上述的移位寄存器单元；
在所述第一移位寄存器中， 除了第一级移位寄存器单元 SR1和第二级移 位寄存器单元 SR2之外， 第 n级移位寄存器单元的 RS触发器的置位端与第 ( n-2 )级移位寄存器单元的输出端连接；除了第 N级移位寄存器单元和第 (N-1) 级移位寄存器单元之外， 第 n级移位寄存器单元的 RS触发器的复位端与第 ( n+2 )级移位寄存器单元的输出端连接； 第一级移位寄存器单元 SR1的输 入端 Inputl和第二级移位寄存器单元 SR2的输入端 Input分别接入第一初始 信号 STV1 ;
m除以 4所得余数为 1时， 所述第一移位寄存器的第 m级移位寄存器单 元与第一时钟信号输入端 CLK1连接；
m除以 4所得余数为 2时， 所述第一移位寄存器的第 m级移位寄存器单 元与第二时钟信号输入端 CLK2连接；
m除以 4所得余数为 3时， 所述第一移位寄存器的第 m级移位寄存器单 元与第三时钟信号输入端 CLK3连接；
m除以 4所得余数为 0时， 所述第一移位寄存器的第 m级移位寄存器单 元与第四时钟信号输入端 CLK4连接；
n为大于 2而小于等于 N的整数， N为所述第一移位寄存器包括的移位 寄存器单元的级数， N为 4的倍数， m为小于等于 N的整数；
在图 8中， Outputl、 Output2、 Output3、 Output4、 Output5、 Output6、 Output7、Output8指示的分别是第一移位寄存器包括的第一级移位寄存器 SR1 的输出端、 第二级移位寄存器 SR2的输出端、 第三级移位寄存器 SR3的输出 端、 第四级移位寄存器 SR4的输出端、 第五级移位寄存器 SR5的输出端、 第 六级移位寄存器 SR6的输出端、 第七级移位寄存器 SR7的输出端、 第八级移 位寄存器 SR8的输出端； Input 1、 Input2、 Input3、 Input4、 Input5、 Input6、 Input7、 Input8指示的 分别是第一移位寄存器包括的第一级移位寄存器 SRI的输入端、 第二级移位 寄存器 SR2的输入端、 第三级移位寄存器 SR3的输入端、 第四级移位寄存器 SR4的输入端、 第五级移位寄存器 SR5的输入端、 第六级移位寄存器 SR6的 输入端、第七级移位寄存器 SR7的输入端、第八级移位寄存器 SR8的输入端；
Resetl、 Reset2、 Reset3、 Reset4、 Reset5、 Reset6指示的分别是第一移位 寄存器包括的第一级移位寄存器 SRI的复位信号输入端、 第二级移位寄存器 SR2的复位信号输入端、 第三级移位寄存器 SR3的复位信号输入端、 第四级 移位寄存器 SR4的复位信号输入端、第五级移位寄存器 SR5的复位信号输入 端、 第六级移位寄存器 SR6的复位信号输入端。
优选情况下， 接入所述第一移位寄存器的第一时钟信号、 第二时钟信号、 第三时钟信号和第四时钟信号的时钟周期相同， 都为 T;
第一时钟信号、 第二时钟信号、 第三时钟信号和第四时钟信号之间的时 间间隔依次为 T/8。
如图 9所示， 本发明的实施例的栅极驱动装置的第二实施例包括第一移 位寄存器和第二移位寄存器；
在所述第一移位寄存器中， 除了第一级移位寄存器单元 SR1和第二级移 位寄存器单元 SR2之外， 第 η级移位寄存器单元的 RS触发器的置位端与第 ( η-2 )级移位寄存器单元的输出端连接；除了第 Ν级移位寄存器单元和第 (N-1) 级移位寄存器单元之外， 第 η级移位寄存器单元的 RS触发器的复位端与第 ( η+2 )级移位寄存器单元的输出端连接； 第一级移位寄存器单元 SR1的输 入端 Inputl和第二级移位寄存器单元 SR2的输入端 Input2分别接入第一初始 信号 STV1 ;
m除以 4所得余数为 1时， 所述第一移位寄存器的第 m级移位寄存器单 元与第一时钟信号输入端 CLK1连接；
m除以 4所得余数为 2时， 所述第一移位寄存器的第 m级移位寄存器单 元与第二时钟信号输入端 CLK2连接；
m除以 4所得余数为 3时， 所述第一移位寄存器的第 m级移位寄存器单 元与第三时钟信号输入端 CLK3连接；
m除以 4所得余数为 0时， 所述第一移位寄存器的第 m级移位寄存器单 元与第四时钟信号输入端 CLK4连接； n为大于 2而小于等于 N的整数， N为所述第一移位寄存器包括的移位 寄存器单元的级数， N为 4的倍数， m为小于等于 N的整数；
在图 9中， Outputl、 Output2、 Output3、 Output4、 Output5、 Output6、 Output7、Output8指示的分别是第一移位寄存器包括的第一级移位寄存器 SR1 的输出端、 第一移位寄存器包括的第二级移位寄存器 SR2的输出端、 第一移 位寄存器包括的第三级移位寄存器 SR3的输出端、 第一移位寄存器包括的第 四级移位寄存器 SR4的输出端、 第一移位寄存器包括的第五级移位寄存器 SR5的输出端、 第一移位寄存器包括的第六级移位寄存器 SR6的输出端、 第 一移位寄存器包括的第七级移位寄存器 SR7的输出端、 第一移位寄存器包括 的第八级移位寄存器 SR8的输出端；
Input 1、 Input2、 Input3、 Input4、 Input5、 Input6、 Input7、 Input8指示的 分别是第一移位寄存器包括的第一级移位寄存器 SRI的输入端、 第一移位寄 存器包括的第二级移位寄存器 SR2的输入端、 第一移位寄存器包括的第三级 移位寄存器 SR3的输入端、第一移位寄存器包括的第四级移位寄存器 SR4的 输入端、 第一移位寄存器包括的第五级移位寄存器 SR5的输入端、 第一移位 寄存器包括的第六级移位寄存器 SR6的输入端、 第一移位寄存器包括的第七 级移位寄存器 SR7的输入端、 第一移位寄存器包括的第八级移位寄存器 SR8 的输入端；
Resetl、 Reset2、 Reset3、 Reset4、 Reset5、 Reset6指示的分别是第一移位 寄存器包括的第一级移位寄存器 SR1的复位信号输入端、 第一移位寄存器包 括的第二级移位寄存器 SR2的复位信号输入端、 第一移位寄存器包括的第三 级移位寄存器 SR3的复位信号输入端、 第一移位寄存器包括的第四级移位寄 存器 SR4的复位信号输入端、 第一移位寄存器包括的第五级移位寄存器 SR5 的复位信号输入端、 第一移位寄存器包括的第六级移位寄存器 SR6的复位信 号输入端；
所述第二移位寄存器的结构与所述第一移位寄存器的结构相同； 在第二移位寄存器中， 第二级移位寄存器单元 SR21的输入端 Input21和 第二级移位寄存器单元 SR22的输入端 Input22分别接入第二初始信号 STV2; p除以 4所得余数为 1时， 所述第一移位寄存器的第 p级移位寄存器单 元与第五时钟信号输入端 CLK5连接；
p除以 4所得余数为 2时， 所述第一移位寄存器的第 p级移位寄存器单 元与第六时钟信号输入端 CLK6连接；
p除以 4所得余数为 3时， 所述第一移位寄存器的第 p级移位寄存器单 元与第七时钟信号输入端 CLK7连接；
p除以 4所得余数为 0时， 所述第一移位寄存器的第 p级移位寄存器单 元与第八时钟信号输入端 CLK8连接；
p为小于等于 N的整数， M为所述第一移位寄存器包括的移位寄存器单 元的级数， M为 4的倍数；
在图 9中， Output21、 Output22、 Output23、 Output24、 Output25、 Output26、 Output27、 Output28指示的分别是第二移位寄存器包括的第一级移位寄存器 SR21的输出端、 第二移位寄存器包括的第二级移位寄存器 SR22的输出端、 第二移位寄存器包括的第三级移位寄存器 SR23的输出端、 第二移位寄存器 包括的第四级移位寄存器 SR24的输出端、 第二移位寄存器包括的第五级移 位寄存器 SR25的输出端、第二移位寄存器包括的第六级移位寄存器 SR26的 输出端、 第二移位寄存器包括的第七级移位寄存器 SR27的输出端、 第二移 位寄存器包括的第八级移位寄存器 SR28的输出端；
Input21、 Input22、 Input23、 Input24、 Input25、 Input26、 Input27、 Input28 指示的分别是第二移位寄存器包括的第一级移位寄存器 SR21的输入端、 第 二移位寄存器包括的第二级移位寄存器 SR22的输入端、 第二移位寄存器包 括的第三级移位寄存器 SR23的输入端、 第二移位寄存器包括的第四级移位 寄存器 SR24的输入端、第二移位寄存器包括的第五级移位寄存器 SR25的输 入端、 第二移位寄存器包括的第六级移位寄存器 SR26的输入端、 第二移位 寄存器包括的第七级移位寄存器 SR27的输入端、 第二移位寄存器包括的第 八级移位寄存器 SR28的输入端；
Reset21、 Reset22、 Reset23、 Reset24、 Reset25、 Reset26指示的分别是第 二移位寄存器包括的第一级移位寄存器 SR21的复位信号输入端、 第二移位 寄存器包括的第二级移位寄存器 SR22的复位信号输入端、 第二移位寄存器 包括的第三级移位寄存器 SR23的复位信号输入端、 第二移位寄存器包括的 第四级移位寄存器 SR24的复位信号输入端、 第二移位寄存器包括的第五级 移位寄存器 SR25的复位信号输入端、 第二移位寄存器包括的第六级移位寄 存器 SR26的复位信号输入端；
如图 10所示， 接入第一移位寄存器的第一时钟信号、 第二时钟信号、 第 三时钟信号和第四时钟信号， 以及接入第一移位寄存器的第五时钟信号、 第 六时钟信号、 第七时钟信号和第八时钟信号的时钟周期相同， 都为 T;
第一时钟信号、 第五时钟信号、 第二时钟信号、 第六时钟信号、 第三时 钟信号、 第七时钟信号、 第四时钟信号和第八时钟信号之间的时间间隔依次 为 T/8;
第一时钟信号、 第二时钟信号、 第三时钟信号和第四时钟信号之间的时 间间隔依次为 T/4;
PU3指示的是第一移位寄存器的第三级移位寄存器单元的上拉节点；
A、 B、 C、 D、 E指示的分别是输入阶段、 时间间隔、 输出阶段、 输出端 复位阶段、 上拉节点复位阶段。
本发明的实施例还提供了一种显示装置， 包括上述的栅极驱动装置。 所 述述显示装置可以包括液晶显示装置， 例如液晶面板、 液晶电视、 手机、 液 晶显示器。 除了液晶显示装置外， 所述显示装置还可以包括有机发光显示器 或者其他类型的显示装置， 比如电子阅读器等。
以上说明对本发明而言只是说明性的， 而非限制性的， 本领域普通技术 人员理解， 在不脱离所附权利要求所限定的精神和范围的情况下， 可做出许 多修改、 变化或等效， 但都将落入本发明的保护范围内。

Claims

权 利 要 求 书
1、 一种移位寄存器单元， 包括 RS触发器、 上拉薄膜晶体管、 下拉薄膜 晶体管和自举电容， 其中，
所述 RS触发器， 置位端与输入端连接， 复位端与复位信号输入端连接， 正相输出端与上拉节点连接， 反相输出端与下拉节点连接；
所述上拉薄膜晶体管， 栅极与上拉节点连接， 漏极与时钟信号输入端连 接， 源极与输出端连接；
所述下拉薄膜晶体管， 栅极与下拉节点连接， 漏极与输出端连接， 源极 与低电平输出端连接。
2、 如权利要求 1所述的移位寄存器单元， 其中，
所述 RS触发器还分别与正向扫描控制信号和反向扫描控制信号连接； 当正向扫描控制信号为高电平而反向扫描控制信号为低电平时， 输入信 号接入所述 RS触发器的置位端， 复位信号接入所述 RS触发器的复位端； 当正向扫描控制信号为低电平而反向扫描控制信号为高电平时， 复位信 号接入所述 RS触发器的置位端， 输入信号接入所述 RS触发器的复位端。
3、 如权利要求 1所述的移位寄存器单元， 其中，
所述 RS触发器包括上拉控制单元， 输出端复位控制单元和上拉节点复 位控制单元， 其中，
所述上拉控制单元， 分别与所述输入端、 所述正向扫描控制信号、 所述 上拉节点和所述输出端连接， 用于控制所述上拉薄膜晶体管上拉所述输出端 的电位；
所述输出端复位控制单元， 分别与所述复位信号输入端、 所述反向扫描 控制信号、 所述低电平输出端、 所述上拉节点和所述下拉节点连接， 用于在 所述上拉控制单元控制上拉所述输出端的电位之后， 控制所述上拉节点输出 高电平而所述下拉节点输出低电平， 从而使得所述输出端通过上拉薄膜晶体 管放电至时钟信号输入端， 从而复位所述输出端；
所述上拉节点复位控制单元， 分别与所述高电平输出端、 上拉节点和下 拉节点连接， 用于控制下拉节点的电位为高电平从而通过所述下拉薄膜晶体 管维持所述输出端输出低电平， 并控制复位所述上拉节点。
4、 如权利要求 3所述的移位寄存器单元， 其中， 所述上拉控制单元包括第一薄膜晶体管和自举电容；
所述输出端复位控制单元包括第二薄膜晶体管、 第三薄膜晶体管和第四 薄膜晶体管；
所述上拉节点复位控制单元包括第五薄膜晶体管、 第六薄膜晶体管和第 七薄膜晶体管；
所述自举电容连接于所述上拉节点和所述输出端之间；
所述第一薄膜晶体管， 栅极与输入端连接， 漏极与正向扫描控制信号连 接， 源极与上拉节点连接；
所述第二薄膜晶体管， 栅极与复位信号输入端连接， 漏极与上拉节点连 接， 源极与反向扫描控制信号连接；
所述第三薄膜晶体管， 栅极与上拉节点连接， 漏极与下拉节点连接， 源 极与低电平输出端连接；
所述第四薄膜晶体管，栅极与上拉节点连接， 源极与低电平输出端连接； 所述第五薄膜晶体管， 栅极与所述第四薄膜晶体管的漏极连接， 漏极与 驱动电源的高电平输出端连接， 源极与下拉节点连接；
所述第六薄膜晶体管， 栅极和漏极与高电平输出端连接， 源极与所述第 五薄膜晶体管的栅极连接；
所述第七薄膜晶体管， 栅极与下拉节点连接， 漏极与上拉节点连接， 源 极与低电平输出端连接。
5、 如权利要求 4所述的移位寄存器单元， 其中，
所述第一薄膜晶体管、 所述第二薄膜晶体管、 所述第三薄膜晶体管、 所 述第四薄膜晶体管、 所述第五薄膜晶体管、 所述第六薄膜晶体管、 所述第七 薄膜晶体管、 所述第八薄膜晶体管和所述第九薄膜晶体管都是 n型 TFT。
6、一种驱动移位寄存器单元的方法，应用于如权利要求 1至 5中任一权 利要求所述的移位寄存器单元， 该方法包括：
在输入阶段： RS触发器的正相输出端输出高电平， 时钟信号输入端输入 低电平， 输出端输出低电平；
经过一个时间间隔后， 在输出阶段： 时钟信号输入端输入高电平， 上拉 节点的电位被自举而上升， 并输出端输出高电平；
在复位阶段： 首先时钟信号输入端输入低电平， 上拉节点的电位降低， 由于复位信号仍为低电平， 从而上拉节点的电位仍保持高电平， 输出端通过 上拉薄膜晶体管放电至时钟信号输入端， 实现了输出端的复位； 之后复位信 号为高电平， 上拉节点的电位降低， 同时下拉节点的电位升高， 从而输出端 输出低电平并上拉节点的电位变为低电平， 上拉节点被复位。
7、 一种栅极驱动装置， 其特征在于， 包括第一移位寄存器， 所述第一移 位寄存器包括多级如权利要求 1至 5中任一权利要求所述的移位寄存器单元； 在所述第一移位寄存器中， 除了第一级移位寄存器单元和第二级移位寄 存器单元之外， 第 n级移位寄存器单元的 RS触发器的置位端与第 （n-2 )级 移位寄存器单元的输出端连接； 除了第 N级移位寄存器单元和第 (N-1)级移位 寄存器单元之外， 第 n级移位寄存器单元的 RS触发器的复位端与第 （n+2 ) 级移位寄存器单元的输出端连接；
m除以 4所得余数为 1时，所述第一移位寄存器的第 m级移位寄存器单 元与第一时钟信号输入端连接；
m除以 4所得余数为 2时，所述第一移位寄存器的第 m级移位寄存器单 元与第二时钟信号输入端连接；
m除以 4所得余数为 3时，所述第一移位寄存器的第 m级移位寄存器单 元与第三时钟信号输入端连接；
m除以 4所得余数为 0时，所述第一移位寄存器的第 m级移位寄存器单 元与第四时钟信号输入端连接；
n为大于 2而小于等于 N的整数， N为所述第一移位寄存器包括的移位 寄存器单元的级数， N为 4的倍数， m为小于等于 N的整数。
8、 如权利要求 7所述的栅极驱动装置， 其特征在于， 还包括第二移位寄 存器， 所述第二移位寄存器的结构与所述第一移位寄存器的结构相同；
p除以 4所得余数为 1时， 所述第二移位寄存器的第 p级移位寄存器单 元与第五时钟信号输入端连接；
p除以 4所得余数为 2时， 所述第二移位寄存器的第 p级移位寄存器单 元与第六时钟信号输入端连接；
p除以 4所得余数为 3时， 所述第二移位寄存器的第 p级移位寄存器单 元与第七时钟信号输入端连接；
p除以 4所得余数为 0时， 所述第二移位寄存器的第 p级移位寄存器单 元与第八时钟信号输入端连接；
p为小于等于 N的整数， M为所述第二移位寄存器包括的移位寄存器单 元的级数， M为 4的倍数；
接入第一移位寄存器的第一时钟信号、 第二时钟信号、 第三时钟信号和 第四时钟信号， 以及接入第二移位寄存器的第五时钟信号、 第六时钟信号、 第七时钟信号和第八时钟信号的时钟周期相同， 都为 T;
第一时钟信号、 第五时钟信号、 第二时钟信号、 第六时钟信号、 第三时 钟信号、 第七时钟信号、 第四时钟信号和第八时钟信号之间的时间间隔依次 为 T/8。
9、 如权利要求 7所述的栅极驱动装置， 其特征在于，
接入第一移位寄存器的第一时钟信号、 第二时钟信号、 第三时钟信号和 第四时钟信号的时钟周期相同， 都为 Τ;
第一时钟信号、 第二时钟信号、 第三时钟信号和第四时钟信号之间的时 间间隔依次为 Τ/8。
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