CN108877659B - 栅极驱动电路、显示装置及其驱动方法 - Google Patents

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Abstract

本发明实施例是关于一种栅极驱动电路、显示装置及其驱动方法，涉及显示技术领域，主要解决的技术问题是现有技术GOA电路无法实现为驱动外部补偿像素电路架构的波形。栅极驱动电路，包括：M级移位寄存器，每级移位寄存器包括：第一寄存单元、第二寄存单元；其中M级移位寄存器的第一寄存单元级联，M级移位寄存器的第二寄存单元级联，每级移位寄存器的第一寄存单元的输出端和第二寄存单元的输出端分别与该级移位寄存器的输出端电连接，M为大于等于1的正整数。相对于现有技术，通过配置输入不同波形的第一时钟信号、不同波形的第二时钟信号，可以使栅极驱动电路输出所需的混合波形栅极驱动信号，满足为驱动外部补偿像素电路架构的波形。

Description

栅极驱动电路、显示装置及其驱动方法
技术领域
本发明实施例涉及显示技术领域，特别是涉及一种栅极驱动电路、显示装置及其驱动方法。
背景技术
如图1所示，为OLED(Organic Light-Emitting Diode)显示器的外部补偿像素电路架构，如图2所示，为驱动外部补偿像素电路架构的波形图，每帧图像驱动中，图像驱动输出阶段T_D驱动每级像素电路图像成像，感测驱动输出阶段T_S驱动一级的像素电路进行信号感测。
现有技术中，实现驱动外部补偿像素电路架构的波形的驱动电路复杂，阵列基板行驱动技术(Gate Driver on Array，简写GOA)无法实现上述波形，导致OLED(OrganicLight-Emitting Diode)显示器成本较高。
发明内容
有鉴于此，本发明实施例提供一种栅极驱动电路、显示装置及其驱动方法，主要解决的技术问题是现有技术GOA电路无法实现为驱动外部补偿像素电路架构的波形，实现驱动外部补偿像素电路架构的波形的驱动电路复杂。
为达到上述目的，本发明实施例主要提供如下技术方案：
一方面，本发明的实施例提供一种栅极驱动电路，其特征在于，包括：
M级移位寄存器，每级移位寄存器包括：第一寄存单元、第二寄存单元；其中
M级移位寄存器的第一寄存单元级联，M级移位寄存器的第二寄存单元级联，每级移位寄存器的第一寄存单元的输出端和第二寄存单元的输出端分别与该级移位寄存器的输出端电连接，M为大于等于1的正整数。
本发明实施例的目的及解决其技术问题还可采用以下技术措施进一步实现。
可选的，前述的栅极驱动电路，其中每级移位寄存器包括：
控制截止所述第一寄存单元输出端信号输出的第一开关单元；
控制截止所述第二寄存单元输出端信号输出的第二开关单元。
可选的，前述的栅极驱动电路，其中所述第一寄存单元包括：第一输入单元、第一输出单元，所述第一输入单元输出极与所述第一输出单元第一输出晶体管的栅极电连接，所述第一寄存单元的第一输出单元第一输出晶体管的第一极与第一时钟信号接入端CLK1电连接；
所述第一开关单元包括：第一开关晶体管，所述第一开关晶体管的第一极电连接所述第一输出晶体管的栅极，所述第一开关晶体管的第二极接低电平端。
可选的，前述的栅极驱动电路，其中所述第一寄存单元包括：第一下拉单元，所述第一下拉单元第一下拉晶体管的第一极与所述第一输出晶体管的第二极电连接，所述第一下拉单元第一下拉晶体管的第二极接低电平端；
所述第一开关单元包括：第二开关晶体管，所述第二开关晶体管的第一极电连接所述第一下拉晶体管的栅极，所述第二开关晶体管的第二极接低电平端。
可选的，前述的栅极驱动电路，其中所述第一开关晶体管的栅极与所述第二开关晶体管的栅极电连接。
可选的，前述的栅极驱动电路，其中所述第二寄存单元的第二输出单元第二输出晶体管的第一极与第二时钟信号接入端CLK2电连接；
所述第二寄存单元的第二输出单元第二输出晶体管的第一极与所述第一开关晶体管的栅极或所述第二开关晶体管的栅极电连接。
可选的，前述的栅极驱动电路，其中所述第二开关单元包括：第三开关晶体管，所述第三开关晶体管的第一极电连接所述第二寄存单元的第二输出单元第二输出晶体管的第二极，所述第三开关晶体管的第二极电连接所述第一输出晶体管的第二极。
可选的，前述的栅极驱动电路，其中所述第二寄存单元的第二输出单元第二输出晶体管的第一极与第二时钟信号接入端CLK2电连接；
所述第三开关晶体管的栅极电连接所述第二寄存单元的第二输出单元第二输出晶体管的第一极。
可选的，前述的栅极驱动电路，其中所述第三开关晶体管的栅极电连接所述第一开关晶体管的栅极和/或所述第二开关晶体管的栅极。
另一方面，本发明的实施例提供一种显示装置包括：上述的栅极驱动电路。
再一方面，本发明的实施例提供一种上述栅极驱动电路的驱动方法，包括：
向级联的M级移位寄存器的第一寄存单元分别输入第一时钟信号，向级联的M级移位寄存器的第二寄存单元分别输入第二时钟信号，其中
在每一帧图像的图像驱动输出阶段，所述第一时钟信号包括至少M个高电平波形信号，以驱动级联的M级移位寄存器的第一寄存单元依次输出高电平信号，所述第二时钟信号输出低电平，使级联的M级移位寄存器的第二寄存单元输出低电平信号；
在每一帧图像的感测驱动输出阶段，所述第二时钟信号包括至少一个高电平波形信号，以驱动至少1级移位寄存器的第二寄存单元输出高电平信号。
借由上述技术方案，本发明技术方案提供的栅极驱动电路、显示装置及其驱动方法至少具有下列优点：
本发明实施例提供的技术方案中，栅极驱动电路每级移位寄存器包括：第一寄存单元、第二寄存单元，M级移位寄存器的第一寄存单元级联，向级联的M级移位寄存器的第一寄存单元分别输入第一时钟信号，可以在一帧图像的图像驱动输出阶段输出图像栅极驱动信号，M级移位寄存器的第二寄存单元级联，向级联的M级移位寄存器的第二寄存单元分别输入第二时钟信号，可一帧图像的感测驱动输出阶段，输出感测栅极驱动信号，其中，每级移位寄存器的第一寄存单元的输出端和第二寄存单元的输出端分别与该级移位寄存器的输出端电连接，相对于现有技术，通过配置输入不同波形的第一时钟信号、不同波形的第二时钟信号，可以使栅极驱动电路输出所需的混合波形栅极驱动信号，满足为驱动外部补偿像素电路架构的波形。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明实施例的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是现有技术中显示器的外部补偿像素电路架构图；
图2是现有技术中为驱动外部补偿像素电路架构的波形图；
图3是本发明的实施例提供的一种栅极驱动电路中每级移位寄存器的结构示意图；
图4是本发明的实施例提供的一种栅极驱动电路中第一寄存单元的结构示意图；
图5是本发明的实施例提供的另一种栅极驱动电路中每级移位寄存器的结构示意图；
图6是本发明的实施例提供的一种栅极驱动电路时序图；
图7是本发明的实施例提供的另一种栅极驱动电路时序图。
具体实施方式
为更进一步阐述本发明为达成预定发明实施例目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明实施例提出的栅极驱动电路、显示装置及其驱动方法其具体实施方式、结构、特征及其功效，详细说明如后。在下述说明中，不同的“一实施例”或“实施例”指的不一定是同一实施例。此外，一或多个实施例中的特定特征、结构、或特点可由任何合适形式组合。
本实施例提供的一种栅极驱动电路，其中，M级移位寄存器的第一寄存单元级联，M级移位寄存器的第二寄存单元级联，级联的第一寄存单元和级联的二而寄存单元输出连接，可实现输出级联的第一寄存单元和级联的第二寄存单元混合波形，以满足为驱动外部补偿像素电路架构的波形。
如图3所示，本发明的一个实施例提出的一种栅极驱动电路，其包括：M级移位寄存器，每级移位寄存器包括：第一寄存单元D_SR、第二寄存单元S_SR；其中M级移位寄存器的第一寄存单元D_SR级联，M级移位寄存器的第二寄存单元S_SR级联，每级移位寄存器的第一寄存单元D_SR的输出端和第二寄存单元S_SR的输出端分别与该级移位寄存器的输出端(直接或间接)电连接，M为大于等于1的正整数。
栅极驱动电路每级移位寄存器包括：第一寄存单元、第二寄存单元，M级移位寄存器的第一寄存单元级联，向级联的M级移位寄存器的第一寄存单元分别输入第一时钟信号，可以在一帧图像的图像驱动输出阶段输出图像栅极驱动信号，M级移位寄存器的第二寄存单元级联，向级联的M级移位寄存器的第二寄存单元分别输入第二时钟信号，可一帧图像的感测驱动输出阶段，输出感测栅极驱动信号，其中，每级移位寄存器的第一寄存单元的输出端和第二寄存单元的输出端分别与该级移位寄存器的输出端电连接，相对于现有技术，通过配置输入不同波形的第一时钟信号、不同波形的第二时钟信号，可以使栅极驱动电路输出所需的混合波形栅极驱动信号，满足为驱动外部补偿像素电路架构的波形。
工作中，向级联的M级移位寄存器的第一寄存单元分别输入第一时钟信号，级联的M级移位寄存器的第一寄存单元根据第一时钟信号输出第一波形输出信号，向级联的M级移位寄存器的第二寄存单元分别输入第二时钟信号，级联的M级移位寄存器的第二寄存单元根据第二时钟信号输出第二波形输出信号，由于每级移位寄存器的第一寄存单元的输出端和第二寄存单元的输出端分别与该级移位寄存器的输出端电连接，第一波形输出信号和与第二波形输出信号混合形成混合波形，混合波形由第一时钟信号波形和第二时钟信号波形而定。
驱动像素电路工作中，驱动外部补偿像素电路架构的波形包括在一帧图像的图像驱动输出阶段、在一帧图像的感测驱动输出阶段，在一帧图像的图像驱动输出阶段实现对M级像素电路的驱动，实现图像显示，在一帧图像的感测驱动输出阶段实现对至少1级像素电路的感测。第一时钟信号可以为用于生成图像栅极驱动信号的时钟信号，第二时钟信号可以为用于生成感测栅极驱动信号的时钟信号，为了防止在一帧图像的图像驱动输出阶段以及在一帧图像的图像驱动输出阶段，级联的第一寄存单元与级联的第二寄存单元输出的信号相互干扰，每级移位寄存器包括：控制截止所述第一寄存单元输出端信号输出的第一开关单元11；控制截止所述第二寄存单元输出端信号输出的第二开关单元12。在一帧图像的图像驱动输出阶段，第二开关单元截止第二寄存单元输出端信号输出，在一帧图像的感测驱动输出阶段，第一开关单元截止第一寄存单元输出端信号输出。
如图3和图4所示，在实现对第一寄存单元输出端信号输出截止控制的一些实施例中，所述第一寄存单元D_SR包括：第一输入单元、第一输出单元，所述第一输入单元输出极与所述第一输出单元第一输出晶体管T1的栅极Q电连接，所述第一寄存单元的第一输出单元第一输出晶体管T1的第一极与第一时钟信号接入端CLK1电连接；向第一时钟信号接入端CLK1输入第一时钟信号，第一输入单元根据接收的输入信号，第一输入单元输出极输出高电平，使第一输出晶体管导通，并输出第一时钟信号。其中，第一开关单元的控制开关可设置于第一输出晶体管的第二极，但不局限于此，在另外的实施例中，所述第一开关单元11包括：第一开关晶体管T2，所述第一开关晶体管10的第一极电连接所述第一输出晶体管T1的栅极，所述第一开关晶体管T2的第二极接低电平端，所述低电平端为接地端或电压小于第一时钟信号高电平电压的电压端。在一帧图像的感测驱动输出阶段，向第一开关晶体管栅极输入高电平，使第一开关晶体管导通，从而控制第一输出晶体管截止，截止第一寄存单元的输出。
所述第一寄存单元D_SR还包括：第一下拉单元，所述第一下拉单元第一下拉晶体管T3的第一极与所述第一输出晶体管T1的第二极电连接，所述第一下拉单元第一下拉晶体管T3的第二极接低电平端；所述低电平端为接地端或电压小于第一时钟信号高电平电压的电压端，通过向第一下拉晶体管栅极输入高电平，使第一下拉晶体管导通，实现第一寄存单元输出电位下拉。所述第一开关单元11包括：第二开关晶体管T4，所述第二开关晶体管T4的第一极电连接所述第一下拉晶体管T3的栅极QB，所述第二开关晶体管T4的第二极接低电平端。在一帧图像的感测驱动输出阶段，可向第二开关晶体管栅极输入高电平，使第二开关晶体管导通，从而控制第一下拉晶体管截止，避免导通的第一下拉晶体管对级联的第二寄存单元输出的信号造成的影响。
其中，每级第一寄存单元的第一下拉晶体管T3的栅极QB可作为下一级第一寄存单元的第一输入单元的输入信号。每级第二寄存单元的第二下拉晶体管的栅极可作为下一级第二寄存单元的第二输入单元的输入信号。
第一开关晶体管的栅极控制线与所述第二开关晶体管的栅极控制线可分别单独设置，为了降低信号线的控制数量，所述第一开关晶体管T2的栅极与所述第二开关晶体管T4的栅极电连接，通过一个控制线K1即可控制两个开关晶体管。
所述第二寄存单元包括：第二输入单元、第二输出单元，所述第二输入单元输出极与所述第二输出单元第二输出晶体管的栅极电连接，所述第二寄存单元的第二输出单元第二输出晶体管的第一极与第二时钟信号接入端CLK2电连接。如图5所示，为了进一步的降低控制线的数量，所述第二寄存单元的第二输出单元S_SR第二输出晶体管T5的第一极与第二时钟信号接入端CLK2电连接；所述第二寄存单元S_SR的第二输出单元第二输出晶体管T5的第一极与所述第一开关晶体管T2的栅极或所述第二开关晶体管T4的栅极电连接。工作中，在每一帧图像的感测驱动输出阶段，所述第二时钟信号至少部分时间段或全部时间段输出高电平，即，可以将第二时钟信号作为第一开关晶体管与第二开关晶体管的栅极控制线。
如图3所示，在实现对第二寄存单元输出端信号输出截止控制的一些实施例中，所述第二开关单元12包括：第三开关晶体管T6，所述第三开关晶体管T6的第一极电连接所述第二寄存单元的第二输出单元第二输出晶体管T5的第二极，所述第三开关晶体管T6的第二极电连接所述第一输出晶体管T1的第二极。在一帧图像的图像驱动输出阶段，可向第三开关晶体管栅极输入低电平，使第三开关晶体管截止，从而控制第二输出晶体管截止，截止第二寄存单元的输出，避免级联的第二寄存单元输出对级联的第一寄存单元输出的影响。
如图5所示，为了进一步降低控制线的数量，所述第三开关晶体管T6的栅极电连接所述第二寄存单元的第二输出单元第二输出晶体管T5的第一极。工作中，
在每一帧图像的感测驱动输出阶段，所述第二时钟信号至少部分时间段或全部时间段输出高电平，即，可以将第二时钟信号作为第三开关晶体管栅极控制线，另第三开关晶体管导通。具体的，第三开关晶体管T6的栅极还电连接所述第一开关晶体管T2的栅极，使第二时钟信号同时作为第一开关晶体管、第三开关晶体管的控制线，或第三开关晶体管T6的栅极还电连接所述第二开关晶体管T4的栅极，使第二时钟信号同时作为第二开关晶体管、第三开关晶体管的控制线，或是，第三开关晶体管T6的栅极还电连接所述第一开关晶体管T2的栅极、所述第二开关晶体管T4的栅极，使第二时钟信号同时作为第一开关晶体管、第二开关晶体管、第三开关晶体管的控制线。如图6所示，为上述实施例中栅极驱动电路的时序图，向级联的M级移位寄存器的第一寄存单元分别输入第一时钟信号CLK1，向级联的M级移位寄存器的第二寄存单元分别输入第二时钟信号CLK2，在每一帧图像的图像驱动输出阶段，所述第一时钟信号包括至少M个高电平波形信号，以驱动级联的M级移位寄存器的第一寄存单元依次输出高电平信号，所述第二时钟信号输出低电平，使级联的M级移位寄存器的第二寄存单元输出低电平信号；在每一帧图像的感测驱动输出阶段，所述第二时钟信号包括至少一个高电平波形信号，以驱动至少1级移位寄存器的第二寄存单元输出高电平信号。在每帧图像中，图像驱动输出阶段T1，M级移位寄存器的第一寄存单元(例如VGL_N、VGL_N+1、VGL_N+3、)依次输出高电平，连续的图像中，图像驱动输出阶段T1，M级移位寄存器的第一寄存单元在不同帧图像中依次输出高电平。
本实施例提供的一种显示装置，其栅极驱动电路中，M级移位寄存器的第一寄存单元级联，M级移位寄存器的第二寄存单元级联，级联的第一寄存单元和级联的二而寄存单元输出连接，可实现输出级联的第一寄存单元和级联的第二寄存单元混合波形，以满足为驱动外部补偿像素电路架构的波形。
本发明的一个实施例提出的一种显示装置包括栅极驱动电路，其包括：M级移位寄存器，每级移位寄存器包括：第一寄存单元、第二寄存单元；其中M级移位寄存器的第一寄存单元级联，M级移位寄存器的第二寄存单元级联，每级移位寄存器的第一寄存单元的输出端和第二寄存单元的输出端分别与该级移位寄存器的输出端电连接，M为大于等于5的正整数。每级移位寄存器的输出端与每级像素电路的栅极电连接。
栅极驱动电路可可直接采用上述实施例提供的所述栅极驱动电路，具体的实现结构可参见上述实施例一中描述的相关内容，此处不再赘述。
本发明实施例提供的显示装置，其栅极驱动电路输出混合波形栅极驱动信号，可满足驱动像素电路所需的复杂波形。
如图7所示，本发明的一个实施例提出的上述实施例的栅极驱动电路的驱动方法，包括：
向级联的M级移位寄存器的第一寄存单元分别输入第一时钟信号CLK1，向级联的M级移位寄存器的第二寄存单元分别输入第二时钟信号CLK2，其中
在每一帧图像的图像驱动输出阶段，所述第一时钟信号包括至少M个高电平波形信号，以驱动级联的M级移位寄存器的第一寄存单元依次输出高电平信号，所述第二时钟信号输出低电平，使级联的M级移位寄存器的第二寄存单元输出低电平信号；
在每一帧图像的感测驱动输出阶段，所述第二时钟信号包括至少一个高电平波形信号，以驱动至少1级移位寄存器的第二寄存单元输出高电平信号。
需要说明的是，起始阶段，可向级联的M级移位寄存器的第一寄存单元输入第一启动信号，使级联的M级移位寄存器的第一寄存单元根据第一时钟信号依次输出栅极驱动信号，向级联的M级移位寄存器的第二寄存单元输入第二启动信号，使级联的M级移位寄存器的第二寄存单元根据第二时钟信号依次输出栅极驱动信号。通过调节第一时钟信号、第二时钟信号的波形，可满足像素电路的不同混合波形。
在一些实施例中，每级移位寄存器包括：控制截止所述第一寄存单元输出端信号输出的第一开关单元；控制截止所述第二寄存单元输出端信号输出的第二开关单元。在一帧图像的图像驱动输出阶段，第二开关单元截止第二寄存单元输出端信号输出，在一帧图像的感测驱动输出阶段，第一开关单元截止第一寄存单元输出端信号输出。以如下实施例为例：所述第一寄存单元包括：第一输入单元、第一输出单元，所述第一输入单元输出极与所述第一输出单元第一输出晶体管的栅极电连接，所述第一寄存单元的第一输出单元第一输出晶体管的第一极与第一时钟信号接入端CLK1电连接；所述第一开关单元包括：第一开关晶体管，所述第一开关晶体管的第一极电连接所述第一输出晶体管的栅极，所述第一开关晶体管的第二极接低电平端。所述第一寄存单元包括：第一下拉单元，所述第一下拉单元第一下拉晶体管的第一极与所述第一输出晶体管的第二极电连接，所述第一下拉单元第一下拉晶体管的第二极接低电平端；所述第一开关单元包括：第二开关晶体管，所述第二开关晶体管的第一极电连接所述第一下拉晶体管的栅极，所述第二开关晶体管的第二极接低电平端。所述第一开关晶体管的栅极与所述第二开关晶体管的栅极电连接。所述第二开关单元包括：第三开关晶体管，所述第三开关晶体管的第一极电连接所述第二寄存单元的第二输出单元第二输出晶体管的第二极，所述第三开关晶体管的第二极电连接所述第一输出晶体管的第二极。
在一帧图像的图像驱动输出阶段T1，向第一开关晶体管的栅极、第二开关晶体管的栅极、第三开关晶体管的栅极的控制线KG1输入低电平；级联的M级移位寄存器的第二寄存单元输出低电平信号，不会对级联的M级移位寄存器的第一寄存单元输出造成影响。
在一帧图像的感测驱动输出阶段T2，至少部分时间段向第一开关晶体管的栅极、第二开关晶体管的栅极、第三开关晶体管的栅极的控制线KG2输入高电平。级联的M级移位寄存器的第二寄存单元可输出高电平信号，对像素电路进行感测。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
可以理解的是，上述装置中的相关特征可以相互参考。另外，上述实施例中的“第一”、“第二”等是用于区分各实施例，而并不代表各实施例的优劣。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的装置解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域那些技术人员可以理解，可以对实施例中的装置中的部件进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个装置中。可以把实施例中的部件组合成一个部件，以及此外可以把它们分成多个子部件。除了这样的特征中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何装置的所有部件进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。本发明的各个部件实施例可以以硬件实现，或者以它们的组合实现。
应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的部件或组件。位于部件或组件之前的单词“一”或“一个”不排除存在多个这样的部件或组件。本发明可以借助于包括有若干不同部件的装置来实现。在列举了若干部件的权利要求中，这些部件中的若干个可以是通过同一个部件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (8)

1.一种栅极驱动电路，其特征在于，包括：
M级移位寄存器，每级移位寄存器包括：第一寄存单元、第二寄存单元；其中
M级移位寄存器的第一寄存单元级联，M级移位寄存器的第二寄存单元级联，每级移位寄存器的第一寄存单元的输出端和第二寄存单元的输出端分别与该级移位寄存器的输出端电连接，M为大于等于1的正整数；
每级移位寄存器包括：
控制截止所述第一寄存单元输出端信号输出的第一开关单元；
控制截止所述第二寄存单元输出端信号输出的第二开关单元；
所述第一寄存单元包括：第一输入单元、第一输出单元，所述第一输入单元输出极与所述第一输出单元第一输出晶体管的栅极电连接，所述第一寄存单元的第一输出单元第一输出晶体管的第一极与第一时钟信号接入端CLK1电连接；
所述第一开关单元包括：第一开关晶体管，所述第一开关晶体管的第一极电连接所述第一输出晶体管的栅极，所述第一开关晶体管的第二极接低电平端；
所述第一寄存单元包括：第一下拉单元，所述第一下拉单元第一下拉晶体管的第一极与所述第一输出晶体管的第二极电连接，所述第一下拉单元第一下拉晶体管的第二极接低电平端；
所述第一开关单元包括：第二开关晶体管，所述第二开关晶体管的第一极电连接所述第一下拉晶体管的栅极以及下一级所述第一寄存单元的所述第一输入单元的输入极，所述第二开关晶体管的第二极接低电平端，在一帧图像的感测驱动输出阶段，用于向第二开关晶体管栅极输入高电平，使第二开关晶体管导通，从而控制第一下拉晶体管截止。
2.根据权利要求1所述的栅极驱动电路，其特征在于，
所述第一开关晶体管的栅极与所述第二开关晶体管的栅极电连接。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第二寄存单元的第二输出单元第二输出晶体管的第一极与第二时钟信号接入端CLK2电连接；
所述第二寄存单元的第二输出单元第二输出晶体管的第一极与所述第一开关晶体管的栅极或所述第二开关晶体管的栅极电连接。
4.根据权利要求1所述的栅极驱动电路，其特征在于，
所述第二开关单元包括：第三开关晶体管，所述第三开关晶体管的第一极电连接所述第二寄存单元的第二输出单元第二输出晶体管的第二极，所述第三开关晶体管的第二极电连接所述第一输出晶体管的第二极。
5.根据权利要求4所述的栅极驱动电路，其特征在于，
所述第二寄存单元的第二输出单元第二输出晶体管的第一极与第二时钟信号接入端CLK2电连接；
所述第三开关晶体管的栅极电连接所述第二寄存单元的第二输出单元第二输出晶体管的第一极。
6.根据权利要求4所述的栅极驱动电路，其特征在于，
所述第三开关晶体管的栅极电连接所述第一开关晶体管的栅极和/或所述第二开关晶体管的栅极。
7.一种显示装置，其特征在于包括：
上述权利要求1-6中任一所述的栅极驱动电路。
8.一种上述权利要求1-6中任一所述栅极驱动电路的驱动方法，其特征在于，包括：
向级联的M级移位寄存器的第一寄存单元分别输入第一时钟信号，向级联的M级移位寄存器的第二寄存单元分别输入第二时钟信号，其中
在每一帧图像的图像驱动输出阶段，所述第一时钟信号包括至少M个高电平波形信号，以驱动级联的M级移位寄存器的第一寄存单元依次输出高电平信号，所述第二时钟信号输出低电平，使级联的M级移位寄存器的第二寄存单元输出低电平信号；
在每一帧图像的感测驱动输出阶段，所述第二时钟信号包括至少一个高电平波形信号，以驱动至少1级移位寄存器的第二寄存单元输出高电平信号。
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